JP2001044583A - 回路基板、および回路基板の製造方法 - Google Patents
回路基板、および回路基板の製造方法Info
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Abstract
成できながら、かつ効率的に生産することのできる回路
基板、およびその回路基板を製造する方法を提供するこ
と。 【解決手段】 所定の回路パターンが形成される導電体
層21を挟む両面に、アウター側ビアホール24が形成
される感光性ポリイミドからなるアウター側絶縁体層2
2と、インナー側ビアホール25が形成される感光性ポ
リイミドからなるインナー側絶縁体層23とを形成す
る。アウター側絶縁体層22およびインナー側絶縁体層
23のすべてが、感光性ポリイミドにより形成されるの
で、アウター側ビアホール24およびインナー側ビアホ
ール25を、フォトレジストにより形成することがで
き、そのため、効率よく生産することができる。
Description
は、半導体チップを実装する際に、半導体チップと外部
の回路基板とを電気的に接続するためのチップサイズパ
ッケージ用インターポーザーとして好適に使用される回
路基板、およびその回路基板の製造方法に関する。
て、半導体チップを実装するパッケージも、薄型化、小
型化が進んでおり、高密度化された半導体チップを、ほ
ぼそのサイズのままで実装する、チップサイズパッケー
ジ(チップスケールパッケージとも呼ばれる。)の開発
が進められている。
6に示すように、半導体チップ1と外部の回路基板2と
の間に、インターポーザー3を介在させて、このインタ
ーポーザー3に形成される導電通路4を介して、半導体
チップ1の電極と外部の回路基板2の電極とを電気的に
接続するようにしている。なお、半導体チップ1は、封
止材5によって封止されている。
り、次のような方法によって製造されている。すなわ
ち、図7(a)に示すように、まず、銅箔などの導電体
層6の一方の面に、ポリイミドなどのインナー側絶縁体
層7を積層した後、図7(b)に示すように、インナー
側絶縁体層7上に、接着剤層8を積層する。次いで、図
7(c)に示すように、導電体層6を、公知の方法によ
って所定の回路パターンに形成した後、図7(d)に示
すように、導電体層6における所定の回路パターンとさ
れた面に、ポリイミドなどのアウター側絶縁体層9を積
層する。そして、図7(e)に示すように、アウター側
絶縁体層9に、レーザ加工によってアウター側ビアホー
ル10を形成するとともに、図7(f)に示すように、
インナー側絶縁体層7に、レーザ加工によってインナー
側ビアホール11を形成する。
アホール10およびインナー側ビアホール11に、それ
ぞれアウター側電極12およびインナー側電極13を形
成した後、インナー側電極13を半導体チップ1の電極
に対応させながら、接着剤層8を半導体チップ1に貼着
するとともに、アウタ−側電極12を、外部の回路基板
2の電極と接続することにより、上記したように、半導
体チップ1の電極を、インターポーザー3の導電通路
4、すなわち、インナー側電極13、導電体層6および
アウター側電極12を介して、外部の回路基板2の電極
と接続するようにしている。
方法においては、アウター側ビアホール10およびイン
ナー側ビアホール11をファインピッチで形成する必要
があるために、レーザ加工によって孔を1つ1つ形成し
ているため、非常に時間がかかり、効率的に生産するこ
とができないという不具合がある。
たもので、その目的とするところは、絶縁体層にファイ
ンピッチで精度よく孔を形成できながら、かつ効率的に
生産することのできる回路基板、およびその回路基板を
製造する方法を提供することにある。
に、本発明は、導電体層と絶縁体層とを有し、前記絶縁
体層のすべてが感光性ポリイミドにより形成されている
ことを特徴としている。また、このような回路基板は、
前記導電体層を挟む両面に、前記絶縁体層がそれぞれ設
けられていることが好ましく、各前記絶縁体層のそれぞ
れには、孔が形成されていることが好ましい。そして、
このような回路基板は、チップサイズパッケージ用イン
ターポーザーとして好適に使用される。
第1絶縁体層を形成する工程と、前記第1絶縁体層上
に、所定の回路パターンが形成される導電体層を形成す
る工程と、前記導電体層上に、感光性ポリイミドにより
第2絶縁体層を形成する工程と、を含み、前記第1絶縁
体層を形成する工程と、前記第2絶縁体層を形成する工
程とは、それぞれ、感光性ポリイミドの前駆体を層状に
形成して、前駆体層を形成する工程、フォトマスクを介
して露光させ、露光部分を所定の温度に加熱した後、現
像することによって、前記前駆体層に孔を形成する工
程、および孔が形成された前記前駆体層を硬化する工
程、を含んでいることを特徴とする、回路基板の製造方
法をも含むものである。
は、前記第1絶縁体層を形成する工程における、感光性
ポリイミドの前駆体層を形成する工程では、前記前駆体
を支持板上において層状に形成し、かつ、前記第2絶縁
体層を形成する工程の後には、前記支持板を除去する工
程を含んでいることが好ましい。
絶縁体層とを有し、絶縁体層のすべてが感光性ポリイミ
ドにより形成されているものである。このような回路基
板は、例えば、導電体層と絶縁体層とが交互に複数積層
されている回路基板であって、その積層される絶縁体層
のすべてが、感光性ポリイミドにより形成されているも
のである。より具体的には、図1に示すような、チップ
サイズパッケージ用インターポーザーとして使用される
回路基板が例示される。
ーザー20は、所定の回路パターンが形成される導電体
層21を挟む両面に、第1絶縁体層としてのアウター側
絶縁体層22と、第2絶縁体層としてのインナー側絶縁
体層23とがそれぞれ積層されており、アウター側絶縁
体層22およびインナー側絶縁体層23には、アウター
側ビアホール24およびインナー側ビアホール25が、
それぞれ形成されている。
のアウター側電極26が形成されるとともに、インナー
側ビアホール25には、フラット状(電極形成時にはバ
ンプ状であるが、半導体チップ18との接続によりフラ
ットとなる。)のインナー側電極27が形成されてお
り、半導体チップ18と外部の回路基板16との間に、
このインターポーザー20を介在させて、半導体チップ
18の電極(図示せず。)にインナー側電極27を接続
するとともに、外部の回路基板16の電極17にアウタ
−側電極26を接続することによって、半導体チップ1
8を、ほぼそのサイズのままで実装できるようにしてい
る。なお、半導体チップ18は、封止材19によって封
止されている。
用インターポーザー20を製造する方法を例にとって、
本発明の回路基板を製造する方法を説明する。
よりアウター側絶縁体層22を形成する。図2には、感
光性ポリイミドによりアウター側絶縁体層22を形成す
る工程が示されている。アウター側絶縁体層22を形成
するには、まず、図2(a)に示すように、支持板32
上に、感光性ポリイミドの前駆体である感光性ポリアミ
ック酸(ポリアミド酸)樹脂を層状に形成して、アウタ
ー側前駆体層22pを形成する。
支持して、その上に積層される導電体層21およびイン
ナー側絶縁体層23の剛性を確保することにより、それ
らを形成する時の作業性を向上させるとともに、アウタ
ー側絶縁体層22およびインナー側絶縁体層23の硬化
時の熱収縮を阻止することにより、精度のよいアウター
側ビアホール24およびインナー側ビアホール25の配
置を確保するものである。
を必要とするため、金属フィルムを用いることが好まし
く、とりわけ、スティフネス(腰の強さ)、線膨張係数
の低さ、除去の容易性、および、後述するように、電解
めっきにより導電体層21を形成するための陰極となり
得るなどの点から、42アロイ、ステンレスが好ましく
用いられる。また、支持板32の厚みは、特に制限され
ないが、例えば、10〜100μm程度が適当である。
アミック酸樹脂と感光剤とを配合することによって得る
ことができ、また、ポリアミック酸樹脂は、酸二無水物
とジアミンとを反応させることによって得ることができ
る。
4,4' −オキシジフタル酸二無水物(ODPA)、
2,2−ビス(3,4−ジカルボキシフェニル)へキサ
フルオロプロパン二無水物(6FDA)、エチレングリ
コールとトリメリット酸とのエステル化合物(TME
G)の二無水物、3,3' ,4,4' −ベンゾフェノン
テトラカルボン酸二無水物(BTDA)、3,3' ,
4,4' −ビフェニルテトラカルボン酸二無水物(BP
DA)、2,2' ,3,3' −ビフェニルテトラカルボ
ン酸二無水物、2,2' ,3,3' −ベンゾフェノンテ
トラカルボン酸二無水物、2,2−ビス(2,3−ジカ
ルボキシフェニル)へキサフルオロプロパン二無水物、
ビス(2,3−ジカルボキシフェニル)メタン二無水
物、ビス(3,4−ジカルボキシフェニル)メタン二無
水物、ビス(2,3−ジカルボキシフェニル)スルホン
二無水物、ビス(3,4−ジカルボキシフェニル)スル
ホン二無水物、ピロメリット酸二無水物などが挙げられ
る。それらは、単独で用いてもよいし、2種以上を併用
してもよい。
アミノジフェニルエーテル(DDE)、3,4' −ジア
ミノジフェニルエーテル(34DDE)、3,3' −ジ
アミノジフェニルエーテル、ビスアミノプロピルテトラ
メチルジシロキサン(APDS)、1,3−ビス(3−
アミノフェノキシ)ベンゼン(APB)、1,3−ビス
(4−アミノフェノキシ)ベンゼン、m−フェニレンジ
アミン(MPD)、p−フェニレンジアミン(PP
D)、4,4' −ジアミノジフェニルプロパン、3,
3' −ジアミノジフェニルプロパン、4,4' −ジアミ
ノジフェニルメタン、3,3' −ジアミノジフェニルメ
タン、4,4' −ジアミノジフェニルスルフィド、3,
3' −ジアミノジフェニルスルフィド、4,4' −ジア
ミノジフェニルスルホン、3,3' −ジアミノジフェニ
ルスルホン、1,4−ビス(4−アミノフェノキシ)ベ
ンゼン、2,2' −ビス[4−(4−アミノフェノキ
シ)フェニル]プロパン、へキサメチレンジアミン、
1,8−ジアミノオクタン、1,12−ジアミノドデカ
ン、4,4' −ジアミノベンゾフェノンなどが挙げられ
る。それらは、単独で用いてもよいし、2種以上を併用
してもよい。
二無水物とジアミンとを、実質的に等モル比となるよう
な割合で、適宜の有機溶媒、例えば、N−メチル−2−
ピロリドン、N,N−ジメチルアセトアミド、N,N−
ジメチルホルムアミドなどの有機溶媒中で、常温常圧の
下、所定の時間反応させることよって、ポリアミック酸
樹脂の溶液として得るようにすればよい。
光剤としては、例えば、1,4−ジヒドロピリジン誘導
体を用いることが好ましく、とりわけ、1−エチル−
3,5−ジメトキシカルボニル−4−(2−ニトロフェ
ニル)−1,4−ジヒドロピリジン、1,2,6−トリ
メチル−3,5−ジメトキシカルボニル−4−(2−ニ
トロフェニル)−1,4−ジヒドロピリジン、2,6−
ジメチル−3,5−ジアセチル−4−(2−ニトロフェ
ニル)−1,4−ジヒドロピリジン、1−カルボキシエ
チル−3,5−ジメトキシカルボニル−4−(2−ニト
ロフェニル)−1,4−ジヒドロピリジンなどが挙げら
れる。それらは、単独で用いてもよいし、2種以上を併
用してもよい。これらの1,4−ジヒドロピリジン誘導
体のうち、好ましくは、1−エチル−3,5−ジメトキ
シカルボニル−4−(2−ニトロフェニル)−1,4−
ジヒドロピリジン、1,2,6−トリメチル−3,5−
ジメトキシカルボニル−4−(2−ニトロフェニル)−
1,4−ジヒドロピリジンが挙げられる。
ンとの合計、すなわち、ポリアミック酸1モルに対し
て、通常、0.1〜1.0モルの範囲で配合される。
1.0モルより多いと、硬化後のアウター側絶縁体層2
2の物性が低下する場合があり、0.1モルより少ない
と、アウター側ビアホール24の形成性が低下する場合
がある。さらに、このようにして得られる感光性ポリア
ミック酸樹脂には、必要に応じて、エポキシ樹脂、ビス
アリルナジックイミド、マレイミドなどを配合してもよ
い。このようなアウター側前駆体層22pを形成するた
めの感光性ポリアミック酸樹脂は、そのイミド化後のガ
ラス転移温度(Tg)が、250℃以上、さらには、3
00℃以上であることが好ましい。
リアミック酸樹脂を、支持板32上に層状に形成して、
アウター側前駆体層22pを形成するには、例えば、支
持板32上に、感光性ポリアミック酸樹脂を一定の厚さ
で公知の方法により塗工した後、例えば、約80〜13
0℃で、有機溶媒を乾燥させるようにすればよい。ま
た、予め、一定の厚さで有機溶媒を乾燥させた感光性ポ
リアミック酸樹脂のドライフィルムを形成しておき、こ
のドライフィルムを支持板32に接合するようにしても
よい。アウター側前駆体層22pの厚みは、特に制限さ
れないが、例えば5〜30μm程度が適当である。
前駆体層22pに、アウター側ビアホール24を形成す
る。このアウター側ビアホール24の形成は、フォトマ
スクを介して露光させ、露光部分を所定の温度に加熱し
た後、現像すればよい。
紫外線、電子線、あるいはマイクロ波など、感光性ポリ
アミック酸樹脂を感光させ得る光であればいずれの照射
線であってもよく、照射されたアウター側前駆体層22
pの露光部分は、例えば、130℃以上150℃未満で
加熱することにより、次の現像処理において可溶化(ポ
ジ型)し、また、例えば、150℃以上180℃以下で
加熱することにより、次の現像処理において不溶化(ネ
ガ型)する。
の公知の現像液を用いて、浸漬法やスプレー法などの公
知の方法により行なえばよい。アルカリ現像液として
は、例えば、水酸化ナトリウム、水酸化カリウムなどの
アルカリ性無機化合物の水溶液、例えば、プロピルアミ
ン、ブチルアミン、モノエタノールアミン、テトラメチ
ルアンモニウムハイドロオキサイド、コリンなどのアル
カリ性有機化合物の水溶液などが用いられ、必要に応じ
てアルコール類などの有機溶媒や各種の界面活性剤など
が配合される。
の処理によって、ポジ型またはネガ型のパターンで、ア
ウター側ビアホール24を形成すればよい。これらのう
ち、ネガ型のパターンでアウター側ビアホール24を形
成することが好ましい。図2(b)および図2(c)に
は、ネガ型のパターンでアウター側ビアホール24を形
成する例を示している。すなわち、まず、図2(b)に
示すように、フォトマスク28を、アウター側前駆体層
22pにおける外部の回路基板16の電極17に対応す
る位置と、対向する位置に配置して、このフォトマスク
28を介してアウター側前駆体層22pに照射線を照射
する。次いで、上記したように、ネガ型となる所定の温
度で加熱した後、所定の現像処理を行なえば、図2
(c)に示すように、アウター側前駆体層22pの未露
光部分、すなわち、フォトマスク28によりマスクされ
た部分が現像液に溶解することにより、アウター側ビア
ホール24が形成される。
ー側ビアホール24が形成されたアウター側前駆体層2
2pを、例えば、最終的に250℃以上に加熱すること
によって、硬化(イミド化)させ、これによって、感光
性ポリイミドからなるアウター側絶縁体層22を形成す
る。
にアウター側ビアホール24を形成しておけば、後にレ
ーザ加工によってアウター側ビアホール24を形成する
必要がなく、しかも、レーザ加工のように、アウター側
ビアホール24を1つ1つ形成することなく、一度にフ
ァインピッチで多数のアウター側ビアホール24を形成
することができるため、作業時間を大幅に短縮でき、作
業性の向上および効率的な生産によるコストの低減を図
ることができる。
縁体層22上に、所定の回路パターンが形成される導電
体層21を形成する。
のであれば特に制限されることはなく、例えば、金、
銀、銅、白金、鉛、錫、ニッケル、コバルト、インジウ
ム、ロジウム、クロム、タングステン、ルテニウムな
ど、さらに、例えば、はんだ、ニッケル−錫、金−コバ
ルトなど、上記した各種金属の合金など、回路基板の導
電体として用いられる公知の金属を用いることができ
る。また、導電体層21の厚みは、特に制限されない
が、例えば、5〜20μm程度が適当である。
パターンが形成される導電体層21を形成するには、例
えば、サブトラクティブ法、アディティブ法、セミアデ
ィティブ法など公知のいずれの方法を用いてもよい。サ
ブトラクティブ法では、まず、アウター側絶縁体層22
上の全面に導電体層21を積層し、次いで、この導電体
層21上に、さらに所定の回路パターンに対応するエッ
チングレジストを形成し、このエッチングレジストをレ
ジストとして、導電体層21をエッチングして、その後
に、エッチングレジストを除去するようにする。また、
アディティブ法では、まず、アウター側絶縁体層22上
に、所定の回路パターンが形成される部分以外の部分に
めっきレジストを形成して、次いで、めっきレジストが
形成されていないアウター側絶縁体層22上に、めっき
により導電体層21を形成し、その後に、めっきレジス
トを除去するようにする。さらに、セミアディティブ法
では、まず、アウター側絶縁体層22上に下地となる導
電体の薄膜を形成し、次いで、この下地の上に、所定の
回路パターンが形成される部分以外の部分にめっきレジ
ストを形成した後、めっきレジストが形成されていない
下地の上に導電体層21を形成し、その後に、めっきレ
ジストおよびそのめっきレジストが積層されていた下地
を除去するようにする。
好ましく用いられる。次に、セミアディティブ法によっ
て導電体層21を形成する方法をより詳細に説明する。
図3には、セミアディティブ法により導電体層21を形
成する工程が示されている。まず、図3(e)に示すよ
うに、アウター側絶縁体層22上の全面と、アウター側
ビアホール24内の壁面および底面とに、下地29とな
る導電体の薄膜を形成する。下地29の形成は、例え
ば、スパッタ蒸着法、抵抗加熱蒸着法、電子ビーム加熱
蒸着法などの公知の真空蒸着法、あるいは、無電解めっ
き法などが用いられるが、好ましくは、スパッタ蒸着法
が用いられる。また、下地29となる導電体は、導電性
を有し、アウター側絶縁体層22と導電体層21との密
着性を向上させ得るものであれば、特に制限されるもの
ではないが、例えば、導電体層21が銅である場合に
は、クロムや銅などが好ましく用いられる。また、下地
29の厚みは、特に制限されないが、例えば、500〜
5000Å程度が適当であり、1層に限らず、2層など
の多層構造として形成してもよい。例えば、クロム/銅
の2層構造として形成する場合には、クロム層の厚み
が、300〜700Å、銅層の厚みが、1000〜30
00Åであることが好ましい。
地29上に、所定の回路パターンが形成される部分以外
の部分にめっきレジスト30を形成する。めっきレジス
ト30は、例えば、ドライフィルムレジストなどを用い
て公知の方法により、所定のレジストパターンとして形
成すればよい。次いで、図3(g)に示すように、めっ
きレジスト30が形成されていないアウター側絶縁体層
22上に、めっきによって導電体層21を形成する。め
っきの方法としては、無電解めっき、電解めっきのいず
れでもよいが、電解めっきにより形成することが好まし
い。電解めっきにより導電体層21を形成する場合に
は、例えば、図2(a)で示す最初の工程から、電解め
っきの陰極となり得る金属により形成された支持板32
を用いておき、この支持板32を陰極として、アウター
側ビアホール24内に金属を析出させて、先に導電通路
31を形成し、これに続いて電解めっきを継続すること
により、アウター側絶縁体層22上におけるレジスト3
0が形成されていない部分に金属を析出させて、所定の
回路パターンで導電体層21を形成することが好まし
い。このような電解めっきにより、1つの工程で、アウ
ター側ビアホール24内の導電通路31の形成と導電体
層21の形成とを行なうことができる。電解めっきに用
いる金属としては、上記した金属のうち、例えば、金、
銅、ニッケル、はんだなどが好ましく用いられる。とり
わけ、回路パターンの形成の容易性および電気的特性の
点から、銅が好ましく用いられる。なお、導電通路31
を形成する金属と、それに続く導電体層21を形成する
金属とが異なっていてもよい。
レジスト30を、例えば、化学エッチング(ウエットエ
ッチング)などの公知のエッチング法によって除去した
後、図3(i)に示すように、めっきレジスト30が形
成されていた下地29を、同じく、化学エッチング(ウ
エットエッチング)など公知のエッチング法により除去
する。
上に所定の回路パターンが形成される導電体層21を形
成する工程では、上記したようなめっき法によってアウ
ター側ビアホール24内の導電通路31と導電体層21
とを1つの工程で形成することができるが、必ずしも、
導電体層21の形成とともに導電通路31を形成する必
要はなく、例えば、まず、支持板32を陰極として、導
電通路31をめっきにより形成し、次いで、その導電通
路31上に、下地29を形成するようなセミアディティ
ブ法によって導電体層21を形成してもよい。
ンナー側絶縁体層23を形成する。図4には、感光性ポ
リイミドによりインナー側絶縁体層23を形成する工程
が示されている。(なお、図4では、導電体層21をセ
ミアディティブ法によって形成した場合の下地29が示
されているが、サブトラクティブ法やアディティブ法に
よって形成した場合には、この下地29は省略して示さ
れる。)まず、図4(j)に示すように、導電体層21
上に、感光性ポリイミドの前駆体である感光性ポリアミ
ック酸樹脂を層状に形成して、インナー側前駆体層23
pを形成する。インナー側前駆体層23pを形成する感
光性ポリアミック酸樹脂は、アウター側前駆体層22p
を形成する感光性ポリアミック酸樹脂と同様の成分であ
ってよいが、インナー側絶縁体層23は、接着剤を用い
ずに半導体チップ18とそのまま接着(熱融着)できる
ように、接着性を有していることが好ましく、そのた
め、例えば、酸二無水物として、3,3’,4,4' −
オキシジフタル酸二無水物(ODPA)、2,2−ビス
(3,4−ジカルボキシフェニル)へキサフルオロプロ
パン二無水物(6FDA)、エチレングリコールとトリ
メリット酸とのエステル化合物(TMEG)の二無水
物、3,3' ,4,4' −ベンゾフェノンテトラカルボ
ン酸二無水物(BTDA)を用いることが好ましく、と
りわけ、3,3’,4,4' −オキシジフタル酸二無水
物(ODPA)を用いることが好ましく、また、ジアミ
ンとして、1,3−ビス(3−アミノフェノキシ)ベン
ゼン(APB)、ビスアミノプロピルテトラメチルジシ
ロキサン(APDS)、4,4' −ジアミノジフェニル
エーテル(DDE)を用いることが好ましく、とりわ
け、1,3−ビス(3−アミノフェノキシ)ベンゼン
(APB)、ビスアミノプロピルテトラメチルジシロキ
サン(APDS)を用いることが好ましい。また、この
ようなインナー側前駆体層23を形成するための感光性
ポリアミック酸樹脂は、イミド化後の溶融粘度(250
℃)が、1000〜1000000Pa・S、さらに
は、5000〜500000Pa・Sであり、そのガラ
ス転移温度(Tg)が、50〜250℃、さらには、1
00〜200℃であることが好ましい。
樹脂を、導電体層21上に層状に形成して、インナー側
前駆体層23pを形成するには、アウター側前駆体層2
2pを形成する場合と同様に、例えば、導電体層21上
に、感光性ポリアミック酸樹脂を一定の厚さで公知の方
法により塗工した後、例えば、約100〜150℃で、
有機溶媒を乾燥させるようにするか、あるいは、予め、
一定の厚さで有機溶媒を乾燥させた感光性ポリアミック
酸樹脂のドライフィルムを形成しておき、このドライフ
ィルムを導電体層21に接合するようにしてもよい。イ
ンナー側前駆体層23pの厚みは、特に制限されない
が、例えば、5〜30μm程度が適当である。
前駆体層23pに、インナー側ビアホール25を形成す
る。このインナー側ビアホール25の形成も、アウター
側ビアホール24を形成する場合と同様に、フォトマス
クを介して露光させ、露光部分を所定の温度に加熱した
後、現像すればよい。インナー側ビアホール25の形成
についても、ポジ型またはネガ型のいずれのパターンで
形成してもよいが、好ましくは、ネガ型のパターンで形
成することが好ましい。図4(k)および図4(l)に
は、ネガ型のパターンでインナー側ビアホール25を形
成する例を示している。すなわち、まず、図4(k)に
示すように、フォトマスク33を、インナー側前駆体層
23pにおける半導体チップ18の電極に対応する位置
と、対向する位置に配置して、このフォトマスク33を
介してインナー側前駆体層23pに照射線を照射する。
次いで、上記したように、ネガ型となる所定の温度で加
熱した後、所定の現像処理を行なえば、図4(l)に示
すように、インナー側前駆体層23pの未露光部分、す
なわち、フォトマスク33によりマスクされた部分が現
像液に溶解することにより、インナー側ビアホール25
が形成される。
ー側ビアホール25が形成されたインナー側前駆体層2
3pを、例えば、最終的に250℃以上に加熱すること
によって、硬化(イミド化)させ、これによって、感光
性ポリイミドからなるインナー側絶縁体層23を形成す
る。
にインナー側ビアホール25を形成しておけば、後にレ
ーザ加工によってインナー側ビアホール25を形成する
必要がなく、しかも、レーザ加工のように、インナー側
ビアホール25を1つ1つ形成することなく、一度にフ
ァインピッチで多数のインナー側ビアホール25を形成
することができるため、作業時間を大幅に短縮でき、作
業性の向上および効率的な生産によるコストの低減を図
ることができる。
ー側ビアホール25にバンプ状のインナー側電極27
を、金、ニッケル、銅、およびはんだなどをめっきする
など公知の方法によって形成した後に、図5に示すよう
に、支持板32を除去し、アウター側電極26を形成す
ることによって、インターポーザー20を得ることがで
きる。図5には、支持板32を除去する工程およびアウ
ター側電極26を形成する工程が示されている。(な
お、図5では、導電体層21をセミアディティブ法によ
って形成した場合の下地29が示されているが、サブト
ラクティブ法やアディティブ法によって形成した場合に
は、この下地29は省略して示され、また、図5
(o’)の工程も省略される。)まず、図5(o)に示
すように、アウター側絶縁体層22から支持板32を除
去する。この支持板32の除去は、例えば、化学エッチ
ング(ウエットエッチング)などの公知のエッチング法
により除去すればよい。また、導電体層21をセミアデ
ィティブ法によって形成した場合には、図5(o)に示
すように、支持板32の除去により下地29がアウター
側絶縁体層22に露出するが、必要によりこの下地29
も、図5(o’)に示されるように、化学エッチング
(ウエットエッチング)などの公知のエッチング法によ
り除去すればよい。次いで、図5(p)に示すように、
アウター側絶縁体層22の導電通路31に接するバンプ
状のアウター側電極26を形成する.このようなアウタ
ー側電極26の形成は、はんだボールを接続する、ある
いは、金、銅、ニッケルおよびはんだなどをめっきする
など公知の方法によって形成すればよく、また、その形
状も、目的および用途によって適宜選択すればよい。
ポーザー20は、図1に示すように、半導体チップ18
の電極と、外部の回路基板16の電極17との間に介在
させて、これらを電気的に接続するために用いられる。
(なお、図1では、セミアディティブ法によって導電体
層21が形成された場合の下地29は、省略して示され
ている。)このようにして得られたインターポーザー2
0は、導電体層21を挟むアウター側絶縁体層22およ
びインナー側絶縁体層23のすべてが、感光性ポリイミ
ドにより形成されるので、アウター側ビアホール24お
よびインナー側ビアホール25を、フォトレジストによ
り形成することができる。よって、レーザ加工のよう
に、アウター側ビアホール24およびインナー側ビアホ
ール25を1つ1つ形成することなく、一度にファイン
ピッチで多数のアウター側ビアホール24およびインナ
ー側ビアホール25を精度よく形成することができる。
そのため、このような、インターポーザー20は、アウ
ター側ビアホール24およびインナー側ビアホール25
が精度よくファインピッチで配置されているにもかかわ
かず、効率よく生産され、安価に提供することができ
る。そのため、以上に説明したように、チップサイズパ
ッケージ用インターポーザーとして有用に使用される。
に、まず、アウター側絶縁体層22を形成し、次いで、
導電体層21を形成した後、インナー側絶縁体層23を
形成したが、この逆、すなわち、支持板32に、まず、
インナー側絶縁体層23を形成し、次いで、導電体層2
1を形成した後、アウター側絶縁体層22を形成しても
よい。インナー側絶縁体層23を先に形成する場合で
は、アディティブ法またはセミアディティブ法により導
電体層21を形成すると、導電通路31を同時に形成で
きるため、この導電通路31をフラット状のインナー側
電極27として使用することもできる。いずれを先に形
成するかは、目的および用途によって適宜選択すればよ
いが、例えば、インナー側絶縁体層23を、上記したよ
うに接着性とする場合には、インナー側前駆体層23p
の硬化温度が、アウター側前駆体層22pの硬化温度よ
りも低い方が好ましいため、より高温で硬化させるアウ
ター側前駆体層22pを先に形成することが好ましい。
を使用してインターポーザー20を形成したが、支持板
32を使用せずに形成してもよい。ただし、アウター側
前駆体層22pおよびインナー側前駆体層23pの硬化
時、とりわけ、1回目の硬化時(すなわち、上記の説明
ではアウター側前駆体層22pの硬化時)においては、
熱収縮が生じやすいため、それによって、インナー側ビ
アホール24の露光時の精度のよい配置が確保できない
場合もあり、そのような場合には、支持板32を使用す
ることが好ましい。
回路基板を、チップサイズパッケージ用のインターポー
ザー20を例にとって説明したが、本発明の回路基板は
これに限定されることなく、その目的および用途によっ
て適宜選択すればよく、その構成も、例えば、導電体層
と絶縁体層とが3層以上に積層されるようなものであっ
てもよい。
らに具体的に説明するが、本発明は、何ら実施例および
比較例に限定されることはない。
い、図2(a)で示すように、以下の組成からなる感光
性ポリアミック酸樹脂を、その支持板32上に塗布し、
100℃で20分間乾燥させることにより、アウター側
前駆体層22pを形成した。 (アウター側ポリアミック酸樹脂組成) 酸二無水物成分:3,3’,4,4’−オキシジフタル
酸二無水物(0.5モル)、2,2−ビス(3,4−ジ
カルボキシフェニル)へキサフルオロプロパン二無水物
(0.5モル) ジアミン成分 :4,4’−ジアミノジフェニルエーテ
ル(0.5モル)、P−フェニレンジアミン(0.5モ
ル) 感光剤:1−エチル−3,5−ジメトキシカルボニル−
4−(2−ニトロフェニル)−1,4−ジヒドロピリジ
ン(0.26モル) 有機溶剤:N−メチル−2−ピロリドン 次いで、図2(b)で示すように、露光用の照射線(g
線)を、フォトマスク28を介してアウター側前駆体層
22pに照射し、170℃で3分間加熱した後、エタノ
ールを含有するアルカリ現像液を用いて現像処理を行な
い、これによって、図2(c)に示すように、孔径40
0μmのアウター側ビアホール24を、外部の回路基板
16の電極17に対応する位置に形成した。その後、こ
れを400℃で30分間加熱することによって硬化(イ
ミド化)させ、これによって、図2(d)に示すよう
に、厚さ10μmの感光性ポリイミドからなるアウター
側絶縁体層22を形成した。
側絶縁体層22上の全面と、アウター側ビアホール24
内の壁面および底面とに、スパッタ蒸着法によって、厚
さ約300Åのクロム皮膜と、そのクロム皮膜上に厚さ
約1000Åの銅皮膜とを、下地29として形成した
後、図3(f)に示すように、厚さ15μmのドライフ
ィルムレジストにより、所定の回路パターンが得られる
ようなめっきレジスト30のレジストパターンを形成し
た。そして、図3(g)に示すように、支持板32を陰
極として、電解めっき法によって、アウター側ビアホー
ル24内に銅を析出させて導電通路31を形成するとと
もに、アウター側絶縁体層22上にも銅を析出させて、
所定の回路パターンの導電体層21を形成した。この導
電体層21の厚みは、めっきレジスト30の厚みと同様
15μmであった。その後、図3(h)に示すように、
アルカリエッチング液によって、めっきレジスト30を
除去し、さらに、図3(i)に示すように、めっきレジ
スト30が形成されていた下地29、すなわち、銅皮膜
およびクロム皮膜を、それぞれ、酸性エッチング液およ
びアルカリエッチング液によって除去した。
成からなる感光性ポリアミック酸樹脂を、導電体層21
上に塗布し、100℃で20分間乾燥させることによ
り、インナー側前駆体層23pを形成した。 (インナー側ポリアミック酸樹脂組成) 酸二無水物成分:3,3’,4,4’−オキシジフタル
酸二無水物(1.0モル) ジアミン成分 :1,3−ビス(3−アミノフェノキ
シ)ベンゼン(0.8モル)、ビスアミノプロピルテト
ラメチルジシロキサン(0.2モル) 感光剤:1−エチル−3,5−ジメトキシカルボニル−
4−(2−ニトロフェニル)−1,4−ジヒドロピリジ
ン(0.26モル) 有機溶剤:N−メチル−2−ピロリドン 次いで、図4(k)で示すように、露光用の照射線(g
線)を、フォトマスク33を介してインナー側前駆体層
23pに照射し、170℃で3分間加熱した後、エタノ
ールを含有するアルカリ現像液を用いて現像処理を行な
い、これによって、図4(l)に示すように、孔径50
μmのインナー側ビアホール25を、半導体チップ18
の電極に対応する位置に形成した。その後、これを30
0℃で30分間加熱することによって硬化(イミド化)
させ、これによって、図4(m)に示すように、厚さ1
0μmの感光性ポリイミドからなるインナー側絶縁体層
23を形成した。
ー側ビアホール25に、バンプ状のインナー側電極27
を、銅およびニッケル/金めっきにより形成した後に、
ロールラミネータを用いて、保護フィルム(弱粘着タイ
プであって、耐酸性および耐アルカリ性を有するもの)
によりインナー側電極27を覆い、塩化第二鉄を含むエ
ッチング液によって、図5(o)に示すように、支持板
32を全て除去し、さらに、図5(o’)に示すよう
に、アウター側絶縁体層22に露出する下地29、すな
わち、クロム皮膜を、アルカリエッチング液によって除
去した後、図5(p)に示すように、アウター側絶縁体
層22の導電通路31に、これに接するバンプ状のアウ
ター側電極26を、銅およびニッケル/金めっきを形成
した後、はんだボールを接続することにより形成して、
チップサイズパッケージ用のインターポーザーを得た。
導電体層6として用い、この導電体層6の一方の面に、
厚さ15μmのポリイミドからなるインナー側絶縁体層
7を積層した後、図7(b)に示すように、このインナ
ー側絶縁体層7上に、厚さ10μmのポリイミドからな
る接着剤層8を積層した。次いで、図7(c)に示すよ
うに、導電体層6をサブトラクティブ法によって所定の
回路パターンに形成した後、図7(d)に示すように、
導電体層6における所定の回路パターンとされた面に、
厚さ10μmのポリイミドからなるアウター側絶縁体層
9を積層した。そして、図7(e)に示すように、アウ
ター側絶縁体層9に、レーザ加工によって孔径400μ
mのアウター側ビアホール10を形成するとともに、図
7(f)に示すように、インナー側絶縁体層7に、レー
ザ加工によって孔径50μmのインナー側ビアホール1
1を形成した。そして、アウター側ビアホール10に
は、銅およびニッケル/金めっきを形成した後、はんだ
ボールを接続することによりアウター側電極12を形成
するとともに、インナー側ビアホール11には、銅およ
びニッケル/金めっきを形成することにより、バンプ状
のインナー側電極13を形成することにより、図6に示
すような、チップサイズパッケージ用のインターポーザ
ーを得た。(なお、図6において、インナー側電極13
は半導体チップ18との接続によりフラットとされ
る。) 比較例2 まず、図8(a)に示すように、厚さ25μmの銅箔を
導電体層35として用い、この導電体層35の一方の面
に、厚さ15μmのポリイミドからなるインナー側絶縁
体層36を積層した後、図8(b)に示すように、この
インナー側絶縁体層36上に、厚さ10μmのポリイミ
ドからなる接着剤層37を積層した。次いで、図8
(c)に示すように、導電体層35をサブトラクティブ
法によって所定の回路パターンに形成した後、図8
(d)に示すように、導電体層35における所定の回路
パターンとされた面に、以下の組成からなる感光性ポリ
アミック酸樹脂を塗布し、100℃で20分間乾燥させ
ることにより、アウター側前駆体層38pを形成した。 (アウター側ポリアミック酸樹脂組成) 酸二無水物成分:3,3’,4,4’−オキシジフタル
酸二無水物(0.5モル)、2,2−ビス(3,4−ジ
カルボキシフェニル)へキサフルオロプロパン二無水物
(0.5モル) ジアミン成分 :4,4’−ジアミノジフェニルエーテ
ル(0.5モル)、P−フェニレンジアミン(0.5モ
ル) 感光剤:1−エチル−3,5−ジメトキシカルボニル−
4−(2−ニトロフェニル)−1,4−ジヒドロピリジ
ン(0.26モル) 有機溶剤:N−メチル−2−ピロリドン 次いで、図9(e)で示すように、露光用の照射線(g
線)を、フォトマスク39を介してアウター側前駆体層
38pに照射し、170℃で3分間加熱した後、エタノ
ールを含有するアルカリ現像液を用いて現像処理を行な
い、これによって、図9(f)に示すように、孔径40
0μmのアウター側ビアホール40を形成した。その
後、これを400℃で30分間加熱することによって硬
化(イミド化)させ、これによって、図9(g)に示す
ように、厚さ10μmの感光性ポリイミドからなるアウ
ター側絶縁体層38を形成した。その後、図9(h)に
示すように、インナー側絶縁体層36に、レーザ加工に
よって孔径50μmのインナー側ビアホール41を形成
した。そして、アウター側ビアホール40およびインナ
ー側ビアホール41に、比較例1と同様に方法によっ
て、図6に示すような、アウター側電極12およびイン
ナー側電極13をそれぞれ形成した。
れの200ピースあたりの孔あけ作業に要した所要時間
を対比して示した。
ホール10およびインナー側ビアホール11の両方をレ
ーザ加工によって形成した比較例1は、実施例1に比べ
て約8倍の作業時間がかかっており、また、片方のイン
ナー側ビアホール41をレーザ加工によって形成した比
較例2は、実施例1に比べて約4倍の作業時間がかかっ
ていることがわかる。
製造方法によれば、絶縁体層のすべてを感光性ポリイミ
ドによって形成するので、電極などを形成するための孔
を、フォトレジストによって一度にファインピッチで多
数形成することができる。そのため、短時間で精度のよ
い孔を形成することができ、作業性よく生産することが
できる。したがって、本発明の回路基板は、精度よく孔
が形成されている回路基板が効率的に製造されるので、
安価に提供され、チップサイズパッケージ用インターポ
ーザーとして有用に使用される。
サイズパッケージ用インターポーザーを示す断面図であ
る。
の、アウター側絶縁体層を形成するための工程図であっ
て、(a)は、支持板にアウター側前駆体層を形成する
工程を示す断面図、(b)は、アウター側前駆体層をフ
ォトマスクを介して露光させる工程を示す断面図、
(c)は、現像処理によってアウター側前駆体層にアウ
ター側ビアホールを形成する工程を示す断面図、(d)
は、アウター側前駆体層を硬化させることによって感光
性ポリイミドからなるアウター側絶縁体層を形成する工
程を示す断面図である。
造するための、導電体層をセミアディティブ法により形
成するための工程図であって、(e)は、アウター側絶
縁体層上に下地を形成する工程を示す断面図、(f)
は、下地上にめっきレジストを形成する工程を示す断面
図、(g)は、下地上に導電体層を形成する工程を示す
断面図、(h)は、めっきレジストを除去する工程を示
す断面図、(i)は、めっきレジストが形成されていた
部分の下地を除去する工程を示す断面図である。
造するための、インナー側絶縁体層およびインナー側電
極を形成するための工程図であって、(j)は、導電体
層上にインナー側前駆体層を形成する工程を示す断面
図、(k)は、インナー側前駆体層をフォトマスクを介
して露光させる工程を示す断面図、(l)は、現像処理
によってインナー側前駆体層にインナー側ビアホールを
形成する工程を示す断面図、(m)は、インナー側前駆
体層を硬化させることによって感光性ポリイミドからな
るインナー側絶縁体層を形成する工程を示す断面図、
(n)は、インナー側ビアホールにインナー側電極を形
成する工程を示す断面図である。
造するための、支持板を除去するため、およびアウター
側電極を形成するための工程図であって、(o)は、支
持板を除去する工程を示す断面図、(o’)は、アウタ
ー側絶縁体層に露出する下地を除去する工程、(p)
は、アウター側電極を形成する工程を示す断面図であ
る。
ザーを示す断面図である。
工程図であって、(a)は、導電体層にインナー側絶縁
体層を形成する工程を示す断面図、(b)は、インナー
側絶縁体層に接着剤層を形成する工程を示す断面図、
(c)は、導電体層を所定の回路パターンに形成する工
程を示す断面図、(d)は、導電体層における所定の回
路パターンとされた面にアウター側絶縁体層を形成する
工程を示す断面図、(e)は、アウター側絶縁体層にア
ウター側ビアホールをレーザ加工によって形成する工程
を示す断面図、(f)は、インナー側絶縁体層にインナ
ー側ビアホールをレーザ加工によって形成する工程を示
す断面図である。
工程図であって、(a)は、導電体層にインナー側絶縁
体層を形成する工程を示す断面図、(b)は、インナー
側絶縁体層に接着剤層を形成する工程を示す断面図、
(c)は、導電体層を所定の回路パターンに形成する工
程を示す断面図、(d)は、導電体層における所定の回
路パターンとされた面にアウター側前駆体層を形成する
工程を示す断面図である。
造するための工程図であって、(e)は、アウター側前
駆体層をフォトマスクを介して露光させる工程を示す断
面図、(f)は、現像処理によってアウター側前駆体層
にアウター側ビアホールを形成する工程を示す断面図、
(g)は、アウター側前駆体層を硬化させることによっ
て感光性ポリイミドからなるアウター側絶縁体層を形成
する工程を示す断面図、(h)は、インナー側絶縁体層
にインナー側ビアホールをレーザ加工によって形成する
工程を示す断面図である。
Claims (6)
- 【請求項1】 導電体層と絶縁体層とを有し、前記絶縁
体層のすべてが感光性ポリイミドにより形成されている
ことを特徴とする、回路基板。 - 【請求項2】 前記導電体層を挟む両面に、前記絶縁体
層がそれぞれ設けられていることを特徴とする、請求項
1に記載の回路基板。 - 【請求項3】 前記導電体層の両側に設けられる各前記
絶縁体層のそれぞれに、孔が形成されていることを特徴
とする、請求項2に記載の回路基板。 - 【請求項4】 チップサイズパッケージ用インターポー
ザーとして使用される、請求項1〜3のいずれかに記載
の回路基板。 - 【請求項5】 感光性ポリイミドにより第1絶縁体層を
形成する工程と、 前記第1絶縁体層上に、所定の回路パターンが形成され
る導電体層を形成する工程と、 前記導電体層上に、感光性ポリイミドにより第2絶縁体
層を形成する工程と、を含み、 前記第1絶縁体層を形成する工程と、前記第2絶縁体層
を形成する工程とは、それぞれ、 感光性ポリイミドの前駆体を層状に形成して、前駆体層
を形成する工程、 フォトマスクを介して露光させ、露光部分を所定の温度
に加熱した後、現像することによって、前記前駆体層に
孔を形成する工程、および孔が形成された前記前駆体層
を硬化する工程、を含んでいることを特徴とする、回路
基板の製造方法。 - 【請求項6】 前記第1絶縁体層を形成する工程におけ
る、感光性ポリイミドの前駆体層を形成する工程では、
前記前駆体を支持板上において層状に形成し、 かつ、前記第2絶縁体層を形成する工程の後には、前記
支持板を除去する工程を含んでいることを特徴とする、
請求項5に記載の回路基板の製造方法。
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JP21173299A JP3969902B2 (ja) | 1999-07-27 | 1999-07-27 | チップサイズパッケージ用インターポーザーの製造方法 |
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JP21173299A JP3969902B2 (ja) | 1999-07-27 | 1999-07-27 | チップサイズパッケージ用インターポーザーの製造方法 |
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1608210A1 (en) * | 2004-06-18 | 2005-12-21 | Kabushiki Kaisha Toshiba | Wiring Board, Magnetic Disc Apparatus, and Method of Manufacturing Wiring Board |
US7303978B2 (en) | 2002-02-01 | 2007-12-04 | Nec Toppan Circuit Solutions, Inc. | Board for mounting BGA semiconductor chip thereon, semiconductor device, and methods of fabricating such board and semiconductor device |
JP2011108943A (ja) * | 2009-11-19 | 2011-06-02 | Kyushu Hitachi Maxell Ltd | 半導体装置、半導体装置用基板及びこれらの製造方法 |
JP2012244159A (ja) * | 2011-05-20 | 2012-12-10 | Kyokutoku Kagi Kofun Yugenkoshi | パッケージ構造およびその製造方法 |
JP2019067884A (ja) * | 2017-09-29 | 2019-04-25 | 日東電工株式会社 | 配線回路基板、その製造方法および撮像装置 |
-
1999
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7303978B2 (en) | 2002-02-01 | 2007-12-04 | Nec Toppan Circuit Solutions, Inc. | Board for mounting BGA semiconductor chip thereon, semiconductor device, and methods of fabricating such board and semiconductor device |
EP1608210A1 (en) * | 2004-06-18 | 2005-12-21 | Kabushiki Kaisha Toshiba | Wiring Board, Magnetic Disc Apparatus, and Method of Manufacturing Wiring Board |
JP2011108943A (ja) * | 2009-11-19 | 2011-06-02 | Kyushu Hitachi Maxell Ltd | 半導体装置、半導体装置用基板及びこれらの製造方法 |
JP2012244159A (ja) * | 2011-05-20 | 2012-12-10 | Kyokutoku Kagi Kofun Yugenkoshi | パッケージ構造およびその製造方法 |
JP2019067884A (ja) * | 2017-09-29 | 2019-04-25 | 日東電工株式会社 | 配線回路基板、その製造方法および撮像装置 |
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