JP2001036408A

JP2001036408A - Ｄ／ａ変換回路および半導体装置

Info

Publication number: JP2001036408A
Application number: JP2000132003A
Authority: JP
Inventors: Sho Nagao; 祥長尾
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1999-05-17
Filing date: 2000-05-01
Publication date: 2001-02-09

Abstract

(57)【要約】【課題】面積を抑えたＤＡＣ及び、前記ＤＡＣを用い
た半導体装置を作成する。【解決手段】ｎ個の抵抗Ａ₀、Ａ₁、…、Ａ_n-1と、ｎ
個の抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1と、互いに異なる電位に
保たれた２つの電源電圧線Ｌ及び電源電圧線Ｈと、ｎ個
のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1と、ｎ個
のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1と、出力
線と、を有するＤ／Ａ変換回路であって、外部から入力
されるｎビットのデジタル信号によってｎ個のスイッチ
ＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1と、ｎ個のスイッチ
ＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1とが制御され、出力
線からアナログ階調電圧信号が出力されることを特徴と
するＤ／Ａ変換回路。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は、Ｄ／Ａ変換（デ
ジタル／アナログ変換）回路（ＤＡＣ：Digital-Analog
Converter）に関する。特に、半導体装置の駆動回路に
用いられるＤＡＣに関する。また、このＤＡＣを用いた
半導体装置に関する。

【０００２】

【従来の技術】最近安価なガラス基板上に半導体薄膜を
形成した半導体装置、例えば薄膜トランジスタ（ＴＦ
Ｔ）を作製する技術が急速に発達してきている。その理
由は、半導体装置（特にアクティブマトリクス型液晶表
示装置、ＥＬ表示装置）の需要が高まってきたことによ
る。

【０００３】アクティブマトリクス型液晶表示装置は、
マトリクス状に配置された数十〜数百万個もの画素領域
にそれぞれＴＦＴが配置され、各画素電極に出入りする
電荷をＴＦＴのスイッチング機能により制御するもので
ある。

【０００４】その中でも、表示装置の高精細化、高画質
化に伴い、高速駆動が可能なデジタル駆動方式のアクテ
ィブマトリクス型液晶表示装置が注目されてきている。

【０００５】従来のデジタル駆動方式のアクティブマト
リクス型液晶表示装置の構造の概略図を図１５に示す。
従来のデジタル駆動方式のアクティブマトリクス型液晶
表示装置は、図１５に示すようにソース信号線側シフト
レジスタ１４０１、外部から入力されるデジタル信号の
アドレス線（ａ〜ｄ）１４０２、ラッチ回路１（ＬＡＴ
１）１４０３、ラッチ回路２（ＬＡＴ２）１４０４、ラ
ッチパルス線１４０５、Ｄ／Ａ変換回路１４０６、階調
電圧線１４０７、ソース信号線（データ線）１４０８、
ゲート信号線側シフトレジスタ１４０９、ゲート信号線
（走査線）１４１０、および画素ＴＦＴ１４１１などに
よって構成されている。ここでは、４ビットのデジタル
駆動方式のアクティブマトリクス型液晶表示装置を例に
とっている。なお、ラッチ回路１１４０３およびラッ
チ回路２１４０４（ＬＡＴ１およびＬＡＴ２）は、そ
れぞれ４個のラッチ回路が便宜上一まとめに示されてい
る。

【０００６】外部から入力されるデジタル信号のアドレ
ス線（ａ〜ｄ）１４０２に供給されるデジタル信号が、
ソース信号線側シフトレジスタ１４０１からのタイミン
グ信号により全てのＬＡＴ１１４０３に順次書き込ま
れる。なお、本明細書において、全てのＬＡＴ１をＬＡ
Ｔ１群と総称する。

【０００７】ＬＡＴ１群に対するデジタル信号の書き込
みが一通り終了するまでの時間は、１ライン期間と呼ば
れる。すなわち、一番左側のＬＡＴ１に対して外部から
入力されるデジタル信号の書き込みが開始される時点か
ら、一番右側のＬＡＴ１に対して外部から入力されるデ
ジタル信号の書き込みが終了する時点までの時間間隔が
１ライン期間である。

【０００８】ＬＡＴ１群に対するデジタル信号の書き込
みが終了した後、ＬＡＴ１群に書き込まれたデジタル信
号は、ソース信号線側シフトレジスタ１４０１の動作タ
イミングに合わせて、ラッチパルス線１４０５にラッチ
シグナルが入力された時に全てのＬＡＴ２１４０４に
一斉に送出され、書き込まれる。なお、本明細書におい
て、全てのＬＡＴ２をＬＡＴ２群と総称する。

【０００９】デジタル信号をＬＡＴ２群に送出し終えた
ＬＡＴ１群には、ソース信号線側シフトレジスタ１４０
１からの信号により、再びデジタルデコーダのアドレス
線（ａ〜ｄ）１４０２に供給されるデジタル信号の書き
込みが順次行なわれる。

【００１０】この２順目の１ライン期間の開始に合わせ
てＬＡＴ２群に送出されたデジタル信号がＤ／Ａ変換回
路１４０６に入力され、そのデジタル信号に応じたアナ
ログの階調電圧信号に変換され、ソース信号線１４０８
に供給される。

【００１１】アナログの階調電圧信号は、１ライン期間
の間対応するソース信号線１４０８に供給される。ゲー
ト信号線側シフトレジスタ１４０９から出力される走査
信号によって、対応する画素ＴＦＴ１４１１のスイッチ
ングが行われ、ソース信号線１４１１からのアナログの
階調電圧信号によって液晶分子が駆動される。

【００１２】上述した動作を走査線の数だけ繰り返すこ
とによって１画面（１フレーム）が形成される。一般
に、アクティブマトリクス型液晶表示装置では、１秒間
に６０フレームの画像の書き換えが行われている。

【００１３】

【発明が解決しようとする課題】ここで、上述したデジ
タル駆動回路に用いられている従来のＤ／Ａ変換回路を
説明する。図１６を参照する。

【００１４】従来の４ビットのＤ／Ａ変換回路は、スイ
ッチ（ｓｗ０〜ｓｗ１５）および階調電圧線（Ｖ０〜Ｖ
１５）を有している。図１５におけるデジタル駆動方式
のアクティブマトリクス型液晶表示装置のＬＡＴ２群１
４０４から供給される４ビットのデジタル信号によって
スイッチ（ｓｗ０〜ｓｗ１５）のうち１つが選択され、
選択されたスイッチに接続されている階調電圧線からソ
ース信号線１４０８に電圧が供給される仕組みになって
いる。

【００１５】ここで説明している従来の４ビットのＤ／
Ａ変換回路の場合、スイッチの数は１６個であり、階調
電圧線の数は１６本である。実際のアクティブマトリク
ス型液晶表示装置においては、スイッチ自体の面積は大
きい。また図１６に示すＤ／Ａ変換回路が、１本のソー
ス信号線に対して１つ設けられることになるので、駆動
回路全体の面積が大きくなってしまう。

【００１６】従来用いられている４ビットのＤ／Ａ変換
回路の別の例を取りあげてみる。図１７に示す４ビット
のＤ／Ａ変換回路は、先に説明した４ビットのＤ／Ａ変
換回路と同じように、ＬＡＴ２群１４０４から供給され
る４ビットのデジタル信号によって複数のスイッチ（ｓ
ｗ０〜ｓｗ１５）のうち１つが選択され、選択されたス
イッチに接続されている階調電圧線からソース信号線１
４０８に電圧が供給される仕組みになっている。

【００１７】図１７に示されるＤ／Ａ変換回路におい
て、階調電圧線は、５本（Ｖ０〜Ｖ４）であり、先に説
明した図１６に示されるような４ビットのＤ／Ａ変換回
路よりも少ない。しかし、スイッチの数は依然１６個で
ある。よって、駆動回路全体の面積の縮小を図ることは
難しい。

【００１８】ここでは、４ビットのデジタル信号をアナ
ログの階調電圧信号に変換するＤ／Ａ変換回路について
説明しているが、ビット数が増えると、スイッチの数は
指数関数的に増加していく。つまり、ｎビットのデジタ
ル信号を変換する従来のＤ／Ａ変換回路においては、２
ⁿ個のスイッチが必要となってしまう。したがって、駆
動回路の面積を抑えることが難しい。

【００１９】上述したようなＤ／Ａ変換回路を有する駆
動回路は、その面積を抑えることが難しく、半導体表示
装置、特にアクティブマトリクス型液晶表示装置の小型
化を妨げる原因の一つとなっている。

【００２０】また、半導体表示装置の高精細化のために
は、画素数の増加、つまりはソース信号線の増加が必要
となってくる。しかし、上述したように、ソース信号線
が増加すると、Ｄ／Ａ変換回路の数も増加することにな
り、駆動回路の面積は増大し、このことが高精細化への
妨げの原因の一つとなっている。

【００２１】上述した理由により、Ｄ／Ａ変換回路の面
積を小さく抑えることが切望されている。

【００２２】また上述した抵抗分割型ＤＡＣの他に、容
量で容量分割を行う抵抗分割型ＤＡＣもある。容量分割
型ＤＡＣを動作させるには、容量に電荷を蓄える期間
と、容量に蓄えた電荷を放電してＧＮＤ（グラウンド）
と同じ電荷にリセットする期間とが必要であり、動作速
度が遅かった。

【００２３】そこで、本願発明は上述した問題を鑑みて
なされたものであり、Ｄ／Ａ変換回路の面積を小さく抑
えることを目的とする。

【００２４】

【課題を解決するための手段】本願発明のＤＡＣは、ｎ
ビットのデジタル信号のそれぞれに対応しているｎ個の
抵抗Ａ₀、Ａ₁、…、Ａ_n-1からなる抵抗Ａ群と、ｎ個の
抵抗Ｂ₀、Ｂ₁、…、Ｂ_n _-1とからなる抵抗Ｂ群とを有し
ている。そして抵抗Ａ群と抵抗Ｂ群の抵抗値の一般式は
２^n-1Ｒである（ｎは１以上の自然数、Ｒは正数）。ま
た本願発明のＤＡＣは、ｎビットのデジタル信号のそれ
ぞれに対応しているｎ個のスイッチＳＷａ ₀、ＳＷａ₁、
…、ＳＷａ_n-1とからなるスイッチＳＷａ群と、ｎ個の
スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1とからなる
ＳＷｂ群とを有している。さらに本願発明のＤＡＣは、
互いに異なる電位に保たれた２つの電源電圧線Ｌ及び電
源電圧線Ｈと、出力線とを有している。

【００２５】スイッチＳＷａ群のスイッチがオンになる
と、電源電圧線Ｌと出力線とがｎ個の抵抗Ａ₀、Ａ₁、
…、Ａ_n-1からなる抵抗Ａ群を介して接続される。また
同様に、スイッチＳＷｂ群のスイッチがオンになると、
電源電圧線Ｈと出力線とがｎ個の抵抗Ｂ₀、Ｂ₁、…、Ｂ
_n-1からなる抵抗Ｂ群を介して接続される。

【００２６】逆にスイッチＳＷａ群のスイッチがオフに
なると、電源電圧線Ｌと出力線との接続が切り離され
る。また同様に、スイッチＳＷｂ群のスイッチがオフに
なると、電源電圧線Ｈと出力線との接続が切り離され
る。

【００２７】前記スイッチＳＷａ群は、外部から入力さ
れるｎビットのデジタル信号によって制御され、また前
記ｎビットのデジタル信号の反転信号によってＳＷｂ群
が制御される。そして入力されたｎビットのデジタル信
号に対応したアナログ階調電圧信号が、出力線から出力
される。

【００２８】

【発明の実施の形態】以下に本願発明のＤＡＣを、ある
実施の形態に基づいて説明する。

【００２９】（実施の形態１）図１に本願発明のＤＡＣ
回路図の実施の形態の１つを示す。図１に示す本願発明
のＤＡＣは、ｎビットのデジタル信号をアナログの階調
電圧信号に変換する。なお本願発明において、ｎは自然
数である。

【００３０】図１（Ａ）〜（Ｄ）に示すように本願発明
のＤＡＣは、ｎ個の抵抗Ａ₀、Ａ₁、…、Ａ_n-1およびｎ
個の抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1を有している。なお、ｎ
個の抵抗Ａ₀、Ａ₁、…、Ａ_n-1を総称して、抵抗Ａ群と
呼ぶ。またｎ個の抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1を総称し
て、抵抗Ｂ群と呼ぶ。

【００３１】抵抗Ａ群を構成するそれぞれの抵抗は、Ａ
₁＝Ｒ、Ａ₂＝２Ｒ、Ａ₃＝２²Ｒ、…、Ａ_n-1＝２^n-1Ｒで
ある。また抵抗Ｂ群を構成するそれぞれの抵抗は、Ｂ₁
＝Ｒ、Ｂ₂＝２Ｒ、Ｂ₃＝２²Ｒ、…、Ｂ_n-1＝２^n-1Ｒで
ある。なお本願発明においてＲは抵抗値を示すための定
数である。

【００３２】本願発明において、ｎ個の抵抗Ａ₀、Ａ₁、
…、Ａ_n-1およびｎ個の抵抗Ｂ₀、Ｂ ₁、…、Ｂ_n-1は２個
以上の端子を有する。上記端子には、抵抗に入力、及び
抵抗から出力させるための入出力端子と、それ以外に抵
抗の入出力に共通な共通端子とがある。以下本願発明に
おいては、抵抗の２つの入出力端子を抵抗の端部と称す
る。

【００３３】また本願発明のＤＡＣは、ｎ個のスイッチ
ＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1およびｎ個のスイッ
チＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1を有している。な
お、ｎ個のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1
を総称して、スイッチＳＷａ群と呼ぶ。またｎ個のスイ
ッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1を総称して、ス
イッチＳＷｂ群と呼ぶ。さらにスイッチＳＷａ群および
スイッチＳＷｂ群を総称して、スイッチＳＷ群と呼ぶ。
なお本実施の形態においてはスイッチＳＷ群の内部抵抗
は０とみなすが、スイッチＳＷ群の内部抵抗を計算に入
れて回路設計しても良い。

【００３４】本願発明において、ｎ個のスイッチＳＷａ
₀、ＳＷａ₁、…、ＳＷａ_n-1およびｎ個のスイッチＳＷ
ｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1はそれぞれ、スイッチに
入力、及びスイッチから出力させるための入出力端子を
有する。また入出力端子の他に、スイッチの入出力に共
通な共通端子とを有することもある。以下、本願発明に
おいては、スイッチの２つの入出力端子を、スイッチの
端部と称する。

【００３５】また本願発明のＤＡＣは、出力線、電源電
圧線Ｌ、電源電圧線Ｈを有する。ＤＡＣの有する出力線
から、デジタル信号から変換されたアナログの階調電圧
信号が出力される。出力線から出力されるアナログの階
調電圧信号の出力電位をＶ_ou _tとする。

【００３６】電源電圧線Ｌおよび電源電圧線Ｈは、ＤＡ
Ｃの外に設けられた電源に接続されており、一定の電位
に保持されている。電源電圧線Ｌは電源電位Ｖ_Lに、電
源電圧線Ｈは電源電位Ｖ_Hに、それぞれ保持されてい
る。

【００３７】なお、電源電位Ｖ_L及び電源電位Ｖ_Hは、共
にグランド（ＧＮＤ）の電位を基準としている。

【００３８】また、本明細書において接続するとは、電
気的に導通することを意味する。電気的に導通するとは
程度の問題である。電気を流されたものが目的とする機
能を果たしたり、電気を流されたもの自体の目的とする
機能が損なわれたりした場合、電気的に導通していると
定義する。また本明細書において、接続が切り離される
とは、電気的に導通していない状態と定義する。

【００３９】なお、電源電位Ｖ_Hと電源電位Ｖ_Lの関係に
おいて、Ｖ_H＜Ｖ_Lの場合と、Ｖ_H＞Ｖ_Lの場合とでは、出
力電位Ｖ_outには互いに反転したアナログ信号が出力さ
れる。ここではＶ_H＞Ｖ_Lの場合の出力を正相とし、Ｖ_H
＜Ｖ_Lの場合の出力を逆相とする。

【００４０】ここで、本願発明のＤＡＣの回路構成につ
いて説明する。

【００４１】抵抗Ａ₀の両端部は、それぞれ、スイッチ
ＳＷａ₀と出力線とに接続されている。抵抗Ａ₀と接続さ
れていないスイッチＳＷａ₀の一端部は、電源電圧線Ｌ
に接続されている。

【００４２】また、抵抗Ａ₁の両端部は、それぞれ、ス
イッチＳＷａ₁と出力線とに接続されている。抵抗Ａ₁と
接続されていないスイッチＳＷａ₁の一端部は、電源電
圧線Ｌに接続されている。

【００４３】さらに、抵抗Ａ₂の両端部は、それぞれ、
スイッチＳＷａ₂と出力線とに接続されている。抵抗Ａ₂
と接続されていないスイッチＳＷａ₂の一端部は、電源
電圧線Ｌに接続されている。

【００４４】同様に、抵抗Ａ_n-1の両端部は、それぞ
れ、スイッチＳＷａ_n-1と出力線とに接続されている。
抵抗Ａ_n-1と接続されていないスイッチＳＷａ_n-1の一端
部は、電源電圧線Ｌに接続されている。

【００４５】このように、抵抗Ａ₀、Ａ₁、…、Ａ_n-1の
それぞれの両端部は、スイッチＳＷａ₀、ＳＷａ₁、…、
ＳＷａ_n-1のそれぞれと出力線とに接続されている。抵
抗Ａ₀、Ａ₁、…、Ａ_n-1のそれぞれと接続されていな
い、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1のそれ
ぞれの一端部は、電源電圧線Ｌに接続されている。

【００４６】同様に、抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1とスイ
ッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n _-1との関係も、抵
抗Ａ₀、Ａ₁、…、Ａ_n-1と、スイッチＳＷａ₀、ＳＷ
ａ₁、…、ＳＷａ_n-1との関係と同様である。つまり、抵
抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のそれぞれの両端部は、スイッ
チＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1のそれぞれと出力
線とに接続されている。抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のそ
れぞれとは接続されていないスイッチＳＷｂ₀、ＳＷ
ｂ₁、…、ＳＷｂ_n-1のそれぞれの一端部は、電源電圧線
Ｈに接続されている。

【００４７】次に本願発明のＤＡＣの動作について説明
する。

【００４８】スイッチＳＷａ₀がオンになると、電源電
圧線Ｌと抵抗Ａ₀とが接続される。言い換えると、スイ
ッチＳＷａ₀がオンになると、抵抗Ａ₀のスイッチＳＷａ
₀と接続されている端部が、電源電位Ｖ_Lと同じ電位に保
たれる。逆にスイッチＳＷａ₀がオフになると、電源電
圧線Ｌと抵抗Ａ₀は接続が切り離される。

【００４９】また、スイッチＳＷａ₁がオンになると、
電源電圧線Ｌと抵抗Ａ₁とが接続される。言い換える
と、スイッチＳＷａ₁がオンになると、抵抗Ａ₁のスイッ
チＳＷａ ₁と接続されている端部が、電源電位Ｖ_Lと同じ
電位に保たれる。逆にスイッチＳＷａ₁がオフになる
と、電源電圧線Ｌと抵抗Ａ₁は接続が切り離される。

【００５０】さらに、スイッチＳＷａ₂がオンになる
と、電源電圧線Ｌと抵抗Ａ₂とが接続される。言い換え
ると、スイッチＳＷａ₂がオンになると、抵抗Ａ₂のスイ
ッチＳＷａ₂と接続されている端部が、電源電位Ｖ_Lと同
じ電位に保たれる。逆にスイッチＳＷａ₂がオフになる
と、電源電圧線Ｌと抵抗Ａ₂は接続が切り離される。

【００５１】同様に、さらに、スイッチＳＷａ_n-1がオ
ンになると、電源電圧線Ｌと抵抗Ａ_n _-1とが接続され
る。言い換えると、スイッチＳＷａ_n-1がオンになる
と、抵抗Ａ_n _-1のスイッチＳＷａ_n-1と接続されている端
部が、電源電位Ｖ_Lと同じ電位に保たれる。逆にスイッ
チＳＷａ_n-1がオフになると、電源電圧線Ｌと抵抗Ａ_n-1
は接続が切り離される。

【００５２】このように、スイッチＳＷａ₀、ＳＷａ₁、
…、ＳＷａ_n-1のそれぞれがオンになると、電源電圧線
Ｌと抵抗Ａ₀、Ａ₁、…、Ａ_n-1のそれぞれとが接続され
る。言い換えると、スイッチＳＷａ₀、ＳＷａ₁、…、Ｓ
Ｗａ_n-1のそれぞれがオンになると、抵抗Ａ₀、Ａ₁、
…、Ａ_n-1のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1
と接続されている端部が、電源電位Ｖ_Lと同じ電位に保
たれる。逆にスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ
_n-1のそれぞれがオフになると、電源電圧線Ｌと抵抗
Ａ₀、Ａ₁、…、Ａ_n-1のそれぞれは接続が切り離され
る。

【００５３】同様に、スイッチＳＷｂ₀、ＳＷｂ₁、…、
ＳＷｂ_n-1のそれぞれがオンになると、電源電圧線Ｈと
抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のそれぞれとが接続される。
言い換えると、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ
_n-1のそれぞれがオンになると、抵抗Ｂ₀、Ｂ₁、…、Ｂ
_n-1のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1と接続
されている端部が、電源電位Ｖ_Hと同じ電位に保たれ
る。逆にスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1の
それぞれがオフになると、電源電圧線Ｈと抵抗Ｂ₀、
Ｂ₁、…、Ｂ_n-1のそれぞれは接続が切り離される。

【００５４】スイッチＳＷａ群およびスイッチＳＷｂ群
のオンまたはオフの制御は、ＤＡＣに入力されるデジタ
ル信号Ｄａ₀、Ｄａ₁、…、Ｄａ_n-1によって決まる。な
お、デジタル信号Ｄａ₀、Ｄａ₁、…、Ｄａ_n-1を総称し
てデジタル信号Ｄａと呼ぶ。

【００５５】デジタル信号の値は、ＨｉまたはＬｏのい
ずれかである。説明の都合上Ｈｉのときデジタル信号の
値を１、Ｌｏのときデジタル信号の値を０と定義する。
デジタル信号は、Ｄａ₀が最下位ビット（ＬＳＢ）で、
Ｄａ_n-1が最上位ビット（ＭＳＢ）と定義する。

【００５６】またデジタル信号Ｄａ₀、Ｄａ₁、…、Ｄａ
_n-1を反転させた信号をＤｂ₀、Ｄｂ ₁、…、Ｄｂ_n-1とす
る。つまりＤａ₀が１だとＤｂ₀は０、逆にＤａ₀が０だ
とＤｂ₀は１となる。なお、デジタル信号Ｄｂ₀、Ｄ
ｂ₁、…、Ｄｂ_n-1を総称してデジタル信号Ｄｂと呼ぶ。

【００５７】デジタル信号ＤａがＤＡＣに入力される
と、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1にデジ
タル信号Ｄａが入力され、デジタル信号Ｄｂがスイッチ
ＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1に入力される。

【００５８】スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ
_n-1のそれぞれに入力されるデジタル信号Ｄａが１だ
と、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1のそれ
ぞれはオンになる。そしてスイッチＳＷｂ₀、ＳＷｂ₁、
…、ＳＷｂ_n-1のそれぞれに入力されるデジタル信号Ｄ
ｂは、デジタル信号Ｄａを反転させたものなので０であ
り、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1のそれ
ぞれはオフとなる。

【００５９】逆にスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷ
ａ_n-1のそれぞれに入力されるデジタル信号Ｄａが０だ
と、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1のそれ
ぞれはオフとなる。そしてその時スイッチＳＷｂ₀、Ｓ
Ｗｂ₁、…、ＳＷｂ_n-1のそれぞれに入力されるデジタル
信号Ｄｂは、デジタル信号Ｄａを反転させたものなので
１であり、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1
のそれぞれはオンとなる。

【００６０】このようにスイッチＳＷａ群と、スイッチ
ＳＷｂ群とは、それぞれ互いに連動している。

【００６１】１ビット目のデジタル信号Ｄａ₀について
考えると、ＤＡＣにＤａ₀＝１のデジタル信号が入力さ
れると、デジタル信号Ｄａ₀に対応するスイッチＳＷａ₀
にＤａ ₀が入力され、スイッチＳＷａ₀がオンになる。そ
の結果、スイッチＳＷａ₀に対応する抵抗Ａ₀に、電源電
圧線Ｌの電源電位Ｖ_Lがかかる。

【００６２】Ｄａ₀＝１のとき、Ｄｂ₀＝０である。デジ
タル信号Ｄｂ₀は対応するスイッチＳＷｂ₀に入力される
ので、スイッチＳＷｂ₀はオフになる。その結果、スイ
ッチＳＷｂ₀に対応する抵抗Ｂ₀は、電源電圧線Ｈと接続
が切り離される。

【００６３】デジタル信号Ｄａ₁、Ｄａ₂、…、Ｄａ_n-1
についても、デジタル信号Ｄａ₀同じことが言える。

【００６４】図１（Ａ）を用いて、本願発明のＤＡＣに
入力されるデジタル信号Ｄａが全て１の場合のＤＡＣの
動作を説明する。

【００６５】入力されるデジタル信号Ｄａ（Ｄａ₀、Ｄ
ａ₁、…、Ｄａ_n-1）が全て１の場合、スイッチＳＷ
ａ₀、ＳＷａ₁、…、ＳＷａ_n-1は全てオンとなり、出力
線は抵抗Ａ₀、Ａ₁、…、Ａ_n-1のそれぞれを介して電源
電圧線Ｌと接続される。そしてその時デジタル信号Ｄｂ
（Ｄｂ₀、Ｄｂ₁、…、Ｄｂ_n-1）は全て０であるので、
スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1は全てオフ
となり、出力線は電源電圧線Ｈと接続が切り離された状
態となる。

【００６６】その結果、電源電圧線Ｌの電源電位Ｖ_Lが
そのまま出力線から出力される。ＤＡＣの出力線からの
出力電位をＶ_outは、Ｖ_out（Ｄａ₀＝Ｄａ₁＝…＝Ｄａ
_n-1＝１）＝Ｖ_Lとなる。

【００６７】図１（Ｂ）を用いて、本願発明のＤＡＣに
入力されるデジタル信号Ｄａが全て０の場合のＤＡＣの
動作を説明する。

【００６８】入力されるデジタル信号Ｄａが全て０の場
合、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1は全て
オフとなり、出力線は電源電圧線Ｌと接続が切り離され
た状態となる。そしてデジタル信号Ｄｂは全て１である
ので、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1は全
てオンとなり、出力線は抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のそ
れぞれを介して電源電圧線Ｈと接続される。

【００６９】その結果、電源電圧線Ｈの電源電位Ｖ_Hが
そのまま出力線から出力される。ＤＡＣの出力線からの
出力電位Ｖ_outは、Ｖ_out（Ｄａ₀＝Ｄａ₁＝…＝Ｄａ_n-1
＝０）＝Ｖ_Hとなる。

【００７０】図１（Ｃ）を用いて、本願発明のＤＡＣに
入力されるデジタル信号Ｄａのうち、Ｄａ₀のみが０
で、Ｄａ₁、Ｄａ₂、…、Ｄａ_n-1は全て１の場合のＤＡ
Ｃの動作を説明する。

【００７１】Ｄａ₀が０なので、ＳＷａ₀はオフ、逆にＳ
Ｗｂ₀はオンとなり、出力線は抵抗Ｂ₀を介して電源電圧
線Ｈに接続される。一方、Ｄａ₁、Ｄａ₂、…、Ｄａ_n-1
は全て１なので、ＳＷａ₁、ＳＷａ₂、…、ＳＷａ_n-1は
全てオンとなって、逆にＳＷｂ₁、ＳＷｂ₂、…、ＳＷｂ
_n-1はオフとなり、出力線は抵抗Ａ₁、Ａ₂、…、Ａ_n-1を
介して電源電圧線Ｌに接続される。

【００７２】抵抗Ａ₀、Ａ₁、…、Ａ_n-1のうち、オンに
なっているスイッチＳＷａ₁、ＳＷａ ₂、…、ＳＷａ_n-1
に接続されている全ての抵抗（この場合抵抗Ａ₁、Ａ₂、
…、Ａ _n-1が該当する）の合成抵抗をＡ_Tとする。また抵
抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のうちオンになっているスイッ
チＳＷｂ₀に接続されている全ての抵抗（この場合抵抗
Ｂ₀が該当する）の合成抵抗をＢ_Tとする。

【００７３】合成抵抗Ａ_Tの逆数は、オンになっている
スイッチＳＷａ₁、ＳＷａ₂、…、ＳＷ_n-1に接続されて
いる抵抗Ａ₁、Ａ₂、…、Ａ_n-1のそれぞれの逆数の和に
等しい。（式１）

【００７４】

【式１】

【００７５】式１ａをＡ_Tについて求めると、式２が得
られる。

【００７６】

【式２】

【００７７】また同様に、合成抵抗Ｂ_Tの逆数は、オン
になっているスイッチＳＷｂ₀に接続されている抵抗Ｂ₀
の逆数に等しい。（式３）

【００７８】

【式３】

【００７９】式３をＢ_Tについて求めると、式４が得ら
れる。

【００８０】

【式４】

【００８１】式２及び式４で求められた合成抵抗Ａ_Tと
合成抵抗Ｂ_Tを用いて、ＤＡＣの出力線からの出力電位
Ｖ_out（Ｄａ₀＝０、Ｄａ₁＝Ｄａ₂＝…＝Ｄ_n-1＝１）を
求める。出力電位Ｖ_out（Ｄａ₀＝０、Ｄａ₁＝Ｄａ₂＝…
＝Ｄ_n-1＝１）は、式２の合成抵抗Ａ_Tを、式２の合成抵
抗Ａ_Tと式４の合成抵抗Ｂ_Tとの和で割ったものに、電源
電位Ｖ_Hと電源電位Ｖ_Lの差を掛けたものである。（式
５）

【００８２】

【式５】

【００８３】このようにスイッチのオン、オフによっ
て、ｎビットのデジタル信号を、アナログの階調電圧信
号に変換することができる。

【００８４】図１（Ｄ）を用いて、本願発明のＤＡＣに
入力されるデジタル信号Ｄａのうち、Ｄａ₀およびＤａ₁
が０で、Ｄａ₂、Ｄａ₃、…、Ｄａ_n-1は全て１の場合の
ＤＡＣの動作を説明する。

【００８５】Ｄａ₀およびＤａ₁が０なので、ＳＷａ₀お
よびＳＷａ₁はオフとなって、逆にＳＷｂ₀およびＳＷｂ
₁はオンとなり、出力線は抵抗Ｂ₀、Ｂ₁を介して電源電
圧線Ｈに接続される。一方、Ｄａ₂、Ｄａ₃、…、Ｄａ
_n-1は全て１なので、ＳＷａ₂、ＳＷａ₃、…、ＳＷａ_n-1
は全てオンとなり、逆にＳＷｂ₂、ＳＷｂ₃、…、ＳＷｂ
_n- ₁は全てオフとなり、出力線は抵抗Ａ₂、Ａ₃、…、Ａ
_n-1を介して電源電圧線Ｌに接続される。

【００８６】抵抗Ａ₀、Ａ₁、…、Ａ_n-1のうち、オンに
なっているスイッチＳＷａ₂、ＳＷａ ₃、…、ＳＷａ_n-1
に接続されている全ての抵抗（この場合抵抗Ａ₂、Ａ₃、
…、Ａ _n-1が該当する）の合成抵抗をＡ_Tとする。また抵
抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のうちオンになっているスイッ
チＳＷｂ₀およびＳＷｂ₁に接続されている全ての抵抗
（この場合抵抗Ｂ₀、Ｂ₁が該当する）の合成抵抗をＢ_T
とする。

【００８７】合成抵抗Ａ_Tの逆数は、オンになっている
スイッチＳＷａ₂、ＳＷａ₃、…、ＳＷ_n-1に接続されて
いる抵抗Ａ₂、Ａ₃、…、Ａ_n-1のそれぞれの逆数の和に
等しい。（式６）

【００８８】

【式６】

【００８９】式６をＡ_Tについて求めると、式７が得ら
れる。

【００９０】

【式７】

【００９１】また同様に、合成抵抗Ｂ_Tの逆数は、オン
になっているスイッチＳＷｂ₀、ＳＷｂ₁に接続されてい
る抵抗Ｂ₀、Ｂ₁それぞれの逆数の和に等しい。（式８）

【００９２】

【式８】

【００９３】式８をＢ_Tについて求めると、式９が得ら
れる。

【００９４】

【式９】

【００９５】式７及び式９で求められた合成抵抗Ａ_Tと
合成抵抗Ｂ_Tを用いて、ＤＡＣの出力線からの出力電位
Ｖ_out（Ｄａ₀＝Ｄａ₁＝０、Ｄａ₂＝Ｄａ₃＝…＝Ｄａ_n-1
＝１）を求める。出力電位Ｖ_out（Ｄａ₀＝Ｄａ₁＝０、
Ｄａ₂＝Ｄａ₃＝…＝Ｄａ_n-1＝１）は、式７の合成抵抗
Ａ_Tを、式７の合成抵抗Ａ_Tと式９の合成抵抗Ｂ_Tとの和
で割ったものに、電源電位Ｖ_Hと電源電位Ｖ_Lの差を掛け
たものである。（式１０）

【００９６】

【式１０】

【００９７】このようにスイッチのオン、オフによっ
て、ｎビットのデジタル信号を、アナログの階調電圧信
号に変換することができる。

【００９８】以上は、式１〜式１０を用いて個々のデジ
タル信号の値が具体的にわかっている場合について説明
したものだが、以下に本願発明のＤＡＣの合成抵抗
Ａ_T、合成抵抗Ｂ_Tおよび出力電位Ｖ_outを一般式にて表
す。

【００９９】合成抵抗Ａ_Tの逆数は、スイッチＳＷａ₀、
ＳＷａ₁、…、ＳＷａ_n-1のうちオンになっているスイッ
チに接続されている抵抗のそれぞれの逆数の和に等し
い。スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1のう
ち、オンになっているのは、入力されるデジタル信号Ｄ
ａ₀、Ｄａ₁、…、Ｄａ_n-1が１のスイッチである。よっ
て、合成抵抗Ａ_Tの逆数は、スイッチＳＷａ₀、ＳＷ
ａ₁、…、ＳＷａ_n-1に接続されている抵抗Ａ₀、Ａ₁、
…、Ａ_n-1のそれぞれの逆数に、スイッチＳＷａ₀、ＳＷ
ａ ₁、…、ＳＷａ_n-1のそれぞれに対応するデジタル信号
Ｄａの値を掛けたものの和に等しい。（式１１）

【０１００】

【式１１】

【０１０１】式１１をＡ_Tについて求めると、式１２が
得られる。

【０１０２】

【式１２】

【０１０３】また同様に、合成抵抗Ｂ_Tの逆数は、スイ
ッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n _-1に接続されてい
る抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のそれぞれの逆数に、スイ
ッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1のそれぞれに対
応するデジタル信号Ｄｂの値を掛けたものの和に等し
い。（式１３）

【０１０４】

【式１３】

【０１０５】式１３をＢ_Tについて求めると、式１４が
得られる。

【０１０６】

【式１４】

【０１０７】出力電位Ｖ_outは、式１２の合成抵抗Ａ
_Tを、式１２の合成抵抗Ａ_Tと式１４の合成抵抗Ｂ_Tとの
和で割ったものに、電源電位Ｖ_Hと電源電位Ｖ_Lの差を掛
けたものである。（式１５）

【０１０８】

【式１５】

【０１０９】このようにデジタル信号Ｄａの値によって
定まる出力電位Ｖ_outが出力線から出力される。式１５
からもわかるように、出力電位Ｖ_outは抵抗値Ｒの値に
よっては定まらない。また、出力電位Ｖ_outはＶ_HとＶ_L
との差によってその振幅を決定することができる。

【０１１０】本願発明のＤＡＣでは、従来のＤＡＣのよ
うにデジタル信号のビット数と同じ数のスイッチまたは
階調電圧線を設ける必要はない。よってＤＡＣの面積を
抑えることが可能になり、駆動回路、アクティブマトリ
クス型液晶表示装置の小型化が可能になった。

【０１１１】また従来のＤＡＣでは、デジタル信号のビ
ット数が増えると、スイッチの数を指数関数的に増加さ
せる必要があった。しかし本願発明ではｎビットのデジ
タル信号を変換させる場合、スイッチの数は２ｎ個とな
った。このようにビット数が増えても、従来のＤＡＣに
比べてスイッチ数の増加を抑えることが可能になり、駆
動回路、アクティブマトリクス型液晶表示装置の小型化
が可能になった。

【０１１２】また、ＤＡＣ自体の面積が抑えられるの
で、画素数を増加させる、つまりはソース信号線を増加
させることによって、Ｄ／Ａ変換回路の数が増加して
も、駆動回路の面積が抑えられ、高精細なアクティブマ
トリクス型液晶表示装置の作製が可能になった。

【０１１３】また容量分割型ＤＡＣとは違い、容量に電
荷を蓄える期間と、容量に蓄えた電荷を放電してＧＮＤ
（グラウンド）と同じ電荷にリセットする期間とが必要
ではなくなるため、容量分割型ＤＡＣと比較して動作速
度が速くなった。

【０１１４】（実施の形態２）本実施の形態では、２ビ
ットのデジタル信号をアナログの階調電圧信号に変換す
るＤＡＣを薄膜トランジスタを用いて作製した例につい
て説明する。本実施の形態ではこのビット数に限定され
ない。

【０１１５】図５（Ａ）に本願発明の実施の形態の１つ
である、２ビットのデジタル信号をアナログの階調電圧
信号に変換するＤＡＣの詳しい回路図を示す。ＤＡＣに
ＩＮ ₀からデジタル信号Ｄａ₀、ＩＮ₁からデジタル信号
Ｄａ₁をそれぞれ入力する。

【０１１６】ＤＡＣにＩＮ₀から入力されたデジタル信
号Ｄａ₀はＳＷａ₀に入力され、デジタル信号Ｄａ₀によ
ってＳＷａ₀のオンまたはオフが決まる。またデジタル
信号Ｄａ₀がインバーターによって反転させられたデジ
タル信号Ｄｂ₀はＳＷｂ₀に入力され、デジタル信号Ｄｂ
₀によってＳＷｂ₀のオンまたはオフが決まる。Ｄｂ₀は
Ｄａ₀を反転させた信号なので、ＳＷａ₀がオンだとＳＷ
ｂ₀はオフ、ＳＷａ₀がオフだとＳＷｂ₀はオンとなる。

【０１１７】ＩＮ₁にデジタル信号Ｄａ₁が入力された場
合も、上述したＩＮ₀にデジタル信号Ｄａ₀が入力された
場合と同様にＳＷａ₁およびＳＷｂ₁がデジタル信号Ｄａ
₁によって制御される。

【０１１８】図５（Ｂ）に本実施の形態で用いるインバ
ーターの具体的な回路図の一例を示す。Ｖ_inから１また
は０のデジタル信号が入力される。本実施の形態におい
ては、１はＨｉの信号を、０はＬｏの信号を示す。Ｖｄ
ｄｈはデジタル信号のＨｉと同じ電源電位が、Ｖｓｓは
デジタル信号のＬｏと同じ電源電位が印加されているこ
とを示す。

【０１１９】ＶｉｎにＨｉのデジタル信号を印加すると
Ｖ_outからＬｏのデジタル信号が出力される。逆に、Ｖ
ｉｎにＬｏのデジタル信号を印加するとＶ_outからＨｉ
のデジタル信号が出力される。

【０１２０】本実施の形態の場合、ＤＡＣに設ける抵抗
は、スイッチＳＷ群を形成している薄膜トランジスタ
（ＴＦＴ）の内部抵抗を利用する。ＴＦＴの内部抵抗と
は、ＴＦＴの活性層が有するチャネル形成領域の、ソー
ス領域とドレイン領域とを結ぶ方向における抵抗であ
る。図６に本実施の形態で用いたスイッチＳＷ群の具体
的な回路図の一例を示す。

【０１２１】図６に示すように、スイッチＳＷ群はＮチ
ャネル型薄膜トランジスタ（Ｎチャネル型ＴＦＴ）と、
Ｐチャネル型薄膜トランジスタ（Ｐチャネル型ＴＦＴ）
とを有している。Ｎチャネル型ＴＦＴ及びＰチャネル型
ＴＦＴはそれぞれのソース領域とドレイン領域とが、一
方は出力線に、もう一方は電源電圧線に接続されてい
る。

【０１２２】スイッチＳＷ群に１のデジタル信号が印加
されると、スイッチＳＷ群のＮチャネル型ＴＦＴとＰチ
ャネル型ＴＦＴのソース領域とドレイン領域とが、電気
的に導通した状態となり、スイッチＳＷ群がオンとな
る。

【０１２３】逆に０のデジタル信号が印加されるとスイ
ッチＳＷ群のＮチャネル型ＴＦＴとＰチャネル型ＴＦＴ
のソース領域とドレイン領域とが、電気的に導通してい
ない状態となり、スイッチＳＷ群がオフとなる。

【０１２４】図７にスイッチＳＷ群に用いられている薄
膜トランジスタの上面図の一例を示す。活性層と、ゲー
ト電極とが、図７に示すように設けられている。ゲート
電極は、ゲート信号線の一部をゲート電極として機能さ
せている。図示してはいないが、活性層とゲート電極と
の間にはゲート絶縁膜が設けられている。

【０１２５】一導電性を有する不純物が添加されている
ソース領域およびドレイン領域が活性層に設けられてい
る。またソース領域とドレイン領域の間には、ゲート電
極に電圧がかかるとチャネルを形成するチャネル形成領
域が設けられている。

【０１２６】チャネル形成領域において、ソース領域と
ドレイン領域を結んだ方向の長さをチャネル長（Ｌ）と
定義する。またソース領域とドレイン領域を結んだ方向
に対して垂直方向の長さをチャネル幅（Ｗ）と定義す
る。

【０１２７】薄膜トランジスタ（ＴＦＴ）の内部抵抗の
抵抗値はチャネル長（Ｌ）が等しい場合、チャネル幅
（Ｗ）によって、その値が決まる。内部抵抗の抵抗値は
そのチャネル幅に反比例するので、ＴＦＴの内部抵抗の
抵抗値を２倍にしたいときはチャネル幅（Ｗ）を半分
に、ＴＦＴの内部抵抗の抵抗値を２²倍にしたいときは
チャネル幅（Ｗ）を１／２²倍にすれば良い。

【０１２８】なお本実施の形態において、Ｎチャネル型
ＴＦＴおよびＰチャネル型ＴＦＴの内部抵抗の抵抗値
は、ＤＡＣから出力されるアナログの階調電圧信号に悪
影響が出ない程度に等しくすることが肝要である。

【０１２９】なお、本実施の形態では図５で示した回路
図に基づいたＤＡＣについて説明したが、本実施の形態
はこの回路図に限定されるわけではなく、設計者が適宜
用途に応じて変更することも可能である。

【０１３０】また本実施の形態では、チャネル幅（Ｗ）
を制御することによって薄膜トランジスタの内部抵抗の
抵抗値を変える例を示したが、チャネル長Ｌを制御する
ことによって行っても良い。ＴＦＴの内部抵抗の抵抗値
はチャネル長Ｌに比例する。よってＴＦＴの内部抵抗の
抵抗値を２倍にしたいときはチャネル長（Ｌ）を２倍
に、ＴＦＴの内部抵抗の抵抗値を２²倍にしたいとき
は、チャネル長を（Ｌ）を２²倍にすれば良い。またチ
ャネル長（Ｌ）とチャネル幅（Ｗ）を両方とも制御する
ことで、ＴＦＴの内部抵抗の抵抗値を制御することも可
能である。

【０１３１】本願発明のＤＡＣでは、従来のＤＡＣのよ
うにデジタル信号のビット数と同じ数のスイッチまたは
階調電圧線を設ける必要はない。よってＤＡＣの面積を
抑えることが可能になり、駆動回路、アクティブマトリ
クス型液晶表示装置の小型化が可能になった。

【０１３２】また従来のＤＡＣでは、デジタル信号のビ
ット数が増えると、スイッチの数を指数関数的に増加さ
せる必要があった。しかし本願発明ではｎビットのデジ
タル信号を変換させる場合、スイッチの数は２ｎ個とな
った。このようにビット数が増えても、従来のＤＡＣに
比べてスイッチ数の増加を抑えることが可能になり、駆
動回路、アクティブマトリクス型液晶表示装置の小型化
が可能になった。

【０１３３】また、ＤＡＣ自体の面積が抑えられるの
で、画素数を増加させる、つまりはソース信号線を増加
させることによって、Ｄ／Ａ変換回路の数が増加して
も、駆動回路の面積が抑えられ、高精細なアクティブマ
トリクス型液晶表示装置の作製が可能になった。

【０１３４】また容量分割型ＤＡＣとは違い、容量に電
荷を蓄える期間と、容量に蓄えた電荷を放電してＧＮＤ
（グラウンド）と同じ電荷にリセットする期間とが必要
ではなくなるため、容量分割型ＤＡＣと比較して動作速
度が速くなった。

【０１３５】さらに本実施の形態では、スイッチが有す
る薄膜トランジスタの内部抵抗を利用してＤＡＣを構成
しているる。よって実施の形態１の場合と違って新たに
抵抗を設ける必要がなく、ＤＡＣの面積、ひいてはＤＡ
Ｃを有する半導体装置の面積を抑えることが可能にな
る。またＤＡＣ自体の作成工程数を抑えることができ
る。

【０１３６】以下に、本願発明のＤＡＣの実施例につい
て説明する。なお、本願発明のＤＡＣの具体的な構成
は、以下の実施例の構成に限定されるわけではない。

【０１３７】

【実施例】

【０１３８】（実施例１）本実施例では、４ビットデジ
タル信号に対応したＤＡＣの例について、図２を用いて
説明する。

【０１３９】図２に示す本実施例のＤＡＣは、４ビット
のデジタル信号Ｄａ（Ｄａ₀、Ｄａ₁、…、Ｄａ₃）をア
ナログの階調電圧信号に変換する。本実施例では、電源
電位Ｖ_Hを５Ｖ、電源電位Ｖ_Lを０Ｖに設定するが、本願
発明はこの値に限られない。

【０１４０】図２（Ａ）〜（Ｄ）に示すように本願発明
のＤＡＣは、４個のスイッチＳＷａ ₀、ＳＷａ₁、…、Ｓ
Ｗａ₃と、４個のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷ
ｂ₃とを有している。また、４個の抵抗Ａ₀、Ａ₁、…、
Ａ₃と、４個の抵抗Ｂ₀、Ｂ₁、…、Ｂ₃とを有している。

【０１４１】ここで、本実施例のＤＡＣの回路構成につ
いて説明する。

【０１４２】抵抗Ａ₀の両端部は、それぞれ、スイッチ
ＳＷａ₀と出力線とに接続されている。抵抗Ａ₀と接続さ
れていないスイッチＳＷａ₀の一端部は、電源電圧線Ｌ
に接続されている。なお本実施例においてはスイッチＳ
Ｗ群の内部抵抗は０とみなすが、スイッチＳＷ群の内部
抵抗を計算に入れて回路設計しても良い。

【０１４３】また、抵抗Ａ₁の両端部は、それぞれ、ス
イッチＳＷａ₁と出力線とに接続されている。抵抗Ａ₁と
接続されていないスイッチＳＷａ₁の一端部は、電源電
圧線Ｌに接続されている。

【０１４４】さらに、抵抗Ａ₂の両端部は、それぞれ、
スイッチＳＷａ₂と出力線とに接続されている。抵抗Ａ₂
と接続されていないスイッチＳＷａ₂の一端部は、電源
電圧線Ｌに接続されている。

【０１４５】同様に、抵抗Ａ₃の両端部は、それぞれ、
スイッチＳＷａ₃と出力線とに接続されている。抵抗Ａ₃
と接続されていないスイッチＳＷａ₃の一端部は、電源
電圧線Ｌに接続されている。

【０１４６】同様に、抵抗Ｂ₀、Ｂ₁、…、Ｂ₃とスイッ
チＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃との関係も、抵抗
Ａ₀、Ａ₁、…、Ａ₃と、スイッチＳＷａ₀、ＳＷａ₁、
…、ＳＷａ₃との関係と同様である。つまり、抵抗Ｂ₀、
Ｂ₁、…、Ｂ₃のそれぞれの両端部は、スイッチＳＷ
ｂ₀、ＳＷｂ₁、…、ＳＷｂ₃、のそれぞれと出力線とに
接続されている。抵抗Ｂ₀、Ｂ₁、…、Ｂ₃のそれぞれと
は接続されていない、スイッチＳＷｂ₀、ＳＷｂ₁、…、
ＳＷｂ₃のそれぞれの一端部は、電源電圧線Ｈに接続さ
れている。

【０１４７】次に本実施例のＤＡＣの動作について説明
する。

【０１４８】スイッチＳＷａ₀がオンになると、電源電
圧線Ｌと抵抗Ａ₀とが接続される。言い換えると、スイ
ッチＳＷａ₀がオンになると、抵抗Ａ₀のスイッチＳＷａ
₀と接続されている端部が、電源電位Ｖ_Lと同じ電位に保
たれる。逆にスイッチＳＷａ₀がオフになると、電源電
圧線Ｌと抵抗Ａ₀は接続が切り離される。

【０１４９】また、スイッチＳＷａ₁がオンになると、
電源電圧線Ｌと抵抗Ａ₁とが接続される。言い換える
と、スイッチＳＷａ₁がオンになると、抵抗Ａ₁のスイッ
チＳＷａ ₁と接続されている端部が、電源電位Ｖ_Lと同じ
電位に保たれる。逆にスイッチＳＷａ₁がオフになる
と、電源電圧線Ｌと抵抗Ａ₁は接続が切り離される。

【０１５０】さらに、スイッチＳＷａ₂がオンになる
と、電源電圧線Ｌと抵抗Ａ₂とが接続される。言い換え
ると、スイッチＳＷａ₂がオンになると、抵抗Ａ₂のスイ
ッチＳＷａ₂と接続されている端部が、電源電位Ｖ_Lと同
じ電位に保たれる。逆にスイッチＳＷａ₂がオフになる
と、電源電圧線Ｌと抵抗Ａ₂は接続が切り離される。

【０１５１】同様に、スイッチＳＷａ₃がオンになる
と、電源電圧線Ｌと抵抗Ａ₃とが接続される。言い換え
ると、スイッチＳＷａ₃がオンになると、抵抗Ａ₃のスイ
ッチＳＷａ₃と接続されている端部が、電源電位Ｖ_Lと同
じ電位に保たれる。逆にスイッチＳＷａ₃がオフになる
と、電源電圧線Ｌと抵抗Ａ₃は接続が切り離される。

【０１５２】このように、スイッチＳＷａ₀、ＳＷａ₁、
…、ＳＷａ₃のそれぞれがオンになると、電源電圧線Ｌ
と抵抗Ａ₀、Ａ₁、…、Ａ₃のそれぞれとが接続される。
言い換えると、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ
₃のそれぞれがオンになると、抵抗Ａ₀、Ａ₁、…、Ａ₃の
スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃と接続されて
いる端部が、電源電位Ｖ_Lと同じ電位に保たれる。逆に
スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のそれぞれが
オフになると、電源電圧線Ｌと抵抗Ａ₀、Ａ₁、…、Ａ₃
のそれぞれは接続が切り離される。

【０１５３】同様に、スイッチＳＷｂ₀、ＳＷｂ₁、…、
ＳＷｂ₃のそれぞれがオンになると、電源電圧線Ｈと抵
抗Ｂ₀、Ｂ₁、…、Ｂ₃のそれぞれとが接続される。言い
換えると、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃の
それぞれがオンになると、抵抗Ｂ₀、Ｂ₁、…、Ｂ₃のス
イッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃と接続されてい
る端部が、電源電位Ｖ_Hと同じ電位に保たれる。逆にス
イッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃のそれぞれがオ
フになると、電源電圧線Ｈと抵抗Ｂ₀、Ｂ₁、…、Ｂ₃の
それぞれは接続が切り離される。

【０１５４】スイッチＳＷａ群およびスイッチＳＷｂ群
のオンまたはオフは、ＤＡＣに入力されるデジタル信号
Ｄａ₀、Ｄａ₁、…、Ｄａ₃によって決まる。

【０１５５】デジタル信号ＤａがＤＡＣに入力される
と、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃にデジタ
ル信号Ｄａが入力され、デジタル信号Ｄａを反転させた
デジタル信号ＤｂがスイッチＳＷｂ₀、ＳＷｂ₁、…、Ｓ
Ｗｂ₃に入力される。

【０１５６】スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃
のそれぞれに入力されるデジタル信号Ｄａが１だと、ス
イッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のそれぞれはオ
ンになる。そしてスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷ
ｂ₃のそれぞれに入力されるデジタル信号Ｄｂは、デジ
タル信号Ｄａを反転させたものなので０であり、スイッ
チＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃のそれぞれはオフと
なる。

【０１５７】逆にスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷ
ａ₃のそれぞれに入力されるデジタル信号Ｄａが０だ
と、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のそれぞ
れはオフとなる。そしてその時スイッチＳＷｂ₀、ＳＷ
ｂ₁、…、ＳＷｂ₃のそれぞれに入力されるデジタル信号
Ｄｂは、デジタル信号Ｄａを反転させたものなので１で
あり、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃のそれ
ぞれはオンとなる。

【０１５８】このようにスイッチＳＷａ群と、スイッチ
ＳＷｂ群とは、それぞれ互いに連動している。

【０１５９】図２（Ａ）を用いて、本願発明のＤＡＣに
入力されるデジタル信号Ｄａ（Ｄａ ₀、Ｄａ₁、…、Ｄａ
₃）が全て１の場合のＤＡＣの動作を説明する。

【０１６０】ＤＡＣに入力されるデジタル信号Ｄａ₀、
Ｄａ₁、…、Ｄａ₃が全て１だった場合、スイッチＳＷａ
₀、ＳＷａ₁、…、ＳＷａ₃は全てオンとなり、出力線は
抵抗Ａ₀、Ａ₁、…、Ａ₃のそれぞれを介して電源電圧線
Ｌと接続される。逆にデジタル信号Ｄｂ₀、Ｄｂ₁、…、
Ｄｂ₃は全て０となるので、スイッチＳＷｂ₀、ＳＷ
ｂ ₁、…、ＳＷｂ₃は全てオフとなり、出力線は電源電圧
線Ｈと接続が切り離された状態となる。（図２（Ａ））

【０１６１】その結果、電源電圧線Ｌの電源電位Ｖ_Lが
そのまま出力線から出力される。ＤＡＣの出力線からの
出力電位をＶ_outは、Ｖ_out（Ｄａ₀＝Ｄａ₁＝…＝Ｄａ₃
＝１）＝Ｖ_L＝０Ｖとなる。

【０１６２】図２（Ｂ）を用いて、本願発明のＤＡＣに
入力されるデジタル信号Ｄａのうち、Ｄａ₀のみが０
で、Ｄａ₁、Ｄａ₂、Ｄａ₃は全て１の場合のＤＡＣの動
作を説明する。

【０１６３】Ｄａ₀が０なので、ＳＷａ₀はオフ、逆にＳ
Ｗｂ₀はオンとなり、出力線は抵抗Ｂ₀を介して電源電圧
線Ｈに接続される。一方、Ｄａ₁、Ｄａ₂、Ｄａ₃は全て
１なので、ＳＷａ₁、…、ＳＷａ₃は全てオンとなり、逆
にＳＷｂ₁、ＳＷｂ₂、ＳＷｂ ₃は全てオフとなり、出力
線は抵抗Ａ₁、Ａ₂、Ａ₃を介して電源電圧線Ｌに接続さ
れる。

【０１６４】抵抗Ａ₀、Ａ₁、…、Ａ₃のうち、オンにな
っているスイッチＳＷａ₁、ＳＷａ₂、ＳＷａ₃に接続さ
れている全ての抵抗（この場合抵抗Ａ₁、Ａ₂、Ａ₃が該
当する）の合成抵抗をＡ_Tとする。また抵抗Ｂ₀、Ｂ₁、
…、Ｂ₃のうちオンになっているスイッチＳＷｂ₀に接続
されている全ての抵抗（この場合抵抗Ｂ₀が該当する）
の合成抵抗をＢ_Tとする。

【０１６５】合成抵抗Ａ_Tの逆数は、オンになっている
スイッチＳＷａ₁、ＳＷａ₂、ＳＷａ₃に接続されている
抵抗Ａ₁、Ａ₂、Ａ₃のそれぞれの逆数の和に等しい。
（式１６）

【０１６６】

【式１６】

【０１６７】式１６をＡ_Tについて求めると、式１７が
得られる。

【０１６８】

【式１７】

【０１６９】また同様に、合成抵抗Ｂ_Tの逆数は、オン
になっているスイッチＳＷｂ₀に接続されている抵抗Ｂ₀
の逆数に等しい。（式１８）

【０１７０】

【式１８】

【０１７１】式１８をＢ_Tについて求めると、式１９が
得られる。

【０１７２】

【式１９】

【０１７３】式１７及び式１９で求められた合成抵抗Ａ
_Tと合成抵抗Ｂ_Tを用いて、ＤＡＣの出力線からの出力電
位Ｖ_out（Ｄａ₀＝０、Ｄａ₁＝Ｄａ₂＝Ｄ₃＝１）を以下
の式２０によって求める。出力電位Ｖ_out（Ｄａ₀＝０、
Ｄａ₁＝Ｄａ₂＝Ｄ₃＝１）は、式１７の合成抵抗Ａ_Tを、
式１７の合成抵抗Ａ_Tと式１９の合成抵抗Ｂ_Tとの和で割
ったものに、電源電位Ｖ_Hと電源電位Ｖ_Lの差である５を
掛けたものである。

【０１７４】

【式２０】

【０１７５】このようにスイッチのオン、オフによっ
て、ｎビットのデジタル信号を、アナログの階調電圧信
号に変換することができる。

【０１７６】図２（Ｃ）を用いて、本願発明のＤＡＣに
入力されるデジタル信号Ｄａのうち、Ｄａ₀およびＤａ₁
が０で、Ｄａ₂およびＤａ₃が１の場合のＤＡＣの動作を
説明する。

【０１７７】Ｄａ₀およびＤａ₁が０なので、ＳＷａ₀お
よびＳＷａ₁はオフとなって、逆にＳＷｂ₀およびＳＷｂ
₁はオンとなり、出力線は抵抗Ｂ₀およびＢ₁を介して電
源電圧線Ｈに接続される。一方、Ｄａ₂およびＤａ₃は１
なので、ＳＷａ₂およびＳＷａ₃はオンとなって、逆にＳ
Ｗｂ₂およびＳＷｂ₃はオフとなり、出力線は抵抗Ａ₂お
よびＡ₃を介して電源電圧線Ｌに接続される。

【０１７８】抵抗Ａ₀、Ａ₁、…、Ａ₃のうち、オンにな
っているスイッチＳＷａ₂およびＳＷａ₃に接続されてい
る全ての抵抗（この場合抵抗Ａ₂、Ａ₃が該当する）の合
成抵抗をＡ_Tとする。また抵抗Ｂのうちオンになってい
るスイッチＳＷｂ₀およびＳＷｂ₁に接続されている全て
の抵抗（この場合抵抗Ｂ₀、Ｂ₁が該当する）の合成抵抗
をＢ_Tとする。

【０１７９】合成抵抗Ａ_Tの逆数は、オンになっている
スイッチＳＷａ₂、ＳＷａ₃に接続されている抵抗Ａ₂、
Ａ₃のそれぞれの逆数の和に等しい。（式２１）

【０１８０】

【式２１】

【０１８１】式２１をＡ_Tについて求めると、式２２が
得られる。

【０１８２】

【式２２】

【０１８３】また同様に、合成抵抗Ｂ_Tの逆数は、オン
になっているスイッチＳＷｂ₀、ＳＷｂ₁に接続されてい
る抵抗Ｂ₀、Ｂ₁のそれぞれの逆数の和に等しい。（式２
３）

【０１８４】

【式２３】

【０１８５】式２３をＢ_Tについて求めると、式２４が
得られる。

【０１８６】

【式２４】

【０１８７】式２２及び式２４で求められた合成抵抗Ａ
_Tと合成抵抗Ｂ_Tを用いて、ＤＡＣの出力線からの出力電
位Ｖ_out（Ｄａ₀＝Ｄａ₁＝０、Ｄａ₂＝Ｄ₃＝１）を以下
の式２５によって求める。出力電位Ｖ_out（Ｄａ₀＝Ｄａ
₁＝０、Ｄａ₂＝Ｄ₃＝１）は、式２２の合成抵抗Ａ_Tを、
式２２の合成抵抗Ａ_Tと式２４の合成抵抗Ｂ_Tとの和で割
ったものに、電源電位Ｖ_Hと電源電位Ｖ_Lの差である５を
掛けたものである。

【０１８８】

【式２５】

【０１８９】このようにスイッチのオン、オフによっ
て、ｎビットのデジタル信号を、アナログの階調電圧信
号に変換することができる。

【０１９０】図２（Ｄ）を用いて、本願発明のＤＡＣに
入力されるデジタル信号Ｄａ（Ｄａ ₀、Ｄａ₁、…、Ｄａ
₃）のうち、Ｄａ₂のみが０で、Ｄａ₀、Ｄａ₁およびＤａ
₃は全て１の場合のＤＡＣの動作を説明する。

【０１９１】Ｄａ₂が０の場合、ＳＷａ₂はオフ、逆にＳ
Ｗｂ₂はオンとなり、出力線は抵抗Ｂ₂を介して電源電圧
線Ｈに接続される。一方、Ｄａ₀、Ｄａ₁およびＤａ₃は
全て１なので、ＳＷａ₀、ＳＷａ₁およびＳＷａ₃はオン
となり、逆にＳＷｂ₀、ＳＷｂ ₁およびＳＷｂ₃はオフと
なり、出力線は抵抗Ａのうちの抵抗Ａ₀、Ａ₁、Ａ₃を介
して電源電圧線Ｌに接続される。

【０１９２】抵抗Ａ₀、Ａ₁、…、Ａ₃のうち、オンにな
っているスイッチＳＷａ₀、ＳＷａ₁およびＳＷａ₃に接
続されている全ての抵抗（この場合抵抗Ａ₀、Ａ₁、Ａ₃
が該当する）の合成抵抗をＡ_Tとする。また抵抗Ｂのう
ちオンになっているスイッチＳＷｂ₂に接続されている
全ての抵抗（この場合抵抗Ｂ₂が該当する）の合成抵抗
をＢ_Tとする。

【０１９３】合成抵抗Ａ_Tの逆数は、オンになっている
スイッチＳＷａ₀、ＳＷａ₁、ＳＷａ₃に接続されている
抵抗Ａ₀、Ａ₁、Ａ₃のそれぞれの逆数の和に等しい。
（式２６）

【０１９４】

【式２６】

【０１９５】式２６をＡ_Tについて求めると、式２７が
得られる。

【０１９６】

【式２７】

【０１９７】また同様に、合成抵抗Ｂ_Tの逆数は、オン
になっているスイッチＳＷｂ₃に接続されている抵抗Ｂ₃
の逆数に等しい。（式２８）

【０１９８】

【式２８】

【０１９９】式２８をＢ_Tについて求めると、式２９が
得られる。

【０２００】

【式２９】

【０２０１】式２７及び式２９で求められた合成抵抗Ａ
_Tと合成抵抗Ｂ_Tを用いて、ＤＡＣの出力線からの出力電
位Ｖ_out（Ｄａ₂＝０、Ｄａ₀＝Ｄａ₁＝Ｄａ₃＝１）を以
下の式３０によって求める。出力電位Ｖ_out（Ｄａ₂＝
０、Ｄａ₀＝Ｄａ₁＝Ｄａ₃＝１）は、式２７の合成抵抗
Ａ_Tを、式２７の合成抵抗Ａ_Tと式２９の合成抵抗Ｂ_Tと
の和で割ったものに、電源電位Ｖ_Hと電源電位Ｖ_Lの差で
ある５を掛けたものである。

【０２０２】

【式３０】

【０２０３】このようにスイッチのオン、オフによっ
て、ｎビットのデジタル信号を、アナログの階調電圧信
号に変換することができる。

【０２０４】以上は、式１６〜式３０を用いてデジタル
信号の値が具体的にわかっている場合について説明した
ものだが、本実施例のＤＡＣの合成抵抗Ａ_T、合成抵抗
Ｂ_Tおよび出力電位Ｖ_outを一般式にて表す。

【０２０５】合成抵抗Ａ_Tの逆数は、スイッチＳＷａ₀、
ＳＷａ₁、…、ＳＷａ₃のうちオンになっているスイッチ
に接続されている抵抗のそれぞれの逆数の和に等しい。
スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のうち、オン
になっているのは、入力されるデジタル信号Ｄａ₀、Ｄ
ａ₁、…、Ｄａ₃が１のスイッチである。よって、合成抵
抗Ａ_Tの逆数は、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷ
ａ₃に接続されている抵抗Ａ₀、Ａ₁、…、Ａ₃のそれぞれ
の逆数に、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃の
それぞれに対応するデジタル信号Ｄａの値を掛けたもの
の和に等しい。（式３１）

【０２０６】

【式３１】

【０２０７】式３１をＡ_Tについて求めると、式３２が
得られる。

【０２０８】

【式３２】

【０２０９】また同様に、合成抵抗Ｂ_Tの逆数は、スイ
ッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃に接続されている
抵抗Ｂ₀、Ｂ₁、…、Ｂ₃のそれぞれの逆数に、スイッチ
ＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃のそれぞれに対応する
デジタル信号Ｄｂの値を掛けたものの和に等しい。（式
３３）

【０２１０】

【式３３】

【０２１１】式３３をＢ_Tについて求めると、式３４が
得られる。

【０２１２】

【式３４】

【０２１３】出力電位Ｖ_outは、式３２の合成抵抗Ａ
_Tを、式３２の合成抵抗Ａ_Tと式３４の合成抵抗Ｂ_Tとの
和で割ったものに、電源電位Ｖ_Hと電源電位Ｖ_Lの差を掛
けたものである。（式３５）

【０２１４】

【式３５】

【０２１５】このようにデジタル信号Ｄａの値によって
定まる出力電位Ｖ_outが出力線から出力される。式３５
からもわかるように、出力電位Ｖ_outは抵抗値Ｒの値に
よっては定まらない。

【０２１６】本実施例ののＤＡＣでは、従来のＤＡＣの
ようにデジタル信号のビット数と同じ数のスイッチまた
は階調電圧線を設ける必要はない。よってＤＡＣの面積
を抑えることが可能になり、駆動回路、アクティブマト
リクス型液晶表示装置の小型化が可能になった。

【０２１７】また従来のＤＡＣではデジタル信号のビッ
ト数が増えると、スイッチの数を指数関数的に増加させ
る必要があった。しかし本願発明ではビット数が増えて
も、従来のＤＡＣに比べてスイッチ数の増加を抑えるこ
とが可能であり、駆動回路、アクティブマトリクス型液
晶表示装置の小型化も可能になった。

【０２１８】また、ＤＡＣ自体の面積が抑えられるの
で、画素数を増加させる、つまりはソース信号線を増加
させることによって、Ｄ／Ａ変換回路の数が増加して
も、駆動回路の面積が抑えられ、高精細なアクティブマ
トリクス型液晶表示装置の作製が可能になった。

【０２１９】本実施例ではＶ_Hを５Ｖ、Ｖ_Lを０Ｖとした
が、本願発明はこの値に限定されない。出力電位Ｖ_out
はＶ_HとＶ_Lとの差によってその振幅を決定することがで
きる。また本実施例ではデジタル信号が４ビットの場合
について説明したが、デジタル信号のビット数はこの値
に限定されない。

【０２２０】（実施例２）本実施例においては、実施例
１のＤＡＣを、アクティブマトリクス型液晶表示装置の
駆動回路に用いた場合について説明する。

【０２２１】図３は、本実施例のアクティブマトリクス
型液晶表示装置の概略をブロック図で示したものであ
る。３０１はソース信号線駆動回路Ａであり、３０２は
ソース信号線駆動回路Ｂである。３０３はゲート信号線
駆動回路である。３０４は画素部である。３０５はデジ
タルビデオデータ分割回路（ＳＰＣ；Serial-to-Parall
el Conversion Circuit）である。

【０２２２】ソース信号線駆動回路Ａ３０１は、ソース
信号線側シフトレジスタ回路（２４０ステージ×２のシ
フトレジスタ回路）３０１−１、ラッチ回路１（９６０
×８デジタルラッチ回路）３０１−２、ラッチ回路２
（９６０×８デジタルラッチ回路）３０１−３、セレク
タ回路１３０１−４、Ｄ／Ａ変換回路（ＤＡＣ）３０
１−５、セレクタ回路２３０１−６を有している。そ
の他、バッファ回路やレベルシフタ回路（いずれも図示
せず）を有している。また、説明の便宜上省略したが、
レベルシフト回路を含む構成としても良い。

【０２２３】ソース信号線駆動回路Ｂ３０２は、ソース
信号線駆動回路Ａ３０１と同じ構成を有する。なお、ソ
ース信号線駆動回路Ａ３０１は、奇数番目のソース信号
線に映像信号（アナログの階調電圧信号）を供給し、ソ
ース信号線駆動回路Ｂ３０２は、偶数番目のソース信号
線に映像信号を供給するようになっている。

【０２２４】なお、本実施例のアクティブマトリクス型
液晶表示装置においては、回路レイアウトの都合上、画
素部３０４の上下を挟むように２つのソース信号線駆動
回路Ａおよびソース信号線駆動回路Ｂを設けたが、回路
レイアウト上、可能であれば、ソース信号線駆動回路を
１つだけ設けるようにしても良い。

【０２２５】また、３０３はゲート信号線駆動回路であ
り、シフトレジスタ回路、バッファ回路、レベルシフタ
回路等（いずれも図示せず）を有している。

【０２２６】画素部３０４は、１９２０×１０８０（横
×縦）の画素を有している。各画素には画素ＴＦＴが配
置されており、各画素ＴＦＴのソース領域にはソース信
号線が、ゲート電極にはゲート信号線が接続されてい
る。また、各画素ＴＦＴのドレイン領域には画素電極が
接続されている。各画素ＴＦＴは、各画素ＴＦＴに接続
された画素電極への映像信号（アナログの階調電圧信
号）の供給を制御している。各画素電極に映像信号（ア
ナログの階調電圧信号）が供給され、各画素電極と対向
電極との間に挟まれた液晶に電圧が印加され液晶が駆動
される。

【０２２７】ここで、本実施例のアクティブマトリクス
型液晶表示装置の動作および信号の流れを説明する。

【０２２８】まず、ソース信号線駆動回路Ａ３０１の動
作を説明する。ソース信号線側シフトレジスタ回路３０
１−１にクロック信号（ＣＫ）およびスタートパルス
（ＳＰ）が入力される。ソース信号線側シフトレジスタ
回路３０１−１は、これらのクロック信号（ＣＫ）およ
びスタートパルス（ＳＰ）に基づきタイミング信号を順
に発生させ、バッファ回路等（図示せず）を通して後段
の回路へタイミング信号を順次供給する。

【０２２９】ソース信号線側シフトレジスタ回路３０１
−１からのタイミング信号は、バッファ回路等によって
バッファされる。タイミング信号が供給されるソース信
号線には、多くの回路あるいは素子が接続されているた
めに負荷容量（寄生容量）が大きい。この負荷容量が大
きいために生ずるタイミング信号の立ち上がりまたは立
ち下がりの鈍りを防ぐために、このバッファ回路が設け
られる。

【０２３０】バッファ回路によってバッファされたタイ
ミング信号は、ラッチ回路１（３０１−２）に供給され
る。ラッチ回路１（３０１−２）は、デジタル信号を処
理するラッチ回路を９６０ステージ有してる。ラッチ回
路１（３０１−２）は、前記タイミング信号が入力され
ると、デジタルビデオデータ分割回路から供給されるデ
ジタル信号を順次取り込み、保持する。

【０２３１】ラッチ回路１（３０１−２）の全てのステ
ージにデジタル信号の書き込みが一通り終了するまでの
時間は、１ライン期間と呼ばれる。すなわち、ラッチ回
路１（３０１−２）の中で一番左側のステージのラッチ
回路にデジタル信号の書き込みが開始される時点から、
一番右側のステージのラッチ回路にデジタル信号の書き
込みが終了する時点までの時間間隔が１ライン期間であ
る。実際には、上記ライン期間に水平帰線期間が加えら
れた期間を１ライン期間と呼ぶこともある。

【０２３２】１ライン期間の終了後、シフトレジスタ回
路３０１−１の動作タイミングに合わせて、ラッチ回路
２（３０１−３）にラッチシグナル（Latch Signal）が
供給される。この瞬間、ラッチ回路１（３０１−２）に
書き込まれ保持されているデジタル信号は、ラッチ回路
２（３０１−３）に一斉に送出され、ラッチ回路２（３
０１−３）の全ステージに書き込まれ、保持される。

【０２３３】デジタル信号をラッチ回路２（３０１−
３）に送出し終えたラッチ回路１（３０１−２）には、
ソース信号線側シフトレジスタ回路３０１−１からのタ
イミング信号に基づき、再びデジタルビデオデータ分割
回路から供給されるデジタル信号の書き込みが順次行わ
れる。

【０２３４】この２順目の１ライン期間中には、ラッチ
回路２（３０１−３）に書き込まれ、保持されているデ
ジタル信号が、セレクタ回路１（３０１−４）によって
順次選択され、Ｄ／Ａ変換回路（ＤＡＣ）３０１−５に
供給される。なお本実施例では、セレクタ回路１（３０
１−４）においては、１つのセレクタ回路がソース信号
線４本に対応している。なお、セレクタ回路について
は、本出願人による特許出願である特願平９−２８６０
９８号に記載されているものを用いることができる。

【０２３５】セレクタ回路３０１−４で選択されたデジ
タル信号がＤＡＣ３０１−５に供給される。

【０２３６】ＤＡＣ３０１−５は、デジタル信号をアナ
ログの階調電圧信号に変換し、セレクタ回路２（３０１
−６）によって選択されるソース信号線に順次供給され
る。本実施例のＤＡＣはデジタル信号に対応しており、
その動作は、上述の実施例１の動作に従い、出力Ｖ_out
は上述の式５で示される。

【０２３７】ソース信号線に供給されるアナログの階調
電圧信号は、ソース信号線に接続されている画素部３０
４の画素ＴＦＴのソース領域に供給される。

【０２３８】３０２はソース信号線駆動回路Ｂであり、
その構成はソース信号線駆動回路Ａ３０１と同じであ
る。ソース信号線駆動回路Ｂ３０２は、偶数番目のソー
ス信号線に映像信号（アナログの階調電圧信号）を供給
する。

【０２３９】ゲート信号線駆動回路３０３においては、
シフトレジスタ（図示せず）からのタイミング信号がバ
ッファ回路（図示せず）に供給され、対応するゲート信
号線（走査線）に供給される。ゲート信号線には、１ラ
イン分の画素ＴＦＴのゲート電極が接続されており、１
ライン分全ての画素ＴＦＴを同時にＯＮにしなくてはな
らないので、バッファ回路には電流容量の大きなものが
用いられる。

【０２４０】このように、ゲート信号線駆動回路からの
走査信号によって対応する画素ＴＦＴのスイッチングが
行われ、ソース信号線駆動回路からのアナログの階調電
圧信号が画素ＴＦＴに供給され、液晶分子が駆動され
る。

【０２４１】３０５はデジタルビデオデータ分割回路
（ＳＰＣ；Serial-to-Parallel Conversion Circuit）
である。デジタルビデオデータ分割回路３０５は、外部
から入力されるデジタル信号の周波数を１／ｍに落とす
ための回路である。外部から入力されるデジタル信号を
分割することにより、駆動回路の動作に必要な信号の周
波数も1／ｍに落とすことができる。

【０２４２】本願発明のＤＡＣは、本実施例で示した構
成のアクティブマトリクス型液晶表示装置以外にも、用
いることは可能である。本願発明のＤＡＣを用いること
によって、駆動回路、アクティブマトリクス型液晶表示
装置の小型化が可能になった。

【０２４３】（実施例３）本実施例では、実施例１に示
した４ビットＤＡＣの別の例について、図４を用いて説
明する。

【０２４４】図４に示す本実施例のＤＡＣは、４ビット
のデジタル信号Ｄａ（Ｄａ₀、Ｄａ₁、…、Ｄａ₃）をア
ナログの階調電圧信号に変換する。本実施例では４ビッ
トのデジタル信号に対応するＤＡＣについて説明する
が、本願発明はこのビット数に限定されない。また本実
施例では、電源電位Ｖ_Hを６Ｖ、電源電位Ｖ_Lを２Ｖに設
定するが、本願発明はこの電源電位の値に限定されな
い。

【０２４５】図４に示すように本願発明のＤＡＣは、４
個のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃と、４個
のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃とを有して
いる。また、４個の抵抗Ａ₀、Ａ₁、…、Ａ₃と、４個の
抵抗Ｂ₀、Ｂ₁、…、Ｂ₃とを有している。

【０２４６】抵抗Ａ₀の両端部は、それぞれ、スイッチ
ＳＷａ₀と電源電圧線Ｌとに接続されている。抵抗Ａ₀と
接続されていないスイッチＳＷａ₀の一端部は、出力線
に接続されている。

【０２４７】抵抗Ａ₁、Ａ₂、Ａ₃についても同様であ
る。このように、抵抗Ａ₀、Ａ₁、…、Ａ₃のそれぞれの
両端部は、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃の
それぞれと電源電圧線Ｌとに接続されている。抵抗
Ａ₀、Ａ₁、…、Ａ₃のそれぞれと接続されていない、ス
イッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のそれぞれの一
端部は、出力線に接続されている。

【０２４８】同様に、抵抗Ｂ₀、Ｂ₁、…、Ｂ₃とスイッ
チＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃との関係も、抵抗
Ａ₀、Ａ₁、…、Ａ₃と、スイッチＳＷａ₀、ＳＷａ₁、
…、ＳＷａ₃との関係と同様である。つまり、抵抗Ｂ₀、
Ｂ₁、…、Ｂ₃のそれぞれの両端部は、スイッチＳＷ
ｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1のそれぞれと電源電圧線
Ｈとに接続されている。抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のそ
れぞれとは接続されていない、スイッチＳＷｂ₀、ＳＷ
ｂ₁、…、ＳＷｂ_n-1のそれぞれの一端部は、出力線に接
続されている。

【０２４９】次に本実施例のＤＡＣの動作について説明
する。

【０２５０】スイッチＳＷａ₀がオンになると、出力線
と抵抗Ａ₀とが接続される。言い換えると、スイッチＳ
Ｗａ₀がオンになると、抵抗Ａ₀のスイッチＳＷａ₀と接
続されている端部と出力線とが同じ電位に保たれる。逆
にスイッチＳＷａ₀がオフになると、出力線と抵抗Ａ₀は
接続が切り離される。

【０２５１】スイッチＳＷ₁、ＳＷ₂、ＳＷａ₃について
も同様である。スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ
₃のそれぞれがオンになると、出力線と抵抗Ａ₀、Ａ₁、
…、Ａ ₃のそれぞれとが接続される。言い換えると、ス
イッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のそれぞれがオ
ンになると、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃
のそれぞれと接続されている抵抗Ａ₀、Ａ₁、…、Ａ₃の
それぞれの端部と出力線とが同じ電位に保たれる。逆に
スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のそれぞれが
オフになると、出力線と抵抗Ａ₀、Ａ₁、…、Ａ₃は接続
が切り離される。

【０２５２】スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃
についても同様である。スイッチＳＷｂ₀、ＳＷｂ₁、
…、ＳＷｂ₃のそれぞれがオンになると、出力線と抵抗
Ｂ₀、Ｂ ₁、…、Ｂ₃のそれぞれとが接続される。言い換
えると、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃のそ
れぞれがオンになると、スイッチＳＷｂ₀、ＳＷｂ₁、
…、ＳＷｂ₃のそれぞれと接続されている抵抗Ｂ₀、
Ｂ₁、…、Ｂ₃のそれぞれの端部と出力線とが同じ電位に
保たれる。逆にスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ
₃のそれぞれがオフになると、出力線と抵抗Ｂ₀、Ｂ₁、
…、Ｂ₃は接続が切り離される。

【０２５３】本実施例と実施例１との異なるところは、
スイッチと抵抗とを設ける位置が入れ替わっていること
である。本実施例では抵抗がスイッチよりも電源電圧線
側に設けられており、一方実施例１ではスイッチが抵抗
よりも電源電圧線側に設けられている。

【０２５４】なお本実施例では全ての抵抗がスイッチよ
りも電源電圧線側に設けられた構成を示したが、本願発
明は一部の抵抗をスイッチよりも電源電圧線側に設け、
残りのスイッチを抵抗よりも電源電圧線側に設ける構成
としても良い。

【０２５５】（実施例４）本実施例では、本願発明の半
導体表示装置の一例であるアクティブマトリクス型液晶
表示装置の、画素部のＴＦＴ及び画素部の周辺に設けら
れる駆動回路のＴＦＴを同時に作製する方法の一例につ
いて、図８〜図１０を用いて説明する。なお、本実施例
は一例であって、本願発明はこの作製方法に限られな
い。

【０２５６】図８（Ａ）において、アクティブマトリク
ス基板６００１には、無アルカリガラス基板や石英基板
を使用することが望ましい。その他にもシリコン基板や
金属基板の表面に絶縁膜を形成したものをアクティブマ
トリクス基板としても良い。

【０２５７】そして、アクティブマトリクス基板６００
１のＴＦＴが形成される表面には、酸化シリコン膜、窒
化シリコン膜、または窒化酸化シリコン膜からなる下地
膜をプラズマＣＶＤ法やスパッタ法で１００〜４００ｎ
ｍの厚さに形成した。例えば下地膜として、窒化シリコ
ン膜６００２を２５〜１００ｎｍ、ここでは５０ｎｍの
厚さに、酸化シリコン膜６００３を５０〜３００ｎｍ、
ここでは１５０ｎｍの厚さとした２層構造で形成すると
良い。下地膜はアクティブマトリクス基板からの不純物
汚染を防ぐために設けられるものであり、石英基板を用
いた場合には必ずしも設けなくても良い。

【０２５８】次に下地膜の上に２０〜１００ｎｍの厚さ
の、非晶質シリコン膜を公知の成膜法で形成した。非晶
質シリコン膜は含有水素量にもよるが、好ましくは４０
０〜５５０℃で数時間加熱して脱水素処理を行い、含有
水素量を５atom％以下として、結晶化の工程を行うこと
が望ましい。また、非晶質シリコン膜をスパッタ法や蒸
着法などの他の作製方法で形成しても良いが、膜中に含
まれる酸素、窒素などの不純物元素を十分低減させてお
くことが望ましい。ここでは、下地膜と非晶質シリコン
膜とは、同じ成膜法で形成することが可能であるので、
両者を連続形成しても良い。下地膜を形成後、一旦大気
雰囲気にさらされないようにすることで表面の汚染を防
ぐことが可能となり、作製されるＴＦＴの特性バラツキ
を低減させることができる。

【０２５９】非晶質シリコン膜から結晶質シリコン膜を
形成する工程は、公知のレーザー結晶化技術または熱結
晶化の技術を用いれば良い。また、シリコンの結晶化を
助長する触媒元素を用いて熱結晶化の方法で結晶質シリ
コン膜を作製しても良い。その他に、微結晶シリコン膜
を用いても良いし、結晶質シリコン膜を直接堆積成膜し
ても良い。さらに、単結晶シリコンを基板上に貼りあわ
せるＳＯＩ（SiliconOn Insulators）の公知技術を使用
して結晶質シリコン膜を形成しても良い。

【０２６０】こうして形成された結晶質シリコン膜の不
要な部分をエッチング除去して、島状半導体層６００４
〜６００７を形成した。結晶質シリコン膜のｎチャネル
型ＴＦＴが作製される領域には、しきい値電圧を制御す
るため、あらかじめ１×１０ ¹⁵〜５×１０¹⁷ｃｍ^-3程度
の濃度でボロン（Ｂ）を添加しておいても良い。

【０２６１】次に、島状半導体層６００４〜６００７を
覆って、酸化シリコンまたは窒化シリコンを主成分とす
るゲート絶縁膜６００８を形成した。ゲート絶縁膜６０
０８は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎ
ｍの厚さに形成すれば良い。例えば、プラズマＣＶＤ法
でＮ₂ＯとＳｉＨ₄を原料とした窒化酸化シリコン膜を７
５ｎｍ形成し、その後、酸素雰囲気中または酸素と塩酸
の混合雰囲気中、８００〜１０００℃で熱酸化して１１
５ｎｍのゲート絶縁膜としても良い。（図８（Ａ））

【０２６２】島状半導体層６００４、６００７の全面
と、島状半導体層６００５の一部（チャネル形成領域と
なる領域を含む）及び島状半導体層６００６の一部（チ
ャネル形成領域となる領域を含む）にレジストマスク６
００９〜６０１２を形成し、ｎ型を付与する不純物元素
を添加して低濃度不純物領域６０１３〜６０１５を形成
した。この低濃度不純物領域６０１３〜６０１５は、後
に駆動回路のｎチャネル型ＴＦＴに、ゲート絶縁膜を介
してゲート電極と重なるＬＤＤ（Lightly DopedDrain）
領域（本明細書中ではＬov領域という。なお、ovとはov
erlapの意味である。）を形成するための不純物領域で
ある。なお、ここで形成された低濃度不純物領域に含ま
れるｎ型を付与する不純物元素の濃度を（ｎ^-）で表す
こととする。従って、本明細書中では低濃度不純物領域
６０１３〜６０１５をｎ^-領域と言い換えることができ
る。

【０２６３】ここではフォスフィン（ＰＨ₃）を質量分
離しないでプラズマ励起したイオンドープ法でリンを添
加した。勿論、質量分離を行うイオンインプランテーシ
ョン法を用いても良い。この工程では、ゲート絶縁膜６
００８を通してその下の半導体層にリンを添加した。添
加するリン濃度は、５×１０¹⁷〜５×１０¹⁸atoms/cm ³
の範囲にするのが好ましく、ここでは１×１０¹⁸atoms/
cm³とした。（図８（Ｂ））

【０２６４】その後、レジストマスク６００９〜６０１
２を除去し、窒素雰囲気中で４００〜９００℃、好まし
くは５５０〜８００℃で１〜１２時間の熱処理を行な
い、この工程で添加されたリンを活性化する工程を行な
った。

【０２６５】第１の導電膜６０１６を、タンタル（Ｔ
ａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングス
テン（Ｗ）から選ばれた元素またはいずれかを主成分と
する導電性材料で、１０〜１００ｎｍの厚さに形成し
た。第１の導電膜６０１６としては、例えば窒化タンタ
ル（ＴａＮ）や窒化タングステン（ＷＮ）を用いること
が望ましい。さらに、第１の導電膜６０１６上に第２の
導電膜６０１７をＴａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元
素またはいずれかを主成分とする導電性材料で、１００
〜４００ｎｍの厚さに形成した。例えば、Ｔａ膜を２０
０ｎｍの厚さに形成すれば良い。また、図示しないが、
第１の導電膜６０１６の下に第１の導電膜６０１６、及
び第２の導電膜６０１７（特に第２の導電膜６０１７）
の酸化防止のためにシリコン膜を２〜２０ｎｍ程度の厚
さで形成しておくことは有効である。（図８（Ｃ））

【０２６６】レジストマスク６０１８〜６０２０を形成
し、第１の導電膜６０１６及び第２の導電膜６０１７
（以下、積層膜として取り扱う）をエッチングして、ｐ
チャネル型ＴＦＴのゲート電極６０２１を形成した。な
お、ｎチャネル型ＴＦＴとなる領域の上には全面を覆う
ように導電膜６０２２、６０２３を残した。

【０２６７】そして、レジストマスク６０１８〜６０２
０をそのまま残してマスクとし、ｐチャネル型ＴＦＴが
形成される半導体層６００４の一部に、ｐ型を付与する
不純物元素を添加する工程を行った。ここではボロンを
その不純物元素として、ジボラン（Ｂ₂Ｈ₆）を用いてイ
オンドープ法（勿論、イオンインプランテーション法で
も良い）で添加した。ここでは５×１０²⁰〜３×１０²¹
atoms/cm³の濃度にボロンを添加した。なお、ここで形
成された不純物領域に含まれるｐ型を付与する不純物元
素の濃度を（ｐ⁺⁺）で表すこととする。従って、本明細
書中では不純物領域６０２４、６０２５をｐ⁺⁺領域と言
い換えることができる。（図９（Ａ））

【０２６８】なお、この工程において、レジストマスク
６０１８〜６０２０を使用してゲート絶縁膜６００８を
エッチング除去して、島状半導体層６００４の一部を露
出させた後、ｐ型を付与する不純物元素を添加する工程
を行っても良い。その場合、加速電圧が低くて済むた
め、島状半導体膜に与えるダメージも少ないし、スルー
プットも向上する。

【０２６９】次に、レジストマスク６０１８〜６０２０
を除去した後、レジストマスク６０２６〜６０２９を形
成し、ｎチャネル型ＴＦＴのゲート電極６０３０〜６０
３２を形成した。このときゲート電極６０３０はｎ^-領
域６０１３とゲート絶縁膜６００８を介して重なるよう
に形成した。また、ゲート電極６０３１はｎ^-領域６０
１４、６０１５とゲート絶縁膜６００８を介して重なる
ように形成した。（図９（Ｃ））

【０２７０】次に、レジストマスク６０２６〜６０２９
を除去し、レジストマスク６０３３、６０３４を形成し
た。そして、ｎチャネル型ＴＦＴにおいて、ソース領域
またはドレイン領域として機能する不純物領域を形成す
る工程を行なった。レジストマスク６０３４はｎチャネ
ル型ＴＦＴのゲート電極６０３２を覆う形で形成した。
これは、後の工程において画素部のｎチャネル型ＴＦＴ
に、ゲート電極と重ならないようにＬＤＤ領域を形成す
るためである。

【０２７１】そして、ｎ型を付与する不純物元素を添加
して不純物領域６０３５〜６０４１を形成した。ここで
も、フォスフィン（ＰＨ₃）を用いたイオンドープ法
（勿論、イオンインプランテーション法でも良い）で行
い、この領域のリンの濃度は１×１０²⁰〜１×１０²¹at
oms/cm³とした。なお、ここで形成された不純物領域６
０３９〜６０４１に含まれるｎ型を付与する不純物元素
の濃度を（ｎ⁺）で表すこととする。従って、本明細書
中では不純物領域６０３９〜６０４１をｎ⁺領域と言い
換えることができる。また、不純物領域６０３５〜６０
３８は既にｎ^-領域が形成されていたので、厳密には不
純物領域６０３９〜６０４１よりも若干高い濃度でリン
を含む。（図９（Ｂ））

【０２７２】なお、この工程において、レジストマスク
６０３３、６０３４およびゲート電極６０３０、６０３
１をマスクとしてゲート絶縁膜６００８をエッチング
し、島状半導体膜６００５〜６００７の一部を露出させ
た後、ｎ型を付与する不純物元素を添加する工程を行っ
ても良い。その場合、加速電圧が低くて済むため、島状
半導体膜６００５〜６００７に与えるダメージも少ない
し、スループットも向上する。（図９（Ｃ））

【０２７３】次に、レジストマスク６０３３、６０３４
を除去し、画素部のｎチャネル型ＴＦＴとなる島状半導
体層６００７にｎ型を付与する不純物元素を添加する工
程を行った。こうして形成された不純物領域６０４２〜
６０４５には前記ｎ^-領域と同程度かそれより少ない濃
度（具体的には５×１０¹⁶〜１×１０¹⁸atoms/cm³）の
リンが添加されるようにした。なお、ここで形成された
不純物領域６０４２〜６０４４に含まれるｎ型を付与す
る不純物元素の濃度を（ｎ^--）で表すこととする。従っ
て、本明細書中では不純物領域６０４２〜６０４５をｎ
^--領域と言い換えることができる。また、この工程では
ゲート電極で隠された不純物領域６０７０、６０７４、
６０７５を除いて全ての不純物領域にｎ^?の濃度でリン
が添加されているが、非常に低濃度であるため無視して
差し支えない。（図１０（Ａ））

【０２７４】次に、後に第１の層間絶縁膜の一部となる
保護絶縁膜６０４６を形成した。保護絶縁膜６０４６は
窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜
またはそれらを組み合わせた積層膜で形成すれば良い。
また、膜厚は１００〜４００ｎｍとすれば良い。

【０２７５】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行った。この工程はファーネスアニール法、
レーザーアニール法、またはラピッドサーマルアニール
法（ＲＴＡ法）で行うことができる。ここではファーネ
スアニール法で活性化工程を行った。加熱処理は、窒素
雰囲気中において３００〜６５０℃、好ましくは４００
〜５５０℃、ここでは４５０℃、２時間の熱処理を行っ
た。

【０２７６】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状半導体層６００４〜６００７を水素化する工程
を行った。この工程は熱的に励起された水素により半導
体層のダングリングボンドを終端する工程である。水素
化の他の手段として、プラズマ水素化（プラズマにより
励起された水素を用いる）を行っても良い。（図１０
（Ｂ））

【０２７７】活性化工程を終えたら、保護絶縁膜６０４
６の上に０．５〜１．５μm厚の層間絶縁膜６０４７を
形成した。前記保護絶縁膜６０４６と層間絶縁膜６０４
７とでなる積層膜を第１の層間絶縁膜とした。

【０２７８】その後、それぞれのＴＦＴのソース領域ま
たはドレイン領域に達するコンタクトホールが形成さ
れ、ソース電極６０４８、６０５０、６０５２、６０５
４と、ドレイン電極６０４９、６０５１、６０５３、６
０５５を形成した。図示していないが、本実施例ではこ
の電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウ
ム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続
して形成した３層構造の積層膜とした。

【０２７９】次に、パッシベーション膜６０５６とし
て、窒化シリコン膜、酸化シリコン膜、または窒化酸化
シリコン膜で５０〜５００ｎｍ（代表的には２００〜３
００ｎｍ）の厚さで形成した。その後、この状態で水素
化処理を行うとＴＦＴの特性向上に対して好ましい結果
が得られた。例えば、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行う
と良く、あるいはプラズマ水素化法を用いても同様の効
果が得られた。なお、ここで後に画素電極とドレイン電
極を接続するためのコンタクトホールを形成する位置に
おいて、パッシベーション膜６０５６に開口部を形成し
ておいても良い。

【０２８０】その後、有機樹脂からなる第２の層間絶縁
膜６０５７を約１μmの厚さに形成した。有機樹脂とし
ては、ポリイミド、アクリル、ポリアミド、ポリイミド
アミド、ＢＣＢ（ベンゾシクロブテン）等を使用するこ
とができる。有機樹脂膜を用いることの利点は、成膜方
法が簡単である点や、比誘電率が低いので、寄生容量を
低減できる点、平坦性に優れる点などが上げられる。な
お上述した以外の有機樹脂膜や有機系SiO化合物などを
用いることもできる。ここでは、アクティブマトリクス
基板に塗布後、熱重合するタイプのポリイミドを用い、
３００℃で焼成して形成した。

【０２８１】次に、画素部となる領域において、第２の
層間絶縁膜６０５７上に遮蔽膜６０５８を形成した。遮
蔽膜６０５８はアルミニウム（Ａｌ）、チタン（Ｔ
ｉ）、クロム（Ｃｒ）またはタンタル（Ｔａ）から選ば
れた元素またはいずれかを主成分とする膜で１００〜３
００ｎｍの厚さに形成した。そして、遮蔽膜６０５８の
表面に陽極酸化法またはプラズマ酸化法により３０〜１
５０ｎｍ（好ましくは５０〜７５ｎｍ）の厚さの酸化膜
である誘電体６０５９を形成した。ここでは遮蔽膜６０
５８としてアルミニウム膜またはアルミニウムを主成分
とする膜を用い、誘電体６０５９として酸化アルミニウ
ム膜（アルミナ膜）を用いた。

【０２８２】なお、ここでは遮蔽膜６０５８の表面のみ
に誘電体６０５９を設ける構成としたが、誘電体６０５
９をプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法な
どの気相法によって第２の層間絶縁膜６０５７上に、遮
蔽膜６０５８を覆うように形成しても良い。その場合も
誘電体６０５９の膜厚は３０〜１５０ｎｍ（好ましくは
５０〜７５ｎｍ）とすることが好ましい。また誘電体６
０５９として、酸化シリコン膜、窒化シリコン膜、窒化
酸化シリコン膜、ＤＬＣ（Diamond like carbon）膜
または有機樹脂膜を用いても良い。さらに、これらを組
み合わせた積層膜を用いても良い。

【０２８３】次に、第２の層間絶縁膜６０５７及びパッ
シベーション膜６０５６にドレイン電極６０５５に達す
るコンタクトホールを形成し、画素電極６０６０、６０
６１、６０６２を形成した。なお、画素電極６０６１、
６０６２はそれぞれ隣接する別の画素の画素電極であ
る。画素電極６０６０、６０６１、６０６２は、透過型
アクティブマトリクス型液晶表示装置とする場合には透
明導電膜を用い、反射型のアクティブマトリクス型液晶
表示装置とする場合には金属膜を用いれば良い。ここで
は透過型のアクティブマトリクス型液晶表示装置とする
ために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎ
ｍの厚さにスパッタ法で形成した。

【０２８４】また、この時、画素電極６０６０と遮蔽膜
６０５８とが誘電体６０５９を介して重なった領域６０
６３に保持容量が形成された。

【０２８５】こうして同一基板上に、駆動回路部と画素
部とを有したアクティブマトリクス基板が完成した。な
お、駆動回路部にはｐチャネル型ＴＦＴ６０９１、ｎチ
ャネル型ＴＦＴ６０９２、ｎチャネル型ＴＦＴ６０９
３、が形成され、画素部にはｎチャネル型ＴＦＴでなる
画素ＴＦＴ６０９４が形成された。

【０２８６】駆動回路のｐチャネル型ＴＦＴ６０９１に
は、チャネル形成領域６０６４、ソース領域６０６５、
ドレイン領域６０６６がそれぞれｐ⁺領域で形成され
た。また、ｎチャネル型ＴＦＴ６０９２には、チャネル
形成領域６０６７、ソース領域６０６８、ドレイン領域
６０６９、ゲート絶縁膜６００８を介してゲート電極６
０３０と重なったＬＤＤ領域（以下、Ｌov領域という。
なお、ovとはoverlapの意である。）６０７０が形成さ
れた。この時、ソース領域６０６８、ドレイン領域６０
６９はそれぞれ（ｎ^-＋ｎ⁺）領域で形成され、Ｌov領域
６０７０はｎ^-領域で形成された。

【０２８７】また、ｎチャネル型ＴＦＴ６０９３には、
チャネル形成領域６０７１、ソース領域６０７２、ドレ
イン領域６０７３、ゲート絶縁膜６００８を介してゲー
ト電極６０３１と重なったＬＤＤ領域（以下、Ｌov領域
という。なお、ovとはoverlapの意である。）６０７
４、６０７５が形成された。この時、ソース領域６０７
２、ドレイン領域６０７３はそれぞれ（ｎ^-＋ｎ⁺）領域
で形成され、Ｌov領域６０７４、６０７５はｎ^-領域で
形成された。

【０２８８】また、画素部のＴＦＴ（画素ＴＦＴ）６０
９４には、チャネル形成領域６０７６、６０７７、ソー
ス領域６０７８、ドレイン領域６０８０、ゲート絶縁膜
６００８を介してゲート電極６０３２と重ならないＬＤ
Ｄ領域（以下、Ｌoff領域という。なお、offとはoffset
の意である。）６０８１〜６０８４、Ｌoff領域６０８
２、６０８３に接したｎ⁺領域６０７９が形成された。
この時、ソース領域６０７８、ドレイン領域６０８０は
それぞれｎ⁺領域で形成され、Ｌoff領域６０８１〜６０
８４はｎ^--領域で形成された。

【０２８９】チャネル長３〜７μｍに対してＬov領域の
長さは０．５〜３．０μｍ、代表的には１．０〜１．５
μｍとすれば良い。また、画素ＴＦＴ６０９４に設けら
れるＬoff領域６０８１〜６０８４の長さは０．５〜
３．５μｍ、代表的には２．０〜２．５μｍとすれば良
い。

【０２９０】上記実施例によって作製された液晶表示装
置には、様々な液晶を用いることが可能である。例え
ば、1998, SID, "Characteristics and Driving Scheme
of Polymer-Stabilized Monostable FLCD Exhibiting
Fast Response Time and HighContrast Ratio with Gra
y-Scale Capability" by H. Furue et al.や、1997, SI
D DIGEST, 841, "A Full-Color Thresholdless Antifer
roelectric LCD Exhibiting Wide Viewing Angle with
Fast Response Time" by T. Yoshida et al.や、1996,
J. Mater. Chem. 6(4), 671-673, "Thresholdless anti
ferroelectricity in liquid crystals and its applic
ation to displays" by S. Inui et al.や、米国特許第
5594569 号に開示された液晶を用いることが可能であ
る。

【０２９１】ある温度域において反強誘電相を示す液晶
を反強誘電性液晶という。反強誘電性液晶を有する混合
液晶には、電場に対して透過率が連続的に変化する電気
光学応答特性を示す、無しきい値反強誘電性混合液晶と
呼ばれるものがある。この無しきい値反強誘電性混合液
晶は、Ｖ字型の電気光学応答特性を示すものがあり、そ
の駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μ
ｍ）のものも見出されている。

【０２９２】ここで、Ｖ字型の電気光学応答を示す無し
きい値反強誘電性混合液晶の印加電圧に対する光透過率
の特性を示す図を図１１に示す。図１１に示すグラフの
縦軸は透過率（任意単位）、横軸は印加電圧である。な
お、液晶表示装置の入射側の偏光板の透過軸は、液晶表
示装置のラビング方向にほぼ一致する無しきい値反強誘
電性混合液晶のスメクティック層の法線方向とほぼ平行
に設定されている。また、出射側の偏光板の透過軸は、
入射側の偏光板の透過軸に対してほぼ直角（クロスニコ
ル）に設定されている。

【０２９３】図１１に示されるように、このような無し
きい値反強誘電性混合液晶を用いると、低電圧駆動かつ
階調表示が可能となることがわかる。

【０２９４】また、このような低電圧駆動の無しきい値
反強誘電性混合液晶を、デジタル方式で駆動するソース
信号線駆動回路を有する液晶表示装置に用いた場合に
も、Ｄ／Ａ変換回路の出力電圧を下げることができるの
で、Ｄ／Ａ変換回路の動作電源電圧を下げることがで
き、ドライバの動作電源電圧を低くすることができる。
よって、液晶表示装置の低消費電力化および高信頼性が
実現できる。

【０２９５】よって、このような低電圧駆動の無しきい
値反強誘電性混合液晶を用いることは、比較的ＬＤＤ領
域（低濃度不純物領域）の長さが小さいＴＦＴ（例え
ば、０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎｍ）を
用いる場合においても有効である。

【０２９６】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。また、液晶表
示装置の駆動方法を線順次駆動とすることにより、画素
への階調電圧の書き込み期間（ピクセルフィードピリオ
ド）を長くし、保持容量が小くてもそれを補うようにし
てもよい。

【０２９７】なお、このような無しきい値反強誘電性混
合液晶を用いることによって低電圧駆動が実現されるの
で、液晶表示装置の低消費電力が実現される。

【０２９８】（実施例５）本願発明のＤ／Ａ変換回路は
様々な半導体装置（アクティブマトリクス型液晶表示装
置、ＥＬ表示装置）に用いることができる。また、それ
ら半導体装置を表示媒体として組み込んだ電子機器全て
に本願発明を実施できる。

【０２９９】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、カーナビゲーション、パーソナルコン
ピュータ、携帯情報端末（モバイルコンピュータ、携帯
電話または電子書籍等）などが挙げられる。それらの一
例を図１２乃至図１４に示す。

【０３００】図１２（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示装置２
００３、キーボード２００４で構成される。本願発明を
画像入力部２００２、表示装置２００３やその他の信号
制御回路に適用することができる。

【０３０１】図１２（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本願発明を表示装置２１０２、音声
入力部２１０３やその他の信号制御回路に適用すること
ができる。

【０３０２】図１２（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示装置２２０５で構成される。本願発明は表示装置２２
０５やその他の信号制御回路に適用できる。

【０３０３】図１２（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示装置２３０２、アーム部２３
０３で構成される。本願発明は表示装置２３０２やその
他の信号制御回路に適用することができる。

【０３０４】図１２（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いる装置であり、本
体２４０１、表示装置２４０２、スピーカ部２４０３、
記録媒体２４０４、操作スイッチ２４０５で構成され
る。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｉ
ｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用
い、音楽鑑賞や映画鑑賞やゲームやインターネットを行
うことができる。本願発明は表示装置２４０２やその他
の信号制御回路に適用することができる。

【０３０５】図１２（Ｆ）はデジタルカメラであり、本
体２５０１、表示装置２５０２、接眼部２５０３、操作
スイッチ２５０４、受像部（図示しない）で構成され
る。本願発明を表示装置２５０２やその他の信号制御回
路に適用することができる。

【０３０６】図１３（Ａ）はフロント型プロジェクター
であり、光源光学系及び表示装置２６０１、スクリーン
２６０２で構成される。図１３（Ａ）において表示装置
はアクティブマトリクス型液晶表示装置である。本願発
明は表示装置やその他の信号制御回路に適用することが
できる。

【０３０７】図１３（Ｂ）はリア型プロジェクターであ
り、本体２７０１、光源光学系及び表示装置２７０２、
ミラー２７０３、スクリーン２７０４で構成される。図
１３（Ｂ）において表示装置はアクティブマトリクス型
液晶表示装置である。本願発明は表示装置やその他の信
号制御回路に適用することができる。

【０３０８】なお、図１３（Ｃ）は、図１３（Ａ）及び
図１３（Ｂ）中における光源光学系及び表示装置２６０
１、２７０２の構造の一例を示した図である。光源光学
系及び表示装置２６０１、２７０２は、光源光学系２８
０１、ミラー２８０２、２８０４〜２８０６、ダイクロ
イックミラー２８０３、光学系２８０７、表示装置２８
０８、位相差板２８０９、投射光学系２８１０で構成さ
れる。投射光学系２８１０は、投射レンズを備えた複数
の光学レンズで構成される。この構成は、表示装置２８
０８を三つ使用しているため三板式と呼ばれている。ま
た、図１３（Ｃ）中において矢印で示した光路に実施者
が適宜、光学レンズや、偏光機能を有するフィルムや、
位相差を調節するためのフィルム、ＩＲフィルム等を設
けてもよい。

【０３０９】また、図１３（Ｄ）は、図１３（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図１３（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等を設
けてもよい。

【０３１０】図１３（Ｃ）は三板式の例を示したが、図
１４（Ａ）は単板式の一例を示した図である。図１４
（Ａ）に示した光源光学系及び表示装置は、光源光学系
２９０１、表示装置２９０２、投射光学系２９０３で構
成される。投射光学系２９０３は、投射レンズを備えた
複数の光学レンズで構成される。図１４（Ａ）に示した
光源光学系及び表示装置は図１３（Ａ）及び図１３
（Ｂ）中における光源光学系及び表示装置２６０１、２
７０２に適用できる。また、光源光学系２９０１は図１
３（Ｄ）に示した光源光学系を用いればよい。なお、表
示装置２９０２にはカラーフィルター（図示しない）が
設けられており、表示映像をカラー化している。

【０３１１】また、図１４（Ｂ）に示した光源光学系及
び表示装置は、図１４（Ａ）の応用例であり、カラーフ
ィルターを設ける代わりに、ＲＧＢの回転カラーフィル
ター円板２９０５を用いて表示映像をカラー化してい
る。図１４（Ｂ）に示した光源光学系及び表示装置は図
１３（Ａ）及び図１３（Ｂ）中における光源光学系及び
表示装置２６０１、２７０２に適用できる。

【０３１２】また、図１４（Ｃ）に示した光源光学系及
び表示装置は、カラーフィルターレス単板式と呼ばれて
いる。この方式は、表示装置２９１６にマイクロレンズ
アレイ２９１５を設け、ダイクロイックミラー（緑）２
９１２、ダイクロイックミラー（赤）２９１３、ダイク
ロイックミラー（青）２９１４を用いて表示映像をカラ
ー化している。投射光学系２９１７は、投射レンズを備
えた複数の光学レンズで構成される。図１４（Ｃ）に示
した光源光学系及び表示装置は図１３（Ａ）及び図１３
（Ｂ）中における光源光学系及び表示装置２６０１、２
７０２に適用できる。また、光源光学系２９１１として
は、光源の他に結合レンズ、コリメータレンズを用いた
光学系を用いればよい。

【０３１３】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜４のどの
ような組み合わせからなる構成を用いても実現すること
ができる。

【０３１４】（実施例６）本実施例では、本願発明のＤ
／Ａ変換回路を有するＥＬ（エレクトロルミネッセン
ス）表示装置を作製した例について説明する。なお、図
１８（Ａ）は本願発明のＤ／Ａ変換回路を有するＥＬ表
示装置の上面図であり、図１８（Ｂ）はその断面図であ
る。

【０３１５】図１８（Ａ）、（Ｂ）において、４００１
は基板、４００２は画素部、４００３はソース信号線駆
動回路、４００４はゲート信号線駆動回路であり、それ
ぞれの駆動回路は配線４００５を経てＦＰＣ（フレキシ
ブルプリントサーキット）４００６に至り、外部機器へ
と接続される。

【０３１６】このとき、画素部４００２、ソース信号線
駆動回路４００３及びゲート信号線駆動回路４００４を
囲むようにして第１シール材４１０１、カバー材４１０
２、充填材４１０３及び第２シール材４１０４が設けら
れている。

【０３１７】図１８（Ｂ）は図１８（Ａ）をＡ−Ａ’で
切断した断面図に相当し、基板４００１の上にソース信
号線駆動回路４００３に含まれる駆動ＴＦＴ（但し、こ
こではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示
している。）４２０１及び画素部４００２に含まれる電
流制御用ＴＦＴ（ＥＬ素子への電流を制御するＴＦＴ）
４２０２が形成されている。

【０３１８】本実施例では、駆動ＴＦＴ４２０１には公
知の方法で作製されたｐチャネル型ＴＦＴまたはｎチャ
ネル型ＴＦＴが用いられ、電流制御用ＴＦＴ４２０２に
は公知の方法で作製されたｐチャネル型ＴＦＴが用いら
れる。また、画素部４００２には電流制御用ＴＦＴ４２
０２のゲートに接続された保持容量（図示せず）が設け
られる。

【０３１９】駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０
２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３
０１が形成され、その上に画素ＴＦＴ４２０２のドレイ
ンと電気的に接続する画素電極（陽極）４３０２が形成
される。画素電極４３０２としては仕事関数の大きい透
明導電膜が用いられる。透明導電膜としては、酸化イン
ジウムと酸化スズとの化合物、酸化インジウムと酸化亜
鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウ
ムを用いることができる。また、前記透明導電膜にガリ
ウムを添加したものを用いても良い。

【０３２０】そして、画素電極４３０２の上には絶縁膜
４３０３が形成され、絶縁膜４３０３は画素電極４３０
２の上に開口部が形成されている。この開口部におい
て、画素電極４３０２の上にはＥＬ（エレクトロルミネ
ッセンス）層４３０４が形成される。ＥＬ層４３０４は
公知の有機ＥＬ材料または無機ＥＬ材料を用いることが
できる。また、有機ＥＬ材料には低分子系（モノマー
系）材料と高分子系（ポリマー系）材料があるがどちら
を用いても良い。

【０３２１】ＥＬ層４３０４の形成方法は公知の蒸着技
術もしくは塗布法技術を用いれば良い。また、ＥＬ層の
構造は正孔注入層、正孔輸送層、発光層、電子輸送層ま
たは電子注入層を自由に組み合わせて積層構造または単
層構造とすれば良い。

【０３２２】ＥＬ層４３０４の上には遮光性を有する導
電膜（代表的にはアルミニウム、銅もしくは銀を主成分
とする導電膜またはそれらと他の導電膜との積層膜）か
らなる陰極４３０５が形成される。また、陰極４３０５
とＥＬ層４３０４の界面に存在する水分や酸素は極力排
除しておくことが望ましい。従って、真空中で両者を連
続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲
気で形成し、酸素や水分に触れさせないまま陰極４３０
５を形成するといった工夫が必要である。本実施例では
マルチチャンバー方式（クラスターツール方式）の成膜
装置を用いることで上述のような成膜を可能とする。

【０３２３】そして陰極４３０５は４３０６で示される
領域において配線４００５に電気的に接続される。配線
４００５は陰極４３０５に所定の電圧を与えるための配
線であり、異方導電性フィルム４３０７を介してＦＰＣ
４００６に電気的に接続される。

【０３２４】以上のようにして、画素電極（陽極）４３
０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素
子が形成される。このＥＬ素子は、第１シール材４１０
１及び第２シール材４１０４によって基板４００１に貼
り合わされたカバー材４１０２で囲まれ、充填材４１０
３により封入されている。

【０３２５】カバー材４１０２としては、ガラス材、金
属材（代表的にはステンレス材）、セラミックス材、プ
ラスチック材（プラスチックフィルムも含む）を用いる
ことができる。プラスチック材としては、ＦＲＰ（Ｆｉ
ｂｅｒｇｌａｓｓ−ＲｅｉｎｆｏｒｃｅｄＰｌａｓｔ
ｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィル
ム、マイラーフィルム、ポリエステルフィルムまたはア
クリル樹脂フィルムを用いることができる。また、アル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることもできる。

【０３２６】但し、ＥＬ素子からの光の放射方向がカバ
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。

【０３２７】また、充填材４１０３としては紫外線硬化
樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポ
リビニルクロライド）、アクリル、ポリイミド、エポキ
シ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラ
ル）またはＥＶＡ（エチレンビニルアセテート）を用い
ることができる。この充填材４１０３の内部に吸湿性物
質（好ましくは酸化バリウム）もしくは酸素を吸着しう
る物質を設けておくとＥＬ素子の劣化を抑制できる。

【０３２８】また、充填材４１０３の中にスペーサを含
有させてもよい。このとき、スペーサを酸化バリウムで
形成すればスペーサ自体に吸湿性をもたせることが可能
である。また、スペーサを設けた場合、スペーサからの
圧力を緩和するバッファ層として陰極４３０５上に樹脂
膜を設けることも有効である。

【０３２９】また、配線４００５は異方導電性フィルム
４３０７を介してＦＰＣ４００６に電気的に接続され
る。配線４００５は画素部４００２、ソース信号線駆動
回路４００３及びゲート信号線駆動回路４００４に送ら
れる信号をＦＰＣ４００６に伝え、ＦＰＣ４００６によ
り外部機器と電気的に接続される。

【０３３０】また、本実施例では第１シール材４１０１
の露呈部及びＦＰＣ４００６の一部を覆うように第２シ
ール材４１０４を設け、ＥＬ素子を徹底的に外気から遮
断する構造となっている。こうして図１８（Ｂ）の断面
構造を有するＥＬ表示装置となる。

【０３３１】ここで画素部のさらに詳細な断面構造を図
１９に、上面構造を図２０（Ａ）に、回路図を図２０
（Ｂ）に示す。図１９、図２０（Ａ）及び図２０（Ｂ）
では共通の符号を用いるので互いに参照すれば良い。

【０３３２】図１９において、基板４４０１上に設けら
れたスイッチング用ＴＦＴ４４０２は、公知の方法を用
いて作製されたｎチャネル型ＴＦＴである。また、４４
０３で示される配線は、スイッチング用ＴＦＴ４４０２
のゲート電極４４０４a、４４０４bを電気的に接続する
ゲート配線である。

【０３３３】なお、本実施例ではチャネル形成領域が二
つ形成されるダブルゲート構造としているが、チャネル
形成領域が一つ形成されるシングルゲート構造もしくは
三つ形成されるトリプルゲート構造であっても良い。

【０３３４】また、スイッチング用ＴＦＴ４４０２のド
レイン配線４４０５は電流制御用ＴＦＴ４４０６のゲー
ト電極４４０７に電気的に接続されている。なお、電流
制御用ＴＦＴ４４０６は公知の方法を用いて作製された
ｐチャネル型ＴＦＴである。なお、本実施例ではシング
ルゲート構造としているが、ダブルゲート構造もしくは
トリプルゲート構造であっても良い。

【０３３５】スイッチング用ＴＦＴ４４０２及び電流制
御用ＴＦＴ４４０６の上には第１パッシベーション膜４
４０８が設けられ、その上に樹脂からなる平坦化膜４４
０９が形成される。平坦化膜４４０９を用いてＴＦＴに
よる段差を平坦化することは非常に重要である。後に形
成されるＥＬ層は非常に薄いため、段差が存在すること
によって発光不良を起こす場合がある。従って、ＥＬ層
をできるだけ平坦面に形成しうるように画素電極を形成
する前に平坦化しておくことが望ましい。

【０３３６】また、４４１０は透明導電膜からなる画素
電極（ＥＬ素子の陽極）であり、電流制御用ＴＦＴ４４
０６のドレイン配線４４１７に電気的に接続される。透
明導電膜としては、酸化インジウムと酸化スズとの化合
物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、
酸化スズまたは酸化インジウムを用いることができる。
また、前記透明導電膜にガリウムを添加したものを用い
ても良い。

【０３３７】画素電極４４１０の上にはＥＬ層４４１１
が形成される。なお、図１９では一画素しか図示してい
ないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の
各色に対応したＥＬ層を作り分けている。また、本実施
例では蒸着法により低分子系有機ＥＬ材料を形成してい
る。具体的には、正孔注入層として２０ｎｍ厚の銅フタ
ロシアニン（ＣｕＰｃ）膜を設け、その上に発光層とし
て７０ｎｍ厚のトリス−８−キノリノラトアルミニウム
錯体（Ａｌｑ₃）膜を設けた積層構造としている。Ａｌ
ｑ₃にキナクリドン、ペリレンもしくはＤＣＭ１といっ
た蛍光色素を添加することで発光色を制御することがで
きる。

【０３３８】但し、以上の例はＥＬ層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。例えば、本実施例では低分子系有機ＥＬ材料をＥＬ
層として用いる例を示したが、高分子系有機ＥＬ材料を
用いても良い。また、電荷輸送層や電荷注入層として炭
化珪素等の無機材料を用いることも可能である。これら
の有機ＥＬ材料や無機材料は公知の材料を用いることが
できる。

【０３３９】次に、ＥＬ層４４１１の上には導電膜から
なる陰極４４１２が設けられる。本実施例の場合、導電
膜としてアルミニウムとリチウムとの合金膜を用いる。
勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合金
膜）を用いても良い。陰極材料としては、周期表の１族
もしくは２族に属する元素からなる導電膜もしくはそれ
らの元素を添加した導電膜を用いれば良い。

【０３４０】この陰極４４１２まで形成された時点でＥ
Ｌ素子４４１３が完成する。なお、ここでいうＥＬ素子
４４１３は、画素電極（陽極）４４１０、ＥＬ層４４１
１及び陰極４４１２で形成されたコンデンサを指す。

【０３４１】次に、本実施例における画素の上面構造を
図２０（Ａ）を用いて説明する。スイッチング用ＴＦＴ
４４０２のソース領域はソース配線（ソース信号線）４
４１５に接続され、ドレイン領域はドレイン配線４４０
５に接続される。また、ドレイン配線４４０５は電流制
御用ＴＦＴ４４０６のゲート電極４４０７に電気的に接
続される。また、電流制御用ＴＦＴ４４０６のソース領
域は電源供給線４４１６に電気的に接続され、ドレイン
領域はドレイン配線４４１７に電気的に接続される。ま
た、ドレイン配線４４１７は点線で示される画素電極
（陽極）４４１８に電気的に接続される。

【０３４２】このとき、４４１９で示される領域には保
持容量が形成される。保持容量４４１９は、電源供給線
４４１６と電気的に接続された半導体膜４４２０、ゲー
ト絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極
４４０７との間で形成される。また、ゲート電極４４０
７、第１層間絶縁膜と同一の層（図示せず）及び電源供
給線４４１６で形成される容量も保持容量として用いる
ことが可能である。

【０３４３】（実施例７）本実施例では、実施例６とは
異なる画素構造を有したＥＬ表示装置について説明す
る。説明には図２１を用いる。なお、図２０と同一の符
号が付してある部分については実施例６の説明を参照す
れば良い。

【０３４４】図２１において電流制御用ＴＦＴ４５０１
は公知の方法を用いて作製されたｎチャネル型ＴＦＴで
ある。勿論、電流制御用ＴＦＴ４５０１のゲート電極４
５０２はスイッチング用ＴＦＴ４４０２のドレイン配線
４４０５に電気的に接続されている。また、電流制御用
ＴＦＴ４５０１のドレイン配線４５０３は画素電極４５
０４に電気的に接続されている。

【０３４５】本実施例では、導電膜からなる画素電極４
５０４がＥＬ素子４５０７の陰極として機能する。具体
的には、アルミニウムとリチウムとの合金膜を用いる
が、周期表の１族もしくは２族に属する元素からなる導
電膜もしくはそれらの元素を添加した導電膜を用いれば
良い。

【０３４６】画素電極４５０４の上にはＥＬ層４５０５
が形成される。なお、図２１では一画素しか図示してい
ないが、本実施例ではＧ（緑）に対応したＥＬ層を蒸着
法及び塗布法（好ましくはスピンコーティング法）によ
り形成している。具体的には、電子注入層として２０ｎ
ｍ厚のフッ化リチウム（ＬｉＦ）膜を設け、その上に発
光層として７０ｎｍ厚のＰＰＶ（ポリパラフェニレンビ
ニレン）膜を設けた積層構造としている。

【０３４７】次に、ＥＬ層４５０５の上には透明導電膜
からなる陽極４５０６が設けられる。本実施例の場合、
透明導電膜として酸化インジウムと酸化スズとの化合物
もしくは酸化インジウムと酸化亜鉛との化合物からなる
導電膜を用いる。

【０３４８】この陽極４５０６まで形成された時点でＥ
Ｌ素子４５０７が完成する。なお、ここでいうＥＬ素子
４５０７は、画素電極（陰極）４５０４、ＥＬ層４５０
５及び陽極４５０６で形成されたコンデンサを指す。

【０３４９】ＥＬ素子４５０７に加える電圧が１０Ｖ以
上といった高電圧の場合には、電流制御用ＴＦＴ４５０
１においてホットキャリア効果による劣化が顕在化して
くる。このような場合に、電流制御用ＴＦＴ４５０１が
ＬＤＤ領域４５０９を有するｎチャネル型ＴＦＴである
ことは有効である。

【０３５０】また、本実施例の電流制御用ＴＦＴ４５０
１はゲート電極４５０２とＬＤＤ領域４５０９との間に
ゲート容量と呼ばれる寄生容量を形成する。このゲート
容量を調節することで図２０（Ａ）、（Ｂ）に示した保
持容量４４１９と同等の機能を持たせることも可能であ
る。特に、ＥＬ表示装置をデジタル駆動方式で動作させ
る場合においては、保持容量のキャパシタンスがアナロ
グ駆動方式で動作させる場合よりも小さくて済むため、
ゲート容量で保持容量を代用しうる。

【０３５１】なお、ＥＬ素子に加える電圧が１０Ｖ以
下、好ましくは５Ｖ以下となった場合、上記ホットキャ
リア効果による劣化はさほど問題とならなくなるため、
図２１においてＬＤＤ領域４５０９を省略した構造のｎ
チャネル型ＴＦＴを用いても良い。

【０３５２】（実施例８）本実施例では、実施例６もし
くは実施例７に示したＥＬ表示装置の画素部に用いるこ
とができる画素構造の例を図２２（Ａ）〜（Ｃ）に示
す。なお、本実施例において、４６０１はスイッチング
用ＴＦＴ４６０２のソース配線（ソース信号線）、４６
０３はスイッチング用ＴＦＴ４６０２のゲート配線（ゲ
ート信号線）、４６０４は電流制御用ＴＦＴ、４６０５
はコンデンサ、４６０６、４６０８は電源供給線、４６
０７はＥＬ素子とする。

【０３５３】図２２（Ａ）は、二つの画素間で電源供給
線４６０６を共通とした場合の例である。即ち、二つの
画素が電源供給線４６０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。

【０３５４】また、図２２（Ｂ）は、電源供給線４６０
８をゲート配線４６０３と平行に設けた場合の例であ
る。なお、図２２（Ｂ）では電源供給線４６０８とゲー
ト配線４６０３とが重ならないように設けた構造となっ
ているが、両者が異なる層に形成される配線であれば、
絶縁膜を介して重なるように設けることもできる。この
場合、電源供給線４６０８とゲート配線４６０３とで専
有面積を共有させることができるため、画素部をさらに
高精細化することができる。

【０３５５】また、図２２（Ｃ）は、図２２（Ｂ）の構
造と同様に電源供給線４６０８をゲート配線４６０３と
平行に設け、さらに、二つの画素を電源供給線４６０８
を中心に線対称となるように形成する点に特徴がある。
また、電源供給線４６０８をゲート配線４６０３のいず
れか一方と重なるように設けることも有効である。この
場合、電源供給線の本数を減らすことができるため、画
素部をさらに高精細化することができる。

【０３５６】（実施例９）本実施例では、本願発明を実
施したＥＬ表示装置の画素構造の例を図２３（Ａ）、
（Ｂ）に示す。なお、本実施例において、４７０１はス
イッチング用ＴＦＴ４７０２のソース配線（ソース信号
線）、４７０３はスイッチング用ＴＦＴ４７０２のゲー
ト配線（ゲート信号線）、４７０４は電流制御用ＴＦ
Ｔ、４７０５はコンデンサ（省略することも可能）、４
７０６は電源供給線、４７０７は電源制御用ＴＦＴ、４
７０８はＥＬ素子、４７０９は電源制御用ゲート配線と
する。電源制御用ＴＦＴ４７０７の動作については特願
平１１−３４１２７２号を参照すると良い。

【０３５７】また、本実施例では電源制御用ＴＦＴ４７
０７を電流制御用ＴＦＴ４７０４とＥＬ素子４７０８と
の間に設けているが、電源制御用ＴＦＴ４７０７とＥＬ
素子４７０８との間に電流制御用ＴＦＴ４７０４が設け
られた構造としても良い。また、電源制御用ＴＦＴ４７
０７は電流制御用ＴＦＴ４７０４と同一構造とするか、
同一の活性層で直列させて形成するのが好ましい。

【０３５８】また、図２３（Ａ）は、二つの画素間で電
源供給線４７０６を共通とした場合の例である。即ち、
二つの画素が電源供給線４７０６を中心に線対称となる
ように形成されている点に特徴がある。この場合、電源
供給線の本数を減らすことができるため、画素部をさら
に高精細化することができる。

【０３５９】また、図２３（Ｂ）は、ゲート配線４７０
３と平行に電源供給線４７１０を設け、ソース配線４７
０１と平行に電源制御用ゲート配線４７１１を設けた場
合の例である。なお、図２３（Ｂ）では電源供給線４７
１０とゲート配線４７０３とが重ならないように設けた
構造となっているが、両者が異なる層に形成される配線
であれば、絶縁膜を介して重なるように設けることもで
きる。この場合、電源供給線４７１０とゲート配線４７
０３とで専有面積を共有させることができるため、画素
部をさらに高精細化することができる。

【０３６０】（実施例１０）本実施例では、本願発明を
実施したＥＬ表示装置の画素構造の例を図２４（Ａ）、
（Ｂ）に示す。なお、本実施例において、４８０１はス
イッチング用ＴＦＴ４８０２のソース配線（ソース信号
線）、４８０３はスイッチング用ＴＦＴ４８０２のゲー
ト配線（ゲート信号線）、４８０４は電流制御用ＴＦ
Ｔ、４８０５はコンデンサ（省略することも可能）、４
８０６は電源供給線、、４８０７は消去用ＴＦＴ、４８
０８は消去用ゲート配線、４８０９はＥＬ素子とする。
消去用ＴＦＴ４８０７の動作については特願平１１−３
３８７８６号を参照すると良い。

【０３６１】消去用ＴＦＴ４８０７のドレインは電流制
御用ＴＦＴ４８０４のゲート電極に接続され、電流制御
用ＴＦＴ４８０４のゲート電圧を強制的に変化させるこ
とができるようになっている。なお、消去用ＴＦＴ４８
０７はｎチャネル型ＴＦＴとしてもｐチャネル型ＴＦＴ
としても良いが、オフ電流を小さくできるようにスイッ
チング用ＴＦＴ４８０２と同一構造とすることが好まし
い。

【０３６２】また、図２４（Ａ）は、二つの画素間で電
源供給線４８０６を共通とした場合の例である。即ち、
二つの画素が電源供給線４８０６を中心に線対称となる
ように形成されている点に特徴がある。この場合、電源
供給線の本数を減らすことができるため、画素部をさら
に高精細化することができる。

【０３６３】また、図２４（Ｂ）は、ゲート配線４８０
３と平行に電源供給線４８１０を設け、ソース配線４８
０１と平行に消去用ゲート配線４８１１を設けた場合の
例である。なお、図２４（Ｂ）では電源供給線４８１０
とゲート配線４８０３とが重ならないように設けた構造
となっているが、両者が異なる層に形成される配線であ
れば、絶縁膜を介して重なるように設けることもでき
る。この場合、電源供給線４８１０とゲート配線４８０
３とで専有面積を共有させることができるため、画素部
をさらに高精細化することができる。

【０３６４】（実施例１１）本願発明のＤ／Ａ変換回路
を用いたＥＬ表示装置は画素内にいくつのＴＦＴを設け
た構造としても良い。例えば、四つ乃至六つまたはそれ
以上のＴＦＴを設けても構わない。本願発明はＥＬ表示
装置の画素構造に限定されずに実施することが可能であ
る。

【０３６５】（実施例１２）本実施例は、本願発明のＤ
／Ａ変換回路を用いた電子機器の、実施例５とは異なる
例について説明する。

【０３６６】図２５（Ａ）はディスプレイであり、筐体
２６０１、支持台２６０２、表示装置２６０３等を含
む。本願発明は表示装置２６０３やその他の信号制御回
路に適用することができる。

【０３６７】図２５（Ｂ）は頭部取り付け型のディスプ
レイの一部（右片側）であり、本体２７０１、信号ケー
ブル２７０２、頭部固定バンド２７０３、スクリーン部
２７０４、光学系２７０５、表示装置２７０６等を含
む。本願発明は表示装置２７０６やその他の信号制御回
路に適用できる。

【０３６８】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜４、６〜
１１のどのような組み合わせからなる構成を用いても実
現することができる。

【０３６９】

【発明の効果】

【０３７０】本願発明のＤＡＣでは、従来のＤＡＣのよ
うにデジタル信号のビット数と同じ数のスイッチまたは
階調電圧線を設ける必要はない。よってＤＡＣの面積を
抑えることが可能になり、駆動回路及び半導体装置の小
型化が可能になった。

【０３７１】また従来のＤＡＣではデジタル信号のビッ
ト数が増えると、スイッチの数は指数関数的に増加させ
る必要があった。しかし本願発明ではｎビットのデジタ
ル信号を変換させる場合、スイッチの数は２ｎ個となっ
た。このようにビット数が増えても、従来のＤＡＣに比
べてスイッチ数の増加を抑えることが可能になり、駆動
回路、半導体装置の小型化が可能になった。

【０３７２】また、ＤＡＣ自体の面積が抑えられるの
で、画素数を増加させる、つまりはソース信号線を増加
させることによって、Ｄ／Ａ変換回路の数が増加して
も、駆動回路の面積が抑えられ、高精細な半導体装置の
作製が可能になった。

【０３７３】また容量分割型ＤＡＣとは違い、容量に電
荷を蓄える期間と、容量に蓄えた電荷を放電してＧＮＤ
（グラウンド）と同じ電荷にリセットする期間とが必要
ではなくなるため、容量分割型ＤＡＣと比較して動作速
度が速くなった。

【０３７４】

【図面の簡単な説明】

【図１】本願発明のＤＡＣの回路図。

【図２】本願発明のＤＡＣの回路図。

【図３】本願発明のＤＡＣを用いたアクティブマトリ
クス液晶表示装置の概略ブロック図。

【図４】本願発明のＤＡＣの回路図。

【図５】本願発明のＤＡＣの詳しい回路図。

【図６】本願発明のＤＡＣに用いられるスイッチおよ
び抵抗の回路図。

【図７】本願発明のＤＡＣに用いられるスイッチおよ
び抵抗を構成するＴＦＴの上面図。

【図８】ＴＦＴの作製工程を示す断面図。

【図９】ＴＦＴの作製工程を示す断面図。

【図１０】ＴＦＴの作製工程を示す断面図。

【図１１】無しきい値反強誘電性混合液晶の印加電圧
に対する光透過率の特性を示す図。

【図１２】本願発明の半導体装置を組み込んだ電子機
器の概略図。

【図１３】本願発明の半導体装置を用いた三板式フロ
ントプロジェクタおよびリアプロジェクタの概略構成
図。

【図１４】本願発明の半導体装置を用いた単板式プロ
ジェクタの概略構成図。

【図１５】従来のデジタル駆動方式のアクティブマト
リクス型液晶表示装置の構造の概略図。

【図１６】従来のＤＡＣの回路図。

【図１７】従来のＤＡＣの回路図。

【図１８】本願発明の半導体装置の１つであるＥＬ表
示装置の上面図及び断面図。

【図１９】本願発明の半導体装置の１つであるＥＬ表
示装置の断面図。

【図２０】本願発明の半導体装置の１つであるＥＬ表
示装置の上面図及び回路図。

【図２１】本願発明の半導体装置の１つであるＥＬ表
示装置の画素部の断面図。

【図２２】本願発明の半導体装置の１つであるＥＬ表
示装置の回路図。

【図２３】本願発明の半導体装置の１つであるＥＬ表
示装置の画素部の回路図。

【図２４】本願発明の半導体装置の１つであるＥＬ表
示装置の画素部の回路図。

【図２５】本願発明の半導体装置を組み込んだ電子機
器の概略図。

【符号の説明】

３０１ソース信号線駆動回路Ａ３０２ソース信号線駆動回路Ｂ３０３ゲート信号線駆動回路３０４画素部３０５デジタルビデオデータ分割回路

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 3/36 Ｈ０１Ｌ 29/786 Ｈ０３Ｋ 17/00 ＧＨ０３Ｋ 17/00 17/693 Ｃ 17/693 Ｈ０１Ｌ 29/78 ６１４

Claims

【特許請求の範囲】

【請求項１】ｎ個の抵抗Ａ₀、Ａ₁、…、Ａ_n-1と、ｎ個の抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1と、互いに異なる電位に保たれた２つの電源電圧線Ｌ及び電
源電圧線Ｈと、ｎ個のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1と、ｎ個のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1と、出力線と、を有するＤ／Ａ変換回路であって、前記ｎ個の抵抗Ａ₀、Ａ₁、…、Ａ_n-1の抵抗値はそれぞ
れＲ、２Ｒ、…、２^n-1Ｒ（ｎは１以上の自然数、Ｒは
正数）であり、前記ｎ個の抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1の抵抗値は、それ
ぞれＲ、２Ｒ、…、２ⁿ ^-1Ｒであり、前記ｎ個の抵抗Ａ₀、Ａ₁、…、Ａ_n-1のそれぞれの両端
部は、前記ｎ個のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷ
ａ_n-1のそれぞれの一端部と前記出力線とに接続されて
おり、前記ｎ個の抵抗Ａ₀、Ａ₁、…、Ａ_n-1のそれぞれ
とは接続されていない前記ｎ個のスイッチＳＷａ₀、Ｓ
Ｗａ₁、…、ＳＷａ_n-1のそれぞれの一端部は、前記電源
電圧線Ｌに接続されており、前記ｎ個の抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のそれぞれの両端
部は、前記ｎ個のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷ
ｂ_n-1のそれぞれの一端部と前記出力線とに接続されて
おり、前記ｎ個の抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のそれぞれ
とは接続されていない前記ｎ個のスイッチＳＷｂ₀、Ｓ
Ｗｂ₁、…、ＳＷｂ_n-1のそれぞれの一端部は、前記電源
電圧線Ｈに接続されており、前記ｎ個のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1
及び前記ｎ個のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ
_n-1は、外部から入力されるｎビットのデジタル信号に
よって制御され、かつ前記ｎ個のスイッチＳＷａ₀、Ｓ
Ｗａ₁、…、ＳＷａ_n-1に入力される前記ｎビットのデジ
タル信号の反転信号が、それぞれ前記ｎ個のスイッチＳ
Ｗｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1に入力され、前記出力
線からアナログ階調電圧信号が出力されることを特徴と
するＤ／Ａ変換回路。
【請求項２】請求項１において、前記スイッチＳＷ
ａ₀、ＳＷａ₁、…、ＳＷａ_n-1は薄膜トランジスタを有
することを特徴とするＤ／Ａ変換回路。
【請求項３】請求項１または請求項２において、前記ス
イッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1は薄膜トラン
ジスタを有することを特徴とするＤ／Ａ変換回路。
【請求項４】請求項２または請求項３において、前記薄
膜トランジスタは、Ｎチャネル型薄膜トランジスタまた
はＰチャネル型薄膜トランジスタの少なくとも１つであ
ることを特徴とするＤ／Ａ変換回路。
【請求項５】互いに異なる電位に保たれた２つの電源電
圧線Ｌ及び電源電圧線Ｈと、薄膜トランジスタを有するｎ個のスイッチＳＷａ₀、Ｓ
Ｗａ₁、…、ＳＷａ_n-1と、薄膜トランジスタを有するｎ個のスイッチＳＷｂ₀、Ｓ
Ｗｂ₁、…、ＳＷｂ_n-1と、出力線と、を有するＤ／Ａ変換回路であって、前記薄膜トランジスタは、ゲート電極と、ソース領域、
ドレイン領域およびチャネル形成領域を有する活性層
と、前記ゲート電極と前記活性層との間に設けられた絶
縁膜と、を有し、前記薄膜トランジスタは、一般式が２^n-1Ｒ（ｎは１以
上の自然数、Ｒは正数）で表される内部抵抗の抵抗値を
有しており、前記ｎ個のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1
のそれぞれの両端部は、一方は前記電源電圧線Ｌに、も
う一方は前記出力線に接続され、前記ｎ個のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1
のそれぞれの両端部は、一方は前記電源電圧線Ｈに、も
う一方は前記出力線に接続され、前記ｎ個のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1
及び前記ｎ個のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ
_n-1は、外部から入力されるｎビットのデジタル信号に
よって制御され、かつ前記ｎ個のスイッチＳＷａ₀、Ｓ
Ｗａ₁、…、ＳＷａ_n-1に入力される前記ｎビットのデジ
タル信号の反転信号が、それぞれ前記ｎ個のスイッチＳ
Ｗｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1に入力され、前記出力
線からアナログ階調電圧信号が出力されることを特徴と
するＤ／Ａ変換回路。
【請求項６】請求項５において、前記薄膜トランジスタ
の内部抵抗の抵抗値は、前記チャネル形成領域のチャネ
ル幅Ｗによって決まることを特徴とするＤ／Ａ変換回
路。
【請求項７】請求項５において、前記薄膜トランジスタ
の内部抵抗の抵抗値は、前記チャネル形成領域の長さＬ
によって決まることを特徴とするＤ／Ａ変換回路。
【請求項８】請求項５において、前記薄膜トランジスタ
は、Ｎチャネル型薄膜トランジスタまたはＰチャネル型
薄膜トランジスタの少なくとも１つであることを特徴と
するＤ／Ａ変換回路。
【請求項９】ｎ個の抵抗Ａ₀、Ａ₁、…、Ａ_n-1と、ｎ個の抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1と、互いに異なる電位に保たれた２つの電源電圧線Ｌ及び電
源電圧線Ｈと、ｎ個のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1と、ｎ個のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1と、出力線と、を有するＤ／Ａ変換回路であって、前記ｎ個の抵抗Ａ₀、Ａ₁、…、Ａ_n-1の抵抗値は、それ
ぞれＲ、２Ｒ、…、２ⁿ ^-1Ｒ（ｎは１以上の自然数、Ｒ
は正数）であり、前記ｎ個の抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1の抵抗値は、それ
ぞれＲ、２Ｒ、…、２ⁿ ^-1Ｒであり、前記ｎ個の抵抗Ａ₀、Ａ₁、…、Ａ_n-1のそれぞれの両端
部は、前記ｎ個のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷ
ａ_n-1のそれぞれの一端部と前記電源電圧線Ｌとに接続
されており、前記ｎ個の抵抗Ａ₀、Ａ₁、…、Ａ_n-1のそ
れぞれとは接続されていない前記ｎ個のスイッチＳＷａ
₀、ＳＷａ₁、…、ＳＷａ_n-1のそれぞれの一端部は、前
記出力線に接続されており、前記ｎ個の抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のそれぞれの両端
部は、前記ｎ個のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷ
ｂ_n-1のそれぞれの一端部と前記電源電圧線Ｈとに接続
されており、前記ｎ個の抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のそ
れぞれとは接続されていない前記ｎ個のスイッチＳＷｂ
₀、ＳＷｂ₁、…、ＳＷｂ_n-1のそれぞれの一端部は、前
記出力線に接続されており、前記ｎ個のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1
及び前記ｎ個のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ
_n-1は、外部から入力されるｎビットのデジタル信号に
よって制御され、かつ前記ｎ個のスイッチＳＷａ₀、Ｓ
Ｗａ₁、…、ＳＷａ_n-1に入力される前記ｎビットのデジ
タル信号の反転信号が、それぞれ前記ｎ個のスイッチＳ
Ｗｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1に入力され、前記出力
線からアナログ階調電圧信号が出力されることを特徴と
するＤ／Ａ変換回路。
【請求項１０】請求項９において、前記スイッチＳＷａ
₀、ＳＷａ₁、…、ＳＷａ_n-1は薄膜トランジスタを有す
ることを特徴とするＤ／Ａ変換回路。
【請求項１１】請求項９または請求項１０において、前
記スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1は薄膜ト
ランジスタを有することを特徴とするＤ／Ａ変換回路。
【請求項１２】請求項１０または請求項１１において、
前記薄膜トランジスタは、Ｎチャネル型薄膜トランジス
タまたはＰチャネル型薄膜トランジスタの少なくとも１
つであることを特徴とするＤ／Ａ変換回路。
【請求項１３】請求項１乃至請求項１２のいずれか１項
に記載の前記Ｄ／Ａ変換回路を有することを特徴とする
半導体装置。
【請求項１４】前記半導体装置とはアクティブマトリク
ス型液晶表示装置であることを特徴とする請求項１３に
記載の半導体装置。
【請求項１５】前記半導体装置とはＥＬ表示装置である
ことを特徴とする請求項１３に記載の半導体装置。
【請求項１６】請求項１３乃至請求項１５のいずれか１
項に記載の前記半導体装置を有するコンピュータ。
【請求項１７】請求項１３乃至請求項１５のいずれか１
項に記載の前記半導体装置を有するビデオカメラ。
【請求項１８】請求項１３乃至請求項１５のいずれか１
項に記載の前記半導体装置を有するＤＶＤ装置。