JP2001036408A - D/a conversion circuit and semiconductor device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To obtain a DAC whose area is suppressed and a semiconductor device using the DAC. SOLUTION: In this D/A conversion circuit having (n) pieces of resistances A0, A1,..., An-1, (n) pieces of resistances B0, B1,..., Bn-1, two power supply voltage lines L and H in which mutually different potentials are maintained, (n) pieces of switches SWa0, SWa1,..., SWan-1, (n) pieces of switches SWb0, SWb1,..., SWbn-1 and an output line, the (n) pieces of switches SWa0, SWa1,..., SWan-1 and SWb0, SWb1,..., SWbn-1 are controlled by an n-bit digital signal inputted from the outside, and an analog gradation voltage signal is outputted from the output line.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本願発明は、Ｄ／Ａ変換（デ
ジタル／アナログ変換）回路（ＤＡＣ：Digital-Analog
Converter）に関する。特に、半導体装置の駆動回路に
用いられるＤＡＣに関する。また、このＤＡＣを用いた
半導体装置に関する。The present invention relates to a D / A conversion (digital / analog conversion) circuit (DAC: Digital-Analog
Converter). In particular, the present invention relates to a DAC used for a driving circuit of a semiconductor device. The invention also relates to a semiconductor device using the DAC.

【０００２】[0002]

【従来の技術】最近安価なガラス基板上に半導体薄膜を
形成した半導体装置、例えば薄膜トランジスタ（ＴＦ
Ｔ）を作製する技術が急速に発達してきている。その理
由は、半導体装置（特にアクティブマトリクス型液晶表
示装置、ＥＬ表示装置）の需要が高まってきたことによ
る。2. Description of the Related Art Recently, a semiconductor device in which a semiconductor thin film is formed on an inexpensive glass substrate, for example, a thin film transistor (TF)
The technology for making T) is developing rapidly. The reason is that the demand for semiconductor devices (especially active matrix type liquid crystal display devices and EL display devices) has increased.

【０００３】アクティブマトリクス型液晶表示装置は、
マトリクス状に配置された数十〜数百万個もの画素領域
にそれぞれＴＦＴが配置され、各画素電極に出入りする
電荷をＴＦＴのスイッチング機能により制御するもので
ある。An active matrix type liquid crystal display device is
TFTs are arranged in several tens to millions of pixel regions arranged in a matrix, and electric charges entering and exiting each pixel electrode are controlled by a switching function of the TFTs.

【０００４】その中でも、表示装置の高精細化、高画質
化に伴い、高速駆動が可能なデジタル駆動方式のアクテ
ィブマトリクス型液晶表示装置が注目されてきている。[0004] Among them, a digital drive type active matrix type liquid crystal display device capable of high-speed driving has been receiving attention as the display device has been improved in definition and image quality.

【０００５】従来のデジタル駆動方式のアクティブマト
リクス型液晶表示装置の構造の概略図を図１５に示す。
従来のデジタル駆動方式のアクティブマトリクス型液晶
表示装置は、図１５に示すようにソース信号線側シフト
レジスタ１４０１、外部から入力されるデジタル信号の
アドレス線（ａ〜ｄ）１４０２、ラッチ回路１（ＬＡＴ
１）１４０３、ラッチ回路２（ＬＡＴ２）１４０４、ラ
ッチパルス線１４０５、Ｄ／Ａ変換回路１４０６、階調
電圧線１４０７、ソース信号線（データ線）１４０８、
ゲート信号線側シフトレジスタ１４０９、ゲート信号線
（走査線）１４１０、および画素ＴＦＴ１４１１などに
よって構成されている。ここでは、４ビットのデジタル
駆動方式のアクティブマトリクス型液晶表示装置を例に
とっている。なお、ラッチ回路１ １４０３およびラッ
チ回路２ １４０４（ＬＡＴ１およびＬＡＴ２）は、そ
れぞれ４個のラッチ回路が便宜上一まとめに示されてい
る。FIG. 15 is a schematic view showing the structure of a conventional digital matrix type active matrix type liquid crystal display device.
As shown in FIG. 15, a conventional digital drive type active matrix type liquid crystal display device has a source signal line side shift register 1401, address lines (a to d) 1402 for digital signals input from the outside, and a latch circuit 1 (LAT).
1) 1403, latch circuit 2 (LAT2) 1404, latch pulse line 1405, D / A conversion circuit 1406, gradation voltage line 1407, source signal line (data line) 1408,
A gate signal line side shift register 1409, a gate signal line (scanning line) 1410, a pixel TFT 1411, and the like are provided. Here, a 4-bit digital drive type active matrix liquid crystal display device is taken as an example. Note that each of the latch circuit 1 1403 and the latch circuit 2 1404 (LAT1 and LAT2) includes four latch circuits collectively for convenience.

【０００６】外部から入力されるデジタル信号のアドレ
ス線（ａ〜ｄ）１４０２に供給されるデジタル信号が、
ソース信号線側シフトレジスタ１４０１からのタイミン
グ信号により全てのＬＡＴ１ １４０３に順次書き込ま
れる。なお、本明細書において、全てのＬＡＴ１をＬＡ
Ｔ１群と総称する。A digital signal supplied to an address line (ad) 1402 of a digital signal input from the outside is:
The data is sequentially written to all the LATs 1403 by the timing signal from the source signal line side shift register 1401. In this specification, all LAT1s are referred to as LAs.
Collectively referred to as T1 group.

【０００７】ＬＡＴ１群に対するデジタル信号の書き込
みが一通り終了するまでの時間は、１ライン期間と呼ば
れる。すなわち、一番左側のＬＡＴ１に対して外部から
入力されるデジタル信号の書き込みが開始される時点か
ら、一番右側のＬＡＴ１に対して外部から入力されるデ
ジタル信号の書き込みが終了する時点までの時間間隔が
１ライン期間である。[0007] The time required to complete the writing of digital signals to the LAT1 group is called one line period. That is, the time from when the writing of the externally input digital signal to the leftmost LAT1 is started to when the writing of the externally input digital signal to the rightmost LAT1 is completed. The interval is one line period.

【０００８】ＬＡＴ１群に対するデジタル信号の書き込
みが終了した後、ＬＡＴ１群に書き込まれたデジタル信
号は、ソース信号線側シフトレジスタ１４０１の動作タ
イミングに合わせて、ラッチパルス線１４０５にラッチ
シグナルが入力された時に全てのＬＡＴ２ １４０４に
一斉に送出され、書き込まれる。なお、本明細書におい
て、全てのＬＡＴ２をＬＡＴ２群と総称する。After the writing of the digital signal to the LAT1 group is completed, the latch signal of the digital signal written to the LAT1 group is input to the latch pulse line 1405 in accordance with the operation timing of the source signal line side shift register 1401. Sometimes it is sent to all LAT2 1404 simultaneously and written. In this specification, all LAT2s are collectively referred to as a LAT2 group.

【０００９】デジタル信号をＬＡＴ２群に送出し終えた
ＬＡＴ１群には、ソース信号線側シフトレジスタ１４０
１からの信号により、再びデジタルデコーダのアドレス
線（ａ〜ｄ）１４０２に供給されるデジタル信号の書き
込みが順次行なわれる。The LAT1 group which has finished sending the digital signals to the LAT2 group includes a source signal line side shift register 140.
The digital signal supplied to the address lines (ad) 1402 of the digital decoder is sequentially written again by the signal from 1.

【００１０】この２順目の１ライン期間の開始に合わせ
てＬＡＴ２群に送出されたデジタル信号がＤ／Ａ変換回
路１４０６に入力され、そのデジタル信号に応じたアナ
ログの階調電圧信号に変換され、ソース信号線１４０８
に供給される。At the start of the second one-line period, a digital signal sent to the LAT2 group is input to a D / A conversion circuit 1406, where it is converted into an analog gradation voltage signal corresponding to the digital signal. , Source signal line 1408
Supplied to

【００１１】アナログの階調電圧信号は、１ライン期間
の間対応するソース信号線１４０８に供給される。ゲー
ト信号線側シフトレジスタ１４０９から出力される走査
信号によって、対応する画素ＴＦＴ１４１１のスイッチ
ングが行われ、ソース信号線１４１１からのアナログの
階調電圧信号によって液晶分子が駆動される。An analog gray scale voltage signal is supplied to a corresponding source signal line 1408 during one line period. The corresponding pixel TFT 1411 is switched by a scanning signal output from the gate signal line side shift register 1409, and liquid crystal molecules are driven by an analog gradation voltage signal from the source signal line 1411.

【００１２】上述した動作を走査線の数だけ繰り返すこ
とによって１画面（１フレーム）が形成される。一般
に、アクティブマトリクス型液晶表示装置では、１秒間
に６０フレームの画像の書き換えが行われている。One screen (one frame) is formed by repeating the above operation by the number of scanning lines. Generally, in an active matrix type liquid crystal display device, an image of 60 frames is rewritten per second.

【００１３】[0013]

【発明が解決しようとする課題】ここで、上述したデジ
タル駆動回路に用いられている従来のＤ／Ａ変換回路を
説明する。図１６を参照する。Here, a conventional D / A conversion circuit used in the above-described digital drive circuit will be described. Please refer to FIG.

【００１４】従来の４ビットのＤ／Ａ変換回路は、スイ
ッチ（ｓｗ０〜ｓｗ１５）および階調電圧線（Ｖ０〜Ｖ
１５）を有している。図１５におけるデジタル駆動方式
のアクティブマトリクス型液晶表示装置のＬＡＴ２群１
４０４から供給される４ビットのデジタル信号によって
スイッチ（ｓｗ０〜ｓｗ１５）のうち１つが選択され、
選択されたスイッチに接続されている階調電圧線からソ
ース信号線１４０８に電圧が供給される仕組みになって
いる。The conventional 4-bit D / A conversion circuit includes switches (sw0 to sw15) and gradation voltage lines (V0 to V5).
15). LAT2 group 1 of digital drive type active matrix type liquid crystal display device in FIG.
One of the switches (sw0 to sw15) is selected by the 4-bit digital signal supplied from 404,
A voltage is supplied to the source signal line 1408 from the gray scale voltage line connected to the selected switch.

【００１５】ここで説明している従来の４ビットのＤ／
Ａ変換回路の場合、スイッチの数は１６個であり、階調
電圧線の数は１６本である。実際のアクティブマトリク
ス型液晶表示装置においては、スイッチ自体の面積は大
きい。また図１６に示すＤ／Ａ変換回路が、１本のソー
ス信号線に対して１つ設けられることになるので、駆動
回路全体の面積が大きくなってしまう。The conventional 4-bit D / D described here
In the case of the A conversion circuit, the number of switches is 16, and the number of gradation voltage lines is 16. In an actual active matrix liquid crystal display device, the area of the switch itself is large. Further, since one D / A conversion circuit shown in FIG. 16 is provided for one source signal line, the area of the entire driving circuit becomes large.

【００１６】従来用いられている４ビットのＤ／Ａ変換
回路の別の例を取りあげてみる。図１７に示す４ビット
のＤ／Ａ変換回路は、先に説明した４ビットのＤ／Ａ変
換回路と同じように、ＬＡＴ２群１４０４から供給され
る４ビットのデジタル信号によって複数のスイッチ（ｓ
ｗ０〜ｓｗ１５）のうち１つが選択され、選択されたス
イッチに接続されている階調電圧線からソース信号線１
４０８に電圧が供給される仕組みになっている。Another example of a conventionally used 4-bit D / A conversion circuit will be described. The 4-bit D / A conversion circuit illustrated in FIG. 17 includes a plurality of switches (s) using a 4-bit digital signal supplied from the LAT2 group 1404, similarly to the 4-bit D / A conversion circuit described above.
w0 to sw15) are selected, and the source signal line 1 is switched from the gray scale voltage line connected to the selected switch.
408 is supplied with a voltage.

【００１７】図１７に示されるＤ／Ａ変換回路におい
て、階調電圧線は、５本（Ｖ０〜Ｖ４）であり、先に説
明した図１６に示されるような４ビットのＤ／Ａ変換回
路よりも少ない。しかし、スイッチの数は依然１６個で
ある。よって、駆動回路全体の面積の縮小を図ることは
難しい。In the D / A conversion circuit shown in FIG. 17, there are five (V0 to V4) gradation voltage lines, and the 4-bit D / A conversion circuit as shown in FIG. Less than. However, the number of switches is still sixteen. Therefore, it is difficult to reduce the area of the entire driving circuit.

【００１８】ここでは、４ビットのデジタル信号をアナ
ログの階調電圧信号に変換するＤ／Ａ変換回路について
説明しているが、ビット数が増えると、スイッチの数は
指数関数的に増加していく。つまり、ｎビットのデジタ
ル信号を変換する従来のＤ／Ａ変換回路においては、２
ⁿ個のスイッチが必要となってしまう。したがって、駆
動回路の面積を抑えることが難しい。Here, a D / A conversion circuit for converting a 4-bit digital signal into an analog gradation voltage signal has been described. However, as the number of bits increases, the number of switches increases exponentially. Go. That is, in a conventional D / A conversion circuit that converts an n-bit digital signal, 2
ⁿ switches are required. Therefore, it is difficult to reduce the area of the driving circuit.

【００１９】上述したようなＤ／Ａ変換回路を有する駆
動回路は、その面積を抑えることが難しく、半導体表示
装置、特にアクティブマトリクス型液晶表示装置の小型
化を妨げる原因の一つとなっている。It is difficult to reduce the area of the driving circuit having the D / A conversion circuit as described above, and this is one of the factors that hinder the miniaturization of semiconductor display devices, especially active matrix liquid crystal display devices.

【００２０】また、半導体表示装置の高精細化のために
は、画素数の増加、つまりはソース信号線の増加が必要
となってくる。しかし、上述したように、ソース信号線
が増加すると、Ｄ／Ａ変換回路の数も増加することにな
り、駆動回路の面積は増大し、このことが高精細化への
妨げの原因の一つとなっている。In order to increase the definition of the semiconductor display device, it is necessary to increase the number of pixels, that is, to increase the number of source signal lines. However, as described above, when the number of source signal lines increases, the number of D / A conversion circuits also increases, and the area of the drive circuit increases, which is one of the causes of hindering high definition. Has become.

【００２１】上述した理由により、Ｄ／Ａ変換回路の面
積を小さく抑えることが切望されている。For the above-mentioned reasons, it is desired to reduce the area of the D / A conversion circuit.

【００２２】また上述した抵抗分割型ＤＡＣの他に、容
量で容量分割を行う抵抗分割型ＤＡＣもある。容量分割
型ＤＡＣを動作させるには、容量に電荷を蓄える期間
と、容量に蓄えた電荷を放電してＧＮＤ（グラウンド）
と同じ電荷にリセットする期間とが必要であり、動作速
度が遅かった。In addition to the above-described resistance division type DAC, there is also a resistance division type DAC which performs capacitance division by capacitance. In order to operate the capacitance division type DAC, a period during which electric charge is stored in the capacitor and a period in which the electric charge stored in the capacitor is discharged to GND (ground)
And a period for resetting to the same electric charge is required, and the operation speed is slow.

【００２３】そこで、本願発明は上述した問題を鑑みて
なされたものであり、Ｄ／Ａ変換回路の面積を小さく抑
えることを目的とする。Therefore, the present invention has been made in view of the above-mentioned problem, and has as its object to reduce the area of a D / A conversion circuit.

【００２４】[0024]

【課題を解決するための手段】本願発明のＤＡＣは、ｎ
ビットのデジタル信号のそれぞれに対応しているｎ個の
抵抗Ａ₀、Ａ₁、…、Ａ_n-1からなる抵抗Ａ群と、ｎ個の
抵抗Ｂ₀、Ｂ₁、…、Ｂ_{n -1}とからなる抵抗Ｂ群とを有し
ている。そして抵抗Ａ群と抵抗Ｂ群の抵抗値の一般式は
２^n-1Ｒである（ｎは１以上の自然数、Ｒは正数）。ま
た本願発明のＤＡＣは、ｎビットのデジタル信号のそれ
ぞれに対応しているｎ個のスイッチＳＷａ ₀、ＳＷａ₁、
…、ＳＷａ_n-1とからなるスイッチＳＷａ群と、ｎ個の
スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1とからなる
ＳＷｂ群とを有している。さらに本願発明のＤＡＣは、
互いに異なる電位に保たれた２つの電源電圧線Ｌ及び電
源電圧線Ｈと、出力線とを有している。The DAC according to the present invention has n
N digital signals corresponding to each of the
Resistance A₀, A₁, ..., A_n-1And a resistor A group consisting of
Resistance B₀, B₁, ..., B_{n -1}And a resistor B group consisting of
ing. And the general formula of the resistance value of the resistor A group and the resistor B group is
2^n-1R (n is a natural number of 1 or more, R is a positive number). Ma
The DAC according to the present invention has an n-bit digital signal.
N switches SWa corresponding to each ₀, SWa₁,
…, SWa_n-1Switch SWa group consisting of
Switch SWb₀, SWb₁, ..., SWb_n-1Consisting of
SWb group. Further, the DAC of the present invention is:
Two power supply voltage lines L and
It has a source voltage line H and an output line.

【００２５】スイッチＳＷａ群のスイッチがオンになる
と、電源電圧線Ｌと出力線とがｎ個の抵抗Ａ₀、Ａ₁、
…、Ａ_n-1からなる抵抗Ａ群を介して接続される。また
同様に、スイッチＳＷｂ群のスイッチがオンになると、
電源電圧線Ｈと出力線とがｎ個の抵抗Ｂ₀、Ｂ₁、…、Ｂ
_n-1からなる抵抗Ｂ群を介して接続される。When the switches of the group of switches SWa are turned on, the power supply voltage line L and the output line are connected to the n resistors A ₀ , A ₁ ,
.., Are connected via a resistor A group consisting of _An-1 . Similarly, when the switches of the group of switches SWb are turned on,
The power supply voltage line H and the output line have n resistors B ₀ , B ₁ ,.
It is connected via a resistor B group consisting of _n-1 .

【００２６】逆にスイッチＳＷａ群のスイッチがオフに
なると、電源電圧線Ｌと出力線との接続が切り離され
る。また同様に、スイッチＳＷｂ群のスイッチがオフに
なると、電源電圧線Ｈと出力線との接続が切り離され
る。Conversely, when the switches of the group of switches SWa are turned off, the connection between the power supply voltage line L and the output line is disconnected. Similarly, when the switches in the group of switches SWb are turned off, the connection between the power supply voltage line H and the output line is disconnected.

【００２７】前記スイッチＳＷａ群は、外部から入力さ
れるｎビットのデジタル信号によって制御され、また前
記ｎビットのデジタル信号の反転信号によってＳＷｂ群
が制御される。そして入力されたｎビットのデジタル信
号に対応したアナログ階調電圧信号が、出力線から出力
される。The group of switches SWa is controlled by an n-bit digital signal input from the outside, and the group of switches SWb is controlled by an inverted signal of the n-bit digital signal. Then, an analog gradation voltage signal corresponding to the input n-bit digital signal is output from the output line.

【００２８】[0028]

【発明の実施の形態】以下に本願発明のＤＡＣを、ある
実施の形態に基づいて説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A DAC according to the present invention will be described below based on an embodiment.

【００２９】（実施の形態１）図１に本願発明のＤＡＣ
回路図の実施の形態の１つを示す。図１に示す本願発明
のＤＡＣは、ｎビットのデジタル信号をアナログの階調
電圧信号に変換する。なお本願発明において、ｎは自然
数である。(Embodiment 1) FIG. 1 shows a DAC of the present invention.
FIG. 2 shows one embodiment of a circuit diagram. The DAC of the present invention shown in FIG. 1 converts an n-bit digital signal into an analog gradation voltage signal. In the present invention, n is a natural number.

【００３０】図１（Ａ）〜（Ｄ）に示すように本願発明
のＤＡＣは、ｎ個の抵抗Ａ₀、Ａ₁、…、Ａ_n-1およびｎ
個の抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1を有している。なお、ｎ
個の抵抗Ａ₀、Ａ₁、…、Ａ_n-1を総称して、抵抗Ａ群と
呼ぶ。またｎ個の抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1を総称し
て、抵抗Ｂ群と呼ぶ。The DAC of the present invention as shown in FIG. 1 (A) ~ (D) is, n pieces of resistors _{A 0, A 1, ...,} A n-1 and n
Number of resistors B _0, B _1, ..., and a B _n-1. Note that n
The resistors A ₀ , A ₁ ,..., _An-1 are collectively referred to as a resistor A group. The n resistors B ₀ , B ₁ ,..., B _n−1 are collectively referred to as a resistor B group.

【００３１】抵抗Ａ群を構成するそれぞれの抵抗は、Ａ
₁＝Ｒ、Ａ₂＝２Ｒ、Ａ₃＝２²Ｒ、…、Ａ_n-1＝２^n-1Ｒで
ある。また抵抗Ｂ群を構成するそれぞれの抵抗は、Ｂ₁
＝Ｒ、Ｂ₂＝２Ｒ、Ｂ₃＝２²Ｒ、…、Ｂ_n-1＝２^n-1Ｒで
ある。なお本願発明においてＲは抵抗値を示すための定
数である。Each of the resistors constituting the resistor A group is represented by A
_{1 = R, A 2 = 2R} , A 3 = 2 2 R, ..., a ^{_{A n-1 = 2 n-}} 1 R. Further, each resistor constituting the resistor B group is represented by B _{1
= R, B 2 = 2R,} B 3 = 2 2 R, ..., a ^{_{B n-1 = 2 n-}} 1 R. In the present invention, R is a constant for indicating a resistance value.

【００３２】本願発明において、ｎ個の抵抗Ａ₀、Ａ₁、
…、Ａ_n-1およびｎ個の抵抗Ｂ₀、Ｂ ₁、…、Ｂ_n-1は２個
以上の端子を有する。上記端子には、抵抗に入力、及び
抵抗から出力させるための入出力端子と、それ以外に抵
抗の入出力に共通な共通端子とがある。以下本願発明に
おいては、抵抗の２つの入出力端子を抵抗の端部と称す
る。In the present invention, n resistors A₀, A₁,
…, A_n-1And n resistors B₀, B ₁, ..., B_n-1Is two
It has the above terminals. In the above terminal, input to the resistor, and
Input / output terminals for output from resistors and other
There is a common terminal common to the input and output of the resistance. The present invention
In the following, the two input / output terminals of the resistor are called the ends of the resistor.
You.

【００３３】また本願発明のＤＡＣは、ｎ個のスイッチ
ＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1およびｎ個のスイッ
チＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1を有している。な
お、ｎ個のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1
を総称して、スイッチＳＷａ群と呼ぶ。またｎ個のスイ
ッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1を総称して、ス
イッチＳＷｂ群と呼ぶ。さらにスイッチＳＷａ群および
スイッチＳＷｂ群を総称して、スイッチＳＷ群と呼ぶ。
なお本実施の形態においてはスイッチＳＷ群の内部抵抗
は０とみなすが、スイッチＳＷ群の内部抵抗を計算に入
れて回路設計しても良い。Further DAC of the present invention, n switches _{SWa 0, SWa 1, ...,} SWa n-1 and n switches SWb _0, SWb _1, ..., has a SWb _n-1. Note that n switches SWa ₀ , SWa ₁ ,..., SWa _n−1
Are collectively called a group of switches SWa. Also, the n switches SWb ₀ , SWb ₁ ,..., SWb _n−1 are collectively called a switch SWb group. Furthermore, the group of switches SWa and the group of switches SWb are collectively referred to as a group of switches SW.
In this embodiment, the internal resistance of the switch SW group is regarded as 0, but the circuit may be designed by taking the internal resistance of the switch SW group into account.

【００３４】本願発明において、ｎ個のスイッチＳＷａ
₀、ＳＷａ₁、…、ＳＷａ_n-1およびｎ個のスイッチＳＷ
ｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1はそれぞれ、スイッチに
入力、及びスイッチから出力させるための入出力端子を
有する。また入出力端子の他に、スイッチの入出力に共
通な共通端子とを有することもある。以下、本願発明に
おいては、スイッチの２つの入出力端子を、スイッチの
端部と称する。In the present invention, n switches SWa
₀ , SWa ₁ ,..., SWa _n−1 and n switches SW
Each of b ₀ , SWb ₁ ,..., SWb _n-1 has an input / output terminal for inputting and outputting from the switch. Further, in addition to the input / output terminals, a common terminal common to the input / output of the switch may be provided. Hereinafter, in the present invention, the two input / output terminals of the switch are referred to as ends of the switch.

【００３５】また本願発明のＤＡＣは、出力線、電源電
圧線Ｌ、電源電圧線Ｈを有する。ＤＡＣの有する出力線
から、デジタル信号から変換されたアナログの階調電圧
信号が出力される。出力線から出力されるアナログの階
調電圧信号の出力電位をＶ_{ou t}とする。The DAC of the present invention has an output line, a power supply voltage line L, and a power supply voltage line H. An analog gradation voltage signal converted from a digital signal is output from an output line of the DAC. The output potential of the gradation voltage signal of the analog output from the output line and V _{ou t.}

【００３６】電源電圧線Ｌおよび電源電圧線Ｈは、ＤＡ
Ｃの外に設けられた電源に接続されており、一定の電位
に保持されている。電源電圧線Ｌは電源電位Ｖ_Lに、電
源電圧線Ｈは電源電位Ｖ_Hに、それぞれ保持されてい
る。The power supply voltage line L and the power supply voltage line H
It is connected to a power supply provided outside C and is kept at a constant potential. Power-supply voltage line L to the power source potential V _L, the power-supply voltage line H is the power supply potential V _H, are held respectively.

【００３７】なお、電源電位Ｖ_L及び電源電位Ｖ_Hは、共
にグランド（ＧＮＤ）の電位を基準としている。The power supply potential _VL and the power supply potential _VH are both based on the ground (GND) potential.

【００３８】また、本明細書において接続するとは、電
気的に導通することを意味する。電気的に導通するとは
程度の問題である。電気を流されたものが目的とする機
能を果たしたり、電気を流されたもの自体の目的とする
機能が損なわれたりした場合、電気的に導通していると
定義する。また本明細書において、接続が切り離される
とは、電気的に導通していない状態と定義する。Further, in the present specification, connection means electrical conduction. Electrical conduction is a matter of degree. When a current-carrying object performs its intended function or its intended function is impaired, it is defined as electrically conducting. In this specification, disconnection is defined as a state in which the connection is not electrically conducted.

【００３９】なお、電源電位Ｖ_Hと電源電位Ｖ_Lの関係に
おいて、Ｖ_H＜Ｖ_Lの場合と、Ｖ_H＞Ｖ_Lの場合とでは、出
力電位Ｖ_outには互いに反転したアナログ信号が出力さ
れる。ここではＶ_H＞Ｖ_Lの場合の出力を正相とし、Ｖ_H
＜Ｖ_Lの場合の出力を逆相とする。In the relationship between the power supply potential V _H and the power supply potential V _L , an analog signal inverted from each other is output as the output potential V _out between V _H <V _L and V _H > V _L. Is done. Here, the output when V _H > V _L is assumed to be positive phase, and V _H
The output in the case of < _VL is the reverse phase.

【００４０】ここで、本願発明のＤＡＣの回路構成につ
いて説明する。Here, the circuit configuration of the DAC of the present invention will be described.

【００４１】抵抗Ａ₀の両端部は、それぞれ、スイッチ
ＳＷａ₀と出力線とに接続されている。抵抗Ａ₀と接続さ
れていないスイッチＳＷａ₀の一端部は、電源電圧線Ｌ
に接続されている。Both ends of the resistor A ₀ are connected to a switch SWa ₀ and an output line, respectively. One end of the switch SWa ₀ which is not connected to the resistor A ₀ is the power supply voltage line L
It is connected to the.

【００４２】また、抵抗Ａ₁の両端部は、それぞれ、ス
イッチＳＷａ₁と出力線とに接続されている。抵抗Ａ₁と
接続されていないスイッチＳＷａ₁の一端部は、電源電
圧線Ｌに接続されている。The both ends of the resistor A ₁ are connected to the switch SWa ₁ and the output line, respectively. One end of the switch SWa ₁ which the resistor A ₁ is not connected is connected to the power-supply voltage line L.

【００４３】さらに、抵抗Ａ₂の両端部は、それぞれ、
スイッチＳＷａ₂と出力線とに接続されている。抵抗Ａ₂
と接続されていないスイッチＳＷａ₂の一端部は、電源
電圧線Ｌに接続されている。Further, both ends of the resistor A ₂ are respectively
It is connected to the switch SWa ₂ and the output line. Resistance A ₂
One end of the switch SWa ₂ which is not connected to the is connected to the power-supply voltage line L.

【００４４】同様に、抵抗Ａ_n-1の両端部は、それぞ
れ、スイッチＳＷａ_n-1と出力線とに接続されている。
抵抗Ａ_n-1と接続されていないスイッチＳＷａ_n-1の一端
部は、電源電圧線Ｌに接続されている。Similarly, both ends of the resistor _An-1 are connected to the switch SWan _-1 and the output line, respectively.
One end of the switch SWan _-1 not connected to the resistor _An-1 is connected to the power supply voltage line L.

【００４５】このように、抵抗Ａ₀、Ａ₁、…、Ａ_n-1の
それぞれの両端部は、スイッチＳＷａ₀、ＳＷａ₁、…、
ＳＷａ_n-1のそれぞれと出力線とに接続されている。抵
抗Ａ₀、Ａ₁、…、Ａ_n-1のそれぞれと接続されていな
い、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1のそれ
ぞれの一端部は、電源電圧線Ｌに接続されている。Thus, both ends of the resistors A ₀ , A ₁ ,..., _An-1 are connected to the switches SWa ₀ , SWa ₁ ,.
SWan _-1 and the output line. One end of each of the switches SWa ₀ , SWa ₁ ,..., SWa _-1 that is not connected to each of the resistors A ₀ , A ₁ ,..., _An-1 is connected to the power supply voltage line L. .

【００４６】同様に、抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1とスイ
ッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_{n -1}との関係も、抵
抗Ａ₀、Ａ₁、…、Ａ_n-1と、スイッチＳＷａ₀、ＳＷ
ａ₁、…、ＳＷａ_n-1との関係と同様である。つまり、抵
抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のそれぞれの両端部は、スイッ
チＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1のそれぞれと出力
線とに接続されている。抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のそ
れぞれとは接続されていないスイッチＳＷｂ₀、ＳＷ
ｂ₁、…、ＳＷｂ_n-1のそれぞれの一端部は、電源電圧線
Ｈに接続されている。[0046] Similarly, resistors _{B 0, B 1, ...,} B n-1 and the switch SWb _0, SWb _1, ..., the relationship between SWb _{n -1,} resistors _{A 0, A 1, ...,} A n- ₁ and switches SWa ₀ , SW
a ₁ ,..., SWa _n−1 . That is, the resistor B _0, B _1, ..., each of the both end portions of the B _n-1, the switches SWb _0, SWb _1, ..., it is connected to a respective output line of the SWb _n-1. The switches SWb ₀ , SW not connected to each of the resistors B ₀ , B ₁ ,..., B _n-1
One end of each of b ₁ ,..., SWb _n-1 is connected to a power supply voltage line H.

【００４７】次に本願発明のＤＡＣの動作について説明
する。Next, the operation of the DAC of the present invention will be described.

【００４８】スイッチＳＷａ₀がオンになると、電源電
圧線Ｌと抵抗Ａ₀とが接続される。言い換えると、スイ
ッチＳＷａ₀がオンになると、抵抗Ａ₀のスイッチＳＷａ
₀と接続されている端部が、電源電位Ｖ_Lと同じ電位に保
たれる。逆にスイッチＳＷａ₀がオフになると、電源電
圧線Ｌと抵抗Ａ₀は接続が切り離される。When the switch SWa ₀ is turned on, the power supply voltage line L and the resistor A ₀ are connected. In other words, when the switch SWa ₀ is turned on, the switch SWa of the resistance A _0
The end connected to ₀ is kept at the same potential as the power supply potential _VL . Conversely, when the switch SWa ₀ is turned off, the connection between the power supply voltage line L and the resistor A ₀ is disconnected.

【００４９】また、スイッチＳＷａ₁がオンになると、
電源電圧線Ｌと抵抗Ａ₁とが接続される。言い換える
と、スイッチＳＷａ₁がオンになると、抵抗Ａ₁のスイッ
チＳＷａ ₁と接続されている端部が、電源電位Ｖ_Lと同じ
電位に保たれる。逆にスイッチＳＷａ₁がオフになる
と、電源電圧線Ｌと抵抗Ａ₁は接続が切り離される。The switch SWa₁Is turned on,
Power supply voltage line L and resistor A₁Are connected. Paraphrase
And the switch SWa₁Is turned on, the resistance A₁The switch
Ji SWa ₁Is connected to the power supply potential V_LSame as
It is kept at the potential. Conversely, switch SWa₁Turns off
, Power supply voltage line L and resistor A₁Is disconnected.

【００５０】さらに、スイッチＳＷａ₂がオンになる
と、電源電圧線Ｌと抵抗Ａ₂とが接続される。言い換え
ると、スイッチＳＷａ₂がオンになると、抵抗Ａ₂のスイ
ッチＳＷａ₂と接続されている端部が、電源電位Ｖ_Lと同
じ電位に保たれる。逆にスイッチＳＷａ₂がオフになる
と、電源電圧線Ｌと抵抗Ａ₂は接続が切り離される。Further, when the switch SWa ₂ is turned on, the power supply voltage line L and the resistor A ₂ are connected. In other words, if the switch SWa ₂ is turned on, an end portion which is connected to the switch SWa ₂ of the resistor A ₂ is maintained at the same potential as the power-supply potential V _L. When the switch SWa ₂ is turned off in the reverse, the resistance A ₂ and the power-supply voltage line L is connected is disconnected.

【００５１】同様に、さらに、スイッチＳＷａ_n-1がオ
ンになると、電源電圧線Ｌと抵抗Ａ_{n -1}とが接続され
る。言い換えると、スイッチＳＷａ_n-1がオンになる
と、抵抗Ａ_{n -1}のスイッチＳＷａ_n-1と接続されている端
部が、電源電位Ｖ_Lと同じ電位に保たれる。逆にスイッ
チＳＷａ_n-1がオフになると、電源電圧線Ｌと抵抗Ａ_n-1
は接続が切り離される。Similarly, when the switch SWan _-1 is further turned on, the power supply voltage line L is connected to the resistor _{An- 1} . In other words, if the switch SWa _n-1 is turned on, an end portion which is connected to the switch SWa _n-1 of the resistor A _{n -1} is maintained at the same potential as the power-supply potential V _L. Conversely, when the switch SWa _n-1 is turned off, the power supply voltage line L and the resistance A _n-1
Is disconnected.

【００５２】このように、スイッチＳＷａ₀、ＳＷａ₁、
…、ＳＷａ_n-1のそれぞれがオンになると、電源電圧線
Ｌと抵抗Ａ₀、Ａ₁、…、Ａ_n-1のそれぞれとが接続され
る。言い換えると、スイッチＳＷａ₀、ＳＷａ₁、…、Ｓ
Ｗａ_n-1のそれぞれがオンになると、抵抗Ａ₀、Ａ₁、
…、Ａ_n-1のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1
と接続されている端部が、電源電位Ｖ_Lと同じ電位に保
たれる。逆にスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ
_n-1のそれぞれがオフになると、電源電圧線Ｌと抵抗
Ａ₀、Ａ₁、…、Ａ_n-1のそれぞれは接続が切り離され
る。As described above, the switches SWa ₀ , SWa ₁ ,
..., the respective SWa _n-1 is turned on, the resistance between the power supply voltage line L A _0, A _1, ..., and the respective A _n-1 are connected. In other words, the switches SWa ₀ , SWa ₁ ,..., S
When each of Wa _n-1 is turned on, the resistances A ₀ , A ₁ ,
, A _n-1 switches SWa ₀ , SWa ₁ , ..., SW a _n-1
Is maintained at the same potential as the power supply potential _VL . Conversely, switches SWa ₀ , SWa ₁ ,..., SWa
_When each of _n-1 is turned off, the connection between the power supply voltage line L and each of the resistors A ₀ , A ₁ ,..., _An-1 is disconnected.

【００５３】同様に、スイッチＳＷｂ₀、ＳＷｂ₁、…、
ＳＷｂ_n-1のそれぞれがオンになると、電源電圧線Ｈと
抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のそれぞれとが接続される。
言い換えると、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ
_n-1のそれぞれがオンになると、抵抗Ｂ₀、Ｂ₁、…、Ｂ
_n-1のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1と接続
されている端部が、電源電位Ｖ_Hと同じ電位に保たれ
る。逆にスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1の
それぞれがオフになると、電源電圧線Ｈと抵抗Ｂ₀、
Ｂ₁、…、Ｂ_n-1のそれぞれは接続が切り離される。Similarly, the switches SWb ₀ , SWb ₁ ,.
When each of the SWb _n-1 is turned on, the power supply voltage line H is connected to each of the resistors B ₀ , B ₁ ,..., B _n-1 .
In other words, the switches SWb ₀ , SWb ₁ ,..., SWb
_When each of _n-1 is turned on, the resistors B ₀ , B ₁ ,.
_The ends of the _n-1 connected to the switches SWb ₀ , SWb ₁ ,..., SWb _n-1 are kept at the same potential as the power supply potential V _H. Conversely, when each of the switches SWb ₀ , SWb ₁ ,..., SWb _n-1 is turned off, the power supply voltage line H and the resistance B ₀ ,
Each of B ₁ ,..., B _n-1 is disconnected.

【００５４】スイッチＳＷａ群およびスイッチＳＷｂ群
のオンまたはオフの制御は、ＤＡＣに入力されるデジタ
ル信号Ｄａ₀、Ｄａ₁、…、Ｄａ_n-1によって決まる。な
お、デジタル信号Ｄａ₀、Ｄａ₁、…、Ｄａ_n-1を総称し
てデジタル信号Ｄａと呼ぶ。The ON / OFF control of the switches SWa and SWb is determined by digital signals Da ₀ , Da ₁ ,..., Dan _-1 input to the DAC. The digital signals Da ₀ , Da ₁ ,..., Dan _-1 are collectively referred to as a digital signal Da.

【００５５】デジタル信号の値は、ＨｉまたはＬｏのい
ずれかである。説明の都合上Ｈｉのときデジタル信号の
値を１、Ｌｏのときデジタル信号の値を０と定義する。
デジタル信号は、Ｄａ₀が最下位ビット（ＬＳＢ）で、
Ｄａ_n-1が最上位ビット（ＭＳＢ）と定義する。The value of the digital signal is either Hi or Lo. For convenience of explanation, the value of the digital signal is defined as 1 when Hi and 0 when Lo.
In the digital signal, Da ₀ is the least significant bit (LSB),
Dan _-1 is defined as the most significant bit (MSB).

【００５６】またデジタル信号Ｄａ₀、Ｄａ₁、…、Ｄａ
_n-1を反転させた信号をＤｂ₀、Ｄｂ ₁、…、Ｄｂ_n-1とす
る。つまりＤａ₀が１だとＤｂ₀は０、逆にＤａ₀が０だ
とＤｂ₀は１となる。なお、デジタル信号Ｄｂ₀、Ｄ
ｂ₁、…、Ｄｂ_n-1を総称してデジタル信号Ｄｂと呼ぶ。The digital signal Da₀, Da₁, ..., Da
_n-1The signal obtained by inverting₀, Db ₁, ..., Db_n-1Toss
You. That is, Da₀Is 1 and Db₀Is 0, conversely Da₀Is 0
And Db₀Becomes 1. Note that the digital signal Db₀, D
b₁, ..., Db_n-1Are collectively referred to as a digital signal Db.

【００５７】デジタル信号ＤａがＤＡＣに入力される
と、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1にデジ
タル信号Ｄａが入力され、デジタル信号Ｄｂがスイッチ
ＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1に入力される。[0057] When the digital signal Da is inputted to the DAC, the switch _{SWa 0, SWa 1, ...,} SWa n-1 digital signal Da is inputted to the digital signal Db switch _{SWb 0, SWb 1, ...,} SWb n _{Entered as -1} .

【００５８】スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ
_n-1のそれぞれに入力されるデジタル信号Ｄａが１だ
と、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1のそれ
ぞれはオンになる。そしてスイッチＳＷｂ₀、ＳＷｂ₁、
…、ＳＷｂ_n-1のそれぞれに入力されるデジタル信号Ｄ
ｂは、デジタル信号Ｄａを反転させたものなので０であ
り、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1のそれ
ぞれはオフとなる。The switches SWa ₀ , SWa ₁ ,..., SWa
_{When the} digital signal Da input to each of _n-1 is ₁ , each of the switches SWa ₀ , SWa ₁ ,..., SWa _n-1 is turned on. And switches SWb ₀ , SWb ₁ ,
.., A digital signal D input to each of SWb _n-1
Since b is an inverted version of the digital signal Da, it is 0, and the switches SWb ₀ , SWb ₁ ,..., SWb _n-1 are turned off.

【００５９】逆にスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷ
ａ_n-1のそれぞれに入力されるデジタル信号Ｄａが０だ
と、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1のそれ
ぞれはオフとなる。そしてその時スイッチＳＷｂ₀、Ｓ
Ｗｂ₁、…、ＳＷｂ_n-1のそれぞれに入力されるデジタル
信号Ｄｂは、デジタル信号Ｄａを反転させたものなので
１であり、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1
のそれぞれはオンとなる。Conversely, the switches SWa ₀ , SWa ₁ ,..., SW
that's the digital signal Da 0 inputted to each of a _n-1, the switch SWa _0, SWa _1, ..., each of SWa _n-1 is turned off. At that time, the switches SWb ₀ , S
Wb _1, ..., a digital signal Db which is inputted to each of the SWb _n-1 is 1 because they are obtained by inverting the digital signal Da, switches _{SWb 0, SWb 1, ...,} SWb n-1
Are turned on.

【００６０】このようにスイッチＳＷａ群と、スイッチ
ＳＷｂ群とは、それぞれ互いに連動している。As described above, the group of switches SWa and the group of switches SWb are interlocked with each other.

【００６１】１ビット目のデジタル信号Ｄａ₀について
考えると、ＤＡＣにＤａ₀＝１のデジタル信号が入力さ
れると、デジタル信号Ｄａ₀に対応するスイッチＳＷａ₀
にＤａ ₀が入力され、スイッチＳＷａ₀がオンになる。そ
の結果、スイッチＳＷａ₀に対応する抵抗Ａ₀に、電源電
圧線Ｌの電源電位Ｖ_Lがかかる。The first bit digital signal Da₀about
Considering, DAC is Da₀= 1 digital signal is input
The digital signal Da₀SWa corresponding to₀
To Da ₀Is input, and the switch SWa₀Turns on. So
As a result, the switch SWa₀A corresponding to₀Power supply
Power supply potential V of voltage line L_LIt takes.

【００６２】Ｄａ₀＝１のとき、Ｄｂ₀＝０である。デジ
タル信号Ｄｂ₀は対応するスイッチＳＷｂ₀に入力される
ので、スイッチＳＷｂ₀はオフになる。その結果、スイ
ッチＳＷｂ₀に対応する抵抗Ｂ₀は、電源電圧線Ｈと接続
が切り離される。When Da ₀ = 1, Db ₀ = 0. Since the digital signal Db ₀ is input to the corresponding switch SWb ₀ , the switch SWb ₀ is turned off. As a result, the resistance B ₀ corresponding to the switch SWb ₀ is disconnected from the power supply voltage line H.

【００６３】デジタル信号Ｄａ₁、Ｄａ₂、…、Ｄａ_n-1
についても、デジタル信号Ｄａ₀同じことが言える。The digital signals Da ₁ , Da ₂ ,..., Dan _-1
Is the same as the digital signal Da ₀ .

【００６４】図１（Ａ）を用いて、本願発明のＤＡＣに
入力されるデジタル信号Ｄａが全て１の場合のＤＡＣの
動作を説明する。With reference to FIG. 1A, the operation of the DAC of the present invention when the digital signal Da input to the DAC is 1 will be described.

【００６５】入力されるデジタル信号Ｄａ（Ｄａ₀、Ｄ
ａ₁、…、Ｄａ_n-1）が全て１の場合、スイッチＳＷ
ａ₀、ＳＷａ₁、…、ＳＷａ_n-1は全てオンとなり、出力
線は抵抗Ａ₀、Ａ₁、…、Ａ_n-1のそれぞれを介して電源
電圧線Ｌと接続される。そしてその時デジタル信号Ｄｂ
（Ｄｂ₀、Ｄｂ₁、…、Ｄｂ_n-1）は全て０であるので、
スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1は全てオフ
となり、出力線は電源電圧線Ｈと接続が切り離された状
態となる。The digital signals Da (Da ₀ , D
a ₁ ,..., Dan _-1 ) are all 1, the switch SW
a _0, SWa _1, ..., all turned on SWa _n-1, the output line resistor A _0, A _1, ..., are connected to power supply voltage line L through each of A _n-1. And then the digital signal Db
Since (Db ₀ , Db ₁ ,..., Db _n-1 ) are all 0,
The switches SWb ₀ , SWb ₁ ,..., SWb _n-1 are all turned off, and the output line is disconnected from the power supply voltage line H.

【００６６】その結果、電源電圧線Ｌの電源電位Ｖ_Lが
そのまま出力線から出力される。ＤＡＣの出力線からの
出力電位をＶ_outは、Ｖ_out（Ｄａ₀＝Ｄａ₁＝…＝Ｄａ
_n-1＝１）＝Ｖ_Lとなる。As a result, the power supply potential V _L of the power supply voltage line _L is directly output from the output line. The output potential V _out from the output line of the _{DAC, V out (Da 0 = Da} 1 = ... = Da
_n-1 = 1) = _VL .

【００６７】図１（Ｂ）を用いて、本願発明のＤＡＣに
入力されるデジタル信号Ｄａが全て０の場合のＤＡＣの
動作を説明する。With reference to FIG. 1B, the operation of the DAC when the digital signal Da input to the DAC of the present invention is all 0s will be described.

【００６８】入力されるデジタル信号Ｄａが全て０の場
合、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1は全て
オフとなり、出力線は電源電圧線Ｌと接続が切り離され
た状態となる。そしてデジタル信号Ｄｂは全て１である
ので、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1は全
てオンとなり、出力線は抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のそ
れぞれを介して電源電圧線Ｈと接続される。When all the input digital signals Da are 0, the switches SWa ₀ , SWa ₁ ,..., SWan _-1 are all turned off, and the output line is disconnected from the power supply voltage line L. And because it is all digital signal Db is 1, the switch SWb _0, SWb _1, ..., all SWb _n-1 is turned on, the output line resistor B _0, B _1, ..., via respective B _n-1 Connected to power supply voltage line H.

【００６９】その結果、電源電圧線Ｈの電源電位Ｖ_Hが
そのまま出力線から出力される。ＤＡＣの出力線からの
出力電位Ｖ_outは、Ｖ_out（Ｄａ₀＝Ｄａ₁＝…＝Ｄａ_n-1
＝０）＝Ｖ_Hとなる。As a result, the power supply potential V _H of the power supply voltage line _H is directly output from the output line. The output potential V _out from the output line of the _{DAC, V out (Da 0 = Da} 1 = ... = Da n-1
= 0) = V _H.

【００７０】図１（Ｃ）を用いて、本願発明のＤＡＣに
入力されるデジタル信号Ｄａのうち、Ｄａ₀のみが０
で、Ｄａ₁、Ｄａ₂、…、Ｄａ_n-1は全て１の場合のＤＡ
Ｃの動作を説明する。Referring to FIG. 1C, of the digital signal Da input to the DAC of the present invention, only Da ₀ is 0.
, And Da ₁ , Da ₂ ,..., Dan _-1 are DAs when all are 1.
The operation of C will be described.

【００７１】Ｄａ₀が０なので、ＳＷａ₀はオフ、逆にＳ
Ｗｂ₀はオンとなり、出力線は抵抗Ｂ₀を介して電源電圧
線Ｈに接続される。一方、Ｄａ₁、Ｄａ₂、…、Ｄａ_n-1
は全て１なので、ＳＷａ₁、ＳＷａ₂、…、ＳＷａ_n-1は
全てオンとなって、逆にＳＷｂ₁、ＳＷｂ₂、…、ＳＷｂ
_n-1はオフとなり、出力線は抵抗Ａ₁、Ａ₂、…、Ａ_n-1を
介して電源電圧線Ｌに接続される。Since Da ₀ is 0, SWa ₀ is off and conversely S
Wb ₀ is turned on, and the output line is connected to the power supply voltage line H via the resistor B ₀ . _{Meanwhile, Da 1, Da 2, ...} , Da n-1
, SWa ₁ , SWa ₂ ,..., SWan ₋₁ are all turned on, and conversely, SWb ₁ , SWb ₂ ,.
_n-1 is turned off and the output line resistor A _1, A _2, ..., are connected to the power-supply voltage line L through the A _n-1.

【００７２】抵抗Ａ₀、Ａ₁、…、Ａ_n-1のうち、オンに
なっているスイッチＳＷａ₁、ＳＷａ ₂、…、ＳＷａ_n-1
に接続されている全ての抵抗（この場合抵抗Ａ₁、Ａ₂、
…、Ａ _n-1が該当する）の合成抵抗をＡ_Tとする。また抵
抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のうちオンになっているスイッ
チＳＷｂ₀に接続されている全ての抵抗（この場合抵抗
Ｂ₀が該当する）の合成抵抗をＢ_Tとする。Resistance A₀, A₁, ..., A_n-1Out on
Switch SWa₁, SWa _Two, ..., SWa_n-1
To all resistors (in this case, resistors A₁, A_Two,
…, A _n-1Corresponds to) the combined resistance of A_TAnd Again
Anti-B₀, B₁, ..., B_n-1Switches that are turned on
Switch SWb₀To all resistors (in this case, resistors
B₀Corresponds)) to B_TAnd

【００７３】合成抵抗Ａ_Tの逆数は、オンになっている
スイッチＳＷａ₁、ＳＷａ₂、…、ＳＷ_n-1に接続されて
いる抵抗Ａ₁、Ａ₂、…、Ａ_n-1のそれぞれの逆数の和に
等しい。（式１）[0073] reciprocal of the combined resistance A _T, the switches SWa are turned on _{1, SWa 2, ..., SW} n-1 are connected resistor _{A 1, A 2, ...,} A n-1 of each Equal to the sum of the reciprocals. (Equation 1)

【００７４】[0074]

【式１】 (Equation 1)

【００７５】式１ａをＡ_Tについて求めると、式２が得
られる。When Expression 1a is obtained for A _T , Expression 2 is obtained.

【００７６】[0076]

【式２】 (Equation 2)

【００７７】また同様に、合成抵抗Ｂ_Tの逆数は、オン
になっているスイッチＳＷｂ₀に接続されている抵抗Ｂ₀
の逆数に等しい。（式３）Similarly, the reciprocal of the combined resistance B _T is the resistance B ₀ connected to the switch SWb ₀ which is turned on.
Equal to the reciprocal of (Equation 3)

【００７８】[0078]

【式３】 (Equation 3)

【００７９】式３をＢ_Tについて求めると、式４が得ら
れる。When Equation 3 is obtained for B _T , Equation 4 is obtained.

【００８０】[0080]

【式４】 (Equation 4)

【００８１】式２及び式４で求められた合成抵抗Ａ_Tと
合成抵抗Ｂ_Tを用いて、ＤＡＣの出力線からの出力電位
Ｖ_out（Ｄａ₀＝０、Ｄａ₁＝Ｄａ₂＝…＝Ｄ_n-1＝１）を
求める。出力電位Ｖ_out（Ｄａ₀＝０、Ｄａ₁＝Ｄａ₂＝…
＝Ｄ_n-1＝１）は、式２の合成抵抗Ａ_Tを、式２の合成抵
抗Ａ_Tと式４の合成抵抗Ｂ_Tとの和で割ったものに、電源
電位Ｖ_Hと電源電位Ｖ_Lの差を掛けたものである。（式
５）[0081] Equation 2 and using the combined resistance A _T and the combined resistance B _T obtained by equation 4, the output potential V _out from the output line of the _{DAC (Da 0 = 0, Da} 1 = Da 2 = ... = D _n-1 = 1). Output potential V _out (Da ₀ = 0, Da ₁ = Da ₂ = ...)
= D _n-1 = _1), the combined resistance A _T of the equation 2, the divided by the sum of the combined resistance B _T of the combined resistance A _T and the formula 4 of the formula 2, the power supply potential V _H and the power supply potential _VL multiplied by the difference. (Equation 5)

【００８２】[0082]

【式５】 (Equation 5)

【００８３】このようにスイッチのオン、オフによっ
て、ｎビットのデジタル信号を、アナログの階調電圧信
号に変換することができる。As described above, by turning on and off the switch, an n-bit digital signal can be converted into an analog gradation voltage signal.

【００８４】図１（Ｄ）を用いて、本願発明のＤＡＣに
入力されるデジタル信号Ｄａのうち、Ｄａ₀およびＤａ₁
が０で、Ｄａ₂、Ｄａ₃、…、Ｄａ_n-1は全て１の場合の
ＤＡＣの動作を説明する。Referring to FIG. 1D, of digital signals Da input to the DAC of the present invention, Da ₀ and Da ₁
Is 0 and Da ₂ , Da ₃ ,..., Dan _-1 are all 1, and the operation of the DAC will be described.

【００８５】Ｄａ₀およびＤａ₁が０なので、ＳＷａ₀お
よびＳＷａ₁はオフとなって、逆にＳＷｂ₀およびＳＷｂ
₁はオンとなり、出力線は抵抗Ｂ₀、Ｂ₁を介して電源電
圧線Ｈに接続される。一方、Ｄａ₂、Ｄａ₃、…、Ｄａ
_n-1は全て１なので、ＳＷａ₂、ＳＷａ₃、…、ＳＷａ_n-1
は全てオンとなり、逆にＳＷｂ₂、ＳＷｂ₃、…、ＳＷｂ
_{n- 1}は全てオフとなり、出力線は抵抗Ａ₂、Ａ₃、…、Ａ
_n-1を介して電源電圧線Ｌに接続される。Since Da ₀ and Da ₁ are 0, SWa ₀ and SWa ₁ are turned off, and conversely, SWb ₀ and SWb
₁ is turned on, and the output line is connected to the power supply voltage line H via the resistors B ₀ and B ₁ . On the other hand, Da ₂ , Da ₃ ,.
_{Since n-1} are all 1, SWa ₂ , SWa ₃ ,..., SWa _n-1
Are all turned on, and conversely, SWb ₂ , SWb ₃ ,..., SWb
_{n- 1} are all turned off, and the output lines are resistors A ₂ , A ₃ ,.
Connected to power supply voltage line L via _n-1 .

【００８６】抵抗Ａ₀、Ａ₁、…、Ａ_n-1のうち、オンに
なっているスイッチＳＷａ₂、ＳＷａ ₃、…、ＳＷａ_n-1
に接続されている全ての抵抗（この場合抵抗Ａ₂、Ａ₃、
…、Ａ _n-1が該当する）の合成抵抗をＡ_Tとする。また抵
抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のうちオンになっているスイッ
チＳＷｂ₀およびＳＷｂ₁に接続されている全ての抵抗
（この場合抵抗Ｂ₀、Ｂ₁が該当する）の合成抵抗をＢ_T
とする。Resistance A₀, A₁, ..., A_n-1Out on
Switch SWa_Two, SWa _Three, ..., SWa_n-1
To all resistors (in this case, resistors A_Two, A_Three,
…, A _n-1Corresponds to) the combined resistance of A_TAnd Again
Anti-B₀, B₁, ..., B_n-1Switches that are turned on
Switch SWb₀And SWb₁All resistors connected to
(In this case, the resistance B₀, B₁Corresponds)) to B_T
And

【００８７】合成抵抗Ａ_Tの逆数は、オンになっている
スイッチＳＷａ₂、ＳＷａ₃、…、ＳＷ_n-1に接続されて
いる抵抗Ａ₂、Ａ₃、…、Ａ_n-1のそれぞれの逆数の和に
等しい。（式６）[0087] reciprocal of the combined resistance A _T, the switches SWa _2, SWa ₃ that are turned on, ..., SW _n-1 is connected to the resistor _{A 2, A 3, ...,} A n-1 of each Equal to the sum of the reciprocals. (Equation 6)

【００８８】[0088]

【式６】 (Equation 6)

【００８９】式６をＡ_Tについて求めると、式７が得ら
れる。When Equation 6 is obtained for A _T , Equation 7 is obtained.

【００９０】[0090]

【式７】 Equation 7

【００９１】また同様に、合成抵抗Ｂ_Tの逆数は、オン
になっているスイッチＳＷｂ₀、ＳＷｂ₁に接続されてい
る抵抗Ｂ₀、Ｂ₁それぞれの逆数の和に等しい。（式８）Similarly, the reciprocal of the combined resistance B _T is equal to the sum of the reciprocals of the resistors B ₀ and B ₁ connected to the switches SWb ₀ and SWb ₁ which are turned on. (Equation 8)

【００９２】[0092]

【式８】 (Equation 8)

【００９３】式８をＢ_Tについて求めると、式９が得ら
れる。When Equation 8 is obtained for B _T , Equation 9 is obtained.

【００９４】[0094]

【式９】 [Equation 9]

【００９５】式７及び式９で求められた合成抵抗Ａ_Tと
合成抵抗Ｂ_Tを用いて、ＤＡＣの出力線からの出力電位
Ｖ_out（Ｄａ₀＝Ｄａ₁＝０、Ｄａ₂＝Ｄａ₃＝…＝Ｄａ_n-1
＝１）を求める。出力電位Ｖ_out（Ｄａ₀＝Ｄａ₁＝０、
Ｄａ₂＝Ｄａ₃＝…＝Ｄａ_n-1＝１）は、式７の合成抵抗
Ａ_Tを、式７の合成抵抗Ａ_Tと式９の合成抵抗Ｂ_Tとの和
で割ったものに、電源電位Ｖ_Hと電源電位Ｖ_Lの差を掛け
たものである。（式１０）[0095] Equation 7 and by using the combined resistance A _T and the combined resistance B _T obtained by equation 9, the output potential V _out from the output line of the _{DAC (Da 0 = Da 1 =} 0, Da 2 = Da 3 = … = Dan _-1
= 1). Output potential V _out (Da ₀ = Da ₁ = 0,
_{Da 2 = Da 3 = ... =} Da n-1 = 1) , the combined resistance A _T of the equation 7, the divided by the sum of the combined resistance B _T of the combined resistance A _T and the formula 9 of the formula 7, It is obtained by multiplying the difference between the power supply potential _VH and the power supply potential _VL . (Equation 10)

【００９６】[0096]

【式１０】 (Equation 10)

【００９７】このようにスイッチのオン、オフによっ
て、ｎビットのデジタル信号を、アナログの階調電圧信
号に変換することができる。As described above, an n-bit digital signal can be converted into an analog gradation voltage signal by turning on and off the switch.

【００９８】以上は、式１〜式１０を用いて個々のデジ
タル信号の値が具体的にわかっている場合について説明
したものだが、以下に本願発明のＤＡＣの合成抵抗
Ａ_T、合成抵抗Ｂ_Tおよび出力電位Ｖ_outを一般式にて表
す。The case where the values of the individual digital signals are specifically known using the equations (1) to (10) has been described above. The combined resistance A _T and combined resistance B _T of the DAC of the present invention will be described below. And the output potential V _out is represented by a general formula.

【００９９】合成抵抗Ａ_Tの逆数は、スイッチＳＷａ₀、
ＳＷａ₁、…、ＳＷａ_n-1のうちオンになっているスイッ
チに接続されている抵抗のそれぞれの逆数の和に等し
い。スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1のう
ち、オンになっているのは、入力されるデジタル信号Ｄ
ａ₀、Ｄａ₁、…、Ｄａ_n-1が１のスイッチである。よっ
て、合成抵抗Ａ_Tの逆数は、スイッチＳＷａ₀、ＳＷ
ａ₁、…、ＳＷａ_n-1に接続されている抵抗Ａ₀、Ａ₁、
…、Ａ_n-1のそれぞれの逆数に、スイッチＳＷａ₀、ＳＷ
ａ ₁、…、ＳＷａ_n-1のそれぞれに対応するデジタル信号
Ｄａの値を掛けたものの和に等しい。（式１１）Synthetic resistance A_TThe reciprocal of the switch SWa₀,
SWa₁, ..., SWa_n-1Switches that are turned on
Equal to the sum of the reciprocals of the resistors connected to
No. Switch SWa₀, SWa₁, ..., SWa_n-1Horse
That is, when the input digital signal D
a₀, Da₁, ..., Da_n-1Is a switch of 1. Yo
And the combined resistance A_TThe reciprocal of the switch SWa₀, SW
a₁, ..., SWa_n-1A connected to₀, A₁,
…, A_n-1The switch SWa₀, SW
a ₁, ..., SWa_n-1Digital signal corresponding to each of
It is equal to the sum of the values multiplied by Da. (Equation 11)

【０１００】[0100]

【式１１】 [Equation 11]

【０１０１】式１１をＡ_Tについて求めると、式１２が
得られる。When Expression 11 is obtained for A _T , Expression 12 is obtained.

【０１０２】[0102]

【式１２】 (Equation 12)

【０１０３】また同様に、合成抵抗Ｂ_Tの逆数は、スイ
ッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_{n -1}に接続されてい
る抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のそれぞれの逆数に、スイ
ッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1のそれぞれに対
応するデジタル信号Ｄｂの値を掛けたものの和に等し
い。（式１３）[0103] Similarly, the inverse of the combined resistance B _T, the switches _{SWb 0, SWb 1, ...,} SWb n resistors B _0, which is connected to a _-1, B _1, ..., respectively of the reciprocal of B _n-1 , SWb ₀ , SWb ₁ ,..., SWb _n−1 and the value of the digital signal Db corresponding to each of the switches SWb ₀ , SWb ₁ ,. (Equation 13)

【０１０４】[0104]

【式１３】 (Equation 13)

【０１０５】式１３をＢ_Tについて求めると、式１４が
得られる。When Expression 13 is obtained for B _T , Expression 14 is obtained.

【０１０６】[0106]

【式１４】 (Equation 14)

【０１０７】出力電位Ｖ_outは、式１２の合成抵抗Ａ
_Tを、式１２の合成抵抗Ａ_Tと式１４の合成抵抗Ｂ_Tとの
和で割ったものに、電源電位Ｖ_Hと電源電位Ｖ_Lの差を掛
けたものである。（式１５）The output potential V _out is equal to the combined resistance A
_{The value} obtained by dividing _T by the sum of the combined resistance A _T in Equation 12 and the combined resistance B _T in Equation 14 is multiplied by the difference between the power supply potential V _H and the power supply potential _VL . (Equation 15)

【０１０８】[0108]

【式１５】 (Equation 15)

【０１０９】このようにデジタル信号Ｄａの値によって
定まる出力電位Ｖ_outが出力線から出力される。式１５
からもわかるように、出力電位Ｖ_outは抵抗値Ｒの値に
よっては定まらない。また、出力電位Ｖ_outはＶ_HとＶ_L
との差によってその振幅を決定することができる。Thus, the output potential V _out determined by the value of the digital signal Da is output from the output line. Equation 15
As can be seen from the above, the output potential V _out is not determined by the value of the resistance value R. The output potential V _out is V _H and V _L
And its difference can determine its amplitude.

【０１１０】本願発明のＤＡＣでは、従来のＤＡＣのよ
うにデジタル信号のビット数と同じ数のスイッチまたは
階調電圧線を設ける必要はない。よってＤＡＣの面積を
抑えることが可能になり、駆動回路、アクティブマトリ
クス型液晶表示装置の小型化が可能になった。In the DAC of the present invention, it is not necessary to provide the same number of switches or gradation voltage lines as the number of bits of the digital signal as in the conventional DAC. Therefore, the area of the DAC can be reduced, and the drive circuit and the active matrix liquid crystal display device can be reduced in size.

【０１１１】また従来のＤＡＣでは、デジタル信号のビ
ット数が増えると、スイッチの数を指数関数的に増加さ
せる必要があった。しかし本願発明ではｎビットのデジ
タル信号を変換させる場合、スイッチの数は２ｎ個とな
った。このようにビット数が増えても、従来のＤＡＣに
比べてスイッチ数の増加を抑えることが可能になり、駆
動回路、アクティブマトリクス型液晶表示装置の小型化
が可能になった。In the conventional DAC, when the number of bits of the digital signal increases, it is necessary to increase the number of switches exponentially. However, in the present invention, when converting an n-bit digital signal, the number of switches is 2n. Even if the number of bits is increased in this manner, it is possible to suppress an increase in the number of switches as compared with the conventional DAC, and it is possible to reduce the size of the driving circuit and the active matrix liquid crystal display device.

【０１１２】また、ＤＡＣ自体の面積が抑えられるの
で、画素数を増加させる、つまりはソース信号線を増加
させることによって、Ｄ／Ａ変換回路の数が増加して
も、駆動回路の面積が抑えられ、高精細なアクティブマ
トリクス型液晶表示装置の作製が可能になった。Since the area of the DAC itself is reduced, the number of pixels is increased, that is, by increasing the number of source signal lines, the area of the drive circuit is reduced even if the number of D / A conversion circuits increases. As a result, a high-definition active matrix liquid crystal display device can be manufactured.

【０１１３】また容量分割型ＤＡＣとは違い、容量に電
荷を蓄える期間と、容量に蓄えた電荷を放電してＧＮＤ
（グラウンド）と同じ電荷にリセットする期間とが必要
ではなくなるため、容量分割型ＤＡＣと比較して動作速
度が速くなった。Also, unlike the capacitance division type DAC, the period in which the electric charge is stored in the capacitor and the period in which the electric charge stored in the capacitor is discharged to GND.
Since the period for resetting to the same charge as (ground) is not required, the operation speed is higher than that of the capacitance division type DAC.

【０１１４】（実施の形態２）本実施の形態では、２ビ
ットのデジタル信号をアナログの階調電圧信号に変換す
るＤＡＣを薄膜トランジスタを用いて作製した例につい
て説明する。本実施の形態ではこのビット数に限定され
ない。Embodiment Mode 2 In this embodiment mode, an example in which a DAC for converting a 2-bit digital signal into an analog gradation voltage signal is manufactured using a thin film transistor will be described. In the present embodiment, the number of bits is not limited.

【０１１５】図５（Ａ）に本願発明の実施の形態の１つ
である、２ビットのデジタル信号をアナログの階調電圧
信号に変換するＤＡＣの詳しい回路図を示す。ＤＡＣに
ＩＮ ₀からデジタル信号Ｄａ₀、ＩＮ₁からデジタル信号
Ｄａ₁をそれぞれ入力する。FIG. 5A shows one embodiment of the present invention.
Is a 2-bit digital signal that is converted to an analog grayscale voltage.
FIG. 3 shows a detailed circuit diagram of a DAC for converting a signal. DAC
IN ₀From the digital signal Da₀, IN₁From digital signal
Da₁Enter each.

【０１１６】ＤＡＣにＩＮ₀から入力されたデジタル信
号Ｄａ₀はＳＷａ₀に入力され、デジタル信号Ｄａ₀によ
ってＳＷａ₀のオンまたはオフが決まる。またデジタル
信号Ｄａ₀がインバーターによって反転させられたデジ
タル信号Ｄｂ₀はＳＷｂ₀に入力され、デジタル信号Ｄｂ
₀によってＳＷｂ₀のオンまたはオフが決まる。Ｄｂ₀は
Ｄａ₀を反転させた信号なので、ＳＷａ₀がオンだとＳＷ
ｂ₀はオフ、ＳＷａ₀がオフだとＳＷｂ₀はオンとなる。[0116] Digital signal Da ₀ inputted from IN ₀ to the DAC is inputted to SWa _0, determines the on or off SWa ₀ by the digital signal Da _0. The digital signal Db ₀ obtained by inverting the digital signal Da ₀ by the inverter is input to SWb ₀ and the digital signal Db
₀ determines whether SWb ₀ is on or off. Since Db ₀ is a signal obtained by inverting Da ₀ , if SWa ₀ is on, SW
b ₀ is off, SWb ₀ SWa ₀ is that it is off is turned on.

【０１１７】ＩＮ₁にデジタル信号Ｄａ₁が入力された場
合も、上述したＩＮ₀にデジタル信号Ｄａ₀が入力された
場合と同様にＳＷａ₁およびＳＷｂ₁がデジタル信号Ｄａ
₁によって制御される。When digital signal Da ₁ is input to IN ₁ , similarly to the case where digital signal Da ₀ is input to IN ₀ , SWa ₁ and SWb ₁ are converted to digital signal Da _1.
Controlled by _one .

【０１１８】図５（Ｂ）に本実施の形態で用いるインバ
ーターの具体的な回路図の一例を示す。Ｖ_inから１また
は０のデジタル信号が入力される。本実施の形態におい
ては、１はＨｉの信号を、０はＬｏの信号を示す。Ｖｄ
ｄｈはデジタル信号のＨｉと同じ電源電位が、Ｖｓｓは
デジタル信号のＬｏと同じ電源電位が印加されているこ
とを示す。FIG. 5B shows an example of a specific circuit diagram of the inverter used in this embodiment. Digital signals from the V _in 1 or 0 is inputted. In the present embodiment, 1 indicates a Hi signal and 0 indicates a Lo signal. Vd
dh indicates that the same power supply potential as Hi of the digital signal is applied, and Vss indicates that the same power supply potential as Lo of the digital signal is applied.

【０１１９】ＶｉｎにＨｉのデジタル信号を印加すると
Ｖ_outからＬｏのデジタル信号が出力される。逆に、Ｖ
ｉｎにＬｏのデジタル信号を印加するとＶ_outからＨｉ
のデジタル信号が出力される。When a Hi digital signal is applied to Vin, a Lo digital signal is output from _Vout . Conversely, V
When a Lo digital signal is applied to in, V _{out changes} to Hi.
Is output.

【０１２０】本実施の形態の場合、ＤＡＣに設ける抵抗
は、スイッチＳＷ群を形成している薄膜トランジスタ
（ＴＦＴ）の内部抵抗を利用する。ＴＦＴの内部抵抗と
は、ＴＦＴの活性層が有するチャネル形成領域の、ソー
ス領域とドレイン領域とを結ぶ方向における抵抗であ
る。図６に本実施の形態で用いたスイッチＳＷ群の具体
的な回路図の一例を示す。In the case of the present embodiment, the internal resistance of the thin film transistor (TFT) forming the switch SW group is used for the resistor provided in the DAC. The internal resistance of a TFT is a resistance in a direction connecting a source region and a drain region of a channel formation region of an active layer of the TFT. FIG. 6 shows an example of a specific circuit diagram of the switch SW group used in the present embodiment.

【０１２１】図６に示すように、スイッチＳＷ群はＮチ
ャネル型薄膜トランジスタ（Ｎチャネル型ＴＦＴ）と、
Ｐチャネル型薄膜トランジスタ（Ｐチャネル型ＴＦＴ）
とを有している。Ｎチャネル型ＴＦＴ及びＰチャネル型
ＴＦＴはそれぞれのソース領域とドレイン領域とが、一
方は出力線に、もう一方は電源電圧線に接続されてい
る。As shown in FIG. 6, a group of switches SW includes an N-channel thin film transistor (N-channel TFT),
P channel type thin film transistor (P channel type TFT)
And The N-channel TFT and the P-channel TFT each have a source region and a drain region, one of which is connected to an output line and the other is connected to a power supply voltage line.

【０１２２】スイッチＳＷ群に１のデジタル信号が印加
されると、スイッチＳＷ群のＮチャネル型ＴＦＴとＰチ
ャネル型ＴＦＴのソース領域とドレイン領域とが、電気
的に導通した状態となり、スイッチＳＷ群がオンとな
る。When one digital signal is applied to the switch SW group, the source region and the drain region of the N-channel TFT and the P-channel TFT of the switch SW group are in an electrically conductive state. Turns on.

【０１２３】逆に０のデジタル信号が印加されるとスイ
ッチＳＷ群のＮチャネル型ＴＦＴとＰチャネル型ＴＦＴ
のソース領域とドレイン領域とが、電気的に導通してい
ない状態となり、スイッチＳＷ群がオフとなる。Conversely, when a digital signal of 0 is applied, the N-channel TFT and the P-channel TFT of the switch SW group
The source region and the drain region are electrically disconnected from each other, and the switches SW are turned off.

【０１２４】図７にスイッチＳＷ群に用いられている薄
膜トランジスタの上面図の一例を示す。活性層と、ゲー
ト電極とが、図７に示すように設けられている。ゲート
電極は、ゲート信号線の一部をゲート電極として機能さ
せている。図示してはいないが、活性層とゲート電極と
の間にはゲート絶縁膜が設けられている。FIG. 7 shows an example of a top view of a thin film transistor used in a switch SW group. The active layer and the gate electrode are provided as shown in FIG. The gate electrode functions a part of the gate signal line as a gate electrode. Although not shown, a gate insulating film is provided between the active layer and the gate electrode.

【０１２５】一導電性を有する不純物が添加されている
ソース領域およびドレイン領域が活性層に設けられてい
る。またソース領域とドレイン領域の間には、ゲート電
極に電圧がかかるとチャネルを形成するチャネル形成領
域が設けられている。A source region and a drain region to which an impurity having one conductivity is added are provided in the active layer. In addition, a channel formation region is provided between the source region and the drain region to form a channel when a voltage is applied to the gate electrode.

【０１２６】チャネル形成領域において、ソース領域と
ドレイン領域を結んだ方向の長さをチャネル長（Ｌ）と
定義する。またソース領域とドレイン領域を結んだ方向
に対して垂直方向の長さをチャネル幅（Ｗ）と定義す
る。In the channel formation region, the length in the direction connecting the source region and the drain region is defined as a channel length (L). The length in the direction perpendicular to the direction connecting the source region and the drain region is defined as a channel width (W).

【０１２７】薄膜トランジスタ（ＴＦＴ）の内部抵抗の
抵抗値はチャネル長（Ｌ）が等しい場合、チャネル幅
（Ｗ）によって、その値が決まる。内部抵抗の抵抗値は
そのチャネル幅に反比例するので、ＴＦＴの内部抵抗の
抵抗値を２倍にしたいときはチャネル幅（Ｗ）を半分
に、ＴＦＴの内部抵抗の抵抗値を２²倍にしたいときは
チャネル幅（Ｗ）を１／２²倍にすれば良い。The resistance value of the internal resistance of a thin film transistor (TFT) is determined by the channel width (W) when the channel length (L) is equal. Since the resistance value of the internal resistance is inversely proportional to the channel width, if you want to the resistance value of the internal resistance of the TFT doubled in half the channel width (W), like to the resistance value of the internal resistance of the TFT 2 ^doubles it is sufficient channel width (W) 1/2 ² times when.

【０１２８】なお本実施の形態において、Ｎチャネル型
ＴＦＴおよびＰチャネル型ＴＦＴの内部抵抗の抵抗値
は、ＤＡＣから出力されるアナログの階調電圧信号に悪
影響が出ない程度に等しくすることが肝要である。In the present embodiment, it is important that the resistance values of the internal resistances of the N-channel TFT and the P-channel TFT are equal to such an extent that the analog gradation voltage signal output from the DAC is not adversely affected. It is.

【０１２９】なお、本実施の形態では図５で示した回路
図に基づいたＤＡＣについて説明したが、本実施の形態
はこの回路図に限定されるわけではなく、設計者が適宜
用途に応じて変更することも可能である。In this embodiment, the DAC based on the circuit diagram shown in FIG. 5 has been described. However, the present embodiment is not limited to this circuit diagram, and the designer can appropriately set the DAC according to the application. It can be changed.

【０１３０】また本実施の形態では、チャネル幅（Ｗ）
を制御することによって薄膜トランジスタの内部抵抗の
抵抗値を変える例を示したが、チャネル長Ｌを制御する
ことによって行っても良い。ＴＦＴの内部抵抗の抵抗値
はチャネル長Ｌに比例する。よってＴＦＴの内部抵抗の
抵抗値を２倍にしたいときはチャネル長（Ｌ）を２倍
に、ＴＦＴの内部抵抗の抵抗値を２²倍にしたいとき
は、チャネル長を（Ｌ）を２²倍にすれば良い。またチ
ャネル長（Ｌ）とチャネル幅（Ｗ）を両方とも制御する
ことで、ＴＦＴの内部抵抗の抵抗値を制御することも可
能である。In this embodiment, the channel width (W)
Although the example in which the resistance value of the internal resistance of the thin film transistor is changed by controlling the channel length L has been described, the control may be performed by controlling the channel length L. The resistance value of the internal resistance of the TFT is proportional to the channel length L. Thus doubling the channel length (L) If you want to the resistance value of the internal resistance of the TFT is doubled, when you want to the resistance value of the internal resistance of the TFT 2 ² times, the channel length (L) 2 ² You can double it. In addition, by controlling both the channel length (L) and the channel width (W), it is possible to control the resistance value of the internal resistance of the TFT.

【０１３１】本願発明のＤＡＣでは、従来のＤＡＣのよ
うにデジタル信号のビット数と同じ数のスイッチまたは
階調電圧線を設ける必要はない。よってＤＡＣの面積を
抑えることが可能になり、駆動回路、アクティブマトリ
クス型液晶表示装置の小型化が可能になった。In the DAC of the present invention, unlike the conventional DAC, it is not necessary to provide the same number of switches or gray scale voltage lines as the number of bits of the digital signal. Therefore, the area of the DAC can be reduced, and the drive circuit and the active matrix liquid crystal display device can be reduced in size.

【０１３２】また従来のＤＡＣでは、デジタル信号のビ
ット数が増えると、スイッチの数を指数関数的に増加さ
せる必要があった。しかし本願発明ではｎビットのデジ
タル信号を変換させる場合、スイッチの数は２ｎ個とな
った。このようにビット数が増えても、従来のＤＡＣに
比べてスイッチ数の増加を抑えることが可能になり、駆
動回路、アクティブマトリクス型液晶表示装置の小型化
が可能になった。In the conventional DAC, when the number of bits of the digital signal increases, it is necessary to increase the number of switches exponentially. However, in the present invention, when converting an n-bit digital signal, the number of switches is 2n. Even if the number of bits is increased in this manner, it is possible to suppress an increase in the number of switches as compared with the conventional DAC, and it is possible to reduce the size of the driving circuit and the active matrix liquid crystal display device.

【０１３３】また、ＤＡＣ自体の面積が抑えられるの
で、画素数を増加させる、つまりはソース信号線を増加
させることによって、Ｄ／Ａ変換回路の数が増加して
も、駆動回路の面積が抑えられ、高精細なアクティブマ
トリクス型液晶表示装置の作製が可能になった。Further, since the area of the DAC itself is reduced, the number of pixels is increased, that is, by increasing the number of source signal lines, the area of the drive circuit is reduced even if the number of D / A conversion circuits increases. As a result, a high-definition active matrix liquid crystal display device can be manufactured.

【０１３４】また容量分割型ＤＡＣとは違い、容量に電
荷を蓄える期間と、容量に蓄えた電荷を放電してＧＮＤ
（グラウンド）と同じ電荷にリセットする期間とが必要
ではなくなるため、容量分割型ＤＡＣと比較して動作速
度が速くなった。Further, unlike the capacitance division type DAC, the period in which the electric charge is stored in the capacitor and the period in which the electric charge stored in the capacitor is discharged to GND.
Since the period for resetting to the same charge as (ground) is not required, the operation speed is higher than that of the capacitance division type DAC.

【０１３５】さらに本実施の形態では、スイッチが有す
る薄膜トランジスタの内部抵抗を利用してＤＡＣを構成
しているる。よって実施の形態１の場合と違って新たに
抵抗を設ける必要がなく、ＤＡＣの面積、ひいてはＤＡ
Ｃを有する半導体装置の面積を抑えることが可能にな
る。またＤＡＣ自体の作成工程数を抑えることができ
る。Further, in this embodiment mode, the DAC is configured by utilizing the internal resistance of the thin film transistor included in the switch. Therefore, unlike the first embodiment, it is not necessary to newly provide a resistor, and the area of the DAC,
The area of the semiconductor device having C can be reduced. Further, the number of steps for producing the DAC itself can be reduced.

【０１３６】以下に、本願発明のＤＡＣの実施例につい
て説明する。なお、本願発明のＤＡＣの具体的な構成
は、以下の実施例の構成に限定されるわけではない。Hereinafter, embodiments of the DAC of the present invention will be described. Note that the specific configuration of the DAC of the present invention is not limited to the configuration of the following embodiment.

【０１３７】[0137]

【実施例】【Example】

【０１３８】（実施例１）本実施例では、４ビットデジ
タル信号に対応したＤＡＣの例について、図２を用いて
説明する。Embodiment 1 In this embodiment, an example of a DAC corresponding to a 4-bit digital signal will be described with reference to FIG.

【０１３９】図２に示す本実施例のＤＡＣは、４ビット
のデジタル信号Ｄａ（Ｄａ₀、Ｄａ₁、…、Ｄａ₃）をア
ナログの階調電圧信号に変換する。本実施例では、電源
電位Ｖ_Hを５Ｖ、電源電位Ｖ_Lを０Ｖに設定するが、本願
発明はこの値に限られない。The DAC of this embodiment shown in FIG. 2 converts a 4-bit digital signal Da (Da ₀ , Da ₁ ,..., Da ₃ ) into an analog gradation voltage signal. In this embodiment, the power supply potential V _H 5V, but sets the power supply potential V _L to 0V, and the present invention is not limited to this value.

【０１４０】図２（Ａ）〜（Ｄ）に示すように本願発明
のＤＡＣは、４個のスイッチＳＷａ ₀、ＳＷａ₁、…、Ｓ
Ｗａ₃と、４個のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷ
ｂ₃とを有している。また、４個の抵抗Ａ₀、Ａ₁、…、
Ａ₃と、４個の抵抗Ｂ₀、Ｂ₁、…、Ｂ₃とを有している。As shown in FIGS. 2A to 2D, the present invention
DAC has four switches SWa ₀, SWa₁, ..., S
Wa_ThreeAnd four switches SWb₀, SWb₁,…, SW
b_ThreeAnd Also, four resistors A₀, A₁,…,
A_ThreeAnd four resistors B₀, B₁, ..., B_ThreeAnd

【０１４１】ここで、本実施例のＤＡＣの回路構成につ
いて説明する。Here, the circuit configuration of the DAC of this embodiment will be described.

【０１４２】抵抗Ａ₀の両端部は、それぞれ、スイッチ
ＳＷａ₀と出力線とに接続されている。抵抗Ａ₀と接続さ
れていないスイッチＳＷａ₀の一端部は、電源電圧線Ｌ
に接続されている。なお本実施例においてはスイッチＳ
Ｗ群の内部抵抗は０とみなすが、スイッチＳＷ群の内部
抵抗を計算に入れて回路設計しても良い。Both ends of the resistor A ₀ are connected to a switch SWa ₀ and an output line, respectively. One end of the switch SWa ₀ which is not connected to the resistor A ₀ is the power supply voltage line L
It is connected to the. In this embodiment, the switch S
Although the internal resistance of the group W is regarded as 0, the circuit may be designed by taking the internal resistance of the group of switches SW into account.

【０１４３】また、抵抗Ａ₁の両端部は、それぞれ、ス
イッチＳＷａ₁と出力線とに接続されている。抵抗Ａ₁と
接続されていないスイッチＳＷａ₁の一端部は、電源電
圧線Ｌに接続されている。Both ends of the resistor A ₁ are connected to a switch SWa ₁ and an output line, respectively. One end of the switch SWa ₁ which the resistor A ₁ is not connected is connected to the power-supply voltage line L.

【０１４４】さらに、抵抗Ａ₂の両端部は、それぞれ、
スイッチＳＷａ₂と出力線とに接続されている。抵抗Ａ₂
と接続されていないスイッチＳＷａ₂の一端部は、電源
電圧線Ｌに接続されている。Further, both ends of the resistor A ₂ are respectively
It is connected to the switch SWa ₂ and the output line. Resistance A ₂
One end of the switch SWa ₂ which is not connected to the is connected to the power-supply voltage line L.

【０１４５】同様に、抵抗Ａ₃の両端部は、それぞれ、
スイッチＳＷａ₃と出力線とに接続されている。抵抗Ａ₃
と接続されていないスイッチＳＷａ₃の一端部は、電源
電圧線Ｌに接続されている。Similarly, both ends of the resistor A ₃ are respectively
It is connected to the switch SWa ₃ and the output line. Resistance A ₃
One end of the switch SWa ₃ which is not connected to the is connected to the power-supply voltage line L.

【０１４６】同様に、抵抗Ｂ₀、Ｂ₁、…、Ｂ₃とスイッ
チＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃との関係も、抵抗
Ａ₀、Ａ₁、…、Ａ₃と、スイッチＳＷａ₀、ＳＷａ₁、
…、ＳＷａ₃との関係と同様である。つまり、抵抗Ｂ₀、
Ｂ₁、…、Ｂ₃のそれぞれの両端部は、スイッチＳＷ
ｂ₀、ＳＷｂ₁、…、ＳＷｂ₃、のそれぞれと出力線とに
接続されている。抵抗Ｂ₀、Ｂ₁、…、Ｂ₃のそれぞれと
は接続されていない、スイッチＳＷｂ₀、ＳＷｂ₁、…、
ＳＷｂ₃のそれぞれの一端部は、電源電圧線Ｈに接続さ
れている。[0146] Similarly, resistors _{B 0, B 1, ...,} B 3 and the switch SWb _0, SWb _1, ..., also the relationship between the SWb _3, resistors A _0, A _1, ..., and A _3, the switch SWa ₀ , SWa ₁ ,
.., SWa ₃ . That is, the resistance B ₀ ,
Both ends of B ₁ ,..., B ₃ are switches SW
_{b 0, SWb 1, ...,} SWb 3, of which are connected to the respective output lines. Resistance B _0, B _1, ..., not connected to the respective B _3, the switch SWb _0, SWb _1, ...,
One end of each of SWb ₃ is connected to a power supply voltage line H.

【０１４７】次に本実施例のＤＡＣの動作について説明
する。Next, the operation of the DAC of this embodiment will be described.

【０１４８】スイッチＳＷａ₀がオンになると、電源電
圧線Ｌと抵抗Ａ₀とが接続される。言い換えると、スイ
ッチＳＷａ₀がオンになると、抵抗Ａ₀のスイッチＳＷａ
₀と接続されている端部が、電源電位Ｖ_Lと同じ電位に保
たれる。逆にスイッチＳＷａ₀がオフになると、電源電
圧線Ｌと抵抗Ａ₀は接続が切り離される。When the switch SWa ₀ is turned on, the power supply voltage line L and the resistor A ₀ are connected. In other words, when the switch SWa ₀ is turned on, the switch SWa of the resistance A _0
The end connected to ₀ is kept at the same potential as the power supply potential _VL . Conversely, when the switch SWa ₀ is turned off, the connection between the power supply voltage line L and the resistor A ₀ is disconnected.

【０１４９】また、スイッチＳＷａ₁がオンになると、
電源電圧線Ｌと抵抗Ａ₁とが接続される。言い換える
と、スイッチＳＷａ₁がオンになると、抵抗Ａ₁のスイッ
チＳＷａ ₁と接続されている端部が、電源電位Ｖ_Lと同じ
電位に保たれる。逆にスイッチＳＷａ₁がオフになる
と、電源電圧線Ｌと抵抗Ａ₁は接続が切り離される。Further, the switch SWa₁Is turned on,
Power supply voltage line L and resistor A₁Are connected. Paraphrase
And the switch SWa₁Is turned on, the resistance A₁The switch
Ji SWa ₁Is connected to the power supply potential V_LSame as
It is kept at the potential. Conversely, switch SWa₁Turns off
, Power supply voltage line L and resistor A₁Is disconnected.

【０１５０】さらに、スイッチＳＷａ₂がオンになる
と、電源電圧線Ｌと抵抗Ａ₂とが接続される。言い換え
ると、スイッチＳＷａ₂がオンになると、抵抗Ａ₂のスイ
ッチＳＷａ₂と接続されている端部が、電源電位Ｖ_Lと同
じ電位に保たれる。逆にスイッチＳＷａ₂がオフになる
と、電源電圧線Ｌと抵抗Ａ₂は接続が切り離される。When the switch SWa ₂ is turned on, the power supply voltage line L and the resistor A ₂ are connected. In other words, if the switch SWa ₂ is turned on, an end portion which is connected to the switch SWa ₂ of the resistor A ₂ is maintained at the same potential as the power-supply potential V _L. When the switch SWa ₂ is turned off in the reverse, the resistance A ₂ and the power-supply voltage line L is connected is disconnected.

【０１５１】同様に、スイッチＳＷａ₃がオンになる
と、電源電圧線Ｌと抵抗Ａ₃とが接続される。言い換え
ると、スイッチＳＷａ₃がオンになると、抵抗Ａ₃のスイ
ッチＳＷａ₃と接続されている端部が、電源電位Ｖ_Lと同
じ電位に保たれる。逆にスイッチＳＷａ₃がオフになる
と、電源電圧線Ｌと抵抗Ａ₃は接続が切り離される。Similarly, when the switch SWa ₃ is turned on, the power supply voltage line L and the resistor A ₃ are connected. In other words, if the switch SWa ₃ is turned on, ends the switch SWa ₃ are connected resistor A ₃ is maintained at the same potential as the power-supply potential V _L. When the switch SWa ₃ is turned off in reverse, the power-supply voltage line L and the resistor A ₃ is connected is disconnected.

【０１５２】このように、スイッチＳＷａ₀、ＳＷａ₁、
…、ＳＷａ₃のそれぞれがオンになると、電源電圧線Ｌ
と抵抗Ａ₀、Ａ₁、…、Ａ₃のそれぞれとが接続される。
言い換えると、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ
₃のそれぞれがオンになると、抵抗Ａ₀、Ａ₁、…、Ａ₃の
スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃と接続されて
いる端部が、電源電位Ｖ_Lと同じ電位に保たれる。逆に
スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のそれぞれが
オフになると、電源電圧線Ｌと抵抗Ａ₀、Ａ₁、…、Ａ₃
のそれぞれは接続が切り離される。As described above, the switches SWa ₀ , SWa ₁ ,
When each of SWa ₃ is turned on, the power supply voltage line L
And each of the resistors A ₀ , A ₁ ,..., A ₃ are connected.
In other words, the switches SWa ₀ , SWa ₁ ,..., SWa
₃ are turned on, the ends of the resistors A ₀ , A ₁ ,..., A ₃ connected to the switches SWa ₀ , SWa ₁ ,..., SWa ₃ are kept at the same potential as the power supply potential _VL. It is. Conversely to the switch SWa _0, SWa _1, ..., when each of SWa ₃ is turned off, the resistor and the power supply voltage line _{L A 0, A 1, ...} , A 3
Are disconnected.

【０１５３】同様に、スイッチＳＷｂ₀、ＳＷｂ₁、…、
ＳＷｂ₃のそれぞれがオンになると、電源電圧線Ｈと抵
抗Ｂ₀、Ｂ₁、…、Ｂ₃のそれぞれとが接続される。言い
換えると、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃の
それぞれがオンになると、抵抗Ｂ₀、Ｂ₁、…、Ｂ₃のス
イッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃と接続されてい
る端部が、電源電位Ｖ_Hと同じ電位に保たれる。逆にス
イッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃のそれぞれがオ
フになると、電源電圧線Ｈと抵抗Ｂ₀、Ｂ₁、…、Ｂ₃の
それぞれは接続が切り離される。Similarly, switches SWb ₀ , SWb ₁ ,.
When each of SWb ₃ is turned on, the power supply voltage line H and each of the resistors B ₀ , B ₁ ,..., B ₃ are connected. In other words, the switch SWb _0, SWb _1, ..., when each SWb ₃ is turned on, the resistor B _0, B _1, ..., switches SWb ₀ of B _3, SWb _1, ..., end are connected to the SWb ₃ parts are maintained at the same potential as the power-supply potential V _H. Conversely to the switch SWb _0, SWb _1, ..., when each SWb ₃ is turned off, the resistor and the power supply voltage line _{H B 0, B 1, ...} , each of B ₃ connection is disconnected.

【０１５４】スイッチＳＷａ群およびスイッチＳＷｂ群
のオンまたはオフは、ＤＡＣに入力されるデジタル信号
Ｄａ₀、Ｄａ₁、…、Ｄａ₃によって決まる。The on / off state of the switches SWa and SWb is determined by digital signals Da ₀ , Da ₁ ,..., Da ₃ input to the DAC.

【０１５５】デジタル信号ＤａがＤＡＣに入力される
と、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃にデジタ
ル信号Ｄａが入力され、デジタル信号Ｄａを反転させた
デジタル信号ＤｂがスイッチＳＷｂ₀、ＳＷｂ₁、…、Ｓ
Ｗｂ₃に入力される。When the digital signal Da is input to the DAC, the digital signal Da is input to the switches SWa ₀ , SWa ₁ ,..., SWa ₃ , and the digital signal Db obtained by inverting the digital signal Da is switched to the switches SWb ₀ , SWb _1. , ..., S
Wb ₃ is input.

【０１５６】スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃
のそれぞれに入力されるデジタル信号Ｄａが１だと、ス
イッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のそれぞれはオ
ンになる。そしてスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷ
ｂ₃のそれぞれに入力されるデジタル信号Ｄｂは、デジ
タル信号Ｄａを反転させたものなので０であり、スイッ
チＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃のそれぞれはオフと
なる。The switches SWa ₀ , SWa ₁ ,..., SWa ₃
That's the digital signal Da 1 is inputted to each of the switches SWa _0, SWa _1, ..., turns on each of SWa _3. The switches SWb ₀ , SWb ₁ ,..., SW
digital signal Db which is inputted to each of the b ₃ is because they are obtained by inverting the digital signal Da 0, the switch SWb _0, SWb _1, ..., each of SWb ₃ is turned off.

【０１５７】逆にスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷ
ａ₃のそれぞれに入力されるデジタル信号Ｄａが０だ
と、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のそれぞ
れはオフとなる。そしてその時スイッチＳＷｂ₀、ＳＷ
ｂ₁、…、ＳＷｂ₃のそれぞれに入力されるデジタル信号
Ｄｂは、デジタル信号Ｄａを反転させたものなので１で
あり、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃のそれ
ぞれはオンとなる。Conversely, the switches SWa ₀ , SWa ₁ ,..., SW
that's the digital signal Da 0 inputted to each of a _3, the switch SWa _0, SWa _1, ..., each of SWa ₃ is turned off. At that time, the switches SWb ₀ , SW
b _1, ..., a digital signal Db which is inputted to each of the SWb ₃ are, so that by inverting the digital signal Da 1, switches SWb _0, SWb _1, ..., each of SWb ₃ is turned on.

【０１５８】このようにスイッチＳＷａ群と、スイッチ
ＳＷｂ群とは、それぞれ互いに連動している。As described above, the group of switches SWa and the group of switches SWb are interlocked with each other.

【０１５９】図２（Ａ）を用いて、本願発明のＤＡＣに
入力されるデジタル信号Ｄａ（Ｄａ ₀、Ｄａ₁、…、Ｄａ
₃）が全て１の場合のＤＡＣの動作を説明する。Referring to FIG. 2A, a DAC according to the present invention is used.
The input digital signal Da (Da ₀, Da₁, ..., Da
_Three) Are all 1, the operation of the DAC will be described.

【０１６０】ＤＡＣに入力されるデジタル信号Ｄａ₀、
Ｄａ₁、…、Ｄａ₃が全て１だった場合、スイッチＳＷａ
₀、ＳＷａ₁、…、ＳＷａ₃は全てオンとなり、出力線は
抵抗Ａ₀、Ａ₁、…、Ａ₃のそれぞれを介して電源電圧線
Ｌと接続される。逆にデジタル信号Ｄｂ₀、Ｄｂ₁、…、
Ｄｂ₃は全て０となるので、スイッチＳＷｂ₀、ＳＷ
ｂ ₁、…、ＳＷｂ₃は全てオフとなり、出力線は電源電圧
線Ｈと接続が切り離された状態となる。（図２（Ａ））Digital signal Da input to DAC₀,
Da₁, ..., Da_ThreeIf all are 1, switch SWa
₀, SWa₁, ..., SWa_ThreeAre all on and the output lines are
Resistance A₀, A₁, ..., A_ThreeSupply voltage line through each of
L. Conversely, the digital signal Db₀, Db₁,…,
Db_ThreeAre all 0, the switch SWb₀, SW
b ₁, ..., SWb_ThreeAre all turned off, and the output lines are
The line H is disconnected from the connection. (Fig. 2 (A))

【０１６１】その結果、電源電圧線Ｌの電源電位Ｖ_Lが
そのまま出力線から出力される。ＤＡＣの出力線からの
出力電位をＶ_outは、Ｖ_out（Ｄａ₀＝Ｄａ₁＝…＝Ｄａ₃
＝１）＝Ｖ_L＝０Ｖとなる。As a result, the power supply potential VL of the power supply voltage line _L is output from the output line as it is. The output potential from the output line of the DAC V _out is V _out (Da ₀ = Da ₁ =... = Da ₃
= 1) = V _L = 0V.

【０１６２】図２（Ｂ）を用いて、本願発明のＤＡＣに
入力されるデジタル信号Ｄａのうち、Ｄａ₀のみが０
で、Ｄａ₁、Ｄａ₂、Ｄａ₃は全て１の場合のＤＡＣの動
作を説明する。Referring to FIG. 2B, of the digital signal Da input to the DAC of the present invention, only Da ₀ is 0.
The operation of the DAC when Da ₁ , Da ₂ , and Da ₃ are all 1 will be described.

【０１６３】Ｄａ₀が０なので、ＳＷａ₀はオフ、逆にＳ
Ｗｂ₀はオンとなり、出力線は抵抗Ｂ₀を介して電源電圧
線Ｈに接続される。一方、Ｄａ₁、Ｄａ₂、Ｄａ₃は全て
１なので、ＳＷａ₁、…、ＳＷａ₃は全てオンとなり、逆
にＳＷｂ₁、ＳＷｂ₂、ＳＷｂ ₃は全てオフとなり、出力
線は抵抗Ａ₁、Ａ₂、Ａ₃を介して電源電圧線Ｌに接続さ
れる。Da₀Is 0, so SWa₀Is off, conversely S
Wb₀Turns on and the output line₀Via power supply voltage
Connected to line H. On the other hand, Da₁, Da_Two, Da_ThreeIs all
Because it is 1, SWa₁, ..., SWa_ThreeAre all on and vice versa
SWb₁, SWb_Two, SWb _ThreeAre all off and output
Line is resistance A₁, A_Two, A_ThreeConnected to the power supply voltage line L via
It is.

【０１６４】抵抗Ａ₀、Ａ₁、…、Ａ₃のうち、オンにな
っているスイッチＳＷａ₁、ＳＷａ₂、ＳＷａ₃に接続さ
れている全ての抵抗（この場合抵抗Ａ₁、Ａ₂、Ａ₃が該
当する）の合成抵抗をＡ_Tとする。また抵抗Ｂ₀、Ｂ₁、
…、Ｂ₃のうちオンになっているスイッチＳＷｂ₀に接続
されている全ての抵抗（この場合抵抗Ｂ₀が該当する）
の合成抵抗をＢ_Tとする。All of the resistors A ₀ , A ₁ ,..., A ₃ connected to the ON switches SWa ₁ , SWa ₂ , SWa ₃ (in this case, resistors A ₁ , A ₂ , A Let A _{T be} the combined resistance of ₃ ). Also, resistors B ₀ , B ₁ ,
.., All the resistors connected to the switch SWb ₀ that is turned on among B ₃ (in this case, the resistor B ₀ corresponds)
Is the combined resistance of B _T.

【０１６５】合成抵抗Ａ_Tの逆数は、オンになっている
スイッチＳＷａ₁、ＳＷａ₂、ＳＷａ₃に接続されている
抵抗Ａ₁、Ａ₂、Ａ₃のそれぞれの逆数の和に等しい。
（式１６）The reciprocal of the combined resistance A _T is equal to the sum of the reciprocals of the resistors A ₁ , A ₂ and A ₃ connected to the switches SWa ₁ , SWa ₂ and SWa ₃ which are turned on.
(Equation 16)

【０１６６】[0166]

【式１６】 (Equation 16)

【０１６７】式１６をＡ_Tについて求めると、式１７が
得られる。When Equation 16 is obtained for A _T , Equation 17 is obtained.

【０１６８】[0168]

【式１７】 (Equation 17)

【０１６９】また同様に、合成抵抗Ｂ_Tの逆数は、オン
になっているスイッチＳＷｂ₀に接続されている抵抗Ｂ₀
の逆数に等しい。（式１８）[0169] Similarly, the inverse of the combined resistance B _T is the resistance B are connected to the switches SWb ₀ which is on ₀
Equal to the reciprocal of (Equation 18)

【０１７０】[0170]

【式１８】 (Equation 18)

【０１７１】式１８をＢ_Tについて求めると、式１９が
得られる。When Expression 18 is obtained for B _T , Expression 19 is obtained.

【０１７２】[0172]

【式１９】 (Equation 19)

【０１７３】式１７及び式１９で求められた合成抵抗Ａ
_Tと合成抵抗Ｂ_Tを用いて、ＤＡＣの出力線からの出力電
位Ｖ_out（Ｄａ₀＝０、Ｄａ₁＝Ｄａ₂＝Ｄ₃＝１）を以下
の式２０によって求める。出力電位Ｖ_out（Ｄａ₀＝０、
Ｄａ₁＝Ｄａ₂＝Ｄ₃＝１）は、式１７の合成抵抗Ａ_Tを、
式１７の合成抵抗Ａ_Tと式１９の合成抵抗Ｂ_Tとの和で割
ったものに、電源電位Ｖ_Hと電源電位Ｖ_Lの差である５を
掛けたものである。The combined resistance A calculated by the equations (17) and (19)
_{Using T} and the combined resistance B _T , the output potential V _out (Da ₀ = 0, Da ₁ = Da ₂ = D ₃ = 1) from the output line of the DAC is obtained by the following equation (20). Output potential V _out (Da ₀ = 0,
Da ₁ = Da ₂ = D ₃ = 1) is obtained by calculating the combined resistance _AT of Expression 17 as:
The value obtained by dividing by the sum of the combined resistance A _T of Expression 17 and the combined resistance B _{T of} Expression 19 is multiplied by 5 which is the difference between the power supply potential V _H and the power supply potential _VL .

【０１７４】[0174]

【式２０】 (Equation 20)

【０１７５】このようにスイッチのオン、オフによっ
て、ｎビットのデジタル信号を、アナログの階調電圧信
号に変換することができる。As described above, an n-bit digital signal can be converted into an analog gray scale voltage signal by turning on / off the switch.

【０１７６】図２（Ｃ）を用いて、本願発明のＤＡＣに
入力されるデジタル信号Ｄａのうち、Ｄａ₀およびＤａ₁
が０で、Ｄａ₂およびＤａ₃が１の場合のＤＡＣの動作を
説明する。Referring to FIG. 2C, of the digital signal Da input to the DAC of the present invention, Da ₀ and Da ₁
But at 0, the operation of the DAC in the case Da ₂ and Da ₃ are 1.

【０１７７】Ｄａ₀およびＤａ₁が０なので、ＳＷａ₀お
よびＳＷａ₁はオフとなって、逆にＳＷｂ₀およびＳＷｂ
₁はオンとなり、出力線は抵抗Ｂ₀およびＢ₁を介して電
源電圧線Ｈに接続される。一方、Ｄａ₂およびＤａ₃は１
なので、ＳＷａ₂およびＳＷａ₃はオンとなって、逆にＳ
Ｗｂ₂およびＳＷｂ₃はオフとなり、出力線は抵抗Ａ₂お
よびＡ₃を介して電源電圧線Ｌに接続される。Since Da ₀ and Da ₁ are 0, SWa ₀ and SWa ₁ are turned off, and conversely, SWb ₀ and SWb
₁ is turned on, and the output line is connected to the power supply voltage line H via the resistors B ₀ and B ₁ . On the other hand, Da ₂ and Da ₃ are 1
Therefore, SWa ₂ and SWa ₃ are turned on, and conversely, S
Wb ₂ and SWb ₃ are turned off, and the output line is connected to power supply voltage line L via resistors A ₂ and A ₃ .

【０１７８】抵抗Ａ₀、Ａ₁、…、Ａ₃のうち、オンにな
っているスイッチＳＷａ₂およびＳＷａ₃に接続されてい
る全ての抵抗（この場合抵抗Ａ₂、Ａ₃が該当する）の合
成抵抗をＡ_Tとする。また抵抗Ｂのうちオンになってい
るスイッチＳＷｂ₀およびＳＷｂ₁に接続されている全て
の抵抗（この場合抵抗Ｂ₀、Ｂ₁が該当する）の合成抵抗
をＢ_Tとする。Of the resistors A ₀ , A ₁ ,..., A ₃ , all the resistors connected to the ON switches SWa ₂ and SWa ₃ (the resistors A ₂ and A _{3 in} this case). Let the combined resistance be _AT . In addition, the combined resistance of all the resistors (the resistors B ₀ and B _{1 in} this case) connected to the switches SWb ₀ and SWb ₁ that are turned on among the resistors B is defined as B _T.

【０１７９】合成抵抗Ａ_Tの逆数は、オンになっている
スイッチＳＷａ₂、ＳＷａ₃に接続されている抵抗Ａ₂、
Ａ₃のそれぞれの逆数の和に等しい。（式２１）The reciprocal of the combined resistance _AT is the resistance A ₂ connected to the switches SWa ₂ and SWa ₃ which are turned on,
Equal to the sum of each of the inverse of A _3. (Equation 21)

【０１８０】[0180]

【式２１】 (Equation 21)

【０１８１】式２１をＡ_Tについて求めると、式２２が
得られる。When Expression 21 is obtained for A _T , Expression 22 is obtained.

【０１８２】[0182]

【式２２】 (Equation 22)

【０１８３】また同様に、合成抵抗Ｂ_Tの逆数は、オン
になっているスイッチＳＷｂ₀、ＳＷｂ₁に接続されてい
る抵抗Ｂ₀、Ｂ₁のそれぞれの逆数の和に等しい。（式２
３）Similarly, the reciprocal of the combined resistance B _T is equal to the sum of the reciprocals of the resistors B ₀ and B ₁ connected to the switches SWb ₀ and SWb ₁ which are turned on. (Equation 2
3)

【０１８４】[0184]

【式２３】 (Equation 23)

【０１８５】式２３をＢ_Tについて求めると、式２４が
得られる。When Expression 23 is obtained for B _T , Expression 24 is obtained.

【０１８６】[0186]

【式２４】 (Equation 24)

【０１８７】式２２及び式２４で求められた合成抵抗Ａ
_Tと合成抵抗Ｂ_Tを用いて、ＤＡＣの出力線からの出力電
位Ｖ_out（Ｄａ₀＝Ｄａ₁＝０、Ｄａ₂＝Ｄ₃＝１）を以下
の式２５によって求める。出力電位Ｖ_out（Ｄａ₀＝Ｄａ
₁＝０、Ｄａ₂＝Ｄ₃＝１）は、式２２の合成抵抗Ａ_Tを、
式２２の合成抵抗Ａ_Tと式２４の合成抵抗Ｂ_Tとの和で割
ったものに、電源電位Ｖ_Hと電源電位Ｖ_Lの差である５を
掛けたものである。The combined resistance A obtained by the equations (22) and (24)
_{Using T} and the combined resistance B _T , the output potential V _out (Da ₀ = Da ₁ = 0, Da ₂ = D ₃ = 1) from the output line of the DAC is obtained by the following equation 25. Output potential V _out (Da ₀ = Da
₁ = 0, Da ₂ = D ₃ = 1) is obtained by calculating the combined resistance _AT of Expression 22 as:
In divided by the sum of the combined resistance B _T of the combined resistance A _T and formula 24 of the formula 22 is multiplied by 5 which is the difference between the power supply potential V _H and the power supply potential V _L.

【０１８８】[0188]

【式２５】 (Equation 25)

【０１８９】このようにスイッチのオン、オフによっ
て、ｎビットのデジタル信号を、アナログの階調電圧信
号に変換することができる。As described above, an n-bit digital signal can be converted into an analog gradation voltage signal by turning on and off the switch.

【０１９０】図２（Ｄ）を用いて、本願発明のＤＡＣに
入力されるデジタル信号Ｄａ（Ｄａ ₀、Ｄａ₁、…、Ｄａ
₃）のうち、Ｄａ₂のみが０で、Ｄａ₀、Ｄａ₁およびＤａ
₃は全て１の場合のＤＡＣの動作を説明する。Referring to FIG. 2 (D), the DAC of the present invention is used.
The input digital signal Da (Da ₀, Da₁, ..., Da
_Three), Da_TwoOnly 0 and Da₀, Da₁And Da
_ThreeDescribes the operation of the DAC when all are 1.

【０１９１】Ｄａ₂が０の場合、ＳＷａ₂はオフ、逆にＳ
Ｗｂ₂はオンとなり、出力線は抵抗Ｂ₂を介して電源電圧
線Ｈに接続される。一方、Ｄａ₀、Ｄａ₁およびＤａ₃は
全て１なので、ＳＷａ₀、ＳＷａ₁およびＳＷａ₃はオン
となり、逆にＳＷｂ₀、ＳＷｂ ₁およびＳＷｂ₃はオフと
なり、出力線は抵抗Ａのうちの抵抗Ａ₀、Ａ₁、Ａ₃を介
して電源電圧線Ｌに接続される。[0191] Da_TwoIs 0, SWa_TwoIs off, conversely S
Wb_TwoTurns on and the output line_TwoVia power supply voltage
Connected to line H. On the other hand, Da₀, Da₁And Da_ThreeIs
Since all are 1, SWa₀, SWa₁And SWa_ThreeIs on
And conversely, SWb₀, SWb ₁And SWb_ThreeIs off
And the output line is the resistance A of the resistance A.₀, A₁, A_ThreeThrough
And connected to the power supply voltage line L.

【０１９２】抵抗Ａ₀、Ａ₁、…、Ａ₃のうち、オンにな
っているスイッチＳＷａ₀、ＳＷａ₁およびＳＷａ₃に接
続されている全ての抵抗（この場合抵抗Ａ₀、Ａ₁、Ａ₃
が該当する）の合成抵抗をＡ_Tとする。また抵抗Ｂのう
ちオンになっているスイッチＳＷｂ₂に接続されている
全ての抵抗（この場合抵抗Ｂ₂が該当する）の合成抵抗
をＢ_Tとする。All of the resistors A ₀ , A ₁ ,..., A ₃ connected to the ON switches SWa ₀ , SWa ₁ and SWa ₃ (in this case, the resistors A ₀ , A ₁ , A _Three
) Is defined as _AT . Also the combined resistance of all resistors connected to the switch SWb ₂ that is on one of the resistor B (in this case resistor B ₂ corresponds) and B _T.

【０１９３】合成抵抗Ａ_Tの逆数は、オンになっている
スイッチＳＷａ₀、ＳＷａ₁、ＳＷａ₃に接続されている
抵抗Ａ₀、Ａ₁、Ａ₃のそれぞれの逆数の和に等しい。
（式２６）The reciprocal of the combined resistance A _T is equal to the sum of the respective reciprocals of the resistors A ₀ , A ₁ , A ₃ connected to the switches SWa ₀ , SWa ₁ , SWa ₃ which are turned on.
(Equation 26)

【０１９４】[0194]

【式２６】 (Equation 26)

【０１９５】式２６をＡ_Tについて求めると、式２７が
得られる。When Expression 26 is obtained for A _T , Expression 27 is obtained.

【０１９６】[0196]

【式２７】 [Equation 27]

【０１９７】また同様に、合成抵抗Ｂ_Tの逆数は、オン
になっているスイッチＳＷｂ₃に接続されている抵抗Ｂ₃
の逆数に等しい。（式２８）[0197] Similarly, the inverse of the combined resistance B _T is the resistance connected to the switch SWb ₃ are turned on B ₃
Equal to the reciprocal of (Equation 28)

【０１９８】[0198]

【式２８】 (Equation 28)

【０１９９】式２８をＢ_Tについて求めると、式２９が
得られる。When Equation 28 is obtained for B _T , Equation 29 is obtained.

【０２００】[0200]

【式２９】 (Equation 29)

【０２０１】式２７及び式２９で求められた合成抵抗Ａ
_Tと合成抵抗Ｂ_Tを用いて、ＤＡＣの出力線からの出力電
位Ｖ_out（Ｄａ₂＝０、Ｄａ₀＝Ｄａ₁＝Ｄａ₃＝１）を以
下の式３０によって求める。出力電位Ｖ_out（Ｄａ₂＝
０、Ｄａ₀＝Ｄａ₁＝Ｄａ₃＝１）は、式２７の合成抵抗
Ａ_Tを、式２７の合成抵抗Ａ_Tと式２９の合成抵抗Ｂ_Tと
の和で割ったものに、電源電位Ｖ_Hと電源電位Ｖ_Lの差で
ある５を掛けたものである。The combined resistance A calculated by the equations (27) and (29)
_{Using T} and the combined resistance B _T , the output potential V _out (Da ₂ = 0, Da ₀ = Da ₁ = Da ₃ = 1) from the output line of the DAC is obtained by the following equation 30. Output potential V _out (Da ₂ =
_{0, Da 0 = Da 1 =} Da 3 = 1) is the combined resistance A _T of the equation 27, the divided by the sum of the combined resistance B _T of the combined resistance A _T and formula 29 of the formula 27, the power supply potential It is obtained by multiplying 5 which is the difference between _VH and the power supply potential _VL .

【０２０２】[0202]

【式３０】 [Equation 30]

【０２０３】このようにスイッチのオン、オフによっ
て、ｎビットのデジタル信号を、アナログの階調電圧信
号に変換することができる。As described above, by turning on and off the switch, an n-bit digital signal can be converted into an analog gray scale voltage signal.

【０２０４】以上は、式１６〜式３０を用いてデジタル
信号の値が具体的にわかっている場合について説明した
ものだが、本実施例のＤＡＣの合成抵抗Ａ_T、合成抵抗
Ｂ_Tおよび出力電位Ｖ_outを一般式にて表す。The above description has been made of the case where the value of the digital signal is specifically known by using Expressions 16 to 30. The combined resistance A _T , the combined resistance _BT and the output potential of the DAC of this embodiment are described. V _out is represented by a general formula.

【０２０５】合成抵抗Ａ_Tの逆数は、スイッチＳＷａ₀、
ＳＷａ₁、…、ＳＷａ₃のうちオンになっているスイッチ
に接続されている抵抗のそれぞれの逆数の和に等しい。
スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のうち、オン
になっているのは、入力されるデジタル信号Ｄａ₀、Ｄ
ａ₁、…、Ｄａ₃が１のスイッチである。よって、合成抵
抗Ａ_Tの逆数は、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷ
ａ₃に接続されている抵抗Ａ₀、Ａ₁、…、Ａ₃のそれぞれ
の逆数に、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃の
それぞれに対応するデジタル信号Ｄａの値を掛けたもの
の和に等しい。（式３１）The reciprocal of the combined resistance A _T is determined by the switches SWa ₀ ,
It is equal to the sum of the reciprocals of the resistors connected to the ON switches of SWa ₁ ,..., SWa ₃ .
Among the switches SWa ₀ , SWa ₁ ,..., SWa ₃ , the ON state is caused by the input digital signals Da ₀ , D
a ₁ ,..., Da ₃ are switches of 1. Therefore, the reciprocal of the combined resistance A _T is determined by the switches SWa ₀ , SWa ₁ ,.
a ₃ a connected resistors A to _0, A _1, ..., each of the inverse of A _3, the switch SWa _0, SWa _1, ..., sum but multiplied by the value of the digital signals Da corresponding to each of SWa ₃ be equivalent to. (Equation 31)

【０２０６】[0206]

【式３１】 (Equation 31)

【０２０７】式３１をＡ_Tについて求めると、式３２が
得られる。When Expression 31 is obtained for A _T , Expression 32 is obtained.

【０２０８】[0208]

【式３２】 (Equation 32)

【０２０９】また同様に、合成抵抗Ｂ_Tの逆数は、スイ
ッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃に接続されている
抵抗Ｂ₀、Ｂ₁、…、Ｂ₃のそれぞれの逆数に、スイッチ
ＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃のそれぞれに対応する
デジタル信号Ｄｂの値を掛けたものの和に等しい。（式
３３）[0209] Similarly, the inverse of the combined resistance B _T, the switches SWb _0, SWb _1, ..., resistors B connected to SWb _{3 0,} B _1, ..., respectively of the reciprocal of B _3, the switch SWb ₀ , SWb ₁ ,..., SWb ₃ , and is equal to the sum of the values obtained by multiplying the values of the digital signals Db corresponding to the respective signals. (Equation 33)

【０２１０】[0210]

【式３３】 (Equation 33)

【０２１１】式３３をＢ_Tについて求めると、式３４が
得られる。When Equation 33 is obtained for B _T , Equation 34 is obtained.

【０２１２】[0212]

【式３４】 (Equation 34)

【０２１３】出力電位Ｖ_outは、式３２の合成抵抗Ａ
_Tを、式３２の合成抵抗Ａ_Tと式３４の合成抵抗Ｂ_Tとの
和で割ったものに、電源電位Ｖ_Hと電源電位Ｖ_Lの差を掛
けたものである。（式３５）The output potential V _out is equal to the combined resistance A of Expression 32.
_{The value} obtained by dividing _T by the sum of the combined resistance A _T in Equation 32 and the combined resistance B _T in Equation 34 is multiplied by the difference between the power supply potential V _H and the power supply potential _VL . (Equation 35)

【０２１４】[0214]

【式３５】 (Equation 35)

【０２１５】このようにデジタル信号Ｄａの値によって
定まる出力電位Ｖ_outが出力線から出力される。式３５
からもわかるように、出力電位Ｖ_outは抵抗値Ｒの値に
よっては定まらない。As described above, the output potential V _out determined by the value of the digital signal Da is output from the output line. Equation 35
As can be seen from the above, the output potential V _out is not determined by the value of the resistance value R.

【０２１６】本実施例ののＤＡＣでは、従来のＤＡＣの
ようにデジタル信号のビット数と同じ数のスイッチまた
は階調電圧線を設ける必要はない。よってＤＡＣの面積
を抑えることが可能になり、駆動回路、アクティブマト
リクス型液晶表示装置の小型化が可能になった。In the DAC of this embodiment, it is not necessary to provide the same number of switches or gradation voltage lines as the number of bits of the digital signal unlike the conventional DAC. Therefore, the area of the DAC can be reduced, and the drive circuit and the active matrix liquid crystal display device can be reduced in size.

【０２１７】また従来のＤＡＣではデジタル信号のビッ
ト数が増えると、スイッチの数を指数関数的に増加させ
る必要があった。しかし本願発明ではビット数が増えて
も、従来のＤＡＣに比べてスイッチ数の増加を抑えるこ
とが可能であり、駆動回路、アクティブマトリクス型液
晶表示装置の小型化も可能になった。In the conventional DAC, when the number of bits of the digital signal increases, it is necessary to increase the number of switches exponentially. However, according to the present invention, even if the number of bits is increased, the number of switches can be suppressed as compared with the conventional DAC, and the drive circuit and the active matrix type liquid crystal display device can be downsized.

【０２１８】また、ＤＡＣ自体の面積が抑えられるの
で、画素数を増加させる、つまりはソース信号線を増加
させることによって、Ｄ／Ａ変換回路の数が増加して
も、駆動回路の面積が抑えられ、高精細なアクティブマ
トリクス型液晶表示装置の作製が可能になった。Further, since the area of the DAC itself is suppressed, the number of pixels is increased, that is, by increasing the number of source signal lines, the area of the driving circuit is suppressed even if the number of D / A conversion circuits increases. As a result, a high-definition active matrix liquid crystal display device can be manufactured.

【０２１９】本実施例ではＶ_Hを５Ｖ、Ｖ_Lを０Ｖとした
が、本願発明はこの値に限定されない。出力電位Ｖ_out
はＶ_HとＶ_Lとの差によってその振幅を決定することがで
きる。また本実施例ではデジタル信号が４ビットの場合
について説明したが、デジタル信号のビット数はこの値
に限定されない。In this embodiment, V _H is 5 V and _VL is 0 V, but the present invention is not limited to these values. Output potential V _out
Can determine its amplitude by the difference between V _H and V _L. In this embodiment, the case where the digital signal is 4 bits has been described, but the number of bits of the digital signal is not limited to this value.

【０２２０】（実施例２）本実施例においては、実施例
１のＤＡＣを、アクティブマトリクス型液晶表示装置の
駆動回路に用いた場合について説明する。Embodiment 2 In this embodiment, a case will be described in which the DAC of Embodiment 1 is used for a driving circuit of an active matrix type liquid crystal display device.

【０２２１】図３は、本実施例のアクティブマトリクス
型液晶表示装置の概略をブロック図で示したものであ
る。３０１はソース信号線駆動回路Ａであり、３０２は
ソース信号線駆動回路Ｂである。３０３はゲート信号線
駆動回路である。３０４は画素部である。３０５はデジ
タルビデオデータ分割回路（ＳＰＣ；Serial-to-Parall
el Conversion Circuit）である。FIG. 3 is a block diagram schematically showing the active matrix type liquid crystal display device of this embodiment. Reference numeral 301 denotes a source signal line driving circuit A, and 302 denotes a source signal line driving circuit B. 303 is a gate signal line drive circuit. Reference numeral 304 denotes a pixel unit. Reference numeral 305 denotes a digital video data division circuit (SPC; Serial-to-Parall)
el Conversion Circuit).

【０２２２】ソース信号線駆動回路Ａ３０１は、ソース
信号線側シフトレジスタ回路（２４０ステージ×２のシ
フトレジスタ回路）３０１−１、ラッチ回路１（９６０
×８デジタルラッチ回路）３０１−２、ラッチ回路２
（９６０×８デジタルラッチ回路）３０１−３、セレク
タ回路１ ３０１−４、Ｄ／Ａ変換回路（ＤＡＣ）３０
１−５、セレクタ回路２ ３０１−６を有している。そ
の他、バッファ回路やレベルシフタ回路（いずれも図示
せず）を有している。また、説明の便宜上省略したが、
レベルシフト回路を含む構成としても良い。The source signal line driving circuit A301 includes a source signal line side shift register circuit (240 stages × 2 shift register circuits) 301-1 and a latch circuit 1 (960
× 8 digital latch circuit) 301-2, latch circuit 2
(960 × 8 digital latch circuit) 301-3, selector circuit 301-4, D / A conversion circuit (DAC) 30
1-5 and selector circuit 2 301-6. In addition, it has a buffer circuit and a level shifter circuit (neither is shown). Although omitted for convenience of explanation,
A configuration including a level shift circuit may be employed.

【０２２３】ソース信号線駆動回路Ｂ３０２は、ソース
信号線駆動回路Ａ３０１と同じ構成を有する。なお、ソ
ース信号線駆動回路Ａ３０１は、奇数番目のソース信号
線に映像信号（アナログの階調電圧信号）を供給し、ソ
ース信号線駆動回路Ｂ３０２は、偶数番目のソース信号
線に映像信号を供給するようになっている。The source signal line driving circuit B302 has the same configuration as the source signal line driving circuit A301. Note that the source signal line driver circuit A301 supplies a video signal (analog gray scale voltage signal) to odd-numbered source signal lines, and the source signal line driver circuit B302 supplies a video signal to even-numbered source signal lines. It is supposed to.

【０２２４】なお、本実施例のアクティブマトリクス型
液晶表示装置においては、回路レイアウトの都合上、画
素部３０４の上下を挟むように２つのソース信号線駆動
回路Ａおよびソース信号線駆動回路Ｂを設けたが、回路
レイアウト上、可能であれば、ソース信号線駆動回路を
１つだけ設けるようにしても良い。In the active matrix type liquid crystal display device of this embodiment, two source signal line driving circuits A and B are provided so as to sandwich the upper and lower portions of the pixel portion 304 for the sake of circuit layout. However, if possible in the circuit layout, only one source signal line driving circuit may be provided.

【０２２５】また、３０３はゲート信号線駆動回路であ
り、シフトレジスタ回路、バッファ回路、レベルシフタ
回路等（いずれも図示せず）を有している。Reference numeral 303 denotes a gate signal line driving circuit, which includes a shift register circuit, a buffer circuit, a level shifter circuit and the like (all not shown).

【０２２６】画素部３０４は、１９２０×１０８０（横
×縦）の画素を有している。各画素には画素ＴＦＴが配
置されており、各画素ＴＦＴのソース領域にはソース信
号線が、ゲート電極にはゲート信号線が接続されてい
る。また、各画素ＴＦＴのドレイン領域には画素電極が
接続されている。各画素ＴＦＴは、各画素ＴＦＴに接続
された画素電極への映像信号（アナログの階調電圧信
号）の供給を制御している。各画素電極に映像信号（ア
ナログの階調電圧信号）が供給され、各画素電極と対向
電極との間に挟まれた液晶に電圧が印加され液晶が駆動
される。The pixel section 304 has 1920 × 1080 (horizontal × vertical) pixels. A pixel TFT is arranged in each pixel, and a source signal line is connected to a source region of each pixel TFT, and a gate signal line is connected to a gate electrode. A pixel electrode is connected to a drain region of each pixel TFT. Each pixel TFT controls supply of a video signal (analog gray scale voltage signal) to a pixel electrode connected to each pixel TFT. A video signal (analog gray scale voltage signal) is supplied to each pixel electrode, and a voltage is applied to the liquid crystal interposed between each pixel electrode and the counter electrode to drive the liquid crystal.

【０２２７】ここで、本実施例のアクティブマトリクス
型液晶表示装置の動作および信号の流れを説明する。Here, the operation and signal flow of the active matrix type liquid crystal display device of this embodiment will be described.

【０２２８】まず、ソース信号線駆動回路Ａ３０１の動
作を説明する。ソース信号線側シフトレジスタ回路３０
１−１にクロック信号（ＣＫ）およびスタートパルス
（ＳＰ）が入力される。ソース信号線側シフトレジスタ
回路３０１−１は、これらのクロック信号（ＣＫ）およ
びスタートパルス（ＳＰ）に基づきタイミング信号を順
に発生させ、バッファ回路等（図示せず）を通して後段
の回路へタイミング信号を順次供給する。First, the operation of the source signal line driving circuit A301 will be described. Source signal line side shift register circuit 30
A clock signal (CK) and a start pulse (SP) are input to 1-1. The source signal line side shift register circuit 301-1 sequentially generates a timing signal based on the clock signal (CK) and the start pulse (SP), and sends the timing signal to a subsequent circuit through a buffer circuit or the like (not shown). Supply sequentially.

【０２２９】ソース信号線側シフトレジスタ回路３０１
−１からのタイミング信号は、バッファ回路等によって
バッファされる。タイミング信号が供給されるソース信
号線には、多くの回路あるいは素子が接続されているた
めに負荷容量（寄生容量）が大きい。この負荷容量が大
きいために生ずるタイミング信号の立ち上がりまたは立
ち下がりの鈍りを防ぐために、このバッファ回路が設け
られる。Source signal line side shift register circuit 301
The timing signal from -1 is buffered by a buffer circuit or the like. A source signal line to which a timing signal is supplied has a large load capacitance (parasitic capacitance) because many circuits or elements are connected thereto. This buffer circuit is provided in order to prevent the rise or fall of the timing signal from becoming dull due to the large load capacitance.

【０２３０】バッファ回路によってバッファされたタイ
ミング信号は、ラッチ回路１（３０１−２）に供給され
る。ラッチ回路１（３０１−２）は、デジタル信号を処
理するラッチ回路を９６０ステージ有してる。ラッチ回
路１（３０１−２）は、前記タイミング信号が入力され
ると、デジタルビデオデータ分割回路から供給されるデ
ジタル信号を順次取り込み、保持する。The timing signal buffered by the buffer circuit is supplied to the latch circuit 1 (301-2). The latch circuit 1 (301-2) has 960 stages of latch circuits for processing digital signals. When the timing signal is input, the latch circuit 1 (301-2) sequentially captures and holds digital signals supplied from the digital video data division circuit.

【０２３１】ラッチ回路１（３０１−２）の全てのステ
ージにデジタル信号の書き込みが一通り終了するまでの
時間は、１ライン期間と呼ばれる。すなわち、ラッチ回
路１（３０１−２）の中で一番左側のステージのラッチ
回路にデジタル信号の書き込みが開始される時点から、
一番右側のステージのラッチ回路にデジタル信号の書き
込みが終了する時点までの時間間隔が１ライン期間であ
る。実際には、上記ライン期間に水平帰線期間が加えら
れた期間を１ライン期間と呼ぶこともある。The time required to complete the writing of the digital signal in all the stages of the latch circuit 1 (301-2) is called one line period. That is, from the time when the writing of the digital signal to the latch circuit of the leftmost stage in the latch circuit 1 (301-2) is started,
The time interval until the end of the writing of the digital signal to the latch circuit of the rightmost stage is one line period. Actually, a period in which the horizontal retrace period is added to the line period may be referred to as one line period.

【０２３２】１ライン期間の終了後、シフトレジスタ回
路３０１−１の動作タイミングに合わせて、ラッチ回路
２（３０１−３）にラッチシグナル（Latch Signal）が
供給される。この瞬間、ラッチ回路１（３０１−２）に
書き込まれ保持されているデジタル信号は、ラッチ回路
２（３０１−３）に一斉に送出され、ラッチ回路２（３
０１−３）の全ステージに書き込まれ、保持される。After the end of one line period, a latch signal is supplied to the latch circuit 2 (301-3) in accordance with the operation timing of the shift register circuit 301-1. At this moment, the digital signal written and held in the latch circuit 1 (301-2) is sent to the latch circuit 2 (301-3) all at once, and is latched.
01-3) are written and held in all stages.

【０２３３】デジタル信号をラッチ回路２（３０１−
３）に送出し終えたラッチ回路１（３０１−２）には、
ソース信号線側シフトレジスタ回路３０１−１からのタ
イミング信号に基づき、再びデジタルビデオデータ分割
回路から供給されるデジタル信号の書き込みが順次行わ
れる。The digital signal is latched by the latch circuit 2 (301-
In the latch circuit 1 (301-2) that has finished sending to 3),
Based on the timing signal from the source signal line side shift register circuit 301-1, writing of the digital signal supplied from the digital video data dividing circuit is sequentially performed again.

【０２３４】この２順目の１ライン期間中には、ラッチ
回路２（３０１−３）に書き込まれ、保持されているデ
ジタル信号が、セレクタ回路１（３０１−４）によって
順次選択され、Ｄ／Ａ変換回路（ＤＡＣ）３０１−５に
供給される。なお本実施例では、セレクタ回路１（３０
１−４）においては、１つのセレクタ回路がソース信号
線４本に対応している。なお、セレクタ回路について
は、本出願人による特許出願である特願平９−２８６０
９８号に記載されているものを用いることができる。During the second one line period, digital signals written and held in the latch circuit 2 (301-3) are sequentially selected by the selector circuit 1 (301-4), and D / D The signal is supplied to an A conversion circuit (DAC) 301-5. In this embodiment, the selector circuit 1 (30
In 1-4), one selector circuit corresponds to four source signal lines. The selector circuit is disclosed in Japanese Patent Application No. 9-2860, which is a patent application filed by the present applicant.
No. 98 can be used.

【０２３５】セレクタ回路３０１−４で選択されたデジ
タル信号がＤＡＣ３０１−５に供給される。The digital signal selected by the selector circuit 301-4 is supplied to the DAC 301-5.

【０２３６】ＤＡＣ３０１−５は、デジタル信号をアナ
ログの階調電圧信号に変換し、セレクタ回路２（３０１
−６）によって選択されるソース信号線に順次供給され
る。本実施例のＤＡＣはデジタル信号に対応しており、
その動作は、上述の実施例１の動作に従い、出力Ｖ_out
は上述の式５で示される。The DAC 301-5 converts the digital signal into an analog gradation voltage signal, and outputs the signal to the selector circuit 2 (301
-6) are sequentially supplied to the source signal lines selected. The DAC of this embodiment corresponds to a digital signal,
The operation is performed according to the operation of the first embodiment, and the output V _out
Is represented by the above-described equation (5).

【０２３７】ソース信号線に供給されるアナログの階調
電圧信号は、ソース信号線に接続されている画素部３０
４の画素ＴＦＴのソース領域に供給される。The analog gradation voltage signal supplied to the source signal line is supplied to the pixel section 30 connected to the source signal line.
4 is supplied to the source region of the pixel TFT.

【０２３８】３０２はソース信号線駆動回路Ｂであり、
その構成はソース信号線駆動回路Ａ３０１と同じであ
る。ソース信号線駆動回路Ｂ３０２は、偶数番目のソー
ス信号線に映像信号（アナログの階調電圧信号）を供給
する。Reference numeral 302 denotes a source signal line drive circuit B.
Its configuration is the same as that of the source signal line driving circuit A301. The source signal line driver circuit B302 supplies a video signal (analog gray scale voltage signal) to the even-numbered source signal lines.

【０２３９】ゲート信号線駆動回路３０３においては、
シフトレジスタ（図示せず）からのタイミング信号がバ
ッファ回路（図示せず）に供給され、対応するゲート信
号線（走査線）に供給される。ゲート信号線には、１ラ
イン分の画素ＴＦＴのゲート電極が接続されており、１
ライン分全ての画素ＴＦＴを同時にＯＮにしなくてはな
らないので、バッファ回路には電流容量の大きなものが
用いられる。In the gate signal line driving circuit 303,
A timing signal from a shift register (not shown) is supplied to a buffer circuit (not shown) and supplied to a corresponding gate signal line (scanning line). The gate signal line is connected to the gate electrode of the pixel TFT for one line.
Since all pixel TFTs for a line must be turned on at the same time, a buffer circuit having a large current capacity is used.

【０２４０】このように、ゲート信号線駆動回路からの
走査信号によって対応する画素ＴＦＴのスイッチングが
行われ、ソース信号線駆動回路からのアナログの階調電
圧信号が画素ＴＦＴに供給され、液晶分子が駆動され
る。As described above, the corresponding pixel TFT is switched by the scanning signal from the gate signal line driving circuit, the analog gradation voltage signal from the source signal line driving circuit is supplied to the pixel TFT, and the liquid crystal molecules are changed. Driven.

【０２４１】３０５はデジタルビデオデータ分割回路
（ＳＰＣ；Serial-to-Parallel Conversion Circuit）
である。デジタルビデオデータ分割回路３０５は、外部
から入力されるデジタル信号の周波数を１／ｍに落とす
ための回路である。外部から入力されるデジタル信号を
分割することにより、駆動回路の動作に必要な信号の周
波数も1／ｍに落とすことができる。Reference numeral 305 denotes a digital video data division circuit (SPC; Serial-to-Parallel Conversion Circuit)
It is. The digital video data dividing circuit 305 is a circuit for lowering the frequency of a digital signal input from the outside to 1 / m. By dividing an externally input digital signal, the frequency of a signal required for operation of the driver circuit can be reduced to 1 / m.

【０２４２】本願発明のＤＡＣは、本実施例で示した構
成のアクティブマトリクス型液晶表示装置以外にも、用
いることは可能である。本願発明のＤＡＣを用いること
によって、駆動回路、アクティブマトリクス型液晶表示
装置の小型化が可能になった。The DAC of the present invention can be used other than the active matrix type liquid crystal display device having the structure shown in this embodiment. By using the DAC of the present invention, the drive circuit and the active matrix type liquid crystal display device can be reduced in size.

【０２４３】（実施例３）本実施例では、実施例１に示
した４ビットＤＡＣの別の例について、図４を用いて説
明する。(Embodiment 3) In this embodiment, another example of the 4-bit DAC shown in Embodiment 1 will be described with reference to FIG.

【０２４４】図４に示す本実施例のＤＡＣは、４ビット
のデジタル信号Ｄａ（Ｄａ₀、Ｄａ₁、…、Ｄａ₃）をア
ナログの階調電圧信号に変換する。本実施例では４ビッ
トのデジタル信号に対応するＤＡＣについて説明する
が、本願発明はこのビット数に限定されない。また本実
施例では、電源電位Ｖ_Hを６Ｖ、電源電位Ｖ_Lを２Ｖに設
定するが、本願発明はこの電源電位の値に限定されな
い。The DAC of this embodiment shown in FIG. 4 converts a 4-bit digital signal Da (Da ₀ , Da ₁ ,..., Da ₃ ) into an analog gradation voltage signal. In this embodiment, a DAC corresponding to a 4-bit digital signal will be described, but the present invention is not limited to this number of bits. In this embodiment also, although to set the power supply potential V _H 6V, the power-supply potential V _L to 2V, the present invention is not limited to the value of the supply potential.

【０２４５】図４に示すように本願発明のＤＡＣは、４
個のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃と、４個
のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃とを有して
いる。また、４個の抵抗Ａ₀、Ａ₁、…、Ａ₃と、４個の
抵抗Ｂ₀、Ｂ₁、…、Ｂ₃とを有している。As shown in FIG. 4, the DAC of the present invention
Number of switches SWa _0, SWa _1, ..., and SWa _3, 4 pieces of switches SWb _0, SWb _1, ..., and a SWb _3. Also, four resistors A _0, A _1, ..., and A _3, of the four resistors B _0, B _1, ..., and a B _3.

【０２４６】抵抗Ａ₀の両端部は、それぞれ、スイッチ
ＳＷａ₀と電源電圧線Ｌとに接続されている。抵抗Ａ₀と
接続されていないスイッチＳＷａ₀の一端部は、出力線
に接続されている。Both ends of the resistor A ₀ are connected to the switch SWa ₀ and the power supply voltage line L, respectively. One end of the switch SWa ₀ which is not connected to the resistor A ₀ is connected to the output line.

【０２４７】抵抗Ａ₁、Ａ₂、Ａ₃についても同様であ
る。このように、抵抗Ａ₀、Ａ₁、…、Ａ₃のそれぞれの
両端部は、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃の
それぞれと電源電圧線Ｌとに接続されている。抵抗
Ａ₀、Ａ₁、…、Ａ₃のそれぞれと接続されていない、ス
イッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のそれぞれの一
端部は、出力線に接続されている。The same applies to the resistors A ₁ , A ₂ and A ₃ . Thus, resistors A _0, A _1, ..., each of the both end portions of the A _3, the switches SWa _0, SWa _1, ..., are respectively connected to the power supply voltage line L of SWa _3. One end of each of the switches SWa ₀ , SWa ₁ ,..., SWa ₃ not connected to each of the resistors A ₀ , A ₁ ,..., A ₃ is connected to an output line.

【０２４８】同様に、抵抗Ｂ₀、Ｂ₁、…、Ｂ₃とスイッ
チＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃との関係も、抵抗
Ａ₀、Ａ₁、…、Ａ₃と、スイッチＳＷａ₀、ＳＷａ₁、
…、ＳＷａ₃との関係と同様である。つまり、抵抗Ｂ₀、
Ｂ₁、…、Ｂ₃のそれぞれの両端部は、スイッチＳＷ
ｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1のそれぞれと電源電圧線
Ｈとに接続されている。抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のそ
れぞれとは接続されていない、スイッチＳＷｂ₀、ＳＷ
ｂ₁、…、ＳＷｂ_n-1のそれぞれの一端部は、出力線に接
続されている。[0248] Similarly, resistors _{B 0, B 1, ...,} B 3 and the switch SWb _0, SWb _1, ..., also the relationship between the SWb _3, resistors A _0, A _1, ..., and A _3, the switch SWa ₀ , SWa ₁ ,
.., SWa ₃ . That is, the resistance B ₀ ,
Both ends of B ₁ ,..., B ₃ are switches SW
Each of b ₀ , SWb ₁ ,..., SWb _n-1 are connected to the power supply voltage line H. The switches SWb ₀ , SW not connected to each of the resistors B ₀ , B ₁ ,..., B _n-1
One end of each of b ₁ ,..., SWb _n-1 is connected to an output line.

【０２４９】次に本実施例のＤＡＣの動作について説明
する。Next, the operation of the DAC of this embodiment will be described.

【０２５０】スイッチＳＷａ₀がオンになると、出力線
と抵抗Ａ₀とが接続される。言い換えると、スイッチＳ
Ｗａ₀がオンになると、抵抗Ａ₀のスイッチＳＷａ₀と接
続されている端部と出力線とが同じ電位に保たれる。逆
にスイッチＳＷａ₀がオフになると、出力線と抵抗Ａ₀は
接続が切り離される。When the switch SWa ₀ is turned on, the output line is connected to the resistor A ₀ . In other words, the switch S
When Wa ₀ is turned on, the end of the resistor A ₀ connected to the switch SWa ₀ and the output line are kept at the same potential. Conversely, when the switch SWa ₀ is turned off, the connection between the output line and the resistor A ₀ is disconnected.

【０２５１】スイッチＳＷ₁、ＳＷ₂、ＳＷａ₃について
も同様である。スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ
₃のそれぞれがオンになると、出力線と抵抗Ａ₀、Ａ₁、
…、Ａ ₃のそれぞれとが接続される。言い換えると、ス
イッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のそれぞれがオ
ンになると、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃
のそれぞれと接続されている抵抗Ａ₀、Ａ₁、…、Ａ₃の
それぞれの端部と出力線とが同じ電位に保たれる。逆に
スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のそれぞれが
オフになると、出力線と抵抗Ａ₀、Ａ₁、…、Ａ₃は接続
が切り離される。Switch SW₁, SW_Two, SWa_Threeabout
The same is true for Switch SWa₀, SWa₁, ..., SWa
_ThreeAre turned on, the output line and the resistance A₀, A₁,
…, A _ThreeAre connected to each other. In other words,
Switch SWa₀, SWa₁, ..., SWa_ThreeOf each
Switch SWa₀, SWa₁, ..., SWa_Three
A connected to each of₀, A₁, ..., A_Threeof
Each end and the output line are kept at the same potential. vice versa
Switch SWa₀, SWa₁, ..., SWa_ThreeEach of
When turned off, the output line and the resistor A₀, A₁, ..., A_ThreeIs connected
Is disconnected.

【０２５２】スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃
についても同様である。スイッチＳＷｂ₀、ＳＷｂ₁、
…、ＳＷｂ₃のそれぞれがオンになると、出力線と抵抗
Ｂ₀、Ｂ ₁、…、Ｂ₃のそれぞれとが接続される。言い換
えると、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃のそ
れぞれがオンになると、スイッチＳＷｂ₀、ＳＷｂ₁、
…、ＳＷｂ₃のそれぞれと接続されている抵抗Ｂ₀、
Ｂ₁、…、Ｂ₃のそれぞれの端部と出力線とが同じ電位に
保たれる。逆にスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ
₃のそれぞれがオフになると、出力線と抵抗Ｂ₀、Ｂ₁、
…、Ｂ₃は接続が切り離される。Switch SWb₀, SWb₁, ..., SWb_Three
The same applies to. Switch SWb₀, SWb₁,
…, SWb_ThreeIs turned on, the output line and the resistance
B₀, B ₁, ..., B_ThreeAre connected to each other. Paraphrase
Switch SWb₀, SWb₁, ..., SWb_ThreeNoso
When each is turned on, the switch SWb₀, SWb₁,
…, SWb_ThreeB connected to each of₀,
B₁, ..., B_ThreeAnd the output line at the same potential
Will be kept. Conversely, switch SWb₀, SWb₁, ..., SWb
_ThreeAre turned off, the output line and the resistor B₀, B₁,
…, B_ThreeIs disconnected.

【０２５３】本実施例と実施例１との異なるところは、
スイッチと抵抗とを設ける位置が入れ替わっていること
である。本実施例では抵抗がスイッチよりも電源電圧線
側に設けられており、一方実施例１ではスイッチが抵抗
よりも電源電圧線側に設けられている。The difference between this embodiment and the first embodiment is as follows.
That is, the positions where the switches and the resistors are provided are interchanged. In this embodiment, the resistor is provided on the power supply voltage line side of the switch, whereas in the first embodiment, the switch is provided on the power supply voltage line side of the resistor.

【０２５４】なお本実施例では全ての抵抗がスイッチよ
りも電源電圧線側に設けられた構成を示したが、本願発
明は一部の抵抗をスイッチよりも電源電圧線側に設け、
残りのスイッチを抵抗よりも電源電圧線側に設ける構成
としても良い。In this embodiment, all the resistors are provided on the power supply voltage line side of the switch. However, in the present invention, some resistors are provided on the power supply voltage line side of the switch.
The remaining switches may be provided on the power supply voltage line side of the resistor.

【０２５５】（実施例４）本実施例では、本願発明の半
導体表示装置の一例であるアクティブマトリクス型液晶
表示装置の、画素部のＴＦＴ及び画素部の周辺に設けら
れる駆動回路のＴＦＴを同時に作製する方法の一例につ
いて、図８〜図１０を用いて説明する。なお、本実施例
は一例であって、本願発明はこの作製方法に限られな
い。Embodiment 4 In this embodiment, in the active matrix type liquid crystal display device which is an example of the semiconductor display device of the present invention, the TFT of the pixel portion and the TFT of the driving circuit provided around the pixel portion are simultaneously manufactured. An example of a method for performing this will be described with reference to FIGS. This embodiment is an example, and the present invention is not limited to this manufacturing method.

【０２５６】図８（Ａ）において、アクティブマトリク
ス基板６００１には、無アルカリガラス基板や石英基板
を使用することが望ましい。その他にもシリコン基板や
金属基板の表面に絶縁膜を形成したものをアクティブマ
トリクス基板としても良い。In FIG. 8A, as the active matrix substrate 6001, it is preferable to use a non-alkali glass substrate or a quartz substrate. Alternatively, a substrate in which an insulating film is formed on a surface of a silicon substrate or a metal substrate may be used as an active matrix substrate.

【０２５７】そして、アクティブマトリクス基板６００
１のＴＦＴが形成される表面には、酸化シリコン膜、窒
化シリコン膜、または窒化酸化シリコン膜からなる下地
膜をプラズマＣＶＤ法やスパッタ法で１００〜４００ｎ
ｍの厚さに形成した。例えば下地膜として、窒化シリコ
ン膜６００２を２５〜１００ｎｍ、ここでは５０ｎｍの
厚さに、酸化シリコン膜６００３を５０〜３００ｎｍ、
ここでは１５０ｎｍの厚さとした２層構造で形成すると
良い。下地膜はアクティブマトリクス基板からの不純物
汚染を防ぐために設けられるものであり、石英基板を用
いた場合には必ずしも設けなくても良い。Then, the active matrix substrate 600
On the surface on which one TFT is formed, a base film made of a silicon oxide film, a silicon nitride film, or a silicon nitride oxide film is formed by a plasma CVD method or a sputtering method for 100 to 400 nm.
m. For example, as a base film, the silicon nitride film 6002 has a thickness of 25 to 100 nm, here 50 nm, the silicon oxide film 6003 has a thickness of 50 to 300 nm,
Here, a two-layer structure with a thickness of 150 nm is preferably used. The base film is provided to prevent impurity contamination from the active matrix substrate, and is not necessarily provided when a quartz substrate is used.

【０２５８】次に下地膜の上に２０〜１００ｎｍの厚さ
の、非晶質シリコン膜を公知の成膜法で形成した。非晶
質シリコン膜は含有水素量にもよるが、好ましくは４０
０〜５５０℃で数時間加熱して脱水素処理を行い、含有
水素量を５atom％以下として、結晶化の工程を行うこと
が望ましい。また、非晶質シリコン膜をスパッタ法や蒸
着法などの他の作製方法で形成しても良いが、膜中に含
まれる酸素、窒素などの不純物元素を十分低減させてお
くことが望ましい。ここでは、下地膜と非晶質シリコン
膜とは、同じ成膜法で形成することが可能であるので、
両者を連続形成しても良い。下地膜を形成後、一旦大気
雰囲気にさらされないようにすることで表面の汚染を防
ぐことが可能となり、作製されるＴＦＴの特性バラツキ
を低減させることができる。Next, an amorphous silicon film having a thickness of 20 to 100 nm was formed on the base film by a known film forming method. The amorphous silicon film preferably has a thickness of 40, although it depends on the hydrogen content.
It is desirable to perform a crystallization step by heating at 0 to 550 ° C. for several hours to perform a dehydrogenation treatment to reduce the hydrogen content to 5 atom% or less. Although an amorphous silicon film may be formed by another manufacturing method such as a sputtering method or an evaporation method, it is preferable that impurity elements such as oxygen and nitrogen contained in the film be sufficiently reduced. Here, since the base film and the amorphous silicon film can be formed by the same film formation method,
Both may be formed continuously. Once the base film is formed, it is possible to prevent the surface from being contaminated by not once exposing it to the atmosphere, thereby reducing the variation in the characteristics of the TFT to be manufactured.

【０２５９】非晶質シリコン膜から結晶質シリコン膜を
形成する工程は、公知のレーザー結晶化技術または熱結
晶化の技術を用いれば良い。また、シリコンの結晶化を
助長する触媒元素を用いて熱結晶化の方法で結晶質シリ
コン膜を作製しても良い。その他に、微結晶シリコン膜
を用いても良いし、結晶質シリコン膜を直接堆積成膜し
ても良い。さらに、単結晶シリコンを基板上に貼りあわ
せるＳＯＩ（SiliconOn Insulators）の公知技術を使用
して結晶質シリコン膜を形成しても良い。In the step of forming a crystalline silicon film from an amorphous silicon film, a known laser crystallization technique or thermal crystallization technique may be used. Alternatively, a crystalline silicon film may be formed by a thermal crystallization method using a catalyst element that promotes crystallization of silicon. Alternatively, a microcrystalline silicon film may be used, or a crystalline silicon film may be directly deposited. Further, a crystalline silicon film may be formed by using a known technique of SOI (Silicon On Insulators) in which single crystal silicon is attached to a substrate.

【０２６０】こうして形成された結晶質シリコン膜の不
要な部分をエッチング除去して、島状半導体層６００４
〜６００７を形成した。結晶質シリコン膜のｎチャネル
型ＴＦＴが作製される領域には、しきい値電圧を制御す
るため、あらかじめ１×１０ ¹⁵〜５×１０¹⁷ｃｍ^-3程度
の濃度でボロン（Ｂ）を添加しておいても良い。The crystalline silicon film thus formed has
A necessary portion is removed by etching, and the island-shaped semiconductor layer 6004 is removed.
~ 6007. N-channel of crystalline silicon film
The threshold voltage is controlled in the area where the TFT is fabricated.
1 × 10 ^Fifteen~ 5 × 10¹⁷cm^-3degree
Boron (B) may be added at a concentration of.

【０２６１】次に、島状半導体層６００４〜６００７を
覆って、酸化シリコンまたは窒化シリコンを主成分とす
るゲート絶縁膜６００８を形成した。ゲート絶縁膜６０
０８は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎ
ｍの厚さに形成すれば良い。例えば、プラズマＣＶＤ法
でＮ₂ＯとＳｉＨ₄を原料とした窒化酸化シリコン膜を７
５ｎｍ形成し、その後、酸素雰囲気中または酸素と塩酸
の混合雰囲気中、８００〜１０００℃で熱酸化して１１
５ｎｍのゲート絶縁膜としても良い。（図８（Ａ））Next, a gate insulating film 6008 containing silicon oxide or silicon nitride as a main component was formed to cover the island-shaped semiconductor layers 6004 to 6007. Gate insulating film 60
08 is 10 to 200 nm, preferably 50 to 150 n
m. For example, a silicon nitride oxide film made of N ₂ O and SiH ₄
5 nm, and then thermally oxidized in an oxygen atmosphere or a mixed atmosphere of oxygen and hydrochloric acid at 800 to 1000 ° C.
A 5 nm gate insulating film may be used. (FIG. 8A)

【０２６２】島状半導体層６００４、６００７の全面
と、島状半導体層６００５の一部（チャネル形成領域と
なる領域を含む）及び島状半導体層６００６の一部（チ
ャネル形成領域となる領域を含む）にレジストマスク６
００９〜６０１２を形成し、ｎ型を付与する不純物元素
を添加して低濃度不純物領域６０１３〜６０１５を形成
した。この低濃度不純物領域６０１３〜６０１５は、後
に駆動回路のｎチャネル型ＴＦＴに、ゲート絶縁膜を介
してゲート電極と重なるＬＤＤ（Lightly DopedDrain）
領域（本明細書中ではＬov領域という。なお、ovとはov
erlapの意味である。）を形成するための不純物領域で
ある。なお、ここで形成された低濃度不純物領域に含ま
れるｎ型を付与する不純物元素の濃度を（ｎ^-）で表す
こととする。従って、本明細書中では低濃度不純物領域
６０１３〜６０１５をｎ^-領域と言い換えることができ
る。[0262] The entire surface of the island-shaped semiconductor layers 6004 and 6007, part of the island-shaped semiconductor layer 6005 (including a region to be a channel formation region), and part of the island-shaped semiconductor layer 6006 (including a region to be a channel formation region) ) To resist mask 6
009 to 6012 were formed, and an n-type impurity element was added to form low-concentration impurity regions 6013 to 6015. The low-concentration impurity regions 6013 to 6015 are formed later on an n-channel TFT of a driver circuit by an LDD (Lightly Doped Drain) which overlaps with a gate electrode via a gate insulating film.
Region (referred to as an Lov region in this specification; ov is ov
It means erlap. ) Is an impurity region. Note that the concentration of the n-type impurity element included in the low-concentration impurity region formed here is represented by (n ⁻ ). Therefore, the low-concentration impurity regions 6013 to 6015 can be referred to as n ⁻ regions in this specification.

【０２６３】ここではフォスフィン（ＰＨ₃）を質量分
離しないでプラズマ励起したイオンドープ法でリンを添
加した。勿論、質量分離を行うイオンインプランテーシ
ョン法を用いても良い。この工程では、ゲート絶縁膜６
００８を通してその下の半導体層にリンを添加した。添
加するリン濃度は、５×１０¹⁷〜５×１０¹⁸atoms/cm ³
の範囲にするのが好ましく、ここでは１×１０¹⁸atoms/
cm³とした。（図８（Ｂ））Here, phosphine (PH_Three) By mass
Phosphorus is added by ion doping with plasma excitation without separation.
Added. Of course, ion implantation for mass separation
An alternative method may be used. In this step, the gate insulating film 6
Through 008, phosphorus was added to the semiconductor layer thereunder. Attachment
The added phosphorus concentration is 5 × 10¹⁷~ 5 × 10¹⁸atoms / cm ^Three
, Where 1 × 10¹⁸atoms /
cm^ThreeAnd (FIG. 8 (B))

【０２６４】その後、レジストマスク６００９〜６０１
２を除去し、窒素雰囲気中で４００〜９００℃、好まし
くは５５０〜８００℃で１〜１２時間の熱処理を行な
い、この工程で添加されたリンを活性化する工程を行な
った。Thereafter, resist masks 6009 to 601 are used.
2 was removed, and a heat treatment was performed in a nitrogen atmosphere at 400 to 900 ° C., preferably 550 to 800 ° C. for 1 to 12 hours, and a step of activating the phosphorus added in this step was performed.

【０２６５】第１の導電膜６０１６を、タンタル（Ｔ
ａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングス
テン（Ｗ）から選ばれた元素またはいずれかを主成分と
する導電性材料で、１０〜１００ｎｍの厚さに形成し
た。第１の導電膜６０１６としては、例えば窒化タンタ
ル（ＴａＮ）や窒化タングステン（ＷＮ）を用いること
が望ましい。さらに、第１の導電膜６０１６上に第２の
導電膜６０１７をＴａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元
素またはいずれかを主成分とする導電性材料で、１００
〜４００ｎｍの厚さに形成した。例えば、Ｔａ膜を２０
０ｎｍの厚さに形成すれば良い。また、図示しないが、
第１の導電膜６０１６の下に第１の導電膜６０１６、及
び第２の導電膜６０１７（特に第２の導電膜６０１７）
の酸化防止のためにシリコン膜を２〜２０ｎｍ程度の厚
さで形成しておくことは有効である。（図８（Ｃ））The first conductive film 6016 is made of tantalum (T
a), a conductive material mainly containing an element selected from titanium (Ti), molybdenum (Mo), and tungsten (W) or any one of them, and formed to a thickness of 10 to 100 nm. As the first conductive film 6016, for example, tantalum nitride (TaN) or tungsten nitride (WN) is preferably used. Further, a second conductive film 6017 is formed on the first conductive film 6016 by using an element selected from Ta, Ti, Mo, and W or a conductive material mainly containing any of the elements.
It was formed to a thickness of 400 nm. For example, if the Ta film is 20
It may be formed to a thickness of 0 nm. Although not shown,
A first conductive film 6016 and a second conductive film 6017 (particularly, a second conductive film 6017) under the first conductive film 6016
It is effective to form a silicon film with a thickness of about 2 to 20 nm to prevent oxidation of the silicon film. (FIG. 8 (C))

【０２６６】レジストマスク６０１８〜６０２０を形成
し、第１の導電膜６０１６及び第２の導電膜６０１７
（以下、積層膜として取り扱う）をエッチングして、ｐ
チャネル型ＴＦＴのゲート電極６０２１を形成した。な
お、ｎチャネル型ＴＦＴとなる領域の上には全面を覆う
ように導電膜６０２２、６０２３を残した。[0266] A resist mask 6018 to 6020 is formed, and a first conductive film 6016 and a second conductive film 6017 are formed.
(Hereinafter referred to as a laminated film) is etched, and p
A gate electrode 6021 of a channel type TFT was formed. Note that conductive films 6022 and 6023 were left over the region to be an n-channel TFT so as to cover the entire surface.

【０２６７】そして、レジストマスク６０１８〜６０２
０をそのまま残してマスクとし、ｐチャネル型ＴＦＴが
形成される半導体層６００４の一部に、ｐ型を付与する
不純物元素を添加する工程を行った。ここではボロンを
その不純物元素として、ジボラン（Ｂ₂Ｈ₆）を用いてイ
オンドープ法（勿論、イオンインプランテーション法で
も良い）で添加した。ここでは５×１０²⁰〜３×１０²¹
atoms/cm³の濃度にボロンを添加した。なお、ここで形
成された不純物領域に含まれるｐ型を付与する不純物元
素の濃度を（ｐ⁺⁺）で表すこととする。従って、本明細
書中では不純物領域６０２４、６０２５をｐ⁺⁺領域と言
い換えることができる。（図９（Ａ））Then, resist masks 6018 to 602
A step of adding an impurity element imparting p-type to a part of the semiconductor layer 6004 where a p-channel TFT is formed was performed with 0 as a mask. Here, boron was added by an ion doping method (of course, an ion implantation method) using diborane (B ₂ H ₆ ) as an impurity element. Here, 5 × 10 ^{20 to} 3 × 10 ²¹
Boron was added to a concentration of atoms / cm ³ . Note that the concentration of the impurity element imparting p-type contained in the impurity region formed here is represented by (p ⁺⁺ ). Therefore, in this specification, the impurity regions 6024 and 6025 can be referred to as p ⁺⁺ regions. (FIG. 9A)

【０２６８】なお、この工程において、レジストマスク
６０１８〜６０２０を使用してゲート絶縁膜６００８を
エッチング除去して、島状半導体層６００４の一部を露
出させた後、ｐ型を付与する不純物元素を添加する工程
を行っても良い。その場合、加速電圧が低くて済むた
め、島状半導体膜に与えるダメージも少ないし、スルー
プットも向上する。Note that in this step, the gate insulating film 6008 is removed by etching using the resist masks 6018 to 6020 to expose part of the island-shaped semiconductor layer 6004, and then an impurity element imparting p-type conductivity is removed. An addition step may be performed. In that case, since the acceleration voltage is low, damage to the island-shaped semiconductor film is small, and the throughput is improved.

【０２６９】次に、レジストマスク６０１８〜６０２０
を除去した後、レジストマスク６０２６〜６０２９を形
成し、ｎチャネル型ＴＦＴのゲート電極６０３０〜６０
３２を形成した。このときゲート電極６０３０はｎ^-領
域６０１３とゲート絶縁膜６００８を介して重なるよう
に形成した。また、ゲート電極６０３１はｎ^-領域６０
１４、６０１５とゲート絶縁膜６００８を介して重なる
ように形成した。（図９（Ｃ））Next, resist masks 6018 to 6020
Are removed, resist masks 6026 to 6029 are formed, and gate electrodes 6030 to 6030 of the n-channel TFT are formed.
32 were formed. At this time, gate electrode 6030 was formed to overlap n ⁻ region 6013 with gate insulating film 6008 interposed therebetween. The gate electrode 6031 is connected to the n ⁻ region 60.
14 and 6015 with the gate insulating film 6008 interposed therebetween. (FIG. 9 (C))

【０２７０】次に、レジストマスク６０２６〜６０２９
を除去し、レジストマスク６０３３、６０３４を形成し
た。そして、ｎチャネル型ＴＦＴにおいて、ソース領域
またはドレイン領域として機能する不純物領域を形成す
る工程を行なった。レジストマスク６０３４はｎチャネ
ル型ＴＦＴのゲート電極６０３２を覆う形で形成した。
これは、後の工程において画素部のｎチャネル型ＴＦＴ
に、ゲート電極と重ならないようにＬＤＤ領域を形成す
るためである。Next, resist masks 6026 to 6029
Was removed, and resist masks 6033 and 6034 were formed. Then, in the n-channel TFT, a step of forming an impurity region functioning as a source region or a drain region was performed. The resist mask 6034 was formed so as to cover the gate electrode 6032 of the n-channel TFT.
This is because the n-channel TFT in the pixel portion will be
Second, the LDD region is formed so as not to overlap with the gate electrode.

【０２７１】そして、ｎ型を付与する不純物元素を添加
して不純物領域６０３５〜６０４１を形成した。ここで
も、フォスフィン（ＰＨ₃）を用いたイオンドープ法
（勿論、イオンインプランテーション法でも良い）で行
い、この領域のリンの濃度は１×１０²⁰〜１×１０²¹at
oms/cm³とした。なお、ここで形成された不純物領域６
０３９〜６０４１に含まれるｎ型を付与する不純物元素
の濃度を（ｎ⁺）で表すこととする。従って、本明細書
中では不純物領域６０３９〜６０４１をｎ⁺領域と言い
換えることができる。また、不純物領域６０３５〜６０
３８は既にｎ^-領域が形成されていたので、厳密には不
純物領域６０３９〜６０４１よりも若干高い濃度でリン
を含む。（図９（Ｂ））Then, impurity regions 6035 to 6041 were formed by adding an impurity element imparting n-type. Also in this case, the ion doping method using phosphine (PH ₃ ) (of course, the ion implantation method may be used), and the concentration of phosphorus in this region is 1 × 10 ²⁰ to 1 × 10 ²¹ at.
oms / cm ³ . Note that the impurity region 6 formed here is
The concentration of the impurity element imparting n-type contained in 039 to 6041 is represented by (n ⁺ ). Therefore, in this specification, the impurity regions 6039 to 6041 can be referred to as n ⁺ regions. Also, impurity regions 6035 to 6035
Symmetry 38 already contains phosphorus at a concentration slightly higher than impurity regions 6039 to 6041 since n ⁻ region has already been formed. (FIG. 9 (B))

【０２７２】なお、この工程において、レジストマスク
６０３３、６０３４およびゲート電極６０３０、６０３
１をマスクとしてゲート絶縁膜６００８をエッチング
し、島状半導体膜６００５〜６００７の一部を露出させ
た後、ｎ型を付与する不純物元素を添加する工程を行っ
ても良い。その場合、加速電圧が低くて済むため、島状
半導体膜６００５〜６００７に与えるダメージも少ない
し、スループットも向上する。（図９（Ｃ））In this step, the resist masks 6033 and 6034 and the gate electrodes 6030 and 603
After the gate insulating film 6008 is etched using 1 as a mask to expose part of the island-shaped semiconductor films 6005 to 6007, a step of adding an impurity element imparting n-type may be performed. In that case, since the acceleration voltage is low, damage to the island-shaped semiconductor films 6005 to 6007 is small, and the throughput is improved. (FIG. 9 (C))

【０２７３】次に、レジストマスク６０３３、６０３４
を除去し、画素部のｎチャネル型ＴＦＴとなる島状半導
体層６００７にｎ型を付与する不純物元素を添加する工
程を行った。こうして形成された不純物領域６０４２〜
６０４５には前記ｎ^-領域と同程度かそれより少ない濃
度（具体的には５×１０¹⁶〜１×１０¹⁸atoms/cm³）の
リンが添加されるようにした。なお、ここで形成された
不純物領域６０４２〜６０４４に含まれるｎ型を付与す
る不純物元素の濃度を（ｎ^--）で表すこととする。従っ
て、本明細書中では不純物領域６０４２〜６０４５をｎ
^--領域と言い換えることができる。また、この工程では
ゲート電極で隠された不純物領域６０７０、６０７４、
６０７５を除いて全ての不純物領域にｎ^?の濃度でリン
が添加されているが、非常に低濃度であるため無視して
差し支えない。（図１０（Ａ））Next, resist masks 6033 and 6034
Was removed, and an impurity element imparting n-type conductivity was added to the island-shaped semiconductor layer 6007 to be an n-channel TFT in the pixel portion. The impurity regions 6042-
Phosphorus 6045 was added to the n ^- region at a concentration approximately equal to or lower than that of the n ^- region (specifically, 5 × 10 ¹⁶ to 1 × 10 ¹⁸ atoms / cm ³ ). Note that the concentration of the impurity element imparting n-type contained in the impurity regions 6042 to 6044 formed here is represented by (n ⁻ ). Therefore, in this specification, the impurity regions 6042 to 6045 are defined as n
^- it can be rephrased as region. In this step, the impurity regions 6070, 6074,
Phosphorus at a concentration of ^n? For all impurity regions are doped with the exception of 6075, but no problem to ignore for a very low concentration. (FIG. 10A)

【０２７４】次に、後に第１の層間絶縁膜の一部となる
保護絶縁膜６０４６を形成した。保護絶縁膜６０４６は
窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜
またはそれらを組み合わせた積層膜で形成すれば良い。
また、膜厚は１００〜４００ｎｍとすれば良い。Next, a protective insulating film 6046 to be a part of the first interlayer insulating film later was formed. The protective insulating film 6046 may be formed using a silicon nitride film, a silicon oxide film, a silicon nitride oxide film, or a stacked film including a combination thereof.
Further, the film thickness may be 100 to 400 nm.

【０２７５】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行った。この工程はファーネスアニール法、
レーザーアニール法、またはラピッドサーマルアニール
法（ＲＴＡ法）で行うことができる。ここではファーネ
スアニール法で活性化工程を行った。加熱処理は、窒素
雰囲気中において３００〜６５０℃、好ましくは４００
〜５５０℃、ここでは４５０℃、２時間の熱処理を行っ
た。Thereafter, a heat treatment step was performed to activate the n-type or p-type imparting impurity element added at each concentration. This process is furnace annealing,
It can be performed by a laser annealing method or a rapid thermal annealing method (RTA method). Here, the activation step was performed by the furnace annealing method. The heat treatment is performed at 300 to 650 ° C. in a nitrogen atmosphere, preferably at 400 ° C.
Heat treatment was performed at 550 ° C., here 450 ° C., for 2 hours.

【０２７６】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状半導体層６００４〜６００７を水素化する工程
を行った。この工程は熱的に励起された水素により半導
体層のダングリングボンドを終端する工程である。水素
化の他の手段として、プラズマ水素化（プラズマにより
励起された水素を用いる）を行っても良い。（図１０
（Ｂ））Further, a heat treatment was performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen to hydrogenate the island-like semiconductor layers 6004 to 6007. In this step, dangling bonds in the semiconductor layer are terminated by thermally excited hydrogen. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed. (FIG. 10
(B))

【０２７７】活性化工程を終えたら、保護絶縁膜６０４
６の上に０．５〜１．５μm厚の層間絶縁膜６０４７を
形成した。前記保護絶縁膜６０４６と層間絶縁膜６０４
７とでなる積層膜を第１の層間絶縁膜とした。After the activation step, the protective insulating film 604
6, an interlayer insulating film 6047 having a thickness of 0.5 to 1.5 μm was formed. The protective insulating film 6046 and the interlayer insulating film 604
7 was used as a first interlayer insulating film.

【０２７８】その後、それぞれのＴＦＴのソース領域ま
たはドレイン領域に達するコンタクトホールが形成さ
れ、ソース電極６０４８、６０５０、６０５２、６０５
４と、ドレイン電極６０４９、６０５１、６０５３、６
０５５を形成した。図示していないが、本実施例ではこ
の電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウ
ム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続
して形成した３層構造の積層膜とした。Thereafter, contact holes reaching the source region or the drain region of each TFT are formed, and the source electrodes 6048, 6050, 6052, and 605 are formed.
4 and drain electrodes 6049, 6051, 6053, 6
055 was formed. Although not shown, in this embodiment, this electrode is a laminated film having a three-layer structure in which a 100 nm thick Ti film, a 300 nm thick aluminum film containing Ti, and a 150 nm thick Ti film are continuously formed by a sputtering method.

【０２７９】次に、パッシベーション膜６０５６とし
て、窒化シリコン膜、酸化シリコン膜、または窒化酸化
シリコン膜で５０〜５００ｎｍ（代表的には２００〜３
００ｎｍ）の厚さで形成した。その後、この状態で水素
化処理を行うとＴＦＴの特性向上に対して好ましい結果
が得られた。例えば、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行う
と良く、あるいはプラズマ水素化法を用いても同様の効
果が得られた。なお、ここで後に画素電極とドレイン電
極を接続するためのコンタクトホールを形成する位置に
おいて、パッシベーション膜６０５６に開口部を形成し
ておいても良い。[0279] Next, as the passivation film 6056, a silicon nitride film, a silicon oxide film, or a silicon nitride oxide film is 50 to 500 nm (typically, 200 to 3 nm).
(00 nm). Thereafter, when hydrogenation treatment was performed in this state, favorable results were obtained for improving the characteristics of the TFT. For example, heat treatment may be performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen, or the same effect is obtained by using a plasma hydrogenation method. Note that an opening may be formed in the passivation film 6056 at a position where a contact hole for connecting the pixel electrode and the drain electrode is formed later.

【０２８０】その後、有機樹脂からなる第２の層間絶縁
膜６０５７を約１μmの厚さに形成した。有機樹脂とし
ては、ポリイミド、アクリル、ポリアミド、ポリイミド
アミド、ＢＣＢ（ベンゾシクロブテン）等を使用するこ
とができる。有機樹脂膜を用いることの利点は、成膜方
法が簡単である点や、比誘電率が低いので、寄生容量を
低減できる点、平坦性に優れる点などが上げられる。な
お上述した以外の有機樹脂膜や有機系SiO化合物などを
用いることもできる。ここでは、アクティブマトリクス
基板に塗布後、熱重合するタイプのポリイミドを用い、
３００℃で焼成して形成した。After that, a second interlayer insulating film 6057 made of an organic resin was formed to a thickness of about 1 μm. As the organic resin, polyimide, acrylic, polyamide, polyimide amide, BCB (benzocyclobutene), or the like can be used. The advantages of using an organic resin film include that the film formation method is simple, the parasitic capacitance can be reduced because the relative dielectric constant is low, and the flatness is excellent. Note that an organic resin film or an organic SiO compound other than those described above can also be used. Here, after applying to the active matrix substrate, use a type of polyimide that thermally polymerizes,
It was formed by firing at 300 ° C.

【０２８１】次に、画素部となる領域において、第２の
層間絶縁膜６０５７上に遮蔽膜６０５８を形成した。遮
蔽膜６０５８はアルミニウム（Ａｌ）、チタン（Ｔ
ｉ）、クロム（Ｃｒ）またはタンタル（Ｔａ）から選ば
れた元素またはいずれかを主成分とする膜で１００〜３
００ｎｍの厚さに形成した。そして、遮蔽膜６０５８の
表面に陽極酸化法またはプラズマ酸化法により３０〜１
５０ｎｍ（好ましくは５０〜７５ｎｍ）の厚さの酸化膜
である誘電体６０５９を形成した。ここでは遮蔽膜６０
５８としてアルミニウム膜またはアルミニウムを主成分
とする膜を用い、誘電体６０５９として酸化アルミニウ
ム膜（アルミナ膜）を用いた。Next, a shielding film 6058 was formed on the second interlayer insulating film 6057 in a region to be a pixel portion. The shielding film 6058 is made of aluminum (Al), titanium (T
i), a film mainly containing an element selected from chromium (Cr) or tantalum (Ta) or any one of the elements is 100 to 3
It was formed to a thickness of 00 nm. Then, the surface of the shielding film 6058 is coated with an anodic oxidation method or a plasma oxidation method for 30 to 1 μm.
A dielectric 6059, which is an oxide film having a thickness of 50 nm (preferably 50 to 75 nm), was formed. Here, the shielding film 60
An aluminum film or a film containing aluminum as a main component was used as 58, and an aluminum oxide film (alumina film) was used as the dielectric 6059.

【０２８２】なお、ここでは遮蔽膜６０５８の表面のみ
に誘電体６０５９を設ける構成としたが、誘電体６０５
９をプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法な
どの気相法によって第２の層間絶縁膜６０５７上に、遮
蔽膜６０５８を覆うように形成しても良い。その場合も
誘電体６０５９の膜厚は３０〜１５０ｎｍ（好ましくは
５０〜７５ｎｍ）とすることが好ましい。また誘電体６
０５９として、酸化シリコン膜、窒化シリコン膜、窒化
酸化シリコン膜、ＤＬＣ（Diamond like carbon）膜
または有機樹脂膜を用いても良い。さらに、これらを組
み合わせた積層膜を用いても良い。Although the dielectric 6059 is provided only on the surface of the shielding film 6058 here, the dielectric 605
9 may be formed on the second interlayer insulating film 6057 so as to cover the shielding film 6058 by a gas phase method such as a plasma CVD method, a thermal CVD method, or a sputtering method. Also in this case, the thickness of the dielectric 6059 is preferably 30 to 150 nm (preferably 50 to 75 nm). In addition, dielectric 6
As 059, a silicon oxide film, a silicon nitride film, a silicon nitride oxide film, a DLC (Diamond like carbon) film, or an organic resin film may be used. Further, a stacked film combining these may be used.

【０２８３】次に、第２の層間絶縁膜６０５７及びパッ
シベーション膜６０５６にドレイン電極６０５５に達す
るコンタクトホールを形成し、画素電極６０６０、６０
６１、６０６２を形成した。なお、画素電極６０６１、
６０６２はそれぞれ隣接する別の画素の画素電極であ
る。画素電極６０６０、６０６１、６０６２は、透過型
アクティブマトリクス型液晶表示装置とする場合には透
明導電膜を用い、反射型のアクティブマトリクス型液晶
表示装置とする場合には金属膜を用いれば良い。ここで
は透過型のアクティブマトリクス型液晶表示装置とする
ために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎ
ｍの厚さにスパッタ法で形成した。Next, a contact hole reaching the drain electrode 6055 is formed in the second interlayer insulating film 6057 and the passivation film 6056, and the pixel electrodes 6060, 60
61 and 6062 were formed. Note that the pixel electrode 6061,
Reference numeral 6062 denotes a pixel electrode of another adjacent pixel. The pixel electrodes 6060, 6061, and 6062 may be formed using a transparent conductive film in the case of a transmission type active matrix type liquid crystal display device, and may be formed of a metal film in the case of a reflection type active matrix type liquid crystal display device. Here, in order to form a transmission type active matrix type liquid crystal display device, an indium tin oxide (ITO) film is formed to a thickness of 100 n.
m was formed by a sputtering method.

【０２８４】また、この時、画素電極６０６０と遮蔽膜
６０５８とが誘電体６０５９を介して重なった領域６０
６３に保持容量が形成された。At this time, the region 60 where the pixel electrode 6060 and the shielding film 6058 overlap with each other with the dielectric 6059 interposed therebetween.
A storage capacitor was formed at 63.

【０２８５】こうして同一基板上に、駆動回路部と画素
部とを有したアクティブマトリクス基板が完成した。な
お、駆動回路部にはｐチャネル型ＴＦＴ６０９１、ｎチ
ャネル型ＴＦＴ６０９２、ｎチャネル型ＴＦＴ６０９
３、が形成され、画素部にはｎチャネル型ＴＦＴでなる
画素ＴＦＴ６０９４が形成された。Thus, an active matrix substrate having a drive circuit portion and a pixel portion on the same substrate was completed. Note that a p-channel TFT 6091, an n-channel TFT 6092, and an n-channel TFT 609 are provided in the driver circuit portion.
3, and a pixel TFT 6094 formed of an n-channel TFT was formed in the pixel portion.

【０２８６】駆動回路のｐチャネル型ＴＦＴ６０９１に
は、チャネル形成領域６０６４、ソース領域６０６５、
ドレイン領域６０６６がそれぞれｐ⁺領域で形成され
た。また、ｎチャネル型ＴＦＴ６０９２には、チャネル
形成領域６０６７、ソース領域６０６８、ドレイン領域
６０６９、ゲート絶縁膜６００８を介してゲート電極６
０３０と重なったＬＤＤ領域（以下、Ｌov領域という。
なお、ovとはoverlapの意である。）６０７０が形成さ
れた。この時、ソース領域６０６８、ドレイン領域６０
６９はそれぞれ（ｎ^-＋ｎ⁺）領域で形成され、Ｌov領域
６０７０はｎ^-領域で形成された。The p-channel TFT 6091 of the driver circuit has a channel formation region 6064, a source region 6065,
Drain regions 6066 were each formed of p ⁺ regions. The n-channel TFT 6092 has a gate electrode 6 through a channel formation region 6067, a source region 6068, a drain region 6069, and a gate insulating film 6008.
LDD region (hereinafter, referred to as a Lov region).
In addition, ov means overlap. ) 6070 was formed. At this time, the source region 6068 and the drain region 60
69 are formed in the (n ⁻ + n ⁺ ) region, and the Lov region 6070 is formed in the n ⁻ region.

【０２８７】また、ｎチャネル型ＴＦＴ６０９３には、
チャネル形成領域６０７１、ソース領域６０７２、ドレ
イン領域６０７３、ゲート絶縁膜６００８を介してゲー
ト電極６０３１と重なったＬＤＤ領域（以下、Ｌov領域
という。なお、ovとはoverlapの意である。）６０７
４、６０７５が形成された。この時、ソース領域６０７
２、ドレイン領域６０７３はそれぞれ（ｎ^-＋ｎ⁺）領域
で形成され、Ｌov領域６０７４、６０７５はｎ^-領域で
形成された。The n-channel TFT 6093 includes:
An LDD region (hereinafter, referred to as an Lov region; ov means overlap) 607 which overlaps with the gate electrode 6031 through the channel formation region 6071, the source region 6072, the drain region 6073, and the gate insulating film 6008.
4, 6075 were formed. At this time, the source region 607
2. The drain region 6073 was formed of an (n ⁻ + n ⁺ ) region, and the Lov regions 6074 and 6075 were formed of an n ⁻ region.

【０２８８】また、画素部のＴＦＴ（画素ＴＦＴ）６０
９４には、チャネル形成領域６０７６、６０７７、ソー
ス領域６０７８、ドレイン領域６０８０、ゲート絶縁膜
６００８を介してゲート電極６０３２と重ならないＬＤ
Ｄ領域（以下、Ｌoff領域という。なお、offとはoffset
の意である。）６０８１〜６０８４、Ｌoff領域６０８
２、６０８３に接したｎ⁺領域６０７９が形成された。
この時、ソース領域６０７８、ドレイン領域６０８０は
それぞれｎ⁺領域で形成され、Ｌoff領域６０８１〜６０
８４はｎ^--領域で形成された。The TFT (pixel TFT) 60 in the pixel portion
The LD 94 does not overlap with the gate electrode 6032 via the channel formation regions 6076 and 6077, the source region 6078, the drain region 6080, and the gate insulating film 6008.
D area (hereinafter, referred to as an Loff area, where off means offset)
It means. ) 6081 to 6084, Loff area 608
An n ⁺ region 6079 in contact with 2,6083 was formed.
At this time, the source region 6078 and the drain region 6080 are each formed of an n ⁺ region, and the Loff regions 6081 to 6081 are formed.
84 was formed in the n ⁻ region.

【０２８９】チャネル長３〜７μｍに対してＬov領域の
長さは０．５〜３．０μｍ、代表的には１．０〜１．５
μｍとすれば良い。また、画素ＴＦＴ６０９４に設けら
れるＬoff領域６０８１〜６０８４の長さは０．５〜
３．５μｍ、代表的には２．０〜２．５μｍとすれば良
い。For a channel length of 3 to 7 μm, the length of the Lov region is 0.5 to 3.0 μm, typically 1.0 to 1.5 μm.
μm may be used. The length of the Loff regions 6081 to 6084 provided in the pixel TFT 6094 is 0.5 to
The thickness may be 3.5 μm, typically 2.0 to 2.5 μm.

【０２９０】上記実施例によって作製された液晶表示装
置には、様々な液晶を用いることが可能である。例え
ば、1998, SID, "Characteristics and Driving Scheme
of Polymer-Stabilized Monostable FLCD Exhibiting
Fast Response Time and HighContrast Ratio with Gra
y-Scale Capability" by H. Furue et al.や、1997, SI
D DIGEST, 841, "A Full-Color Thresholdless Antifer
roelectric LCD Exhibiting Wide Viewing Angle with
Fast Response Time" by T. Yoshida et al.や、1996,
J. Mater. Chem. 6(4), 671-673, "Thresholdless anti
ferroelectricity in liquid crystals and its applic
ation to displays" by S. Inui et al.や、米国特許第
5594569 号に開示された液晶を用いることが可能であ
る。Various liquid crystals can be used for the liquid crystal display device manufactured according to the above embodiment. For example, 1998, SID, "Characteristics and Driving Scheme
of Polymer-Stabilized Monostable FLCD Exhibiting
Fast Response Time and High Contrast Ratio with Gra
y-Scale Capability "by H. Furue et al., 1997, SI
D DIGEST, 841, "A Full-Color Thresholdless Antifer
roelectric LCD Exhibiting Wide Viewing Angle with
Fast Response Time "by T. Yoshida et al., 1996,
J. Mater. Chem. 6 (4), 671-673, "Thresholdless anti
ferroelectricity in liquid crystals and its applic
ation to displays "by S. Inui et al. and U.S. Patent No.
It is possible to use the liquid crystal disclosed in US Pat. No. 5,594,569.

【０２９１】ある温度域において反強誘電相を示す液晶
を反強誘電性液晶という。反強誘電性液晶を有する混合
液晶には、電場に対して透過率が連続的に変化する電気
光学応答特性を示す、無しきい値反強誘電性混合液晶と
呼ばれるものがある。この無しきい値反強誘電性混合液
晶は、Ｖ字型の電気光学応答特性を示すものがあり、そ
の駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μ
ｍ）のものも見出されている。A liquid crystal exhibiting an antiferroelectric phase in a certain temperature range is called an antiferroelectric liquid crystal. As a mixed liquid crystal having an antiferroelectric liquid crystal, there is a so-called thresholdless antiferroelectric mixed liquid crystal exhibiting an electro-optical response characteristic in which transmittance changes continuously with an electric field. This thresholdless antiferroelectric mixed liquid crystal has a V-shaped electro-optical response characteristic, and its driving voltage is about ± 2.5 V (cell thickness is about 1 μm to 2 μm).
m) have also been found.

【０２９２】ここで、Ｖ字型の電気光学応答を示す無し
きい値反強誘電性混合液晶の印加電圧に対する光透過率
の特性を示す図を図１１に示す。図１１に示すグラフの
縦軸は透過率（任意単位）、横軸は印加電圧である。な
お、液晶表示装置の入射側の偏光板の透過軸は、液晶表
示装置のラビング方向にほぼ一致する無しきい値反強誘
電性混合液晶のスメクティック層の法線方向とほぼ平行
に設定されている。また、出射側の偏光板の透過軸は、
入射側の偏光板の透過軸に対してほぼ直角（クロスニコ
ル）に設定されている。FIG. 11 is a graph showing characteristics of light transmittance with respect to applied voltage of a thresholdless antiferroelectric mixed liquid crystal exhibiting a V-shaped electro-optical response. The vertical axis of the graph shown in FIG. 11 is the transmittance (arbitrary unit), and the horizontal axis is the applied voltage. The transmission axis of the polarizing plate on the incident side of the liquid crystal display device is set substantially parallel to the normal direction of the smectic layer of the thresholdless antiferroelectric mixed liquid crystal, which substantially matches the rubbing direction of the liquid crystal display device. . The transmission axis of the polarizing plate on the output side is
The angle is set substantially at right angles (crossed Nicols) to the transmission axis of the polarizing plate on the incident side.

【０２９３】図１１に示されるように、このような無し
きい値反強誘電性混合液晶を用いると、低電圧駆動かつ
階調表示が可能となることがわかる。As shown in FIG. 11, it can be seen that when such a thresholdless antiferroelectric mixed liquid crystal is used, low voltage driving and gradation display are possible.

【０２９４】また、このような低電圧駆動の無しきい値
反強誘電性混合液晶を、デジタル方式で駆動するソース
信号線駆動回路を有する液晶表示装置に用いた場合に
も、Ｄ／Ａ変換回路の出力電圧を下げることができるの
で、Ｄ／Ａ変換回路の動作電源電圧を下げることがで
き、ドライバの動作電源電圧を低くすることができる。
よって、液晶表示装置の低消費電力化および高信頼性が
実現できる。Also, when such a low-voltage driven thresholdless antiferroelectric mixed liquid crystal is used in a liquid crystal display device having a source signal line drive circuit driven in a digital manner, the D / A conversion circuit is also used. , The operating power supply voltage of the D / A conversion circuit can be reduced, and the operating power supply voltage of the driver can be reduced.
Therefore, low power consumption and high reliability of the liquid crystal display device can be realized.

【０２９５】よって、このような低電圧駆動の無しきい
値反強誘電性混合液晶を用いることは、比較的ＬＤＤ領
域（低濃度不純物領域）の長さが小さいＴＦＴ（例え
ば、０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎｍ）を
用いる場合においても有効である。Thus, the use of such a low-voltage driven thresholdless antiferroelectric mixed liquid crystal can prevent the use of a TFT (for example, 0 nm to 500 nm or 0 nm) having a relatively small LDD region (low concentration impurity region). This is also effective in the case of using (−200 nm).

【０２９６】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。また、液晶表
示装置の駆動方法を線順次駆動とすることにより、画素
への階調電圧の書き込み期間（ピクセルフィードピリオ
ド）を長くし、保持容量が小くてもそれを補うようにし
てもよい。In general, the thresholdless antiferroelectric mixed liquid crystal has a large spontaneous polarization and a high dielectric constant of the liquid crystal itself. Therefore, when a thresholdless antiferroelectric mixed liquid crystal is used for a liquid crystal display device, a relatively large storage capacitance is required for a pixel. Therefore, it is preferable to use a thresholdless antiferroelectric mixed liquid crystal having a small spontaneous polarization. Further, by making the driving method of the liquid crystal display device line-sequential driving, the writing period (pixel feed period) of the gray scale voltage to the pixel may be lengthened to compensate for the small storage capacitance. .

【０２９７】なお、このような無しきい値反強誘電性混
合液晶を用いることによって低電圧駆動が実現されるの
で、液晶表示装置の低消費電力が実現される。Since low voltage driving is realized by using such a thresholdless antiferroelectric mixed liquid crystal, low power consumption of the liquid crystal display device is realized.

【０２９８】（実施例５）本願発明のＤ／Ａ変換回路は
様々な半導体装置（アクティブマトリクス型液晶表示装
置、ＥＬ表示装置）に用いることができる。また、それ
ら半導体装置を表示媒体として組み込んだ電子機器全て
に本願発明を実施できる。(Embodiment 5) The D / A conversion circuit of the present invention can be used for various semiconductor devices (active matrix liquid crystal display devices, EL display devices). In addition, the present invention can be applied to all electronic devices in which these semiconductor devices are incorporated as display media.

【０２９９】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、カーナビゲーション、パーソナルコン
ピュータ、携帯情報端末（モバイルコンピュータ、携帯
電話または電子書籍等）などが挙げられる。それらの一
例を図１２乃至図１４に示す。Examples of such electronic devices include a video camera, a digital camera, a projector (rear or front type), a head mounted display (goggle type display), a car navigation, a personal computer, and a portable information terminal (mobile computer, mobile phone). Or an electronic book). Examples of these are shown in FIGS.

【０３００】図１２（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示装置２
００３、キーボード２００４で構成される。本願発明を
画像入力部２００２、表示装置２００３やその他の信号
制御回路に適用することができる。FIG. 12A shows a personal computer, which includes a main body 2001, an image input unit 2002, and a display device 2.
003 and a keyboard 2004. The present invention can be applied to the image input unit 2002, the display device 2003, and other signal control circuits.

【０３０１】図１２（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本願発明を表示装置２１０２、音声
入力部２１０３やその他の信号制御回路に適用すること
ができる。FIG. 12B shows a video camera, which includes a main body 2101, a display device 2102, an audio input unit 2103, an operation switch 2104, a battery 2105, and an image receiving unit 21.
06. The present invention can be applied to the display device 2102, the audio input unit 2103, and other signal control circuits.

【０３０２】図１２（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示装置２２０５で構成される。本願発明は表示装置２２
０５やその他の信号制御回路に適用できる。FIG. 12C shows a mobile computer (mobile computer), which comprises a main body 2201, a camera section 2202, an image receiving section 2203, operation switches 2204, and a display device 2205. The present invention relates to a display device 22.
05 and other signal control circuits.

【０３０３】図１２（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示装置２３０２、アーム部２３
０３で構成される。本願発明は表示装置２３０２やその
他の信号制御回路に適用することができる。FIG. 12D shows a goggle type display, which includes a main body 2301, a display device 2302, and an arm portion 23.
03. The present invention can be applied to the display device 2302 and other signal control circuits.

【０３０４】図１２（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いる装置であり、本
体２４０１、表示装置２４０２、スピーカ部２４０３、
記録媒体２４０４、操作スイッチ２４０５で構成され
る。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｉ
ｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用
い、音楽鑑賞や映画鑑賞やゲームやインターネットを行
うことができる。本願発明は表示装置２４０２やその他
の信号制御回路に適用することができる。FIG. 12E shows an apparatus using a recording medium on which a program is recorded (hereinafter, referred to as a recording medium), and includes a main body 2401, a display device 2402, a speaker section 2403,
It comprises a recording medium 2404 and operation switches 2405. This apparatus uses a DVD (Digital) as a recording medium.
tal Versatile Disc), a CD, or the like, it is possible to perform music appreciation, movie appreciation, games, and the Internet. The present invention can be applied to the display device 2402 and other signal control circuits.

【０３０５】図１２（Ｆ）はデジタルカメラであり、本
体２５０１、表示装置２５０２、接眼部２５０３、操作
スイッチ２５０４、受像部（図示しない）で構成され
る。本願発明を表示装置２５０２やその他の信号制御回
路に適用することができる。FIG. 12F shows a digital camera, which comprises a main body 2501, a display device 2502, an eyepiece 2503, operation switches 2504, and an image receiving unit (not shown). The present invention can be applied to the display device 2502 and other signal control circuits.

【０３０６】図１３（Ａ）はフロント型プロジェクター
であり、光源光学系及び表示装置２６０１、スクリーン
２６０２で構成される。図１３（Ａ）において表示装置
はアクティブマトリクス型液晶表示装置である。本願発
明は表示装置やその他の信号制御回路に適用することが
できる。FIG. 13A shows a front type projector, which comprises a light source optical system, a display device 2601, and a screen 2602. In FIG. 13A, the display device is an active matrix liquid crystal display device. The present invention can be applied to a display device and other signal control circuits.

【０３０７】図１３（Ｂ）はリア型プロジェクターであ
り、本体２７０１、光源光学系及び表示装置２７０２、
ミラー２７０３、スクリーン２７０４で構成される。図
１３（Ｂ）において表示装置はアクティブマトリクス型
液晶表示装置である。本願発明は表示装置やその他の信
号制御回路に適用することができる。FIG. 13B shows a rear type projector, in which a main body 2701, a light source optical system and a display device 2702,
It comprises a mirror 2703 and a screen 2704. In FIG. 13B, the display device is an active matrix liquid crystal display device. The present invention can be applied to a display device and other signal control circuits.

【０３０８】なお、図１３（Ｃ）は、図１３（Ａ）及び
図１３（Ｂ）中における光源光学系及び表示装置２６０
１、２７０２の構造の一例を示した図である。光源光学
系及び表示装置２６０１、２７０２は、光源光学系２８
０１、ミラー２８０２、２８０４〜２８０６、ダイクロ
イックミラー２８０３、光学系２８０７、表示装置２８
０８、位相差板２８０９、投射光学系２８１０で構成さ
れる。投射光学系２８１０は、投射レンズを備えた複数
の光学レンズで構成される。この構成は、表示装置２８
０８を三つ使用しているため三板式と呼ばれている。ま
た、図１３（Ｃ）中において矢印で示した光路に実施者
が適宜、光学レンズや、偏光機能を有するフィルムや、
位相差を調節するためのフィルム、ＩＲフィルム等を設
けてもよい。FIG. 13C shows the light source optical system and the display device 260 shown in FIGS. 13A and 13B.
It is a figure showing an example of 1 and 2702 structure. The light source optical system and the display devices 2601 and 2702 are
01, mirrors 2802, 2804 to 2806, dichroic mirror 2803, optical system 2807, display device 28
08, a phase difference plate 2809, and a projection optical system 2810. The projection optical system 2810 includes a plurality of optical lenses provided with a projection lens. This configuration corresponds to the display device 28
It is called a three-plate type because it uses three 08s. In addition, the practitioner may appropriately place an optical lens, a film having a polarizing function, or the like on the optical path indicated by the arrow in FIG.
A film for adjusting the phase difference, an IR film, or the like may be provided.

【０３０９】また、図１３（Ｄ）は、図１３（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図１３（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等を設
けてもよい。FIG. 13D is a diagram showing an example of the structure of the light source optical system 2801 in FIG. 13C. In this embodiment, the light source optical system 2801 includes a reflector 2811, a light source 2812, a lens array 2813,
814, a polarization conversion element 2815, and a condenser lens 2816. Note that the light source optical system shown in FIG. 13D is an example and is not particularly limited. For example, a practitioner may appropriately provide an optical lens, a film having a polarizing function, a film for adjusting a phase difference, an IR film, or the like to the light source optical system.

【０３１０】図１３（Ｃ）は三板式の例を示したが、図
１４（Ａ）は単板式の一例を示した図である。図１４
（Ａ）に示した光源光学系及び表示装置は、光源光学系
２９０１、表示装置２９０２、投射光学系２９０３で構
成される。投射光学系２９０３は、投射レンズを備えた
複数の光学レンズで構成される。図１４（Ａ）に示した
光源光学系及び表示装置は図１３（Ａ）及び図１３
（Ｂ）中における光源光学系及び表示装置２６０１、２
７０２に適用できる。また、光源光学系２９０１は図１
３（Ｄ）に示した光源光学系を用いればよい。なお、表
示装置２９０２にはカラーフィルター（図示しない）が
設けられており、表示映像をカラー化している。FIG. 13 (C) shows an example of a three-plate type, while FIG. 14 (A) shows an example of a single-plate type. FIG.
The light source optical system and the display device illustrated in FIG. 1A include a light source optical system 2901, a display device 2902, and a projection optical system 2903. The projection optical system 2903 includes a plurality of optical lenses provided with a projection lens. The light source optical system and the display device shown in FIG.
(B) Light source optical system and display devices 2601 and 2 in FIG.
702. The light source optical system 2901 is the same as that shown in FIG.
The light source optical system shown in FIG. Note that the display device 2902 is provided with a color filter (not shown) to colorize a display image.

【０３１１】また、図１４（Ｂ）に示した光源光学系及
び表示装置は、図１４（Ａ）の応用例であり、カラーフ
ィルターを設ける代わりに、ＲＧＢの回転カラーフィル
ター円板２９０５を用いて表示映像をカラー化してい
る。図１４（Ｂ）に示した光源光学系及び表示装置は図
１３（Ａ）及び図１３（Ｂ）中における光源光学系及び
表示装置２６０１、２７０２に適用できる。The light source optical system and the display device shown in FIG. 14B is an application example of FIG. 14A, and uses a rotating color filter disk 2905 of RGB instead of providing a color filter. The display image is colorized. The light source optical system and the display device shown in FIG. 14B can be applied to the light source optical system and the display devices 2601 and 2702 in FIGS. 13A and 13B.

【０３１２】また、図１４（Ｃ）に示した光源光学系及
び表示装置は、カラーフィルターレス単板式と呼ばれて
いる。この方式は、表示装置２９１６にマイクロレンズ
アレイ２９１５を設け、ダイクロイックミラー（緑）２
９１２、ダイクロイックミラー（赤）２９１３、ダイク
ロイックミラー（青）２９１４を用いて表示映像をカラ
ー化している。投射光学系２９１７は、投射レンズを備
えた複数の光学レンズで構成される。図１４（Ｃ）に示
した光源光学系及び表示装置は図１３（Ａ）及び図１３
（Ｂ）中における光源光学系及び表示装置２６０１、２
７０２に適用できる。また、光源光学系２９１１として
は、光源の他に結合レンズ、コリメータレンズを用いた
光学系を用いればよい。The light source optical system and the display device shown in FIG. 14C are called a color filterless single plate type. In this method, a microlens array 2915 is provided on a display device 2916, and a dichroic mirror (green) 2
912, a dichroic mirror (red) 2913, and a dichroic mirror (blue) 2914 are used to colorize the display image. The projection optical system 2917 includes a plurality of optical lenses including a projection lens. The light source optical system and the display device shown in FIG.
(B) Light source optical system and display devices 2601 and 2 in FIG.
702. Further, as the light source optical system 2911, an optical system using a coupling lens and a collimator lens in addition to the light source may be used.

【０３１３】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜４のどの
ような組み合わせからなる構成を用いても実現すること
ができる。As described above, the applicable range of the present invention is extremely wide, and can be applied to electronic devices in all fields. Further, the electronic apparatus according to the present embodiment can be realized by using a configuration including any combination of the first to fourth embodiments.

【０３１４】（実施例６）本実施例では、本願発明のＤ
／Ａ変換回路を有するＥＬ（エレクトロルミネッセン
ス）表示装置を作製した例について説明する。なお、図
１８（Ａ）は本願発明のＤ／Ａ変換回路を有するＥＬ表
示装置の上面図であり、図１８（Ｂ）はその断面図であ
る。(Embodiment 6) In this embodiment, the D
An example in which an EL (electroluminescence) display device having an / A conversion circuit is manufactured will be described. Note that FIG. 18A is a top view of an EL display device including the D / A conversion circuit of the present invention, and FIG. 18B is a cross-sectional view thereof.

【０３１５】図１８（Ａ）、（Ｂ）において、４００１
は基板、４００２は画素部、４００３はソース信号線駆
動回路、４００４はゲート信号線駆動回路であり、それ
ぞれの駆動回路は配線４００５を経てＦＰＣ（フレキシ
ブルプリントサーキット）４００６に至り、外部機器へ
と接続される。In FIGS. 18A and 18B, 4001
Denotes a substrate, 4002 denotes a pixel portion, 4003 denotes a source signal line driver circuit, 4004 denotes a gate signal line driver circuit, and each driver circuit reaches an FPC (flexible printed circuit) 4006 via a wiring 4005 and is connected to an external device. Is done.

【０３１６】このとき、画素部４００２、ソース信号線
駆動回路４００３及びゲート信号線駆動回路４００４を
囲むようにして第１シール材４１０１、カバー材４１０
２、充填材４１０３及び第２シール材４１０４が設けら
れている。At this time, the first seal member 4101 and the cover member 410 surround the pixel portion 4002, the source signal line drive circuit 4003, and the gate signal line drive circuit 4004.
2, a filler 4103 and a second sealant 4104 are provided.

【０３１７】図１８（Ｂ）は図１８（Ａ）をＡ−Ａ’で
切断した断面図に相当し、基板４００１の上にソース信
号線駆動回路４００３に含まれる駆動ＴＦＴ（但し、こ
こではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示
している。）４２０１及び画素部４００２に含まれる電
流制御用ＴＦＴ（ＥＬ素子への電流を制御するＴＦＴ）
４２０２が形成されている。FIG. 18B is a cross-sectional view taken along line AA ′ of FIG. 18A, and a driving TFT (here, n) included in the source signal line driving circuit 4003 is provided over the substrate 4001. A channel type TFT and a p-channel type TFT are shown.) 4201 and a current control TFT included in the pixel portion 4002 (TFT controlling current to an EL element)
4202 is formed.

【０３１８】本実施例では、駆動ＴＦＴ４２０１には公
知の方法で作製されたｐチャネル型ＴＦＴまたはｎチャ
ネル型ＴＦＴが用いられ、電流制御用ＴＦＴ４２０２に
は公知の方法で作製されたｐチャネル型ＴＦＴが用いら
れる。また、画素部４００２には電流制御用ＴＦＴ４２
０２のゲートに接続された保持容量（図示せず）が設け
られる。In this embodiment, a p-channel TFT or an n-channel TFT manufactured by a known method is used as the driving TFT 4201, and a p-channel TFT manufactured by a known method is used as the current control TFT 4202. Used. The pixel portion 4002 includes a current control TFT 42.
A storage capacitor (not shown) connected to the gate 02 is provided.

【０３１９】駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０
２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３
０１が形成され、その上に画素ＴＦＴ４２０２のドレイ
ンと電気的に接続する画素電極（陽極）４３０２が形成
される。画素電極４３０２としては仕事関数の大きい透
明導電膜が用いられる。透明導電膜としては、酸化イン
ジウムと酸化スズとの化合物、酸化インジウムと酸化亜
鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウ
ムを用いることができる。また、前記透明導電膜にガリ
ウムを添加したものを用いても良い。Driving TFT 4201 and Pixel TFT 420
An interlayer insulating film (flattening film) 43 made of a resin material is formed on
01 is formed thereon, and a pixel electrode (anode) 4302 electrically connected to the drain of the pixel TFT 4202 is formed thereon. As the pixel electrode 4302, a transparent conductive film having a large work function is used. As the transparent conductive film, a compound of indium oxide and tin oxide, a compound of indium oxide and zinc oxide, zinc oxide, tin oxide, or indium oxide can be used. Further, a material obtained by adding gallium to the transparent conductive film may be used.

【０３２０】そして、画素電極４３０２の上には絶縁膜
４３０３が形成され、絶縁膜４３０３は画素電極４３０
２の上に開口部が形成されている。この開口部におい
て、画素電極４３０２の上にはＥＬ（エレクトロルミネ
ッセンス）層４３０４が形成される。ＥＬ層４３０４は
公知の有機ＥＬ材料または無機ＥＬ材料を用いることが
できる。また、有機ＥＬ材料には低分子系（モノマー
系）材料と高分子系（ポリマー系）材料があるがどちら
を用いても良い。[0320] An insulating film 4303 is formed on the pixel electrode 4302, and the insulating film 4303 is formed on the pixel electrode 430.
2, an opening is formed. In this opening, an EL (electroluminescence) layer 4304 is formed on the pixel electrode 4302. For the EL layer 4304, a known organic EL material or inorganic EL material can be used. As the organic EL material, there are a low-molecular (monomer) material and a high-molecular (polymer) material, and either may be used.

【０３２１】ＥＬ層４３０４の形成方法は公知の蒸着技
術もしくは塗布法技術を用いれば良い。また、ＥＬ層の
構造は正孔注入層、正孔輸送層、発光層、電子輸送層ま
たは電子注入層を自由に組み合わせて積層構造または単
層構造とすれば良い。[0321] As a method for forming the EL layer 4304, a known evaporation technique or coating technique may be used. The EL layer may have a stacked structure or a single-layer structure by freely combining a hole injection layer, a hole transport layer, a light-emitting layer, an electron transport layer, or an electron injection layer.

【０３２２】ＥＬ層４３０４の上には遮光性を有する導
電膜（代表的にはアルミニウム、銅もしくは銀を主成分
とする導電膜またはそれらと他の導電膜との積層膜）か
らなる陰極４３０５が形成される。また、陰極４３０５
とＥＬ層４３０４の界面に存在する水分や酸素は極力排
除しておくことが望ましい。従って、真空中で両者を連
続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲
気で形成し、酸素や水分に触れさせないまま陰極４３０
５を形成するといった工夫が必要である。本実施例では
マルチチャンバー方式（クラスターツール方式）の成膜
装置を用いることで上述のような成膜を可能とする。On the EL layer 4304, a cathode 4305 made of a light-shielding conductive film (typically, a conductive film containing aluminum, copper, or silver as a main component or a laminated film of these and another conductive film) is provided. It is formed. In addition, the cathode 4305
It is desirable that moisture and oxygen existing at the interface between the EL layer and the EL layer 4304 be eliminated as much as possible. Therefore, the two layers are continuously formed in a vacuum or the EL layer 4304 is formed in a nitrogen or rare gas atmosphere, and the cathode 430 is not exposed to oxygen or moisture.
5 is required. In this embodiment, the above-described film formation is made possible by using a multi-chamber type (cluster tool type) film formation apparatus.

【０３２３】そして陰極４３０５は４３０６で示される
領域において配線４００５に電気的に接続される。配線
４００５は陰極４３０５に所定の電圧を与えるための配
線であり、異方導電性フィルム４３０７を介してＦＰＣ
４００６に電気的に接続される。The cathode 4305 is electrically connected to the wiring 4005 in a region indicated by 4306. A wiring 4005 is a wiring for applying a predetermined voltage to the cathode 4305, and an FPC through an anisotropic conductive film 4307.
4006.

【０３２４】以上のようにして、画素電極（陽極）４３
０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素
子が形成される。このＥＬ素子は、第１シール材４１０
１及び第２シール材４１０４によって基板４００１に貼
り合わされたカバー材４１０２で囲まれ、充填材４１０
３により封入されている。As described above, the pixel electrode (anode) 43
02, an EL element including the EL layer 4304 and the cathode 4305 is formed. This EL element has a first sealing material 410
The cover material 4102 is surrounded by the cover material 4102 bonded to the substrate 4001 by the first and second seal materials 4104,
3 enclosed.

【０３２５】カバー材４１０２としては、ガラス材、金
属材（代表的にはステンレス材）、セラミックス材、プ
ラスチック材（プラスチックフィルムも含む）を用いる
ことができる。プラスチック材としては、ＦＲＰ（Ｆｉ
ｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔ
ｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィル
ム、マイラーフィルム、ポリエステルフィルムまたはア
クリル樹脂フィルムを用いることができる。また、アル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることもできる。As the cover material 4102, a glass material, a metal material (typically, a stainless steel material), a ceramic material, and a plastic material (including a plastic film) can be used. As a plastic material, FRP (Fi
Berglass-Reinforced Plast
ics) plate, PVF (polyvinyl fluoride) film, mylar film, polyester film or acrylic resin film. Further, a sheet having a structure in which an aluminum foil is sandwiched between PVF films or mylar films can also be used.

【０３２６】但し、ＥＬ素子からの光の放射方向がカバ
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。However, when the direction of light emission from the EL element is directed toward the cover material, the cover material must be transparent. In that case, a transparent material such as a glass plate, a plastic plate, a polyester film or an acrylic film is used.

【０３２７】また、充填材４１０３としては紫外線硬化
樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポ
リビニルクロライド）、アクリル、ポリイミド、エポキ
シ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラ
ル）またはＥＶＡ（エチレンビニルアセテート）を用い
ることができる。この充填材４１０３の内部に吸湿性物
質（好ましくは酸化バリウム）もしくは酸素を吸着しう
る物質を設けておくとＥＬ素子の劣化を抑制できる。Further, as the filler 4103, an ultraviolet curable resin or a thermosetting resin can be used. Acetate) can be used. By providing a hygroscopic substance (preferably barium oxide) or a substance capable of adsorbing oxygen inside the filler 4103, deterioration of the EL element can be suppressed.

【０３２８】また、充填材４１０３の中にスペーサを含
有させてもよい。このとき、スペーサを酸化バリウムで
形成すればスペーサ自体に吸湿性をもたせることが可能
である。また、スペーサを設けた場合、スペーサからの
圧力を緩和するバッファ層として陰極４３０５上に樹脂
膜を設けることも有効である。[0328] Further, a spacer may be contained in the filler 4103. At this time, if the spacer is made of barium oxide, the spacer itself can have hygroscopicity. In the case where a spacer is provided, it is also effective to provide a resin film on the cathode 4305 as a buffer layer for relaxing pressure from the spacer.

【０３２９】また、配線４００５は異方導電性フィルム
４３０７を介してＦＰＣ４００６に電気的に接続され
る。配線４００５は画素部４００２、ソース信号線駆動
回路４００３及びゲート信号線駆動回路４００４に送ら
れる信号をＦＰＣ４００６に伝え、ＦＰＣ４００６によ
り外部機器と電気的に接続される。The wiring 4005 is electrically connected to the FPC 4006 via the anisotropic conductive film 4307. The wiring 4005 transmits a signal transmitted to the pixel portion 4002, the source signal line driver circuit 4003, and the gate signal line driver circuit 4004 to the FPC 4006, and is electrically connected to an external device by the FPC 4006.

【０３３０】また、本実施例では第１シール材４１０１
の露呈部及びＦＰＣ４００６の一部を覆うように第２シ
ール材４１０４を設け、ＥＬ素子を徹底的に外気から遮
断する構造となっている。こうして図１８（Ｂ）の断面
構造を有するＥＬ表示装置となる。In the present embodiment, the first sealing material 4101
A second sealing material 4104 is provided so as to cover the exposed part of the FPC 4006 and a part of the FPC 4006, and the EL element is completely shut off from the outside air. Thus, an EL display device having the cross-sectional structure of FIG.

【０３３１】ここで画素部のさらに詳細な断面構造を図
１９に、上面構造を図２０（Ａ）に、回路図を図２０
（Ｂ）に示す。図１９、図２０（Ａ）及び図２０（Ｂ）
では共通の符号を用いるので互いに参照すれば良い。Here, a more detailed sectional structure of the pixel portion is shown in FIG. 19, a top surface structure is shown in FIG. 20A, and a circuit diagram is shown in FIG.
It is shown in (B). 19, 20 (A) and 20 (B)
Then, since a common code is used, they may be referred to each other.

【０３３２】図１９において、基板４４０１上に設けら
れたスイッチング用ＴＦＴ４４０２は、公知の方法を用
いて作製されたｎチャネル型ＴＦＴである。また、４４
０３で示される配線は、スイッチング用ＴＦＴ４４０２
のゲート電極４４０４a、４４０４bを電気的に接続する
ゲート配線である。In FIG. 19, a switching TFT 4402 provided on a substrate 4401 is an n-channel TFT manufactured using a known method. Also, 44
The wiring denoted by 03 is a switching TFT 4402
This is a gate wiring for electrically connecting the gate electrodes 4404a and 4404b.

【０３３３】なお、本実施例ではチャネル形成領域が二
つ形成されるダブルゲート構造としているが、チャネル
形成領域が一つ形成されるシングルゲート構造もしくは
三つ形成されるトリプルゲート構造であっても良い。Although the present embodiment has a double gate structure in which two channel formation regions are formed, a single gate structure in which one channel formation region is formed or a triple gate structure in which three channel formation regions are formed. good.

【０３３４】また、スイッチング用ＴＦＴ４４０２のド
レイン配線４４０５は電流制御用ＴＦＴ４４０６のゲー
ト電極４４０７に電気的に接続されている。なお、電流
制御用ＴＦＴ４４０６は公知の方法を用いて作製された
ｐチャネル型ＴＦＴである。なお、本実施例ではシング
ルゲート構造としているが、ダブルゲート構造もしくは
トリプルゲート構造であっても良い。[0334] The drain wiring 4405 of the switching TFT 4402 is electrically connected to the gate electrode 4407 of the current control TFT 4406. Note that the current control TFT 4406 is a p-channel TFT manufactured using a known method. In this embodiment, a single gate structure is used, but a double gate structure or a triple gate structure may be used.

【０３３５】スイッチング用ＴＦＴ４４０２及び電流制
御用ＴＦＴ４４０６の上には第１パッシベーション膜４
４０８が設けられ、その上に樹脂からなる平坦化膜４４
０９が形成される。平坦化膜４４０９を用いてＴＦＴに
よる段差を平坦化することは非常に重要である。後に形
成されるＥＬ層は非常に薄いため、段差が存在すること
によって発光不良を起こす場合がある。従って、ＥＬ層
をできるだけ平坦面に形成しうるように画素電極を形成
する前に平坦化しておくことが望ましい。The first passivation film 4 is formed on the switching TFT 4402 and the current control TFT 4406.
408 are provided, and a planarizing film 44 made of resin is provided thereon.
09 is formed. It is very important to flatten the step due to the TFT using the flattening film 4409. Since an EL layer formed later is extremely thin, poor light emission may be caused by the presence of a step. Therefore, it is desirable that the EL layer be flattened before forming the pixel electrode so that the EL layer can be formed as flat as possible.

【０３３６】また、４４１０は透明導電膜からなる画素
電極（ＥＬ素子の陽極）であり、電流制御用ＴＦＴ４４
０６のドレイン配線４４１７に電気的に接続される。透
明導電膜としては、酸化インジウムと酸化スズとの化合
物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、
酸化スズまたは酸化インジウムを用いることができる。
また、前記透明導電膜にガリウムを添加したものを用い
ても良い。Reference numeral 4410 denotes a pixel electrode (anode of an EL element) made of a transparent conductive film.
06 is electrically connected to the drain wiring 4417. As the transparent conductive film, a compound of indium oxide and tin oxide, a compound of indium oxide and zinc oxide, zinc oxide,
Tin oxide or indium oxide can be used.
Further, a material obtained by adding gallium to the transparent conductive film may be used.

【０３３７】画素電極４４１０の上にはＥＬ層４４１１
が形成される。なお、図１９では一画素しか図示してい
ないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の
各色に対応したＥＬ層を作り分けている。また、本実施
例では蒸着法により低分子系有機ＥＬ材料を形成してい
る。具体的には、正孔注入層として２０ｎｍ厚の銅フタ
ロシアニン（ＣｕＰｃ）膜を設け、その上に発光層とし
て７０ｎｍ厚のトリス−８−キノリノラトアルミニウム
錯体（Ａｌｑ₃）膜を設けた積層構造としている。Ａｌ
ｑ₃にキナクリドン、ペリレンもしくはＤＣＭ１といっ
た蛍光色素を添加することで発光色を制御することがで
きる。An EL layer 4411 is formed on the pixel electrode 4410.
Is formed. Although only one pixel is shown in FIG. 19, in this embodiment, EL layers corresponding to R (red), G (green), and B (blue) are separately formed. In this embodiment, a low-molecular organic EL material is formed by an evaporation method. Specifically, a laminated structure in which a 20-nm-thick copper phthalocyanine (CuPc) film is provided as a hole injection layer, and a 70-nm-thick tris-8-quinolinolato aluminum complex (Alq ₃ ) film is provided as a light-emitting layer thereon And Al
quinacridone q _3, it is possible to control the luminescent color by adding a fluorescent dye such as perylene or DCM1.

【０３３８】但し、以上の例はＥＬ層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。例えば、本実施例では低分子系有機ＥＬ材料をＥＬ
層として用いる例を示したが、高分子系有機ＥＬ材料を
用いても良い。また、電荷輸送層や電荷注入層として炭
化珪素等の無機材料を用いることも可能である。これら
の有機ＥＬ材料や無機材料は公知の材料を用いることが
できる。However, the above example is an example of the organic EL material that can be used as the EL layer, and it is not necessary to limit the invention to this. An EL layer (a layer for performing light emission and carrier movement therefor) may be formed by freely combining a light emitting layer, a charge transport layer, or a charge injection layer. For example, in this embodiment, a low molecular organic EL material is
Although an example in which the layer is used as a layer has been described, a polymer organic EL material may be used. It is also possible to use an inorganic material such as silicon carbide for the charge transport layer and the charge injection layer. Known materials can be used for these organic EL materials and inorganic materials.

【０３３９】次に、ＥＬ層４４１１の上には導電膜から
なる陰極４４１２が設けられる。本実施例の場合、導電
膜としてアルミニウムとリチウムとの合金膜を用いる。
勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合金
膜）を用いても良い。陰極材料としては、周期表の１族
もしくは２族に属する元素からなる導電膜もしくはそれ
らの元素を添加した導電膜を用いれば良い。Next, a cathode 4412 made of a conductive film is provided over the EL layer 4411. In this embodiment, an alloy film of aluminum and lithium is used as the conductive film.
Of course, a known MgAg film (an alloy film of magnesium and silver) may be used. As the cathode material, a conductive film made of an element belonging to Group 1 or 2 of the periodic table or a conductive film to which those elements are added may be used.

【０３４０】この陰極４４１２まで形成された時点でＥ
Ｌ素子４４１３が完成する。なお、ここでいうＥＬ素子
４４１３は、画素電極（陽極）４４１０、ＥＬ層４４１
１及び陰極４４１２で形成されたコンデンサを指す。At the time when the cathode 4412 is formed, E
The L element 4413 is completed. Note that the EL element 4413 here includes a pixel electrode (anode) 4410 and an EL layer 441.
1 and a capacitor formed by the cathode 4412.

【０３４１】次に、本実施例における画素の上面構造を
図２０（Ａ）を用いて説明する。スイッチング用ＴＦＴ
４４０２のソース領域はソース配線（ソース信号線）４
４１５に接続され、ドレイン領域はドレイン配線４４０
５に接続される。また、ドレイン配線４４０５は電流制
御用ＴＦＴ４４０６のゲート電極４４０７に電気的に接
続される。また、電流制御用ＴＦＴ４４０６のソース領
域は電源供給線４４１６に電気的に接続され、ドレイン
領域はドレイン配線４４１７に電気的に接続される。ま
た、ドレイン配線４４１７は点線で示される画素電極
（陽極）４４１８に電気的に接続される。Next, the top structure of a pixel in this embodiment will be described with reference to FIG. Switching TFT
The source region 4402 is a source wiring (source signal line) 4
415, and the drain region is connected to a drain wiring 440.
5 is connected. Further, the drain wiring 4405 is electrically connected to the gate electrode 4407 of the current controlling TFT 4406. The source region of the current controlling TFT 4406 is electrically connected to the power supply line 4416, and the drain region is electrically connected to the drain wiring 4417. Further, the drain wiring 4417 is electrically connected to a pixel electrode (anode) 4418 shown by a dotted line.

【０３４２】このとき、４４１９で示される領域には保
持容量が形成される。保持容量４４１９は、電源供給線
４４１６と電気的に接続された半導体膜４４２０、ゲー
ト絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極
４４０７との間で形成される。また、ゲート電極４４０
７、第１層間絶縁膜と同一の層（図示せず）及び電源供
給線４４１６で形成される容量も保持容量として用いる
ことが可能である。At this time, a storage capacitor is formed in a region indicated by 4419. The storage capacitor 4419 is formed between the semiconductor film 4420 which is electrically connected to the power supply line 4416, an insulating film (not shown) in the same layer as the gate insulating film, and the gate electrode 4407. In addition, the gate electrode 440
7. A capacitor formed by the same layer (not shown) as the first interlayer insulating film and the power supply line 4416 can also be used as a storage capacitor.

【０３４３】（実施例７）本実施例では、実施例６とは
異なる画素構造を有したＥＬ表示装置について説明す
る。説明には図２１を用いる。なお、図２０と同一の符
号が付してある部分については実施例６の説明を参照す
れば良い。(Embodiment 7) In this embodiment, an EL display device having a pixel structure different from that of Embodiment 6 will be described. FIG. 21 is used for the description. The description of the sixth embodiment may be referred to for the portions denoted by the same reference numerals as in FIG.

【０３４４】図２１において電流制御用ＴＦＴ４５０１
は公知の方法を用いて作製されたｎチャネル型ＴＦＴで
ある。勿論、電流制御用ＴＦＴ４５０１のゲート電極４
５０２はスイッチング用ＴＦＴ４４０２のドレイン配線
４４０５に電気的に接続されている。また、電流制御用
ＴＦＴ４５０１のドレイン配線４５０３は画素電極４５
０４に電気的に接続されている。In FIG. 21, a current control TFT 4501 is shown.
Is an n-channel TFT manufactured using a known method. Of course, the gate electrode 4 of the current control TFT 4501
Reference numeral 502 is electrically connected to the drain wiring 4405 of the switching TFT 4402. The drain wiring 4503 of the current control TFT 4501 is connected to the pixel electrode 45.
04 is electrically connected.

【０３４５】本実施例では、導電膜からなる画素電極４
５０４がＥＬ素子４５０７の陰極として機能する。具体
的には、アルミニウムとリチウムとの合金膜を用いる
が、周期表の１族もしくは２族に属する元素からなる導
電膜もしくはそれらの元素を添加した導電膜を用いれば
良い。In this embodiment, the pixel electrode 4 made of a conductive film is used.
504 functions as a cathode of the EL element 4507. Specifically, an alloy film of aluminum and lithium is used, but a conductive film made of an element belonging to Group 1 or 2 of the periodic table or a conductive film to which those elements are added may be used.

【０３４６】画素電極４５０４の上にはＥＬ層４５０５
が形成される。なお、図２１では一画素しか図示してい
ないが、本実施例ではＧ（緑）に対応したＥＬ層を蒸着
法及び塗布法（好ましくはスピンコーティング法）によ
り形成している。具体的には、電子注入層として２０ｎ
ｍ厚のフッ化リチウム（ＬｉＦ）膜を設け、その上に発
光層として７０ｎｍ厚のＰＰＶ（ポリパラフェニレンビ
ニレン）膜を設けた積層構造としている。An EL layer 4505 is provided on the pixel electrode 4504.
Is formed. Although only one pixel is shown in FIG. 21, an EL layer corresponding to G (green) is formed by a vapor deposition method and a coating method (preferably a spin coating method) in this embodiment. Specifically, 20n is used as the electron injection layer.
It has a laminated structure in which a m-thick lithium fluoride (LiF) film is provided, and a 70-nm-thick PPV (polyparaphenylene vinylene) film is provided thereon as a light emitting layer.

【０３４７】次に、ＥＬ層４５０５の上には透明導電膜
からなる陽極４５０６が設けられる。本実施例の場合、
透明導電膜として酸化インジウムと酸化スズとの化合物
もしくは酸化インジウムと酸化亜鉛との化合物からなる
導電膜を用いる。Next, an anode 4506 made of a transparent conductive film is provided on the EL layer 4505. In the case of this embodiment,
As the transparent conductive film, a conductive film including a compound of indium oxide and tin oxide or a compound of indium oxide and zinc oxide is used.

【０３４８】この陽極４５０６まで形成された時点でＥ
Ｌ素子４５０７が完成する。なお、ここでいうＥＬ素子
４５０７は、画素電極（陰極）４５０４、ＥＬ層４５０
５及び陽極４５０６で形成されたコンデンサを指す。At the time when the anode 4506 is formed, E
The L element 4507 is completed. Note that the EL element 4507 used here includes a pixel electrode (cathode) 4504 and an EL layer 450.
5 and the anode 4506.

【０３４９】ＥＬ素子４５０７に加える電圧が１０Ｖ以
上といった高電圧の場合には、電流制御用ＴＦＴ４５０
１においてホットキャリア効果による劣化が顕在化して
くる。このような場合に、電流制御用ＴＦＴ４５０１が
ＬＤＤ領域４５０９を有するｎチャネル型ＴＦＴである
ことは有効である。If the voltage applied to the EL element 4507 is as high as 10 V or more, the current control TFT 450
In No. 1, deterioration due to the hot carrier effect becomes apparent. In such a case, it is effective that the current control TFT 4501 is an n-channel TFT having the LDD region 4509.

【０３５０】また、本実施例の電流制御用ＴＦＴ４５０
１はゲート電極４５０２とＬＤＤ領域４５０９との間に
ゲート容量と呼ばれる寄生容量を形成する。このゲート
容量を調節することで図２０（Ａ）、（Ｂ）に示した保
持容量４４１９と同等の機能を持たせることも可能であ
る。特に、ＥＬ表示装置をデジタル駆動方式で動作させ
る場合においては、保持容量のキャパシタンスがアナロ
グ駆動方式で動作させる場合よりも小さくて済むため、
ゲート容量で保持容量を代用しうる。Also, the current controlling TFT 450 of this embodiment is used.
1 forms a parasitic capacitance called a gate capacitance between the gate electrode 4502 and the LDD region 4509. By adjusting the gate capacitance, a function equivalent to that of the storage capacitor 4419 shown in FIGS. 20A and 20B can be provided. In particular, when the EL display device is operated by the digital driving method, the capacitance of the storage capacitor can be smaller than when the EL display device is operated by the analog driving method.
The gate capacitance can substitute for the storage capacitance.

【０３５１】なお、ＥＬ素子に加える電圧が１０Ｖ以
下、好ましくは５Ｖ以下となった場合、上記ホットキャ
リア効果による劣化はさほど問題とならなくなるため、
図２１においてＬＤＤ領域４５０９を省略した構造のｎ
チャネル型ＴＦＴを用いても良い。When the voltage applied to the EL element is 10 V or less, preferably 5 V or less, the deterioration due to the hot carrier effect does not cause much problem.
In FIG. 21, n has a structure in which the LDD region 4509 is omitted.
A channel type TFT may be used.

【０３５２】（実施例８）本実施例では、実施例６もし
くは実施例７に示したＥＬ表示装置の画素部に用いるこ
とができる画素構造の例を図２２（Ａ）〜（Ｃ）に示
す。なお、本実施例において、４６０１はスイッチング
用ＴＦＴ４６０２のソース配線（ソース信号線）、４６
０３はスイッチング用ＴＦＴ４６０２のゲート配線（ゲ
ート信号線）、４６０４は電流制御用ＴＦＴ、４６０５
はコンデンサ、４６０６、４６０８は電源供給線、４６
０７はＥＬ素子とする。Embodiment 8 In this embodiment, FIGS. 22A to 22C show an example of a pixel structure which can be used in the pixel portion of the EL display device shown in Embodiment 6 or 7. . In this embodiment, reference numeral 4601 denotes a source wiring (source signal line) of the switching TFT 4602;
03, a gate wiring (gate signal line) of the switching TFT 4602; 4604, a current control TFT;
Is a capacitor, 4606 and 4608 are power supply lines, 46
07 denotes an EL element.

【０３５３】図２２（Ａ）は、二つの画素間で電源供給
線４６０６を共通とした場合の例である。即ち、二つの
画素が電源供給線４６０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。FIG. 22A shows an example in which a power supply line 4606 is shared between two pixels. That is, the feature is that two pixels are formed so as to be line-symmetric with respect to the power supply line 4606. In this case, the number of power supply lines can be reduced, so that the pixel portion can have higher definition.

【０３５４】また、図２２（Ｂ）は、電源供給線４６０
８をゲート配線４６０３と平行に設けた場合の例であ
る。なお、図２２（Ｂ）では電源供給線４６０８とゲー
ト配線４６０３とが重ならないように設けた構造となっ
ているが、両者が異なる層に形成される配線であれば、
絶縁膜を介して重なるように設けることもできる。この
場合、電源供給線４６０８とゲート配線４６０３とで専
有面積を共有させることができるため、画素部をさらに
高精細化することができる。FIG. 22B shows a power supply line 460.
8 is provided in parallel with the gate wiring 4603. Note that although FIG. 22B illustrates a structure in which the power supply line 4608 and the gate wiring 4603 are provided so as not to overlap with each other, if the wiring is formed in a different layer,
They can be provided so as to overlap with each other via an insulating film. In this case, since the power supply line 4608 and the gate wiring 4603 can share an occupied area, the pixel portion can have higher definition.

【０３５５】また、図２２（Ｃ）は、図２２（Ｂ）の構
造と同様に電源供給線４６０８をゲート配線４６０３と
平行に設け、さらに、二つの画素を電源供給線４６０８
を中心に線対称となるように形成する点に特徴がある。
また、電源供給線４６０８をゲート配線４６０３のいず
れか一方と重なるように設けることも有効である。この
場合、電源供給線の本数を減らすことができるため、画
素部をさらに高精細化することができる。In FIG. 22C, a power supply line 4608 is provided in parallel with the gate wiring 4603, and two pixels are connected to the power supply line 4608, as in the structure of FIG.
It is characterized in that it is formed so as to be line-symmetric with respect to.
It is also effective to provide the power supply line 4608 so as to overlap with one of the gate wirings 4603. In this case, the number of power supply lines can be reduced, so that the pixel portion can have higher definition.

【０３５６】（実施例９）本実施例では、本願発明を実
施したＥＬ表示装置の画素構造の例を図２３（Ａ）、
（Ｂ）に示す。なお、本実施例において、４７０１はス
イッチング用ＴＦＴ４７０２のソース配線（ソース信号
線）、４７０３はスイッチング用ＴＦＴ４７０２のゲー
ト配線（ゲート信号線）、４７０４は電流制御用ＴＦ
Ｔ、４７０５はコンデンサ（省略することも可能）、４
７０６は電源供給線、４７０７は電源制御用ＴＦＴ、４
７０８はＥＬ素子、４７０９は電源制御用ゲート配線と
する。電源制御用ＴＦＴ４７０７の動作については特願
平１１−３４１２７２号を参照すると良い。(Embodiment 9) In this embodiment, an example of a pixel structure of an EL display device embodying the present invention will be described with reference to FIG.
It is shown in (B). In this embodiment, reference numeral 4701 denotes a source wiring (source signal line) of the switching TFT 4702, 4703 denotes a gate wiring (gate signal line) of the switching TFT 4702, and 4704 denotes a current control TF.
T, 4705 is a capacitor (can be omitted), 4
706 is a power supply line, 4707 is a power control TFT, 4
708 denotes an EL element, and 4709 denotes a power supply control gate wiring. For the operation of the power supply control TFT 4707, refer to Japanese Patent Application No. 11-341272.

【０３５７】また、本実施例では電源制御用ＴＦＴ４７
０７を電流制御用ＴＦＴ４７０４とＥＬ素子４７０８と
の間に設けているが、電源制御用ＴＦＴ４７０７とＥＬ
素子４７０８との間に電流制御用ＴＦＴ４７０４が設け
られた構造としても良い。また、電源制御用ＴＦＴ４７
０７は電流制御用ＴＦＴ４７０４と同一構造とするか、
同一の活性層で直列させて形成するのが好ましい。In this embodiment, the power supply control TFT 47 is used.
07 is provided between the current controlling TFT 4704 and the EL element 4708, but the power controlling TFT 4707 and the EL
A current control TFT 4704 may be provided between the element 4708 and the element 4708. Also, the power supply control TFT 47
07 has the same structure as the current control TFT 4704,
It is preferable to form them in series with the same active layer.

【０３５８】また、図２３（Ａ）は、二つの画素間で電
源供給線４７０６を共通とした場合の例である。即ち、
二つの画素が電源供給線４７０６を中心に線対称となる
ように形成されている点に特徴がある。この場合、電源
供給線の本数を減らすことができるため、画素部をさら
に高精細化することができる。FIG. 23A shows an example in which a power supply line 4706 is shared between two pixels. That is,
It is characterized in that the two pixels are formed to be line-symmetric with respect to the power supply line 4706. In this case, the number of power supply lines can be reduced, so that the pixel portion can have higher definition.

【０３５９】また、図２３（Ｂ）は、ゲート配線４７０
３と平行に電源供給線４７１０を設け、ソース配線４７
０１と平行に電源制御用ゲート配線４７１１を設けた場
合の例である。なお、図２３（Ｂ）では電源供給線４７
１０とゲート配線４７０３とが重ならないように設けた
構造となっているが、両者が異なる層に形成される配線
であれば、絶縁膜を介して重なるように設けることもで
きる。この場合、電源供給線４７１０とゲート配線４７
０３とで専有面積を共有させることができるため、画素
部をさらに高精細化することができる。FIG. 23B shows a gate wiring 470.
A power supply line 4710 is provided in parallel with
This is an example in the case where a power supply control gate wiring 4711 is provided in parallel with the line 01. Note that the power supply line 47 is shown in FIG.
Although the structure is such that 10 and the gate wiring 4703 are provided so as not to overlap with each other, the wiring may be provided so as to overlap via an insulating film as long as both are formed in different layers. In this case, the power supply line 4710 and the gate wiring 47
03 can share the occupied area, so that the pixel portion can be further refined.

【０３６０】（実施例１０）本実施例では、本願発明を
実施したＥＬ表示装置の画素構造の例を図２４（Ａ）、
（Ｂ）に示す。なお、本実施例において、４８０１はス
イッチング用ＴＦＴ４８０２のソース配線（ソース信号
線）、４８０３はスイッチング用ＴＦＴ４８０２のゲー
ト配線（ゲート信号線）、４８０４は電流制御用ＴＦ
Ｔ、４８０５はコンデンサ（省略することも可能）、４
８０６は電源供給線、、４８０７は消去用ＴＦＴ、４８
０８は消去用ゲート配線、４８０９はＥＬ素子とする。
消去用ＴＦＴ４８０７の動作については特願平１１−３
３８７８６号を参照すると良い。Embodiment 10 In this embodiment, an example of a pixel structure of an EL display device embodying the present invention will be described with reference to FIGS.
It is shown in (B). In this embodiment, reference numeral 4801 denotes a source wiring (source signal line) of the switching TFT 4802, 4803 denotes a gate wiring (gate signal line) of the switching TFT 4802, and 4804 denotes a current control TF.
T, 4805 are capacitors (can be omitted), 4
806 is a power supply line, 4807 is an erasing TFT, 48
08 denotes an erase gate wiring, and 4809 denotes an EL element.
The operation of the erasing TFT 4807 is described in Japanese Patent Application No.
No. 38786 may be referred to.

【０３６１】消去用ＴＦＴ４８０７のドレインは電流制
御用ＴＦＴ４８０４のゲート電極に接続され、電流制御
用ＴＦＴ４８０４のゲート電圧を強制的に変化させるこ
とができるようになっている。なお、消去用ＴＦＴ４８
０７はｎチャネル型ＴＦＴとしてもｐチャネル型ＴＦＴ
としても良いが、オフ電流を小さくできるようにスイッ
チング用ＴＦＴ４８０２と同一構造とすることが好まし
い。The drain of the erasing TFT 4807 is connected to the gate electrode of the current controlling TFT 4804, so that the gate voltage of the current controlling TFT 4804 can be forcibly changed. The erasing TFT 48
07 is an n-channel TFT and a p-channel TFT
However, the structure is preferably the same as that of the switching TFT 4802 so that the off-state current can be reduced.

【０３６２】また、図２４（Ａ）は、二つの画素間で電
源供給線４８０６を共通とした場合の例である。即ち、
二つの画素が電源供給線４８０６を中心に線対称となる
ように形成されている点に特徴がある。この場合、電源
供給線の本数を減らすことができるため、画素部をさら
に高精細化することができる。FIG. 24A shows an example in which a power supply line 4806 is shared between two pixels. That is,
It is characterized in that the two pixels are formed to be line-symmetric with respect to the power supply line 4806. In this case, the number of power supply lines can be reduced, so that the pixel portion can have higher definition.

【０３６３】また、図２４（Ｂ）は、ゲート配線４８０
３と平行に電源供給線４８１０を設け、ソース配線４８
０１と平行に消去用ゲート配線４８１１を設けた場合の
例である。なお、図２４（Ｂ）では電源供給線４８１０
とゲート配線４８０３とが重ならないように設けた構造
となっているが、両者が異なる層に形成される配線であ
れば、絶縁膜を介して重なるように設けることもでき
る。この場合、電源供給線４８１０とゲート配線４８０
３とで専有面積を共有させることができるため、画素部
をさらに高精細化することができる。FIG. 24B shows a gate wiring 480.
A power supply line 4810 is provided in parallel with
This is an example in which an erasing gate wiring 4811 is provided in parallel with the line 01. Note that in FIG. 24B, the power supply line 4810
Although the gate wiring 4803 and the gate wiring 4803 are provided so as not to overlap with each other, they may be provided so as to overlap with each other via an insulating film as long as they are formed in different layers. In this case, the power supply line 4810 and the gate wiring 480
3 can share an occupied area, so that the pixel portion can be further refined.

【０３６４】（実施例１１）本願発明のＤ／Ａ変換回路
を用いたＥＬ表示装置は画素内にいくつのＴＦＴを設け
た構造としても良い。例えば、四つ乃至六つまたはそれ
以上のＴＦＴを設けても構わない。本願発明はＥＬ表示
装置の画素構造に限定されずに実施することが可能であ
る。Embodiment 11 An EL display device using the D / A conversion circuit of the present invention may have a structure in which any number of TFTs are provided in a pixel. For example, four to six or more TFTs may be provided. The present invention can be implemented without being limited to the pixel structure of the EL display device.

【０３６５】（実施例１２）本実施例は、本願発明のＤ
／Ａ変換回路を用いた電子機器の、実施例５とは異なる
例について説明する。(Embodiment 12) This embodiment is directed to the case of the present invention.
An example of an electronic device using the / A conversion circuit, which is different from the fifth embodiment, will be described.

【０３６６】図２５（Ａ）はディスプレイであり、筐体
２６０１、支持台２６０２、表示装置２６０３等を含
む。本願発明は表示装置２６０３やその他の信号制御回
路に適用することができる。FIG. 25A shows a display, which includes a housing 2601, a support 2602, a display device 2603, and the like. The present invention can be applied to the display device 2603 and other signal control circuits.

【０３６７】図２５（Ｂ）は頭部取り付け型のディスプ
レイの一部（右片側）であり、本体２７０１、信号ケー
ブル２７０２、頭部固定バンド２７０３、スクリーン部
２７０４、光学系２７０５、表示装置２７０６等を含
む。本願発明は表示装置２７０６やその他の信号制御回
路に適用できる。FIG. 25B shows a part (right side) of a head-mounted display, which includes a main body 2701, a signal cable 2702, a head fixing band 2703, a screen portion 2704, an optical system 2705, a display device 2706, and the like. including. The present invention can be applied to the display device 2706 and other signal control circuits.

【０３６８】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜４、６〜
１１のどのような組み合わせからなる構成を用いても実
現することができる。As described above, the applicable range of the present invention is extremely wide, and can be applied to electronic devices in various fields. In addition, the electronic devices of the present embodiment are described in Embodiments 1 to 4, 6 to
The present invention can be realized by using any combination of the eleventh configuration.

【０３６９】[0369]

【発明の効果】【The invention's effect】

【０３７０】本願発明のＤＡＣでは、従来のＤＡＣのよ
うにデジタル信号のビット数と同じ数のスイッチまたは
階調電圧線を設ける必要はない。よってＤＡＣの面積を
抑えることが可能になり、駆動回路及び半導体装置の小
型化が可能になった。In the DAC of the present invention, unlike the conventional DAC, it is not necessary to provide the same number of switches or gradation voltage lines as the number of bits of the digital signal. Therefore, the area of the DAC can be reduced, and the drive circuit and the semiconductor device can be reduced in size.

【０３７１】また従来のＤＡＣではデジタル信号のビッ
ト数が増えると、スイッチの数は指数関数的に増加させ
る必要があった。しかし本願発明ではｎビットのデジタ
ル信号を変換させる場合、スイッチの数は２ｎ個となっ
た。このようにビット数が増えても、従来のＤＡＣに比
べてスイッチ数の増加を抑えることが可能になり、駆動
回路、半導体装置の小型化が可能になった。In the conventional DAC, when the number of bits of the digital signal increases, the number of switches needs to increase exponentially. However, in the present invention, when converting an n-bit digital signal, the number of switches is 2n. Thus, even if the number of bits increases, it is possible to suppress an increase in the number of switches as compared with the conventional DAC, and it is possible to reduce the size of the driving circuit and the semiconductor device.

【０３７２】また、ＤＡＣ自体の面積が抑えられるの
で、画素数を増加させる、つまりはソース信号線を増加
させることによって、Ｄ／Ａ変換回路の数が増加して
も、駆動回路の面積が抑えられ、高精細な半導体装置の
作製が可能になった。Since the area of the DAC itself is reduced, the number of pixels is increased, that is, by increasing the number of source signal lines, the area of the drive circuit is reduced even if the number of D / A conversion circuits increases. As a result, a high-definition semiconductor device can be manufactured.

【０３７３】また容量分割型ＤＡＣとは違い、容量に電
荷を蓄える期間と、容量に蓄えた電荷を放電してＧＮＤ
（グラウンド）と同じ電荷にリセットする期間とが必要
ではなくなるため、容量分割型ＤＡＣと比較して動作速
度が速くなった。Also, unlike the capacitance division type DAC, the period in which the charge is stored in the capacitor and the charge stored in the capacitor are discharged to GND.
Since the period for resetting to the same charge as (ground) is not required, the operation speed is higher than that of the capacitance division type DAC.

【０３７４】[0374]

【図面の簡単な説明】[Brief description of the drawings]

【図１】 本願発明のＤＡＣの回路図。FIG. 1 is a circuit diagram of a DAC of the present invention.

【図２】 本願発明のＤＡＣの回路図。FIG. 2 is a circuit diagram of a DAC of the present invention.

【図３】 本願発明のＤＡＣを用いたアクティブマトリ
クス液晶表示装置の概略ブロック図。FIG. 3 is a schematic block diagram of an active matrix liquid crystal display device using a DAC of the present invention.

【図４】 本願発明のＤＡＣの回路図。FIG. 4 is a circuit diagram of a DAC according to the present invention.

【図５】 本願発明のＤＡＣの詳しい回路図。FIG. 5 is a detailed circuit diagram of the DAC of the present invention.

【図６】 本願発明のＤＡＣに用いられるスイッチおよ
び抵抗の回路図。FIG. 6 is a circuit diagram of switches and resistors used in the DAC of the present invention.

【図７】 本願発明のＤＡＣに用いられるスイッチおよ
び抵抗を構成するＴＦＴの上面図。FIG. 7 is a top view of a TFT constituting a switch and a resistor used in the DAC of the present invention.

【図８】 ＴＦＴの作製工程を示す断面図。FIG. 8 is a cross-sectional view illustrating a manufacturing process of a TFT.

【図９】 ＴＦＴの作製工程を示す断面図。FIG. 9 is a cross-sectional view illustrating a manufacturing process of a TFT.

【図１０】 ＴＦＴの作製工程を示す断面図。FIG. 10 is a cross-sectional view illustrating a manufacturing process of a TFT.

【図１１】 無しきい値反強誘電性混合液晶の印加電圧
に対する光透過率の特性を示す図。FIG. 11 is a graph showing characteristics of light transmittance with respect to an applied voltage of a thresholdless antiferroelectric mixed liquid crystal.

【図１２】 本願発明の半導体装置を組み込んだ電子機
器の概略図。FIG. 12 is a schematic view of an electronic device incorporating the semiconductor device of the present invention.

【図１３】 本願発明の半導体装置を用いた三板式フロ
ントプロジェクタおよびリアプロジェクタの概略構成
図。FIG. 13 is a schematic configuration diagram of a three-panel front projector and a rear projector using the semiconductor device of the present invention.

【図１４】 本願発明の半導体装置を用いた単板式プロ
ジェクタの概略構成図。FIG. 14 is a schematic configuration diagram of a single-panel projector using the semiconductor device of the present invention.

【図１５】 従来のデジタル駆動方式のアクティブマト
リクス型液晶表示装置の構造の概略図。FIG. 15 is a schematic diagram of a structure of a conventional digital drive type active matrix liquid crystal display device.

【図１６】 従来のＤＡＣの回路図。FIG. 16 is a circuit diagram of a conventional DAC.

【図１７】 従来のＤＡＣの回路図。FIG. 17 is a circuit diagram of a conventional DAC.

【図１８】 本願発明の半導体装置の１つであるＥＬ表
示装置の上面図及び断面図。18A and 18B are a top view and a cross-sectional view of an EL display device which is one of the semiconductor devices of the present invention.

【図１９】 本願発明の半導体装置の１つであるＥＬ表
示装置の断面図。FIG. 19 is a cross-sectional view of an EL display device which is one of the semiconductor devices of the present invention.

【図２０】 本願発明の半導体装置の１つであるＥＬ表
示装置の上面図及び回路図。20A and 20B are a top view and a circuit diagram of an EL display device which is one of the semiconductor devices of the present invention.

【図２１】 本願発明の半導体装置の１つであるＥＬ表
示装置の画素部の断面図。FIG. 21 is a cross-sectional view of a pixel portion of an EL display device which is one of the semiconductor devices of the present invention.

【図２２】 本願発明の半導体装置の１つであるＥＬ表
示装置の回路図。FIG. 22 is a circuit diagram of an EL display device which is one of the semiconductor devices of the present invention.

【図２３】 本願発明の半導体装置の１つであるＥＬ表
示装置の画素部の回路図。FIG. 23 is a circuit diagram of a pixel portion of an EL display device which is one of the semiconductor devices of the present invention.

【図２４】 本願発明の半導体装置の１つであるＥＬ表
示装置の画素部の回路図。FIG. 24 is a circuit diagram of a pixel portion of an EL display device which is one of the semiconductor devices of the present invention.

【図２５】 本願発明の半導体装置を組み込んだ電子機
器の概略図。FIG. 25 is a schematic view of an electronic device incorporating the semiconductor device of the present invention.

【符号の説明】[Explanation of symbols]

３０１ ソース信号線駆動回路Ａ ３０２ ソース信号線駆動回路Ｂ ３０３ ゲート信号線駆動回路 ３０４ 画素部 ３０５ デジタルビデオデータ分割回路 301 Source signal line drive circuit A 302 Source signal line drive circuit B 303 Gate signal line drive circuit 304 Pixel section 305 Digital video data division circuit

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 3/36 Ｈ０１Ｌ 29/786 Ｈ０３Ｋ 17/00 Ｇ Ｈ０３Ｋ 17/00 17/693 Ｃ 17/693 Ｈ０１Ｌ 29/78 ６１４ Continued on the front page (51) Int.Cl. ⁷ Identification symbol FI Theme coat II (reference) G09G 3/36 G09G 3/36 H01L 29/786 H03K 17/00 G H03K 17/00 17/693 C 17/693 H01L 29 / 78 614

Claims (18)

【特許請求の範囲】[Claims] 【請求項１】ｎ個の抵抗Ａ₀、Ａ₁、…、Ａ_n-1と、 ｎ個の抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1と、 互いに異なる電位に保たれた２つの電源電圧線Ｌ及び電
源電圧線Ｈと、 ｎ個のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1と、 ｎ個のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1と、 出力線と、を有するＤ／Ａ変換回路であって、 前記ｎ個の抵抗Ａ₀、Ａ₁、…、Ａ_n-1の抵抗値はそれぞ
れＲ、２Ｒ、…、２^n-1Ｒ（ｎは１以上の自然数、Ｒは
正数）であり、 前記ｎ個の抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1の抵抗値は、それ
ぞれＲ、２Ｒ、…、２^{n -1}Ｒであり、 前記ｎ個の抵抗Ａ₀、Ａ₁、…、Ａ_n-1のそれぞれの両端
部は、前記ｎ個のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷ
ａ_n-1のそれぞれの一端部と前記出力線とに接続されて
おり、前記ｎ個の抵抗Ａ₀、Ａ₁、…、Ａ_n-1のそれぞれ
とは接続されていない前記ｎ個のスイッチＳＷａ₀、Ｓ
Ｗａ₁、…、ＳＷａ_n-1のそれぞれの一端部は、前記電源
電圧線Ｌに接続されており、 前記ｎ個の抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のそれぞれの両端
部は、前記ｎ個のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷ
ｂ_n-1のそれぞれの一端部と前記出力線とに接続されて
おり、前記ｎ個の抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のそれぞれ
とは接続されていない前記ｎ個のスイッチＳＷｂ₀、Ｓ
Ｗｂ₁、…、ＳＷｂ_n-1のそれぞれの一端部は、前記電源
電圧線Ｈに接続されており、 前記ｎ個のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1
及び前記ｎ個のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ
_n-1は、外部から入力されるｎビットのデジタル信号に
よって制御され、かつ前記ｎ個のスイッチＳＷａ₀、Ｓ
Ｗａ₁、…、ＳＷａ_n-1に入力される前記ｎビットのデジ
タル信号の反転信号が、それぞれ前記ｎ個のスイッチＳ
Ｗｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1に入力され、前記出力
線からアナログ階調電圧信号が出力されることを特徴と
するＤ／Ａ変換回路。[Claim 1] n resistors A _0, A _1, ..., and A _n-1, n resistors B _0, B _1, ..., and B _n-1, 2 two maintained at different potentials from each other a power-supply voltage line L and the power-supply voltage line H, n number of switches SWa _0, SWa _1, ..., a SWa _{n-1, n} number of switches SWb _0, SWb _1, ..., and SWb _n-1, and an output line , a D / a conversion circuit having the n resistors a _0, a _1, ..., each resistance value of _{a n-1 R, 2R,} ..., 2 n-1 R (n is 1 or more natural number, R is a positive number), the n resistors B _0, B _1, ..., the resistance value of B _n-1 is, R respectively, 2R, ..., a 2 ^{n -1} R, wherein n number of resistors a _0, a _1, ..., each of the both end portions of the a _n-1, the n switches _{SWa 0, SWa 1, ...,} SW
a _n-1 of which is connected to the respective end section and the output line, the n resistors A _0, A _1, ..., the n switches and each of A _n-1 is not connected SWa ₀ , S
One end of each of Wa ₁ ,..., SWan _-1 is connected to the power supply voltage line L. Both ends of each of the _n resistors B ₀ , B ₁ ,. , the n switches _{SWb 0, SWb 1, ...,} SW
The _n switches connected to one end of each of the b _n-1 and the output line, and not connected to each of the n resistors B ₀ , B ₁ ,..., B _n-1. SWb ₀ , S
Wb _1, ..., each of the end portions of the SWb _n-1, the is connected to the power-supply voltage line H, wherein the n switches _{SWa 0, SWa 1, ...,} SWa n-1
And the n switches SWb ₀ , SWb ₁ ,..., SWb
_n-1 is controlled by an n-bit digital signal input from the outside, and the n switches SWa ₀ , S
Wa _1, ..., the inverted signal of the n-bit digital signals inputted to SWa _n-1 is, each of the n switches S
A D / A conversion circuit, which is input to Wb ₀ , SWb ₁ ,..., SWb _n−1, and outputs an analog gradation voltage signal from the output line. 【請求項２】請求項１において、前記スイッチＳＷ
ａ₀、ＳＷａ₁、…、ＳＷａ_n-1は薄膜トランジスタを有
することを特徴とするＤ／Ａ変換回路。2. The switch according to claim 1, wherein
_{a 0, SWa 1, ...,} D / A converter circuit, characterized in that SWa _n-1 is having a thin film transistor. 【請求項３】請求項１または請求項２において、前記ス
イッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1は薄膜トラン
ジスタを有することを特徴とするＤ／Ａ変換回路。3. The D / A conversion circuit according to claim 1, wherein each of the switches SWb ₀ , SWb ₁ ,..., SWb _n-1 has a thin film transistor. 【請求項４】請求項２または請求項３において、前記薄
膜トランジスタは、Ｎチャネル型薄膜トランジスタまた
はＰチャネル型薄膜トランジスタの少なくとも１つであ
ることを特徴とするＤ／Ａ変換回路。4. The D / A conversion circuit according to claim 2, wherein the thin film transistor is at least one of an N-channel thin film transistor and a P-channel thin film transistor. 【請求項５】互いに異なる電位に保たれた２つの電源電
圧線Ｌ及び電源電圧線Ｈと、 薄膜トランジスタを有するｎ個のスイッチＳＷａ₀、Ｓ
Ｗａ₁、…、ＳＷａ_n-1と、 薄膜トランジスタを有するｎ個のスイッチＳＷｂ₀、Ｓ
Ｗｂ₁、…、ＳＷｂ_n-1と、 出力線と、を有するＤ／Ａ変換回路であって、 前記薄膜トランジスタは、ゲート電極と、ソース領域、
ドレイン領域およびチャネル形成領域を有する活性層
と、前記ゲート電極と前記活性層との間に設けられた絶
縁膜と、を有し、 前記薄膜トランジスタは、一般式が２^n-1Ｒ（ｎは１以
上の自然数、Ｒは正数）で表される内部抵抗の抵抗値を
有しており、 前記ｎ個のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1
のそれぞれの両端部は、一方は前記電源電圧線Ｌに、も
う一方は前記出力線に接続され、 前記ｎ個のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1
のそれぞれの両端部は、一方は前記電源電圧線Ｈに、も
う一方は前記出力線に接続され、 前記ｎ個のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1
及び前記ｎ個のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ
_n-1は、外部から入力されるｎビットのデジタル信号に
よって制御され、かつ前記ｎ個のスイッチＳＷａ₀、Ｓ
Ｗａ₁、…、ＳＷａ_n-1に入力される前記ｎビットのデジ
タル信号の反転信号が、それぞれ前記ｎ個のスイッチＳ
Ｗｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1に入力され、前記出力
線からアナログ階調電圧信号が出力されることを特徴と
するＤ／Ａ変換回路。5. A power supply voltage line L and a power supply voltage line H maintained at mutually different potentials, and n switches SWa ₀ and S having thin film transistors.
Wa _1, ..., a SWa _{n-1, n} number of switches SWb ₀ having a thin film transistor, S
Wb _1, ..., and SWb _n-1, a D / A converter circuit and an output line, the thin film transistor includes a gate electrode, a source region,
An active layer having a drain region and a channel formation region; and an insulating film provided between the gate electrode and the active layer. The thin film transistor has a general formula of 2 ^n-1 R (where n is 1 or a natural number, R represents has a resistance value of the internal resistance represented by a positive number), the n switches _{SWa 0, SWa 1, ...,} SWa n-1
, One end is connected to the power supply voltage line L and the other end is connected to the output line, and the n switches SWb ₀ , SWb ₁ ,..., SWb _n−1
Each of the end portions of, the one is the power supply voltage line H, the other is connected to said output line, said n switches _{SWa 0, SWa 1, ...,} SWa n-1
And the n switches SWb ₀ , SWb ₁ ,..., SWb
_n-1 is controlled by an n-bit digital signal input from the outside, and the n switches SWa ₀ , S
Wa _1, ..., the inverted signal of the n-bit digital signals inputted to SWa _n-1 is, each of the n switches S
A D / A conversion circuit, which is input to Wb ₀ , SWb ₁ ,..., SWb _n−1, and outputs an analog gradation voltage signal from the output line. 【請求項６】請求項５において、前記薄膜トランジスタ
の内部抵抗の抵抗値は、前記チャネル形成領域のチャネ
ル幅Ｗによって決まることを特徴とするＤ／Ａ変換回
路。6. The D / A conversion circuit according to claim 5, wherein a resistance value of an internal resistance of the thin film transistor is determined by a channel width W of the channel formation region. 【請求項７】請求項５において、前記薄膜トランジスタ
の内部抵抗の抵抗値は、前記チャネル形成領域の長さＬ
によって決まることを特徴とするＤ／Ａ変換回路。7. The device according to claim 5, wherein the resistance value of the internal resistance of the thin film transistor is the length L of the channel formation region.
A D / A conversion circuit characterized by being determined by: 【請求項８】請求項５において、前記薄膜トランジスタ
は、Ｎチャネル型薄膜トランジスタまたはＰチャネル型
薄膜トランジスタの少なくとも１つであることを特徴と
するＤ／Ａ変換回路。8. The D / A conversion circuit according to claim 5, wherein said thin film transistor is at least one of an N-channel thin film transistor and a P-channel thin film transistor. 【請求項９】ｎ個の抵抗Ａ₀、Ａ₁、…、Ａ_n-1と、 ｎ個の抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1と、 互いに異なる電位に保たれた２つの電源電圧線Ｌ及び電
源電圧線Ｈと、 ｎ個のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1と、 ｎ個のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1と、 出力線と、を有するＤ／Ａ変換回路であって、 前記ｎ個の抵抗Ａ₀、Ａ₁、…、Ａ_n-1の抵抗値は、それ
ぞれＲ、２Ｒ、…、２^{n -1}Ｒ（ｎは１以上の自然数、Ｒ
は正数）であり、 前記ｎ個の抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1の抵抗値は、それ
ぞれＲ、２Ｒ、…、２^{n -1}Ｒであり、 前記ｎ個の抵抗Ａ₀、Ａ₁、…、Ａ_n-1のそれぞれの両端
部は、前記ｎ個のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷ
ａ_n-1のそれぞれの一端部と前記電源電圧線Ｌとに接続
されており、前記ｎ個の抵抗Ａ₀、Ａ₁、…、Ａ_n-1のそ
れぞれとは接続されていない前記ｎ個のスイッチＳＷａ
₀、ＳＷａ₁、…、ＳＷａ_n-1のそれぞれの一端部は、前
記出力線に接続されており、 前記ｎ個の抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のそれぞれの両端
部は、前記ｎ個のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷ
ｂ_n-1のそれぞれの一端部と前記電源電圧線Ｈとに接続
されており、前記ｎ個の抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のそ
れぞれとは接続されていない前記ｎ個のスイッチＳＷｂ
₀、ＳＷｂ₁、…、ＳＷｂ_n-1のそれぞれの一端部は、前
記出力線に接続されており、 前記ｎ個のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1
及び前記ｎ個のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ
_n-1は、外部から入力されるｎビットのデジタル信号に
よって制御され、かつ前記ｎ個のスイッチＳＷａ₀、Ｓ
Ｗａ₁、…、ＳＷａ_n-1に入力される前記ｎビットのデジ
タル信号の反転信号が、それぞれ前記ｎ個のスイッチＳ
Ｗｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1に入力され、前記出力
線からアナログ階調電圧信号が出力されることを特徴と
するＤ／Ａ変換回路。9. n resistors A _0, A _1, ..., and A _n-1, n resistors B _0, B _1, ..., and B _n-1, 2 two maintained at different potentials from each other a power-supply voltage line L and the power-supply voltage line H, n number of switches SWa _0, SWa _1, ..., a SWa _{n-1, n} number of switches SWb _0, SWb _1, ..., and SWb _n-1, and an output line , a D / a conversion circuit having the n resistors a _0, a _1, ..., the resistance value of a _n-1, respectively R, 2R, ..., the 2 ^{n -1} R (n 1 The above natural number, R
A is a positive number), the n resistors B _0, B _1, ..., the resistance value of B _n-1, respectively R, 2R, ..., a 2 ^{n -1} R, the n resistors A _0, a _1, ..., each of the both end portions of the a _n-1, the n switches _{SWa 0, SWa 1, ...,} SW
a _n-1 of which is connected to the one ends and the power-supply voltage line L, the n resistors A _0, A _1, ..., the n that is not connected to the respective A _n-1 Switch SWa
_0, SWa _1, ..., each one end of the SWa _n-1 is connected to the output line, the n resistors B _0, B _1, ..., each of the both end portions of the B _n-1 is , the n switches _{SWb 0, SWb 1, ...,} SW
b _n-1 are connected to one end of each of them and the power supply voltage line H, and are not connected to each of the n resistors B ₀ , B ₁ ,..., B _n-1. Switch SWb
_0, SWb _1, ..., each of the end portions of the SWb _n-1 is connected to the output line, said n switches _{SWa 0, SWa 1, ...,} SWa n-1
And the n switches SWb ₀ , SWb ₁ ,..., SWb
_n-1 is controlled by an n-bit digital signal input from the outside, and the n switches SWa ₀ , S
Wa _1, ..., the inverted signal of the n-bit digital signals inputted to SWa _n-1 is, each of the n switches S
A D / A conversion circuit, which is input to Wb ₀ , SWb ₁ ,..., SWb _n−1, and outputs an analog gradation voltage signal from the output line. 【請求項１０】請求項９において、前記スイッチＳＷａ
₀、ＳＷａ₁、…、ＳＷａ_n-1は薄膜トランジスタを有す
ることを特徴とするＤ／Ａ変換回路。10. The switch SWa according to claim 9,
₀ , SWa ₁ ,..., SWan _{-1 each} have a thin film transistor. 【請求項１１】請求項９または請求項１０において、前
記スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1は薄膜ト
ランジスタを有することを特徴とするＤ／Ａ変換回路。11. The D / A conversion circuit according to claim 9, wherein each of the switches SWb ₀ , SWb ₁ ,..., SWb _n-1 has a thin film transistor. 【請求項１２】請求項１０または請求項１１において、
前記薄膜トランジスタは、Ｎチャネル型薄膜トランジス
タまたはＰチャネル型薄膜トランジスタの少なくとも１
つであることを特徴とするＤ／Ａ変換回路。12. The method according to claim 10, wherein
The thin film transistor is at least one of an N-channel thin film transistor and a P-channel thin film transistor.
A D / A conversion circuit. 【請求項１３】請求項１乃至請求項１２のいずれか１項
に記載の前記Ｄ／Ａ変換回路を有することを特徴とする
半導体装置。13. A semiconductor device comprising the D / A conversion circuit according to claim 1. Description: 【請求項１４】前記半導体装置とはアクティブマトリク
ス型液晶表示装置であることを特徴とする請求項１３に
記載の半導体装置。14. The semiconductor device according to claim 13, wherein said semiconductor device is an active matrix type liquid crystal display device. 【請求項１５】前記半導体装置とはＥＬ表示装置である
ことを特徴とする請求項１３に記載の半導体装置。15. The semiconductor device according to claim 13, wherein said semiconductor device is an EL display device. 【請求項１６】請求項１３乃至請求項１５のいずれか１
項に記載の前記半導体装置を有するコンピュータ。16. The method according to claim 13, wherein:
A computer comprising the semiconductor device according to the above section. 【請求項１７】請求項１３乃至請求項１５のいずれか１
項に記載の前記半導体装置を有するビデオカメラ。17. The method according to claim 13, wherein:
A video camera comprising the semiconductor device according to item 7. 【請求項１８】請求項１３乃至請求項１５のいずれか１
項に記載の前記半導体装置を有するＤＶＤ装置。18. The method according to claim 13, wherein:
13. A DVD device comprising the semiconductor device according to item 10.