JP2001028354A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

Info

Publication number
JP2001028354A
JP2001028354A JP11273935A JP27393599A JP2001028354A JP 2001028354 A JP2001028354 A JP 2001028354A JP 11273935 A JP11273935 A JP 11273935A JP 27393599 A JP27393599 A JP 27393599A JP 2001028354 A JP2001028354 A JP 2001028354A
Authority
JP
Japan
Prior art keywords
substrate
insulating layer
polishing
forming
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11273935A
Other languages
Japanese (ja)
Inventor
Yasunori Okubo
安教 大久保
Motoaki Nakamura
元昭 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP11273935A priority Critical patent/JP2001028354A/en
Publication of JP2001028354A publication Critical patent/JP2001028354A/en
Pending legal-status Critical Current

Links

Landscapes

  • Mechanical Treatment Of Semiconductor (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a method of easily manufacturing of an SOIL-type semiconductor device, having a back gate electrode based on a substrate laminating method at a reduced cost. SOLUTION: In this method of manufacturing a semiconductor device, projected and recessed portions 11, 12 are formed on the surface of a substrate 10. After an insulating layer 13 is formed on these, an aperture 14 for forming a back gate electrode is formed in the prescribed region of the insulating layer 13 on the projected portion 12. Subsequently, after a conductive material layer 16 is formed over the whole surface including the aperture 14, a back gate electrode 17 is formed in the aperture 14 by polishing the conductive material layer 16. Then, an interlayer film 18 is formed on the whole surface. The substrate 10 and a support board are laminated via the interlayer film 18. The substrate 10 is polished from the rear surface of the substrate 10, so that the insulating layer 13 at the bottom of the recessed portion 11 formed in the surface of the substrate is exposed.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、所謂バックゲート
電極を有するＳＯＩ（Semiconductor On Insulator）型
半導体装置の製造方法に関し、特に、バックゲート電極
を形成した後、基板張り合わせ法により埋め込み絶縁層
を有する基板（以下、「ＳＯＩ基板」と呼ぶ）を形成す
るプロセスに特徴を有する半導体装置の製造方法に関す
る。The present invention relates to a method of manufacturing an SOI (Semiconductor On Insulator) type semiconductor device having a so-called back gate electrode, and more particularly to a method of forming a back gate electrode and then having a buried insulating layer by a substrate bonding method. The present invention relates to a method for manufacturing a semiconductor device having a feature in a process of forming a substrate (hereinafter, referred to as an “SOI substrate”).

【０００２】[0002]

【従来の技術】集積回路を形成するにあたり、集積回路
をバルク状の半導体基板に作り込む方法と、絶縁層上に
設けられた薄い半導体層（ＳＯＩ層と呼ぶ）に各種素子
（デバイス）を形成する方法が知られている。後者の方
法においては、酸化膜等の絶縁層上にＳＯＩ層が設けら
れたＳＯＩ基板を用いる。ＳＯＩ基板を用いることによ
って、素子間分離を非常に容易にし、集積回路の高集積
化、低消費電力化、高速化、高耐圧化、高機能素子化、
耐放射線化等が期待される。2. Description of the Related Art In forming an integrated circuit, a method of forming the integrated circuit on a bulk semiconductor substrate and a method of forming various elements (devices) on a thin semiconductor layer (SOI layer) provided on an insulating layer. There are known ways to do this. In the latter method, an SOI substrate in which an SOI layer is provided over an insulating layer such as an oxide film is used. The use of an SOI substrate greatly facilitates isolation between elements, and allows for higher integration of integrated circuits, lower power consumption, higher speed, higher breakdown voltage, higher functioning elements,
Expected to be radiation resistant.

【０００３】ＳＯＩ基板を製造する技術が種々知られて
いるが、実用化され、あるいは実用化に近い技術とし
て、基板張り合わせ法がある。基板張り合わせ法は、例
えば、シリコン半導体基板から成る基板の素子形成領域
に段差を設けて酸化膜を形成した後、ポリシリコン膜又
は酸化シリコン膜等の平坦化用の層間膜を形成すること
により段差を埋め込み、層間膜を平坦化し、基板と支持
基板とを張り合わせた後、基板の裏面から基板を研磨す
ることによりＳＯＩ基板を製造する方法である。[0003] Various techniques for manufacturing an SOI substrate are known, and as a technique that has been put into practical use or is near practical use, there is a substrate bonding method. The substrate bonding method includes, for example, forming a step in an element formation region of a silicon semiconductor substrate to form an oxide film, and then forming a planarizing interlayer film such as a polysilicon film or a silicon oxide film. Is embedded, the interlayer film is flattened, the substrate and the supporting substrate are bonded, and then the substrate is polished from the back surface of the substrate to manufacture an SOI substrate.

【０００４】基板張り合わせ法は、ウェハ口径に制限が
なく、大口径のＳＯＩ基板を得ることができること、Ｓ
ＯＩ基板の各膜の膜厚の許容範囲が広いこと、ＳＯＩ層
の厚さが薄い場合には、ＭＯＳ構造において、ソース領
域やドレイン領域の底部におけるｐｎ接合をなくすこと
が可能であり、接合容量が減少し、高速、低電力デバイ
スが実現できること、及び、前記の理由等から一層複雑
な構造を有する素子を作製することができることから、
注目を集めている技術である。それ故、基板張り合わせ
法に基づくＳＯＩ基板製造技術の研究開発が精力的に行
われている。In the substrate bonding method, there is no limitation on the wafer diameter, and a large-diameter SOI substrate can be obtained.
When the allowable range of the thickness of each film of the OI substrate is wide and the thickness of the SOI layer is small, the pn junction at the bottom of the source region and the drain region can be eliminated in the MOS structure, and the junction capacitance can be reduced. Is reduced, and a high-speed, low-power device can be realized, and an element having a more complicated structure can be manufactured for the above-described reasons.
It is a technology that has attracted attention. Therefore, research and development of SOI substrate manufacturing technology based on the substrate bonding method is being vigorously conducted.

【０００５】従来、基板張り合わせ法によるＳＯＩ基板
を製造する方法として、例えば、次のような方法が知ら
れている。Conventionally, for example, the following method is known as a method of manufacturing an SOI substrate by a substrate bonding method.

【０００６】特開平２−１７７４３３号公報には、図１
５及び図１６に示すように、（Ａ）半導体基板１０上に
酸化シリコンから成るパッド酸化膜１０１及び窒化シリ
コン膜１０２を形成する工程と（図１５の（Ａ）参
照）、（Ｂ）窒化シリコン膜１０２、パッド酸化膜１０
１及び半導体基板１０を選択的にエッチングすることに
より、凹凸形状を形成する工程と（図１５の（Ｂ）参
照）、（Ｃ）半導体基板１０の段差を有する主面に選択
酸化法（ＬＯＣＯＳ法）を用いて、段差凹部と段差凸部
に対応する面がほぼ同一の絶縁膜１０３を形成する工程
と（図１５の（Ｃ）参照）、（Ｄ）絶縁膜１０３の上に
酸化シリコン膜１０４、及び、酸化シリコン膜１０４の
上にポリシリコンや酸化シリコン等から成る平坦化用膜
１０５を形成する工程と（図１５の（Ｄ）参照）、
（Ｅ）平坦化用膜１０５及び酸化シリコン膜１０４を平
坦化研磨する工程と（図１６の（Ａ）参照）、（Ｆ）平
坦面に支持基板１０６を張り合わせる工程と（図１６の
（Ｂ）参照）、（Ｇ）半導体基板１０の裏面から、半導
体基板１０を絶縁膜１０３が露出するまで研磨し、絶縁
膜１０３で分離された島状の半導体層（ＳＯＩ層）１０
Ａを形成する工程（図１６の（Ｃ）参照）、から成る半
導体基板の製造方法が開示されている。尚、便宜上、特
開平２−１７７４３３号公報に開示された半導体基板の
製造方法を、従来法−Ａと呼ぶ。[0006] Japanese Patent Application Laid-Open No. 2-177433 discloses that FIG.
As shown in FIGS. 5 and 16, (A) a step of forming a pad oxide film 101 and a silicon nitride film 102 made of silicon oxide on a semiconductor substrate 10 (see FIG. 15A); Film 102, pad oxide film 10
Forming a concave and convex shape by selectively etching the semiconductor substrate 10 and the semiconductor substrate 10 (see FIG. 15B), and (C) a selective oxidation method (LOCOS method) on the main surface of the semiconductor substrate 10 having a step. ) To form an insulating film 103 having substantially the same surface corresponding to the step concave portion and the step convex portion (see FIG. 15C), and (D) a silicon oxide film 104 on the insulating film 103. Forming a planarizing film 105 made of polysilicon, silicon oxide, or the like on the silicon oxide film 104 (see FIG. 15D);
(E) a step of flattening and polishing the flattening film 105 and the silicon oxide film 104 (see FIG. 16A), and (F) a step of bonding a support substrate 106 to a flat surface (FIG. 16B )), (G) The semiconductor substrate 10 is polished from the back surface of the semiconductor substrate 10 until the insulating film 103 is exposed, and the island-shaped semiconductor layer (SOI layer) 10 separated by the insulating film 103 is polished.
A method for manufacturing a semiconductor substrate, comprising a step of forming A (see FIG. 16C), is disclosed. For convenience, the method for manufacturing a semiconductor substrate disclosed in Japanese Patent Application Laid-Open No. 2-177433 is referred to as Conventional Method-A.

【０００７】特開平２−１７７４３３号公報に開示され
た方法においては、平坦化用膜を形成して平坦研磨する
工程を採用することによって、良好な張り合わせ面を得
て、信頼性の高いＳＯＩ基板を製造することができると
されている。In the method disclosed in Japanese Patent Application Laid-Open No. 2-177433, a step of forming a flattening film and performing flat polishing is performed to obtain a good bonding surface and obtain a highly reliable SOI substrate. It is said that it can be manufactured.

【０００８】また、特開平８−１５３７８０号公報に
は、基板の片面に段差を有する酸化シリコン膜を形成
し、この酸化シリコン膜を所定の粒径を有するコロイダ
ルシリカを主成分とする研磨剤を用いて鋼体定盤により
研磨し、研磨された面を支持基板の鏡面と重ね合わせて
張り合わせることによりＳＯＩ基板を得る方法が開示さ
れている。この方法によれば、従来製造に用いられてい
たポリシリコン膜の形成が不要であり、一層簡略化され
た工程によりＳＯＩ基板を得ることができるとされてい
る。また、ＳＯＩ基板におけるＳＯＩ層は絶縁膜の中に
埋め込まれており、そのためＳＯＩ層の厚さ方向両側に
素子形成が可能である。従って、半導体素子を３次元に
立体配置することが容易であり、ＳＯＩ基板を用いたＬ
ＳＩの高集積化の検討もなされている。尚、便宜上、特
開平８−１５３７８０号公報に開示された半導体基板の
製造方法を、従来法−Ｂと呼ぶ。Japanese Patent Application Laid-Open No. 8-153780 discloses a method in which a silicon oxide film having a step is formed on one surface of a substrate, and this silicon oxide film is coated with an abrasive mainly composed of colloidal silica having a predetermined particle size. There is disclosed a method of obtaining an SOI substrate by polishing using a steel platen and laminating the polished surface with a mirror surface of a supporting substrate. According to this method, formation of a polysilicon film conventionally used in manufacturing is unnecessary, and an SOI substrate can be obtained by a further simplified process. Further, the SOI layer in the SOI substrate is embedded in the insulating film, so that elements can be formed on both sides in the thickness direction of the SOI layer. Therefore, it is easy to three-dimensionally arrange the semiconductor elements, and the L
Consideration has also been given to high integration of SI. For convenience, the method for manufacturing a semiconductor substrate disclosed in Japanese Patent Application Laid-Open No. 8-153780 will be referred to as Conventional Method-B.

【０００９】例えば、近年、「ＸＭＯＳ」と称され、信
号が印加される通常のゲート電極を半導体層の上方に配
置してＭＯＳトランジスタを構成し、半導体層の下方
に、ＭＯＳトランジスタのピンチオフ特性や閾値電圧を
制御するゲート電極（以下、かかるゲート電極を「バッ
クゲート電極」という）を、絶縁膜を介して配置したト
ランジスタが提案されている（例えば、Japanese Journ
al of Applied Physics., 29(4), L521-523 (1990) 等
参照。）。かかるバックゲート電極を有するＳＯＩ型半
導体装置の従来の製造方法を、図１７及び図１８を参照
して説明する。For example, in recent years, a MOS transistor is constructed by arranging a normal gate electrode to which a signal is applied, which is called “XMOS”, above a semiconductor layer, and a pinch-off characteristic of the MOS transistor below the semiconductor layer. A transistor has been proposed in which a gate electrode for controlling a threshold voltage (hereinafter, such a gate electrode is referred to as a “back gate electrode”) is disposed via an insulating film (for example, Japanese Journal).
al of Applied Physics., 29 (4), L521-523 (1990). ). A conventional method for manufacturing an SOI semiconductor device having such a back gate electrode will be described with reference to FIGS.

【００１０】先ず、半導体基板１０上に、トレンチ法
（ドライエッチング法）等により凹凸部を形成する。次
いで、絶縁膜となる厚さ０．１μｍの酸化シリコン膜２
０１を、例えば、熱酸化法又は化学的気相成長法（ＣＶ
Ｄ法、Chemical Vapour Deposition 法）法に基づき形
成する。続いて、図１７の（Ａ）に示すように、酸化シ
リコン膜２０１上に、例えば、ＣＶＤ法により、厚さ
０．３μｍ程度のポリシリコン膜２０２を堆積させる。
このポリシリコン膜２０２は、堆積時あるいは堆積後に
リン等の不純物を導入して導電化する必要がある。First, an uneven portion is formed on a semiconductor substrate 10 by a trench method (dry etching method) or the like. Next, a 0.1 μm-thick silicon oxide film 2 serving as an insulating film
01, for example, by thermal oxidation or chemical vapor deposition (CV).
D method, Chemical Vapor Deposition method). Subsequently, as shown in FIG. 17A, a polysilicon film 202 having a thickness of about 0.3 μm is deposited on the silicon oxide film 201 by, for example, a CVD method.
This polysilicon film 202 needs to be made conductive by introducing impurities such as phosphorus during or after deposition.

【００１１】次に、図示しないレジスト膜を全面に形成
し、リソグラフィ技術に基づきバックゲート電極形成予
定領域上にのみにレジスト膜を残して得られるレジスト
パターンを用いて、ポリシリコン膜２０２をエッチング
して、バックゲート電極２０３を形成する（図１７の
（Ｂ）参照）。Next, a resist film (not shown) is formed on the entire surface, and the polysilicon film 202 is etched using a resist pattern obtained by leaving the resist film only on a region where a back gate electrode is to be formed based on a lithography technique. Thus, a back gate electrode 203 is formed (see FIG. 17B).

【００１２】次いで、バックゲート電極２０３を覆うよ
うに、絶縁膜として厚さ約０．６μｍのシリコン膜２０
４を例えばＣＶＤ法により形成する。更に、酸化シリコ
ン膜２０４及びバックゲート電極２０３を形成したため
に生じた段差を埋めるために、ポリシリコン膜２０５
を、例えば、ＣＶＤ法により全面に堆積させる。以上の
ようにして、図１７の（Ｃ）に示す構造を得ることがで
きる。Next, a silicon film 20 having a thickness of about 0.6 μm is formed as an insulating film so as to cover the back gate electrode 203.
4 is formed by, for example, a CVD method. Further, a polysilicon film 205 is formed to fill a step caused by forming the silicon oxide film 204 and the back gate electrode 203.
Is deposited on the entire surface by, for example, a CVD method. As described above, the structure shown in FIG. 17C can be obtained.

【００１３】次に、図１８の（Ａ）に示すように、堆積
させたポリシリコン膜２０５の表面を研磨により平坦化
し、張り合わせが可能な面に仕上げる。尚、図示を省略
しているが、ＣＶＤ装置内で半導体基板１０上にポリシ
リコン膜を堆積するときにはステージ上にツメを用いて
半導体基板を載置、固定するが、半導体基板の両端のツ
メと接触していた部分にポリシリコンが突起状に成長す
る。このポリシリコンの突起部は、後の研磨工程や基板
張り合わせ工程に悪影響を及ぼすので、平坦化のための
研磨を行う前に取り除く必要がある。Next, as shown in FIG. 18A, the surface of the deposited polysilicon film 205 is flattened by polishing, and finished to a surface that can be bonded. Although not shown, when depositing the polysilicon film on the semiconductor substrate 10 in the CVD apparatus, the semiconductor substrate is mounted and fixed using the claws on the stage. Polysilicon grows in a protruding shape at the contacted portion. Since the polysilicon protrusion adversely affects the subsequent polishing step and substrate bonding step, it must be removed before polishing for planarization.

【００１４】ポリシリコン膜２０５表面の平坦化は、例
えば、ポリウレタン発泡体から成る研磨パッドを用い、
平均粒径８０ｎｍのコロイダルシリカから成る研磨スラ
リーにより行うことができる。段差を除去し、ポリシリ
コン膜２０５表面の平坦化を行った後、平均粒径が４０
ｎｍのコロイダルシリカから成る研磨スラリーを用いて
ポリシリコン膜２０５の表面を研磨することにより、張
り合わせが可能な状態にポリシリコン膜２０５を仕上げ
ることができる。例えば、研磨することにより、ポリシ
リコン膜２０５の表面の面粗さをＲa＝０．４ｎｍレベ
ルに仕上げることができる。The surface of the polysilicon film 205 is flattened using, for example, a polishing pad made of polyurethane foam.
The polishing can be performed using a polishing slurry composed of colloidal silica having an average particle size of 80 nm. After the step is removed and the surface of the polysilicon film 205 is flattened, the average grain size becomes 40
By polishing the surface of the polysilicon film 205 using a polishing slurry made of colloidal silica having a thickness of nm, the polysilicon film 205 can be finished in a state where it can be bonded. For example, by polishing, the surface roughness of the surface of the polysilicon film 205 can be finished to a level of Ra = 0.4 nm.

【００１５】次いで、別途表面が張り合わせ可能に平坦
化された支持基板２０６を準備し、支持基板２０６の一
方の面と、平坦化した半導体基板のポリシリコン膜２０
５の表面とを張り合わせることにより、両基板の接合を
行う。張り合わせの際、両基板の張り合わせ面を、例え
ばＲＣＡ洗浄等を行うことにより、表面にパーティクル
等の付着がなく、ＯＨ基が存在する状態とし、また、接
合時に気泡発生の原因とならないようにしておく必要が
ある。Next, a support substrate 206 whose surface is separately flattened so as to be bonded is prepared, and one surface of the support substrate 206 and the flattened polysilicon film 20 of the semiconductor substrate are provided.
5 are bonded to each other to bond the two substrates. At the time of bonding, the bonding surfaces of both substrates are subjected to, for example, RCA cleaning, so that particles and the like do not adhere to the surface and OH groups are present, and so that bubbles are not generated at the time of bonding. Need to be kept.

【００１６】両基板を張り合わせた後、例えば、酸素ガ
ス又は窒素ガス雰囲気下、１１００゜Ｃ、３０分〜１２
０分の熱処理を行うことによって、強固な接合状態を得
ることができる。以上のようにして、図１８の（Ｂ）に
示す構造を得ることができる。After bonding both substrates, for example, under an atmosphere of oxygen gas or nitrogen gas at 1100 ° C. for 30 minutes to 12 minutes.
By performing the heat treatment for 0 minutes, a strong bonding state can be obtained. As described above, the structure shown in FIG. 18B can be obtained.

【００１７】その後、未接合状態にある基板外周部分の
面取りを行い（図示を省略）、接合された半導体基板１
０と支持基板２０６の内、半導体基板１０の段差及びバ
ックゲート電極２０３を形成した側とは反対側の半導体
基板１０の面（裏面）から、研削時のダメージがＳＯＩ
層１０Ａに到達しない厚さまで半導体基板１０を研削す
る。この研削は、例えば、砥石番手＃２０００程度のダ
イヤモンド砥石を用い、砥石を高速回転させながら行う
ことができる。Thereafter, the outer peripheral portion of the unjoined substrate is chamfered (not shown), and the joined semiconductor substrate 1 is removed.
0 and the supporting substrate 206, the surface of the semiconductor substrate 10 on the side opposite to the step formed on the semiconductor substrate 10 and the side on which the back gate electrode 203 is formed (rear surface) is damaged by SOI.
The semiconductor substrate 10 is ground to a thickness that does not reach the layer 10A. This grinding can be performed, for example, by using a diamond grindstone having a grindstone number of about # 2000 and rotating the grindstone at a high speed.

【００１８】この研削は、研削速度も早く、研削面の精
度も良いが、ダイヤモンド砥石によるダメージが基板の
深い部分にまで生じ、また面粗さも粗い。それ故、研削
面上にトランジスタを形成するができない。従って、面
粗さ（研削痕）及びダメージを除去するために、酸化シ
リコン膜２０１上に半導体基板１０を７μｍ程度残して
研削を停止し、次いで、３μｍ程度の研磨を行う。この
研磨（鏡面研磨）は、例えば、比較的大きな砥粒（粒径
＝８０ｎｍ程度）の入った研磨スラリーを用いて行うこ
とができる。In this grinding, the grinding speed is high and the precision of the ground surface is good, but the damage by the diamond grindstone occurs to a deep portion of the substrate and the surface roughness is rough. Therefore, a transistor cannot be formed on the ground surface. Therefore, in order to remove surface roughness (grinding marks) and damage, grinding is stopped while leaving the semiconductor substrate 10 on the silicon oxide film 201 at about 7 μm, and then polishing is performed at about 3 μm. This polishing (mirror polishing) can be performed, for example, using a polishing slurry containing relatively large abrasive grains (particle diameter: about 80 nm).

【００１９】鏡面研磨後の研磨面は、半導体基板１０の
残部の厚さのバラツキが大きく（±１．５μｍ程度の厚
さバラツキがある）、直接選択研磨を行った場合には、
デッシング現象の発生やＳＯＩ層の消失等の虞がある。
従って、半導体基板１０の残部の厚さを均一化して、均
一な厚さのＳＯＩ層１０Ａを得る目的で、プラズマエッ
チング法によるＰＡＣＥ（Plasma Assisted Chemical E
tching）加工を行うことが望ましい。ＰＡＣＥ加工は、
例えば、P. B. Mumola et el., 2nd Inter. Symp. on S
emiconductor Wafer Bonding Science, Technology and
Application (The Electrochemical Society, Pennung
ton, NJ, 1994.）等に教示された方法に従って行うこと
ができる。On the polished surface after mirror polishing, the thickness of the remaining portion of the semiconductor substrate 10 has a large variation (there is a thickness variation of about ± 1.5 μm).
There is a risk of occurrence of a dishing phenomenon and loss of the SOI layer.
Therefore, in order to equalize the thickness of the remaining portion of the semiconductor substrate 10 and obtain the SOI layer 10A having a uniform thickness, PACE (Plasma Assisted Chemical Emission) by plasma etching is used.
It is desirable to perform a tching) process. PACE processing
For example, PB Mumola et el., 2nd Inter. Symp. On S
emiconductor Wafer Bonding Science, Technology and
Application (The Electrochemical Society, Pennung
ton, NJ, 1994.) and the like.

【００２０】その後、ＰＡＣＥ加工面のプラズマダメー
ジの除去と均一な薄いＳＯＩ層１０Ａを得るために、選
択研磨を行う。選択研磨は、例えば、ポリウレタン発泡
体の研磨パッドを用い、シリコンと酸化シリコンとの研
磨レート比の大きいエチレンジアミン等の研磨液を使用
し、研磨が酸化シリコン膜２０１の凸部上まで進んだ時
点で研磨の進行が停止する条件で行えばよい。Thereafter, selective polishing is performed to remove plasma damage on the PACE processed surface and obtain a uniform thin SOI layer 10A. Selective polishing, for example, using a polishing pad of polyurethane foam, using a polishing liquid such as ethylene diamine having a large polishing rate ratio of silicon and silicon oxide, at the point when polishing has advanced to the convex portion of the silicon oxide film 201 The polishing may be performed under the condition that the progress of polishing is stopped.

【００２１】以上のようにして、図１８の（Ｃ）に示す
ように、酸化シリコン膜２０１上に、厚さが５０±５ｎ
ｍの均一なＳＯＩ層１０Ａを形成することができる。
尚、便宜上、以上に説明した方法を、従来法−Ｃと呼
ぶ。As described above, as shown in FIG. 18C, a thickness of 50 ± 5 n
The SOI layer 10A having a uniform m can be formed.
For convenience, the method described above is referred to as Conventional Method-C.

【００２２】[0022]

【発明が解決しようとする課題】しかしながら、上記し
た従来の方法には次のような問題がある。即ち、従来法
−Ａにおいては、平坦化用膜を絶縁膜上に形成する必要
があり、かかる平坦化用膜として、ポリシリコン膜や酸
化シリコン膜を用いている。一般に、半導体基板に設け
られる凹凸段差は１２０ｎｍ程度であり、この段差を平
坦化する目的で膜を形成する場合には、５μｍ程度の厚
さの膜が必要となる。しかしながら、かかる厚いポリシ
リコン膜を形成するには、多大な製膜時間と多量のシラ
ン系ガスが必要とされる。また、例えばＣＶＤ法により
厚いポリシリコン膜を形成する場合、ＣＶＤ装置内に多
量のポリシリコンが付着し、作業効率が著しく低下する
といった問題もある。However, the above-mentioned conventional method has the following problems. That is, in the conventional method-A, a planarizing film needs to be formed on the insulating film, and a polysilicon film or a silicon oxide film is used as the planarizing film. Generally, an uneven step provided on a semiconductor substrate is about 120 nm, and when a film is formed for the purpose of flattening the step, a film having a thickness of about 5 μm is required. However, forming such a thick polysilicon film requires a long film forming time and a large amount of a silane-based gas. Further, for example, when a thick polysilicon film is formed by a CVD method, there is a problem that a large amount of polysilicon adheres to the inside of the CVD apparatus, and the working efficiency is significantly reduced.

【００２３】また、ポリシリコン膜を平坦化する場合、
半導体基板に設けられた段差の凸部ではポリシリコン膜
が薄くなり、凹部ではポリシリコン膜が厚くなる。従っ
て、張り合わせ面となる平坦化研磨面におけるポリシリ
コンのグレインサイズが異なり、張り合わせ工程におけ
る歩留の低下をもたらす。When the polysilicon film is planarized,
The polysilicon film becomes thinner at the convex portions of the steps provided on the semiconductor substrate, and the polysilicon film becomes thicker at the concave portions. Therefore, the grain size of the polysilicon on the flattened and polished surface serving as the bonding surface is different, resulting in a decrease in yield in the bonding process.

【００２４】更には、厚さ５μｍ程度のポリシリコン膜
を堆積させる場合、半導体基板を支えているＣＶＤ装置
のステージに設けられたツメの周りに堆積したポリシリ
コンが半導体基板の裏面に突起状に残る。この突起状の
ポリシリコンは、後の工程に悪影響を与えるので、これ
を取り除く工程が必要となる。Further, when depositing a polysilicon film having a thickness of about 5 μm, the polysilicon deposited around the claws provided on the stage of the CVD apparatus supporting the semiconductor substrate is projected on the back surface of the semiconductor substrate. Remains. Since the protruding polysilicon has an adverse effect on subsequent steps, a step of removing it is necessary.

【００２５】また、従来法−Ｂ及び従来法−Ｃにおいて
は、従来接合用に形成されていた酸化シリコン膜上のポ
リシリコン膜等を形成せずに、厚い酸化シリコン膜を形
成するので、ポリシリコン膜の製膜工程を省略すること
ができる。しかしながら、これらの方法にあっても、従
来法−Ａの場合と同様に、酸化シリコン膜を平坦化して
残りの酸化シリコン膜を絶縁層として使用することがで
きる程度に厚く形成しなければならず、多大な製膜時間
と多量の原料ガスが必要であり、実用的には有利な方法
とはいえない。In the conventional method-B and the conventional method-C, since a thick silicon oxide film is formed without forming a polysilicon film or the like on the silicon oxide film which has been formed for the conventional bonding, a polycrystalline silicon film is formed. The step of forming a silicon film can be omitted. However, even in these methods, as in the case of the conventional method-A, the silicon oxide film must be planarized and formed so thick that the remaining silicon oxide film can be used as an insulating layer. In addition, a large amount of film forming time and a large amount of raw material gas are required, and it cannot be said that this method is practically advantageous.

【００２６】バックゲート電極を形成した後、基板張り
合わせ法によりＳＯＩ型半導体装置を製造する場合、バ
ックゲート電極を形成した分だけ段差がより大きくなっ
ているので、これらの問題は特に顕著となる。それ故、
バックゲート電極を有するＳＯＩ型半導体装置の、基板
張り合わせ法に基づく一層簡略化された実用的な製造方
法の開発が求められている。In the case where an SOI semiconductor device is manufactured by a substrate bonding method after the formation of the back gate electrode, these problems become particularly remarkable since the step is increased by the amount corresponding to the formation of the back gate electrode. Therefore,
There is a need for the development of a more simplified and practical method of manufacturing an SOI semiconductor device having a back gate electrode based on a substrate bonding method.

【００２７】従って、本発明の目的は、所謂基板張り合
わせ法によるバックゲート電極を有する半導体装置を製
造するプロセスに特徴を有する半導体装置の製造方法で
あって、従来平坦化用として形成されてきたポリシリコ
ン膜を形成することなく、簡便、且つ、より低廉された
製造コストで半導体装置を製造し得る方法を提供するこ
とにある。Accordingly, an object of the present invention is a method of manufacturing a semiconductor device having a feature in a process of manufacturing a semiconductor device having a back gate electrode by a so-called substrate bonding method. An object of the present invention is to provide a method capable of manufacturing a semiconductor device simply and at a lower manufacturing cost without forming a silicon film.

【００２８】[0028]

【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係る半導体装置の製造方法
は、（Ａ）基板の表面に凹凸部を形成する工程と、
（Ｂ）基板の凹凸部が形成された表面上に、絶縁層を形
成する工程と、（Ｃ）基板に形成された凸部上の絶縁層
の所定の領域に、所定の深さを有するバックゲート電極
形成用の開口部を形成する工程と、（Ｄ）開口部内を含
む全面に導電材料層を形成する工程と、（Ｅ）絶縁層上
方の導電材料層を研磨することによって、開口部内にバ
ックゲート電極を形成する工程と、（Ｆ）層間膜を全面
に形成する工程と、（Ｇ）層間膜を介して、基板と支持
基板とを張り合わせる工程と、（Ｈ）基板の表面に形成
された凹部底部の絶縁層が露出するように、基板の裏面
から基板を平坦に研磨する工程、とを有することを特徴
とする。尚、本発明の第１の態様、及び、次に述べる第
２の態様に係る半導体装置の製造方法における「絶縁
層」を、便宜上、以下、「第１の絶縁層」と呼ぶ。According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising the steps of: (A) forming an uneven portion on a surface of a substrate;
(B) a step of forming an insulating layer on the surface of the substrate on which the concave and convex portions are formed; and (C) a back having a predetermined depth in a predetermined region of the insulating layer on the convex portions formed on the substrate. Forming an opening for forming a gate electrode, (D) forming a conductive material layer on the entire surface including the inside of the opening, and (E) polishing the conductive material layer above the insulating layer to form an opening in the opening. A step of forming a back gate electrode; (F) a step of forming an interlayer film over the entire surface; (G) a step of bonding a substrate and a support substrate via the interlayer film; and (H) forming a surface of the substrate. Polishing the substrate flat from the back surface of the substrate so that the insulating layer at the bottom of the recessed portion is exposed. Note that the “insulating layer” in the method for manufacturing a semiconductor device according to the first embodiment of the present invention and the second embodiment described below is hereinafter referred to as “first insulating layer” for convenience.

【００２９】本発明の第１の態様に係る半導体装置の製
造方法においては、前記工程（Ｆ）と工程（Ｇ）との間
で、基板の所定の深さの位置に剥離層を形成する工程を
含み、前記工程（Ｈ）は、裏面側の基板の部分を剥離層
から剥離した後、基板の表面に形成された凹部底部の第
１の絶縁層が露出するように、剥離後の基板の裏面から
基板を平坦に研磨する工程から成る形態、所謂スマート
・カット法とすることができる。このような構成を、便
宜上、本発明の第２の態様に係る半導体装置の製造方法
と呼ぶ。In the method of manufacturing a semiconductor device according to the first aspect of the present invention, a step of forming a release layer at a predetermined depth position on the substrate between the step (F) and the step (G). The step (H) includes removing the portion of the substrate on the rear surface side from the release layer and then exposing the substrate after the release so that the first insulating layer at the bottom of the concave portion formed on the surface of the substrate is exposed. A so-called smart cut method, which includes a step of polishing the substrate flat from the back surface, can be employed. Such a configuration is referred to as a semiconductor device manufacturing method according to the second embodiment of the present invention for convenience.

【００３０】上記の目的を達成するための本発明の第３
の態様に係る半導体装置の製造方法は、（Ａ）基板の表
面に凹凸部を形成する工程と、（Ｂ）基板の凹凸部が形
成された表面上に、第１の絶縁層を形成する工程と、
（Ｃ）第１の絶縁層上に第２の絶縁層を形成する工程
と、（Ｄ）基板に形成された凸部上の第２の絶縁層の所
定の領域に、第１の絶縁層に達するバックゲート電極形
成用の開口部を形成する工程と、（Ｅ）開口部内を含む
第２の絶縁層上に導電材料層を形成する工程と、（Ｆ）
第２の絶縁層上の導電材料層を研磨することによって、
開口部内にバックゲート電極を形成する工程と、（Ｇ）
層間膜を全面に形成する工程と、（Ｈ）層間膜を介し
て、基板と支持基板とを張り合わせる工程と、（Ｉ）基
板の表面に形成された凹部底部の第１の絶縁層が露出す
るように、基板の裏面から基板を平坦に研磨する工程、
とを有することを特徴とする。The third object of the present invention to achieve the above object.
In the method for manufacturing a semiconductor device according to the aspect, (A) a step of forming an uneven portion on the surface of the substrate, and (B) a step of forming a first insulating layer on the surface of the substrate on which the uneven portion is formed When,
(C) a step of forming a second insulating layer on the first insulating layer, and (D) forming a second insulating layer on a predetermined region of the second insulating layer on the convex portion formed on the substrate. Forming an opening for the formation of the back gate electrode reaching; (E) forming a conductive material layer on the second insulating layer including the inside of the opening; (F)
By polishing the conductive material layer on the second insulating layer,
Forming a back gate electrode in the opening; (G)
A step of forming an interlayer film on the entire surface; (H) a step of bonding the substrate and the support substrate via the interlayer film; and (I) exposing the first insulating layer at the bottom of the concave portion formed on the surface of the substrate. Polishing the substrate flat from the back surface of the substrate,
And characterized in that:

【００３１】本発明の第３の態様に係る半導体装置の製
造方法においても、前記工程（Ｇ）と工程（Ｈ）との間
で、基板の所定の深さの位置に剥離層を形成する工程を
含み、前記工程（Ｉ）は、裏面側の基板の部分を剥離層
から剥離した後、基板の表面に形成された凹部底部の第
１の絶縁層が露出するように、剥離後の基板の裏面から
基板を平坦に研磨する工程から成る形態、所謂スマート
・カット法とすることができる。このような構成を、便
宜上、本発明の第４の態様に係る半導体装置の製造方法
と呼ぶ。In the method of manufacturing a semiconductor device according to the third aspect of the present invention, a step of forming a peeling layer at a predetermined depth position on the substrate between the step (G) and the step (H). The step (I) includes the step of removing the substrate portion on the rear surface side from the release layer and then exposing the first insulating layer at the bottom of the concave portion formed on the surface of the substrate to expose the first insulating layer. A so-called smart cut method, which includes a step of polishing the substrate flat from the back surface, can be employed. Such a configuration is referred to as a semiconductor device manufacturing method according to a fourth aspect of the present invention for convenience.

【００３２】本発明の第２の態様若しくは第４の態様に
係る半導体装置の製造方法において、基板の所定の深さ
の位置に剥離層を形成する工程は、基板の所定の深さに
水素イオンをイオン注入する工程から成ることが好まし
い。In the method for manufacturing a semiconductor device according to the second or fourth aspect of the present invention, the step of forming a peeling layer at a position of a predetermined depth of the substrate includes the step of forming hydrogen ions at a predetermined depth of the substrate. Is preferably implanted.

【００３３】本発明の第１の態様若しくは第２の態様に
係る半導体装置の製造方法においては、前記工程（Ｃ）
は、基板に形成された凸部上の第１の絶縁層の所定の領
域に、基板上に所定の厚さを有する第１の絶縁層が残さ
れるようにバックゲート電極形成用の開口部を形成する
工程から成る形態とすることができる。基板上に残され
た所定の厚さを有する第１の絶縁層は、バックゲート電
極用ゲート絶縁膜として機能する。この場合、第１の絶
縁層は、導電材料層に対して研磨選択性を有することが
好ましい。また、前記工程（Ｅ）は、第１の絶縁層を研
磨ストッパーとして、導電材料層を研磨して平坦化する
工程から成ることが好ましい。ここで、「Ａ層」が「Ｂ
層」に対して研磨選択性を有するとは、「Ａ層」と「Ｂ
層」とを研磨するとき、「Ａ層」の方が「Ｂ層」よりも
研磨され難いことを意味する。In the method of manufacturing a semiconductor device according to the first or second aspect of the present invention, the step (C)
Forming an opening for forming a back gate electrode in a predetermined region of the first insulating layer on the convex portion formed on the substrate such that the first insulating layer having a predetermined thickness is left on the substrate. It can be in the form of a step of forming. The first insulating layer having a predetermined thickness left on the substrate functions as a gate insulating film for a back gate electrode. In this case, the first insulating layer preferably has polishing selectivity with respect to the conductive material layer. Further, it is preferable that the step (E) includes a step of polishing and flattening the conductive material layer using the first insulating layer as a polishing stopper. Here, “A layer” is changed to “B
Having the polishing selectivity with respect to the “layer” means that the “layer A” and “B
When polishing the “layer”, it means that the “layer A” is less polished than the “layer B”.

【００３４】あるいは又、本発明の第１の態様若しくは
第２の態様に係る半導体装置の製造方法においては、前
記工程（Ｃ）と工程（Ｄ）の間で、少なくとも開口部の
底面に第２の絶縁層を形成する工程を含む形態とするこ
ともできる。この場合、前記工程（Ｃ）は、基板に形成
された凸部上の第１の絶縁層の所定の領域に、基板に達
するバックゲート電極形成用の開口部を形成する工程か
ら成り、前記工程（Ｃ）と工程（Ｄ）の間で、開口部の
底面に、熱酸化法により酸化シリコン（ＳｉＯ 2）から
成る第２の絶縁層を形成する形態とすることができる。
そして、この場合には、第１の絶縁層は、導電材料層に
対して研磨選択性を有することが好ましく、また、前記
工程（Ｅ）は、第１の絶縁層を研磨ストッパーとして、
導電材料層を研磨して平坦化する工程から成ることが好
ましい。あるいは又、前記工程（Ｃ）は、基板に形成さ
れた凸部上の第１の絶縁層の所定の領域に、基板に達す
るバックゲート電極形成用の開口部を形成する工程から
成り、前記工程（Ｃ）と工程（Ｄ）の間で、開口部内を
含む第１の絶縁層上に、化学的気相成長法（ＣＶＤ法）
により酸化シリコン（ＳｉＯ2）から成る第２の絶縁層
を形成する形態とすることができる。そして、この場合
には、第２の絶縁層は、導電材料層に対して研磨選択性
を有することが好ましく、また、前記工程（Ｅ）は、第
２の絶縁層を研磨ストッパーとして、導電材料層を研磨
して平坦化する工程から成ることが好ましい。Alternatively, the first aspect of the present invention or
In the method for manufacturing a semiconductor device according to the second aspect,
Between the steps (C) and (D), at least the opening
A form including a step of forming a second insulating layer on the bottom surface;
Can also be. In this case, the step (C) is performed on the substrate.
The substrate reaches a predetermined region of the first insulating layer on the formed convex portion.
To form an opening for forming a back gate electrode
Between the step (C) and the step (D).
On the bottom surface, silicon oxide (SiO TwoFrom)
In which the second insulating layer is formed.
In this case, the first insulating layer is formed on the conductive material layer.
It is preferable to have polishing selectivity with respect to
In the step (E), the first insulating layer is used as a polishing stopper,
Preferably, the method comprises a step of polishing and flattening the conductive material layer.
Good. Alternatively, the step (C) is performed on a substrate.
A predetermined region of the first insulating layer on the convex portion reaching the substrate;
From the step of forming the opening for forming the back gate electrode
Between the step (C) and the step (D).
Chemical vapor deposition (CVD) on the first insulating layer including
Silicon oxide (SiOTwoA) a second insulating layer comprising
Can be formed. And in this case
The second insulating layer has a polishing selectivity with respect to the conductive material layer.
It is preferable that the step (E) includes a
Polish the conductive material layer using the insulating layer 2 as a polishing stopper
It is preferable to include a step of flattening.

【００３５】一方、本発明の第３の態様若しくは第４の
態様に係る半導体装置の製造方法においては、前記工程
（Ｄ）は、基板に形成された凸部上の第２の絶縁層の所
定の領域を選択的にエッチングする工程から成ることが
好ましい。また、前記工程（Ｆ）は、第２の絶縁層を研
磨ストッパーとして、導電材料層を研磨して平坦化する
工程から成ることが好ましい。更には、第２の絶縁層
は、導電材料層に対して研磨選択性を有することが好ま
しい。On the other hand, in the method of manufacturing a semiconductor device according to the third or fourth aspect of the present invention, the step (D) includes the step of forming the second insulating layer on the convex portion formed on the substrate. Preferably, the method comprises a step of selectively etching the region. The step (F) preferably includes a step of polishing and flattening the conductive material layer using the second insulating layer as a polishing stopper. Further, the second insulating layer preferably has polishing selectivity with respect to the conductive material layer.

【００３６】本発明の第３の態様若しくは第４の態様に
係る半導体装置の製造方法においては、第１の絶縁層
は、第２の絶縁層に対してエッチング選択性を有するこ
とが好ましい。即ち、第１の絶縁層と第２の絶縁層とを
エッチングしたとき、第１の絶縁層の方が、第２の絶縁
層よりもエッチングされ難いことが好ましい。In the method for manufacturing a semiconductor device according to the third or fourth aspect of the present invention, it is preferable that the first insulating layer has etching selectivity with respect to the second insulating layer. That is, when the first insulating layer and the second insulating layer are etched, it is preferable that the first insulating layer is less likely to be etched than the second insulating layer.

【００３７】また、本発明においては、第１の絶縁層は
基板に対して研磨選択性を有することが好ましい。In the present invention, the first insulating layer preferably has polishing selectivity with respect to the substrate.

【００３８】本発明の第１の態様〜第４の態様に係る半
導体装置の製造方法（以下、これらを総称して、単に
「本発明」と呼ぶ場合がある）においては、基板とし
て、シリコン半導体基板、スピネル上にシリコンやＳｉ
−Ｇｅ混晶系をエピタキシャル成長させた基板、サファ
イヤ上にシリコンやＳｉ−Ｇｅ混晶系をエピタキシャル
成長させた基板、絶縁膜上に多結晶シリコンを溶融、再
結晶させた基板を例示することができる。シリコン半導
体基板としては、Ｎ型の不純物がドープされたＮ型シリ
コン半導体基板やＰ型の不純物がドープされたＰ型シリ
コン半導体基板を用いることができる。また、支持基板
として、シリコン半導体基板、スピネル上にシリコンを
エピタキシャル成長させた基板、サファイヤ上にシリコ
ンをエピタキシャル成長させた基板、絶縁膜上に多結晶
シリコンを溶融、再結晶させた基板、ガラス基板や石英
基板を例示することができる。In the method of manufacturing a semiconductor device according to the first to fourth aspects of the present invention (hereinafter, these may be collectively simply referred to as “the present invention”), a silicon semiconductor is used as a substrate. Silicon or Si on substrate, spinel
A substrate obtained by epitaxially growing a -Ge mixed crystal system, a substrate obtained by epitaxially growing silicon or a Si-Ge mixed crystal system on sapphire, and a substrate obtained by melting and recrystallizing polycrystalline silicon on an insulating film can be exemplified. As the silicon semiconductor substrate, an N-type silicon semiconductor substrate doped with an N-type impurity or a P-type silicon semiconductor substrate doped with a P-type impurity can be used. In addition, a silicon semiconductor substrate, a substrate on which silicon is epitaxially grown on spinel, a substrate on which silicon is epitaxially grown on sapphire, a substrate on which polycrystalline silicon is melted and recrystallized on an insulating film, a glass substrate, quartz, etc. A substrate can be exemplified.

【００３９】本発明においては、第１の絶縁層を構成す
る材料を酸化シリコン（ＳｉＯ2）とすることが好まし
いが、その他、ＳＯＧ（Spin On Glass）、ＰＳＧ（Pho
sphoSicicate Glass）、ＢＰＳＧ（Boro-PhosphoSicica
te Glass）、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、
ＮＳＧ、ＬＴＯ（Low Temperature Oxide、低温ＣＶＤ
−ＳｉＯ2）、ＳｉＮ、ＳｉＯＮ、比誘電率が３．５以
下の低誘電率絶縁材料（例えば、ポリアリールエーテ
ル、シクロパーフルオロカーボンポリマー、ベンゾシク
ロブテン）、ポリイミド等の有機高分子材料、あるいは
これらの材料を積層したものを挙げることができる。本
発明の第１の態様若しくは第２の態様に係る半導体装置
の製造方法において、第２の絶縁層を形成する場合、第
２の絶縁層を構成する材料を、酸化シリコン（Ｓｉ
Ｏ2）あるいは窒化シリコン（ＳｉＮ）とすることが好
ましいが、これらに限定するものでなく、第１の絶縁層
を構成する材料と同じ材料あるいは異なるとすることが
でき、具体的には、第１の絶縁層を構成する材料にて例
示した材料を挙げることができる。本発明の第３の態様
若しくは第４の態様に係る半導体装置の製造方法におい
ては、第２の絶縁層を構成する材料を窒化シリコン（Ｓ
ｉＮ）とすることが望ましいが、これに限定するもので
はなく、要は、第１の絶縁層と第２の絶縁層との間にエ
ッチング選択性がある材料から、第２の絶縁層を構成す
ればよい。In the present invention, the material constituting the first insulating layer is preferably silicon oxide (SiO 2 ). In addition, SOG (Spin On Glass) and PSG (Pho
sphoSicicate Glass), BPSG (Boro-PhosphoSicica)
te Glass), BSG, AsSG, PbSG, SbSG,
NSG, LTO (Low Temperature Oxide, Low Temperature CVD)
—SiO 2 ), SiN, SiON, a low dielectric constant insulating material having a relative dielectric constant of 3.5 or less (for example, polyaryl ether, cycloperfluorocarbon polymer, benzocyclobutene), or an organic polymer material such as polyimide, or these. Can be listed. In the method for manufacturing a semiconductor device according to the first aspect or the second aspect of the present invention, when forming the second insulating layer, the material forming the second insulating layer is silicon oxide (Si).
O 2 ) or silicon nitride (SiN) is preferable, but not limited thereto, and may be the same as or different from the material forming the first insulating layer. Materials exemplified as the material forming the first insulating layer can be given. In the method for manufacturing a semiconductor device according to the third or fourth aspect of the present invention, the material forming the second insulating layer is silicon nitride (S
iN) is desirable, but not limited to this. In short, the second insulating layer is formed from a material having etching selectivity between the first insulating layer and the second insulating layer. do it.

【００４０】層間膜を構成する材料は、絶縁性を有し、
製膜が容易で、下地である第１あるいは第２の絶縁層と
の密着性が優れる膜であれば、材料的に特に制限はな
い。特に、層間膜は、支持基板と張り合わされるもので
あるが故に、支持基板と密着性に優れる材料から成るこ
とが好ましい。層間膜を構成する材料として、例えば、
酸化シリコン（ＳｉＯ2）、ＳＯＧ、ＰＳＧ、ＢＰＳＧ
等を挙げることができる。その他、９００〜１３００゜
Ｃ程度の耐熱性を有するものであれば有機高分子材料を
用いることもできる。尚、層間膜は、多層構造を有して
いてもよく、例えば、ＣＶＤ法等により平坦な酸化シリ
コン膜を所定の膜厚で製膜した後、この酸化シリコン膜
上に他の絶縁膜を更に積層させることによって形成する
こともできる。The material constituting the interlayer film has an insulating property,
There is no particular limitation on the material as long as the film can be easily formed and has excellent adhesion to the first or second insulating layer as a base. In particular, since the interlayer film is bonded to the support substrate, it is preferable that the interlayer film be made of a material having excellent adhesion to the support substrate. As a material constituting the interlayer film, for example,
Silicon oxide (SiO 2 ), SOG, PSG, BPSG
And the like. In addition, an organic polymer material having a heat resistance of about 900 to 1300 ° C. can be used. Note that the interlayer film may have a multilayer structure. For example, after a flat silicon oxide film is formed to a predetermined thickness by a CVD method or the like, another insulating film is further formed on the silicon oxide film. It can also be formed by stacking.

【００４１】導電材料層を構成する材料として、不純物
がドープされた導電性のポリシリコン、アルミニウム、
アルミニウム合金、銅、銅合金、タングステン、タング
ステン合金を例示することができるが、中でも、導電性
のポリシリコンであることが望ましい。ポリシリコンに
不純物をドープする方法として、ポリシリコンを形成す
るための材料中に不純物を予め混合しておく方法や、ポ
リシリコン層を形成した後、例えば、イオン注入法によ
り不純物をドープする方法を挙げることができる。導電
材料層は、材料に応じて、ＣＶＤ法、スパッタリング
法、真空蒸着法等により形成することができる。As a material constituting the conductive material layer, conductive polysilicon doped with impurities, aluminum,
Examples thereof include aluminum alloy, copper, copper alloy, tungsten, and tungsten alloy. Among them, conductive polysilicon is preferable. As a method of doping impurities into polysilicon, there is a method of mixing impurities in a material for forming polysilicon in advance, or a method of doping impurities by an ion implantation method after forming a polysilicon layer. Can be mentioned. The conductive material layer can be formed by a CVD method, a sputtering method, a vacuum evaporation method, or the like depending on the material.

【００４２】本発明において導電材料層を構成する材料
を導電性のポリシリコンとする場合、本発明の第１の態
様若しくは第２の態様に係る半導体装置の製造方法にお
いては、前記工程（Ｅ）において、第１の絶縁層上方の
導電材料層を研磨した後、第１の絶縁層上方に残存した
導電性のポリシリコンから成る導電材料層を熱酸化する
ことが好ましく、本発明の第３の態様若しくは第４の態
様に係る半導体装置の製造方法においては、前記工程
（Ｆ）において、第２の絶縁層上の導電材料層を研磨し
た後、第２の絶縁層上に残存した導電性のポリシリコン
から成る導電材料層を熱酸化することが好ましい。これ
によって、第２の絶縁層上に残存した導電材料層は酸化
シリコン層となり、第２の絶縁層上に残存した導電材料
層が実質的に除去され、第２の絶縁層上に残存した導電
材料層に起因した、例えば短絡の発生を防止することが
できる。In the present invention, when the material constituting the conductive material layer is conductive polysilicon, in the method of manufacturing a semiconductor device according to the first or second aspect of the present invention, the step (E) Preferably, after polishing the conductive material layer above the first insulating layer, the conductive material layer made of conductive polysilicon remaining above the first insulating layer is thermally oxidized. In the method for manufacturing a semiconductor device according to the aspect or the fourth aspect, in the step (F), after polishing the conductive material layer on the second insulating layer, the conductive material remaining on the second insulating layer is polished. Preferably, the conductive material layer made of polysilicon is thermally oxidized. Thereby, the conductive material layer remaining on the second insulating layer becomes a silicon oxide layer, the conductive material layer remaining on the second insulating layer is substantially removed, and the conductive material layer remaining on the second insulating layer is removed. For example, the occurrence of a short circuit caused by the material layer can be prevented.

【００４３】本発明の第１の態様若しくは第２の態様に
係る半導体装置の製造方法において、前記工程（Ｅ）
は、また、本発明の第３の態様若しくは第４の態様に係
る半導体装置の製造方法において、前記工程（Ｆ）は、
導電材料層を化学的機械的研磨法（ＣＭＰ法）に基づき
研磨する工程とすることができる。In the method of manufacturing a semiconductor device according to the first aspect or the second aspect of the present invention, the step (E)
Also, in the method for manufacturing a semiconductor device according to the third or fourth aspect of the present invention, the step (F) includes:
A step of polishing the conductive material layer based on a chemical mechanical polishing method (CMP method) can be employed.

【００４４】本発明の第１の態様若しくは第２の態様に
係る半導体装置の製造方法において、前記工程（Ｈ）
は、また、本発明の第３の態様若しくは第４の態様に係
る半導体装置の製造方法において、前記工程（Ｉ）は、
基板の裏面から基板を所定量研削する工程と、基板の研
削面の研削痕と研削ダメージを除去する研磨工程と、基
板の研磨面に局所プラズマエッチング法によるＰＡＣＥ
（Plasma Assisted Chemical Etching）加工を施す工程
と、基板のＰＡＣＥ加工面を選択研磨する工程から成る
ことが好ましい。In the method of manufacturing a semiconductor device according to the first aspect or the second aspect of the present invention, the step (H)
Also, in the method for manufacturing a semiconductor device according to the third or fourth aspect of the present invention, the step (I) includes:
A step of grinding a predetermined amount of the substrate from the back surface of the substrate, a polishing step of removing grinding marks and grinding damage on the ground surface of the substrate, and a PACE by local plasma etching on the polished surface of the substrate.
(Plasma Assisted Chemical Etching) processing and a step of selectively polishing the PACE processed surface of the substrate are preferable.

【００４５】本発明の半導体装置の製造方法において
は、バックゲート電極を内蔵するＳＯＩ層の製造に特徴
を有し、特に、第１の絶縁層に設けられた開口部内にバ
ックゲート電極が形成され、しかも、バックゲート電極
を形成する際に、同時に表面の平坦化を行い、その上に
比較的厚さの薄い平坦な層間膜を形成し、層間膜を介し
て基板と支持基板との張り合わせを行うので、従来の半
導体装置の製造方法と異なり、平坦化層としての厚いポ
リシリコン膜や酸化シリコン膜を形成する必要がない。The method of manufacturing a semiconductor device according to the present invention has a feature in manufacturing an SOI layer having a back gate electrode built therein. In particular, the back gate electrode is formed in an opening provided in the first insulating layer. Moreover, when the back gate electrode is formed, the surface is planarized at the same time, a relatively thin flat interlayer film is formed thereon, and the substrate and the supporting substrate are bonded via the interlayer film. Therefore, unlike the conventional method for manufacturing a semiconductor device, there is no need to form a thick polysilicon film or a silicon oxide film as a planarizing layer.

【００４６】[0046]

【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。尚、原則として、半導体装置のゲート電
極長に沿った垂直面（ゲート電極の延びる方向と直角の
垂直面）で基板等を切断したときの状態を図面に示す。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings based on embodiments of the present invention (hereinafter, abbreviated as embodiments). Note that, in principle, a state in which a substrate or the like is cut along a vertical plane (vertical plane perpendicular to the direction in which the gate electrode extends) along the gate electrode length of the semiconductor device is shown in the drawings.

【００４７】（実施の形態１）実施の形態１の半導体装
置の製造方法は、本発明の第１の態様に係る半導体装置
の製造方法に関する。実施の形態１により製造されたＳ
ＯＩ基板の模式的な一部断面図を、図３の（Ｃ）に示
す。このＳＯＩ基板は、シリコン半導体基板から成る支
持基板１９上に形成された酸化シリコン（ＳｉＯ2）か
ら成る層間膜１８と、層間膜１８上に形成されたバック
ゲート電極１７と、バックゲート電極用ゲート絶縁層に
相当する第２の絶縁層１５上に形成された第１の絶縁層
（埋め込み酸化膜）１３と、第１の絶縁層１３の凹部に
形成されたＳＯＩ層（活性層）１０Ａとから構成されて
いる。ＳＯＩ層１０Ａに、ゲート電極等の各種半導体素
子を形成することにより、所望のＳＯＩ型半導体装置を
製造することができる。(Embodiment 1) The method for manufacturing a semiconductor device according to Embodiment 1 relates to the method for manufacturing a semiconductor device according to the first aspect of the present invention. S manufactured according to the first embodiment
FIG. 3C is a schematic partial cross-sectional view of the OI substrate. This SOI substrate includes an interlayer film 18 made of silicon oxide (SiO 2 ) formed on a support substrate 19 made of a silicon semiconductor substrate, a back gate electrode 17 formed on the interlayer film 18, and a gate for the back gate electrode. The first insulating layer (buried oxide film) 13 formed on the second insulating layer 15 corresponding to the insulating layer and the SOI layer (active layer) 10A formed in the concave portion of the first insulating layer 13 It is configured. By forming various semiconductor elements such as a gate electrode on the SOI layer 10A, a desired SOI semiconductor device can be manufactured.

【００４８】以下、実施の形態１の半導体装置の製造方
法を、半導体基板等の模式的な一部断面図である図１〜
図４を参照しながら説明するが、実施の形態１において
は、基板に形成された凸部上の絶縁層の所定の領域に基
板に達するバックゲート電極形成用の開口部を形成する
工程を含み、更に、開口部内を含む絶縁層上にＣＶＤ法
により酸化シリコンから成る第２の絶縁層を形成する工
程を含む。Hereinafter, a method for manufacturing a semiconductor device according to the first embodiment will be described with reference to FIGS.
As will be described with reference to FIG. 4, the first embodiment includes a step of forming an opening for forming a back gate electrode reaching a substrate in a predetermined region of an insulating layer on a projection formed on the substrate. And forming a second insulating layer made of silicon oxide on the insulating layer including the inside of the opening by a CVD method.

【００４９】［工程−１００］先ず、結晶性に優れる単
結晶シリコン半導体基板から成る基板１０を準備する。
そして、基板１０の表面（おもてめん）に凹凸部１１，
１２を形成する。具体的には、図１の（Ａ）に示すよう
に、基板１０の表面に、例えば、トレンチ法などによ
り、リソグラフィ技術及びドライエッチング技術に基づ
き、例えば、深さが６０ｎｍ〜１２０ｎｍの凹部（溝
部）１１を５００μｍ間隔で形成する。尚、凸部１２
は、将来、ＳＯＩ層（活性層）として残り、凹部１１内
に形成される第１の絶縁層１３によって素子分離が行わ
れる。[Step-100] First, a substrate 10 made of a single crystal silicon semiconductor substrate having excellent crystallinity is prepared.
Then, the irregularities 11,
12 is formed. Specifically, as shown in FIG. 1A, a concave portion (groove portion) having a depth of, for example, 60 nm to 120 nm is formed on the surface of the substrate 10 based on a lithography technique and a dry etching technique by, for example, a trench method. ) 11 are formed at intervals of 500 μm. In addition, the protrusion 12
Will remain as an SOI layer (active layer) in the future, and element isolation will be performed by the first insulating layer 13 formed in the recess 11.

【００５０】［工程−１１０］次に、基板１０の凹凸部
１１，１２が形成された表面上に、第１の絶縁層１３を
形成する（図１の（Ｂ）参照）。第１の絶縁層１３は、
後の研磨工程において、研磨ストッパーとしても機能す
る。第１の絶縁層１３としては、製膜や研磨平坦化が容
易で、第２の絶縁層との密着性に優れ、第１の絶縁層１
３を構成する材料が、基板１０を構成する物質（実施の
形態１においてはシリコン）に対して研磨選択性を有す
る層であれば、特に、材料的に制限はなく、従来の半導
体装置に用いられる絶縁材料を用いることができる。第
１の絶縁層は、構成する材料に依存して、熱酸化法ある
いはＣＶＤ法等により形成することができる。実施の形
態１では、製膜が容易で、絶縁特性に優れ、また、汎用
性の点から、例えば、熱酸化法、ＨＴＯ法、ＣＶＤ法等
を用いて、厚さ０．３μｍ程度の酸化シリコン（ＳｉＯ
2）から成る第１の絶縁層１３を形成する。[Step-110] Next, a first insulating layer 13 is formed on the surface of the substrate 10 on which the uneven portions 11 and 12 are formed (see FIG. 1B). The first insulating layer 13
In a later polishing step, it also functions as a polishing stopper. As the first insulating layer 13, film formation and polishing and flattening are easy, the adhesion to the second insulating layer is excellent, and the first insulating layer 1 is formed.
If the material constituting 3 is a layer having polishing selectivity with respect to the substance constituting the substrate 10 (silicon in the first embodiment), there is no particular limitation on the material, and the material used for a conventional semiconductor device is not limited. Used insulating material can be used. The first insulating layer can be formed by a thermal oxidation method, a CVD method, or the like depending on a constituent material. In the first embodiment, a silicon oxide having a thickness of about 0.3 μm is formed by using, for example, a thermal oxidation method, an HTO method, a CVD method, or the like from the viewpoint of easy film formation, excellent insulating properties, and versatility. (SiO
2 ) forming a first insulating layer 13;

【００５１】［工程−１２０］その後、基板１０に形成
された凸部１２上の第１の絶縁層１３の所定の領域に、
所定の深さを有するバックゲート電極形成用の開口部１
４を形成する（図１の（Ｃ）参照）。具体的には、図示
しないレジスト膜を全面に形成し、バックゲート電極を
形成すべき領域のみ除去して得られたレジストパターン
をエッチング用マスクとして用い、基板１０に形成され
た凸部１２上の第１の絶縁層１３の所定の領域に、基板
１０に達するバックゲート電極形成用の開口部１４をエ
ッチング法に基づき形成する。開口部１４の形成のため
の第１の絶縁層１３のエッチングは、第１の絶縁層１３
に比べて基板１０のエッチングが十分に遅いようなエッ
チング液又はエッチングガスを選択し、第１の絶縁層１
３がエッチングされ、基板１０でエッチングが停止する
ような条件で行う。こうして、制御された所望の寸法及
び深さを有する開口部１４を形成することができる。[Step-120] Thereafter, a predetermined region of the first insulating layer 13 on the convex portion 12 formed on the substrate 10 is
Opening 1 for forming a back gate electrode having a predetermined depth
4 (see FIG. 1C). Specifically, a resist film (not shown) is formed on the entire surface, and a resist pattern obtained by removing only a region where a back gate electrode is to be formed is used as an etching mask. An opening 14 for forming a back gate electrode reaching the substrate 10 is formed in a predetermined region of the first insulating layer 13 based on an etching method. The etching of the first insulating layer 13 for forming the opening 14 is performed by the first insulating layer 13.
An etching solution or an etching gas is selected so that the etching of the substrate 10 is sufficiently slower than that of the first insulating layer 1.
3 is etched, and the etching is performed on the substrate 10 under the condition that the etching is stopped. In this way, an opening 14 having a controlled desired size and depth can be formed.

【００５２】［工程−１３０］次に、少なくとも開口部
１４の底面に、具体的には、開口部１４内を含む第１の
絶縁層１３上に、ＣＶＤ法に基づき酸化シリコンから成
る第２の絶縁層１５を形成する（図１の（Ｄ）参照）。
より具体的には、実施の形態１においては、開口部１４
内を含む第１の絶縁層１３上に、即ち、第１の絶縁層１
３上、並びに、開口部１４の底面及び側面部に、厚さ５
０ｎｍ程度の酸化シリコン（ＳｉＯ2）から成る第２の
絶縁層１５をＣＶＤ法にて形成する。[Step-130] Next, a second layer made of silicon oxide is formed on at least the bottom surface of the opening 14, specifically, on the first insulating layer 13 including the inside of the opening 14 by the CVD method. An insulating layer 15 is formed (see FIG. 1D).
More specifically, in the first embodiment, the opening 14
On the first insulating layer 13 including the inside, that is, the first insulating layer 1
3 and the bottom and side surfaces of the opening 14
A second insulating layer 15 made of silicon oxide (SiO 2 ) of about 0 nm is formed by a CVD method.

【００５３】［工程−１４０］その後、バックゲート電
極形成のために、開口部１４内を含む第２の絶縁層１５
上に導電材料層１６を形成する（図２の（Ａ）参照）。
この場合、バックゲート電極の電気抵抗を下げるため
に、不純物がドープされた導電性のポリシリコンを用い
ることが好ましい。不純物をドープする方法としては、
ポリシリコンを形成するための材料中に不純物を予め混
合しておく方法や、ポリシリコン層を形成した後、例え
ば、イオン注入法により不純物をドープする方法があ
る。実施の形態１では、例えば、シラン化合物ガス及び
Ｂ2Ｈ6を原料ガスとして用いるＣＶＤ法により、ホウ素
濃度が１×１０20／ｃｍ3程度の導電性のポリシリコン
から成る導電材料層１６を厚さ０．３μｍ程度に堆積さ
せる。[Step-140] Thereafter, the second insulating layer 15 including the inside of the opening 14 is formed to form a back gate electrode.
A conductive material layer 16 is formed thereon (see FIG. 2A).
In this case, it is preferable to use conductive polysilicon doped with impurities in order to reduce the electric resistance of the back gate electrode. As a method of doping impurities,
There are a method in which impurities are previously mixed in a material for forming polysilicon, and a method in which impurities are doped by, for example, ion implantation after forming a polysilicon layer. In the first embodiment, for example, the conductive material layer 16 made of conductive polysilicon having a boron concentration of about 1 × 10 20 / cm 3 is formed by a CVD method using a silane compound gas and B 2 H 6 as source gases. It is deposited to a thickness of about 0.3 μm.

【００５４】［工程−１５０］次いで、第２の絶縁層１
５を研磨ストッパーとして、第１の絶縁層１３の上方の
導電材料層１６を研磨することによって、具体的には、
第２の絶縁層１５上の導電材料層１６を研磨して平坦化
することによって、開口部１４内にバックゲート電極１
７を形成する（図２の（Ｂ）参照）。導電材料層１６の
研磨は、導電材料層１６は研磨されるが、第２の絶縁層
１５は研磨されない条件で行うことが好ましい。例え
ば、不織布基材クロスから成る研磨パッドと、エチレン
ジアミン等の研磨スラリーを用いる化学的機械的研磨法
（ＣＭＰ法）により、導電材料層１６の表面のみを選択
的に研磨することができる。尚、研磨スラリーは、導電
材料層１６に比べて第２の絶縁層１５の研磨が十分に遅
いものであれば、他の研磨材を使用することもできる。
以上のようにして、開口部１４内に、表面が平坦なバッ
クゲート電極１７を形成することができる。[Step-150] Next, the second insulating layer 1
By polishing the conductive material layer 16 above the first insulating layer 13 using 5 as a polishing stopper, specifically,
By polishing and flattening the conductive material layer 16 on the second insulating layer 15, the back gate electrode 1 is formed in the opening 14.
7 (see FIG. 2B). The polishing of the conductive material layer 16 is preferably performed under such a condition that the conductive material layer 16 is polished but the second insulating layer 15 is not polished. For example, only the surface of the conductive material layer 16 can be selectively polished by a chemical mechanical polishing method (CMP method) using a polishing pad formed of a nonwoven fabric substrate cloth and a polishing slurry of ethylenediamine or the like. As the polishing slurry, another polishing material can be used as long as polishing of the second insulating layer 15 is sufficiently slower than that of the conductive material layer 16.
As described above, the back gate electrode 17 having a flat surface can be formed in the opening 14.

【００５５】［工程−１６０］次に、層間膜１８を全面
に形成する。具体的には、図２の（Ｃ）に示すように、
第２の絶縁層１５及びバックゲート電極１７上に層間膜
１８を形成する。実施の形態１では、支持基板１９とし
てシリコン半導体基板を用いるので、シリコン半導体基
板と特に密着性に優れる酸化シリコン（ＳｉＯ2）から
成る層間膜１８を、熱酸化法又はＣＶＤ法等を用いて厚
さ０．３μｍ程度で形成する。[Step-160] Next, an interlayer film 18 is formed on the entire surface. Specifically, as shown in FIG.
An interlayer film 18 is formed on the second insulating layer 15 and the back gate electrode 17. In the first embodiment, since a silicon semiconductor substrate is used as the support substrate 19, the interlayer film 18 made of silicon oxide (SiO 2 ) having particularly excellent adhesion to the silicon semiconductor substrate is formed with a thickness using a thermal oxidation method or a CVD method. It is formed with a thickness of about 0.3 μm.

【００５６】層間膜１８は平坦な表面を有する第２の絶
縁層１５及びバックゲート電極１７上に形成されるの
で、均一で表面が平坦な膜となる。従って、原則として
表面を平坦化することなく、張り合わせ可能な面を有す
る絶縁膜となっている。製膜された層間膜１８の表面に
細かい凹凸（ヘイズ、Haze）が存在する場合がある。こ
のような場合には、例えば、ポリウレタン発泡体（不織
布タイプの連続発泡体）から成る研磨パッドを用い、平
均粒径４０ｎｍのコロイダルシリカから成る研磨スラリ
ーを用いるＣＭＰ法により、層間膜１８の表面の研磨、
平坦化を行うことが好ましい。Since the interlayer film 18 is formed on the second insulating layer 15 having a flat surface and the back gate electrode 17, the film has a uniform and flat surface. Therefore, in principle, the insulating film has a surface that can be bonded without flattening the surface. Fine irregularities (haze) may be present on the surface of the formed interlayer film 18. In such a case, the surface of the interlayer film 18 is subjected to a CMP method using a polishing pad made of a polyurethane foam (a non-woven fabric type continuous foam) and a polishing slurry made of colloidal silica having an average particle diameter of 40 nm. Polishing,
Preferably, planarization is performed.

【００５７】［工程−１７０］次いで、層間膜１８を介
して、基板１０と支持基板１９とを張り合わせる（図３
の（Ａ）参照）。具体的には、支持基板１９を準備し、
支持基板１９の一方の面と、半導体基板１０の層間膜１
８の表面とを重ね合わせる。支持基板１９として、実施
の形態１においては、結晶性に優れる単結晶シリコンか
ら成る半導体基板を用いる。[Step-170] Next, the substrate 10 and the support substrate 19 are bonded together via the interlayer film 18 (FIG. 3).
(A)). Specifically, a support substrate 19 is prepared,
One surface of the support substrate 19 and the interlayer film 1 of the semiconductor substrate 10
8 and superimpose on the surface. In the first embodiment, a semiconductor substrate made of single crystal silicon having excellent crystallinity is used as support substrate 19.

【００５８】重ね合わせは、通常、室温で行うが、重ね
合わせの前に、張り合わせ面の洗浄等を十分に行い、張
り合わせ時に気泡発生の原因となるパーティクル等の付
着がないようにしておくことが好ましい。また、張り合
わせ面にＯＨ基が存在して重ね合わせ時に接合が十分に
行われる表面状態とすることが好ましい。そのために、
例えば、ポリウレタン発泡体（スェードタイプの連続発
泡体）から成る研磨パッドを用い、平均粒径４０ｎｍの
コロイダルシリカから成る研磨スラリーを用いるＣＭＰ
法により、支持基板１９の表面の研磨、平坦化を行い、
支持基板１９の表面の面粗さをＲa＝０．４ｎｍレベル
に仕上げることが好ましい。次いで、支持基板１９の表
面をＲＣＡ洗浄することが好ましい。例えば、ＲＣＡ洗
浄液として、ＮＨ3：Ｈ2Ｏ2：Ｈ2Ｏ＝１：２：７の割合
で混合した溶液を用いることができる。洗浄後、表面を
スピン方式で乾燥することが好ましい。温度を上げて乾
燥すると、表面のＯＨ基が減少し、接合力が低下する虞
がある。The superposition is usually carried out at room temperature, but before the superposition, it is necessary to sufficiently clean the bonding surface so as to prevent the adhesion of particles or the like which may cause bubbles during the bonding. preferable. Further, it is preferable that the OH group be present on the bonding surface so that the bonding is sufficiently performed at the time of superposition. for that reason,
For example, CMP using a polishing pad made of polyurethane foam (a continuous foam of suede type) and a polishing slurry made of colloidal silica having an average particle diameter of 40 nm
Polishing and flattening of the surface of the support substrate 19 by the method
It is preferable to finish the surface roughness of the support substrate 19 to a level of Ra = 0.4 nm. Next, it is preferable that the surface of the support substrate 19 be subjected to RCA cleaning. For example, a solution mixed at a ratio of NH 3 : H 2 O 2 : H 2 O = 1: 2: 7 can be used as the RCA cleaning solution. After washing, the surface is preferably dried by a spin method. When the temperature is increased and dried, OH groups on the surface decrease, and there is a possibility that the bonding strength may decrease.

【００５９】基板１０の層間膜１８表面と支持基板１９
とを重ね合わせた後、酸素ガス又は窒素ガス雰囲気で、
８００〜１３００゜Ｃ、３０〜１２０分間の加熱処理す
ることにより、強固な接合状態を形成することができ
る。その後、外周部分の未接合部分の面取りを行う。The surface of the interlayer film 18 of the substrate 10 and the supporting substrate 19
After overlapping with, in an oxygen gas or nitrogen gas atmosphere,
By performing heat treatment at 800 to 1300 ° C. for 30 to 120 minutes, a strong bonding state can be formed. After that, the unjoined portion of the outer peripheral portion is chamfered.

【００６０】［工程−１８０］次いで、基板１０の表面
に形成された凹部１１の底部の第１の絶縁層１３が露出
するように、基板１０の裏面から基板１０を平坦に研磨
する。具体的には、先ず、基板１０の裏面から基板１０
を研削する。研削は、図４の（Ａ）に示すように、研削
のダメージが活性層となるＳＯＩ層に到達しない厚さま
で行う。尚、研削は、例えば、ダイヤモンド砥石を用
い、砥石番手＃２０００程度の砥石を使用し、砥石を高
速回転（例えば３０００ｒｐｍ）させながら行うことが
できる。[Step-180] Next, the substrate 10 is polished flat from the back surface of the substrate 10 so that the first insulating layer 13 at the bottom of the concave portion 11 formed on the surface of the substrate 10 is exposed. Specifically, first, the substrate 10
Grinding. Grinding is performed to such a thickness that the damage of the grinding does not reach the SOI layer serving as the active layer, as shown in FIG. The grinding can be performed, for example, using a diamond grindstone, using a grindstone having a grindstone number of about # 2000, and rotating the grindstone at a high speed (for example, 3000 rpm).

【００６１】次に、基板１０の裏面から、基板１０の鏡
面研磨、ＰＡＣＥ加工を行う。研削は、研削速度が早
く、研削面の精度も良いが、ダイヤモンド砥石による基
板へのダメージが大きく、研削面の粗さも粗い（図４の
（Ａ）参照）。それ故、半導体装置を形成するのに適さ
ない。従って、図４の（Ａ）に示すように、面粗さ及び
ダメージを除去するために、研削においては、最終的
に、凹部１１の底部（図では上面）の上方に厚さ７μｍ
程度の基板１０を残す。その後、基板１０における研削
痕を除去するために、厚さ３μｍ程度の鏡面研磨を行う
（図４の（Ｂ）参照）。鏡面研磨は、例えば、第１の絶
縁層１３が酸化シリコンから構成されている場合、不織
布基材クロスの研磨パッドと粒径８０ｎｍ程度のコロイ
ダルシリカを用いて、ＣＭＰ法に基づき一定の圧力を加
えながら行うことができる。Next, mirror polishing and PACE processing of the substrate 10 are performed from the back surface of the substrate 10. In the grinding, the grinding speed is high and the precision of the ground surface is good, but the damage to the substrate by the diamond grindstone is large, and the roughness of the ground surface is rough (see FIG. 4A). Therefore, it is not suitable for forming a semiconductor device. Therefore, as shown in FIG. 4A, in order to remove the surface roughness and damage, in the grinding, finally, a thickness of 7 μm is formed above the bottom (upper surface in the figure) of the concave portion 11.
About 10 substrates 10 are left. Thereafter, in order to remove grinding marks on the substrate 10, mirror polishing with a thickness of about 3 μm is performed (see FIG. 4B). In the mirror polishing, for example, when the first insulating layer 13 is made of silicon oxide, a constant pressure is applied based on the CMP method using a polishing pad of a nonwoven fabric substrate cloth and colloidal silica having a particle size of about 80 nm. Can be done while.

【００６２】更に、図３の（Ｂ）及び図４の（Ｃ）に示
すように、第１の絶縁層１３上の基板１０の厚さを均一
にするために、局所プラズマエッチング法によるＰＡＣ
Ｅ加工を行う。こうして、研磨後の第１の絶縁層１３上
の基板１０の厚さを、２００±５０ｎｍの極めて均一な
厚さに仕上げることができる。Further, as shown in FIGS. 3B and 4C, in order to make the thickness of the substrate 10 on the first insulating layer 13 uniform, a PAC by local plasma etching is used.
Perform E processing. Thus, the thickness of the substrate 10 on the first insulating layer 13 after polishing can be finished to a very uniform thickness of 200 ± 50 nm.

【００６３】次いで、図３の（Ｃ）に示すように、第１
の絶縁層１３上に残された基板１０を更に選択研磨して
段差分だけ残し、所望の厚さ（例えば、５０±５ｎｍ程
度）のＳＯＩ層（活性層）１０Ａを有するＳＯＩ基板を
製造することができる。選択研磨は、不織布基材クロス
の研磨パッドとエチレンジアミン等を用いたＣＭＰ法に
より行うことができる。エチレンジアミンは、シリコン
は研磨するが酸化シリコンは殆ど研磨しない性質を有
し、第１の絶縁層１３が研磨ストッパーとしての役割を
果たすので、基板１０の表面に形成された凹部１１の底
部（図では上面）の第１の絶縁層１３が露出した時点で
研磨が停止する。こうして、凹凸部１１，１２の段差分
の厚さを有する安定した薄いＳＯＩ層（活性層）１０Ａ
を得ることができる。尚、研磨材としては、シリコンと
第１の絶縁層との研磨レートが十分大きなものであれ
ば、エチレンジアミンに限定されることなく、種々の研
磨材を用いることができる。Next, as shown in FIG.
The substrate 10 left on the insulating layer 13 is further selectively polished to leave a step difference, and to manufacture an SOI substrate having an SOI layer (active layer) 10A having a desired thickness (for example, about 50 ± 5 nm). Can be. The selective polishing can be performed by a CMP method using a polishing pad of a nonwoven fabric substrate cloth and ethylenediamine or the like. Ethylenediamine has the property of polishing silicon but hardly polishing silicon oxide, and since the first insulating layer 13 serves as a polishing stopper, the bottom of the concave portion 11 formed on the surface of the substrate 10 (in FIG. Polishing is stopped when the first insulating layer 13 (upper surface) is exposed. Thus, a stable and thin SOI layer (active layer) 10A having a thickness of a step difference between the uneven portions 11 and 12 is obtained.
Can be obtained. The abrasive is not limited to ethylenediamine, and various abrasives can be used as long as the polishing rate between silicon and the first insulating layer is sufficiently high.

【００６４】［工程−１９０］その後、得られたＳＯＩ
基板を用いて、ＳＯＩ層（活性層）１０Ａ上にゲート電
極を形成し、ＳＯＩ層１０Ａにソース／ドレイン領域を
形成し、全面に層間絶縁層を形成した後、各種配線を形
成することにより、所望のＳＯＩ型半導体装置を製造す
ることができる。[Step-190] Then, the obtained SOI
Using a substrate, a gate electrode is formed on the SOI layer (active layer) 10A, source / drain regions are formed on the SOI layer 10A, an interlayer insulating layer is formed on the entire surface, and various wirings are formed. A desired SOI semiconductor device can be manufactured.

【００６５】尚、［工程−１３０］において、図５の
（Ａ）に示すように、開口部１４の底面の露出した基板
１０の表面に、熱酸化法により酸化シリコン（Ｓｉ
Ｏ2）から成る第２の絶縁層１５を形成することもでき
る。熱酸化法による場合、一層良質な膜厚のバックゲー
ト電極用ゲート絶縁膜を得ることができる。この場合に
は、第１の絶縁層１３は、導電材料層１６に対して研磨
選択性を有することが望ましい。そして、［工程−１５
０］においては、第１の絶縁層１３を研磨ストッパーと
して、第１の絶縁層１３の上方の導電材料層１６をＣＭ
Ｐ法にて研磨することによって、具体的には、第１の絶
縁層１３上の導電材料層１６を研磨することによって、
導電材料層１６を平坦化する。In [Step-130], as shown in FIG. 5A, the surface of the substrate 10 where the bottom of the opening 14 is exposed is covered with silicon oxide (Si) by a thermal oxidation method.
A second insulating layer 15 made of O 2 ) may be formed. In the case of using the thermal oxidation method, a gate insulating film for a back gate electrode having a better film thickness can be obtained. In this case, it is desirable that the first insulating layer 13 has polishing selectivity with respect to the conductive material layer 16. Then, [Step-15]
0], the first insulating layer 13 is used as a polishing stopper, and the conductive material layer 16 above the first insulating layer 13 is
By polishing by the P method, specifically, by polishing the conductive material layer 16 on the first insulating layer 13,
The conductive material layer 16 is planarized.

【００６６】あるいは又、第２の絶縁層１５の形成を省
略し、図５の（Ｂ）に示すように、［工程−１２０］に
おいて、基板１０に形成された凸部１２上の第１の絶縁
層１３の所定の領域に、基板１０上に所定の厚さを有す
る第１の絶縁層１３が残されるように第１の絶縁層１３
をエッチングすることによって、バックゲート電極形成
用の開口部１４を形成してもよい。この場合、基板１０
上に残された所定の厚さを有する第１の絶縁層１３が、
バックゲート電極用ゲート絶縁膜として機能する。そし
て、［工程−１５０］においては、第１の絶縁層１３を
研磨ストッパーとして、第１の絶縁層１３の上方の導電
材料層１６をＣＭＰ法にて研磨することによって、具体
的には、第１の絶縁層１３上の導電材料層１６を研磨す
ることによって、導電材料層１６を平坦化する。Alternatively, the formation of the second insulating layer 15 is omitted, and as shown in FIG. 5B, in [Step-120], the first insulating layer 15 on the convex portion 12 formed on the substrate 10 is formed. In a predetermined region of the insulating layer 13, the first insulating layer 13 having a predetermined thickness is left on the substrate 10.
May be formed to form an opening 14 for forming a back gate electrode. In this case, the substrate 10
The first insulating layer 13 having a predetermined thickness left thereon is
Functions as a gate insulating film for a back gate electrode. Then, in [Step-150], the conductive material layer 16 above the first insulating layer 13 is polished by a CMP method using the first insulating layer 13 as a polishing stopper. The conductive material layer 16 on the one insulating layer 13 is polished to flatten the conductive material layer 16.

【００６７】実施の形態１にて得られる半導体装置は、
バックゲート電極を有し、薄く膜厚均一性に優れたＳＯ
Ｉ層（活性層）に形成され、また、優れた素子分離特性
を有する。従って、実施の形態１で得られたＳＯＩ型半
導体装置は、高集積化、低消費電力化、高速化等を達成
することができる。The semiconductor device obtained in the first embodiment is
SO with back gate electrode, thin and excellent in film thickness uniformity
It is formed on the I layer (active layer) and has excellent element isolation characteristics. Therefore, the SOI semiconductor device obtained in Embodiment 1 can achieve high integration, low power consumption, high speed, and the like.

【００６８】（実施の形態２）実施の形態２は、本発明
の第２の態様に係る半導体装置の製造方法に関する。実
施の形態２は、実施の形態１の半導体装置の製造方法の
変形であり、所謂スマート・カット法にて得られたＳＯ
Ｉ基板に半導体装置を製造する。具体的には、実施の形
態１の［工程−１６０］と［工程−１７０］との間で、
基板１０の所定の深さの位置に剥離層２０を形成する工
程を含み、実施の形態１の［工程−１８０］において、
基板１０の剥離層２０から、裏面側の基板１０の部分を
剥離した後、基板１０の表面に形成された凹部１１の底
部の第１の絶縁層１３が露出するように、剥離後の基板
１０の裏面から基板１０を平坦に研磨する。基板１０の
所定の深さの位置に剥離層２０を形成する工程は、基板
１０の所定の深さに水素イオンをイオン注入する工程か
ら成る。剥離層２０を形成することによって、ＳＯＩ層
（活性層）の形成が容易となり、しかも、シリコン半導
体基板の剥離した残部を再利用することができる。Embodiment 2 Embodiment 2 relates to a method for manufacturing a semiconductor device according to the second aspect of the present invention. Second Embodiment A second embodiment is a modification of the method of manufacturing the semiconductor device of the first embodiment, and is an SO method obtained by a so-called smart cut method.
A semiconductor device is manufactured on an I substrate. Specifically, between [Step-160] and [Step-170] in the first embodiment,
The method includes a step of forming the release layer 20 at a position at a predetermined depth of the substrate 10, and in [Step-180] of the first embodiment,
After the portion of the substrate 10 on the back side is separated from the separation layer 20 of the substrate 10, the separated substrate 10 is exposed so that the first insulating layer 13 at the bottom of the concave portion 11 formed on the surface of the substrate 10 is exposed. The substrate 10 is polished flat from the back surface of the substrate. The step of forming the peeling layer 20 at a position of a predetermined depth of the substrate 10 includes a step of implanting hydrogen ions into the substrate 10 at a predetermined depth. By forming the peeling layer 20, the SOI layer (active layer) can be easily formed, and the remaining peeled portion of the silicon semiconductor substrate can be reused.

【００６９】以下、実施の形態２の半導体装置の製造方
法を、基板等の模式的な一部断面図である図６及び図７
を参照して説明する。The method of manufacturing the semiconductor device according to the second embodiment will now be described with reference to FIGS.
This will be described with reference to FIG.

【００７０】［工程−２００］先ず、実施の形態１の
［工程−１００］〜［工程−１６０］と同様の工程を実
施することによって、図２の（Ｃ）に示した構造を得る
ことができる。[Step-200] First, by performing the same steps as [Step-100] to [Step-160] of the first embodiment, the structure shown in FIG. 2C can be obtained. it can.

【００７１】［工程−２１０］次いで、図６の（Ａ）に
示すように、層間膜１８の上方から水素イオンを基板１
０にイオン注入することによって、基板１０の所定の深
さの位置に剥離層２０を形成する。剥離層２０は、研磨
ストッパーとして形成された第１の絶縁層１３の下方１
μｍ以内に形成することが好ましい。実施の形態２にお
いては、剥離層２０を、第１の絶縁層１３の下方０．２
μｍ前後に形成する。第１の絶縁層１３の下方０．２μ
ｍ前後のシリコン層は、研磨とり代として残される。
尚、剥離層２０よりも上方（第１の絶縁層側）の基板の
部分を参照番号１０Ｂで示し、剥離層２０よりも下方の
基板の部分を参照番号１０Ｃで示す。[Step-210] Then, as shown in FIG. 6A, hydrogen ions are applied to the substrate 1 from above the interlayer film 18.
The release layer 20 is formed at a position at a predetermined depth of the substrate 10 by ion implantation to zero. The release layer 20 is located below the first insulating layer 13 formed as a polishing stopper.
It is preferable to form it within μm. In the second embodiment, the release layer 20 is formed at a level of 0.2 below the first insulating layer 13.
It is formed around μm. 0.2 μ below the first insulating layer 13
The silicon layer of about m is left as a polishing allowance.
The portion of the substrate above the release layer 20 (on the side of the first insulating layer) is denoted by reference numeral 10B, and the portion of the substrate below the release layer 20 is denoted by reference numeral 10C.

【００７２】［工程−２２０］次いで、図６の（Ｂ）に
示すように、支持基板１９を準備し、支持基板１９の一
方の面と、層間膜１８の表面とを重ね合わせる。支持基
板１９として、実施の形態２では、単結晶シリコンから
成る半導体基板を用いる。重ね合わせは、通常、室温で
行われるが、重ね合わせの前に張り合わせ面を十分に洗
浄することによって、張り合わせ時に気泡発生の原因と
なるパーティクル等の付着がないようにしておくことが
好ましい。また、張り合わせ面にＯＨ基が存在して重ね
合わせ時に接合が十分に行われるような表面状態にして
おくことが好ましい。両基板を重ね合わせた後、４００
゜Ｃで３０〜１２０分間の加熱処理を施す。その後、６
００゜Ｃで熱処理を行い、図７の（Ａ）に示すように、
基板１０を剥離層２０から基板１０Ｂと基板１０Ｃとに
分離させる。次いで、酸素ガス又は窒素ガス雰囲気下、
８００〜１１００゜Ｃで、３０分〜１２０分の熱処理を
更に行うことによって、基板１０Ｂと支持基板１９の強
固な接合状態を得ることができる。[Step-220] Next, as shown in FIG. 6B, a support substrate 19 is prepared, and one surface of the support substrate 19 and the surface of the interlayer film 18 are overlapped. In the second embodiment, a semiconductor substrate made of single crystal silicon is used as support substrate 19. The superposition is usually performed at room temperature, but it is preferable that the bonding surface is sufficiently washed before the superposition so that particles or the like that cause generation of air bubbles during the superposition are not attached. In addition, it is preferable that the surface state is such that OH groups are present on the bonding surface and bonding is sufficiently performed at the time of superposition. After superimposing both substrates, 400
Perform heat treatment at ゜ C for 30 to 120 minutes. Then 6
Heat treatment is performed at 00 ° C., and as shown in FIG.
The substrate 10 is separated from the release layer 20 into the substrate 10B and the substrate 10C. Next, under an oxygen gas or nitrogen gas atmosphere,
By further performing a heat treatment at 800 to 1100 ° C. for 30 to 120 minutes, a strong bonded state between the substrate 10B and the support substrate 19 can be obtained.

【００７３】シリコン半導体基板内に水素イオンをイオ
ン注入すると、水素の固溶限が低いため、シリコン中で
マイクロキャビティが生成し、一種の多孔質構造となる
ことが知られている（例えば、A. van Veen, et. al.,
MRS Symposium Proceeding,Vol.107 pp449, 1988 等参
照）。また、張り合わせた後に、熱処理を行うと、オス
トワルトライプニングにより、注入面（剥離層境界面）
に沿って、マイクロクラックが伝播し、シリコン半導体
基板を容易に分離することができることが知られている
（M. Bruel, Electron. Lett., Vol.31 No. 14, pp1201
(1995) 参照）。実施の形態２は、この現象を利用して
いる。尚、基板１０の剥離残部である基板１０Ｃは、表
面を研磨し、面粗さを小さくすることにより再利用する
ことができる。It is known that, when hydrogen ions are implanted into a silicon semiconductor substrate, since the solid solubility of hydrogen is low, a microcavity is formed in silicon and a kind of porous structure is formed (for example, A . van Veen, et. al.,
MRS Symposium Proceeding, Vol. 107 pp449, 1988, etc.). In addition, if heat treatment is performed after bonding, the injection surface (exfoliation layer boundary surface) due to Ostwald tripping
It is known that a microcrack propagates along the surface and can easily separate the silicon semiconductor substrate (M. Bruel, Electron. Lett., Vol. 31 No. 14, pp1201).
(1995)). Embodiment 2 utilizes this phenomenon. The substrate 10C, which is the remaining portion of the substrate 10 after peeling, can be reused by polishing the surface and reducing the surface roughness.

【００７４】［工程−２３０］次いで、薄いＳＯＩ層
（活性層）を得るために、剥離後の基板１０Ｂの選択研
磨を行う。この選択研磨は、不織布基材クロスの研磨パ
ッドと、シリコン−酸化シリコン間に研磨選択性を持つ
研磨液、例えば、エチレンジアミンを用いたＣＭＰ法に
基づき行うことができる。この場合、研磨液に砥粒を加
えることにより、表面粗さも改善され、第１の絶縁層１
３の表面が露出する高さで研磨を停止させることができ
る（図７の（Ｂ）参照）。[Step-230] Next, in order to obtain a thin SOI layer (active layer), the substrate 10B after the peeling is selectively polished. This selective polishing can be performed based on a CMP method using a polishing liquid having a polishing selectivity between the silicon-silicon oxide and the polishing pad of the nonwoven fabric substrate cloth, for example, ethylenediamine. In this case, by adding abrasive grains to the polishing liquid, the surface roughness is also improved, and the first insulating layer 1
Polishing can be stopped at a height where the surface of No. 3 is exposed (see FIG. 7B).

【００７５】［工程−２４０］その後、得られたＳＯＩ
基板を用いて、ＳＯＩ層（活性層）１０Ａ上にゲート電
極を形成し、ＳＯＩ層１０Ａにソース／ドレイン領域を
形成し、全面に層間絶縁層を形成した後、各種配線を形
成することにより、所望のＳＯＩ型半導体装置を製造す
ることができる。[Step-240] Then, the obtained SOI
Using a substrate, a gate electrode is formed on the SOI layer (active layer) 10A, source / drain regions are formed on the SOI layer 10A, an interlayer insulating layer is formed on the entire surface, and various wirings are formed. A desired SOI semiconductor device can be manufactured.

【００７６】実施の形態２においては、［工程−１３
０］と同様の工程において、開口部１４の底面に露出し
た基板１０の表面に、熱酸化法により酸化シリコン（Ｓ
ｉＯ2）から成る第２の絶縁層１５を形成することもで
きる。この場合には、第１の絶縁層１３は、導電材料層
１６に対して研磨選択性を有することが望ましい。そし
て、［工程−１５０］と同様の工程においては、第１の
絶縁層１３を研磨ストッパーとして、第１の絶縁層１３
の上方の導電材料層１６をＣＭＰ法にて研磨することに
よって、具体的には、第１の絶縁層１３上の導電材料層
１６を研磨することによって、導電材料層１６を平坦化
する。In the second embodiment, [Step-13
0], the surface of the substrate 10 exposed on the bottom surface of the opening 14 is coated with silicon oxide (S
A second insulating layer 15 made of iO 2 ) can also be formed. In this case, it is desirable that the first insulating layer 13 has polishing selectivity with respect to the conductive material layer 16. Then, in a step similar to [Step-150], the first insulating layer 13 is used as a polishing stopper.
By polishing the conductive material layer 16 above the first insulating layer 13 by the CMP method, specifically, by polishing the conductive material layer 16 on the first insulating layer 13, the conductive material layer 16 is planarized.

【００７７】あるいは又、第２の絶縁層１５の形成を省
略し、［工程−１２０］と同様の工程において、基板１
０に形成された凸部１２上の第１の絶縁層１３の所定の
領域に、基板１０上に所定の厚さを有する第１の絶縁層
１３が残されるように第１の絶縁層１３をエッチングす
ることによって、バックゲート電極形成用の開口部１４
を形成してもよい。この場合、基板１０上に残された所
定の厚さを有する第１の絶縁層１３が、バックゲート電
極用ゲート絶縁膜として機能する。そして、［工程−１
５０］と同様の工程においては、第１の絶縁層１３を研
磨ストッパーとして、第１の絶縁層１３の上方の導電材
料層１６をＣＭＰ法にて研磨することによって、具体的
には、第１の絶縁層１３上の導電材料層１６を研磨する
ことによって、導電材料層１６を平坦化する。Alternatively, the formation of the second insulating layer 15 is omitted, and in the same step as [Step-120], the substrate 1
The first insulating layer 13 having a predetermined thickness is left on the substrate 10 in a predetermined region of the first insulating layer 13 on the convex portion 12 formed at 0. By etching, the opening 14 for forming the back gate electrode is formed.
May be formed. In this case, the first insulating layer 13 having a predetermined thickness left on the substrate 10 functions as a gate insulating film for a back gate electrode. Then, [Step-1
50], the conductive material layer 16 above the first insulating layer 13 is polished by a CMP method using the first insulating layer 13 as a polishing stopper. The conductive material layer 16 on the insulating layer 13 is polished to flatten the conductive material layer 16.

【００７８】実施の形態２では、第２の絶縁層１５を形
成し、層間膜１８を形成した後、水素イオンをイオン注
入することにより、基板１０の内部に剥離層２０を形成
する。従って、実施の形態２によれば、張り合わせ工程
の後の基板１０Ｂの研削工程を大幅に短縮、簡略化する
ことができる。また、剥離された基板の残部１０Ｃを、
表面を平坦化して再利用に供することができるので、製
造コストを大幅に低減することができる。In the second embodiment, after the second insulating layer 15 is formed and the interlayer film 18 is formed, hydrogen ions are implanted to form the peeling layer 20 inside the substrate 10. Therefore, according to the second embodiment, the grinding step of substrate 10B after the laminating step can be significantly shortened and simplified. Further, the remaining portion 10C of the peeled substrate is
Since the surface can be flattened and reused, the manufacturing cost can be significantly reduced.

【００７９】（実施の形態３）実施の形態３も、実施の
形態１の変形である。実施の形態１の［工程−１５０］
において第２の絶縁層１５上の導電材料層１６を研磨す
ることによって開口部１４内にバックゲート電極１７を
形成するとき、図８に模式的な部分平面図を示すよう
に、導電材料層１６の研磨残１６Ａが残る場合がある。
このような導電材料層１６の研磨残１６Ａが存在する
と、バックゲート電極１７間に短絡が発生する。導電材
料層１６の研磨残１６Ａが存在しないように導電材料層
１６を余りに過剰に研磨すると、所謂ディッシング現象
が発生し、残したい導電材料層１６の厚さ、即ち、バッ
クゲート電極１７の厚さの制御が困難となり、その結
果、バックゲート電極１７の抵抗値に変動が生ずる虞が
ある。尚、図８においては、各領域を明確にするために
斜線を付した。(Embodiment 3) Embodiment 3 is also a modification of Embodiment 1. [Step-150] of the first embodiment
When the back gate electrode 17 is formed in the opening 14 by polishing the conductive material layer 16 on the second insulating layer 15 in FIG. 8, as shown in a schematic partial plan view in FIG. Polishing residue 16A may remain.
When the polishing residue 16A of the conductive material layer 16 exists, a short circuit occurs between the back gate electrodes 17. If the conductive material layer 16 is excessively polished so that the polishing residue 16A of the conductive material layer 16 does not exist, a so-called dishing phenomenon occurs, and the thickness of the conductive material layer 16 to be retained, that is, the thickness of the back gate electrode 17, Is difficult to control, and as a result, the resistance value of the back gate electrode 17 may fluctuate. In FIG. 8, each region is hatched to clarify each region.

【００８０】実施の形態３における半導体装置の製造方
法においては、実施の形態１の［工程−１５０］と同様
の工程において、第２の絶縁層１５上方の導電材料層１
６を研磨した後、第２の絶縁層１５上に残存した導電性
のポリシリコンから成る導電材料層１６Ａを熱酸化す
る。これによって、導電材料層１６の研磨残１６Ａが実
質的に取り除かれる。以下、実施の形態３の半導体装置
の製造方法を、半導体基板等の模式的な一部断面図であ
る図９及び図１０を参照しながら説明する。In the method of manufacturing a semiconductor device according to the third embodiment, the conductive material layer 1 above second insulating layer 15 is formed in the same step as [Step-150] of the first embodiment.
After polishing 6, conductive material layer 16 </ b> A made of conductive polysilicon remaining on second insulating layer 15 is thermally oxidized. Thereby, the polishing residue 16A of the conductive material layer 16 is substantially removed. Hereinafter, a method for manufacturing a semiconductor device according to the third embodiment will be described with reference to FIGS. 9 and 10 which are schematic partial cross-sectional views of a semiconductor substrate and the like.

【００８１】［工程−３００］先ず、実施の形態１の
［工程−１００］〜［工程−１５０］と同様の工程を実
施する。尚、実施の形態１の［工程−１００］、［工程
−１１０］、［工程−１２０］、［工程−１３０］、
［工程−１４０］及び［工程−１５０］と同様の工程に
より、それぞれ、図９の（Ａ）、（Ｂ）、（Ｃ）及び
（Ｄ）、並びに、図１０の（Ａ）及び（Ｂ）に示す構造
を得ることができる。［工程−１５０］と同様の工程の
完了時、場合によっては、図１０の（Ｂ）に示すよう
に、導電材料層１６の一部１６Ａが第２の絶縁層１５上
に残ることがある。尚、［工程−１５０］と同様の工程
においては、導電材料層１６を若干過剰に研磨すること
が（即ち、所謂ディッシング現象を発生させること
が）、後述する理由により、望ましい。また、［工程−
１００］と同様の工程を完了した後、第１の絶縁層１３
を平坦化することは、研磨ストッパーが存在しないの
で、平坦化後の第１の絶縁層１３の厚さにバラツキが生
じ、第１の絶縁層１３の絶縁耐圧等の特性に劣化が生じ
るので、現在の技術では困難な場合が多い。[Step-300] First, the same steps as [Step-100] to [Step-150] of the first embodiment are performed. In addition, [Step-100], [Step-110], [Step-120], [Step-130],
By the same steps as [Step-140] and [Step-150], (A), (B), (C) and (D) in FIG. 9 and (A) and (B) in FIG. Can be obtained. At the completion of the same step as the [Step-150], in some cases, a portion 16A of the conductive material layer 16 may remain on the second insulating layer 15, as shown in FIG. In the same step as [Step-150], it is desirable that the conductive material layer 16 is slightly polished (that is, a so-called dishing phenomenon is generated) for the reason described later. Also, [Step-
100], the first insulating layer 13
Is flattened because the polishing stopper does not exist, the thickness of the flattened first insulating layer 13 varies, and the characteristics such as the dielectric strength of the first insulating layer 13 deteriorate. Current technology is often difficult.

【００８２】［工程−３１０］次に、第１の絶縁層１３
の上方（具体的には、第２の絶縁層１５上）に残存した
導電性のポリシリコンから成る導電材料層１６Ａを熱酸
化することによって、酸化シリコン膜１６Ｂとする。開
口部１４内を埋めた導電材料層１６の表面も酸化されて
酸化シリコン膜１６Ｃとなるが、開口部１４内を埋めた
導電材料層１６の厚さは０．３μｍ程度であるので、全
く問題は生じない。こうして得られた状態を、図１０の
（Ｃ）に示す。尚、図１０の（Ｃ）においては、研磨残
の導電材料層１６Ａ等の酸化による厚さ変化の状態の図
示は模式的なものである。[Step-310] Next, the first insulating layer 13
(Specifically, on the second insulating layer 15), the conductive material layer 16A made of conductive polysilicon is thermally oxidized to form a silicon oxide film 16B. The surface of the conductive material layer 16 filling the opening 14 is also oxidized to form a silicon oxide film 16C. However, since the thickness of the conductive material layer 16 filling the opening 14 is about 0.3 μm, there is no problem. Does not occur. The state obtained in this way is shown in FIG. Note that, in FIG. 10C, the illustration of a state in which the thickness of the unpolished conductive material layer 16A and the like changes due to oxidation is schematic.

【００８３】厚さ「１」の酸化シリコン膜を形成するた
めには、厚さ「０．４５」のポリシリコン層が必要とさ
れる。例えば、凸部１２と凹部１１との間の段差を６０
ｎｍ、第２の絶縁層１５の厚さを６０ｎｍ、研磨残の導
電材料層１６Ａの厚さが２７ｎｍとなるように、導電材
料層１６を研磨した場合、酸化によって形成される酸化
シリコン膜の厚さは６０ｎｍとなる。第２の絶縁層１５
の頂面と開口部１４内の導電材料層１６の頂面との段差
が１２ｎｍとなるように、図１０の（Ｂ）に示した状態
における開口部１４内の導電材料層１６をディッシング
状態とすれば、即ち、［工程−１５０］と同様の工程に
おいて導電材料層１６を若干過剰に研磨すれば、第２の
絶縁層１５の頂面と酸化シリコン膜１６Ｃの頂面は、ほ
ぼ同一平面内にある状態となる。In order to form a silicon oxide film having a thickness of “1”, a polysilicon layer having a thickness of “0.45” is required. For example, the step between the convex portion 12 and the concave portion 11 is 60
When the conductive material layer 16 is polished such that the thickness of the second insulating layer 15 is 60 nm and the thickness of the unpolished conductive material layer 16A is 27 nm, the thickness of the silicon oxide film formed by oxidation is The length is 60 nm. Second insulating layer 15
The conductive material layer 16 in the opening 14 in the state shown in FIG. 10B is brought into a dishing state so that the step between the top surface of the substrate and the top surface of the conductive material layer 16 in the opening 14 becomes 12 nm. In other words, if the conductive material layer 16 is slightly polished in the same step as [Step-150], the top surface of the second insulating layer 15 and the top surface of the silicon oxide film 16C are substantially in the same plane. State.

【００８４】［工程−３２０］以降、実施の形態１の
［工程−１６０］〜［工程−１９０］を経ることによっ
て、所望のＳＯＩ型半導体装置を製造することができ
る。[Step-320] After that, through [Step-160] to [Step-190] of the first embodiment, a desired SOI type semiconductor device can be manufactured.

【００８５】実施の形態３においても、［工程−１３
０］と同様の工程において、開口部１４の底面に露出し
た基板１０の表面に、熱酸化法により酸化シリコン（Ｓ
ｉＯ2）から成る第２の絶縁層１５を形成することもで
きる。この場合には、第１の絶縁層１３は、導電材料層
１６に対して研磨選択性を有することが望ましい。そし
て、［工程−１５０］と同様の工程においては、第１の
絶縁層１３を研磨ストッパーとして、第１の絶縁層１３
の上方の導電材料層１６をＣＭＰ法にて研磨することに
よって、具体的には、第１の絶縁層１３上の導電材料層
１６を研磨することによって、導電材料層１６を平坦化
する。In the third embodiment, [Step-13]
0], the surface of the substrate 10 exposed on the bottom surface of the opening 14 is coated with silicon oxide (S
A second insulating layer 15 made of iO 2 ) can also be formed. In this case, it is desirable that the first insulating layer 13 has polishing selectivity with respect to the conductive material layer 16. Then, in a step similar to [Step-150], the first insulating layer 13 is used as a polishing stopper.
By polishing the conductive material layer 16 above the first insulating layer 13 by the CMP method, specifically, by polishing the conductive material layer 16 on the first insulating layer 13, the conductive material layer 16 is planarized.

【００８６】あるいは又、第２の絶縁層１５の形成を省
略し、［工程−１２０］と同様の工程において、基板１
０に形成された凸部１２上の第１の絶縁層１３の所定の
領域に、基板１０上に所定の厚さを有する第１の絶縁層
１３が残されるように第１の絶縁層１３をエッチングす
ることによって、バックゲート電極形成用の開口部１４
を形成してもよい。この場合、基板１０上に残された所
定の厚さを有する第１の絶縁層１３が、バックゲート電
極用ゲート絶縁膜として機能する。そして、［工程−１
５０］と同様の工程においては、第１の絶縁層１３を研
磨ストッパーとして、第１の絶縁層１３の上方の導電材
料層１６をＣＭＰ法にて研磨することによって、具体的
には、第１の絶縁層１３上の導電材料層１６を研磨する
ことによって、導電材料層１６を平坦化する。Alternatively, the formation of the second insulating layer 15 is omitted, and in the same step as [Step-120], the substrate 1
The first insulating layer 13 having a predetermined thickness is left on the substrate 10 in a predetermined region of the first insulating layer 13 on the convex portion 12 formed at 0. By etching, the opening 14 for forming the back gate electrode is formed.
May be formed. In this case, the first insulating layer 13 having a predetermined thickness left on the substrate 10 functions as a gate insulating film for a back gate electrode. Then, [Step-1
50], the conductive material layer 16 above the first insulating layer 13 is polished by a CMP method using the first insulating layer 13 as a polishing stopper. The conductive material layer 16 on the insulating layer 13 is polished to flatten the conductive material layer 16.

【００８７】また、実施の形態３において、張り合わせ
工程の前に、実施の形態２と同様にして、水素イオンを
基板の内部にイオン注入して、基板１０内に剥離層２０
を形成してもよい。具体的には、実質的に実施の形態２
と同様の方法を採用すればよいので、詳細な説明は省略
する。In the third embodiment, before the bonding step, hydrogen ions are implanted into the substrate in the same manner as in the second embodiment, so that the release layer 20 is formed in the substrate 10.
May be formed. Specifically, Embodiment 2
Since a method similar to that described above may be employed, a detailed description thereof will be omitted.

【００８８】（実施の形態４）実施の形態４は、本発明
の第３の態様に係る半導体装置の製造方法に関する。実
施の形態３においては、先ず、第１の絶縁層を形成し、
次いで、その上に第２の絶縁層を形成した後、第１の絶
縁層をエッチングストッパーとして第２の絶縁層をエッ
チングすることにより、バックゲート電極用ゲート絶縁
膜を形成する。Embodiment 4 Embodiment 4 relates to a method for manufacturing a semiconductor device according to the third aspect of the present invention. In the third embodiment, first, a first insulating layer is formed,
Next, after a second insulating layer is formed thereover, the second insulating layer is etched using the first insulating layer as an etching stopper to form a gate insulating film for a back gate electrode.

【００８９】以下、実施の形態４の半導体装置の製造方
法を、半導体基板等の模式的な一部断面図である図１１
及び図１２を参照しながら説明する。A method of manufacturing a semiconductor device according to the fourth embodiment will be described below with reference to FIG.
This will be described with reference to FIG.

【００９０】［工程−４００］先ず、基板１０の表面に
凹凸部１１，１２を形成する。具体的には、実施の形態
１と同様に、基板１０を準備し、基板１０の表面に凹凸
部１１，１２を形成する。具体的には、基板１０の表面
に、例えば、トレンチ法などにより、例えば、深さが１
２ｎｍ〜６０ｎｍの凹部（溝部）１１を５００μｍ間隔
で形成する。[Step-400] First, the uneven portions 11 and 12 are formed on the surface of the substrate 10. Specifically, as in the first embodiment, the substrate 10 is prepared, and the uneven portions 11 and 12 are formed on the surface of the substrate 10. Specifically, for example, a depth of 1 is formed on the surface of the substrate 10 by a trench method or the like.
Depressions (grooves) 11 of 2 nm to 60 nm are formed at intervals of 500 μm.

【００９１】［工程−４１０］次に、基板１０の凹凸部
１１，１２が形成された表面上に、第１の絶縁層１３を
形成する。実施の形態４では、ＳｉＨ4−Ｏ2を原料ガス
として用いたＣＶＤ法により、厚さ０．１μｍ程度の酸
化シリコン（ＳｉＯ2）から成る第１の絶縁層１３を形
成する。[Step-410] Next, a first insulating layer 13 is formed on the surface of the substrate 10 on which the uneven portions 11 and 12 are formed. In the fourth embodiment, a first insulating layer 13 made of silicon oxide (SiO 2 ) having a thickness of about 0.1 μm is formed by a CVD method using SiH 4 —O 2 as a source gas.

【００９２】［工程−４２０］その後、第１の絶縁層１
３上に第２の絶縁層１５を形成する。具体的には、例え
ばＳｉＨ4−ＮＨ3を原料ガスとして用いたＣＶＤ法によ
り窒化シリコン（ＳｉＮ）から成る厚さ０．３μｍ程度
の第２の絶縁層１５を形成する。第２の絶縁層１５の厚
さは、バックゲート電極の厚さを確保できるだけの厚さ
とする必要がある。こうして、図１１の（Ａ）に示す構
造を得ることができる。[Step-420] Then, the first insulating layer 1
The second insulating layer 15 is formed on 3. Specifically, for example, the second insulating layer 15 of silicon nitride (SiN) having a thickness of about 0.3 μm is formed by a CVD method using SiH 4 —NH 3 as a source gas. The thickness of the second insulating layer 15 needs to be large enough to secure the thickness of the back gate electrode. Thus, the structure shown in FIG. 11A can be obtained.

【００９３】［工程−４３０］次いで、基板１０に形成
された凸部１２上の第２の絶縁層１５の所定の領域に、
第１の絶縁層１３に達するバックゲート電極形成用の開
口部１４を形成する（図１１の（Ｂ）参照）。具体的に
は、図示しないレジスト膜を全面に形成し、バックゲー
ト電極を形成する領域のみを除去し、その後、このレジ
ストパターンをマスクとして用いて、窒化シリコン（Ｓ
ｉＮ）から成る第２の絶縁層１５をエッチングすること
によって、開口部１４を形成する。開口部１４の形成の
ための第２の絶縁層１５のエッチングは、窒化シリコン
（ＳｉＮ）から成る第２の絶縁層１５のエッチング速度
に比べて、酸化シリコンから成る第１の絶縁層１３のエ
ッチングが十分に遅いようなエッチング液又はエッチン
グガスを選択し、第２の絶縁層１５がエッチングされ、
且つ、第１の絶縁層１３上で停止するようなエッチング
条件で行う。こうして、制御された寸法と厚さの開口部
１４を形成することができる。[Step-430] Next, a predetermined region of the second insulating layer 15 on the convex portion 12 formed on the substrate 10 is
An opening 14 for forming a back gate electrode reaching the first insulating layer 13 is formed (see FIG. 11B). Specifically, a resist film (not shown) is formed on the entire surface, only the region where the back gate electrode is to be formed is removed, and then, using this resist pattern as a mask, silicon nitride (S
The opening 14 is formed by etching the second insulating layer 15 made of iN). The etching of the second insulating layer 15 for forming the opening 14 is performed at a higher etching rate than that of the second insulating layer 15 made of silicon nitride (SiN). The second insulating layer 15 is etched by selecting an etching solution or an etching gas that is sufficiently slow.
In addition, the etching is performed under such an etching condition as to stop on the first insulating layer 13. In this way, an opening 14 having a controlled size and thickness can be formed.

【００９４】［工程−４４０］その後、実施の形態１の
［工程−１４０］と同様にして、開口部１４内を含む第
２の絶縁層１５上に導電材料層１６を形成する（図１１
の（Ｃ）参照）。[Step-440] Then, a conductive material layer 16 is formed on the second insulating layer 15 including the inside of the opening 14 in the same manner as in [Step-140] of the first embodiment (FIG. 11).
(C)).

【００９５】［工程−４５０］次に、第２の絶縁層１５
上の導電材料層１６をＣＭＰ法にて研磨することによっ
て、開口部１４内にバックゲート電極１７を形成する。
導電材料層１６の研磨は、導電材料層１６は研磨される
が、第２の絶縁層１５は研磨されない条件で行うことが
好ましい。研磨スラリーとしては、導電材料層１６に比
べて窒化シリコン（ＳｉＮ）から成る第２の絶縁層１５
の研磨が十分に遅いものであれば、種々の研磨材を使用
することができる。以上のようにして、図１２の（Ａ）
に示すように、表面が平坦なバックゲート電極１７を形
成することができる。[Step-450] Next, the second insulating layer 15
The back gate electrode 17 is formed in the opening 14 by polishing the upper conductive material layer 16 by the CMP method.
The polishing of the conductive material layer 16 is preferably performed under such a condition that the conductive material layer 16 is polished but the second insulating layer 15 is not polished. As the polishing slurry, the second insulating layer 15 made of silicon nitride (SiN) is used as compared with the conductive material layer 16.
Various abrasives can be used as long as the polishing is sufficiently slow. As described above, FIG.
As shown in (1), the back gate electrode 17 having a flat surface can be formed.

【００９６】［工程−４６０］その後、実施の形態１の
［工程−１６０］と同様にして、層間膜１８を全面に形
成した後、実施の形態１の［工程−１７０］と同様にし
て、層間膜１８を介して、基板１０と支持基板１９とを
張り合わせる（図１２の（Ｂ）参照）。次に、実施の形
態１の［工程−１８０］と同様にして、基板１０の表面
に形成された凹部１１の底部の第１の絶縁層１３が露出
するように、基板１０の裏面から基板１０を平坦に研磨
する（図１２の（Ｃ）参照）。[Step-460] After that, an interlayer film 18 is formed on the entire surface in the same manner as in [Step-160] of the first embodiment, and then in the same manner as in [Step-170] of the first embodiment. The substrate 10 and the support substrate 19 are bonded via the interlayer film 18 (see FIG. 12B). Next, in the same manner as in [Step-180] of the first embodiment, the substrate 10 is removed from the rear surface of the substrate 10 so that the first insulating layer 13 at the bottom of the recess 11 formed on the surface of the substrate 10 is exposed. Is polished flat (see FIG. 12C).

【００９７】［工程−４７０］その後、得られたＳＯＩ
基板を用いて、ＳＯＩ層（活性層）１０Ａ上にゲート電
極を形成し、ＳＯＩ層１０Ａにソース／ドレイン領域を
形成し、全面に層間絶縁層を形成した後、各種配線を形
成することにより、所望のＳＯＩ型半導体装置を製造す
ることができる。[Step-470] Then, the obtained SOI
Using a substrate, a gate electrode is formed on an SOI layer (active layer) 10A, source / drain regions are formed on the SOI layer 10A, an interlayer insulating layer is formed on the entire surface, and then various wirings are formed. A desired SOI semiconductor device can be manufactured.

【００９８】実施の形態４で得られる半導体装置は、実
施の形態１と同様に、バックゲート電極１７を有し、膜
厚均一性に優れたＳＯＩ層（活性層）１０Ａに形成さ
れ、また、優れた素子分離特性を有する。従って、実施
の形態４で得られる半導体装置は、高集積化、低消費電
力化、高速化等を達成することができる。The semiconductor device obtained in the fourth embodiment has a back gate electrode 17 and is formed on an SOI layer (active layer) 10A having excellent film thickness uniformity, similarly to the first embodiment. It has excellent element isolation characteristics. Therefore, the semiconductor device obtained in Embodiment 4 can achieve high integration, low power consumption, high speed, and the like.

【００９９】尚、実施の形態４において、張り合わせ工
程の前に、実施の形態２と同様にして、水素イオンを基
板の内部にイオン注入して、基板１０内に剥離層２０を
形成してもよい。具体的には、実質的に実施の形態２と
同様の方法を採用すればよいので、詳細な説明は省略す
る。In the fourth embodiment, hydrogen ions may be implanted into the substrate to form the peeling layer 20 in the substrate 10 in the same manner as in the second embodiment before the bonding step. Good. Specifically, since a method substantially similar to that of the second embodiment may be adopted, a detailed description is omitted.

【０１００】また、実施の形態４においても、実施の形
態３と同様に、［工程−４５０］に引き続き、第２の絶
縁層１５上方の導電材料層１６を研磨した後、第２の絶
縁層１５上に残存した導電性のポリシリコンから成る導
電材料層１６Ａを熱酸化することによって、導電材料層
１６の研磨残１６Ａを実質的に取り除くことができる。In the fourth embodiment, similarly to the third embodiment, after [Step-450], the conductive material layer 16 above the second insulating layer 15 is polished, and then the second insulating layer is polished. By thermally oxidizing conductive material layer 16A made of conductive polysilicon remaining on 15, polishing residue 16A of conductive material layer 16 can be substantially removed.

【０１０１】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明した半導体装置の構造、
使用した材料等は例示であり、適宜変更することができ
る。Although the present invention has been described based on the embodiments, the present invention is not limited to these embodiments. Structure of the semiconductor device described in the embodiment of the invention,
The materials and the like used are merely examples, and can be changed as appropriate.

【０１０２】また、例えば、実施の形態３にて説明し
た、絶縁層上の導電材料層１６の研磨残１６Ａの熱酸化
による実質的な除去を、バックゲート電極を有さないＳ
ＯＩ型半導体装置の製造方法に適用することができる。
参考までに、基板等の模式的な一部断面図である図１３
及び図１４を参照して、このような半導体装置の製造方
法を、以下、説明する。Further, for example, the substantial removal of the polished residue 16A of the conductive material layer 16 on the insulating layer by thermal oxidation described in the third embodiment is performed by using the S without the back gate electrode.
The present invention can be applied to a method of manufacturing an OI type semiconductor device.
For reference, FIG. 13 is a schematic partial cross-sectional view of a substrate or the like.
A method of manufacturing such a semiconductor device will be described below with reference to FIG.

【０１０３】先ず、実施の形態１の［工程−１００］、
［工程−１１０］及び［工程−１４０］と同様の工程を
実施する。尚、実施の形態１の［工程−１００］、［工
程−１１０］及び［工程−１４０］と同様の工程によ
り、それぞれ、図１３の（Ａ）、（Ｂ）及び（Ｃ）に示
す構造を得ることができる。尚、［工程−１４０］と同
様の工程において、導電材料層の代わりにポリシリコン
層１１６を形成する。ポリシリコン層１１６は平坦化用
膜として機能する。ポリシリコン層１１６は導電性を有
していなくともよい。尚、［工程−１００］と同様の工
程を完了した後、絶縁層１１３を平坦化することは、研
磨ストッパーが存在しないので、平坦化後の絶縁層１１
３の厚さにバラツキが生じ、絶縁層１１３の絶縁耐圧等
の特性に劣化が生じるので、現在の技術では困難な場合
が多い。First, [Step-100] of the first embodiment,
Steps similar to [Step-110] and [Step-140] are performed. By the same steps as [Step-100], [Step-110] and [Step-140] of the first embodiment, the structures shown in FIGS. 13A, 13B and 13C are respectively obtained. Obtainable. In the same step as [Step-140], a polysilicon layer 116 is formed instead of the conductive material layer. The polysilicon layer 116 functions as a planarizing film. The polysilicon layer 116 does not have to have conductivity. It should be noted that planarizing the insulating layer 113 after completing the same step as [Step-100] is equivalent to removing the planarized insulating layer 11 because there is no polishing stopper.
Since the thickness of the insulating layer 3 varies, the characteristics of the insulating layer 113, such as the withstand voltage, are deteriorated.

【０１０４】その後、実施の形態１の［工程−１５０］
と同様の工程を実行する。即ち、絶縁層１１３を研磨ス
トッパーとして、絶縁層１１３の上方のポリシリコン層
１１６を研磨する。ポリシリコン層１１６を、凹凸部１
１，１２の段差の半分程度の厚さとなるように、過剰に
研磨することが、最終的に得られるＳＯＩ基板における
絶縁層１１３と酸化シリコン膜１１６Ｂの頂面を揃える
といった観点から望ましい。こうして、絶縁層１１３及
びポリシリコン層１１６が概ね平坦化される（図１４の
（Ａ）参照）。ポリシリコン層１１６Ａが絶縁層１１３
の凹み内に残存している。次いで、ポリシリコン層１１
６を熱酸化することによって、酸化シリコン膜１１６Ｂ
とする（図１４の（Ｂ）参照）。その後、再度、平坦化
処理を行うことによって、平坦な絶縁層１１３と酸化シ
リコン膜１１６Ｂの頂面を揃える。尚、場合によって
は、ポリシリコン層１１６の熱酸化を省略してもよい
し、再度の平坦化処理を省略してもよい。Thereafter, [Step-150] of the first embodiment.
Steps similar to the above are performed. That is, the polysilicon layer 116 above the insulating layer 113 is polished using the insulating layer 113 as a polishing stopper. The polysilicon layer 116 is formed by
Excessive polishing is desirably performed so as to have a thickness of about half of the steps 1 and 12 from the viewpoint of aligning the top surfaces of the insulating layer 113 and the silicon oxide film 116B in the finally obtained SOI substrate. Thus, the insulating layer 113 and the polysilicon layer 116 are substantially planarized (see FIG. 14A). The polysilicon layer 116A becomes the insulating layer 113
Remains in the recess. Next, the polysilicon layer 11
6 is thermally oxidized to form a silicon oxide film 116B.
(See FIG. 14B). After that, by performing the planarization process again, the top surfaces of the flat insulating layer 113 and the silicon oxide film 116B are aligned. In some cases, the thermal oxidation of the polysilicon layer 116 may be omitted, or the planarization process may be omitted again.

【０１０５】以降、実施の形態１の［工程−１６０］〜
［工程−１９０］を経ることによって、所望のＳＯＩ型
半導体装置を製造することができる。Hereinafter, [Step-160] of Embodiment 1 will be described.
Through [Step-190], a desired SOI semiconductor device can be manufactured.

【０１０６】[0106]

【発明の効果】本発明の半導体装置の製造方法において
は、従来の技術とは異なり、平坦化のためのポリシリコ
ン膜の形成が不要となり、従来、５μｍ程度の厚いポリ
シリコン膜を形成する必要があったものが、０．１〜
０．５μｍ程度の厚さの層間膜を形成すればよい。従っ
て、少量の製膜原料と短い製膜時間で所望のＳＯＩ基板
を作製することができ、大幅に製造コストを削減するこ
とができる。In the method of manufacturing a semiconductor device according to the present invention, unlike the prior art, it is not necessary to form a polysilicon film for flattening, and conventionally, it is necessary to form a polysilicon film as thick as about 5 μm. What was there, 0.1 ~
An interlayer film having a thickness of about 0.5 μm may be formed. Therefore, a desired SOI substrate can be manufactured with a small amount of film forming materials and a short film forming time, and the manufacturing cost can be significantly reduced.

【０１０７】また、従来の技術によれば、大量の製膜原
料ガスを用い、長い製膜時間を要していたため、ＣＶＤ
装置内において、基板の両端のツメと接触していた部分
に突起状にポリシリコンが堆積し、この突起状物を除去
する余分な作業が必要であった。本発明によれば、少量
の製膜原料と短い製膜時間で済むので、かかる突起状物
の生成が殆どなくなる。従って、突起状物を除去する余
分な作業が不要となり、製造工程の簡略化を図ることが
できる。According to the conventional technique, a large amount of film forming material gas is used and a long film forming time is required.
In the apparatus, polysilicon is deposited in a protruding manner on portions of the substrate that are in contact with the claws at both ends, and extra work for removing the protruding material is required. According to the present invention, since a small amount of film forming raw material and a short film forming time are required, the generation of such protrusions is almost eliminated. Therefore, an extra operation for removing the protrusions is not required, and the manufacturing process can be simplified.

【０１０８】また、第１の絶縁層を基板の凸部上端の高
さまで研磨し、平坦化するとき、第１の絶縁層の研磨レ
ートが基板の研磨レートに比して十分大きな研磨剤を用
いることにより、基板の凸部を研磨ストッパーとするこ
とができる。これによって、研磨を確実に基板の凸部で
終了させることができ、研磨が進行しすぎたりすること
がない。When the first insulating layer is polished to the height of the upper end of the convex portion of the substrate and flattened, a polishing agent whose polishing rate of the first insulating layer is sufficiently larger than that of the substrate is used. Thereby, the convex portion of the substrate can be used as a polishing stopper. Thus, the polishing can be surely finished at the convex portion of the substrate, and the polishing does not proceed too much.

【０１０９】更には、平坦化された第１の絶縁層や第２
の絶縁層及びバックゲート電極の上に層間膜を形成する
ので、支持基板の張り合わせ前に層間膜表面の平坦化研
磨が原則として不要となり、研磨のバラツキ要因がなく
なり、張り合わせが安定し、基板張り合わせ歩留の向上
を図ることができる。Further, the planarized first insulating layer and the second insulating layer
Since the interlayer film is formed on the insulating layer and the back gate electrode, flattening and polishing of the interlayer film surface before bonding of the supporting substrate is basically unnecessary, eliminating a variation factor of polishing, stabilizing the bonding, and bonding the substrate. The yield can be improved.

【０１１０】加えて、平坦化された第１の絶縁層や第２
の絶縁層及びバックゲート電極上に均一な膜質の層間膜
を形成するので、十分な絶縁耐圧を得ることができる。
また、張り合わせ面である層間膜を酸化シリコンから構
成すれば、シリコン同志で張り合わせを行う場合に比べ
て（即ち、シリコン半導体基板から成る支持基板とポリ
シリコン膜とを張り合わせる場合に比べて）、酸化シリ
コンから成る層間膜とシリコンとの間で安定した結合が
形成されるので、基板張り合わせ歩留の向上を図ること
ができる。In addition, the planarized first insulating layer and the second
Since an interlayer film having a uniform film quality is formed on the insulating layer and the back gate electrode, a sufficient withstand voltage can be obtained.
Further, when the interlayer film as the bonding surface is made of silicon oxide, compared with the case where bonding is performed by silicon together (that is, compared with the case where the supporting substrate made of a silicon semiconductor substrate and the polysilicon film are bonded). Since a stable bond is formed between the silicon and the interlayer film made of silicon oxide, the yield of bonding the substrates can be improved.

【０１１１】また、ＰＡＣＥ加工を施すことにより、従
来の研削研磨法によって１〜５μｍに薄膜化された基板
の厚さを一層薄くすることができ、極めて薄く、且つ、
均一な厚さのＳＯＩ層を得ることができる。Further, by performing the PACE processing, the thickness of the substrate thinned to 1 to 5 μm by the conventional grinding and polishing method can be further reduced.
An SOI layer having a uniform thickness can be obtained.

【０１１２】更に、本発明の第２若しくは第４の態様に
係る半導体装置の製造方法によれば、本来、研削除去す
べき基板の大部分を剥離、除去することができるので、
研磨時間が大幅に短縮され、研磨、平坦化が容易とな
る。また、剥離された基板の残部は、その表面を再度平
坦化することにより再利用が可能であり、大幅なコスト
削減となる。Further, according to the method of manufacturing a semiconductor device according to the second or fourth aspect of the present invention, most of the substrate to be ground and removed can be peeled and removed.
The polishing time is greatly reduced, and polishing and flattening are facilitated. In addition, the remaining portion of the peeled substrate can be reused by flattening the surface again, resulting in significant cost reduction.

【０１１３】従って、本発明の製造方法によって得られ
た半導体装置は、高集積化、低電力消費化及び高速化等
を達成することができ、しかも、種々のデバイス特性に
優れている。Therefore, the semiconductor device obtained by the manufacturing method of the present invention can achieve high integration, low power consumption, high speed, and the like, and is excellent in various device characteristics.

【０１１４】また、導電材料層を構成する材料を導電性
のポリシリコンとする場合、第１の絶縁層上方の導電材
料層を研磨した後、第１の絶縁層や第２の絶縁層上に残
存した導電性のポリシリコンから成る導電材料層を熱酸
化すれば、第１の絶縁層や第２の絶縁層上に残存した導
電材料層は酸化シリコン層となり、第１の絶縁層や第２
の絶縁層上に残存した導電材料層が実質的に除去され、
第１の絶縁層や第２の絶縁層上に残存した導電材料層に
起因した、例えば短絡の発生を確実に防止することがで
きる。In the case where the material constituting the conductive material layer is conductive polysilicon, the conductive material layer above the first insulating layer is polished and then polished on the first insulating layer and the second insulating layer. When the remaining conductive material layer made of conductive polysilicon is thermally oxidized, the remaining conductive material layer on the first insulating layer or the second insulating layer becomes a silicon oxide layer, and the first insulating layer or the second insulating layer is formed.
The conductive material layer remaining on the insulating layer is substantially removed,
For example, a short circuit caused by the conductive material layer remaining on the first insulating layer or the second insulating layer can be reliably prevented.

【図面の簡単な説明】[Brief description of the drawings]

【図１】発明の実施の形態１の半導体装置の製造方法を
説明するための基板等の模式的な一部断面図である。FIG. 1 is a schematic partial cross-sectional view of a substrate and the like for describing a method for manufacturing a semiconductor device according to a first embodiment of the present invention;

【図２】図１に引き続き、発明の実施の形態１の半導体
装置の製造方法を説明するための基板等の模式的な一部
断面図である。FIG. 2 is a schematic partial cross-sectional view of a substrate and the like for explaining the method for manufacturing the semiconductor device of the first embodiment of the invention, following FIG. 1;

【図３】図２に引き続き、発明の実施の形態１の半導体
装置の製造方法を説明するための基板等の模式的な一部
断面図である。FIG. 3 is a schematic partial cross-sectional view of a substrate and the like for explaining the method for manufacturing the semiconductor device of the first embodiment of the invention, following FIG. 2;

【図４】発明の実施の形態１の半導体装置の製造方法に
おける研磨工程を説明するための基板等の模式的な一部
断面図である。FIG. 4 is a schematic partial cross-sectional view of a substrate and the like for describing a polishing step in the method for manufacturing a semiconductor device according to the first embodiment of the present invention;

【図５】発明の実施の形態１において、開口部の底面に
熱酸化法により酸化シリコンから成る第２の絶縁層を形
成した状態を示す基板等の模式的な一部断面図、及び、
開口部の底面に絶縁層を残した状態を示す基板等の模式
的な一部断面図である。FIG. 5 is a schematic partial cross-sectional view of a substrate or the like showing a state in which a second insulating layer made of silicon oxide is formed on a bottom surface of an opening by a thermal oxidation method in Embodiment 1 of the present invention;
FIG. 4 is a schematic partial cross-sectional view of a substrate or the like showing a state in which an insulating layer is left on a bottom surface of an opening.

【図６】発明の実施の形態２の半導体装置の製造方法を
説明するための基板等の模式的な一部断面図である。FIG. 6 is a schematic partial cross-sectional view of a substrate and the like for describing a method of manufacturing a semiconductor device according to a second embodiment of the present invention;

【図７】図６に引き続き、発明の実施の形態２の半導体
装置の製造方法を説明するための基板等の模式的な一部
断面図である。FIG. 7 is a schematic partial cross-sectional view of a substrate and the like for explaining the method for manufacturing the semiconductor device of the second embodiment of the invention, following FIG. 6;

【図８】発明の実施の形態１の［工程−１５０］におい
て起こり得る問題点を説明するための模式的な部分平面
図及び模式的な一部断面図である。FIG. 8 is a schematic partial plan view and a schematic partial cross-sectional view for describing a problem that may occur in [Step-150] of the first embodiment of the invention.

【図９】発明の実施の形態３の半導体装置の製造方法を
説明するための基板等の模式的な一部断面図である。FIG. 9 is a schematic partial cross-sectional view of a substrate and the like for describing a method of manufacturing a semiconductor device according to a third embodiment of the present invention;

【図１０】図９に引き続き、発明の実施の形態３の半導
体装置の製造方法を説明するための基板等の模式的な一
部断面図である。FIG. 10 is a schematic partial cross-sectional view of a substrate and the like for illustrating the method of manufacturing the semiconductor device according to the third embodiment of the invention, following FIG. 9;

【図１１】発明の実施の形態４の半導体装置の製造方法
を説明するための基板等の模式的な一部断面図である。FIG. 11 is a schematic partial cross-sectional view of a substrate and the like for describing a method of manufacturing a semiconductor device according to a fourth embodiment of the present invention;

【図１２】図１１に引き続き、発明の実施の形態４の半
導体装置の製造方法を説明するための基板等の模式的な
一部断面図である。FIG. 12 is a schematic partial cross-sectional view of a substrate and the like for explaining the method for manufacturing the semiconductor device of the fourth embodiment of the invention, following FIG. 11;

【図１３】発明の実施の形態３にて説明した、絶縁層上
の導電材料層の研磨残の熱酸化による実質的な除去を、
バックゲート電極を有さないＳＯＩ型半導体装置の製造
方法に適用した場合の、基板等の模式的な一部断面参考
図である。FIG. 13 is a view for substantially removing a polishing residue of a conductive material layer on an insulating layer by thermal oxidation described in Embodiment 3 of the present invention;
FIG. 9 is a schematic partial cross-sectional reference view of a substrate or the like when applied to a method for manufacturing an SOI semiconductor device having no back gate electrode.

【図１４】図１３に引き続き、発明の実施の形態３にて
説明した、絶縁層上の導電材料層の研磨残の熱酸化によ
る実質的な除去を、バックゲート電極を有さないＳＯＩ
型半導体装置の製造方法に適用した場合の、基板等の模
式的な一部断面参考図である。FIG. 14 is a view showing a step of substantially removing the polishing residue of the conductive material layer on the insulating layer by thermal oxidation described in the third embodiment of the present invention, following FIG. 13;
FIG. 6 is a schematic partial cross-sectional reference view of a substrate or the like when applied to a method of manufacturing a semiconductor device.

【図１５】従来法−Ａの半導体装置の製造方法を説明す
るための半導体基板等の模式的な一部断面図である。FIG. 15 is a schematic partial cross-sectional view of a semiconductor substrate and the like for describing a method of manufacturing a semiconductor device according to Conventional Method-A.

【図１６】図１５に引き続き、従来法−Ａの半導体装置
の製造方法を説明するための半導体基板等の模式的な一
部断面図である。FIG. 16 is a schematic partial cross-sectional view of a semiconductor substrate and the like for describing a method of manufacturing a semiconductor device according to Conventional Method-A, following FIG. 15;

【図１７】従来法−Ｃの半導体装置の製造方法を説明す
るための半導体基板等の模式的な一部断面図である。FIG. 17 is a schematic partial cross-sectional view of a semiconductor substrate and the like for describing a method of manufacturing a semiconductor device according to Conventional Method-C.

【図１８】図１７に引き続き、従来法−Ｃの半導体装置
の製造方法を説明するための半導体基板等の模式的な一
部断面図である。FIG. 18 is a schematic partial cross-sectional view of a semiconductor substrate and the like for illustrating the method of manufacturing a semiconductor device according to Conventional Method-C, following FIG. 17;

【符号の説明】[Explanation of symbols]

１０・・・基板、１０Ａ・・・ＳＯＩ層（活性層）、１
１・・・凹部、１２・・・凸部、１３・・・第１の絶縁
層、１４・・・開口部、１５・・・第２の絶縁層、１６
・・・導電材料層、１６Ａ・・・導電材料層の研磨残、
１６Ｂ，１６Ｃ・・・酸化シリコン膜、１７・・・バッ
クゲート電極、１８・・・層間膜、１９・・・支持基
板、２０・・・剥離層10 ... substrate, 10A ... SOI layer (active layer), 1
DESCRIPTION OF SYMBOLS 1 ... concave part, 12 ... convex part, 13 ... 1st insulating layer, 14 ... opening part, 15 ... 2nd insulating layer, 16
... conductive material layer, 16A ... polishing residue of conductive material layer,
16B, 16C: silicon oxide film, 17: back gate electrode, 18: interlayer film, 19: support substrate, 20: release layer

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA06 CA17 CA25 DA02 DA09 DA33 DA53 DA71 5F110 AA16 AA18 DD05 DD13 EE09 EE22 EE30 EE42 FF02 FF23 FF29 GG02 GG12 QQ17 QQ19 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5F032 AA06 CA17 CA25 DA02 DA09 DA33 DA53 DA71 5F110 AA16 AA18 DD05 DD13 EE09 EE22 EE30 EE42 FF02 FF23 FF29 GG02 GG12 QQ17 QQ19

Claims (33)

【特許請求の範囲】[Claims] 【請求項１】（Ａ）基板の表面に凹凸部を形成する工程
と、 （Ｂ）基板の凹凸部が形成された表面上に、絶縁層を形
成する工程と、 （Ｃ）基板に形成された凸部上の絶縁層の所定の領域
に、所定の深さを有するバックゲート電極形成用の開口
部を形成する工程と、 （Ｄ）開口部内を含む全面に導電材料層を形成する工程
と、 （Ｅ）絶縁層上方の導電材料層を研磨することによっ
て、開口部内にバックゲート電極を形成する工程と、 （Ｆ）層間膜を全面に形成する工程と、 （Ｇ）層間膜を介して、基板と支持基板とを張り合わせ
る工程と、 （Ｈ）基板の表面に形成された凹部底部の絶縁層が露出
するように、基板の裏面から基板を平坦に研磨する工
程、とを有することを特徴とする半導体装置の製造方
法。(A) a step of forming an uneven portion on the surface of a substrate; (B) a step of forming an insulating layer on the surface of the substrate on which the uneven portion is formed; Forming an opening for forming a back gate electrode having a predetermined depth in a predetermined region of the insulating layer on the convex portion; and (D) forming a conductive material layer on the entire surface including the inside of the opening. (E) a step of forming a back gate electrode in the opening by polishing the conductive material layer above the insulating layer; (F) a step of forming an interlayer film over the entire surface; and (G) an interlayer film. Laminating the substrate and the supporting substrate, and (H) polishing the substrate flat from the back surface of the substrate so that the insulating layer at the bottom of the concave portion formed on the surface of the substrate is exposed. A method for manufacturing a semiconductor device. 【請求項２】前記工程（Ｆ）と工程（Ｇ）との間で、基
板の所定の深さの位置に剥離層を形成する工程を含み、 前記工程（Ｈ）は、裏面側の基板の部分を剥離層から剥
離した後、基板の表面に形成された凹部底部の絶縁層が
露出するように、剥離後の基板の裏面から基板を平坦に
研磨する工程から成ることを特徴とする請求項１に記載
の半導体装置の製造方法。2. The method according to claim 2, further comprising the step of forming a release layer at a predetermined depth on the substrate between the step (F) and the step (G). The method according to claim 1, further comprising the step of: flattening the substrate from the back surface of the peeled substrate so that the insulating layer at the bottom of the concave portion formed on the surface of the substrate is exposed after the portion is peeled from the peeling layer. 2. The method for manufacturing a semiconductor device according to item 1. 【請求項３】前記基板の所定の深さの位置に剥離層を形
成する工程は、基板の所定の深さに水素イオンをイオン
注入する工程から成ることを特徴とする請求項２に記載
の半導体装置の製造方法。3. The method according to claim 2, wherein the step of forming the release layer at a predetermined depth of the substrate comprises a step of implanting hydrogen ions to a predetermined depth of the substrate. A method for manufacturing a semiconductor device. 【請求項４】基板及び支持基板はシリコン半導体基板で
あることを特徴とする請求項１又は請求項２に記載の半
導体装置の製造方法。4. The method according to claim 1, wherein the substrate and the support substrate are silicon semiconductor substrates. 【請求項５】前記工程（Ｃ）は、基板に形成された凸部
上の絶縁層の所定の領域に、基板上に所定の厚さを有す
る絶縁層が残されるようにバックゲート電極形成用の開
口部を形成する工程から成ることを特徴とする請求項１
又は請求項２に記載の半導体装置の製造方法。5. The method according to claim 1, wherein the step (C) is performed so that an insulating layer having a predetermined thickness is left on the substrate in a predetermined region of the insulating layer on the protrusion formed on the substrate. 2. A step of forming an opening of the substrate.
A method of manufacturing a semiconductor device according to claim 2. 【請求項６】絶縁層は、導電材料層に対して研磨選択性
を有することを特徴とする請求項５に記載の半導体装置
の製造方法。6. The method according to claim 5, wherein the insulating layer has polishing selectivity with respect to the conductive material layer. 【請求項７】前記工程（Ｅ）は、絶縁層を研磨ストッパ
ーとして、導電材料層を研磨して平坦化する工程から成
ることを特徴とする請求項５に記載の半導体装置の製造
方法。7. The method according to claim 5, wherein the step (E) comprises a step of polishing and flattening the conductive material layer using the insulating layer as a polishing stopper. 【請求項８】前記工程（Ｃ）と工程（Ｄ）の間で、少な
くとも開口部の底面に第２の絶縁層を形成する工程を含
むことを特徴とする請求項１又は請求項２に記載の半導
体装置の製造方法。8. The method according to claim 1, further comprising a step of forming a second insulating layer at least on the bottom surface of the opening between the step (C) and the step (D). Of manufacturing a semiconductor device. 【請求項９】前記工程（Ｃ）は、基板に形成された凸部
上の絶縁層の所定の領域に、基板に達するバックゲート
電極形成用の開口部を形成する工程から成り、 前記工程（Ｃ）と工程（Ｄ）の間で、開口部の底面に、
熱酸化法により酸化シリコンから成る第２の絶縁層を形
成することを特徴とする請求項８に記載の半導体装置の
製造方法。9. The step (C) includes a step of forming an opening for forming a back gate electrode reaching the substrate in a predetermined region of the insulating layer on the projection formed on the substrate. Between C) and step (D), on the bottom of the opening,
9. The method according to claim 8, wherein the second insulating layer made of silicon oxide is formed by a thermal oxidation method. 【請求項１０】絶縁層は、導電材料層に対して研磨選択
性を有することを特徴とする請求項９に記載の半導体装
置の製造方法。10. The method according to claim 9, wherein the insulating layer has polishing selectivity with respect to the conductive material layer. 【請求項１１】前記工程（Ｅ）は、絶縁層を研磨ストッ
パーとして、導電材料層を研磨して平坦化する工程から
成ることを特徴とする請求項９に記載の半導体装置の製
造方法。11. The method according to claim 9, wherein the step (E) comprises a step of polishing and flattening the conductive material layer using the insulating layer as a polishing stopper. 【請求項１２】前記工程（Ｃ）は、基板に形成された凸
部上の絶縁層の所定の領域に、基板に達するバックゲー
ト電極形成用の開口部を形成する工程から成り、 前記工程（Ｃ）と工程（Ｄ）の間で、開口部内を含む絶
縁層上に、化学的気相成長法により酸化シリコンから成
る第２の絶縁層を形成することを特徴とする請求項８に
記載の半導体装置の製造方法。12. The step (C) includes a step of forming an opening for forming a back gate electrode reaching the substrate in a predetermined region of the insulating layer on the projection formed on the substrate. 9. The method according to claim 8, wherein a second insulating layer made of silicon oxide is formed by chemical vapor deposition on the insulating layer including the inside of the opening between the step (C) and the step (D). A method for manufacturing a semiconductor device. 【請求項１３】第２の絶縁層は、導電材料層に対して研
磨選択性を有することを特徴とする請求項１２に記載の
半導体装置の製造方法。13. The method according to claim 12, wherein the second insulating layer has polishing selectivity with respect to the conductive material layer. 【請求項１４】前記工程（Ｅ）は、第２の絶縁層を研磨
ストッパーとして、導電材料層を研磨して平坦化する工
程から成ることを特徴とする請求項１２に記載の半導体
装置の製造方法。14. The manufacturing of a semiconductor device according to claim 12, wherein said step (E) comprises a step of polishing and flattening a conductive material layer using the second insulating layer as a polishing stopper. Method. 【請求項１５】絶縁層は、基板に対して研磨選択性を有
することを特徴とする請求項１又は請求項２に記載の半
導体装置の製造方法。15. The method according to claim 1, wherein the insulating layer has polishing selectivity with respect to the substrate. 【請求項１６】絶縁層は酸化シリコンであることを特徴
とする請求項１又は請求項２に記載の半導体装置の製造
方法。16. The method according to claim 1, wherein the insulating layer is made of silicon oxide. 【請求項１７】導電材料層を構成する材料は導電性のポ
リシリコンであることを特徴とする請求項１又は請求項
２に記載の半導体装置の製造方法。17. The method for manufacturing a semiconductor device according to claim 1, wherein the material forming the conductive material layer is conductive polysilicon. 【請求項１８】前記工程（Ｅ）において、絶縁層上方の
導電材料層を研磨した後、絶縁層上方に残存した導電性
のポリシリコンから成る導電材料層を熱酸化することを
特徴とする請求項１７に記載の半導体装置の製造方法。18. The method according to claim 18, wherein in the step (E), after polishing the conductive material layer above the insulating layer, the conductive material layer made of conductive polysilicon remaining above the insulating layer is thermally oxidized. Item 18. A method for manufacturing a semiconductor device according to item 17. 【請求項１９】前記工程（Ｈ）は、基板の裏面から基板
を所定量研削する工程と、基板の研削面の研削痕と研削
ダメージを除去する研磨工程と、基板の研磨面にプラズ
マエッチング法によるＰＡＣＥ加工を施す工程と、基板
のＰＡＣＥ加工面を選択研磨する工程から成ることを特
徴とする請求項１又は請求項２に記載の半導体装置の製
造方法。19. The step (H) includes grinding a predetermined amount of the substrate from the back surface of the substrate, a polishing step of removing grinding marks and grinding damage on the ground surface of the substrate, and a plasma etching method on the polished surface of the substrate. 3. The method of manufacturing a semiconductor device according to claim 1, further comprising the steps of: performing a PACE process by the method; and selectively polishing a PACE processed surface of the substrate. 【請求項２０】（Ａ）基板の表面に凹凸部を形成する工
程と、 （Ｂ）基板の凹凸部が形成された表面上に、第１の絶縁
層を形成する工程と、 （Ｃ）第１の絶縁層上に第２の絶縁層を形成する工程
と、 （Ｄ）基板に形成された凸部上の第２の絶縁層の所定の
領域に、第１の絶縁層に達するバックゲート電極形成用
の開口部を形成する工程と、 （Ｅ）開口部内を含む第２の絶縁層上に導電材料層を形
成する工程と、 （Ｆ）第２の絶縁層上の導電材料層を研磨することによ
って、開口部内にバックゲート電極を形成する工程と、 （Ｇ）層間膜を全面に形成する工程と、 （Ｈ）層間膜を介して、基板と支持基板とを張り合わせ
る工程と、 （Ｉ）基板の表面に形成された凹部底部の第１の絶縁層
が露出するように、基板の裏面から基板を平坦に研磨す
る工程、とを有することを特徴とする半導体装置の製造
方法。20. (A) a step of forming an uneven portion on the surface of the substrate; (B) a step of forming a first insulating layer on the surface of the substrate on which the uneven portion is formed; (D) forming a second insulating layer on the first insulating layer; and (D) forming a back gate electrode reaching the first insulating layer in a predetermined region of the second insulating layer on the convex portion formed on the substrate. Forming an opening for forming; (E) forming a conductive material layer on the second insulating layer including the inside of the opening; and (F) polishing the conductive material layer on the second insulating layer. Thereby, a step of forming a back gate electrode in the opening, (G) a step of forming an interlayer film over the entire surface, (H) a step of bonding the substrate and the support substrate via the interlayer film, and (I) ) Flatten the substrate from the back surface of the substrate so that the first insulating layer at the bottom of the concave portion formed on the surface of the substrate is exposed. Method of manufacturing steps, the semiconductor device characterized by having a capital of. 【請求項２１】前記工程（Ｇ）と工程（Ｈ）との間で、
基板の所定の深さの位置に剥離層を形成する工程を含
み、 前記工程（Ｉ）は、裏面側の基板の部分を剥離層から剥
離した後、基板の表面に形成された凹部底部の第１の絶
縁層が露出するように、剥離後の基板の裏面から基板を
平坦に研磨する工程から成ることを特徴とする請求項２
０に記載の半導体装置の製造方法。21. A method according to claim 19, wherein said step (G) and said step (H)
Forming a release layer at a position at a predetermined depth of the substrate, wherein the step (I) includes removing a portion of the substrate on the back surface side from the release layer, and then forming a release layer at the bottom of the concave portion formed on the surface of the substrate. 3. The method according to claim 2, further comprising the step of polishing the substrate flat from the back surface of the substrate after peeling so that the one insulating layer is exposed.
0. A method for manufacturing a semiconductor device according to item 0. 【請求項２２】前記基板の所定の深さの位置に剥離層を
形成する工程は、基板の所定の深さに水素イオンをイオ
ン注入する工程から成ることを特徴とする請求項２１に
記載の半導体装置の製造方法。22. The method according to claim 21, wherein the step of forming the release layer at a predetermined depth of the substrate comprises the step of implanting hydrogen ions into the substrate at a predetermined depth. A method for manufacturing a semiconductor device. 【請求項２３】基板及び支持基板はシリコン半導体基板
であることを特徴とする請求項２０又は請求項２１に記
載の半導体装置の製造方法。23. The method according to claim 20, wherein the substrate and the support substrate are silicon semiconductor substrates. 【請求項２４】前記工程（Ｄ）は、基板に形成された凸
部上の第２の絶縁層の所定の領域を選択的にエッチング
する工程から成ることを特徴とする請求項２０又は請求
項２１に記載の半導体装置の製造方法。24. The method according to claim 20, wherein the step (D) comprises a step of selectively etching a predetermined region of the second insulating layer on the projection formed on the substrate. 22. The method for manufacturing a semiconductor device according to 21. 【請求項２５】前記工程（Ｆ）は、第２の絶縁層を研磨
ストッパーとして、導電材料層を研磨して平坦化する工
程から成ることを特徴とする請求項２０又は請求項２１
に記載の半導体装置の製造方法。25. The method according to claim 20, wherein the step (F) comprises a step of polishing and flattening the conductive material layer using the second insulating layer as a polishing stopper.
13. The method for manufacturing a semiconductor device according to item 5. 【請求項２６】第２の絶縁層は、導電材料層に対して研
磨選択性を有することを特徴とする請求項２０又は請求
項２１に記載の半導体装置の製造方法。26. The method according to claim 20, wherein the second insulating layer has polishing selectivity with respect to the conductive material layer. 【請求項２７】第１の絶縁層は、基板に対して研磨選択
性を有することを特徴とする請求項２０又は請求項２１
に記載の半導体装置の製造方法。27. The method according to claim 20, wherein the first insulating layer has polishing selectivity with respect to the substrate.
13. The method for manufacturing a semiconductor device according to item 5. 【請求項２８】第１の絶縁層は、第２の絶縁層に対して
エッチング選択性を有することを特徴とする請求項２０
又は請求項２１に記載の半導体装置の製造方法。28. The method according to claim 20, wherein the first insulating layer has etching selectivity with respect to the second insulating layer.
A method for manufacturing a semiconductor device according to claim 21. 【請求項２９】第１の絶縁層を構成する材料は酸化シリ
コンであることを特徴とする請求項２０又は請求項２１
に記載の半導体装置の製造方法。29. The material according to claim 20, wherein the material constituting the first insulating layer is silicon oxide.
13. The method for manufacturing a semiconductor device according to item 5. 【請求項３０】第２の絶縁層を構成する材料は窒化シリ
コンであることを特徴とする請求項２０又は請求項２１
に記載の半導体装置の製造方法。30. The material according to claim 20, wherein the material constituting the second insulating layer is silicon nitride.
13. The method for manufacturing a semiconductor device according to item 5. 【請求項３１】導電材料層を構成する材料は導電性のポ
リシリコンであることを特徴とする請求項２０又は請求
項２１に記載の半導体装置の製造方法。31. The method of manufacturing a semiconductor device according to claim 20, wherein the material forming the conductive material layer is conductive polysilicon. 【請求項３２】前記工程（Ｆ）において、第２の絶縁層
上の導電材料層を研磨した後、第２の絶縁層上に残存し
た導電性のポリシリコンから成る導電材料層を熱酸化す
ることを特徴とする請求項３１に記載の半導体装置の製
造方法。32. In the step (F), after polishing the conductive material layer on the second insulating layer, the conductive material layer made of conductive polysilicon remaining on the second insulating layer is thermally oxidized. The method for manufacturing a semiconductor device according to claim 31, wherein: 【請求項３３】前記工程（Ｉ）は、基板の裏面から基板
を所定量研削する工程と、基板の研削面の研削痕と研削
ダメージを除去する研磨工程と、基板の研磨面にプラズ
マエッチング法によるＰＡＣＥ加工を施す工程と、基板
のＰＡＣＥ加工面を選択研磨する工程から成ることを特
徴とする請求項２０又は請求項２１に記載の半導体装置
の製造方法。33. The step (I) includes a step of grinding a predetermined amount of the substrate from the back surface of the substrate, a polishing step of removing grinding marks and grinding damage on the ground surface of the substrate, and a plasma etching method on the polished surface of the substrate. 22. The method of manufacturing a semiconductor device according to claim 20, comprising a step of performing a PACE process by the method and a step of selectively polishing a PACE processed surface of the substrate.
JP11273935A 1999-05-12 1999-09-28 Manufacture of semiconductor device Pending JP2001028354A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11273935A JP2001028354A (en) 1999-05-12 1999-09-28 Manufacture of semiconductor device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP11-131869 1999-05-12
JP13186999 1999-05-12
JP11273935A JP2001028354A (en) 1999-05-12 1999-09-28 Manufacture of semiconductor device

Publications (1)

Publication Number Publication Date
JP2001028354A true JP2001028354A (en) 2001-01-30

Family

ID=26466594

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11273935A Pending JP2001028354A (en) 1999-05-12 1999-09-28 Manufacture of semiconductor device

Country Status (1)

Country Link
JP (1) JP2001028354A (en)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004165600A (en) * 2002-09-25 2004-06-10 Sharp Corp Single-crystal silicon substrate, semiconductor device and manufacturing method therefor
JP2005197638A (en) * 2003-12-30 2005-07-21 Hynix Semiconductor Inc High frequency semiconductor device and its manufacturing method
US7425475B2 (en) 2004-08-26 2008-09-16 Sharp Kabushiki Kaisha Method for fabricating semiconductor device and semiconductor device
WO2009013849A1 (en) * 2007-07-26 2009-01-29 Sharp Kabushiki Kaisha Semiconductor device and its manufacturing method
JP2009026800A (en) * 2007-07-17 2009-02-05 Semiconductor Energy Lab Co Ltd Semiconductor device and method of manufacturing the same
US7508034B2 (en) 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
JP2009065172A (en) * 2002-09-25 2009-03-26 Sharp Corp Method of manufacturing semiconductor device
WO2010089831A1 (en) * 2009-02-05 2010-08-12 シャープ株式会社 Semiconductor device and method for producing the same
US8569147B2 (en) 2009-10-02 2013-10-29 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof
US9621615B2 (en) 2000-03-28 2017-04-11 Affinity Labs Of Texas, Llc System to communicate media

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9923944B2 (en) 2000-03-28 2018-03-20 Affinity Labs Of Texas, Llc System to communicate media
US9621615B2 (en) 2000-03-28 2017-04-11 Affinity Labs Of Texas, Llc System to communicate media
JP2004165600A (en) * 2002-09-25 2004-06-10 Sharp Corp Single-crystal silicon substrate, semiconductor device and manufacturing method therefor
US7508034B2 (en) 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
JP2009065172A (en) * 2002-09-25 2009-03-26 Sharp Corp Method of manufacturing semiconductor device
JP2005197638A (en) * 2003-12-30 2005-07-21 Hynix Semiconductor Inc High frequency semiconductor device and its manufacturing method
JP4664013B2 (en) * 2003-12-30 2011-04-06 マグナチップセミコンダクター有限会社 Manufacturing method of high-frequency semiconductor device
US8017492B2 (en) 2004-08-26 2011-09-13 Sharp Kabushiki Kaisha Method for fabricating semiconductor device and semiconductor device with separation along peeling layer
US7425475B2 (en) 2004-08-26 2008-09-16 Sharp Kabushiki Kaisha Method for fabricating semiconductor device and semiconductor device
JP2009026800A (en) * 2007-07-17 2009-02-05 Semiconductor Energy Lab Co Ltd Semiconductor device and method of manufacturing the same
US8674360B2 (en) 2007-07-17 2014-03-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having first gate electrode and second gate electrode
US8101502B2 (en) 2007-07-26 2012-01-24 Sharp Kabushiki Kaisha Semiconductor device and its manufacturing method
WO2009013849A1 (en) * 2007-07-26 2009-01-29 Sharp Kabushiki Kaisha Semiconductor device and its manufacturing method
US8481375B2 (en) 2009-02-05 2013-07-09 Sharp Kabushiki Kaisha Semiconductor device and method for producing the same
WO2010089831A1 (en) * 2009-02-05 2010-08-12 シャープ株式会社 Semiconductor device and method for producing the same
US8569147B2 (en) 2009-10-02 2013-10-29 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof

Similar Documents

Publication Publication Date Title
US6580128B2 (en) Semiconductor substrate, semiconductor device, and processes of production of same
US6946354B2 (en) Substrate and manufacturing method therefor
EP0606758B1 (en) Method of producing an SOI transistor DRAM
US6242320B1 (en) Method for fabricating SOI wafer
US20060105533A1 (en) Method for engineering hybrid orientation/material semiconductor substrate
JP3974542B2 (en) Semiconductor substrate manufacturing method and semiconductor device manufacturing method
JPH0344419B2 (en)
JPH04250650A (en) Flattening of integrated circuit provided with completely recessed isolation insulator
JP2010074192A (en) Semiconductor device
JP2001028354A (en) Manufacture of semiconductor device
JP3948035B2 (en) Method for creating bonded SOI substrate
US6933590B2 (en) Semiconductor device comprising plurality of semiconductor areas having the same top surface and different film thicknesses and manufacturing method for the same
US6165869A (en) Method to avoid dishing in forming trenches for shallow trench isolation
KR100602054B1 (en) Process for the production of semiconductor substrate having silicon-on- insulating structure and process for the production of semiconductor device
JPH09260679A (en) Semiconductor device and manufacture thereof
JP3278944B2 (en) SOI semiconductor device and method of manufacturing the same
US6214693B1 (en) Process for the production of semiconductor device
JP2002057309A (en) Method of forming soi substrate
JP2000252354A (en) Production of substrate having buried insulation film
JP2002057310A (en) Method of forming soi substrate
US20020072237A1 (en) Method for unpatterned resist etch back of shallow trench isolation refill insulator
JPH09270398A (en) Method of forming soi substrate
JP2001053257A (en) Formation of laminated soi substrate
JP2002343972A (en) Method of manufacturing semiconductor device
JP2003324199A (en) Method for manufacturing semiconductor device