JP2001022816A - 半導体集積回路装置のレイアウト方法 - Google Patents

半導体集積回路装置のレイアウト方法

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JP2001022816A
JP2001022816A JP11197560A JP19756099A JP2001022816A JP 2001022816 A JP2001022816 A JP 2001022816A JP 11197560 A JP11197560 A JP 11197560A JP 19756099 A JP19756099 A JP 19756099A JP 2001022816 A JP2001022816 A JP 2001022816A
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cell
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clock
cells
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Fumihiro Kimura
文浩 木村
Takahiro Ichinomiya
敬弘 一宮
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】クロックソースからゲーティッドセルを介した
FF間のクロック信号のスキューを低減し、且つクロック
信号部の消費電力を抑えることができる半導体集積回路
装置のレイアウト方法を提供する。 【解決手段】クロックソースに直接接続されるFF群に対
してセルを加えるネットリスト変更工程１０１と、セル
の駆動能力を選択し遅延値が均等となる様にゲーティッ
ド回路の分割数とセルの駆動能力を割り当てるゲーティ
ッド回路分割情報生成工程１０２と、各ゲーティッド回
路を分割等するゲーティッド回路分割工程１０３と、分
割されたクラスタと同数のゲーティッドセルを割り当て
るゲーティッドセル分割工程１０４と、ゲーティッドセ
ル前段CTS工程１０５とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、低電力な半導体集
積回路装置のレイアウト設計方法、特に、ゲーティッド
クロック回路を有する半導体集積回路装置のレイアウト
方法に関するものである。
【０００２】
【従来の技術】半導体集積回路は一般的にクロック同期
回路として設計されており、近年の大規模化、及び、高
速化の進歩に伴ってクロック信号部での消費電力が増大
しつつある。クロック信号部の消費電力を削減する効果
的な方法として、ゲーティッドクロック回路設計手法が
提案されている。
【０００３】図１６（ａ）に示す様に従来のクロック回
路は、クロックソースに直接フリップフロップ（以降、
「ＦＦ」という）が接続されているのに対して、図１６
（ｂ）に示す様にゲーティッドクロック回路は、任意の
条件において動作しないＦＦへのクロック信号の供給を
停止する等の目的で、クロックソースとＦＦの間に少な
くともクロック信号の供給を制御するための制御信号
（以降、「イネーブル信号」という）とクロック信号を
入力とするゲートセル（以降、「ゲーティッドセル」と
いう）が挿入されることを特徴とする。また、ゲーティ
ッドクロック回路の各ゲーティッドセルで制御できるＦ
Ｆの数は、回路によって異なるため不均一となる。
【０００４】一方、クロック同期の半導体集積回路で
は、クロック信号が供給されるＦＦ間のクロック信号の
遅延時間差（以降、「スキュー」という）が大きい場
合、半導体集積回路が不動または誤動作などの悪影響を
及ぼす。
【０００５】そこで、従来のクロック回路では、クロッ
ク信号のスキューを低減するために「クロックツリー方
式」（Ｃｌｏｃｋ Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ（以
降略して「ＣＴＳ」という）と呼ばれる半導体集積回路
のレイアウト方法などが広く用いられている。
【０００６】「クロックツリー方式」の半導体集積回路
のレイアウト方法は、クロックネットに属するＦＦの配
置結果に基づいて、ＦＦの入力容量とＦＦ間の配線容量
の和が均等となる様な複数のクラスタに分割するクラス
タリングを行い、クラスタに属する各ＦＦへの負荷容量
が均等となる位置、例えばクラスタの中心や重心等にバ
ッファを挿入する。次に、挿入したバッファに対して同
様にクラスタリングとバッファ挿入を繰り返し行って、
クロックツリーと呼ばれる階層的なツリーを構成する。
生成したクロックツリーに対して、各クラスタ毎に配線
長が均等となるよう配線を行った後、ネットリストに従
ってクロックツリー以外の全配線を完了することで、ク
ロックソースから各ＦＦまでのクロック信号のスキュー
を低減するものである。
【０００７】しかしながら、ゲーティッドクロック回路
に対して上記従来例の「クロックツリー方式」の半導体
集積回路のレイアウト方法を適用した場合、クロックソ
ースから各ゲーティッドセル間のスキューは低減できる
が、クロックソースからゲーティッドセルを超えた各Ｆ
Ｆ間のスキューを低減することができない。
【０００８】そこで、ゲーティッドクロック回路のクロ
ック信号のスキューを低減する方法として、例えば特開
平10−308450号などが提案されている。
【０００９】ゲーテッドクロック回路を示す図１７の回
路に対して、特開平10−308450号の方法を実施した回路
図を図１８に、クロックツリー挿入結果を図１９に示
す。
【００１０】すなわち特開平10−308450の方法は、ま
ず、ゲーティッドクロック回路の各ゲーティッドセルと
各ゲーティッドセルに接続されるＦＦ群（以降、「ゲー
ティッド回路」という）の配置領域を指定して一箇所に
固まるように配置する。次に、各ゲーディッド回路毎
に、従来例の「クロックツリー方式」の半導体集積回路
のレイアウト方法におけるクラスタリングと同様の方法
で全てのクラスタの負荷容量が均等となる様にクラスタ
リングを行って複数のクラスタに分割し、分割してでき
たクラスタの数と同数のゲーティッドセルを各クラスタ
の重心に挿入する。挿入したゲーティッドセルは、ゲー
ティッド回路が分割前に接続されていたゲーティッドセ
ルと同じイネーブル信号に接続する。この段階で、ゲー
ティッドセルからＦＦまでの遅延値が均等となるのでク
ロックソースから各ゲーティッドセル間に対して、上記
従来例「クロックツリー方式」の半導体集積回路のレイ
アウト方法と同様の方法で階層的なツリーを生成して配
線を行い、クロックソースからゲーティッドセルを介し
た各ＦＦまでのクロック信号のスキューを低減するもの
である。
【００１１】特開平10−308450号の方法を実施した後の
回路は、以下の特徴をもつ。すなわち、クロックツリー
の同一段に挿入されるバッファセル、及びゲーティッド
セルはそれぞれ同じ論理且つ同じ駆動能力のセルであ
る。またゲーティッドセルは、クロックツリーの最終段
のバッファセルとＦＦの間にのみ挿入される。
【００１２】
【発明が解決しようとする課題】従来のゲーティッドク
ロック回路のレイアウト方法（特開平10−308450号）
は、ゲーティッド回路のＦＦ数のばらつきに関係なく同
じ論理で、同じ駆動能力を持つゲーティッドセルを挿入
するため、スキューを低減するにはゲーティッドセルで
駆動する負荷容量が最小となるクラスタ、つまりゲーテ
ィッド回路の負荷容量値に合わせてクラスタリングを行
わなければならない。従って、ゲーティッド回路のＦＦ
数のばらつきが原因でゲーティッド回路の分割数が増
え、ゲーティッドクロック回路に対するクロックツリー
の段数や挿入するバッファの数、及びゲーティッドセル
の数も増えるので、クロックソースからＦＦまでの遅延
値やスキューが大きくなる。
【００１３】また、ゲーティッドセルはクロックツリー
の最終段のバッファセルとＦＦ間にのみ挿入されるの
で、ゲーティッドセルを停止するイネーブル信号が発生
してもクロックソースからＦＦ間のバッファセルとゲー
ティッドセルは常に動作するので、常に電力を消費す
る。
【００１４】さらに、各ゲーティッド回路毎に配置領域
を指定するため、面積増加や論理回路のタイミング制約
違反を発生する等の課題が生じる。
【００１５】本発明は上記課題を鑑み、クロックソース
からゲーティッドセルを介したＦＦ間のクロック信号の
スキューを低減し、且つクロック信号部の消費電力を抑
えることができる半導体集積回路装置のレイアウト方法
を提供することを目的とする。
【００１６】
【課題を解決するための手段】請求項１記載の半導体集
積回路装置のレイアウト方法は、ゲーティッドクロック
回路のクロックソースに直接接続される素子群に対して
セルを加えたネット構造に変更するネットリスト変更工
程と、変更後のネットリストに従って、配置または概略
配線を行った結果に基づく各ゲーティッド回路の総負荷
容量に応じてセルの駆動能力を選択し、遅延値が均等と
なる様にゲーティッド回路の分割数とセルの駆動能力を
割り当てるゲーティッド回路分割情報生成工程と、この
ゲーティッド回路分割情報生成工程で生成された情報に
基づいてクラスタリングを行い、各ゲーティッド回路を
分割し分割された各クラスタの負荷容量が均等となる位
置にゲーティッド回路分割情報生成工程で割り当てられ
た駆動能力を持つセルを挿入するゲーティッド回路分割
工程と、ゲーティッド回路毎にゲーティッド回路分割工
程で分割されたクラスタと同数のゲーティッドセルを割
り当て、ゲーティッドセルの駆動能力をクラスタの負荷
容量が均等となる位置に挿入したセルの入力容量に応じ
て遅延値が均等となるように選択し、選択した駆動能力
を持つゲーティッドセルをクラスタの負荷容量が均等と
なる位置に挿入したセルの近傍に挿入するゲーティッド
セル分割工程と、クロックツリー方式でクロックソース
と各ゲーティッドセル間に階層的なツリーを生成するゲ
ーティッドセル前段ＣＴＳ工程とを含むものである。
【００１７】請求項１記載の半導体集積回路装置のレイ
アウト方法によれば、ゲーティッドクロック回路のスキ
ューを削減できるとともに、従来のゲーティッドクロッ
ク回路に対する半導体集積回路装置のレイアウト方法に
比べても、同一論理で駆動能力の異なるセルを積極的に
用いることでゲーティッドセルに接続される素子たとえ
ばＦＦの数がばらついてもゲーティッド回路の分割数を
小さくできる。つまり、クロックソースとゲーティッド
セル間のクロックツリーの段数やバッファ数を少なくで
きるので、クロックソースから素子までの遅延値やスキ
ューを削減できる。各ゲーティッドセルに接続される素
子毎に配置領域の指定を特に必要としないので、面積増
加や論理回路のタイミング制約違反等の問題が生じにく
い。
【００１８】請求項２記載の半導体集積回路装置のレイ
アウト方法は、請求項１において、ゲーティッドセル前
段ＣＴＳ工程後またはゲーティッドセル前段ＣＴＳ工程
の実行時に、同一クラスタに属するゲーティッドセルの
入力が全て同じネットだけで構成される場合、クラスタ
の負荷容量が均等となる位置に挿入されたクロックソー
ス側のバッファセルの前段にゲーティッドセルを移動す
るゲーティッドセル位置最適化工程を有するものであ
る。
【００１９】請求項２記載の半導体集積回路装置のレイ
アウト方法によれば、請求項１と同様な効果のほか、ゲ
ーティッドセルをクロックソース側へ移動することで、
ゲーティッドセルに停止信号が入力された際に停止でき
るセルや配線が増えるので、ゲーティッドクロック回路
の消費電力を削減できる。
【００２０】請求項３記載の半導体集積回路装置のレイ
アウト方法は、請求項１または請求項２において、ネッ
トリスト変更工程からゲーティッド回路分割情報生成工
程の間に、ゲーティッドクロック回路のゲーティッドセ
ルとネットリスト変更工程で挿入したセルの論理を反転
した論理のセルに置き換え、ゲーティッド回路分割情報
生成工程時にインバータセルに相当するセルを割り当て
るものである。
【００２１】請求項３記載の半導体集積回路装置のレイ
アウト方法によれば、請求項１または請求項２と同様な
効果のほか、ゲート段数を削減できるのでクロックソー
スからＦＦまでの遅延値と消費電力を削減できる。
【００２２】請求項４記載の半導体集積回路装置のレイ
アウト方法は、請求項１または請求項２において、ゲー
ティッド回路分割情報生成工程の際に、ゲーティッド回
路の分割条件としてクラスタの配線容量に上限を有する
ものである。
【００２３】請求項４記載の半導体集積回路装置のレイ
アウト方法によれば、請求項１または請求項２と同様な
効果のほか、クラスタの配線容量に上限を与えることで
配線によるスキューを抑えることができる。
【００２４】請求項５記載の半導体集積回路装置のレイ
アウト方法は、請求項１において、ゲーティッドセル分
割工程の後に、ゲーティッドセルの配置座標を調整する
ゲーティッドセル配置座標最適化工程を有するものであ
る。
【００２５】請求項５記載の半導体集積回路装置のレイ
アウト方法によれば、請求項１と同様な効果のほか、ゲ
ーティッドセルの配置座標を最適化することで、ゲーテ
ィッドセルから素子までのスキューを削減できる。ま
た、ゲーティッドセルの配置座標を最適化によって、ゲ
ーティッドセルの配置の広がりを小さくできるので、ク
ロックソースからゲーティッドセルまでのスキューも削
減できる。
【００２６】
【発明の実施の形態】（実施の形態１）本発明の第１の
実施の形態について、図面を参照しながら説明する。
【００２７】図１は、請求項１に記載した半導体集積回
路装置のレイアウト方法のフロー図である。図４に示す
ゲーティッドクロック回路を用いて、図１に示すフロー
図の各工程について説明する。
【００２８】本発明を実施するにあたって、予めゲーテ
ィッドクロック回路に使用するゲーティッドセルと遅延
調整のために挿入するセルに対して、駆動能力毎に任意
のスキューを満足する負荷容量について求めておく。
【００２９】例えば、図１５に示す様に、ゲーティッド
クロック回路に使用するゲーティッドセルと遅延調整の
ために挿入するセル毎に、同じ論理で駆動能力の異なる
各セルの出力端子に接続する負荷容量に対するセル固有
遅延とトランジション遅延の和の変化を示すグラフを作
成する。図１５に太い線で示した様に、セルが駆動する
負荷容量の増加に対して、任意のスキューの範囲内で分
布する様にセルの駆動能力を変えて補完し、各セルが任
意のスキューの上限値を超える境界の負荷容量（以降、
セルの駆動限界容量）を求める。
【００３０】もしも負荷容量が連続しない場合、連続し
ない部分を補完することができる駆動能力を持つ同じ論
理のセルを作成する。
【００３１】ネットリスト変更工程101 において、図４
に示すゲーティッドセルを介さずにクロックソースに直
接接続されるＦＦ（Ａ05）群A08に対して、他のゲーテ
ィッド回路Ａ06,Ａ07とツリー段数を揃えて、且つ、他
のゲーティッド回路Ａ06,Ａ07と同様に扱うために、ク
ロックソースとクロックソースに直接接続されるＦＦ群
A08 の間にバッファ等のセル例えばバッファセルを１つ
加えたネット構造にゲーティッドクロック回路のネット
構造を変更する。図５にネットリスト変更工程101 の実
施後のゲーティッドクロック回路のネット構造を示す。
以降、バッファセルB01をゲーティッドセルとして扱
い、バッファセルB01に接続されるＦＦで構成される回
路をゲーティッド回路B02として扱う。
【００３２】配置工程108において、従来のレイアウト
設計の配置技術と同様の方法で、図５に示すゲーティッ
ドクロック回路を含むネットリストに従って配置を行
う。図６にゲーティッドクロック回路の配置結果を示
す。
【００３３】ゲーティッド回路分割情報生成工程102に
おいて、一般に広く知られる「スタイナーツリーモデ
ル」等の配置結果から精度良く配線長を推定するアルゴ
リズムを用いて、各ゲーティッド回路A06,A07,B02毎に
配置工程108の配置結果に基づいたゲーティッド回路の
ＦＦ（Ａ03,Ａ04,Ａ05）間の仮想配線容量を算出する。
算出したゲーティッド回路A06,A07,B02の仮想配線容量
とゲーティッド回路A06,A07,B02に属するＦＦ（A03,A0
4,A05）の入力容量の総和を求め、ゲーティッド回路A0
6,A07,B02の総負荷容量をそれぞれ求める。
【００３４】後の工程で行うゲーティッド回路のクラス
タリング処理でクラスタに挿入するセルの駆動限界容量
と各ゲーティッド回路A06,A07,B02の総負荷容量から、
ゲーティッド回路の分割数と挿入するセルの最適な駆動
能力を決定する。
【００３５】例えば、挿入するセルと同じ論理で最も駆
動能力が大きいセルの駆動限界容量よりもゲーティッド
回路の総負荷容量が大きい場合、ゲーティッド回路の総
負荷容量を最も駆動能力が大きいセルの駆動限界容量で
割り、余りを繰り上げた値をゲーティッド回路の分割数
とする。更に、求めた分割数でゲーティッド回路の総負
荷容量を割った値をクラスタリング後のクラスタの総負
荷容量として見積もり、挿入するセルの最適な駆動能力
を割り当てる。
【００３６】第１の実施の形態では、ゲーティッド回路
A06は４つのクラスタに分割、ゲーティッド回路A07は１
つのクラスタに、そして、ゲーティッド回路B02は２つ
のクラスタに分割するものとし、ゲーティッド回路A06
にはバッファセルD01が、ゲーティッド回路A07にはバッ
ファセルD02が、そして、ゲーティッド回路B02にはバッ
ファセルD03がそれぞれ割り当てられたものとする。
【００３７】ゲーティッド回路分割工程103において、
ゲーティッド回路分割情報生成工程102で生成された情
報に基づいて、各ゲーティッド回路A06,A07,B02毎に上
記従来例の「クロックツリー方式」の半導体集積回路装
置のレイアウト方法で行われるクラスタリングと同様の
方法でクラスタリングを行い、分割した各クラスタの負
荷容量が均等となる位置にゲーティッド回路分割情報生
成工程102で割り当てられた最適な駆動能力を持つバッ
ファセルD01,D02,D03をそれぞれ挿入する。そして、ク
ラスタリングとバッファセル挿入の結果に基づいて、ゲ
ーティッドクロック回路のネット構造も変更する。
【００３８】ゲーティッド回路の分割を行った後のゲー
ティッドクロック回路を図７に示し、そのレイアウト結
果を図８に示す。
【００３９】ゲーティッドセル分割工程１０４におい
て、各ゲーティッドセルA01,A02,B01毎にゲーティッド
セルA01,A02,B01を上記ゲーティッド回路分割工程１０
３で分割したクラスタ数と同じ数を割り当て、すなわち
ゲーティッド回路分割工程１０３で分割したクラスタ数
と同じ数になる様にゲーティッドセルA01,A02,B01をそ
れぞれ分割する。そして、分割したゲーティッドセルに
対して、上記ゲーティッド回路分割工程１０３でクラス
タの負荷容量が均等となる位置に挿入したセルD01,D02,
D03の入力容量とゲーティッドセルの駆動限界容量に基
づいて選択した最適な駆動能力を割り当てる。この様に
して割り当てられたゲーティッドセルを上記ゲーティッ
ド回路分割工程１０３でクラスタの負荷容量が均等とな
る位置に挿入したセルD01,D02,D03の近傍に挿入する。
そして、ゲーティッドセルの分割結果に基づいて、ゲー
ティッドクロック回路のネット構造も変更する。ゲーテ
ィッドセルの分割後に挿入したゲーティッドセルF01,F0
2,F03は、それぞれゲーティッドセル分割前に接続され
ていたゲーティッドセルA01,A02,B01と同じイネーブル
信号に接続する。
【００４０】ゲーティッドセル分割後のゲーティッドク
ロック回路を図９に示し、そのレイアウト結果を図１０
に示す。
【００４１】ゲーティッドセル前段ＣＴＳ工程１０５に
おいて、クロックソースと各ゲーティッドセルF01,F02,
F03間に対して、上記従来例の「クロックツリー方式」
の半導体集積回路装置のレイアウト方法と同様の方法で
階層的なツリーを生成する。第１の実施の形態では、ゲ
ーティッドセル前段のクロックツリーは、バッファセル
G01,G02,G03で2段のツリーが構成されるものとする。ゲ
ーティッドセル前段に生成されたクロックツリーに基づ
いて、ゲーティッドクロック回路のネット構造を変更す
る。
【００４２】ゲーティッドセル前段にＣＴＳを行った後
のネット構造を図１１に示し、そのレイアウト結果を図
１２に示す。
【００４３】配線工程109において、ネットリストに従
って、上記従来例「クロックツリー方式」の半導体集積
回路装置のレイアウト方法と同様の方法でスキューが小
さくなる様に配線を行う。
【００４４】尚、第１の実施の形態では、ゲーティッド
セルや遅延調整用のセルの駆動限界容量を求める際に、
任意のスキューを満足する下限値と上限値の容量、つま
りセルの駆動可能容量範囲を求めてもよい。
【００４５】但し、ゲーティッド回路分割情報生成工程
102においてゲーティッド回路分割後に生成されるクラ
スタの総負荷容量がセルの駆動可能容量範囲に収まる様
に分割しなければならない。また、ゲーティッドセル分
割工程104において、ゲーティッド回路分割時に挿入す
るバッファセルの入力容量がセルの駆動可能容量範囲に
収まる様なセルを準備する必要もある。
【００４６】ネットリスト変更工程101において、クロ
ックソースに直接接続されるＦＦ群に対してバッファセ
ルを挿入したが、多入力セルのクロック信号が入力され
る端子以外の入力端子を電源またはグランドに接続し
て、バッファセルと同様の論理を実現したセルを挿入し
ても良い。
【００４７】ゲーティッド回路分割情報生成工程102に
おいて、配置工程108後のＦＦ間の仮想配線長を用いた
が、配置工程108後に概略配線を行っても良い。概略配
線まで行うことで、実際の配線長に近い仮想配線長を用
いたＦＦ間の配線容量を見積もることができるため、よ
り正確なゲーティッド回路の分割数や挿入セルの割り当
てができるので更にスキューを小さくできる。
【００４８】ゲーティッド回路分割情報生成工程102に
おいて、クラスタリングの分割数を決定する際の分割条
件として、各クラスタの配線容量に上限を与えても良
い。配線容量に上限を与えることでクラスタの広がりを
抑制できるので、配線形状や周りの配線の影響によって
生じるスキューを小さくできる。
【００４９】ゲーティッド回路分割工程103において、
実際にクラスタリングを行った後できた各クラスタの総
負荷容量を求め直して挿入するセルの駆動能力を修正し
ても良い。実際に配線を行うクラスタの総負荷容量を求
めることで、より最適な駆動能力を持つセルの割り当て
ができるので更にスキューを小さくできる。
【００５０】ゲーティッド回路のゲーティッドセルがAN
D,OR,バッファ等の正の論理で構成される場合、それぞ
れネットリスト変更工程101とゲーティッドセル分割情
報生成工程102の間にゲーティッドセルとネットリスト
変更工程101で挿入されたセルの論理を反転した論理で
あるNAND,NOR,インバータに置き換える処理を加えても
良い。
【００５１】AND,OR,バッファ等の正の論理で構成され
るセルは、それぞれ論理を反転したNAND,NOR,インバー
タの出力側にインバータセルを接続した回路構造をと
る。本発明では、ゲーティッド回路分割時にゲーティッ
ドセルの次段に必ずバッファに相当するセルの挿入が必
要なため、論理を反転したセルを用いることによってイ
ンバータセル分2段分の回路を減らすことができ、クロ
ックソースからＦＦまでの遅延値と消費電力を削減でき
る。
【００５２】但し、ゲーティッド回路分割情報生成工程
102の際に、ゲーティッド回路分割後のクラスタに挿入
するセルとして、インバータセルに相当するセルを割り
当てなければならない。
【００５３】配線工程109において、他の信号配線と同
様に配線を行っても良い。
【００５４】（実施の形態２）請求項２に対応する本発
明の第２の実施の形態について、図２、図１３および図
１４を用いて説明する。
【００５５】まず、第１の実施の形態と同様の方法で、
ネットリスト変更工程101からゲーティッドセル前段Ｃ
ＴＳ工程105までの処理を実施する。
【００５６】ゲーティッドセル位置最適化工程106にお
いて、ゲーティッドセル前段CTS工程105の結果からゲー
ティッド回路分割情報生成工程102と同様の方法で、ク
ロックツリーの各クラスタの配線容量を求める。
【００５７】図１１のバッファセルG01に接続されるゲ
ーティッドセルの様に、同一クラスタに属するゲーティ
ッドセルの入力が全て同じネットだけで構成される場
合、バッファセルG01の前段にバッファセルG01に接続さ
れるゲーティッドセルと同じ論理のセルＪ０１を挿入し
た後、バッファセルG01に接続されるゲーティッドセル
Ｆ０１を削除し、バッファセルG01とバッファセルG01に
接続されるゲーティッドセルのＦＦ側のバッファセルＤ
０１とを接続する。
【００５８】次に、ゲーティッドセルをクロックソース
側へ移動することによって、クラスタの総負荷容量が変
わるので、セルの駆動限界容量とゲーティッドセルをク
ロックソース側へ移動後のクラスタの総負荷容量からセ
ルの駆動能力の最適化を行う。
【００５９】以上の処理をボトムアップに繰り返し行
い、ゲーティッドセルをクロックソース側へ移動する。
【００６０】そして、ゲーティッドセル位置の最適化の
結果に基づいて、ゲーティッドクロック回路のネット構
造を変更する。ゲーティッドセルの位置最適化によっ
て、追加、または削除されたゲーティッドセルのイネー
ブル信号の接続は、削除したセルについては削除し、追
加したセルについては元と同じイネーブル信号に接続す
る。
【００６１】配線工程109において、第１の実施の形態
と同様の方法で配線を行う。
【００６２】尚、ゲーティッドセルをクロックソース側
へ移動した時に、クラスタの配線負荷容量と移動前のゲ
ーティッドセルの出力端子側に接続されるセルの入力容
量の総和が、クラスタを駆動するセルの駆動容量限界を
超える場合、スキュー増加の原因となるのでゲーティッ
ドセルをクロックソース側へ移動しなくても良い。
【００６３】ゲーティッドセルをクロックソース側へ移
動した結果、移動したゲーティッドセルに入力するイネ
ーブル信号が到達する時間よりもクロックソースから移
動したゲーティッドセルへクロック信号が到達する時間
の方が短くなる場合、誤動作を起こすのでゲーティッド
セルをクロックソース側へ移動しなくても良い。また、
予めクロックソース側へ移動できる段数を見積もり、制
約として与えても良い。
【００６４】配置工程108において、ゲーティッドクロ
ック回路の配置に制約を与えなかったが、従来例（特開
平10‐308450号）と同様にゲーティッド回路毎に配置制
約を与えても良い。面積増加や論理回路のタイミング違
反を生じる可能性は高くなるが、ゲーティッドセル位置
最適化工程106において、ゲーティッドセルがクロック
ソース側へ移動できる可能性が高くなるので、消費電力
をより削減できる可能性が高くなる。
【００６５】（実施の形態３）請求項５に対応する本発
明の第３の実施の形態を図３を用いて説明する。
【００６６】まず、第１の実施の形態と同様の方法で、
ネットリスト変更工程101からゲーティッドセル分割工
程10４までの処理を実施する。
【００６７】ゲーティッドセル配置座標最適化工程107
において、各ゲーティッドセルが属するクラスタの総負
荷容量を求め、クラスタの最大総負荷容量を求める。各
ゲーティッドセル毎に、クラスタの最大総負荷容量とゲ
ーティッドセルが属するクラスタの総負荷容量との差分
（以降、容量差分という）を求める。
【００６８】次に、各ゲーティッドセルの駆動限界容量
からゲーティッドセルで駆動するバッファセルの入力容
量とゲーティッドセルとバッファセル間の配線容量を引
いた値（以降、容量余裕分という）を求める。
【００６９】容量余裕分が容量差分よりも大きい場合、
容量差分の容量値に相当する配線長だけ、全ゲーティッ
ドセルの配置座標の重心や中心等に向けてマンハッタン
距離でゲーティッドセルの配置位置を移動する。
【００７０】容量余裕分が容量差分よりも小さい場合、
容量余裕分の容量値に相当する配線長だけ、全ゲーティ
ッドセルの配置座標の重心や中心等に向けてマンハッタ
ン距離でゲーティッドセルの配置位置を移動する。
【００７１】ゲーティッドセル前段ＣＴＳ工程105にお
いて、第１の実施の形態と同様の方法で、クロックソー
スとゲーティッドセル間にクロックツリーを生成する。
【００７２】配線工程109において、第１の実施の形態
と同様の方法で配線を行う。
【００７３】尚、容量差分に応じてゲーティッドセルを
駆動能力の大きいセルに変更して、容量差分の容量値に
相当する配線長だけ、全ゲーティッドセルの配置座標の
重心や中心等に向けてマンハッタン距離でゲーティッド
セルの配置位置を移動してもよい。
【００７４】また本発明は、ＦＦ以外に、ラッチ、メモ
リ等のクロック信号を入力として持つ素子であれば適用
可能である。
【００７５】
【発明の効果】請求項１記載の半導体集積回路装置のレ
イアウト方法によれば、ゲーティッドクロック回路のス
キューを削減できるとともに、従来のゲーティッドクロ
ック回路に対する半導体集積回路装置のレイアウト方法
に比べても、同一論理で駆動能力の異なるセルを積極的
に用いることでゲーティッドセルに接続される素子たと
えばＦＦの数がばらついてもゲーティッド回路の分割数
を小さくできる。つまり、クロックソースとゲーティッ
ドセル間のクロックツリーの段数やバッファ数を少なく
できるので、クロックソースから素子までの遅延値やス
キューを削減できる。各ゲーティッドセルに接続される
素子毎に配置領域の指定を特に必要としないので、面積
増加や論理回路のタイミング制約違反等の問題が生じに
くい。
【００７６】請求項２記載の半導体集積回路装置のレイ
アウト方法によれば、請求項１と同様な効果のほか、ゲ
ーティッドセルをクロックソース側へ移動することで、
ゲーティッドセルに停止信号が入力された際に停止でき
るセルや配線が増えるので、ゲーティッドクロック回路
の消費電力を削減できる。
【００７７】請求項３記載の半導体集積回路装置のレイ
アウト方法によれば、請求項１または請求項２と同様な
効果のほか、ゲート段数を削減できるのでクロックソー
スからＦＦまでの遅延値と消費電力を削減できる。
【００７８】請求項４記載の半導体集積回路装置のレイ
アウト方法によれば、請求項１または請求項２と同様な
効果のほか、クラスタの配線容量に上限を与えることで
配線によるスキューを抑えることができる。
【００７９】請求項５記載の半導体集積回路装置のレイ
アウト方法によれば、請求項１と同様な効果のほか、ゲ
ーティッドセルの配置座標を最適化することで、ゲーテ
ィッドセルから素子までのスキューを削減できる。ま
た、ゲーティッドセルの配置座標を最適化によって、ゲ
ーティッドセルの配置の広がりを小さくできるので、ク
ロックソースからゲーティッドセルまでのスキューも削
減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示すフロー図であ
る。
【図２】本発明の第２の実施の形態を示すフロー図であ
る。
【図３】本発明の第３の実施の形態を示すフロー図であ
る。
【図４】ゲーティッドクロック回路を示す図である。
【図５】ネットリスト変更後のゲーティッドクロック回
路を示す図である。
【図６】図５のゲーティッドクロック回路の配置結果を
示す図である。
【図７】ゲーティッド回路分割後のゲーティッドクロッ
ク回路を示す図である。
【図８】ゲーティッド回路の分割結果を示す図である。
【図９】ゲーティッドセル分割後のゲーティッドクロッ
ク回路を示す図である。
【図１０】ゲーティッドセルの分割結果を示す図であ
る。
【図１１】ゲーティッドセル前段ＣＴＳ後のゲーティッ
ドクロック回路を示す図である。
【図１２】ゲーティッドセル前段ＣＴＳ結果を示す図で
ある。
【図１３】ゲーティッドセル位置最適化後のゲーティッ
ドクロック回路を示す図である。
【図１４】ゲーティッドセル位置最適化の結果を示す図
である。
【図１５】負荷容量の変化とセル遅延値の変化を示す図
である。
【図１６】従来のクロック回路構造とゲーティッドクロ
ック回路構造を示す図である。
【図１７】ゲーティッドクロック回路を示す図である。
【図１８】従来のゲーティッドクロック回路に対する半
導体集積回路装置のレイアウト方法の実行後のゲーティ
ッドクロック回路を示す図である。
【図１９】従来のゲーティッドクロック回路に対する半
導体集積回路装置のレイアウト方法の実行結果を示す図
である。
【符号の説明】
Ａ０１ ゲーティッドセル Ａ０２ ゲーティッドセル Ａ０３ ＦＦ Ａ０４ ＦＦ Ａ０５ ＦＦ Ａ０６ ゲーティッド回路 Ａ０７ ゲーティッド回路 Ａ０８ ゲーティッド回路 Ｂ０１ バッファセル Ｂ０２ ゲーティッド回路 Ｄ０１ バッファセル Ｄ０２ バッファセル Ｄ０３ バッファセル Ｆ０１ ゲーティッドセル Ｆ０２ ゲーティッドセル Ｆ０３ ゲーティッドセル Ｇ０１ バッファセル Ｇ０２ バッファセル Ｇ０３ バッファセル
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B046 AA08 BA06 5B079 BA12 BC01 CC03 CC14 DD08 DD12 DD13 5F038 CA17 CD06 CD09 DF08 EZ09 EZ20 5F064 AA01 BB01 DD02 DD03 EE02 EE03 EE08 EE12 EE17 EE47 EE54 EE57 HH06

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ゲーティッドクロック回路のクロックソ
    ースに直接接続される素子群に対してセルを加えたネッ
    ト構造に変更するネットリスト変更工程と、 変更後のネットリストに従って、配置または概略配線を
    行った結果に基づく各ゲーティッド回路の総負荷容量に
    応じてセルの駆動能力を選択し、遅延値が均等となる様
    にゲーティッド回路の分割数とセルの駆動能力を割り当
    てるゲーティッド回路分割情報生成工程と、 このゲーティッド回路分割情報生成工程で生成された情
    報に基づいてクラスタリングを行い、各ゲーティッド回
    路を分割し分割された各クラスタの負荷容量が均等とな
    る位置にゲーティッド回路分割情報生成工程で割り当て
    られた駆動能力を持つセルを挿入するゲーティッド回路
    分割工程と、 前記ゲーティッド回路毎に前記ゲーティッド回路分割工
    程で分割されたクラスタと同数のゲーティッドセルを割
    り当て、前記ゲーティッドセルの駆動能力を前記クラス
    タの負荷容量が均等となる位置に挿入した前記セルの入
    力容量に応じて遅延値が均等となるように選択し、選択
    した駆動能力を持つ前記ゲーティッドセルを前記クラス
    タの負荷容量が均等となる位置に挿入した前記セルの近
    傍に挿入するゲーティッドセル分割工程と、 クロックツリー方式でクロックソースと各ゲーティッド
    セル間に階層的なツリーを生成するゲーティッドセル前
    段ＣＴＳ工程とを含む半導体集積回路装置のレイアウト
    方法。
  2. 【請求項２】 ゲーティッドセル前段ＣＴＳ工程後また
    はゲーティッドセル前段ＣＴＳ工程の実行時に、同一ク
    ラスタに属するゲーティッドセルの入力が全て同じネッ
    トだけで構成される場合、クラスタの負荷容量が均等と
    なる位置に挿入されたクロックソース側のバッファセル
    の前段にゲーティッドセルを移動するゲーティッドセル
    位置最適化工程を有する請求項１記載の半導体集積回路
    装置のレイアウト方法。
  3. 【請求項３】 ネットリスト変更工程からゲーティッド
    回路分割情報生成工程の間に、ゲーティッドクロック回
    路のゲーティッドセルとネットリスト変更工程で挿入し
    たセルの論理を反転した論理のセルに置き換え、ゲーテ
    ィッド回路分割情報生成工程時にインバータセルに相当
    するセルを割り当てる請求項１または請求項２記載の半
    導体集積回路装置のレイアウト方法。
  4. 【請求項４】 ゲーティッド回路分割情報生成工程の際
    に、ゲーティッド回路の分割条件としてクラスタの配線
    容量に上限を有する請求項１または請求項２記載の半導
    体集積回路装置のレイアウト方法。
  5. 【請求項５】 ゲーティッドセル分割工程の後に、ゲー
    ティッドセルの配置座標を調整するゲーティッドセル配
    置座標最適化工程を有する請求項１記載の半導体集積回
    路装置のレイアウト方法。
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