JP2001016055A - Agc circuit with sleep function and radio communication device - Google Patents
Agc circuit with sleep function and radio communication deviceInfo
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- Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、移動通信装置、ま
たは固定通信装置におけるＡＧＣ回路、特に低消費電力
化を可能としたＡＧＣ回路及びそれを備えた無線通信装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an AGC circuit in a mobile communication device or a fixed communication device, and more particularly to an AGC circuit capable of reducing power consumption and a radio communication device including the same.
【０００２】[0002]
【従来の技術】ＡＧＣ回路は、高周波信号処理部におい
てレベル変動がある入力信号を所定の出力レベルに増幅
してベースバンド復調部へ出力することができる回路
で、無線通信において、重要なものである。2. Description of the Related Art An AGC circuit is a circuit that can amplify an input signal having a level fluctuation in a high-frequency signal processing section to a predetermined output level and output the amplified output signal to a baseband demodulation section. is there.
【０００３】図４は、従来方式によるＡＧＣ回路の構成
例を示すブロック図である。ここでは、説明の都合上、
２ブランチとする。図４の第１ブランチにおいて、入力
信号１は分配器４１で分配され、一方ａが利得可変増幅
器４２に入力され、もう一方ｂがレベル検出用信号とし
てレベル検出器４３に入力される。レベル検出用信号ｂ
は、レベル検出器４３でレベル検出後、レベル検出信号
アナログデータｃに変換される。レベル検出信号アナロ
グデータｃはＡＤコンバータ４４でアナログデータから
デジタルデータｄに変換される。レベル検出信号デジタ
ルデータｄは、ＲＯＭ４５に入力され、第１ブランチの
ＡＧＣ制御信号デジタルデータｅに変換される。そのＡ
ＧＣ制御信号デジタルデータｅは、ＤＡコンバータ４６
に入力され、ＡＧＣ制御信号アナログデータｆに変換さ
れる。そのＡＧＣ制御信号アナログデータｆは、ローパ
スフィルタ（以下ＬＰＦと称す）４７に入力され、平滑
化される。平滑化されたＡＧＣ制御信号アナログデータ
ｇは利得可変増幅器４２の増幅率を所定のレベルに制御
して、ＡＧＣ出力信号１として出力する。FIG. 4 is a block diagram showing a configuration example of an AGC circuit according to a conventional system. Here, for convenience of explanation,
There are two branches. In the first branch of FIG. 4, the input signal 1 is split by the splitter 41, one a is input to the variable gain amplifier 42, and the other b is input to the level detector 43 as a level detection signal. Level detection signal b
Are converted into level detection signal analog data c after the level is detected by the level detector 43. The level detection signal analog data c is converted from analog data to digital data d by the AD converter 44. The level detection signal digital data d is input to the ROM 45, and is converted into the first branch AGC control signal digital data e. That A
The GC control signal digital data e is supplied to the DA converter 46.
And is converted into AGC control signal analog data f. The AGC control signal analog data f is input to a low-pass filter (hereinafter referred to as LPF) 47 and smoothed. The smoothed AGC control signal analog data g is output as an AGC output signal 1 by controlling the gain of the variable gain amplifier 42 to a predetermined level.
【０００４】一方、第２ブランチにおいて、入力信号２
も同様に、分配器５１で分配され、一方ｈが利得可変増
幅器５２に入力され、もう一方ｉがレベル検出信号ｉと
してレベル検出器５３に入力される。レベル検出信号ｉ
は、レベル検出器５３でレベル検出後、レベル検出信号
アナログデータｊに変換される。レベル検出信号アナロ
グデータｊはＡＤコンバータ５４でアナログデータから
デジタルデータｋに変換される。レベル検出信号デジタ
ルデータｋは、ＲＯＭ５５に入力され、第２ブランチの
ＡＧＣ制御信号デジタルデータｌに変換される。そのＡ
ＧＣ制御信号デジタルデータｌは、ＤＡコンバータ５６
に入力され、ＡＧＣ制御信号アナログデータｍに変換さ
れる。そのＡＧＣ制御信号アナログデータｍは、ＬＰＦ
５７に入力され、平滑化される。平滑化されたＡＧＣ制
御信号アナログデータｎは利得可変増幅器５２の増幅率
を所定のレベルに制御して、ＡＧＣ出力信号２として出
力する。On the other hand, in the second branch, the input signal 2
Similarly, the signal is distributed by the distributor 51, one of the signals is input to the variable gain amplifier 52, and the other i is input to the level detector 53 as the level detection signal i. Level detection signal i
Are converted into level detection signal analog data j after the level is detected by the level detector 53. The analog data j of the level detection signal is converted from analog data to digital data k by the AD converter 54. The level detection signal digital data k is input to the ROM 55 and is converted into the AGC control signal digital data 1 of the second branch. That A
The GC control signal digital data l is
And is converted into AGC control signal analog data m. The analog data m of the AGC control signal is
It is input to 57 and smoothed. The smoothed AGC control signal analog data n controls the gain of the variable gain amplifier 52 to a predetermined level, and outputs it as an AGC output signal 2.
【０００５】図５は、ＮブランチＡＧＣ回路の構成を示
すブロック図である。入力信号１〜Ｎに対応した数のブ
ランチを備え、各ブランチが入力信号に対応したＡＧＣ
出力１〜Ｎを出力する。FIG. 5 is a block diagram showing a configuration of an N-branch AGC circuit. AGC having a number of branches corresponding to the input signals 1 to N, each branch corresponding to the input signal
Outputs 1 to N are output.
【０００６】[0006]
【発明が解決しようとする課題】以上の従来のＡＧＣ回
路においては、入力信号１及び２，…Ｎに変動があまり
ないときでも各ブランチのＡＧＣ動作をさせる。つま
り、固定利得であってもＡＧＣ動作させているが、しか
し、システムの動作に支障ないのならば、ＡＧＣ動作は
無駄な電力消費となる。In the above-described conventional AGC circuit, the AGC operation of each branch is performed even when the input signals 1 and 2,... That is, the AGC operation is performed even with the fixed gain. However, if the operation of the system is not hindered, the AGC operation wastes power.
【０００７】本発明の目的は、前記従来の方法において
生ずる問題点を解決するために行なったもので、ＡＧＣ
回路の入力信号の変動の少ないとき、ＡＧＣ動作を止
め、不要なデバイスの電源をオフにして、消費電力を低
減させるＡＧＣ回路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to solve the problems arising in the above conventional method.
An object of the present invention is to provide an AGC circuit which stops AGC operation when there is little change in an input signal of a circuit, turns off power to unnecessary devices, and reduces power consumption.
【０００８】[0008]
【課題を解決するための手段】上記目的は、入力信号を
分配する分配器と、該分配された一方の信号を所定レベ
ルに増幅してＡＧＣ出力信号として出力する利得可変増
幅器と、前記分配された他方の信号をレベル検出しレベ
ル検出信号アナログデータに変換するレベル検出器と、
該レベル検出信号アナログデータをデジタルデータに変
換するＡＤコンバータと、該レベル検出信号デジタルデ
ータをＡＧＣ制御信号デジタルデータに変換するＲＯＭ
と、該ＡＧＣ制御信号デジタルデータをアナログデータ
に変換するＤＡコンバータと、該ＡＧＣ制御信号アナロ
グデータを平滑化し前記利得増幅器の増幅率を対応した
レベルに制御するローパスフィルタとを備えるブランチ
の複数より成るＡＧＣ回路において、前記ＡＤコンバー
タが時刻Ｘ＋１（Ｘ；自然数）でレベル検出信号デジタ
ルデータ（Ｘ＋１）を出力するときＡＤコンバータが時
刻Ｘで出力するレベル検出信号デジタルデータ（Ｘ）を
出力するデータ遅延手段と、前記レベル検出信号デジタ
ルデータ（Ｘ＋１）とレベル検出信号デジタルデータ
（Ｘ）を比較して一致していなかったらＡＧＣ動作をさ
せることを指示するＡＧＣオン指示信号を出力し一致し
ていたらＡＧＣ動作を止めることを指示するＡＧＣスリ
ープ指示信号を出力する手段と、前記ＡＧＣスリープ指
示信号によって前記ＲＯＭ及び前記デジタルデータ（Ｘ
＋１）とデジタルデータ（Ｘ）を比較していない他のブ
ランチのレベル検出器とＡＤコンバータとＲＯＭに対し
て電源を遮断する手段とを有し、前記ＤＡコンバータ及
び前記デジタルデータ（Ｘ＋１）とデジタルデータ
（Ｘ）を比較していない他のブランチのＤＡコンバータ
は、前記ＡＧＣオン指示信号によって前記ＲＯＭからの
ＡＧＣ制御信号デジタルデータを随時ＡＧＣ制御信号ア
ナログデータに変換し前記ＡＧＣスリープ指示信号によ
って前記デジタルデータ（Ｘ＋１）とデジタルデータ
（Ｘ）の一致時のＲＯＭからのＡＧＣ制御信号デジタル
データを保持し該デジタルデータをアナログデータに変
換する機能を有することによって、達成される。SUMMARY OF THE INVENTION It is an object of the present invention to provide a distributor for distributing an input signal, a variable gain amplifier for amplifying one of the divided signals to a predetermined level, and outputting the amplified signal as an AGC output signal. A level detector that detects the level of the other signal and converts it to a level detection signal analog data;
AD converter for converting the analog data of the level detection signal to digital data, and ROM for converting the digital data of the level detection signal to AGC control signal digital data
And a DA converter for converting the AGC control signal digital data into analog data, and a low-pass filter for smoothing the AGC control signal analog data and controlling the gain of the gain amplifier to a corresponding level. In the AGC circuit, when the A / D converter outputs the level detection signal digital data (X + 1) at time X + 1 (X: natural number), the data converter outputs the level detection signal digital data (X) that the A / D converter outputs at time X. And compares the level detection signal digital data (X + 1) with the level detection signal digital data (X), and outputs an AGC ON instruction signal for instructing to perform an AGC operation if they do not match, and outputs an AGC operation if they match. Output AGC sleep instruction signal to instruct to stop That means and said by the AGC sleep instruction signal ROM and the digital data (X
+1) and a means for shutting off the power supply to the A / D converter and the ROM which does not compare the digital data (X) with the digital data (X). The DA converters of the other branches that do not compare the data (X) convert the AGC control signal digital data from the ROM into the AGC control signal analog data as needed according to the AGC ON instruction signal, and convert the digital data according to the AGC sleep instruction signal. This is achieved by having a function of holding the AGC control signal digital data from the ROM when the data (X + 1) and the digital data (X) match and converting the digital data into analog data.
【０００９】上記手段によると、比較器に入力されるＡ
Ｄコンバータが出力するデジタルデータ（Ｘ＋１）とシ
フトレジスタが出力するデジタルデータ（Ｘ）が一致し
ない時、比較器はＡＧＣオン指示信号を出力してＡＧＣ
動作状態とし、ＤＡコンバータ及び他のブランチのＤＡ
コンバータはＲＯＭからのＡＧＣ制御信号デジタルデー
タを随時ＡＧＣ制御信号アナログデータに変換する。ま
た前記比較データが一致した時、比較器はＡＧＣスリー
プ指示信号を出力し、ＤＡコンバータ及び他のブランチ
のＤＡコンバータは前記データ一致時のＲＯＭからのＡ
ＧＣ制御信号デジタルデータを保持し該デジタルデータ
をアナログデータに変換出力し、また比較器のＡＧＣス
リープ指示信号によって前記電源遮断手段は前記ＲＯＭ
及び他のブランチのレベル検出器とＡＤコンバータとＲ
ＯＭに対して電源を遮断し不動作状態とする。According to the above means, A
When the digital data (X + 1) output from the D converter and the digital data (X) output from the shift register do not match, the comparator outputs an AGC on instruction signal and outputs the AGC on signal.
In the operating state, the DA converter and the DA of the other branches
The converter converts the AGC control signal digital data from the ROM to the AGC control signal analog data as needed. When the comparison data matches, the comparator outputs an AGC sleep instruction signal, and the D / A converter and the D / A converters of the other branches output the AGC signal from the ROM when the data matches.
The GC control signal holds digital data, converts the digital data into analog data, and outputs the analog data.
And level detectors and AD converters of other branches and R
The power supply to the OM is shut down to make it inoperative.
【００１０】[0010]
【発明の実施の形態】以下、本発明の実施の形態を図面
により詳細に説明する。尚、ブランチ数は多ければ多い
場合ほど消費電力の低減率は大きくなるが、ここでは、
説明の都合上、２ブランチの場合について説明する。図
１は、本発明によるスリープ機能付ＡＧＣ回路の構成例
を示すブロック図である。Embodiments of the present invention will be described below in detail with reference to the drawings. The power consumption reduction rate increases as the number of branches increases.
For convenience of explanation, the case of two branches will be described. FIG. 1 is a block diagram showing a configuration example of an AGC circuit with a sleep function according to the present invention.
【００１１】図１において、１１及び２１は分配器、１
２及び２２は利得可変増幅器、１３及び２３はレベル検
出器、１４及び２４はＡＤコンバータ、１５及び２５は
ＲＯＭ、１６及び２６はＤＡコンバータ、１７及び２７
はローパスフィルタ、１８はシフトレジスタ、１９は比
較器、２０は遮断器である。In FIG. 1, reference numerals 11 and 21 denote distributors, 1
2 and 22 are variable gain amplifiers, 13 and 23 are level detectors, 14 and 24 are AD converters, 15 and 25 are ROMs, 16 and 26 are DA converters, 17 and 27
Is a low-pass filter, 18 is a shift register, 19 is a comparator, and 20 is a circuit breaker.
【００１２】図１の第１ブランチにおいて、入力信号１
は分配器１１で分配され、一方が利得可変増幅器１２に
入力ａされ、もう一方がレベル検出用信号ｂとしてレベ
ル検出器１３に入力される。レベル検出用信号ｂは、レ
ベル検出器１３でレベル検出後、レベル検出信号アナロ
グデータｃに変換される。レベル検出信号アナログデー
タｃはＡＤコンバータ１４でアナログデータからデジタ
ルデータｄに変換される。In the first branch of FIG.
Are distributed by a distributor 11, one of which is input to a variable gain amplifier 12, and the other is input to a level detector 13 as a level detection signal b. The level detection signal b is converted into level detection signal analog data c after the level is detected by the level detector 13. The level detection signal analog data c is converted from analog data to digital data d by the AD converter 14.
【００１３】レベル検出信号デジタルデータｄは、ＲＯ
Ｍ１５、シフトレジスタ１８及び比較器１９に入力され
る。ＲＯＭ１５に入力されるレベル検出信号デジタルデ
ータｄは、第１ブランチのＡＧＣ制御信号デジタルデー
タｅに変換され、ＤＡコンバータ１６に入力される。シ
フトレジスタ１８では、ＡＤコンバータ１４が時刻Ｘ＋
１（Ｘ；自然数）でレベル検出信号デジタルデータ（Ｘ
＋１）を出力するときＡＤコンバータ１４が時刻Ｘで出
力するレベル検出信号デジタルデータ（Ｘ）を出力す
る。このようにシフトレジスタ１８でデータ遅延させる
ことによりＡＤコンバータ１４が出力するデジタルデー
タＲ（Ｘ＋１）ｄが入力されたとき、シフトレジスタ１
８からはデジタルデータＲ（Ｘ）ｏを出力し比較器１９
に入力する。The level detection signal digital data d is RO
M15, the shift register 18 and the comparator 19 are input. The level detection signal digital data d input to the ROM 15 is converted into the AGC control signal digital data e of the first branch and input to the DA converter 16. In the shift register 18, the AD converter 14 outputs the time X +
1 (X: natural number) and the level detection signal digital data (X
When outputting +1), the AD converter 14 outputs the level detection signal digital data (X) output at time X. When the digital data R (X + 1) d output from the AD converter 14 is input by delaying the data in the shift register 18 in this manner, the shift register 1
8 outputs digital data R (X) o and outputs the digital data R (X) o to the comparator 19.
To enter.
【００１４】ここでまず、比較器１９に入力されるＡＤ
コンバータ１４によって出力されたデジタルデータＲ
（Ｘ＋１）ｄとシフトレジスタ１８によって出力された
デジタルデータＲ（Ｘ）ｏが一致しない場合について説
明する。この場合は、従来技術と同様なＡＧＣ動作をさ
せるために、比較器１９からはＡＧＣオン指示信号ｐが
出力される。ＡＧＣオン指示信号ｐは、遮断器２０に入
力され、遮断器２０では、電源がそのまま出力ｑされ
る。遮断器２０から出力された電源ｑは、ＲＯＭ１５、
２５、レベル検出器２３及びＡＤコンバータ２４に通電
され通電を維持する。First, the AD input to the comparator 19 is
Digital data R output by converter 14
A case where (X + 1) d does not match the digital data R (X) o output by the shift register 18 will be described. In this case, the AGC-on instruction signal p is output from the comparator 19 in order to perform the same AGC operation as in the related art. The AGC-on instruction signal p is input to the circuit breaker 20, where the power is output as it is q. The power supply q output from the circuit breaker 20 is stored in the ROM 15,
25, the power is supplied to the level detector 23 and the AD converter 24 to maintain the power supply.
【００１５】また、ＡＧＣオン指示信号はＤＡコンバー
タ１６及び２６を随時動作させ、ＤＡコンバータ１６に
入力されたＡＧＣ制御信号デジタルデータｅは、随時Ａ
ＧＣ制御信号アナログデータｆに変換される。変換され
たＡＧＣ制御信号アナログデータｆは、ＬＰＦ１７に入
力され、平滑化される。平滑化されたＡＧＣ制御信号ア
ナログデータｇは利得可変増幅器１２をデータに対応し
たレベルに増幅率を制御して、ＡＧＣ出力信号１として
出力する。The AGC on instruction signal causes the D / A converters 16 and 26 to operate at any time, and the AGC control signal digital data e input to the D / A converter 16
It is converted into the GC control signal analog data f. The converted AGC control signal analog data f is input to the LPF 17 and is smoothed. The smoothed AGC control signal analog data g controls the gain of the variable gain amplifier 12 to a level corresponding to the data, and outputs the AGC output signal 1.
【００１６】一方、第２ブランチにおいて、入力信号２
は、分配器２１で分配され、一方が利得可変増幅器２２
に入力ｈされ、もう一方がレベル検出用信号ｉとしてＡ
ＧＣオン指示信号によって通電状態となったレベル検出
器２３に入力される。レベル検出用信号ｉは、レベル検
出器２３でレベル検出後、レベル検出信号アナログデー
タｊに変換される。レベル検出信号アナログデータｊは
ＡＧＣオン指示信号によって通電状態となったＡＤコン
バータ２４でアナログデータからデジタルデータｋに変
換される。On the other hand, in the second branch, the input signal 2
Are distributed by a distributor 21, one of which is a variable gain amplifier 22.
And the other is A as a level detection signal i.
The signal is input to the level detector 23 which is turned on by the GC-on instruction signal. After the level detection signal i is detected by the level detector 23, the level detection signal i is converted into level detection signal analog data j. The analog data j of the level detection signal is converted from the analog data to the digital data k by the AD converter 24 which is turned on by the AGC ON instruction signal.
【００１７】レベル検出信号デジタルデータｋは、ＡＧ
Ｃオン指示信号によって通電状態となったＲＯＭ２５に
入力され第２ブランチのＡＧＣ制御信号デジタルデータ
ｌに変換される。そのＡＧＣ制御信号デジタルデータｌ
は、ＡＧＣオン指示信号によって随時動作しているＤＡ
コンバータ２６に入力され、ＡＧＣ制御信号アナログデ
ータｍに変換される。ＡＧＣ制御信号アナログデータｍ
は、ＬＰＦ２７に入力され、平滑化される。平滑化され
たＡＧＣ制御信号アナログデータｎは利得可変増幅器２
２をデータに対応したレベルに増幅率を制御して、ＡＧ
Ｃ出力信号２として出力する。The level detection signal digital data k is represented by AG
The signal is input to the ROM 25 in the energized state by the C-on instruction signal, and is converted into digital data 1 of the AGC control signal of the second branch. The AGC control signal digital data l
Is a DA which is operated at any time by the AGC ON instruction signal.
The signal is input to the converter 26 and is converted into the AGC control signal analog data m. AGC control signal analog data m
Is input to the LPF 27 and smoothed. The smoothed AGC control signal analog data n is supplied to the variable gain amplifier 2.
2 by controlling the amplification factor to a level corresponding to the data,
Output as C output signal 2.
【００１８】次に、比較器３９に入力されるＡＤコンバ
ータ１４によって出力されたデジタルデータＲ（Ｘ＋
１）ｄとシフトレジスタ１８によって出力されたデジタ
ルデータＲ（Ｘ）ｏが一致した場合について説明する。
この場合、比較器１９から、ＤＡコンバータ１６、２６
及び遮断器２０に、ＡＧＣ機能をオフにするためのＡＧ
Ｃスリープ指示信号ｐを送る。ＡＧＣスリープ指示信号
ｐにより、遮断器２０は、電源を遮断して、ＲＯＭ１
５、２５、レベル検出器２３及びＡＤコンバータ２４に
電源ｑを供給しないようにする。Next, the digital data R (X +
1) The case where d and the digital data R (X) o output by the shift register 18 match will be described.
In this case, the D / A converters 16 and 26 are output from the comparator 19.
And the breaker 20 has an AG for turning off the AGC function.
The C sleep instruction signal p is sent. In response to the AGC sleep instruction signal p, the circuit breaker 20 shuts off the power and
The power supply q is not supplied to 5, 25, the level detector 23 and the AD converter 24.
【００１９】また、ＡＧＣスリープ指示信号ｐにより、
ＤＡコンバータ１６は、ＲＯＭ１５で変換された第１ブ
ランチのＡＧＣ制御信号デジタルデータｅを保持し、Ａ
ＧＣ制御信号アナログデータｆに変換する。保持された
一定ＡＧＣ制御信号アナログデータｆは、ＬＰＦ１７に
入力され、平滑化された後、その平滑化されたＡＧＣ制
御信号アナログデータｇは利得可変増幅器１２に入力さ
れ、利得可変増幅器１２をデータに対応した一定のレベ
ルに増幅率を制御して、ＡＧＣ出力信号１として出力す
る。Further, according to the AGC sleep instruction signal p,
The DA converter 16 holds the AGC control signal digital data e of the first branch converted by the ROM 15,
This is converted into the GC control signal analog data f. The held constant AGC control signal analog data f is input to the LPF 17 and is smoothed. Then, the smoothed AGC control signal analog data g is input to the variable gain amplifier 12 to convert the variable gain amplifier 12 into data. The amplification factor is controlled to a corresponding constant level and output as an AGC output signal 1.
【００２０】一方、入力信号２は、分配器２１で分配さ
れ、一方が利得可変増幅器２２に入力ｈされ、もう一方
がレベル検出用信号ｉとしてレベル検出器２３に入力さ
れる。しかし、レベル検出器２３はＡＧＣスリープ指示
信号ｐにより、遮断器２０の電源遮断により電源ｑが供
給されていないため、動作せず０Ｖを出力し、ＡＤコン
バータ２４に入力される。ＡＤコンバータ２４でも同様
に電源ｑが供給されていないため、いかなる入力があっ
ても、出力は全て０となり、ＲＯＭ２５に入力される。
ＲＯＭ２５でも同様に電源ｑが供給されていないため、
いかなる入力があっても、出力は全て０となり、ＤＡコ
ンバータ２６に入力される。On the other hand, the input signal 2 is distributed by a distributor 21, one of which is input to a variable gain amplifier 22 and the other is input to a level detector 23 as a level detection signal i. However, the level detector 23 does not operate and outputs 0 V and is input to the AD converter 24 because the power supply q is not supplied due to the power cutoff of the circuit breaker 20 due to the AGC sleep instruction signal p. Similarly, since the power supply q is not supplied to the AD converter 24, the output is all 0 and input to the ROM 25 regardless of any input.
Similarly, since the power supply q is not supplied to the ROM 25,
Regardless of the input, the output is all 0 and input to the DA converter 26.
【００２１】ＤＡコンバータ２６では、ＡＧＣスリープ
指示信号ｐにより、ＲＯＭ２５の電源がオフになる前の
ＡＧＣ制御信号デジタルデータｌを保持しているため、
保持したＡＧＣ制御信号デジタルデータｌをＡＧＣ制御
信号アナログデータｍに変換する。そのＡＧＣ制御信号
アナログデータｍは、ＬＰＦ２７に入力され、平滑化さ
れた後、利得可変増幅器２２に入力され、利得可変増幅
器２２を平滑化ＡＧＣ制御信号アナログデータｎに対応
した一定のレベルに増幅率を制御して、ＡＧＣ出力信号
２として出力する。The DA converter 26 holds the AGC control signal digital data 1 before the power of the ROM 25 is turned off by the AGC sleep instruction signal p.
The held AGC control signal digital data 1 is converted to AGC control signal analog data m. The AGC control signal analog data m is input to the LPF 27, and after being smoothed, is input to the variable gain amplifier 22, and the gain of the variable gain amplifier 22 is increased to a constant level corresponding to the smoothed AGC control signal analog data n. And outputs it as an AGC output signal 2.
【００２２】以上の動作を図２にまとめて説明すると、
比較器１９に入力されるＡＤコンバータ１４が出力する
デジタルデータＲ（Ｘ＋１）とシフトレジスタ１８が出
力するデジタルデータＲ（Ｘ）が一致しない時（Ｒ
（Ｘ）≠Ｒ（Ｘ＋１））は、ＡＧＣ動作状態とする。一
方、ＡＤコンバータ１４が出力するデジタルデータＲ
（Ｘ＋１）とシフトレジスタ１８が出力するデジタルデ
ータＲ（Ｘ）が一致した時（Ｒ（Ｘ）＝Ｒ（Ｘ＋１））
は、第１ブランチ及び第２ブランチ２ともデータ一致時
にＤＡコンバータ１６、２６が保持したＡＧＣ制御信号
デジタルデータｅおよびｌで利得を決定する。また、こ
の一致時はＲＯＭ１５、２５、レベル検出器２３及びＡ
Ｄコンバータ２４の電源ｑがオフとなる。The above operation will be described with reference to FIG.
When the digital data R (X + 1) output from the AD converter 14 input to the comparator 19 does not match the digital data R (X) output from the shift register 18 (R
(X) ≠ R (X + 1)) sets the AGC operation state. On the other hand, the digital data R output from the AD converter 14
When (X + 1) matches the digital data R (X) output from the shift register 18 (R (X) = R (X + 1))
Determines the gain by the AGC control signal digital data e and 1 held by the DA converters 16 and 26 when the data of both the first branch and the second branch 2 match. At the time of this coincidence, the ROMs 15 and 25, the level detector 23 and A
The power supply q of the D converter 24 is turned off.
【００２３】なお、ここで、ＤＡコンバータ１６及び２
６には、データ保持機能が必要となるが、これは一般的
である。Here, the DA converters 16 and 2
6 requires a data retention function, which is common.
【００２４】また、比較器１９に入力されるデジタルデ
ータＲ（Ｘ）とデジタルデータＲ（Ｘ＋１）が全ビット
一致していなくても、下位数ビットを無視して、上位か
ら数ビット一致していれば、比較器１９からＡＧＣスリ
ープ指示信号ｐを出力して、ＡＧＣ動作をオフにするこ
ともできる。この動作のオフは、無視する下位ビット数
が多ければ多いほど一致する確率が高くＡＧＣ動作をオ
フする時間、つまりＲＯＭ１５、２５、レベル検出器２
３及びＡＤコンバータ２４の電源ｑがオフとなる時間が
長くなるので、消費電力をより低減できる。Even if the digital data R (X) and the digital data R (X + 1) input to the comparator 19 do not match all bits, the lower bits are ignored and the upper bits match several bits. Then, the AGC sleep instruction signal p can be output from the comparator 19 to turn off the AGC operation. The turning off of this operation is based on the fact that the greater the number of lower bits to be ignored, the higher the probability of coincidence and the time when the AGC operation is turned off.
3 and the time during which the power supply q of the AD converter 24 is turned off becomes longer, so that power consumption can be further reduced.
【００２５】ただしこの場合、無視する下位ビット数が
多ければ多いほどＡＧＣの精度が悪くなりＡＧＣ出力信
号１及び２のレベル変動が大きくなるので、無視する下
位ビット数は、システム全体の性能が劣化しない程度ま
たは劣化量とのトレードオフとなる。In this case, however, the greater the number of lower bits to be ignored, the lower the accuracy of AGC and the greater the level fluctuation of the AGC output signals 1 and 2. Therefore, the number of lower bits to be ignored degrades the performance of the entire system. There is a trade-off with the degree of no deterioration or the amount of deterioration.
【００２６】以上、２ブランチの場合について詳細に説
明したが、Ｎブランチ（Ｎ；２以上の自然数）の場合に
ついて、簡単に説明する。図３は、本発明によるスリー
プ機能付ＮブランチＡＧＣ回路の構成例を示すブロック
図である。Ｎブランチの場合は図３のように、２ブラン
チ目以降のレベル検出器、ＡＤコンバータ及び全てのＲ
ＯＭがＡＧＣ動作オフのとき電源がオフとなる。従っ
て、同じブランチ数Ｎで、従来技術（図５）と比較する
と、消費電力低減率は、ブランチ数Ｎが増えれば増える
ほど大きくなる。The case of two branches has been described in detail above. The case of N branches (N; a natural number of 2 or more) will be briefly described. FIG. 3 is a block diagram showing a configuration example of an N-branch AGC circuit with a sleep function according to the present invention. In the case of N branches, as shown in FIG. 3, the level detectors, AD converters and all R
When the OM is in the AGC operation off state, the power supply is off. Therefore, when the number of branches N increases, the power consumption reduction rate increases as the number N of branches increases, as compared with the related art (FIG. 5).
【００２７】本発明の応用例としては、ＡＧＣ回路を携
帯電話に使用する場合等が上げられる。受信レベル変動
の少ない条件下で使用する場合、例えば、携帯電話を家
の中で椅子に座って使用する場合などには最適である。As an application example of the present invention, there is a case where an AGC circuit is used in a portable telephone. It is most suitable when used under conditions with little fluctuation in reception level, for example, when a mobile phone is used while sitting in a chair in a house.
【００２８】[0028]
【発明の効果】以上詳細に説明したように、本発明は従
来回路に比べてレベル検出信号アナログデータつまり回
路の入力レベルの変動が少ない条件では、消費電力が低
減でき、しかもブランチ数が多ければ多いほど消費電力
低減率が大きくなる。さらに、いかなる入力信号に対し
ても、従来回路と同等の性能を維持することができる。As described above in detail, the present invention can reduce the power consumption under the condition that the fluctuation of the level detection signal analog data, that is, the input level of the circuit is smaller than that of the conventional circuit, and if the number of branches is large, The power consumption reduction rate increases as the number increases. Further, performance equivalent to that of the conventional circuit can be maintained for any input signal.
【図１】本発明の一実施形態のスリープ機能付ＡＧＣ回
路の構成ブロック図である。FIG. 1 is a configuration block diagram of an AGC circuit with a sleep function according to an embodiment of the present invention.
【図２】本発明によるＡＧＣスリープ機能の説明図であ
る。FIG. 2 is an explanatory diagram of an AGC sleep function according to the present invention.
【図３】本発明の他の実施形態のスリープ機能付Ｎブラ
ンチＡＧＣ回路の構成ブロック図である。FIG. 3 is a configuration block diagram of an N-branch AGC circuit with a sleep function according to another embodiment of the present invention.
【図４】従来方式によるＡＧＣ回路の構成ブロック図で
ある。FIG. 4 is a configuration block diagram of an AGC circuit according to a conventional method.
【図５】従来方式によるＮブランチＡＧＣ回路の構成ブ
ロック図である。FIG. 5 is a configuration block diagram of an N-branch AGC circuit according to a conventional method.
１１、２１…分配器、１２、２２…利得可変増幅器、１
３、２３…レベル検出器、１４、２４…ＡＤコンバー
タ、１５、２５…ＲＯＭ、１６、２６…ＤＡコンバー
タ、１７、２７…ローパスフィルタ、１８…シフトレジ
スタ、１９…比較器、２０…遮断器。11, 21 ... distributor, 12, 22 ... variable gain amplifier, 1
3, 23: level detector, 14, 24: AD converter, 15, 25: ROM, 16, 26: DA converter, 17, 27: low-pass filter, 18: shift register, 19: comparator, 20: circuit breaker.
Claims (5)
れた一方の信号を所定レベルに増幅してＡＧＣ出力信号
として出力する利得可変増幅器と、前記分配された他方
の信号をレベル検出しレベル検出信号アナログデータに
変換するレベル検出器と、該レベル検出信号アナログデ
ータをデジタルデータに変換するＡＤコンバータと、該
レベル検出信号デジタルデータをＡＧＣ制御信号デジタ
ルデータに変換するＲＯＭと、該ＡＧＣ制御信号デジタ
ルデータをアナログデータに変換するＤＡコンバータ
と、該ＡＧＣ制御信号アナログデータを平滑化し前記利
得増幅器の増幅率を対応したレベルに制御するローパス
フィルタとを備えるブランチの複数より成るＡＧＣ回路
において、 前記ＡＤコンバータが時刻Ｘ＋１（Ｘ；自然数）でレベ
ル検出信号デジタルデータ（Ｘ＋１）を出力するときＡ
Ｄコンバータが時刻Ｘで出力するレベル検出信号デジタ
ルデータ（Ｘ）を出力するデータ遅延手段と、前記レベ
ル検出信号デジタルデータ（Ｘ＋１）とレベル検出信号
デジタルデータ（Ｘ）を比較して一致していなかったら
ＡＧＣ動作をさせることを指示するＡＧＣオン指示信号
を出力し一致していたらＡＧＣ動作を止めることを指示
するＡＧＣスリープ指示信号を出力する手段とを有し、
前記ＤＡコンバータ及び前記デジタルデータ（Ｘ＋１）
とデジタルデータ（Ｘ）を比較していない他のブランチ
のＤＡコンバータは、前記ＡＧＣオン指示信号によって
前記ＲＯＭからのＡＧＣ制御信号デジタルデータを随時
ＡＧＣ制御信号アナログデータに変換し前記ＡＧＣスリ
ープ指示信号によって前記デジタルデータ（Ｘ＋１）と
デジタルデータ（Ｘ）の一致時のＲＯＭからのＡＧＣ制
御信号デジタルデータを保持し該デジタルデータをアナ
ログデータに変換する機能を有することを特徴とするス
リープ機能付ＡＧＣ回路。1. A distributor for distributing an input signal, a variable gain amplifier for amplifying one of the divided signals to a predetermined level and outputting it as an AGC output signal, and detecting a level of the other distributed signal. A level detector for converting level detection signal analog data to analog data, an AD converter for converting the level detection signal analog data to digital data, a ROM for converting the level detection signal digital data to AGC control signal digital data, and an AGC control An AGC circuit comprising a plurality of branches including: a DA converter that converts signal digital data into analog data; and a low-pass filter that smoothes the AGC control signal analog data and controls the gain of the gain amplifier to a corresponding level. The AD converter receives a level detection signal at time X + 1 (X: natural number). A When outputting digital data (X + 1)
A data delay unit that outputs a level detection signal digital data (X) output from the D converter at time X, and the level detection signal digital data (X + 1) and the level detection signal digital data (X) are compared and do not match. Means for outputting an AGC on instruction signal for instructing to perform the AGC operation, and outputting an AGC sleep instruction signal for instructing to stop the AGC operation if the values match.
The DA converter and the digital data (X + 1)
The D / A converters of other branches that do not compare the AGC control signal digital data from the ROM into the AGC control signal analog data at any time by the AGC ON instruction signal and convert the AGC control signal analog data by the AGC sleep instruction signal An AGC circuit with a sleep function, having a function of holding an AGC control signal from the ROM when the digital data (X + 1) and the digital data (X) match and converting the digital data into analog data.
路において、 前記デジタルデータ比較手段は、前記デジタルデータ
（Ｘ＋１）とデジタルデータ（Ｘ）について上位から所
定数ビットを比較して一致していなかったらＡＧＣオン
指示信号を出力し一致していたらＡＧＣスリープ指示信
号を出力するものであることを特徴とするスリープ機能
付ＡＧＣ回路。2. The AGC circuit with a sleep function according to claim 1, wherein the digital data comparing unit compares predetermined numbers of bits of the digital data (X + 1) and the digital data (X) from upper bits and does not match. An AGC circuit with a sleep function, wherein the AGC circuit outputs an AGC on instruction signal and outputs an AGC sleep instruction signal if they match.
ＡＧＣ回路において、 前記ＡＧＣスリープ指示信号に
よって前記デジタルデータ（Ｘ＋１）とデジタルデータ
（Ｘ）を比較しているブランチの前記ＲＯＭ及び前記デ
ジタルデータ（Ｘ＋１）とデジタルデータ（Ｘ）を比較
していない他のブランチのレベル検出器とＡＤコンバー
タとＲＯＭに対して電源を遮断する手段を有することを
特徴とするスリープ機能付ＡＧＣ回路。3. The AGC circuit with a sleep function according to claim 1, wherein the ROM and the digital data of the branch comparing the digital data (X + 1) and the digital data (X) by the AGC sleep instruction signal. An AGC circuit with a sleep function, comprising: means for shutting off power to a level detector, an AD converter, and a ROM of another branch which does not compare (X + 1) with digital data (X).
ープ機能付ＡＧＣ回路において、 複数ブランチのうち、１ブランチ以上が前記デジタルデ
ータ（Ｘ＋１）とデジタルデータ（Ｘ）を比較してＡＧ
Ｃオン指示信号およびＡＧＣスリープ指示信号を出力す
る機能を有するものであることを特徴とするスリープ機
能付ＡＧＣ回路。4. The AGC circuit with a sleep function according to claim 1, wherein at least one of a plurality of branches compares the digital data (X + 1) and the digital data (X) to determine whether an AG
An AGC circuit having a sleep function, having a function of outputting a C-on instruction signal and an AGC sleep instruction signal.
ープ機能付ＡＧＣ回路を備えた無線通信装置。5. A wireless communication device comprising the AGC circuit with a sleep function according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11180184A JP2001016055A (en) | 1999-06-25 | 1999-06-25 | Agc circuit with sleep function and radio communication device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11180184A JP2001016055A (en) | 1999-06-25 | 1999-06-25 | Agc circuit with sleep function and radio communication device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001016055A true JP2001016055A (en) | 2001-01-19 |
Family
ID=16078864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11180184A Pending JP2001016055A (en) | 1999-06-25 | 1999-06-25 | Agc circuit with sleep function and radio communication device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001016055A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2389760A (en) * | 2002-06-12 | 2003-12-17 | Zarlink Semiconductor Ltd | Data processing system with low power mode |
| GB2389759A (en) * | 2002-06-12 | 2003-12-17 | Zarlink Semiconductor Ltd | A signal processing system and method |
-
1999
- 1999-06-25 JP JP11180184A patent/JP2001016055A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2389760A (en) * | 2002-06-12 | 2003-12-17 | Zarlink Semiconductor Ltd | Data processing system with low power mode |
| GB2389759A (en) * | 2002-06-12 | 2003-12-17 | Zarlink Semiconductor Ltd | A signal processing system and method |
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