JP2001007349A - 低電圧用ツェナーダイオード - Google Patents
低電圧用ツェナーダイオードInfo
- Publication number
- JP2001007349A JP2001007349A JP17233999A JP17233999A JP2001007349A JP 2001007349 A JP2001007349 A JP 2001007349A JP 17233999 A JP17233999 A JP 17233999A JP 17233999 A JP17233999 A JP 17233999A JP 2001007349 A JP2001007349 A JP 2001007349A
- Authority
- JP
- Japan
- Prior art keywords
- guard ring
- zener diode
- layer
- impurity
- outermost surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ガードリング最表面部（深さ約０〜１μｍ）
の不純物濃度低下によるＥＳＤ耐量の低下、および反転
層の形成によるリーク電流の増加、ツェナー降伏電圧の
低下等製品特性の劣化を防止する。 【解決手段】 ガードリング酸化押し込み後、または主
接合の酸化押し込み後にガードリングと同じ導電タイプ
の不純物を固相拡散、ガス拡散またはイオン注入ドープ
し、ガードリングの最表面層（深さ約０〜１μｍ）に、
高濃度（１．０×１０20〜１．０×１０22個／ｃｍ3 ）
不純物ドープ層を形成し、ガードリングの酸化押し込み
以降の工程の熱履歴でのガードリング最表面層の不純物
濃度低下を補償し、高ＥＳＤで低接合容量の低電圧用ツ
ェナーダイオードを安定的に製造する。
の不純物濃度低下によるＥＳＤ耐量の低下、および反転
層の形成によるリーク電流の増加、ツェナー降伏電圧の
低下等製品特性の劣化を防止する。 【解決手段】 ガードリング酸化押し込み後、または主
接合の酸化押し込み後にガードリングと同じ導電タイプ
の不純物を固相拡散、ガス拡散またはイオン注入ドープ
し、ガードリングの最表面層（深さ約０〜１μｍ）に、
高濃度（１．０×１０20〜１．０×１０22個／ｃｍ3 ）
不純物ドープ層を形成し、ガードリングの酸化押し込み
以降の工程の熱履歴でのガードリング最表面層の不純物
濃度低下を補償し、高ＥＳＤで低接合容量の低電圧用ツ
ェナーダイオードを安定的に製造する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に高ＥＳＤ（ｅｌｅｃｔｒｏ−ｓｔａｔｉｃ ｄ
ｉｓｃｈａｒｇｅ）耐量を有する低い接合容量の低電圧
用ツェナーダイオードに関する。
し、特に高ＥＳＤ（ｅｌｅｃｔｒｏ−ｓｔａｔｉｃ ｄ
ｉｓｃｈａｒｇｅ）耐量を有する低い接合容量の低電圧
用ツェナーダイオードに関する。
【０００２】
【従来の技術】従来の低電圧用ツェナーダイオードは、
Ｎ型の不純物を含むＳｉ基板主表面に、基板と反対導電
タイプのＰ型の不純物を固相拡散、ガス拡散またはイオ
ン注入後、酸化押し込みを行い、ガードリングを形成す
る。更に、ガードリングの内側にＮ型の不純物を固相拡
散、ガス拡散またはイオン注入後、所要の酸化押し込み
を行い、主接合を形成している。次に、必要により前記
Ｓｉ基板の反対面に、基板不純物と同タイプの不純物を
拡散後、押し込み酸化を行い、オーミック層を形成す
る。
Ｎ型の不純物を含むＳｉ基板主表面に、基板と反対導電
タイプのＰ型の不純物を固相拡散、ガス拡散またはイオ
ン注入後、酸化押し込みを行い、ガードリングを形成す
る。更に、ガードリングの内側にＮ型の不純物を固相拡
散、ガス拡散またはイオン注入後、所要の酸化押し込み
を行い、主接合を形成している。次に、必要により前記
Ｓｉ基板の反対面に、基板不純物と同タイプの不純物を
拡散後、押し込み酸化を行い、オーミック層を形成す
る。
【０００３】図３は、従来のガードリングの酸化押し込
み、主接合の拡散、酸化押し込みの工程フローと、その
加工断面を示す図である。
み、主接合の拡散、酸化押し込みの工程フローと、その
加工断面を示す図である。
【０００４】図３を参照すると、従来の工程では、Ｎ型
のＳｉ基板１に所要の酸化膜２（ＳｉＯ2 ）をマスクと
してガードリング拡散を行い、Ｐ型不純物ボロン（Ｂ）
によるガードリングＰ++層３を形成する。次に、高温
（通常≒１１５０℃以上）のガードリング酸化押し込み
を行い、ガードリングを所要の深さ（通常≒４μｍ以
上）に押し込む。この時、ガードリングの不純物濃度は
低下し、Ｐ層４と最表面のＰ- 層５が形成される。更
に、主接合の拡散でガードリングの内側にＰ++層６を形
成し、主接合の酸化押し込みを行い、所要の製品特性の
得られる深さの主接合Ｐ+ ７層を形成する。
のＳｉ基板１に所要の酸化膜２（ＳｉＯ2 ）をマスクと
してガードリング拡散を行い、Ｐ型不純物ボロン（Ｂ）
によるガードリングＰ++層３を形成する。次に、高温
（通常≒１１５０℃以上）のガードリング酸化押し込み
を行い、ガードリングを所要の深さ（通常≒４μｍ以
上）に押し込む。この時、ガードリングの不純物濃度は
低下し、Ｐ層４と最表面のＰ- 層５が形成される。更
に、主接合の拡散でガードリングの内側にＰ++層６を形
成し、主接合の酸化押し込みを行い、所要の製品特性の
得られる深さの主接合Ｐ+ ７層を形成する。
【０００５】このような従来の製法では、ガードリング
酸化押し込み以降の熱履歴で、ガードリング最表面（深
さ約０〜１μｍ）の不純物濃度が低下し、ＥＳＤ（ｅｌ
ｅｃｔｒｏ−ｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）印加
時、最表面のＰ- 層５の導電率低下により負性抵抗とな
り、ホットスポットを形成し、熱暴走的電流が流れ、Ｐ
Ｎ接合破壊となる（Ｗｕｎｃｈ−Ｂｅｌｌモデル）。
酸化押し込み以降の熱履歴で、ガードリング最表面（深
さ約０〜１μｍ）の不純物濃度が低下し、ＥＳＤ（ｅｌ
ｅｃｔｒｏ−ｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）印加
時、最表面のＰ- 層５の導電率低下により負性抵抗とな
り、ホットスポットを形成し、熱暴走的電流が流れ、Ｐ
Ｎ接合破壊となる（Ｗｕｎｃｈ−Ｂｅｌｌモデル）。
【０００６】なお、一般的にツェナーダイオードの製法
として、酸化押し込み以降の熱履歴では、ガードリング
酸化押し込みが最も厳しく、この工程での不純物濃度低
下（約１〜３桁）が著しい。
として、酸化押し込み以降の熱履歴では、ガードリング
酸化押し込みが最も厳しく、この工程での不純物濃度低
下（約１〜３桁）が著しい。
【０００７】
【発明が解決しようとする課題】上述した従来の低電圧
用ツェナーダイオードには、次のような問題点がある。
用ツェナーダイオードには、次のような問題点がある。
【０００８】第１の問題点は、ガードリング最表面部
（深さ約０〜１μｍ）の不純物濃度低下によりＥＳＤ耐
量が低下し、所要のＥＳＤ耐量のツェナーダイオードの
製造が困難となることである。
（深さ約０〜１μｍ）の不純物濃度低下によりＥＳＤ耐
量が低下し、所要のＥＳＤ耐量のツェナーダイオードの
製造が困難となることである。
【０００９】ガードリングの酸化押し込み、主接合の拡
散、酸化押し込み、更にオーミック層の形成時の熱履歴
で、ガードリング最表面部の不純物が基板外部または内
部へ拡散進行する。特に基板のＮ型不純物にリン
（Ｐ）、ガードリング拡散のＰ型ドーパントにボロン
（Ｂ）を用いた場合、ガードリング上の酸化膜との界面
では、Ｐ形不純物ボロンの酸化膜への吸い込みとＮ型不
純物リンの蓄積による不純物の再分布で、ガードリング
最表面部のＰ型不純物濃度の低下が著しい。
散、酸化押し込み、更にオーミック層の形成時の熱履歴
で、ガードリング最表面部の不純物が基板外部または内
部へ拡散進行する。特に基板のＮ型不純物にリン
（Ｐ）、ガードリング拡散のＰ型ドーパントにボロン
（Ｂ）を用いた場合、ガードリング上の酸化膜との界面
では、Ｐ形不純物ボロンの酸化膜への吸い込みとＮ型不
純物リンの蓄積による不純物の再分布で、ガードリング
最表面部のＰ型不純物濃度の低下が著しい。
【００１０】したがって、ＥＳＤ印加時のアバランシェ
降伏に対し、ガードリング最表面接合部（不純物濃度の
低い領域）の導電率低下により、負性抵抗となり、ホッ
トスポットを形成し、熱暴走的電流が流れ、ＰＮ接合破
壊となる。
降伏に対し、ガードリング最表面接合部（不純物濃度の
低い領域）の導電率低下により、負性抵抗となり、ホッ
トスポットを形成し、熱暴走的電流が流れ、ＰＮ接合破
壊となる。
【００１１】第２の問題点は、７Ｖ以下の低電圧ツェナ
ーダイオードにおいてＳｉ基板の不純物濃度が高く、前
記のガードリング最表面部の不純物濃度の低下が著しい
場合、ＰＮ接合に電圧印加時に反転層が形成され、リー
ク電流の増加、ツェナー降伏電圧の低下等、製品特性が
損なわれることである。
ーダイオードにおいてＳｉ基板の不純物濃度が高く、前
記のガードリング最表面部の不純物濃度の低下が著しい
場合、ＰＮ接合に電圧印加時に反転層が形成され、リー
ク電流の増加、ツェナー降伏電圧の低下等、製品特性が
損なわれることである。
【００１２】この発明の目的は、高いＥＳＤ耐量を有す
る低い接合容量の低電圧用ツェナーダイオードを安定的
に製造することである。
る低い接合容量の低電圧用ツェナーダイオードを安定的
に製造することである。
【００１３】
【課題を解決するための手段】この発明は、ガードリン
グ酸化押し込み後、または主接合の酸化押し込み後に、
ガードリングと同じ導電タイプの不純物を固相拡散、ガ
ス拡散、またはイオン注入し、ガードリングの最表面層
（深さ約０〜１μｍ）に、高濃度（１．０×１０20〜
１．０×１０22個／ｃｍ3 ）不純物ドープ層を形成する
ことを特徴とする。
グ酸化押し込み後、または主接合の酸化押し込み後に、
ガードリングと同じ導電タイプの不純物を固相拡散、ガ
ス拡散、またはイオン注入し、ガードリングの最表面層
（深さ約０〜１μｍ）に、高濃度（１．０×１０20〜
１．０×１０22個／ｃｍ3 ）不純物ドープ層を形成する
ことを特徴とする。
【００１４】ガードリングの最表面層（深さ約０〜１μ
ｍ）に、高濃度（１．０×１０20〜１．０×１０22個／
ｃｍ3 ）不純物ドープ層を形成することで、ガードリン
グ酸化押し込み、または主接合形成時のガードリング最
表面部の不純物濃度の低下を補償し、ＥＳＤ印加時、ガ
ードリング最表面接合部の導電率低下を防ぎ、ホットス
ポットの形成が阻止され、ＥＳＤ耐量が向上する。
ｍ）に、高濃度（１．０×１０20〜１．０×１０22個／
ｃｍ3 ）不純物ドープ層を形成することで、ガードリン
グ酸化押し込み、または主接合形成時のガードリング最
表面部の不純物濃度の低下を補償し、ＥＳＤ印加時、ガ
ードリング最表面接合部の導電率低下を防ぎ、ホットス
ポットの形成が阻止され、ＥＳＤ耐量が向上する。
【００１５】
【発明の実施の形態】次に、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１６】図１は、この発明の低電圧用ツェナーダイ
オードの第１の実施の形態であり、ガードリング酸化押
し込み後、ガードリング最表面に高濃度不純物ドープ層
を形成した場合の工程フローと、その加工断面を示す図
である。
オードの第１の実施の形態であり、ガードリング酸化押
し込み後、ガードリング最表面に高濃度不純物ドープ層
を形成した場合の工程フローと、その加工断面を示す図
である。
【００１７】図１を参照すると、まず、Ｎ型のＳｉ基板
１に所要の酸化膜２（ＳｉＯ2 ）をマスクとしてガード
リング拡散を行い、Ｐ型不純物ボロン（Ｂ）によるガー
ドリングＰ++層３を形成する。次に、高温（通常≒１１
５０℃以上）のガードリング酸化押し込みを行い、ガー
ドリングを所要の深さ（通常≒４μｍ以上）に押し込
む。この時、ガードリングの不純物濃度は低下し、Ｐ層
４と最表面のＰ- 層５が形成される。このガードリング
酸化押し込みまでは、前記従来の工程と同じである。
１に所要の酸化膜２（ＳｉＯ2 ）をマスクとしてガード
リング拡散を行い、Ｐ型不純物ボロン（Ｂ）によるガー
ドリングＰ++層３を形成する。次に、高温（通常≒１１
５０℃以上）のガードリング酸化押し込みを行い、ガー
ドリングを所要の深さ（通常≒４μｍ以上）に押し込
む。この時、ガードリングの不純物濃度は低下し、Ｐ層
４と最表面のＰ- 層５が形成される。このガードリング
酸化押し込みまでは、前記従来の工程と同じである。
【００１８】次に、濃度低下の著しいガードリング酸化
押し込み後、ガードリング最表面の不純物濃度調整工程
を設け、固相拡散、ガス拡散、またはイオン注入を行
い、前記ガードリングの最表面Ｐ- ５層に、深さ約０〜
１μｍ、高濃度（１．０×１０ 20〜１．０×１０22個／
ｃｍ3 ）不純物の最表面Ｐ++層８を形成する。この後の
主接合の拡散以降は、前記従来の工程と同じである。
押し込み後、ガードリング最表面の不純物濃度調整工程
を設け、固相拡散、ガス拡散、またはイオン注入を行
い、前記ガードリングの最表面Ｐ- ５層に、深さ約０〜
１μｍ、高濃度（１．０×１０ 20〜１．０×１０22個／
ｃｍ3 ）不純物の最表面Ｐ++層８を形成する。この後の
主接合の拡散以降は、前記従来の工程と同じである。
【００１９】主接合の拡散以降は、前記従来の工程と同
じであるが、主接合の拡散以降での熱履歴はそれ程厳し
くないので、ガードリング最表面Ｐ++層８は残る。
じであるが、主接合の拡散以降での熱履歴はそれ程厳し
くないので、ガードリング最表面Ｐ++層８は残る。
【００２０】図２は、この発明の第２の実施の形態であ
り、主接合の酸化押し込み後、ガードリング最表面に不
純物ドープ層を形成した場合の工程フローと、その加工
断面を示す図である。
り、主接合の酸化押し込み後、ガードリング最表面に不
純物ドープ層を形成した場合の工程フローと、その加工
断面を示す図である。
【００２１】図２を参照すると、まず、Ｎ型のＳｉ基板
１に所要の酸化膜２（ＳｉＯ2 ）をマスクとしてガード
リング拡散を行い、Ｐ型不純物ボロン（Ｂ）によるガー
ドリングＰ++層３を形成する。次に、高温（通常≒１１
５０℃以上）のガードリング酸化押し込みを行い、ガー
ドリングを所要の深さ（通常≒４μｍ以上）に押し込
む。この時、ガードリングの不純物濃度は低下し、Ｐ層
４と最表面のＰ- 層５が形成される。
１に所要の酸化膜２（ＳｉＯ2 ）をマスクとしてガード
リング拡散を行い、Ｐ型不純物ボロン（Ｂ）によるガー
ドリングＰ++層３を形成する。次に、高温（通常≒１１
５０℃以上）のガードリング酸化押し込みを行い、ガー
ドリングを所要の深さ（通常≒４μｍ以上）に押し込
む。この時、ガードリングの不純物濃度は低下し、Ｐ層
４と最表面のＰ- 層５が形成される。
【００２２】更に、主接合の拡散でガードリングの内側
にＰ++層６を形成し、主接合の酸化押し込みを行い、主
接合Ｐ+ ７層を形成する。この主接合の酸化押し込みま
では、前記従来の工程と同じである。
にＰ++層６を形成し、主接合の酸化押し込みを行い、主
接合Ｐ+ ７層を形成する。この主接合の酸化押し込みま
では、前記従来の工程と同じである。
【００２３】次に、主接合の酸化押し込み後、ガードリ
ング最表面の不純物濃度調整工程を設け、イオン注入を
行い、前記ガードリングの最表面Ｐ- ５層に、深さ約０
〜１μｍ、高濃度（１．０×１０20〜１．０×１０22個
／ｃｍ3 )不純物の最表面Ｐ+ +層８を形成する。
ング最表面の不純物濃度調整工程を設け、イオン注入を
行い、前記ガードリングの最表面Ｐ- ５層に、深さ約０
〜１μｍ、高濃度（１．０×１０20〜１．０×１０22個
／ｃｍ3 )不純物の最表面Ｐ+ +層８を形成する。
【００２４】このように、主接合形成後に不純物濃度調
整を行うことで、前記第１の実施の形態より熱履歴が少
なく、最表面部の不純物濃度の低下が更に少なくなり、
ＥＳＤ耐量向上に有利となる。
整を行うことで、前記第１の実施の形態より熱履歴が少
なく、最表面部の不純物濃度の低下が更に少なくなり、
ＥＳＤ耐量向上に有利となる。
【００２５】なお、主接合形成後にリンのゲッタリング
拡散、Ｓｉ基板反対面にオーミック拡散が必要な場合、
ガードリング最表面部の高濃度不純物ドープ層の形成
は、これらの高温熱処理の後に行っても良い。
拡散、Ｓｉ基板反対面にオーミック拡散が必要な場合、
ガードリング最表面部の高濃度不純物ドープ層の形成
は、これらの高温熱処理の後に行っても良い。
【００２６】
【発明の効果】以上説明したように、この発明は、不純
物濃度調整工程を設けることで、最表面部の不純物濃度
の低下を補償し、ＥＳＤ印加時のガードリング最表面接
合部の導電率低下を防ぎ、ホットスポットの形成が阻止
され、ＥＳＤ耐量が向上することにより、高いＥＳＤ耐
量を有する低い接合容量のツェナーダイオードを、安定
的に製造することができる。
物濃度調整工程を設けることで、最表面部の不純物濃度
の低下を補償し、ＥＳＤ印加時のガードリング最表面接
合部の導電率低下を防ぎ、ホットスポットの形成が阻止
され、ＥＳＤ耐量が向上することにより、高いＥＳＤ耐
量を有する低い接合容量のツェナーダイオードを、安定
的に製造することができる。
【００２７】また、この発明は、不純物濃度調整工程を
設けることで、低電圧ツェナーダイオードにおけるガー
ドリング最表面部の不純物濃度の低下および前記反転層
の形成が防止できることにより、不純物濃度の高いＳｉ
基板１を用いる７Ｖ以下の低電圧ツェナーダイオードに
おいて、リーク電流の増加、ツェナー降伏電圧の低下等
製品特性を損なわずに高いＥＳＤ耐量を有する低い接合
容量の製品を製造することができる。
設けることで、低電圧ツェナーダイオードにおけるガー
ドリング最表面部の不純物濃度の低下および前記反転層
の形成が防止できることにより、不純物濃度の高いＳｉ
基板１を用いる７Ｖ以下の低電圧ツェナーダイオードに
おいて、リーク電流の増加、ツェナー降伏電圧の低下等
製品特性を損なわずに高いＥＳＤ耐量を有する低い接合
容量の製品を製造することができる。
【図１】この発明の第１の実施の形態を示す図であり、
ガードリング酸化押し込み後、ガードリング最表面に高
濃度不純物ドープ層を形成した場合の工程フローと、そ
の加工断面を示す図である。
ガードリング酸化押し込み後、ガードリング最表面に高
濃度不純物ドープ層を形成した場合の工程フローと、そ
の加工断面を示す図である。
【図２】この発明の第２の実施の形態を示す図であり、
主接合の酸化押し込み後、ガードリング最表面に不純物
ドープ層を形成した場合の工程フローと、その加工断面
を示す図である。
主接合の酸化押し込み後、ガードリング最表面に不純物
ドープ層を形成した場合の工程フローと、その加工断面
を示す図である。
【図３】従来のガードリングの酸化押し込み、主接合の
拡散、酸化押し込みの工程フローと、その加工断面を示
す図である。
拡散、酸化押し込みの工程フローと、その加工断面を示
す図である。
１ Ｎ型Ｓｉ基板Ｎ+ ２ 酸化膜（ＳｉＯ2 ） ３ ガードリング拡散Ｐ++層 ４ ガードリング拡散Ｐ層（酸化押し込み後） ５ ガードリング最表面Ｐ- 層（酸化押し込み後） ６ 主接合拡散Ｐ++層 ７ 主接合拡散Ｐ+ 層（酸化押し込み後） ８ ガードリング最表面Ｐ++層（ガードリング最表面濃
度調整後）
度調整後）
Claims (6)
- 【請求項１】主接合の外周にガードリングを形成する構
造の低電圧用ツェナーダイオードにおいて、ガードリン
グの表面層に、高ＥＳＤ耐量をもたらす不純物ドープ層
を形成したことを特徴とする低電圧用ツェナーダイオー
ド。 - 【請求項２】前記不純物ドープ層は、濃度が１．０×１
０20〜１．０×１０22個／ｃｍ3 の高濃度不純物ドープ
層であることを特徴とする請求項１に記載の低電圧用ツ
ェナーダイオード - 【請求項３】前記表面層は、深さ約０〜１μｍの最表面
層であることを特徴とする請求項１または２に記載の低
電圧用ツェナーダイオード - 【請求項４】請求項１〜３のいずれかに記載の低電圧用
ツェナーダイオードの製造方法において、前記不純物ド
ープ層を、ガードリング形成後に形成することを特徴と
する低電圧用ツェナーダイオードの製造方法。 - 【請求項５】請求項１〜３のいずれかに記載の低電圧用
ツェナーダイオードの製造方法において、前記不純物ド
ープ層を、主接合の形成後に形成することを特徴とする
低電圧用ツェナーダイオードの製造方法。 - 【請求項６】請求項１〜３のいずれかに記載の低電圧用
ツェナーダイオードの製造方法において、前記不純物ド
ープ層を、シリコン基板反対面のオーミック層形成後に
形成することを特徴とする低電圧用ツェナーダイオード
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17233999A JP2001007349A (ja) | 1999-06-18 | 1999-06-18 | 低電圧用ツェナーダイオード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17233999A JP2001007349A (ja) | 1999-06-18 | 1999-06-18 | 低電圧用ツェナーダイオード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001007349A true JP2001007349A (ja) | 2001-01-12 |
Family
ID=15940081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17233999A Pending JP2001007349A (ja) | 1999-06-18 | 1999-06-18 | 低電圧用ツェナーダイオード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001007349A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10216080B4 (de) * | 2001-04-12 | 2007-09-13 | Fuji Electric Co., Ltd., Kawasaki | Halbleiter-Bauelement mit Niederimpedanzbereich zum Verpolungsschutz |
| CN105210179A (zh) * | 2013-05-08 | 2015-12-30 | 株式会社村田制作所 | 静电保护元件以及发光模块 |
-
1999
- 1999-06-18 JP JP17233999A patent/JP2001007349A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10216080B4 (de) * | 2001-04-12 | 2007-09-13 | Fuji Electric Co., Ltd., Kawasaki | Halbleiter-Bauelement mit Niederimpedanzbereich zum Verpolungsschutz |
| CN105210179A (zh) * | 2013-05-08 | 2015-12-30 | 株式会社村田制作所 | 静电保护元件以及发光模块 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07312372A (ja) | 高電圧半導体装置のための集積エッジ構造及びその製造方法 | |
| US5274267A (en) | Bipolar transistor with low extrinsic base resistance and low noise | |
| JP3357804B2 (ja) | 半導体装置とその製造方法 | |
| JPH0758121A (ja) | 半導体装置及びその製造方法 | |
| JP2001007349A (ja) | 低電圧用ツェナーダイオード | |
| JP3490060B2 (ja) | 半導体装置およびその製造方法 | |
| US5500377A (en) | Method of making surge suppressor switching device | |
| JP2006140309A (ja) | 半導体装置の製造方法 | |
| JP2006294772A (ja) | 半導体装置の製造方法 | |
| JP2002043325A (ja) | 高耐圧半導体装置の製造方法 | |
| JPS624339A (ja) | 半導体装置及びその製造方法 | |
| CN111584617B (zh) | 平面可控硅器件及其制作方法 | |
| JPS63291473A (ja) | 縦型電界効果トランジスタの製造方法 | |
| JP3620344B2 (ja) | ショットキバリアダイオード及びその製造方法 | |
| JP3257225B2 (ja) | プレーナ型半導体素子およびその製造方法 | |
| JPH0472771A (ja) | Ｍｏｓｆｅｔ | |
| JPH04142771A (ja) | 半導体装置及びその製造方法 | |
| JPH07273127A (ja) | 半導体装置 | |
| CN118231250A (zh) | 一种三极管及其制作方法 | |
| JPH03159151A (ja) | 半導体装置の製造方法 | |
| JPH0346272A (ja) | 半導体装置の製造方法 | |
| JP2004327530A (ja) | 半導体装置の埋込み層形成方法、ショットキーバリアダイオードおよびその製造方法 | |
| JPS61251083A (ja) | 半導体装置 | |
| JPH03166759A (ja) | 半導体装置の製造方法 | |
| JPH1027915A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040309 |