JP2001007349A - 低電圧用ツェナーダイオード - Google Patents
低電圧用ツェナーダイオードInfo
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- JP2001007349A JP2001007349A JP17233999A JP17233999A JP2001007349A JP 2001007349 A JP2001007349 A JP 2001007349A JP 17233999 A JP17233999 A JP 17233999A JP 17233999 A JP17233999 A JP 17233999A JP 2001007349 A JP2001007349 A JP 2001007349A
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Abstract
(57)【要約】
【課題】 ガードリング最表面部(深さ約0〜1μm)
の不純物濃度低下によるESD耐量の低下、および反転
層の形成によるリーク電流の増加、ツェナー降伏電圧の
低下等製品特性の劣化を防止する。 【解決手段】 ガードリング酸化押し込み後、または主
接合の酸化押し込み後にガードリングと同じ導電タイプ
の不純物を固相拡散、ガス拡散またはイオン注入ドープ
し、ガードリングの最表面層(深さ約0〜1μm)に、
高濃度(1.0×1020〜1.0×1022個/cm3 )
不純物ドープ層を形成し、ガードリングの酸化押し込み
以降の工程の熱履歴でのガードリング最表面層の不純物
濃度低下を補償し、高ESDで低接合容量の低電圧用ツ
ェナーダイオードを安定的に製造する。
の不純物濃度低下によるESD耐量の低下、および反転
層の形成によるリーク電流の増加、ツェナー降伏電圧の
低下等製品特性の劣化を防止する。 【解決手段】 ガードリング酸化押し込み後、または主
接合の酸化押し込み後にガードリングと同じ導電タイプ
の不純物を固相拡散、ガス拡散またはイオン注入ドープ
し、ガードリングの最表面層(深さ約0〜1μm)に、
高濃度(1.0×1020〜1.0×1022個/cm3 )
不純物ドープ層を形成し、ガードリングの酸化押し込み
以降の工程の熱履歴でのガードリング最表面層の不純物
濃度低下を補償し、高ESDで低接合容量の低電圧用ツ
ェナーダイオードを安定的に製造する。
Description
【0001】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に高ESD(electro−static d
ischarge)耐量を有する低い接合容量の低電圧
用ツェナーダイオードに関する。
し、特に高ESD(electro−static d
ischarge)耐量を有する低い接合容量の低電圧
用ツェナーダイオードに関する。
【0002】
【従来の技術】従来の低電圧用ツェナーダイオードは、
N型の不純物を含むSi基板主表面に、基板と反対導電
タイプのP型の不純物を固相拡散、ガス拡散またはイオ
ン注入後、酸化押し込みを行い、ガードリングを形成す
る。更に、ガードリングの内側にN型の不純物を固相拡
散、ガス拡散またはイオン注入後、所要の酸化押し込み
を行い、主接合を形成している。次に、必要により前記
Si基板の反対面に、基板不純物と同タイプの不純物を
拡散後、押し込み酸化を行い、オーミック層を形成す
る。
N型の不純物を含むSi基板主表面に、基板と反対導電
タイプのP型の不純物を固相拡散、ガス拡散またはイオ
ン注入後、酸化押し込みを行い、ガードリングを形成す
る。更に、ガードリングの内側にN型の不純物を固相拡
散、ガス拡散またはイオン注入後、所要の酸化押し込み
を行い、主接合を形成している。次に、必要により前記
Si基板の反対面に、基板不純物と同タイプの不純物を
拡散後、押し込み酸化を行い、オーミック層を形成す
る。
【0003】図3は、従来のガードリングの酸化押し込
み、主接合の拡散、酸化押し込みの工程フローと、その
加工断面を示す図である。
み、主接合の拡散、酸化押し込みの工程フローと、その
加工断面を示す図である。
【0004】図3を参照すると、従来の工程では、N型
のSi基板1に所要の酸化膜2(SiO2 )をマスクと
してガードリング拡散を行い、P型不純物ボロン(B)
によるガードリングP++層3を形成する。次に、高温
(通常≒1150℃以上)のガードリング酸化押し込み
を行い、ガードリングを所要の深さ(通常≒4μm以
上)に押し込む。この時、ガードリングの不純物濃度は
低下し、P層4と最表面のP- 層5が形成される。更
に、主接合の拡散でガードリングの内側にP++層6を形
成し、主接合の酸化押し込みを行い、所要の製品特性の
得られる深さの主接合P+ 7層を形成する。
のSi基板1に所要の酸化膜2(SiO2 )をマスクと
してガードリング拡散を行い、P型不純物ボロン(B)
によるガードリングP++層3を形成する。次に、高温
(通常≒1150℃以上)のガードリング酸化押し込み
を行い、ガードリングを所要の深さ(通常≒4μm以
上)に押し込む。この時、ガードリングの不純物濃度は
低下し、P層4と最表面のP- 層5が形成される。更
に、主接合の拡散でガードリングの内側にP++層6を形
成し、主接合の酸化押し込みを行い、所要の製品特性の
得られる深さの主接合P+ 7層を形成する。
【0005】このような従来の製法では、ガードリング
酸化押し込み以降の熱履歴で、ガードリング最表面(深
さ約0〜1μm)の不純物濃度が低下し、ESD(el
ectro−static discharge)印加
時、最表面のP- 層5の導電率低下により負性抵抗とな
り、ホットスポットを形成し、熱暴走的電流が流れ、P
N接合破壊となる(Wunch−Bellモデル)。
酸化押し込み以降の熱履歴で、ガードリング最表面(深
さ約0〜1μm)の不純物濃度が低下し、ESD(el
ectro−static discharge)印加
時、最表面のP- 層5の導電率低下により負性抵抗とな
り、ホットスポットを形成し、熱暴走的電流が流れ、P
N接合破壊となる(Wunch−Bellモデル)。
【0006】なお、一般的にツェナーダイオードの製法
として、酸化押し込み以降の熱履歴では、ガードリング
酸化押し込みが最も厳しく、この工程での不純物濃度低
下(約1〜3桁)が著しい。
として、酸化押し込み以降の熱履歴では、ガードリング
酸化押し込みが最も厳しく、この工程での不純物濃度低
下(約1〜3桁)が著しい。
【0007】
【発明が解決しようとする課題】上述した従来の低電圧
用ツェナーダイオードには、次のような問題点がある。
用ツェナーダイオードには、次のような問題点がある。
【0008】第1の問題点は、ガードリング最表面部
(深さ約0〜1μm)の不純物濃度低下によりESD耐
量が低下し、所要のESD耐量のツェナーダイオードの
製造が困難となることである。
(深さ約0〜1μm)の不純物濃度低下によりESD耐
量が低下し、所要のESD耐量のツェナーダイオードの
製造が困難となることである。
【0009】ガードリングの酸化押し込み、主接合の拡
散、酸化押し込み、更にオーミック層の形成時の熱履歴
で、ガードリング最表面部の不純物が基板外部または内
部へ拡散進行する。特に基板のN型不純物にリン
(P)、ガードリング拡散のP型ドーパントにボロン
(B)を用いた場合、ガードリング上の酸化膜との界面
では、P形不純物ボロンの酸化膜への吸い込みとN型不
純物リンの蓄積による不純物の再分布で、ガードリング
最表面部のP型不純物濃度の低下が著しい。
散、酸化押し込み、更にオーミック層の形成時の熱履歴
で、ガードリング最表面部の不純物が基板外部または内
部へ拡散進行する。特に基板のN型不純物にリン
(P)、ガードリング拡散のP型ドーパントにボロン
(B)を用いた場合、ガードリング上の酸化膜との界面
では、P形不純物ボロンの酸化膜への吸い込みとN型不
純物リンの蓄積による不純物の再分布で、ガードリング
最表面部のP型不純物濃度の低下が著しい。
【0010】したがって、ESD印加時のアバランシェ
降伏に対し、ガードリング最表面接合部(不純物濃度の
低い領域)の導電率低下により、負性抵抗となり、ホッ
トスポットを形成し、熱暴走的電流が流れ、PN接合破
壊となる。
降伏に対し、ガードリング最表面接合部(不純物濃度の
低い領域)の導電率低下により、負性抵抗となり、ホッ
トスポットを形成し、熱暴走的電流が流れ、PN接合破
壊となる。
【0011】第2の問題点は、7V以下の低電圧ツェナ
ーダイオードにおいてSi基板の不純物濃度が高く、前
記のガードリング最表面部の不純物濃度の低下が著しい
場合、PN接合に電圧印加時に反転層が形成され、リー
ク電流の増加、ツェナー降伏電圧の低下等、製品特性が
損なわれることである。
ーダイオードにおいてSi基板の不純物濃度が高く、前
記のガードリング最表面部の不純物濃度の低下が著しい
場合、PN接合に電圧印加時に反転層が形成され、リー
ク電流の増加、ツェナー降伏電圧の低下等、製品特性が
損なわれることである。
【0012】この発明の目的は、高いESD耐量を有す
る低い接合容量の低電圧用ツェナーダイオードを安定的
に製造することである。
る低い接合容量の低電圧用ツェナーダイオードを安定的
に製造することである。
【0013】
【課題を解決するための手段】この発明は、ガードリン
グ酸化押し込み後、または主接合の酸化押し込み後に、
ガードリングと同じ導電タイプの不純物を固相拡散、ガ
ス拡散、またはイオン注入し、ガードリングの最表面層
(深さ約0〜1μm)に、高濃度(1.0×1020〜
1.0×1022個/cm3 )不純物ドープ層を形成する
ことを特徴とする。
グ酸化押し込み後、または主接合の酸化押し込み後に、
ガードリングと同じ導電タイプの不純物を固相拡散、ガ
ス拡散、またはイオン注入し、ガードリングの最表面層
(深さ約0〜1μm)に、高濃度(1.0×1020〜
1.0×1022個/cm3 )不純物ドープ層を形成する
ことを特徴とする。
【0014】ガードリングの最表面層(深さ約0〜1μ
m)に、高濃度(1.0×1020〜1.0×1022個/
cm3 )不純物ドープ層を形成することで、ガードリン
グ酸化押し込み、または主接合形成時のガードリング最
表面部の不純物濃度の低下を補償し、ESD印加時、ガ
ードリング最表面接合部の導電率低下を防ぎ、ホットス
ポットの形成が阻止され、ESD耐量が向上する。
m)に、高濃度(1.0×1020〜1.0×1022個/
cm3 )不純物ドープ層を形成することで、ガードリン
グ酸化押し込み、または主接合形成時のガードリング最
表面部の不純物濃度の低下を補償し、ESD印加時、ガ
ードリング最表面接合部の導電率低下を防ぎ、ホットス
ポットの形成が阻止され、ESD耐量が向上する。
【0015】
【発明の実施の形態】次に、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【0016】図1は、この発明の低電圧用ツェナーダイ
オードの第1の実施の形態であり、ガードリング酸化押
し込み後、ガードリング最表面に高濃度不純物ドープ層
を形成した場合の工程フローと、その加工断面を示す図
である。
オードの第1の実施の形態であり、ガードリング酸化押
し込み後、ガードリング最表面に高濃度不純物ドープ層
を形成した場合の工程フローと、その加工断面を示す図
である。
【0017】図1を参照すると、まず、N型のSi基板
1に所要の酸化膜2(SiO2 )をマスクとしてガード
リング拡散を行い、P型不純物ボロン(B)によるガー
ドリングP++層3を形成する。次に、高温(通常≒11
50℃以上)のガードリング酸化押し込みを行い、ガー
ドリングを所要の深さ(通常≒4μm以上)に押し込
む。この時、ガードリングの不純物濃度は低下し、P層
4と最表面のP- 層5が形成される。このガードリング
酸化押し込みまでは、前記従来の工程と同じである。
1に所要の酸化膜2(SiO2 )をマスクとしてガード
リング拡散を行い、P型不純物ボロン(B)によるガー
ドリングP++層3を形成する。次に、高温(通常≒11
50℃以上)のガードリング酸化押し込みを行い、ガー
ドリングを所要の深さ(通常≒4μm以上)に押し込
む。この時、ガードリングの不純物濃度は低下し、P層
4と最表面のP- 層5が形成される。このガードリング
酸化押し込みまでは、前記従来の工程と同じである。
【0018】次に、濃度低下の著しいガードリング酸化
押し込み後、ガードリング最表面の不純物濃度調整工程
を設け、固相拡散、ガス拡散、またはイオン注入を行
い、前記ガードリングの最表面P- 5層に、深さ約0〜
1μm、高濃度(1.0×10 20〜1.0×1022個/
cm3 )不純物の最表面P++層8を形成する。この後の
主接合の拡散以降は、前記従来の工程と同じである。
押し込み後、ガードリング最表面の不純物濃度調整工程
を設け、固相拡散、ガス拡散、またはイオン注入を行
い、前記ガードリングの最表面P- 5層に、深さ約0〜
1μm、高濃度(1.0×10 20〜1.0×1022個/
cm3 )不純物の最表面P++層8を形成する。この後の
主接合の拡散以降は、前記従来の工程と同じである。
【0019】主接合の拡散以降は、前記従来の工程と同
じであるが、主接合の拡散以降での熱履歴はそれ程厳し
くないので、ガードリング最表面P++層8は残る。
じであるが、主接合の拡散以降での熱履歴はそれ程厳し
くないので、ガードリング最表面P++層8は残る。
【0020】図2は、この発明の第2の実施の形態であ
り、主接合の酸化押し込み後、ガードリング最表面に不
純物ドープ層を形成した場合の工程フローと、その加工
断面を示す図である。
り、主接合の酸化押し込み後、ガードリング最表面に不
純物ドープ層を形成した場合の工程フローと、その加工
断面を示す図である。
【0021】図2を参照すると、まず、N型のSi基板
1に所要の酸化膜2(SiO2 )をマスクとしてガード
リング拡散を行い、P型不純物ボロン(B)によるガー
ドリングP++層3を形成する。次に、高温(通常≒11
50℃以上)のガードリング酸化押し込みを行い、ガー
ドリングを所要の深さ(通常≒4μm以上)に押し込
む。この時、ガードリングの不純物濃度は低下し、P層
4と最表面のP- 層5が形成される。
1に所要の酸化膜2(SiO2 )をマスクとしてガード
リング拡散を行い、P型不純物ボロン(B)によるガー
ドリングP++層3を形成する。次に、高温(通常≒11
50℃以上)のガードリング酸化押し込みを行い、ガー
ドリングを所要の深さ(通常≒4μm以上)に押し込
む。この時、ガードリングの不純物濃度は低下し、P層
4と最表面のP- 層5が形成される。
【0022】更に、主接合の拡散でガードリングの内側
にP++層6を形成し、主接合の酸化押し込みを行い、主
接合P+ 7層を形成する。この主接合の酸化押し込みま
では、前記従来の工程と同じである。
にP++層6を形成し、主接合の酸化押し込みを行い、主
接合P+ 7層を形成する。この主接合の酸化押し込みま
では、前記従来の工程と同じである。
【0023】次に、主接合の酸化押し込み後、ガードリ
ング最表面の不純物濃度調整工程を設け、イオン注入を
行い、前記ガードリングの最表面P- 5層に、深さ約0
〜1μm、高濃度(1.0×1020〜1.0×1022個
/cm3 )不純物の最表面P+ +層8を形成する。
ング最表面の不純物濃度調整工程を設け、イオン注入を
行い、前記ガードリングの最表面P- 5層に、深さ約0
〜1μm、高濃度(1.0×1020〜1.0×1022個
/cm3 )不純物の最表面P+ +層8を形成する。
【0024】このように、主接合形成後に不純物濃度調
整を行うことで、前記第1の実施の形態より熱履歴が少
なく、最表面部の不純物濃度の低下が更に少なくなり、
ESD耐量向上に有利となる。
整を行うことで、前記第1の実施の形態より熱履歴が少
なく、最表面部の不純物濃度の低下が更に少なくなり、
ESD耐量向上に有利となる。
【0025】なお、主接合形成後にリンのゲッタリング
拡散、Si基板反対面にオーミック拡散が必要な場合、
ガードリング最表面部の高濃度不純物ドープ層の形成
は、これらの高温熱処理の後に行っても良い。
拡散、Si基板反対面にオーミック拡散が必要な場合、
ガードリング最表面部の高濃度不純物ドープ層の形成
は、これらの高温熱処理の後に行っても良い。
【0026】
【発明の効果】以上説明したように、この発明は、不純
物濃度調整工程を設けることで、最表面部の不純物濃度
の低下を補償し、ESD印加時のガードリング最表面接
合部の導電率低下を防ぎ、ホットスポットの形成が阻止
され、ESD耐量が向上することにより、高いESD耐
量を有する低い接合容量のツェナーダイオードを、安定
的に製造することができる。
物濃度調整工程を設けることで、最表面部の不純物濃度
の低下を補償し、ESD印加時のガードリング最表面接
合部の導電率低下を防ぎ、ホットスポットの形成が阻止
され、ESD耐量が向上することにより、高いESD耐
量を有する低い接合容量のツェナーダイオードを、安定
的に製造することができる。
【0027】また、この発明は、不純物濃度調整工程を
設けることで、低電圧ツェナーダイオードにおけるガー
ドリング最表面部の不純物濃度の低下および前記反転層
の形成が防止できることにより、不純物濃度の高いSi
基板1を用いる7V以下の低電圧ツェナーダイオードに
おいて、リーク電流の増加、ツェナー降伏電圧の低下等
製品特性を損なわずに高いESD耐量を有する低い接合
容量の製品を製造することができる。
設けることで、低電圧ツェナーダイオードにおけるガー
ドリング最表面部の不純物濃度の低下および前記反転層
の形成が防止できることにより、不純物濃度の高いSi
基板1を用いる7V以下の低電圧ツェナーダイオードに
おいて、リーク電流の増加、ツェナー降伏電圧の低下等
製品特性を損なわずに高いESD耐量を有する低い接合
容量の製品を製造することができる。
【図1】この発明の第1の実施の形態を示す図であり、
ガードリング酸化押し込み後、ガードリング最表面に高
濃度不純物ドープ層を形成した場合の工程フローと、そ
の加工断面を示す図である。
ガードリング酸化押し込み後、ガードリング最表面に高
濃度不純物ドープ層を形成した場合の工程フローと、そ
の加工断面を示す図である。
【図2】この発明の第2の実施の形態を示す図であり、
主接合の酸化押し込み後、ガードリング最表面に不純物
ドープ層を形成した場合の工程フローと、その加工断面
を示す図である。
主接合の酸化押し込み後、ガードリング最表面に不純物
ドープ層を形成した場合の工程フローと、その加工断面
を示す図である。
【図3】従来のガードリングの酸化押し込み、主接合の
拡散、酸化押し込みの工程フローと、その加工断面を示
す図である。
拡散、酸化押し込みの工程フローと、その加工断面を示
す図である。
1 N型Si基板N+ 2 酸化膜(SiO2 ) 3 ガードリング拡散P++層 4 ガードリング拡散P層(酸化押し込み後) 5 ガードリング最表面P- 層(酸化押し込み後) 6 主接合拡散P++層 7 主接合拡散P+ 層(酸化押し込み後) 8 ガードリング最表面P++層(ガードリング最表面濃
度調整後)
度調整後)
Claims (6)
- 【請求項1】主接合の外周にガードリングを形成する構
造の低電圧用ツェナーダイオードにおいて、ガードリン
グの表面層に、高ESD耐量をもたらす不純物ドープ層
を形成したことを特徴とする低電圧用ツェナーダイオー
ド。 - 【請求項2】前記不純物ドープ層は、濃度が1.0×1
020〜1.0×1022個/cm3 の高濃度不純物ドープ
層であることを特徴とする請求項1に記載の低電圧用ツ
ェナーダイオード - 【請求項3】前記表面層は、深さ約0〜1μmの最表面
層であることを特徴とする請求項1または2に記載の低
電圧用ツェナーダイオード - 【請求項4】請求項1〜3のいずれかに記載の低電圧用
ツェナーダイオードの製造方法において、前記不純物ド
ープ層を、ガードリング形成後に形成することを特徴と
する低電圧用ツェナーダイオードの製造方法。 - 【請求項5】請求項1〜3のいずれかに記載の低電圧用
ツェナーダイオードの製造方法において、前記不純物ド
ープ層を、主接合の形成後に形成することを特徴とする
低電圧用ツェナーダイオードの製造方法。 - 【請求項6】請求項1〜3のいずれかに記載の低電圧用
ツェナーダイオードの製造方法において、前記不純物ド
ープ層を、シリコン基板反対面のオーミック層形成後に
形成することを特徴とする低電圧用ツェナーダイオード
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17233999A JP2001007349A (ja) | 1999-06-18 | 1999-06-18 | 低電圧用ツェナーダイオード |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17233999A JP2001007349A (ja) | 1999-06-18 | 1999-06-18 | 低電圧用ツェナーダイオード |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001007349A true JP2001007349A (ja) | 2001-01-12 |
Family
ID=15940081
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17233999A Pending JP2001007349A (ja) | 1999-06-18 | 1999-06-18 | 低電圧用ツェナーダイオード |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001007349A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10216080B4 (de) * | 2001-04-12 | 2007-09-13 | Fuji Electric Co., Ltd., Kawasaki | Halbleiter-Bauelement mit Niederimpedanzbereich zum Verpolungsschutz |
CN105210179A (zh) * | 2013-05-08 | 2015-12-30 | 株式会社村田制作所 | 静电保护元件以及发光模块 |
-
1999
- 1999-06-18 JP JP17233999A patent/JP2001007349A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10216080B4 (de) * | 2001-04-12 | 2007-09-13 | Fuji Electric Co., Ltd., Kawasaki | Halbleiter-Bauelement mit Niederimpedanzbereich zum Verpolungsschutz |
CN105210179A (zh) * | 2013-05-08 | 2015-12-30 | 株式会社村田制作所 | 静电保护元件以及发光模块 |
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Date | Code | Title | Description |
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040309 |