JP2000357943A - ラッチ回路とレジスタ回路 - Google Patents
ラッチ回路とレジスタ回路Info
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Abstract
ンスファ回路とを含むラッチ回路と、該ラッチ回路を複
数段接続したレジスタ回路とへクロック信号を供給する
際に、各トランスファ回路及びホールド回路へのクロッ
ク信号の供給ドライブ力を増強することを課題とする。 【解決手段】 入力信号に応じて一時的に記憶しつつ順
次出力するラッチ回路において、基準クロック(CL
K)を入力する転送用トランスファ回路と、転送用トラ
ンスファ回路の出力を反転するインバータと、該インバ
ータの出力を反転する第2インバータと、該第2インバ
ータの出力を入力とし前記インバータの入力に出力する
データ保持用トランスファ回路と、からなり、前記デー
タ保持用トランスファ回路のゲートに前記CLKの立ち
上がりより所定時間遅延して立ち上がり前記CLKの立
ち下がりと同時に立ち下がる第2のCLKを供給するこ
とを特徴とする。
Description
一時的に記憶しつつ順次出力するラッチ回路及び当該ラ
ッチ回路を複数段構成したレジスタ回路に関する。
るクロック信号について、図7を用いて説明する。
を接続した回路構成でクロック信号CLKの立ち上がり
エッジで入力信号INを取り込み、レジスタ出力OUT
から出力する。マスター側ラッチはCLKがロウで入力
データをその出力Pmにスルーで伝達し、スレーブ側ラ
ッチ回路はそのPmを入力としてデータをラッチし保存
する。
スターラッチ内部からデータINの入力を遮断し、内部
データであるPmをホールド(ラッチ)状態にするが、
スレーブ側ラッチ回路がスルー状態となるのでこのデー
タがOUTに出力されつづけることになる。このCLK
のハイとロウが交互に繰り替えさせるため、出力OUT
にはCLKがロウからハイに切り換わるタイミングに合
わせてデータが出力されることになる。
の構成を詳しく説明する。INの入力データをPMOS
・M31およびNMOS・M32のドレイン・ソースを
それぞれ並列接続したトランスファ構成の回路に接続
し、このゲートにはCLKおよびCLKの論理反転信号
CLKBが入力される。このトランスファ回路の出力に
は出力駆動用のインバータINV31が接続され、その
出力がPmとなる。Pmを入力とするラッチパス用回路
としてインバータINV32とその出力を受けるホール
ド用トランスファMOSトランジスタのトランスファ回
路PMOS・M33、NMOS・M34が接続されてお
り、このトランスファの他端はINV31の入力側接点
に接続されている。
ジスタのそれぞれのゲートにはCLKBとCLKが入力
される。スレーブ側ラッチ回路も同様であり、入力がP
mで出力がOUTとなる。トランスファ回路のゲート入
力信号CLKおよびCLKBがPMOSとNMOSで入
れ替わる。入力側トランスファではNMOS・M35に
CLKが、PMOS・M36にCLKBが、ホールド用
のトランスファではNMOS・M37にCLKBが、P
MOS・M38にはCLKが入力される。
態では入力用トランスファ回路をオンさせ、ホールド用
トランスファ回路をオフにするので、インバータ1段を
通して入力データはラッチ回路出力まで伝達可能とな
る。一方、ラッチ状態では入力用トランスファ回路はオ
フ、ホールド用トランスファ回路はオンとなるのでデー
タ入力は遮断され、この状態になる直前での出力データ
がホールド用のインバータを介して出力用インバータの
入力に接続され、フリップフロップ構成となってデータ
保存が可能となる。
のがCLKおよびCLKBであり、この2つのモードが
逆になるようにクロック入力した2台のラッチ回路を直
列接続したのがレジスタ回路となる。また、クロック入
力のハイ・ローに従って、レジスタ回路は順次入力IN
のデータを出力する。
198916号公報には、ビット構成の液晶表示装置の
駆動回路とするフリップフロップ回路が開示されてお
り、第1のラッチ回路(マスター)と第2のラッチ回路
(スレーブ)からなるレジスタ回路において、クロック
信号に制御信号を追加してこれらの信号の論理回路によ
り、両方のラッチ回路を共にスルー状態とする機能をも
たせている。これは、クロックエッジによってデータを
取り込む同期式機能と、クロックに同期しないでデータ
がそのまま入力される非同期式機能を切り替えるための
回路構成が記載され、入力信号が低周波であったり、高
周波であったりした場合の動作には対処されてなく、ま
た、同期式のみで動作させるものでもない。
は、高速論理周期回路のフリップフロップ回路が開示さ
れているが、本公報には転送用トランスファ回路と保持
用トランスファ回路へのクロックは共通である。
場合、ラッチ回路一台につき2箇所のトランスファスイ
ッチ、4個のMOSトランジスタのゲートをスイッチン
グしなければならない。このラッチ回路二台を用いたレ
ジスタとしては、8個のトランジスタ負荷が制御信号で
あるクロックにつく。多数本の入出力信号をもつ最近の
大規模なLSIでは、レジスタの数も膨大になるので、
このクロック信号負荷が非常に重い。また、動作周波数
の高速化要求も高まっており、その場合に重要なポイン
トは、クロック信号が高速、且つ、ばらつきが無い状態
(低スキュー)で、各レジスタを駆動することである。
スタ回路のトランスファ用及びホールド用のゲート・ソ
ース間容量とゲート・ドレイン間容量等の入力容量が大
きくなりやすい従来回路では、この問題が高速化限界を
決める大きな要因の一つになって来ている。
4箇所のトランスファスイッチを駆動しなければならな
い。その内訳は、データ取り込み用のマスター側入力ト
ランスファ回路、データリリース用のスレーブ側入力ト
ランスファ回路、マスターおよびスレーブでそれぞれデ
ータをラッチするための保持用トランスファ回路が2台
である。回路動作上これらは最低必要な機能であるが、
これらを単一のクロック信号及び反転クロック信号にて
駆動しているために負荷が増大する。
タ保持用トランスファ回路とを含むラッチ回路と、該ラ
ッチ回路を複数段接続したレジスタ回路とへクロック信
号を供給する際に、各トランスファ回路及びホールド回
路へのクロック信号の供給ドライブ力を増強することを
課題とする。
じて一時的に記憶しつつ順次出力するラッチ回路におい
て、基準クロック(CLK)を入力する転送用トランス
ファ回路と、転送用トランスファ回路の出力を反転する
インバータと、該インバータの出力を反転する第2イン
バータと、該第2インバータの出力を入力とし前記イン
バータの入力に出力するデータ保持用トランスファ回路
と、からなり、前記データ保持用トランスファ回路のゲ
ートに前記CLKの立ち上がりより所定時間遅延して立
ち上がり前記CLKの立ち下がりと同時に立ち下がる第
2のCLKを供給することを特徴とする。
複数段構成したレジスタ回路において、前記初段のラッ
チ回路をマスタ側レジスタ回路とし、更に、前記第2イ
ンバータの出力に前記転送用トランスファ回路を接続し
てスレーブ側レジスタ回路とし、前記スレーブ側レジス
タ回路のデータ保持用トランスファ回路のゲートに前記
CLKの立ち下がりより所定時間遅延して立ち上がり前
記CLKの立ち上がりと同時に立ち下がる第3のCLK
を供給することを特徴とする。
およびスレーブ側のラッチ用トランスファ回路を制御す
る信号を別クロックでそれぞれ発生させ、それら信号が
高周波動作時にはオフ状態で固定されるようにした。こ
うすることでレジスタ動作を決めるクロック信号線の負
荷軽減と、レジスタのデータリリーススイッチングの高
速化が可能となる。更に高周波動作時のパワー増大を低
減することができる。
図面を参照しつつ詳細に説明する。
スタ回路を用いて説明する。図において、2台のラッチ
回路を直列接続した回路構成で、前段がマスター側であ
り、データ入力がINで出力がPmである。次段がスレ
ーブ側であり、入力がPmであり、出力がレジスタ回路
としてのデータ出力OUTになる。
構成を詳しく説明する。INの入力データをPMOS・
M1およびNMOS・M2のソース・ドレインとをそれ
ぞれ並列接続したトランスファ構成の回路に接続し、こ
のゲートにはCLKおよびインバータを介してCLKの
論理反転信号CLKBが入力される。このトランスファ
回路の出力には、出力駆動用のインバータINV1が接
続され、その出力がPmとなる。Pmを入力とするラッ
チパス用回路としてのインバータINV2とその出力を
受けるトランスファ回路NMOS・M3、PMOS・M
4が接続されており、このホールド用トランスファ回路
NMOS・M3、PMOS・M4の他端はINV1の入
力接点に接続されている。
ジスタのそれぞれのゲートには別の制御クロック信号C
LK1とインバータを介したその反転信号が入力され
る。
り、入力側トランスファではNMOS・M5にCLK
が、PMOS・M6にCLKBが入力される。しかし、
ホールド用のトランスファではNMOS・M7とPMO
S・M8にはラッチ側とは異なる別のクロック信号CL
K2とインバータを介したその反転信号が入力される。
スター側ラッチ回路は、CLK信号がハイからロウにな
ることで、入力用トランスファ回路M1,M2をオンさ
せスルー状態になる。よって、インバータ1段を通して
入力データはPmまで伝達される。この時、CLK1信
号がロウ固定となるのでホールド用トランスファ回路は
オフのままとなっている。一方、CLK信号がロウから
ハイになると入力用トランスファ回路はオフになり、接
点Pfmはフローティングになりトランスファ回路がオ
フになる直前の入力データの電位のままとなる。これが
ラッチ状態であるが、一定の遅延時間の後にCLK1が
ハイとなり、ホールド用トランスファ回路はオンとなる
のでPm信号がインバータを介してINV1の入力に接
続され、フリップフロップ回路が構成され、回路的にデ
ータを保持することになる。この時のINV1の出力は
Pmの反転信号となる。
LK信号がハイになるとスルー状態になり、ロウになる
とラッチ状態になる点が異なる。さらにCLK1の代り
にCLK2で保持用のトランスファ回路を制御している
が、その制御方法はCLK1と同様である。
とスレーブ側ラッチのスルー状態とラッチ状態をCLK
信号のハイとロウで入れ替えて動作させる。この為、C
LKの立ち上がりエッジで、入力信号INをマスター側
ラッチに取り込み、同時にスレーブ側ラッチを貫通して
OUTに出力される。
レーブ側ラッチにより保存されるので、OUTに変化は
生じない。この時、マスター側ラッチ回路はスルーとな
り、次のデータがINから入力されることを可能にして
いる。
のが図2(b)のCLKが低周波の場合である。ここで
示すCLK1とCLK2のパルス幅は、CLKのハイ側
パルス幅をtKHKL、ロウ側パルス幅をtKLKHと
した場合、 CLK1パルス幅=tKHKL−tdelay ………(1) CLK2パルス幅=tKLKH−tdelay ………(2) で表現できる。ここで、tdelayは、CLKの立ち
上がりからCLK1の立ち上がりまでの時間となり、ま
た、CLKの立ち下がりからCLK2の立ち上がりまで
の時間となる。
高周波になり、tKHKL<tdelayもしくはtK
LKH<tdelayの条件になった場合は、CLK1
とCLK2のそれぞれのパルスは発生しなくなる。図2
(a)がそのタイミング図であり、この場合は、各ラッ
チ回路のデータ保持用トランスファ回路はオフで固定さ
れる。従って、このCLKが高周波の場合には、ホール
ド用トランスファー回路が不動作で、無いのと同様であ
るので、この回路ではCLK信号に付加されるトランジ
スタ数が従来回路の半分に削減されるので、負荷の減少
により高速化とレジスタ間でのスキューも軽減される。
なると、CLK1とCLK2の信号がストップするの
で、この信号動作による充放電電流の消費が削減され
る。同時にスレーブ回路では保持用のトランスファ回路
をオフさせる動作が無くなるので、データを出力する回
路動作(入力用トランスファ回路をオンさせる)のみと
なり、回路切換時の電流の引き合いが無くなる。これに
よりCLK入力からデータリリースまでの時間を高速化
できる。
内のトランスファ回路M1,M2の出力接点Pfmや、
トランスファ回路M5,M6の出力接点Pfsのフロー
ティング状態は、ラッチ開始からtdelayで一定時
間の後に、保持用のパルスCLK1とCLK2が入力さ
れるので、その後は安定した保持が可能となる。tde
layはノイズなど製品固有の不安定要素にもとづいて
決定されればよい。
の発生回路と同様に動く論理回路で容易に設計できる。
CLKの立ち上がりエッジに対してdelay回路にて
遅延させた信号で、CLK1の立ち上がりを発生させれ
ばよい。また、CLKの立ち下がりエッジに対してde
lay回路にて遅延させた信号で、CLK2の立ち上が
りを発生させればよい。また、CLK1とCLK2の立
ち下がりはそれぞれCLKの立ち下がりエッジと立ち上
がりエッジに同時タイミングになるように発生させれば
よい。サイクルタイムと各パルス幅の関係を図2(c)
に示す。
高くなるほど、サイクルタイム(1/f)は小さくな
り、CLKはパルス幅が狭くなり、CLK1,CLK2
もパルス幅が狭くなり、図2(a)に示すようにCLK
がハイ・ローを繰り返すときでも、CLK1,CLK2
はクロックが発生しなくなる。
施形態を図3に示す。この例では、各トランスファ回路
の代りにクロックド・インバータを用いている。クロッ
クド・インバータはPMOS(M11)・PMOS(M
12)・NMOS(M13)・NMOS(M14)とを
電源・基準電位間に直列に接続され、入力INはPMO
S(M11)・NMOS(M14)のゲートに入力さ
れ、CLKがM12に供給され、INV13を介してC
LKBがM13に供給される。また、CLK1はM17
に、INV14を介してCLK1の反転信号がM16に
供給され、CLK2はM25に、INV15を介してC
LK2の反転信号がM24に供給される。また、トラン
スファ回路M11〜M14の出力はINV11を介して
Pmを得て、トランスファ回路M19〜M22によりP
fsを得て、INV12によって出力OUTを出力す
る。ホールド用トランスファ回路M15〜M18はPm
を入力として、Pfmを出力し、ホールド用トランスフ
ァ回路M23〜M26はOUTを入力として、Pfsを
出力する。
は第1の実施形態と同じであるが、インバータ形式で信
号の伝達と遮断を行うので、バッファ回路としても働く
ことになる。レジスタ回路の先に付く負荷の大きさや使
用されるトランジスタ特性によっては、この形式のほう
が速度が速い場合が有る。
ングになるので、入力信号INが変化した場合にラッチ
接点にノイズを与えてはいけない。従ってクロックド・
インバータの縦積みのPMOSおよびNMOSに入力さ
れる信号が各電源側にデータ入力を、ドレイン出力側に
クロック信号を入力する必要がある。また、マスター側
とスレーブ側で別々の実施形態の回路を組み合わせて使
用することも可能であることは言うまでもない。
態を図4に示す。この例では、第1の実施形態で最も動
作が不安定になるラッチ状態に入り、保持パルスが出る
までのフローティングの期間での安定性を向上させる回
路を示す。図4に示す回路図ではマスター側ラッチ部分
のみを示しているが、スレーブ側でも同様である。デー
タ入力用トランスファ回路のPMOS(Wp)とNMO
S(Wn)のサイズをほぼ同一にする。
に、ノイズにより電位変動を起こすことが問題であり、
それはCLK信号をPMOS(Wp)とNMOS(W
n)のゲートに受けたトランスファ回路におけるPMO
Sのゲート・ドレイン間の寄生容量(Cgp)とNMO
Sのゲート・ドレイン間の寄生容量(Cgn)により発
生する。
倍に設定(モビリティの違いにより能力差が約2倍生じ
る)するが、これはトランジスタ能力の差をゲート幅W
により補正するためであり、インバータ論理回路の遅延
時間などはこの設定でデータ依存を無くしている。しか
し、トランスファ回路の場合はPMOSにより出力を下
げたり、NMOSにより出力を引き上げたりする働きも
併せ持つためトランジスタの種類による性能差がデータ
依存に現れにくい。従って、入力データ依存が許される
範囲でWのサイズをほぼ同一にすることが可能になる。
この場合、PMOSとNMOSのCgdに差がある場合
は、その分をWサイズで補正しなければならないので、
それぞれ最適なトランジスタ幅は以下の式で表現でき
る。
にうけるフローティング接点へのノイズはPMOS側と
NMOS側で相殺されるのでノイズによる接点の電位変
動が起こらない。
施形態を図5に示す。第3の実施形態と同様に、ラッチ
状態に入るクロック切り換わりにおけるフローティング
接点へのノイズ対策である。本レジスタ回路はクロック
ド・インバータ形式でのラッチ部分を示している。イン
バータ形式なので切り換わり速度のデータ依存を無くす
には、PMOSサイズをNMOSサイズの約2倍に設定
する必要があるが、こうするとPMOS側のノイズを多
く受け、ラッチ時にPfmは電位が浮き上がってしま
う。そこで、CLKをゲート入力とするPMOSのサイ
ズを縮小して、これに並列でCLKBをゲート入力とし
たNMOSを設けてプルアップ用に働くようにした。
1、プルアップ用のNMOSのサイズをWn2とした場
合、理想的なサイズの関係は以下のように示される。
にうけるフローティング接点へのノイズは、PMOS側
とNMOS側で相殺されるのでノイズによる接点の電位
変動が起こらない。
態を図6に示す。この回路では第1の実施形態のCLK
1とCLK2に相当する一定の遅延時間を持たせて発生
するラッチパルス発生部分を、高抵抗により信号波形を
鈍らせる過渡応答回路にて実現した例である。
路で反転したCLKB信号にてマスター側とスレーブ側
ラッチそれぞれの入力トランスファ回路のオン、オフを
制御している点は、第1の実施形態と同一である。マス
ター側ラッチ回路の保持用トランスファ回路はNMOS
・M73とPMOS・M74の並列接続で構成されてお
り、これらMOSトランジスタをオンさせることで、フ
リップフロップの回路が構成され、データを保持する。
基準電位である最低電源電位(GND)間に直列接続し
た抵抗R1、R2の中間接点CLK3が入力される。M
74のゲート信号は、CLKBと最高電源電位(VD
D)間に直列接続した抵抗R3、R4の中間接点CLK
4が入力される。スレーブ側の保持用トランスファ回路
も同様にNMOS・M77とPMOS・M78で構成さ
れるが、ゲート入力信号にはそれぞれCLKBとGND
間の抵抗R5、R6の中間接点である抵抗分割接点であ
るCLK5、CLKとVDD間の抵抗R7、R8の中間
接点である抵抗分割接点であるCLK6が入力される。
を使用し、一台のレジスタ毎に設置しても、複数のレジ
スタで共用(この場合CLK3〜6は共通クロック信号
となる)してもかまわない。
側ラッチ回路のCLK3はラッチ状態になると、R1と
R2の分割電圧は、R1とR2の抵抗比率による中間電
圧になり、M73をオンさせる。同様にCLK4はR3
とR4の分割電圧は、R3とR4の抵抗比率による中間
電圧で、M74をオンさせる。スレーブ側の保持用トラ
ンスファ回路の動作も同様である。
LK3〜6の信号は高抵抗の先に付く信号負荷と見える
ので、信号変化時の速度には影響しない。高周波数動作
になってくると、CLK3〜6の信号は時定数が長いの
で、信号変化に追従できなくなり、CLK3、5の電位
は低下し、CLK4、6の電位は上昇してくる。これに
伴い、ラッチ時の保持用トランスファのオン能力が低下
し、ある周波数以上では常時オフになってしまう。
変化する時に保持用トランスファのオフ速度にも遅れが
でる。このトランスファの能力はゲート電圧を中間電位
にしてあるため非常に低く、入力用トランスファからの
信号伝達速度を少しだけ遅らせる程度ですむ。しかし、
この遅れも高周波になるにつれ消滅するので、特に高速
なデータ出力速度が必要な高周波動作時にはまったく問
題とならない。
て構成すれば、他のトランジスタ上にレイアウト出来る
ので、レジスタ回路の面積増加が全くない。更に基本ク
ロック以外の特別なラッチ用信号やその発生回路も必要
無いので、従来例と全く変わらない面積で本発明の回路
特性を実現することが可能となる。
回路について説明したが、複数段のラッチ回路を縦続接
続することにより、入力するデジタル信号の複数ビット
のレジスタ回路を構成することができる。また、各ラッ
チ回路のインバータ回路は、具体的にはPMOSとNM
OSとを電源と基準電位間に縦続接続し、両トランジス
タのゲートに入力デジタル信号を入力し、各トランジス
タの接続点のドレインから出力を得る構成でよく、ラッ
チ回路及びレジスタ回路ともにMOSプロセスで一体的
に製造できる。
MOS・M1およびNMOS・M2のソース・ドレイン
とをそれぞれ並列接続してゲートに基準クロックを供給
する転送用トランスファ回路と、このトランスファ回路
の出力に出力駆動用のインバータを接続し、その出力を
PmとしてPmを入力とするラッチパス用インバータを
接続し、該インバータの出力を受けて出力駆動用インバ
ータの入力に出力するデータ保持用トランスファ回路と
からなるラッチ回路とし、データ保持用トランスファ回
路のゲート基準クロックに所定時間遅延したクロックを
供給したので、レジスタ動作を決めるクロック信号線の
負荷軽減と、レジスタのデータリリーススイッチングの
高速化が可能となる。更に高周波動作時のパワー増大を
低減することができる。
である。
明図である。
である。
である。
ある。
Claims (10)
- 【請求項1】 入力信号に応じて一時的に記憶しつつ順
次出力するラッチ回路において、 基準クロック(CLK)を入力する転送用トランスファ
回路と、転送用トランスファ回路の出力を反転するイン
バータと、該インバータの出力を反転する第2インバー
タと、該第2インバータの出力を入力とし前記インバー
タの入力に出力するデータ保持用トランスファ回路と、
からなり、前記データ保持用トランスファ回路のゲート
に前記CLKの立ち上がりより所定時間遅延して立ち上
がり前記CLKの立ち下がりと同時に立ち下がる第2の
CLKを供給することを特徴とするラッチ回路。 - 【請求項2】 請求項1に記載のラッチ回路に更にラッ
チ回路を複数段構成したレジスタ回路において、前記初
段のラッチ回路をマスタ側レジスタ回路とし、更に、前
記第2インバータの出力に前記転送用トランスファ回路
を接続してスレーブ側レジスタ回路とし、前記スレーブ
側レジスタ回路のデータ保持用トランスファ回路のゲー
トに前記CLKの立ち下がりより所定時間遅延して立ち
上がり前記CLKの立ち上がりと同時に立ち下がる第3
のCLKを供給することを特徴とするレジスタ回路。 - 【請求項3】 請求項1に記載のラッチ回路において、
前記所定時間は、前記転送用トランスファ回路の出力が
ラッチ状態となった後であることを特徴とするレジスタ
回路。 - 【請求項4】 請求項1に記載のラッチ回路において、
前記ラッチ回路の動作周期が短くなった場合、前記デー
タ保持用トランスファ回路の第2のCLKである制御ク
ロックはパルスを発生しなくなり、前記データ保持用ト
ランスファ回路を含むフリップフロップ形成パスは接続
されない状態のままになることを特徴とするラッチ回
路。 - 【請求項5】 請求項2に記載のレジスタ回路におい
て、マスタ側のレジスタ回路の前記第2のCLKによる
データ保持用パルスは、前記基本クロックの前半パルス
幅に対して一定の遅延時間をおいて発生し、前記基本ク
ロックの前半パルスの終了と同時に終わるようにしたこ
とを特徴とするレジスタ回路。 - 【請求項6】 請求項5に記載のレジスタ回路におい
て、スレーブ側レジスタ回路のデータ保持用トランスフ
ァ回路の第3のCLKは、前記基本クロックの後半パル
ス幅に対して、一定の遅延時間をおいて発生し、基本ク
ロックの後半パルスの終了と同時に終わるようにしたこ
とを特徴とするレジスタ回路。 - 【請求項7】 請求項1に記載のラッチ回路において、
前記転送用トランスファ回路は、前記基準クロック信号
と前記入力データ信号をそれぞれゲートに受けたそれぞ
れのトランジスタを電源と基準電位間に直列接続してイ
ンバータ構成にしたクロックド・インバータ回路とし、
前記基準クロックをゲート入力するのは前記直列接続ト
ランジスタの出力ドレイン側、前記入力データをゲート
入力するのは前記直列接続トランジスタの電源側とする
ことを特徴とするラッチ回路。 - 【請求項8】 請求項7に記載のラッチ回路において、
前記転送用トランスファ回路による直列接続してインバ
ータ構成にしたクロックド・インバータ回路の複数のP
MOSとNMOSのトランジスタは、PMOSとNMO
Sのトランジスタサイズをほば同一の大きさで構成する
ことを特徴とするラッチ回路。 - 【請求項9】 請求項7に記載のラッチ回路において、
前記転送用トランスファ回路による直列接続してインバ
ータ構成にしたクロックド・インバータ回路で、前記基
準クロック信号をゲートに受けるプルアップ側PMOS
に並列にプルアップ用NMOSを接続し、このゲートに
はプルダウン用NMOSと同一のクロック信号を入力し
たことを特徴とするラッチ回路。 - 【請求項10】 請求項7に記載のラッチ回路におい
て、前記データ保持用トランスファ回路を制御する前記
第2のCLKは前記基準クロックから高抵抗の遅延を通
して、長い時定数を持たせてオン/オフさせることを特
徴とするラッチ回路。
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