JP2000349192A - 半導体集積回路およびプリント配線板 - Google Patents
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Abstract
ト配線板において、シールドによる基板コストの増加を
極力防ぐとともに、各端子間におけるクロストークの発
生を低減する。 【解決手段】 BGAを有する半導体集積回路におい
て、クロストークが懸念される信号または信号群用の接
続パッドに隣接する接続パッドをグラウンド電位とし、
クロストークが懸念される信号または信号群用の接続パ
ッドを、パッケージの最外周に配置する。またクロスト
ークが懸念される信号または信号群用の接続パッドに隣
接する、グラウンド電位にされた接続パッド同士を、グ
ラウンド電位の配線で接続し、かつシールド配線として
引き出してプリント配線板を形成する。
Description
パッドを有する半導体集積回路におけるパッドの配置に
関するものである。
り、BGA(ボールグリッドアレイ)、CSP(チップ
スケールパッケージ)などの、底面に複数の接続用パッ
ドを有する半導体集積回路が多く用いられるようになっ
ている。また、デジタル電子機器の高速化によって、上
記半導体集積回路で使用される信号の高周波化が進んで
きている。そのために高周波信号に起因する放射ノイズ
の発生や、信号のクロストークが問題となっており、そ
れらの対策として従来は、図7に示すように、特開平8
−064983号公報に開示された技術に代表されるよ
うな、BGAパッケージの最外周の端子14を全てGN
D電位として、シールドするといった方法が提案されて
いる。
BGAパッケージの最外周の端子を全てGND電位とし
て、シールドするといった方法では、プリント基板上で
の配線の引き出しに、シールドが必要とされない信号端
子も含めた全ての信号端子を、スルーホールやIVH
(インナービアホール)で配線しなければならないため
に、スルーホール数の増加による基板コストの増大や、
IVHの使用による基板コストの増大という問題があっ
た。また、 BGAパッケージの最外周の全端子を一括
でシールドしているために、各端子間においてクロスト
ークが発生するという問題があった。
ドを有する半導体集積回路において、シールドによる基
板コストの増加を極力防ぐとともに、各端子間における
クロストークの発生を低減する事が可能な、半導体集積
回路およびプリント配線板を提供することにある。
に、本出願に係る半導体集積回路は、底面に複数の接続
用パッドを有する半導体集積回路において、クロストー
クが懸念される信号または信号群用の接続パッドに隣接
する接続パッドを、グラウンド(以下GNDと称す)電
位とし、さらにクロストークが懸念される信号または信
号群用の接続パッドを、パッケージの最外周に配置して
いる。
するプリント配線板は、底面に複数の接続用パッドを有
する半導体集積回路を搭載するプリント配線板におい
て、クロストークが懸念される信号または信号群用の接
続パッドに隣接する、グラウンド電位にされた接続パッ
ド同士を、グラウンド電位の配線で接続し、かつシール
ド配線で引き出して形成する。
搭載するプリント配線板を、上述のように形成すること
によって、コストアップ要因となるスルーホールを使用
せずに、簡便に、シールド配線付きの信号配線引き出し
を可能としたため、クロストークノイズの発生を低減す
る事が出来る。
式図であって、BGAの各接続パッドの配置を上面側か
ら透して見た平面図である。図1において、BGA1は
各パッドの配置を示している。接続パッド2は、クロス
トークおよび放射ノイズの発生が懸念される信号用の接
続パッドであって、本発明によりBGAの最外周に配置
されている。接続パッド3は、接続パッド2に隣接する
接続パッドであって、本発明により、GND電位とされ
ている。
搭載するプリント配線板の上面の平面図である。プリン
ト配線板上の接続パッド4は、クロストークおよび放射
ノイズの発生が懸念される信号用の接続パッド2と接続
するパッドである。プリント配線板上のパッド6は、本
発明によるパッド3が接続するパッドであって、パッド
6同士を配線で接続することによって、GND電位とさ
れたシールド付きの配線7を引き出すことができるため
に、他の配線にクロストークの影響を与えることなく、
接続パッド4から配線5を引き出すことができる。
式図であって、 BGAの各接続パッドの配置を上面側
から透して見た平面図である。図3において、BGA1
は各パッドの配置を示している。接続パッド2は、クロ
ストークおよび放射ノイズの発生が懸念される信号用の
接続パッドであって、本発明によりBGAの最外周に配
置されている。接続パッド3は、接続パッド2に隣接す
る接続パッドであって、本発明により、GND電位とさ
れている。第2の実施の形態は、第1の実施の形態に加
えて、GND電位として使用するパッドの数3を増加し
て、接続パッド2と最も近い他の接続パッドとの距離を
離すことで、よりクロストークノイズの低減に効果を持
たせたものである。
搭載するプリント配線板の上面の平面図である。プリン
ト配線板上の接続パッド4は、クロストークおよび放射
ノイズの発生が懸念される信号用の接続パッド2と接続
するパッドである。プリント配線板上のパッド6は、本
発明によるパッド3が接続するパッドであって、パッド
6同士を配線で接続することによって、GND電位とさ
れたシールド付きの配線7を引き出すことができるため
に、他の配線にクロストークの影響を与えることなく、
接続パッド4から配線5を引き出すことができる。
式図であって、差動伝送信号のような複数の信号が、セ
ットになって伝送されるものに用いるBGAの、各接続
パッドの配置を上面側から透して見た平面図である。図
5において、BGA1は各パッドの配置を示している。
2個の差動伝送信号接続パッド8は、クロストークおよ
び放射ノイズの発生が懸念される信号用の接続パッドで
あって、本発明によりBGAの最外周に配置されてい
る。接続パッド3は、接続パッド8に隣接する接続パッ
ドであって、本発明により、GND電位とされている。
搭載するプリント配線板の上面の平面図である。プリン
ト配線板上の2個の接続パッド9は、クロストークおよ
び放射ノイズの発生が懸念される信号用の接続パッド8
と接続するパッドである。プリント配線板上のパッド6
は、本発明によるパッド3が接続するパッドであって、
パッド6同士を配線で接続することによって、GND電
位とされたシールド付きの配線7を引き出すことができ
るために、他の配線にクロストークの影響を与えること
なく、また他の配線からのクロストークの影響を受ける
ことなく、接続パッド9から差動伝送信号配線10を引
き出すことができる。
面に複数の接続用パッドを有する半導体集積回路におい
て、クロストークノイズおよび放射ノイズの発生が懸念
される信号または差動伝送信号のような信号群の接続パ
ッドを最外周に配置し、それらの信号の接続パッドに隣
接する接続パッドを、グラウンド電位とする事によっ
て、スルーホールを使用せずに、シールド配線付きの信
号配線引き出しを可能としたため、簡便な方法でクロス
トークノイズおよび放射ノイズの発生を低減する事が出
来るという効果がある。
模式図であって、BGAの各接続パッドの配置を上面側
から透して見た平面図である。
上面の模式図である。
模式図であって、BGAの各接続パッドの配置を上面側
から透して見た平面図である。
上面の模式図である。
模式図であって、BGAの各接続パッドの配置を上面側
から透して見た平面図である。
上面の模式図である。
って、(a)は斜視図、(b)は、(a)の底面より見
たBGAの配置図である。
ッド 5 パッド4から引き出された信号用の配線 6 接続パッド3が接続されるGND電位のプリント
配線板上のパッド 7 パッド6から引き出されたGND電位のシールド
配線 8 クロストークの影響が懸念される2つの差動伝送
信号の接続パッド 9 接続パッド8と接続されるプリント配線板上のパ
ッド 10 パッド9から引き出された差動伝送信号の配線 11 接続端子 13 信号用BGA 14 グラウンド用BGA
Claims (3)
- 【請求項1】 底面に複数の接続用パッドを有する半導
体集積回路において、クロストークが懸念される信号ま
たは信号群用の接続パッドに隣接する接続パッドを、グ
ラウンド(以下GNDと称す)電位とする事を特徴とす
る半導体集積回路。 - 【請求項2】 前記クロストークが懸念される信号また
は信号群用の接続パッドを、パッケージの最外周に配置
する、請求項1記載の半導体集積回路。 - 【請求項3】 底面に複数の接続用パッドを有する半導
体集積回路を搭載するプリント配線板において、クロス
トークが懸念される信号または信号群用の接続パッドに
隣接する、グラウンド電位にされた接続パッド同士を、
グラウンド電位の配線で接続し、かつシールド配線とし
て引き出すことを特徴とするプリント配線板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15944799A JP2000349192A (ja) | 1999-06-07 | 1999-06-07 | 半導体集積回路およびプリント配線板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP15944799A JP2000349192A (ja) | 1999-06-07 | 1999-06-07 | 半導体集積回路およびプリント配線板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000349192A true JP2000349192A (ja) | 2000-12-15 |
Family
ID=15693964
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15944799A Pending JP2000349192A (ja) | 1999-06-07 | 1999-06-07 | 半導体集積回路およびプリント配線板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000349192A (ja) |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040420 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050223 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050425 |
|
A131 | Notification of reasons for refusal |
Effective date: 20051116 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060116 |
|
A02 | Decision of refusal |
Effective date: 20070207 Free format text: JAPANESE INTERMEDIATE CODE: A02 |