JP2000347612A - タイミング生成回路およびそれを用いた面補正波形発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 タイミング生成回路や面補正波形発生回路の
回路規模を縮小する。 【解決手段】 １周期の間におけるクロック数を２＾a
（２のａ乗）個とし、１周期をｄ等分したときの１つ分
を分担するレジスタのビット数をｋとして、ｋ＝ａ−lo
g₂ｄのように、レジスタＲ0 ，Ｒ1 ……Ｒm のビット数
ｋをソフトウェア処理の場合のａビットよりも小さくし
て、ハードウェア規模を縮小する。比較基準用カウンタ
１２は基準クロックＣＬＫをカウントし、セレクタ１５
はレジスタＲ0 ，Ｒ1 ……Ｒm を順次に切り換えて選択
する。レジスタＲ0 ，Ｒ1 ……Ｒm に設定されているタ
イミング設定値ｔ0 ，ｔ1 ，ｔ2 ……ｔm と比較基準用
カウンタ１２からの時間軸値ｔx とをコンパレータ１３
において比較し、一致したときにコンパレータ１３から
一致パルスＡＰを出力し、その一致パルスＡＰをパルス
カウンタ１４でカウントし、アドレスデータＡＤＲとす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基準クロックのカ
ウントに基づいて所要のタイミング情報を生成するタイ
ミング生成回路およびこのタイミング生成回路を用いて
構成される陰極線管（ＣＲＴ）に対する面補正波形発生
回路に関する。そのような面補正波形発生回路は、主と
してＣＲＴを用いたディスプレイモニタのコンバージェ
ンスまたは歪み調整等の面補正のための面補正波形信号
の生成に用いられる。

【０００２】

【従来の技術】ＣＲＴにおける面補正は、画面上の補正
点を仮想的にマトリックス状に配置し、各補正点に補正
目標値（偏向コイルに出力する面補正波形信号の強度）
でデータを対応付け、水平偏向方向および垂直偏向方向
において該当する補正点に対応するタイミングでその補
正点の補正目標値に応じた面補正波形信号を生成し、そ
の面補正波形信号に基づいてコンバージェンスや歪み調
整などを行うことである。

【０００３】図５は従来から知られている面補正波形発
生回路の概念図である。複数の垂直波形発生回路３１-
0，３１-1，３１-2……３１-nは互いに同等な回路構成
となっており、それぞれが水平出力切換回路３２におけ
るスイッチ手段ＣＴ0 ，ＣＴ1，ＣＴ2 ……ＣＴn を介
して出力端子側に接続されている。各垂直波形発生回路
でタイミングクロックごとに垂直データ間の補間などの
処理を施した各垂直波形を各スイッチ手段を介して時分
割的に切り換えて出力する。

【０００４】

【発明が解決しようとする課題】上記した従来の技術に
は次のような問題点がある。面補正に最適な面補正波形
信号との近似性を高めるためには、補正点をなるべく多
く設定できるようにすることが望ましい。また、補正点
マトリックス配置内で位置補正が任意に行えるようにす
ることが望ましい。しかしながら、補正点の数を多くす
ればするほど、カウンタやレジスタやメモリなどのハー
ドウェアの規模が大きくなってしまうという問題があ
る。

【０００５】本発明は上記した課題の解決を図るべく創
作したものであって、回路構成規模を縮小化できるタイ
ミング生成回路および面補正波形発生回路を提供するこ
とを目的としている。

【０００６】

【課題を解決するための手段】上記した課題の解決を図
ろうとする本発明にかかわるタイミング生成回路は、タ
イミング設定値を記憶するレジスタ群と、このレジスタ
群から順次１つのタイミング設定値を選択するセレクタ
を設けたので、個々のタイミング設定値としてビット数
の削減が可能となり、その結果として、比較基準用カウ
ンタやコンパレータや各レジスタの規模を縮小すること
ができる。

【０００７】また、本発明にかかわる面補正波形発生回
路は、水平タイミング生成回路および垂直タイミング生
成回路として上記のタイミング生成回路を用いることに
より、回路規模を縮小することができる。

【０００８】タイミング生成回路と面補正波形発生回路
のいずれにおいてもタイミング設定値を可変することに
より、任意のタイミングのタイミング情報を生成するこ
とができる。特に、面補正波形発生回路にあっては、補
正点マトリックス配置における水平偏向方向および垂直
偏向方向での任意の位置を補正点とすることができる。
さらに、面補正波形発生回路において補正目標値を可変
することにより、適正な面補正が可能となる。

【０００９】

【発明の実施の形態】本発明にかかわる請求項１のタイ
ミング生成回路は、次のような構成となっている。すな
わち、タイミング設定値を記憶するレジスタ群と、比較
基準用カウンタと、前記比較基準用カウンタのカウント
値と前記レジスタ群との一致を判断するコンパレータ
と、前記コンパレータからの一致パルス数をカウントし
てその値をタイミング情報として出力するパルスカウン
タと、前記パルスカウンタのカウント値を前記レジスタ
群の選択情報として用いるセレクタとを備えていること
を特徴としている。この構成によると、次のような作用
がある。すなわち、１周期の間におけるクロック数を２
＾a （２のａ乗）個とする。１周期をｄ等分し、その１
つ分を分担するレジスタのビット数をｋとすると、 ２＾k ×ｄ＝２＾a すなわち（２のｋ乗）×ｄ＝（２の
ａ乗） ゆえに、 ｋ＝ａ−log₂ｄ となる。すなわち、レジスタや比較基準用カウンタやコ
ンパレータの規模としては、ソフトウェア処理の場合の
ａビットのうち上位の（ａ−ｋ）ビットをハードウェア
的に無視してよいことになり、それらの構成要素のハー
ドウェア回路規模を縮小することができる。

【００１０】本発明にかかわる請求項２のタイミング生
成回路は、上記請求項１において、前記レジスタ群にお
けるタイミング設定値を任意に可変可能に構成してある
ことを特徴としている。この構成によると、生成するタ
イミング情報を任意に可変できる。

【００１１】本発明にかかわる請求項３の面補正波形発
生回路は、水平偏向方向および垂直偏向方向の補正目標
値を格納する補正目標値メモリと、請求項１または請求
項２記載のタイミング生成回路であって前記補正目標値
メモリ内の垂直方向の補正目標値が設定されていて垂直
タイミングで出力させる垂直タイミング生成回路と、前
記補正目標値メモリからの１ライン分の補正目標値を格
納して時分割的に出力する水平出力切換回路と、請求項
１または請求項２記載のタイミング生成回路であって前
記補正目標値メモリ内の水平方向の補正目標値が設定さ
れていて水平タイミングで前記水平出力切換回路の出力
切り換えを行う水平タイミング生成回路とを備えている
ことを特徴としている。この構成によると、次のような
作用がある。すなわち、適正な面補正に際して小規模な
ハードウェア回路構成のもとで実現することができ、陰
極線管におけるディジタルコンバージェンス回路や歪み
調整回路の回路構成を簡略化することができる。

【００１２】本発明にかかわる請求項４の面補正波形発
生回路は、上記請求項３において、前記補正目標値メモ
リにおける補正目標値を任意に可変可能に構成してある
ことを特徴としている。この構成によると、適正な面補
正を高精度に実現することができる。

【００１３】本発明にかかわる請求項５の面補正波形発
生回路は、上記請求項３，４において、前記補正目標値
メモリにおける補正目標値の格納アドレスとして水平偏
向方向および垂直偏向方向でアドレスを可変可能に構成
してあることを特徴としている。この構成によると、コ
ンバージェンス状態や歪み状態がどのようであっても、
適正な面補正を実現することができる。

【００１４】なお、請求項の記載における「特徴とす
る」という字義については、これは説明の便宜上のこと
であるにすぎず、本発明が対象とするタイミング生成回
路または面補正波形発生回路の実物において、関係する
構成が特別に顕著に現れているという意味のみに解釈し
てはならない。これは、あくまで従来の技術との対比に
おいて説明の便宜上用いている文言であることに留意し
なければならない。

【００１５】以下、本発明にかかわるタイミング生成回
路および面補正波形発生回路の具体的な実施の形態を図
面に基づいて詳細に説明する。実施の形態１はタイミン
グ生成回路についてのものであり、実施の形態２は面補
正波形発生回路についてのものである。

【００１６】〔実施の形態１〕図１は実施の形態１のタ
イミング生成回路の電気的構成を示すブロック図であ
る。図１において、符号のＲ0 ，Ｒ1 ，Ｒ2 ……Ｒm-1
，Ｒm はタイミング設定値（例えばｔ0 ，ｔ1 ，ｔ2
……ｔm-1 ，ｔm ）を記憶する第１から第（ｍ＋１）の
レジスタ、１１はレジスタＲ0 ，Ｒ1 ，Ｒ2 ……Ｒm-1
，Ｒm をまとめた構成のタイミングレジスタ群、１２
は比較基準のための時間軸としての基準クロックＣＬＫ
を入力してカウントする比較基準用カウンタ、１３は比
較基準用カウンタ１２のカウント値とレジスタＲ0 ，Ｒ
1 ，Ｒ2 ……Ｒm-1 ，Ｒm のタイミング設定値ｔ0 ，ｔ
1 ，ｔ2 ……ｔm-1 ，ｔm のいずれかとの一致を判断
し、一致したときに一致パルスＡＰを出力するコンパレ
ータ、１４はコンパレータ１３からの一致パルスＡＰの
パルス数をカウントしてタイミング情報としてのアドレ
スデータＡＤＲを出力するパルスカウンタ、１５はアド
レスデータＡＤＲを基準としてタイミングレジスタ群１
１を構成しているレジスタＲ0 ，Ｒ1 ，Ｒ2 ……Ｒm-1
，Ｒm のうちのいずれか１つを選択するためのセレク
タであり、このセレクタ１５は、各レジスタＲ0 ，Ｒ1
，Ｒ2 ……Ｒm-1 ，Ｒm の出力端子とコンパレータ１
３の入力端子との間にそれぞれ介装された第１から第
（ｍ＋１）のスイッチ手段ＳＷ0 ，ＳＷ1 ，ＳＷ2 ……
ＳＷm-1 ，ＳＷm から構成されている。１６はパルスカ
ウンタ１４から出力されたアドレスデータＡＤＲをラッ
チしかつ外部に対してタイミング情報として出力するラ
ッチレジスタである。ＳＰはスタートパルスであり、こ
のスタートパルスＳＰは比較基準用カウンタ１２とパル
スカウンタ１４とセレクタ１５とに入力され、それぞれ
をリセットするものである。ＣＬＫは基準クロックであ
り、比較基準用カウンタ１２に入力されて時間軸として
カウントされるものである。比較基準用カウンタ１２が
その内容であるカウント値をコンパレータ１３に対して
出力するが、これを時間軸値ｔx とする。

【００１７】次に、上記のように構成された実施の形態
１のタイミング生成回路の動作を図２のタイミングチャ
ートを参照しながら説明する。

【００１８】タイミングレジスタ群１１における各レジ
スタＲ0 ，Ｒ1 ，Ｒ2 ……Ｒm-1 ，Ｒm にはあらかじめ
タイミング設定値ｔ0 ，ｔ1 ，ｔ2 ……ｔm-1 ，ｔm が
設定されている。比較基準用カウンタ１２は基準クロッ
クＣＬＫを入力してカウントを行うが、スタートパルス
ＳＰを入力したタイミングからリセット・リスタートし
て「０」からのカウントアップを開始する。スタートパ
ルスＳＰはセレクタ１５およびパルスカウンタ１４もリ
セットする。スタートパルスＳＰのタイミングでは、パ
ルスカウンタ１４がリセットされるため、そのカウント
値は「０」となり、パルスカウンタ１４から出力される
アドレスデータＡＤＲは「０」である。また、スタート
パルスＳＰのタイミングでは、セレクタ１５はリセット
されて、第１のスイッチ手段ＳＷ0 のみがオンとされ
る。この結果、タイミングレジスタ群１１において第１
のレジスタＲ0 のタイミング設定値ｔ0 が選択され、コ
ンパレータ１３に出力されることになる。

【００１９】比較基準用カウンタ１２は基準クロックＣ
ＬＫのカウントを続け、そのカウント値である時間軸値
ｔx が０から時系列的に増加していく。コンパレータ１
３は比較基準用カウンタ１２からの時間軸値ｔx とセレ
クタ１５からのタイミング設定値ｔ0 とが一致するか否
かを判断し、時間軸値ｔx がタイミング設定値ｔ0 と一
致するまでは、一致パルスＡＰは出力しないが、時間軸
値ｔx がタイミング設定値ｔ0 と一致したとき一致パル
スＡＰ（すなわちＡＰ1 ）をパルスカウンタ１４に出力
する。パルスカウンタ１４はカウントアップし、出力す
るアドレスデータＡＤＲを「１」とする。このアドレス
データＡＤＲ＝「１」はラッチレジスタ１６にラッチさ
れて、タイミング情報として次段に出力される。また、
このアドレスデータＡＤＲ＝「１」はセレクタ１５の選
択切換制御端子に入力され、セレクタ１５においてそれ
までオンであった第１のスイッチ手段ＳＷ0 をオフに
し、第２のスイッチ手段ＳＷ1 をオンに切り換える。こ
の結果、タイミングレジスタ群１１において第２のレジ
スタＲ1 のタイミング設定値ｔ1 が選択され、コンパレ
ータ１３に出力されることになる。

【００２０】基準クロックＣＬＫをカウントしている比
較基準用カウンタ１２からコンパレータ１３に入力され
る時間軸値ｔx は次第に時系列的に増加していき、セレ
クタ１５からのタイミング設定値ｔ1 に一致するまでは
一致パルスＡＰは出力しないが、時間軸値ｔx がタイミ
ング設定値ｔ1 と一致したとき一致パルスＡＰ（すなわ
ちＡＰ2 ）をパルスカウンタ１４に出力する。パルスカ
ウンタ１４が出力するアドレスデータＡＤＲは「２」と
なり、このアドレスデータＡＤＲ＝「２」はラッチレジ
スタ１６にラッチされて、タイミング情報として次段に
出力されるとともに、セレクタ１５の選択切換制御端子
に入力され、それまでオンであった第２のスイッチ手段
ＳＷ1 をオフにし、第３のスイッチ手段ＳＷ2 をオンに
切り換える。この結果、タイミングレジスタ群１１にお
いて第３のレジスタＲ2 のタイミング設定値ｔ2 が選択
され、コンパレータ１３に出力されることになる。

【００２１】以上をまとめると、 ｔx ＝ｔ0 ………… ＡＤＲ＝「１」 ｔx ＝ｔ1 ………… ＡＤＲ＝「２」 となる。以下同様の動作が繰り返される。

【００２２】いま、期間ｔm-2 〜ｔm-1 にあって、ラッ
チレジスタ１６にアドレスデータＡＤＲ＝「ｍ−１」が
ラッチされているとともに、セレクタ１５において第ｍ
のスイッチ手段ＳＷm-1 がオンにされており、タイミン
グレジスタ群１１において第ｍのレジスタＲm-1 のタイ
ミング設定値ｔm-1 が選択されているとする。そして、
比較基準用カウンタ１２の時間軸値ｔx がタイミング設
定値ｔm-1 に一致したときコンパレータ１３は一致パル
スＡＰ（すなわちＡＰm ）を出力し、パルスカウンタ１
４が出力するアドレスデータＡＤＲが「ｍ」となり、こ
のアドレスデータＡＤＲ＝「ｍ」がラッチレジスタ１６
にラッチされて、タイミング情報として次段に出力され
るとともに、セレクタ１５の選択切換制御端子に入力さ
れ、それまでオンであった第ｍのスイッチ手段ＳＷm-1
をオフにし、第（ｍ＋１）のスイッチ手段ＳＷm をオン
に切り換える。この結果、タイミングレジスタ群１１に
おいて第（ｍ＋１）のレジスタＲm のタイミング設定値
ｔm が選択され、コンパレータ１３に出力されることに
なる。

【００２３】時間軸値ｔx が次第に時系列的に増加して
いき、タイミング設定値ｔm に一致したときコンパレー
タ１３は一致パルスＡＰ（すなわちＡＰm+1 ）を出力
し、パルスカウンタ１４が出力するアドレスデータＡＤ
Ｒが意味をなさない「φ」となり、このアドレスデータ
ＡＤＲ＝「φ」がラッチレジスタ１６にラッチされて、
タイミング無視情報として次段に出力される。この場合
は、セレクタ１５の切り換えは行われない。したがっ
て、タイミングレジスタ群１１では第（ｍ＋１）のレジ
スタＲm のタイミング設定値ｔm が選択された状態が続
くことになる。

【００２４】そして、１周期が経過して、再びスタート
パルスＳＰが入力されると、比較基準用カウンタ１２、
パルスカウンタ１４およびセレクタ１５がリセットされ
る。比較基準用カウンタ１２は基準クロックＣＬＫのカ
ウントをリセット・リスタートし、時間軸値ｔx を再び
０からカウントアップし始める。パルスカウンタ１４が
出力するアドレスデータＡＤＲは「０」にリセットされ
る。セレクタ１５は第（ｍ＋１）のスイッチ手段ＳＷm
をオフにし、第１のスイッチ手段ＳＷ0 をオンに切り換
えて、タイミングレジスタ群１１において第１のレジス
タＲ0 のタイミング設定値ｔ0 を再びセットする。

【００２５】以上をまとめると、 ０〜ｔ0 ………… ＡＤＲ＝「０」 ｔ0 〜ｔ1 ………… ＡＤＲ＝「１」 ｔ1 〜ｔ2 ………… ＡＤＲ＝「２」 …………………………………… ｔm-2 〜ｔm-1 ……… ＡＤＲ＝「ｍ−１」 ｔm-1 〜ｔm ……… ＡＤＲ＝「ｍ」 ｔm 〜ｔm+1 ……… ＡＤＲ＝「φ」 ｔm+1 〜 …………… ＡＤＲ＝「０」 となる。なお、アドレスデータＡＤＲは外部に出力さ
れ、例えばアドレスデコーダを用いて、タイミング情報
として利用される。

【００２６】次に、量的関係を考察する。

【００２７】１つのスタートパルスＳＰから次のスター
トパルスＳＰまでの期間すなわち周期をＨとする。この
周期Ｈの間に出力される基準クロックＣＬＫの数を２＾
a 個とする。

【００２８】ここで、記号の「＾a 」は指数の「ａ乗」
を意味する。表現上の技巧として、このような表現形態
をとることとする。このような表現形態については、以
下の記述においても同様である。

【００２９】周期Ｈをｄ等分して考える。このｄは自然
数であって、タイミングレジスタ群１１を構成している
レジスタＲ0 ，Ｒ1 ，Ｒ2 ……Ｒm-1 ，Ｒm の個数に相
当する。すなわち、 ｄ＝ｍ＋１ …………………………………………………………（１） である。

【００３０】ここで、周期Ｈは機器の仕様によって一定
に定まっているとする。この周期Ｈの間に出力される基
準クロックＣＬＫの数２＾a （２のａ乗）も定まること
になる。つまり、ビット数ａが定まっていることにな
る。周期Ｈの分割数ｄも機器の仕様によって一定に定め
るものとする。タイミングレジスタ群１１における各レ
ジスタＲ0 ，Ｒ1 ，Ｒ2 ……Ｒm-1 ，Ｒm のビット数を
すべて等しくｋとする。このビット数ｋも次のようにし
て一律に定まる。

【００３１】ビット数ｋに相当する基準クロックＣＬＫ
の数を２＾k （２のｋ乗）とすると、 ２＾k ×ｄ＝２＾a ………………………………………………（２） である。これについて、２を底とする対数をとると、 log₂２＾k ＋log₂ｄ＝log₂２＾a ｋ＋log₂ｄ＝ａ ∴ ｋ＝ａ−log₂ｄ ……………………………………………………（３） また、パルスカウンタ１４は、「０」〜「ｍ」の（ｍ＋
１）個をカウントすればよいから、パルスカウンタ１４
のビット数をｐとすると、 ２＾p （２のｐ乗）≧ｍ＋１ ∴ ｐ≧log₂（ｍ＋１） ………………………………………………（４） であればよい。

【００３２】上記の式（２）の「２＾k ×ｄ＝２＾a 」
は、次のことを意味している。周期Ｈの間に出力される
基準クロックＣＬＫの数２＾a （２のａ乗）に相当する
ビット数はａビットである。周期Ｈをｄ分割した複数の
ポイントでコンバージェンス等の補正を行う場合におい
て、その補正ポイントをタイミング的に２＾a （２のａ
乗）ポイントの中から任意に選択できるようにしようと
する。この場合に、もし、複数のレジスタＲ0 ，Ｒ1 ，
Ｒ2 ……Ｒm-1 ，Ｒm からなるタイミングレジスタ群１
１や、それらのレジスタＲ0 ，Ｒ1 ，Ｒ2 ……Ｒm-1 ，
Ｒm を選択するセレクタ１５がないとすると、基準クロ
ックＣＬＫをカウントする比較基準用カウンタ１２とし
ては、ａビットのカウンタが必要となる。同様に、コン
パレータ１３についてもａビットのコンパレータが必要
となる。クロックカウントをソフトウェアで処理する場
合も、ａビットが必要となる。

【００３３】しかし、本実施の形態１においては、複数
のレジスタＲ0 ，Ｒ1 ，Ｒ2 ……Ｒm-1 ，Ｒm からなる
タイミングレジスタ群１１を設けるとともに、それらの
レジスタＲ0 ，Ｒ1 ，Ｒ2 ……Ｒm-1 ，Ｒm を選択する
セレクタ１５を設けてあるので、比較基準用カウンタ１
２やコンパレータ１３としては、上記の式（３）のとお
り、周期Ｈに対応するａビットよりも小さいｋビットの
ものでよいことになる。これは、ソフトウェア処理の場
合のａビットのうち、上位の（ａ−ｋ）ビットをハード
ウェア的に無視してよいことを意味する。

【００３４】周期Ｈを分割するのであるから、分割数ｄ
は、当然に、 ｄ≧２ ………………………………………………………………（５） となる。最小分割数のｄ＝２のとき、log₂２＝１である
から、 ｋ＝ａ−１ …………………………………………………………（６） となり、ａビットより小さいｋビットで比較基準用カウ
ンタ１２もコンパレータ１３も構成することができると
いうことである。そして、タイミングレジスタ群１１を
構成している各レジスタＲ0 ，Ｒ1 ，Ｒ2 ……Ｒm-1 ，
Ｒm としてもｋビットのレジスタでよいことになる。

【００３５】分割数ｄが大きくなるほど、レジスタＲ0
，Ｒ1 ，Ｒ2 ……Ｒm-1 ，Ｒm 、比較基準用カウンタ
１２およびコンパレータ１３の必要なビット数ｋは小さ
くてよいことになる。ちなみに、ｄ＝８で、レジスタＲ
0 ，Ｒ1 ，Ｒ2 ……Ｒm-1 ，Ｒm の個数（ｍ＋１）＝８
とするとき、８＝２³ より、 ｋ＝ａ−３ …………………………………………………………（７） でよいことになる。また、ｄ＝ｍ＋１＝３２＝２⁵ とす
るときは、 ｋ＝ａ−５ …………………………………………………………（８） でよいことになる。分割数ｄは「２」のべき乗とすると
計算しやすいが、必ずしも「２」のべき乗である必要は
ない。そのときは、各レジスタＲ0 ，Ｒ1 ，Ｒ2……Ｒm
-1 ，Ｒm 、比較基準用カウンタ１２およびコンパレー
タ１３のハードウェア構成のビット数ｋは、 ｋ＞ａ−log₂ｄ ……………………………………………………（９） を満たす最小の自然数とすればよい。

【００３６】図１において、各レジスタＲ0 ，Ｒ1 ，Ｒ
2 ……Ｒm-1 ，Ｒm の出力すなわちタイミング設定値ｔ
0 ，ｔ1 ，ｔ2 ……ｔm-1 ，ｔm について、また、比較
基準用カウンタ１２の出力およびコンパレータ１３の入
力について、それぞれビットｋを付記しておく。

【００３７】以上のようにして、本実施の形態１のタイ
ミング生成回路においては、回路規模の縮小を図ること
ができるのである。

【００３８】上記の場合、比較基準用カウンタ１２は、
基準クロックＣＬＫを２＾k （２のｋ乗）までカウント
し、カウントアップした後は「０」にリセットされて、
リスタートする。一致対象となるｋビットのレジスタＲ
0 ，Ｒ1 ，Ｒ2 ……Ｒm-1 ，Ｒm のいずれかをセレクタ
１５により選択するため、比較基準用カウンタ１２とし
ては上記の動作・機能を有するもので充分である。

【００３９】以上の説明では、周期Ｈをｄに等分する場
合を考えたが、決して等分しなければならないというも
のではなく、不等分に分割してもよいのである。

【００４０】等分の場合と、不等分の場合の例をそれぞ
れ示す。

【００４１】ａ＝１０、ｄ＝８とすると、式（３）よ
り、ｋ＝７となる。すなわち、各レジスタＲ0 ，Ｒ1 ，
Ｒ2 ……Ｒm-1 ，Ｒm は７ビット構成のレジスタとな
る。そして、等分の場合、それらのレジスタＲ0 ，Ｒ1
，Ｒ2 ……Ｒm-1 ，Ｒm においてそれに設定するタイ
ミング設定値ｔ0 ，ｔ1 ，ｔ2 ……ｔm-1 ，ｔm とし
て、例えば、 ｔ0 ：００００１１１１＝〔１５〕₁₀ ｔ1 ：０００１１１１０＝〔３０〕₁₀ ｔ2 ：００１０１１０１＝〔４５〕₁₀ ｔ3 ：００１１１１００＝〔６０〕₁₀ ｔ4 ：０１００１０１１＝〔７５〕₁₀ ｔ5 ：０１０１１０１０＝

〔９０〕₁₀ ｔ6 ：０１１０１００１＝〔１０５〕₁₀ ｔ7 ：０１１１１０００＝〔１２０〕₁₀ などがある。

【００４２】また、不等分の場合は、さまざまなケース
が考えられる。例えば、 ｔ0 ：００００１１１１＝〔１５〕₁₀ ｔ1 ：０００１１０１１＝〔２７〕₁₀ ｔ2 ：００１０１１０１＝〔４５〕₁₀ ｔ3 ：００１１１０１０＝〔５８〕₁₀ ｔ4 ：０１００１０１０＝〔７４〕₁₀ ｔ5 ：０１０１０１００＝〔８４〕₁₀ ｔ6 ：０１１００１１１＝〔１０３〕₁₀ t7 ：０１１１１００１＝〔１２１〕₁₀ などがある。もっとも、このような数値は単なる例示に
すぎず、必要に応じて適宜に変更してよいことはいうま
でもない。タイミングレジスタ群１１におけるレジスタ
Ｒ0 ，Ｒ1 ，Ｒ2 ……Ｒm-1 ，Ｒm に対するタイミング
設定値ｔ0 ，ｔ1，ｔ2 ……ｔm-1 ，ｔm の設定は、図
示しないマイクロコンピュータのＣＰＵ（中央演算処理
装置）からのソフトウェア的なデータ転送によって実行
される。

【００４３】なお、基準クロックＣＬＫの周波数を増す
ことにより、より精密な制御をすることも可能である。
すなわち、基準として、ａ＝１０のとき、クロック数
は、２＾a （２のａ乗）＝２¹⁰＝１０２４であり、この
とき、例えば、ｄ＝８で、ｋ＝７となる。これに対し
て、例えば、ａ＝１２として、クロック数を、２¹²＝４
０９６に上げると、ｄ＝８のままとすれば、 ｋ′＝１２−log₂８＝９ ………………………………………（１０） のようにｋ′がｋ（＝７）よりも大きくなってしまう。
つまり、レジスタＲ0 ，Ｒ1 ，Ｒ2 …Ｒm-1 ，Ｒm 、比
較基準用カウンタ１２、コンパレータ１３のビット数が
７ビットから９ビットになってしまい、規模縮小の効果
が薄くなる。そこで、規模縮小の効果をもたらすように
するため、分割数ｄをｄ′に増やして、ｋ′＝ｋとする
ことが考えられる。すなわち、 ｋ′＝１２−log₂ｄ′＝７ ……………………………………（１１） である。これを満たすｄ′は、 log₂ｄ′＝５ ……………………………………………………（１２） であり、結局、 ｄ′＝２⁵ ＝３２ ………………………………………………（１３） となる。すなわち、クロック数４０９６に対して３２分
割すれば、クロック数１０２４に対して８分割する場合
と同じ規模のレジスタやカウンタやコンパレータでよい
ことになり、ハードウェア構成の規模縮小を図ることが
できる。

【００４４】〔実施の形態２〕実施の形態２は実施の形
態１のタイミング生成回路を利用した面補正波形発生回
路に関するものである。この面補正波形発生回路は、水
平偏向方向および垂直偏向方向において、時間的に限定
された補正点間隔内で２次元平面上での任意の位置補正
ができるように構成されたものである。

【００４５】図３は本発明の実施の形態２の面補正波形
発生回路の電気的構成を示すブロック図である。図３に
おいて、符号の２０ｘは水平タイミング生成回路、２０
ｙは垂直タイミング生成回路であり、これら水平タイミ
ング生成回路２０ｘおよび垂直タイミング生成回路２０
ｙはそれぞれ実施の形態１で説明したタイミング生成回
路と同様の構成を有している。水平タイミング生成回路
２０ｘにおいては、実施の形態１の場合と同様の基準ク
ロックＣＬＫが入力されるとともに、そのスタートパル
スＳＰとして水平同期信号ＳＰHDが入力されるようにな
っている。垂直タイミング生成回路２０ｙにおいては、
その基準クロックＣＬＫ′として水平同期信号ＳＰHDが
入力されるとともに、そのスタートパルスＳＰ′として
垂直同期信号ＳＰVDが入力されるようになっている。水
平タイミング生成回路２０ｘの出力端子からは水平出力
切換回路２３に対してアドレスデータＡＤＲとして水平
方向のアドレスデータＡＤＲｘが出力されるように構成
され、垂直タイミング生成回路２０ｙの出力端子からは
補正目標値メモリ２１に対してアドレスデータＡＤＲと
して垂直方向のアドレスデータＡＤＲｙが出力されるよ
うに構成されている。１１ｘは図１でのタイミングレジ
スタ群１１に相当する水平タイミング生成回路２０ｘに
おけるタイミングレジスタ群、１１ｙは同じく垂直タイ
ミング生成回路２０ｙにおけるタイミングレジスタ群で
ある。

【００４６】符号の２１は水平偏向方向および垂直偏向
方向の補正目標値を格納する補正目標値メモリ、２２は
補正目標値メモリ２１から１ライン分の補正目標値を転
送する機能や補間などの機能をもつ演算回路、２３は水
平出力切換回路、２４は水平出力切換回路２３の内部の
構成要素であって、演算回路２２から転送されてきた１
ライン分の補正目標値を格納するラインバッファ、２５
は水平出力切換回路２３の内部の構成要素である水平セ
レクタ、２６はＤ／Ａコンバータである。

【００４７】図４はＣＲＴディスプレイモニタにおいて
ディジタルコンバージェンスまたは歪み補正などの面補
正を行うための水平偏向方向および垂直偏向方向の補正
点のマトリックス配置を示す図である。水平偏向方向で
の補正点のｘ座標が時間換算で、Ｔｘ0 ，Ｔｘ1 ，Ｔｘ
2 ……Ｔｘm-1 ，Ｔｘm となっている。また、垂直偏向
方向での補正点のｙ座標が時間換算で、Ｔｙ0 ，Ｔｙ1
，Ｔｙ2 ……Ｔｙn-1，Ｔｙn となっている。そして、 ｔ0 ＝Ｔｘ0 ｔ1 ＝Ｔｘ1 −Ｔｘ0 ｔ2 ＝Ｔｘ2 −Ｔｘ1 … ………（１４） ｔm-1 ＝Ｔｘm-1 −Ｔｘm-2 ｔm ＝Ｔｘm −Ｔｘm-1 で決められる各タイミング設定値ｔ0 ，ｔ1 ，ｔ2 ……
ｔm-1 ，ｔm が水平タイミング生成回路２０ｘにおける
タイミングレジスタ群１１ｘに設定されている。また、 ｕ0 ＝Ｔｙ0 ｕ1 ＝Ｔｙ1 −Ｔｙ0 ｕ2 ＝Ｔｙ2 −Ｔｙ1 … ………（１５） ｕn-1 ＝Ｔｙn-1 −Ｔｙn-2 ｕn ＝Ｔｙn −Ｔｙn-1 で決められる各タイミング設定値ｕ0 ，ｕ1 ，ｕ2 ……
ｕn-1 ，ｕn が垂直タイミング生成回路２０ｙのタイミ
ングレジスタ群１１ｙに設定されている。

【００４８】図３の補正目標値メモリ２１において、ｘ
が水平方向を、ｙが垂直方向をそれぞれ表している。補
正目標値メモリ２１のｉ行ｊ列のメモリセルには補正目
標値Ｅij（ｉ＝１，２……ｎ＋１、ｊ＝１，２……ｍ＋
１）が格納されている。ｉ行における第１列から第（ｍ
＋１）列までの補正目標値Ｅijの組み合わせは、 （Ｅi1，Ｅi2……Ｅim，Ｅim+1） となっている。これらの補正目標値Ｅijは、偏向コイル
に出力する面補正波形信号Ｓｃの強度のデータである。

【００４９】水平出力切換回路２３におけるラインバッ
ファ２４は、演算回路２２を介して補正目標値メモリ２
１から転送されてきた補正目標値データ群（Ｅi1，Ｅi2
……Ｅim，Ｅim+1）を格納するものである。水平セレク
タ２５は、水平タイミング生成回路２０ｘから送られて
くるアドレスデータＡＤＲｘの値に応じて、そのスイッ
チ手段ＣＴ0 ，ＣＴ1 ……ＣＴm-1 ，ＣＴm のうちの１
つだけを順次にオンにして、ラインバッファ２４から補
正目標値Ｅi1，Ｅi2……Ｅim，Ｅim+1を順次に読み出す
ものである。

【００５０】次に、上記のように構成された実施の形態
２の面補正波形発生回路の動作を説明する。

【００５１】垂直タイミング生成回路２０ｙにおいて
は、水平同期信号ＳＰHDを基準クロックＣＬＫ′として
入力するとともに垂直同期信号ＳＰVDをスタートパルス
ＳＰ′として入力し、アドレスデータＡＤＲｙを出力す
る。スタートパルスＳＰ′は垂直ブランキング期間内に
発生される。タイミングレジスタ群１１ｙに設定されて
いる各タイミング設定値ｕ0 ，ｕ1 ，ｕ2 ……ｕn-1 ，
ｕn をカウントアップするごとに、このアドレスデータ
ＡＤＲｙがインクリメントされるが、そのように順次に
インクリメントされるアドレスデータＡＤＲｙは、図４
の補正点マトリックス配置において、それぞれ、Ｔｙ0
，Ｔｙ1 ，Ｔｙ2 ……Ｔｙn-1 ，Ｔｙn に対応したも
のとなる。

【００５２】説明の都合上、ここでは、補正目標値メモ
リ２１のｉ行目に対応するアドレスデータＡＤＲｙが出
力されたものとする。すると、補正目標値メモリ２１に
おいて補正目標値データ群（Ｅi1，Ｅi2……Ｅim，Ｅim
+1）が選択され、これが演算回路２２を介して水平出力
切換回路２３におけるラインバッファ２４に転送され、
ラインバッファ２４にラッチされる。

【００５３】一方、水平タイミング生成回路２０ｘにお
いては、基準クロックＣＬＫを入力するとともに水平同
期信号ＳＰHDをスタートパルスＳＰとして入力し、アド
レスデータＡＤＲｘを出力する。スタートパルスＳＰは
水平ブランキング期間内に発生される。タイミングレジ
スタ群１１ｘに設定されている各タイミング設定値ｔ0
，ｔ1 ，ｔ2 ……ｔm-1 ，ｔm をカウントアップする
ごとに、このアドレスデータＡＤＲｘがインクリメント
されるが、そのように順次にインクリメントされるアド
レスデータＡＤＲｘは、図４の補正点マトリックス配置
において、それぞれ、Ｔｘ0 ，Ｔｘ1 ，Ｔｘ2 ……Ｔｘ
m-1 ，Ｔｘm に対応したものとなる。

【００５４】まず、水平タイミング生成回路２０ｘから
Ｔｘ0 に対応したアドレスデータＡＤＲｘ＝「０」が出
力され、水平セレクタ２５において第１のスイッチ手段
ＣＴ0 がオンとされ、ラインバッファ２４から補正目標
値Ｅi1を読み出して、Ｄ／Ａコンバータ２６へ出力す
る。Ｄ／Ａコンバータ２６は入力した補正目標値Ｅi1を
アナログ波形の面補正波形信号Ｓｃとして図示しない増
幅回路を介して偏向コイルに出力し、座標点（Ｔｘ0 ，
Ｔｙi ）でのコンバージェンスや歪み調整などの面補正
を行う。

【００５５】次に、Ｔｘ1 に対応したアドレスデータＡ
ＤＲｘ＝「１」が出力され、水平セレクタ２５において
第２のスイッチ手段ＣＴ1 がオンとされ、ラインバッフ
ァ２４から補正目標値Ｅi2を読み出し、Ｄ／Ａコンバー
タ２６を介して面補正波形信号Ｓｃとして出力し、座標
点（Ｔｘ1 ，Ｔｙi ）でのコンバージェンスや歪み調整
などの面補正を行う。

【００５６】次に、Ｔｘ2 に対応したアドレスデータＡ
ＤＲｘ＝「２」が出力され、水平セレクタ２５において
第３のスイッチ手段ＣＴ2 がオンとされ、ラインバッフ
ァ２４から補正目標値Ｅi3を読み出し、Ｄ／Ａコンバー
タ２６を介して面補正波形信号Ｓｃとして出力し、座標
点（Ｔｘ2 ，Ｔｙi ）でのコンバージェンスや歪み調整
などの面補正を行う。

【００５７】以下同様にして、Ｔｘm-1 に対応したアド
レスデータＡＤＲｘ＝「ｍ−１」が出力され、水平セレ
クタ２５において第ｍのスイッチ手段ＣＴm-1 がオンと
され、ラインバッファ２４から補正目標値Ｅimを読み出
し、Ｄ／Ａコンバータ２６を介して面補正波形信号Ｓｃ
として出力し、座標点（Ｔｘm-1 ，Ｔｙi ）でのコンバ
ージェンスや歪み調整などの面補正を行う。

【００５８】最後に、Ｔｘm に対応したアドレスデータ
ＡＤＲｘ＝「ｍ」が出力され、水平セレクタ２５におい
て第（ｍ＋１）のスイッチ手段ＣＴm がオンとされ、ラ
インバッファ２４から補正目標値Ｅim+1を読み出し、Ｄ
／Ａコンバータ２６を介して面補正波形信号Ｓｃとして
出力し、座標点（Ｔｘm ，Ｔｙi ）でのコンバージェン
スや歪み調整などの面補正を行う。

【００５９】以上によって、ｙ座標のＴｙi の１水平ラ
イン上において、ｘ座標Ｔｘ0 で補正目標値Ｅi1のコン
バージェンス等が、ｘ座標Ｔｘ1 で補正目標値Ｅi2のコ
ンバージェンス等が、ｘ座標Ｔｘm-1 で補正目標値Ｅim
のコンバージェンス等が、ｘ座標Ｔｘm で補正目標値Ｅ
im+1のコンバージェンス等がそれぞれ実行される。

【００６０】以上の１水平ラインでの各ｘ座標でのコン
バージェンスが終了すると、ｙ方向にインクリメントが
行われ、次のＴｙi+1 の１水平ライン上において、ｘ座
標Ｔｘ0 で補正目標値Ｅi+1,1 のコンバージェンス等
が、ｘ座標Ｔｘ1 で補正目標値Ｅi+1,2 のコンバージェ
ンス等が、ｘ座標Ｔｘm-1 で補正目標値Ｅi+1,m のコン
バージェンス等が、ｘ座標Ｔｘm で補正目標値Ｅi+1,m+
1 のコンバージェンス等がそれぞれ実行される。

【００６１】そして最後に、Ｔｙn の１水平ライン上に
おいて、ｘ座標Ｔｘ0 で補正目標値Ｅn,1 のコンバージ
ェンス等が、ｘ座標Ｔｘ1 で補正目標値Ｅn,2 のコンバ
ージェンス等が、ｘ座標Ｔｘm-1 で補正目標値Ｅn,m の
コンバージェンス等が、ｘ座標Ｔｘm で補正目標値Ｅn,
m+1 のコンバージェンス等がそれぞれ実行される。

【００６２】図示しないマイクロコンピュータのＣＰＵ
からのデータ入力により、水平タイミング生成回路２０
ｘにおけるタイミングレジスタ群１１ｘに設定するタイ
ミング設定値ｔ0 ，ｔ1 ，ｔ2 ……ｔm-1 ，ｔm を任意
に可変することができるし、また、それとは独立して、
垂直タイミング生成回路２０ｙにおけるタイミングレジ
スタ群１１ｙに設定するタイミング設定値ｕ0 ，ｕ1 ，
ｕ2 ……ｕn-1 ，ｕnも任意に可変することができる。
また、補正目標値メモリ２１において補正目標値Ｅij
（ｉ＝１，２……ｎ＋１、ｊ＝１，２……ｍ＋１）も任
意に可変することができる。

【００６３】そして、実施の形態１で説明したように、
水平タイミング生成回路２０ｘにおいても垂直タイミン
グ生成回路２０ｙにおいても、その内部の構成要素であ
る比較基準用カウンタ１２、コンパレータ１３およびタ
イミングレジスタ群１１におけるレジスタＲ0 ，Ｒ1 ，
Ｒ2 ……Ｒm-1 ，Ｒm のビット数を削減できる。したが
って、陰極線管（ＣＲＴ）のディジタルコンバージェン
ス回路や歪み調整回路における面補正波形発生回路とし
て、小規模な回路構成で最適な面補正を実現することが
できる。

【００６４】最後に、本件にかかわる明細書の記述につ
いての留意事項を述べる。本件にかかわる明細書（特に
発明の詳細な説明および特許請求の範囲）または図面に
おいては、記載してある任意の事項（任意の要素または
任意の要素の結合関係・組み合わせ関係を含む）につい
て、その省略の可能性を留保する。さらに、特許請求の
範囲に記載していないが発明の詳細な説明または図面に
記載してある任意の事項について特許請求の範囲への追
加の可能性ならびにその追加に伴う説明の変更の可能性
を留保する。

【００６５】

【発明の効果】タイミング生成回路についての本発明に
よれば、その構成要素である比較基準用カウンタやコン
パレータや各レジスタのハードウェア規模を縮小するこ
とができる。

【００６６】また、面補正波形発生回路についての本発
明によれば、ディジタルコンバージェンス回路や歪み調
整回路に適用可能で、そのハードウェア規模を縮小する
ことができる。

【００６７】そして、コンバージェンス状態や歪み状態
がどのようであっても、適正で高精度な面補正を実現す
ることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１におけるタイミング生
成回路の電気的構成を示すブロック図

【図２】 本発明の実施の形態１におけるタイミング生
成回路の動作を説明するタイミングチャート

【図３】 本発明の実施の形態２における面補正波形発
生回路の電気的構成を示すブロック図

【図４】 本発明の実施の形態２における面補正波形発
生回路の補正点マトリックス配置図

【図５】 従来の技術における面補正波形発生回路の概
略ブロック図

【符号の説明】

１１…タイミングレジスタ群、１１ｘ…水平タイミング
生成回路におけるタイミングレジスタ群、１１ｙ…垂直
タイミング生成回路におけるタイミングレジスタ群、１
２…比較基準用カウンタ、１３…コンパレータ、１４…
パルスカウンタ、１５…セレクタ、１６…ラッチレジス
タ、２０ｘ…水平タイミング生成回路、２０ｙ…垂直タ
イミング生成回路、２１…補正目標値メモリ、２２…演
算回路、２３…水平出力切換回路、２４…ラインバッフ
ァ、２５…水平セレクタ、２６…Ｄ／Ａコンバータ、Ｒ
0 ，Ｒ1 ，Ｒ2 ……Ｒm-1 ，Ｒm …レジスタ、ＳＷ0 ，
ＳＷ1 ，ＳＷ2 ……ＳＷm-1 ，ＳＷm …セレクタにおけ
るスイッチ手段、ＣＬＫ…基準クロック、ＳＰ…スター
トパルス、ｔx …時間軸値、ＡＰ…一致パルス、ＡＤＲ
…アドレスデータ、Ｈ…周期、ＳＰHD…水平同期信号、
ＳＰVD…垂直同期信号、ＡＤＲｘ，ＡＤＲｙ…アドレス
データ、ｔ0 ，ｔ1 ，ｔ2 ……ｔm-1 ，ｔm…タイミン
グ設定値、ｕ0 ，ｕ1 ，ｕ2 ……ｕn-1 ，ｕn …タイミ
ング設定値、ＣＴ0 ，ＣＴ1 ……ＣＴm-1 ，ＣＴm …水
平セレクタにおけるスイッチ手段、Ｓｃ…面補正波形信
号、Ｅi1，Ｅi2……Ｅim，Ｅim+1…補正目標値

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１２年５月２６日（２０００．５．２
６）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００３９

【補正方法】変更

【補正内容】

【００３９】以上の説明では、周期Ｈをｄ等分する場合
を考えたが、決して等分しなければならないというもの
ではなく、不等分に分割してもよいのである。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００４７

【補正方法】変更

【補正内容】

【００４７】図４はＣＲＴディスプレイモニタにおいて
ディジタルコンバージェンスまたは歪み補正などの面補
正を行うための水平偏向方向および垂直偏向方向の補正
点のマトリックス配置を示す図である。水平偏向方向で
の補正点のｘ座標が時間換算で、Ｔｘ0 ，Ｔｘ1 ，Ｔｘ
2 ……Ｔｘm-1 ，Ｔｘm となっている。また、垂直偏向
方向での補正点のｙ座標が時間換算で、Ｔｙ0 ，Ｔｙ1
，Ｔｙ2 ……Ｔｙn-1，Ｔｙn となっている。そして、 ｔ0 ＝Ｔｘ0 ｔ1 ＝Ｔｘ1 ｔ2 ＝Ｔｘ2 … ………（１４） ｔm-1 ＝Ｔｘm-1 ｔm ＝Ｔｘm で決められる各タイミング設定値ｔ0 ，ｔ1 ，ｔ2 ……
ｔm-1 ，ｔm が水平タイミング生成回路２０ｘにおける
タイミングレジスタ群１１ｘに設定されている。また、 ｕ0 ＝Ｔｙ0 ｕ1 ＝Ｔｙ1 ｕ2 ＝Ｔｙ2 … ………（１５） ｕn-1 ＝Ｔｙn-1 ｕn ＝Ｔｙn で決められる各タイミング設定値ｕ0 ，ｕ1 ，ｕ2 ……
ｕn-1 ，ｕn が垂直タイミング生成回路２０ｙにおける
タイミングレジスタ群１１ｙに設定されている。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００４９

【補正方法】変更

【補正内容】

【００４９】水平出力切換回路２３におけるラインバッ
ファ２４は、演算回路２２を介して補正目標値メモリ２
１から転送されてきた補正目標値データ群（Ｅi1，Ｅi2
……Ｅim，Ｅim+1）を格納するものである。水平セレク
タ２５は、水平タイミング生成回路２０ｘから送られて
くるアドレスデータＡＤＲｘの値に応じて、そのスイッ
チ手段ＣＴ0 ，ＣＴ1 ……ＣＴm-1 ，ＣＴm のうちの１
つだけを順次オンにして、ラインバッファ２４から補正
目標値Ｅi1，Ｅi2……Ｅim，Ｅim+1を順次読み出すもの
である。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００５１

【補正方法】変更

【補正内容】

【００５１】垂直タイミング生成回路２０ｙにおいて
は、水平同期信号ＳＰHDを基準クロックＣＬＫ′として
入力するとともに垂直同期信号ＳＰVDをスタートパルス
ＳＰ′として入力し、アドレスデータＡＤＲｙを出力す
る。スタートパルスＳＰ′は垂直ブランキング期間内に
発生される。タイミングレジスタ群１１ｙに設定されて
いる各タイミング設定値ｕ0 ，ｕ1 ，ｕ2 ……ｕn-1 ，
ｕn をカウントアップするごとに、このアドレスデータ
ＡＤＲｙがインクリメントされるが、そのように順次イ
ンクリメントされるアドレスデータＡＤＲｙは、図４の
補正点マトリックス配置において、それぞれ、Ｔｙ0 ，
Ｔｙ1 ，Ｔｙ2 ……Ｔｙn-1 ，Ｔｙn に対応したものと
なる。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C060 BC01 BE02 BE07 CA03 CE01 CG10 CH02 CH07 HB21 HB23 HB25 HB26 JA01 5C068 AA17 BA27 JA01 JA05 JA09 JA11 JA13 KA11 MA05

Claims (5)

【特許請求の範囲】
1. 【請求項１】 タイミング設定値を記憶するレジスタ群
   と、比較基準用カウンタと、前記比較基準用カウンタの
   カウント値と前記レジスタ群との一致を判断するコンパ
   レータと、前記コンパレータからの一致パルス数をカウ
   ントしてその値をタイミング情報として出力するパルス
   カウンタと、前記パルスカウンタのカウント値を前記レ
   ジスタ群の選択情報として用いるセレクタとを備えてい
   ることを特徴とするタイミング生成回路。
2. 【請求項２】 前記レジスタ群におけるタイミング設定
   値を任意に可変可能に構成してあることを特徴とする請
   求項１に記載のタイミング生成回路。
3. 【請求項３】 水平偏向方向および垂直偏向方向の補正
   目標値を格納する補正目標値メモリと、請求項１または
   請求項２記載のタイミング生成回路であって前記補正目
   標値メモリ内の垂直方向の補正目標値が設定されていて
   垂直タイミングで出力させる垂直タイミング生成回路
   と、前記補正目標値メモリからの１ライン分の補正目標
   値を格納して時分割的に出力する水平出力切換回路と、
   請求項１または請求項２記載のタイミング生成回路であ
   って前記補正目標値メモリ内の水平方向の補正目標値が
   設定されていて水平タイミングで前記水平出力切換回路
   の出力切り換えを行う水平タイミング生成回路とを備え
   ていることを特徴とする面補正波形発生回路。
4. 【請求項４】 前記補正目標値メモリにおける補正目標
   値を任意に可変可能に構成してあることを特徴とする請
   求項３に記載の面補正波形発生回路。
5. 【請求項５】 前記補正目標値メモリにおける補正目標
   値の格納アドレスとして水平偏向方向および垂直偏向方
   向でアドレスを可変可能に構成してあることを特徴とす
   る請求項３または請求項４に記載の面補正波形発生回
   路。