JP2000341555A - 映像信号のサンプリングクロックのディレイ量調整システム、ディレイ量調整方法および記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、サンプリングクロックがどのよう
な周波数でもサンプリングクロックの位相調整のステッ
プ数を一定に保つことができる映像信号のサンプリング
クロックのディレイ量調整システム、ディレイ量調整方
法および記録媒体を提供することを課題とする。 【解決手段】 Ａ／Ｄコンバータ１８のサンプリングク
ロック１４ａのディレイ量をＰＬＬ１６の発振周波数に
よって変更でき、サンプリングクロック１４ａの周波数
がどのような場合でも、画面の解像度（表示ドット数）
に依存せず、かつステップ数を大きく変化させないよう
な最適なステップ数の調整範囲内でディレイ量を調整す
るように構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ映像信号
をデジタル信号にするためにＡ／Ｄ（アナログ／デジタ
ル）コンバータでサンプリングをする際に用いるサンプ
リングクロックのディレイ量調整技術に係り、特にサン
プリングクロックがどのような周波数でもサンプリング
クロックの位相調整のステップ数を一定に保つことがで
きる映像信号のサンプリングクロックのディレイ量調整
システム、ディレイ量調整方法および記録媒体に関す
る。

【０００２】

【従来の技術】現行のデジタル映像機器ではアナログ映
像信号をデジタル信号にするためにＡ／Ｄ（アナログ／
デジタル）コンバータでサンプリングをする。この場
合、Ａ／Ｄコンバータに与えられるサンプリングクロッ
クは、映像信号の水平同期信号をＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ）で分周して基準クロックを生
成し、この基準クロックに所定のディレイ量を加えて作
られる。このとき、基準クロックに加えられるディレイ
量が適切な値に設定されていないとＡ／Ｄコンバータで
サンプリングされた映像データにノイズが加わってしま
うので、これを回避する意味で適当なディレイ量を求め
なければならない。

【０００３】従来は、適当なディレイ量を求めるため
に、１ステップ当たり１ｎｓ（ナノ（ナノは１０億分の
１）秒）のディレイとし６４ステップでディレイ量を調
整するなど、ＰＬＬの発振周波数によらず固定されたデ
ィレイ量を設定回数分繰り返すことで行われていた（第
１従来技術）。

【０００４】また、他の従来技術としては、例えば、特
開平１０−１６１６１４号公報（第２従来技術）に記載
のものがある。すなわち、第２従来技術は、簡単な構成
でサンプリングクロックの位相調整に好適な信号遅延技
術を提供することを目的とするものであって、コンピュ
ータから出力されるアナログ画像信号を表示デバイスを
用いて表示する画像表示装置であって、サンプリングク
ロックに基づいて、アナログ画像信号をデジタル画像信
号に変換するＡ／Ｄ変換回路と、コンピュータから出力
される水平同期信号に同期したドットクロックを生成す
るＰＬＬ回路と、ドットクロックを遅延させてサンプリ
ングクロックを生成するとともに、遅延量を調整するこ
とによってサンプリングクロックとアナログ画像信号と
の位相関係を調整するサンプリングクロック調整回路
と、Ａ／Ｄ変換回路で生成されたデジタル画像信号に応
じて画像を表示デバイスを用いて表示するための画像再
現回路とを備え、サンプリングクロック調整回路は、遅
延回路と、遅延回路の遅延量を制御する遅延量調整回路
とを備え、遅延回路は、並列に接続された互いに異なる
遅延量の複数の遅延経路と、複数の遅延経路の中の１つ
を選択するための選択回路とをそれぞれ有し、カスケー
ド接続されたＮ段（Ｎは２以上の整数）の遅延ブロック
と、遅延量調整回路から与えられる信号に従って、Ｎ段
の遅延ブロックの各選択回路に与えるためのＮ個の選択
信号を生成する選択信号生成回路とを備え、各遅延ブロ
ックにおける複数の遅延経路は、遅延量がほぼ０の遅延
経路と、所定の遅延単位の１倍からＭ倍（Ｍは遅延ブロ
ック毎に異なる値に設定可能な１以上の整数）の遅延量
とを有する（Ｍ＋１）個の遅延経路を含み、Ｎ段の遅延
ブロックのそれぞれの所定の遅延単位は互いに異なる値
を有しており、Ｎ段の遅延ブロックの中で、ｉ番目（ｉ
は１から（Ｎ−１）の整数）の大きさの遅延単位を有す
るｉ番目の遅延ブロックにおける所定の遅延単位は、
（ｉ＋１）番目以降の大きさの遅延単位を有する（ｉ＋
１）番目以降の遅延ブロックを通じた遅延量の合計値が
最も大きくなるように各選択回路における選択が行われ
た時の遅延量の合計値よりも大きな値に設定され、Ｎ段
の遅延ブロックの中で、ｉ番目（ｉは１から（Ｎ−１）
の整数）の大きさの遅延単位を有するｉ番目の遅延ブロ
ックにおける所定の遅延単位は、（ｉ＋１）番目の大き
さの遅延単位を有する（ｉ＋１）番目の遅延ブロックに
おける遅延経路の数に、（ｉ＋１）番目の遅延ブロック
における所定の遅延単位の値を乗じた値に等しく設定さ
れる画像表示装置である。

【０００５】

【発明が解決しようとする課題】しかしながら、第１従
来技術では、１クロックの時間が長いＶＧＡ規格などで
は１クロック間に数１０ステップもの調整幅があるが、
１クロックの時間が短いＵＸＧＡ規格などでは１クロッ
ク間に数ステップの調整幅しかないという問題点があっ
た。

【０００６】一方、第２従来技術には以下に掲げる問題
点があった。まず第１の問題点は、ステップ数を大きく
変化させないような最適なステップ数の調整範囲内でデ
ィレイ量を調整することが難しいことである。その理由
は、第２従来技術は、それぞれ互いに整数倍の遅延量を
有するディレイ回路をさらに多段構成したサンプリング
クロックのディレイ回路であるからである。そして第２
の問題点は、実回路の規模が小さくできないことであ
る。その理由は、第２従来技術は、回路図上でディレイ
ラインをコンパクトに表現する方法を挙げたものであっ
て、大きなディレイを有するディレイ回路は相応の規模
を持っているからである。

【０００７】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、サンプリングクロ
ックがどのような周波数でもサンプリングクロックの位
相調整のステップ数を一定に保つことができる映像信号
のサンプリングクロックのディレイ量調整システム、デ
ィレイ量調整方法および記録媒体を提供する点にある。

【０００８】

【課題を解決するための手段】請求項１に記載の発明の
要旨は、サンプリングクロックがどのような周波数でも
サンプリングクロックの位相調整のステップ数を一定に
保つことができる映像信号のサンプリングクロックのデ
ィレイ量調整システムであって、入力される映像信号の
ドットクロックに応じて１ステップのディレイ量を変更
できる手段と、一定の総ステップ数で位相調整を実行す
る手段を有することを特徴とする映像信号のサンプリン
グクロックのディレイ量調整システムに存する。また請
求項２に記載の発明の要旨は、１ドットの時間と所定の
ステップ数との積を、総ステップ数と遅延素子の遅延時
間との積で割る演算の結果得られた数値を切り上げて、
指定されたステップ数に応じたディレイ量を決定する手
段を有することを特徴とする請求項１に記載の映像信号
のサンプリングクロックのディレイ量調整システムに存
する。また請求項３に記載の発明の要旨は、映像信号の
水平同期信号を分周して基準クロックを生成・出力する
ＰＬＬと、所定のディレイ量を指定するディレイ量指定
信号を生成・出力するディレイ量決定手段と、前記ディ
レイ量決定手段からの前記ディレイ量指定信号を基に前
記ＰＬＬからの前記基準クロックに所定のディレイ量を
加えてサンプリングクロックを生成・出力するディレイ
量調整手段と、前記サンプリングクロックを基に映像信
号をデジタル信号にするＡ／Ｄコンバータを有すること
を特徴とする請求項１または２に記載の映像信号のサン
プリングクロックのディレイ量調整システムに存する。
また請求項４に記載の発明の要旨は、前記ディレイ量調
整手段は、複数の遅延素子と、前記ディレイ量決定手段
からの前記ディレイ量指定信号を基に前記複数の遅延素
子を選択的に組み合わせて所定のディレイ量を生成して
前記ＰＬＬからの前記基準クロックに当該所定のディレ
イ量を加えた前記サンプリングクロックを生成・出力す
るディレイセレクタを有することを特徴とする請求項３
に記載の映像信号のサンプリングクロックのディレイ量
調整システムに存する。また請求項５に記載の発明の要
旨は、前記ディレイ量調整手段は、総ステップ数を定義
する手段と、前記遅延素子の遅延時間を定義するととも
に、０乃至前記総ステップ数の間のステップ数で位相調
整ステップ数を定義する手段と、水平同期周波数と分周
比から１ドットのサンプリング時間を算出して当該算出
したサンプリング時間を当該１ドットの時間に代入する
手段を有することを特徴とする請求項４に記載の映像信
号のサンプリングクロックのディレイ量調整システムに
存する。また請求項６に記載の発明の要旨は、前記ディ
レイ量調整手段は、所定の演算式を計算して得られた数
値を前記ディレイ量指定信号として前記ディレイセレク
タに出力する手段を有することを特徴とする請求項４ま
たは５に記載の映像信号のサンプリングクロックのディ
レイ量調整システムに存する。また請求項７に記載の発
明の要旨は、前記ディレイ量調整手段は、所定の演算式
として、（１ドットの時間＊位相調整ステップ数）／
（総ステップ数＊遅延素子の遅延時間）で記述される演
算式を計算して得られた数値を前記ディレイ量指定信号
として前記ディレイセレクタに出力する手段を有するこ
とを特徴とする請求項４または５に記載の映像信号のサ
ンプリングクロックのディレイ量調整システムに存す
る。また請求項８に記載の発明の要旨は、サンプリング
クロックがどのような周波数でもサンプリングクロック
の位相調整のステップ数を一定に保つことができる映像
信号のサンプリングクロックのディレイ量調整方法であ
って、入力される映像信号のドットクロックに応じて１
ステップのディレイ量を変更できる工程と、一定の総ス
テップ数で位相調整を実行する工程を有することを特徴
とする映像信号のサンプリングクロックのディレイ量調
整方法に存する。また請求項９に記載の発明の要旨は、
１ドットの時間と所定のステップ数との積を、総ステッ
プ数と遅延素子の遅延時間との積で割る演算の結果得ら
れた数値を切り上げて、指定されたステップ数に応じた
ディレイ量を決定する工程を有することを特徴とする請
求項８に記載の映像信号のサンプリングクロックのディ
レイ量調整方法に存する。また請求項１０に記載の発明
の要旨は、映像信号の水平同期信号を分周して基準クロ
ックを生成・出力する基準クロック生成工程と、所定の
ディレイ量を指定するディレイ量指定信号を生成・出力
するディレイ量決定工程と、前記ディレイ量決定工程か
らの前記ディレイ量指定信号を基に前記基準クロック生
成工程からの前記基準クロックに所定のディレイ量を加
えてサンプリングクロックを生成・出力するディレイ量
調整工程と、前記サンプリングクロックを基に映像信号
をデジタル信号にするＡ／Ｄ変換工程を有することを特
徴とする請求項８または９に記載の映像信号のサンプリ
ングクロックのディレイ量調整方法に存する。また請求
項１１に記載の発明の要旨は、前記ディレイ量調整工程
は、前記ディレイ量決定工程からの前記ディレイ量指定
信号を基に複数の遅延素子を選択的に組み合わせて所定
のディレイ量を生成して前記基準クロック生成工程から
の前記基準クロックに当該所定のディレイ量を加えた前
記サンプリングクロックを生成・出力するディレイセレ
クト工程を含むことを特徴とする請求項１０に記載の映
像信号のサンプリングクロックのディレイ量調整方法に
存する。また請求項１２に記載の発明の要旨は、前記デ
ィレイ量調整工程は、総ステップ数を定義する工程と、
前記遅延素子の遅延時間を定義するとともに、０乃至前
記総ステップ数の間のステップ数で位相調整ステップ数
を定義する工程と、水平同期周波数と分周比から１ドッ
トのサンプリング時間を算出して当該算出したサンプリ
ング時間を当該１ドットの時間に代入する工程を含むこ
とを特徴とする請求項１１に記載の映像信号のサンプリ
ングクロックのディレイ量調整方法に存する。また請求
項１３に記載の発明の要旨は、前記ディレイ量調整工程
は、所定の演算式を計算して得られた数値を前記ディレ
イ量指定信号として前記ディレイセレクト工程に出力す
る工程を含むことを特徴とする請求項１１または１２に
記載の映像信号のサンプリングクロックのディレイ量調
整方法に存する。また請求項１４に記載の発明の要旨
は、前記ディレイ量調整工程は、所定の演算式として、
（１ドットの時間＊位相調整ステップ数）／（総ステッ
プ数＊遅延素子の遅延時間）で記述される演算式を計算
して得られた数値を前記ディレイ量指定信号として前記
ディレイセレクト工程に出力する工程を含むことを特徴
とする請求項１１または１２に記載の映像信号のサンプ
リングクロックのディレイ量調整方法に存する。また請
求項１５に記載の発明の要旨は、サンプリングクロック
がどのような周波数でもサンプリングクロックの位相調
整のステップ数を一定に保つことができる映像信号のサ
ンプリングクロックのディレイ量調整プログラムを記録
した記録媒体であって、入力される映像信号のドットク
ロックに応じて１ステップのディレイ量を変更できるプ
ログラムコードと、一定の総ステップ数で位相調整を実
行するプログラムコードを有することを特徴とする映像
信号のサンプリングクロックのディレイ量調整プログラ
ムを記録した記録媒体に存する。また請求項１６に記載
の発明の要旨は、１ドットの時間と所定のステップ数と
の積を、総ステップ数と遅延素子の遅延時間との積で割
る演算の結果得られた数値を切り上げて、指定されたス
テップ数に応じたディレイ量を決定するプログラムコー
ドを有することを特徴とする請求項１５に記載の映像信
号のサンプリングクロックのディレイ量調整プログラム
を記録した記録媒体に存する。また請求項１７に記載の
発明の要旨は、映像信号の水平同期信号を分周して基準
クロックを生成・出力する基準クロック生成プログラム
コードと、所定のディレイ量を指定するディレイ量指定
信号を生成・出力するディレイ量決定プログラムコード
と、前記ディレイ量決定プログラムコードからの前記デ
ィレイ量指定信号を基に前記基準クロック生成プログラ
ムコードからの前記基準クロックに所定のディレイ量を
加えてサンプリングクロックを生成・出力するディレイ
量調整プログラムコードと、前記サンプリングクロック
を基に映像信号をデジタル信号にするＡ／Ｄ変換プログ
ラムコードを有することを特徴とする請求項１５または
１６に記載の映像信号のサンプリングクロックのディレ
イ量調整プログラムを記録した記録媒体に存する。また
請求項１８に記載の発明の要旨は、前記ディレイ量調整
プログラムコードは、前記ディレイ量決定プログラムコ
ードからの前記ディレイ量指定信号を基に複数の遅延素
子を選択的に組み合わせて所定のディレイ量を生成して
前記基準クロック生成プログラムコードからの前記基準
クロックに当該所定のディレイ量を加えた前記サンプリ
ングクロックを生成・出力するディレイセレクトプログ
ラムコードを含むことを特徴とする請求項１７に記載の
映像信号のサンプリングクロックのディレイ量調整プロ
グラムを記録した記録媒体に存する。また請求項１９に
記載の発明の要旨は、前記ディレイ量調整プログラムコ
ードは、総ステップ数を定義するプログラムコードと、
前記遅延素子の遅延時間を定義するとともに、０乃至前
記総ステップ数の間のステップ数で位相調整ステップ数
を定義するプログラムコードと、水平同期周波数と分周
比から１ドットのサンプリング時間を算出して当該算出
したサンプリング時間を当該１ドットの時間に代入する
プログラムコードを含むことを特徴とする請求項１８に
記載の映像信号のサンプリングクロックのディレイ量調
整プログラムを記録した記録媒体に存する。また請求項
２０に記載の発明の要旨は、前記ディレイ量調整プログ
ラムコードは、所定の演算式を計算して得られた数値を
前記ディレイ量指定信号として前記ディレイセレクトプ
ログラムコードに出力するプログラムコードを含むこと
を特徴とする請求項１８または１９に記載の映像信号の
サンプリングクロックのディレイ量調整プログラムを記
録した記録媒体に存する。また請求項２１に記載の発明
の要旨は、前記ディレイ量調整プログラムコードは、所
定の演算式として、（１ドットの時間＊位相調整ステッ
プ数）／（総ステップ数＊遅延素子の遅延時間）で記述
される演算式を計算して得られた数値を前記ディレイ量
指定信号として前記ディレイセレクトプログラムコード
に出力するプログラムコードを含むことを特徴とする請
求項１８または１９に記載の映像信号のサンプリングク
ロックのディレイ量調整プログラムを記録した記録媒体
に存する。

【０００９】

【発明の実施の形態】図１は本発明の一実施の形態にか
かる映像信号のサンプリングクロック１４ａのディレイ
量調整システム１００を説明するためのシステム構成図
である。図１において、１２はディレイ量決定手段、１
２ａはディレイ量指定信号、１４はディレイ量調整手
段、１４２は遅延素子、１４６はディレイセレクタ、１
４ａはサンプリングクロック、１６はＰＬＬ、１６ａは
基準クロック、１８はＡ／Ｄコンバータ、１００はディ
レイ量調整システムを示している。図１を参照すると、
本実施の形態の映像信号のサンプリングクロック１４ａ
のディレイ量調整システム１００は、映像信号（アナロ
グ映像信号）の水平同期信号を分周して基準クロック１
６ａを生成・出力するＰＬＬ１６（Ｐｈａｓｅ Ｌｏｃ
ｋｅｄ Ｌｏｏｐ）と、所定のディレイ量を指定する信
号（ディレイ量指定信号１２ａ）を生成・出力するディ
レイ量決定手段１２と、ディレイ量決定手段１２からの
ディレイ量指定信号１２ａを基にＰＬＬ１６からの基準
クロック１６ａに所定のディレイ量を加えてサンプリン
グクロック１４ａを生成・出力するディレイ量調整手段
１４と、サンプリングクロック１４ａを基に映像信号
（アナログ映像信号）をデジタル信号にするＡ／Ｄ（ア
ナログ／デジタル）コンバータ１８を備えている。ディ
レイ量調整手段１４は、複数の遅延素子１４２，…，１
４２と、ディレイ量決定手段１２からのディレイ量指定
信号１２ａを基に複数の遅延素子１４２，…，１４２を
選択的に組み合わせて所定のディレイ量を生成してＰＬ
Ｌ１６からの基準クロック１６ａに当該所定のディレイ
量を加えたサンプリングクロック１４ａを生成・出力す
るディレイセレクタ１４６を備えている。

【００１０】ディレイ量調整手段１４は、総ステップ数
ＳＴＥＰを定義する手段と、遅延素子１４２に１つ分の
遅延量ｄｅｌａｙ（＝遅延素子１４２の遅延時間）を定
義するとともに、０〜総ステップ数ＳＴＥＰの間のステ
ップ数（自然数）でユーザーが位相調整ステップ数ｓｔ
ｅｐを定義する手段と、水平同期周波数と分周比から１
表示画素（１ドット）のサンプリング時間を算出して当
該算出したサンプリング時間を１ドットの時間ｄｏｔ＿
ｔｉｍｅに代入する手段と、以下の演算式１を計算して
得られた数値をディレイ量指定信号１２ａとしてディレ
イセレクタ１４６に出力する手段を備えている。

【００１１】 （ｄｏｔ＿ｔｉｍｅ＊ｓｔｅｐ）／（ＳＴＥＰ＊ｄｅｌａｙ） …（演算式１ ） ここで、ｄｏｔ＿ｔｉｍｅは１ドットの時間、ｄｅｌａ
ｙは遅延素子１４２の遅延時間、ＳＴＥＰは総ステップ
数、ｓｔｅｐは位相調整ステップ数であって０〜ＳＴＥ
Ｐの数値を意味する。

【００１２】次に本実施の形態の映像信号のサンプリン
グクロック１４ａのディレイ量調整システム１００の動
作（映像信号のサンプリングクロック１４ａのディレイ
量調整方法）について説明する。図２は本発明の一実施
の形態にかかる映像信号のサンプリングクロック１４ａ
のディレイ量調整方法を説明するためのディレイ量調整
特性図、図３は従来技術の映像信号のサンプリングクロ
ック１４ａのディレイ量調整方法を説明するためのディ
レイ量調整特性図である。まず最初に、従来の映像信号
のサンプリングクロック１４ａのディレイ量調整方法に
ついて説明する。１ステップ当たり１ｎｓのディレイを
得られるとして、入力信号のドットクロックが２５ＭＨ
ｚの場合、１ドットの時間は４０ｎｓとなるため、必要
な位相調整ステップ数は４０ステップ分となる。しか
し、入力信号が１２５ＭＨｚの場合、１ドットの時間は
８ｎｓとなるため、必要な位相調整ステップ数は８ステ
ップ分となる。８ステップの場合は問題がないが、４０
ステップの場合はユーザーが調整時に不便である。

【００１３】これに対し、本実施の形態の映像信号のサ
ンプリングクロック１４ａのディレイ量調整方法では、
ディレイ量調整手段１４を用いて１ステップによるディ
レイ量を３段階に変更でき、最大ステップ数を１０ステ
ップとした。すなわち、一つは１ステップ当たり１ｎｓ
で１００ＭＨｚ以上のドットクロックに対応する。一つ
は１ステップ当たり２ｎｓで１００ＭＨｚから５０ＭＨ
ｚのドットクロックに対応する。一つは１ステップ当た
り４ｎｓで５０ＭＨｚ以下のドットロックに対応する。
入力信号のドットクロックが２５ＭＨｚの場合はディレ
イ量調整手段１４で１ステップ当たり４ｎｓが選択され
るため、１０ステップで位相の調整が可能となる。入力
信号のドットクロックが１２５ＭＨｚの場合は８ｎｓ以
上の調整幅があれば位相調整が可能であり、ディレイ量
調整手段１４で１ステップ当たり１ｎｓが選択されるた
め、１０ステップで位相の調整が可能となる。このよう
に様々なドットクロックを有する入力信号に対して１０
ステップで位相の調整がディレイ量調整手段１４におい
て可能となる結果、ユーザーは容易に位相調整ができ
る。上記では、ディレイ量調整手段１４を用いて１ステ
ップによるディレイ量を３段階に変更できるようにした
が、これに特に限定されることなく、演算によりさらに
多段階に分けることもできる。例えば、上記演算式１で
得られた数値を切り上げることでｄｏｔ＿ｔｉｍｅとｓ
ｔｅｐの値からディレイ素子何回分の遅延量が必要かが
算出できる。

【００１４】最後に、本実施の形態と前述の従来技術と
を対比してその技術的差違および効果について説明す
る。まず、本実施の形態は、Ａ／Ｄコンバータ１８のサ
ンプリングクロック１４ａのディレイ量を、ＰＬＬ１６
の発振周波数によって変更でき、サンプリングクロック
１４ａの周波数がどのような場合でも、画面の解像度
（表示ドット数）に依存せず、かつステップ数を大きく
変化させないような最適なステップ数の調整範囲内でデ
ィレイ量を調整できる点に特徴がある。

【００１５】これに対し特開平１０−１６１６１４号公
報に記載の第２従来技術は、それぞれ互いに整数倍の遅
延量を有するディレイ回路をさらに多段構成したサンプ
リングクロックのディレイ回路を開示するに過ぎない。
さらにディレイ量をＰＬＬ１６の発振周波数によって変
更できるという本実施の形態の特徴的構成は開示してい
ない。従って特開平１０−１６１６１４号公報に記載の
第２従来技術は、ステップ数を大きく変化させないよう
な最適なステップ数の調整範囲内でディレイ量を調整で
きる効果を到底得ることはできず、本実施の形態とは明
らかに異なる別の発明である。

【００１６】また、特開平１０−１６１６１４号公報に
記載の第２従来技術は、回路図上でディレイラインをコ
ンパクトに表現する方法を挙げたものであって、大きな
ディレイを有するディレイ回路は相応の規模を持ってい
るので実回路の規模は小さくならず、回路図が見やすく
なるという利点しかない。

【００１７】これに対し本実施の形態は、サンプリング
クロック１４ａがどのような周波数でも当該サンプリン
グクロック１４ａの位相調整のステップ数を一定に保つ
ことを目的としており、例えば、１クロックが８ｎｓの
場合は１ｎｓ＊８ステップ、２４ｎｓの場合も３ｎｓ＊
８ステップのように設定できる。よって、特開平１０−
１６１６１４号公報に記載の第２従来技術とは根本的に
異なるものである。

【００１８】なお、本発明が上記実施の形態に限定され
ず、本発明の技術思想の範囲内において、各実施形態は
適宜変更され得ることは明らかである。また上記構成部
材の数、位置、形状等は上記実施の形態に限定されず、
本発明を実施する上で好適な数、位置、形状等にするこ
とができる。また、各図において、同一構成要素には同
一符号を付している。

【００１９】

【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。まず第１の効果は、Ａ
／Ｄコンバータのサンプリングクロックのディレイ量
を、ＰＬＬの発振周波数によって変更でき、サンプリン
グクロック周波数がどのような場合でも、画面の解像度
（表示ドット数）に依存せず、かつステップ数を大きく
変化させないような最適なステップ数の調整範囲内でデ
ィレイ量を調整できることである。また第２の効果は、
ＰＬＬの発振周波数によってディレイ量を変更できるこ
とである。そして第３の効果は、サンプリングクロック
がどのような周波数でも当該サンプリングクロックの位
相調整のステップ数を一定に保てることである。

【図面の簡単な説明】

【図１】本発明の一実施の形態にかかる映像信号のサン
プリングクロックのディレイ量調整システムを説明する
ためのシステム構成図である。

【図２】本発明の一実施の形態にかかる映像信号のサン
プリングクロックのディレイ量調整方法を説明するため
のディレイ量調整特性図である。

【図３】従来技術の映像信号のサンプリングクロックの
ディレイ量調整方法を説明するためのディレイ量調整特
性図である。

【符号の説明】

１２…ディレイ量決定手段 １２ａ…ディレイ量指定信号 １４…ディレイ量調整手段 １４２…遅延素子 １４６…ディレイセレクタ １４ａ…サンプリングクロック １６…ＰＬＬ １６ａ…基準クロック １８…Ａ／Ｄコンバータ １００…ディレイ量調整システム ｄｅｌａｙ…遅延素子の遅延時間 ｄｏｔ＿ｔｉｍｅ…１ドットの時間 ｓｔｅｐ…位相調整ステップ数 ＳＴＥＰ…総ステップ数

Claims (21)

【特許請求の範囲】
1. 【請求項１】 サンプリングクロックがどのような周波
   数でもサンプリングクロックの位相調整のステップ数を
   一定に保つことができる映像信号のサンプリングクロッ
   クのディレイ量調整システムであって、 入力される映像信号のドットクロックに応じて１ステッ
   プのディレイ量を変更できる手段と、一定の総ステップ
   数で位相調整を実行する手段を有することを特徴とする
   映像信号のサンプリングクロックのディレイ量調整シス
   テム。
2. 【請求項２】 １ドットの時間と所定のステップ数との
   積を、総ステップ数と遅延素子の遅延時間との積で割る
   演算の結果得られた数値を切り上げて、指定されたステ
   ップ数に応じたディレイ量を決定する手段を有すること
   を特徴とする請求項１に記載の映像信号のサンプリング
   クロックのディレイ量調整システム。
3. 【請求項３】 映像信号の水平同期信号を分周して基準
   クロックを生成・出力するＰＬＬと、 所定のディレイ量を指定するディレイ量指定信号を生成
   ・出力するディレイ量決定手段と、 前記ディレイ量決定手段からの前記ディレイ量指定信号
   を基に前記ＰＬＬからの前記基準クロックに所定のディ
   レイ量を加えてサンプリングクロックを生成・出力する
   ディレイ量調整手段と、 前記サンプリングクロックを基に映像信号をデジタル信
   号にするＡ／Ｄコンバータを有することを特徴とする請
   求項１または２に記載の映像信号のサンプリングクロッ
   クのディレイ量調整システム。
4. 【請求項４】 前記ディレイ量調整手段は、 複数の遅延素子と、 前記ディレイ量決定手段からの前記ディレイ量指定信号
   を基に前記複数の遅延素子を選択的に組み合わせて所定
   のディレイ量を生成して前記ＰＬＬからの前記基準クロ
   ックに当該所定のディレイ量を加えた前記サンプリング
   クロックを生成・出力するディレイセレクタを有するこ
   とを特徴とする請求項３に記載の映像信号のサンプリン
   グクロックのディレイ量調整システム。
5. 【請求項５】 前記ディレイ量調整手段は、総ステップ
   数を定義する手段と、前記遅延素子の遅延時間を定義す
   るとともに、０乃至前記総ステップ数の間のステップ数
   で位相調整ステップ数を定義する手段と、水平同期周波
   数と分周比から１ドットのサンプリング時間を算出して
   当該算出したサンプリング時間を当該１ドットの時間に
   代入する手段を有することを特徴とする請求項４に記載
   の映像信号のサンプリングクロックのディレイ量調整シ
   ステム。
6. 【請求項６】 前記ディレイ量調整手段は、所定の演算
   式を計算して得られた数値を前記ディレイ量指定信号と
   して前記ディレイセレクタに出力する手段を有すること
   を特徴とする請求項４または５に記載の映像信号のサン
   プリングクロックのディレイ量調整システム。
7. 【請求項７】 前記ディレイ量調整手段は、所定の演算
   式として、（１ドットの時間＊位相調整ステップ数）／
   （総ステップ数＊遅延素子の遅延時間）で記述される演
   算式を計算して得られた数値を前記ディレイ量指定信号
   として前記ディレイセレクタに出力する手段を有するこ
   とを特徴とする請求項４または５に記載の映像信号のサ
   ンプリングクロックのディレイ量調整システム。
8. 【請求項８】 サンプリングクロックがどのような周波
   数でもサンプリングクロックの位相調整のステップ数を
   一定に保つことができる映像信号のサンプリングクロッ
   クのディレイ量調整方法であって、 入力される映像信号のドットクロックに応じて１ステッ
   プのディレイ量を変更できる工程と、一定の総ステップ
   数で位相調整を実行する工程を有することを特徴とする
   映像信号のサンプリングクロックのディレイ量調整方
   法。
9. 【請求項９】 １ドットの時間と所定のステップ数との
   積を、総ステップ数と遅延素子の遅延時間との積で割る
   演算の結果得られた数値を切り上げて、指定されたステ
   ップ数に応じたディレイ量を決定する工程を有すること
   を特徴とする請求項８に記載の映像信号のサンプリング
   クロックのディレイ量調整方法。
10. 【請求項１０】 映像信号の水平同期信号を分周して基
    準クロックを生成・出力する基準クロック生成工程と、 所定のディレイ量を指定するディレイ量指定信号を生成
    ・出力するディレイ量決定工程と、 前記ディレイ量決定工程からの前記ディレイ量指定信号
    を基に前記基準クロック生成工程からの前記基準クロッ
    クに所定のディレイ量を加えてサンプリングクロックを
    生成・出力するディレイ量調整工程と、 前記サンプリングクロックを基に映像信号をデジタル信
    号にするＡ／Ｄ変換工程を有することを特徴とする請求
    項８または９に記載の映像信号のサンプリングクロック
    のディレイ量調整方法。
11. 【請求項１１】 前記ディレイ量調整工程は、 前記ディレイ量決定工程からの前記ディレイ量指定信号
    を基に複数の遅延素子を選択的に組み合わせて所定のデ
    ィレイ量を生成して前記基準クロック生成工程からの前
    記基準クロックに当該所定のディレイ量を加えた前記サ
    ンプリングクロックを生成・出力するディレイセレクト
    工程を含むことを特徴とする請求項１０に記載の映像信
    号のサンプリングクロックのディレイ量調整方法。
12. 【請求項１２】 前記ディレイ量調整工程は、総ステッ
    プ数を定義する工程と、前記遅延素子の遅延時間を定義
    するとともに、０乃至前記総ステップ数の間のステップ
    数で位相調整ステップ数を定義する工程と、水平同期周
    波数と分周比から１ドットのサンプリング時間を算出し
    て当該算出したサンプリング時間を当該１ドットの時間
    に代入する工程を含むことを特徴とする請求項１１に記
    載の映像信号のサンプリングクロックのディレイ量調整
    方法。
13. 【請求項１３】 前記ディレイ量調整工程は、所定の演
    算式を計算して得られた数値を前記ディレイ量指定信号
    として前記ディレイセレクト工程に出力する工程を含む
    ことを特徴とする請求項１１または１２に記載の映像信
    号のサンプリングクロックのディレイ量調整方法。
14. 【請求項１４】 前記ディレイ量調整工程は、所定の演
    算式として、（１ドットの時間＊位相調整ステップ数）
    ／（総ステップ数＊遅延素子の遅延時間）で記述される
    演算式を計算して得られた数値を前記ディレイ量指定信
    号として前記ディレイセレクト工程に出力する工程を含
    むことを特徴とする請求項１１または１２に記載の映像
    信号のサンプリングクロックのディレイ量調整方法。
15. 【請求項１５】 サンプリングクロックがどのような周
    波数でもサンプリングクロックの位相調整のステップ数
    を一定に保つことができる映像信号のサンプリングクロ
    ックのディレイ量調整プログラムを記録した記録媒体で
    あって、 入力される映像信号のドットクロックに応じて１ステッ
    プのディレイ量を変更できるプログラムコードと、一定
    の総ステップ数で位相調整を実行するプログラムコード
    を有することを特徴とする映像信号のサンプリングクロ
    ックのディレイ量調整プログラムを記録した記録媒体。
16. 【請求項１６】 １ドットの時間と所定のステップ数と
    の積を、総ステップ数と遅延素子の遅延時間との積で割
    る演算の結果得られた数値を切り上げて、指定されたス
    テップ数に応じたディレイ量を決定するプログラムコー
    ドを有することを特徴とする請求項１５に記載の映像信
    号のサンプリングクロックのディレイ量調整プログラム
    を記録した記録媒体。
17. 【請求項１７】 映像信号の水平同期信号を分周して基
    準クロックを生成・出力する基準クロック生成プログラ
    ムコードと、 所定のディレイ量を指定するディレイ量指定信号を生成
    ・出力するディレイ量決定プログラムコードと、 前記ディレイ量決定プログラムコードからの前記ディレ
    イ量指定信号を基に前記基準クロック生成プログラムコ
    ードからの前記基準クロックに所定のディレイ量を加え
    てサンプリングクロックを生成・出力するディレイ量調
    整プログラムコードと、 前記サンプリングクロックを基に映像信号をデジタル信
    号にするＡ／Ｄ変換プログラムコードを有することを特
    徴とする請求項１５または１６に記載の映像信号のサン
    プリングクロックのディレイ量調整プログラムを記録し
    た記録媒体。
18. 【請求項１８】 前記ディレイ量調整プログラムコード
    は、 前記ディレイ量決定プログラムコードからの前記ディレ
    イ量指定信号を基に複数の遅延素子を選択的に組み合わ
    せて所定のディレイ量を生成して前記基準クロック生成
    プログラムコードからの前記基準クロックに当該所定の
    ディレイ量を加えた前記サンプリングクロックを生成・
    出力するディレイセレクトプログラムコードを含むこと
    を特徴とする請求項１７に記載の映像信号のサンプリン
    グクロックのディレイ量調整プログラムを記録した記録
    媒体。
19. 【請求項１９】 前記ディレイ量調整プログラムコード
    は、総ステップ数を定義するプログラムコードと、前記
    遅延素子の遅延時間を定義するとともに、０乃至前記総
    ステップ数の間のステップ数で位相調整ステップ数を定
    義するプログラムコードと、水平同期周波数と分周比か
    ら１ドットのサンプリング時間を算出して当該算出した
    サンプリング時間を当該１ドットの時間に代入するプロ
    グラムコードを含むことを特徴とする請求項１８に記載
    の映像信号のサンプリングクロックのディレイ量調整プ
    ログラムを記録した記録媒体。
20. 【請求項２０】 前記ディレイ量調整プログラムコード
    は、所定の演算式を計算して得られた数値を前記ディレ
    イ量指定信号として前記ディレイセレクトプログラムコ
    ードに出力するプログラムコードを含むことを特徴とす
    る請求項１８または１９に記載の映像信号のサンプリン
    グクロックのディレイ量調整プログラムを記録した記録
    媒体。
21. 【請求項２１】 前記ディレイ量調整プログラムコード
    は、所定の演算式として、（１ドットの時間＊位相調整
    ステップ数）／（総ステップ数＊遅延素子の遅延時間）
    で記述される演算式を計算して得られた数値を前記ディ
    レイ量指定信号として前記ディレイセレクトプログラム
    コードに出力するプログラムコードを含むことを特徴と
    する請求項１８または１９に記載の映像信号のサンプリ
    ングクロックのディレイ量調整プログラムを記録した記
    録媒体。