JP2000324077A - バイト整列およびフレーム同期装置 - Google Patents
バイト整列およびフレーム同期装置Info
- Publication number
- JP2000324077A JP2000324077A JP11127352A JP12735299A JP2000324077A JP 2000324077 A JP2000324077 A JP 2000324077A JP 11127352 A JP11127352 A JP 11127352A JP 12735299 A JP12735299 A JP 12735299A JP 2000324077 A JP2000324077 A JP 2000324077A
- Authority
- JP
- Japan
- Prior art keywords
- frame
- signal
- circuit
- byte
- frame synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1611—Synchronous digital hierarchy [SDH] or SONET
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】 迅速にフレーム同期を行うことのできるバイ
ト整列およびフレーム同期回路を実現することを目的と
する。 【解決手段】 本発明は、バイト単位の並列データに対
してフレーム同期を得るためにバイト整列及びフレーム
同期回路に対して次のような回路を設けた。バイト整列
回路の内部でデータ幅拡張回路の出力信号E[1:1
6]からE[1:8],E[2:9],…,E[8:1
5]のバイト信号に分けられている。このバイト信号を
取り出しバイト信号毎にA1A1パターン検出及びA2
A2パターン検出を行ない連続するパターンを見つけた
E[m:m+7]バイトに対応してバイト整列制御回路
の出力信号Bmがハイレベルとなり、バイト整列回路の
出力信号G[1:8]が出力されることを特徴としてい
る(m=1〜8の整数、G[1:8]はE[m:m+
7]のmクロック(CK1)遅れと同じ)。
ト整列およびフレーム同期回路を実現することを目的と
する。 【解決手段】 本発明は、バイト単位の並列データに対
してフレーム同期を得るためにバイト整列及びフレーム
同期回路に対して次のような回路を設けた。バイト整列
回路の内部でデータ幅拡張回路の出力信号E[1:1
6]からE[1:8],E[2:9],…,E[8:1
5]のバイト信号に分けられている。このバイト信号を
取り出しバイト信号毎にA1A1パターン検出及びA2
A2パターン検出を行ない連続するパターンを見つけた
E[m:m+7]バイトに対応してバイト整列制御回路
の出力信号Bmがハイレベルとなり、バイト整列回路の
出力信号G[1:8]が出力されることを特徴としてい
る(m=1〜8の整数、G[1:8]はE[m:m+
7]のmクロック(CK1)遅れと同じ)。
Description
【0001】
【発明の属する技術分野】本発明は、バイト整列および
フレーム同期回路に関し、特に、高速データの取扱いに
好適なバイト整列およびフレーム同期回路に関する。
フレーム同期回路に関し、特に、高速データの取扱いに
好適なバイト整列およびフレーム同期回路に関する。
【0002】
【従来の技術】広帯域超高速情報通信網から情報を伝送
する際、622Mbit/s程度の速度で直列データを
直接処理する回路を構成することが考えられるが、この
ような回路は、製造工程が複雑であり、また、高速デー
タ処理による雑音が多いことから実現することが困難で
ある。このため、一般に、高速の直列受信データを、低
速のバイト単位の並列データへと変換する方式が用いら
れる。このときに、任意の区間設定による直−並列変換
機能では、送信装置から送られたバイト単位のデータに
おける正しいMSB、LSBが把握され得ないので、受
信部にはバイト整列機能が必要となる。
する際、622Mbit/s程度の速度で直列データを
直接処理する回路を構成することが考えられるが、この
ような回路は、製造工程が複雑であり、また、高速デー
タ処理による雑音が多いことから実現することが困難で
ある。このため、一般に、高速の直列受信データを、低
速のバイト単位の並列データへと変換する方式が用いら
れる。このときに、任意の区間設定による直−並列変換
機能では、送信装置から送られたバイト単位のデータに
おける正しいMSB、LSBが把握され得ないので、受
信部にはバイト整列機能が必要となる。
【0003】622Mbit/s伝送装置では、基本的
に125μsの周期を有するフレームを一つの単位とし
て情報を集めて伝送が行なわれる。このとき、送信回路
においてはフレーム同期を挿入し、受信回路においては
フレーム同期を抽出することによって、受信されたデー
タに対してバイト整列が行なわれ、整列されたデータか
らフレーム同期が得られる。
に125μsの周期を有するフレームを一つの単位とし
て情報を集めて伝送が行なわれる。このとき、送信回路
においてはフレーム同期を挿入し、受信回路においては
フレーム同期を抽出することによって、受信されたデー
タに対してバイト整列が行なわれ、整列されたデータか
らフレーム同期が得られる。
【0004】図3は、特開平9−181697号公報に
記載されている622Mbit/sの伝送装置に用いら
れ、バイト整列、フレーム同期検出、およびフレーム同
期エラー検出を行う回路の構成を示すブロック図であ
る。
記載されている622Mbit/sの伝送装置に用いら
れ、バイト整列、フレーム同期検出、およびフレーム同
期エラー検出を行う回路の構成を示すブロック図であ
る。
【0005】622Mbit/s伝送装置においては、
基本的に125μsecの周期を有するフレームの中
で、連続する12個のA1バイトと、次いで連続する1
2個のA2バイトとによって、フレームバイトが構成さ
れる。
基本的に125μsecの周期を有するフレームの中
で、連続する12個のA1バイトと、次いで連続する1
2個のA2バイトとによって、フレームバイトが構成さ
れる。
【0006】図3に示すデータ幅拡張回路210は、ク
ロック(第1クロック)CK1に応答して、8個の並列
ビットD1〜D8を、16個の並列ビット(第1〜第1
6並列データ)E1〜E16へと変換して出力する。
ロック(第1クロック)CK1に応答して、8個の並列
ビットD1〜D8を、16個の並列ビット(第1〜第1
6並列データ)E1〜E16へと変換して出力する。
【0007】バイト整列制御回路310は、これらの1
6個の並列ビットE1〜E16から、バイト整列のため
に必要な制御信号であるバイト整列制御信号B1〜B8
をクロックCK1に同期して生成し、バイト整列回路2
20へと送出する。
6個の並列ビットE1〜E16から、バイト整列のため
に必要な制御信号であるバイト整列制御信号B1〜B8
をクロックCK1に同期して生成し、バイト整列回路2
20へと送出する。
【0008】バイト整列回路220は、バイト整列制御
信号B1〜B8にもとづいて、16個の並列ビットE1
〜E16に対して、バイト整列を実行する。A1A1パ
ターン検出回路319は、バイト整列回路220より出
力される16個のバイト整列された信号G1〜G16か
ら、連続する2個のA1バイトを検出する。また、A2
A2パターン検出回路329は、16個のバイト整列さ
れた信号G1〜G16から、連続する2個のA2バイト
を検出する。
信号B1〜B8にもとづいて、16個の並列ビットE1
〜E16に対して、バイト整列を実行する。A1A1パ
ターン検出回路319は、バイト整列回路220より出
力される16個のバイト整列された信号G1〜G16か
ら、連続する2個のA1バイトを検出する。また、A2
A2パターン検出回路329は、16個のバイト整列さ
れた信号G1〜G16から、連続する2個のA2バイト
を検出する。
【0009】パターン選択回路340は、A1A1パタ
ーン検出回路319の出力、またはA2A2パターン検
出回路329の出力のいずれかを選択し、信号SELO
UTとして出力する。
ーン検出回路319の出力、またはA2A2パターン検
出回路329の出力のいずれかを選択し、信号SELO
UTとして出力する。
【0010】連続パターン検出回路350は、信号SE
LOUTから、連続する6個のA1A1パターンまたは
連続する6個のA2A2パターンが受信されるかどうか
を検出し、A1/A2連続パターン信号12A1/A2
を出力する。
LOUTから、連続する6個のA1A1パターンまたは
連続する6個のA2A2パターンが受信されるかどうか
を検出し、A1/A2連続パターン信号12A1/A2
を出力する。
【0011】フレームパルス発生回路360は、A1/
A2連続パターン信号12A1/A2にもとづいて、連
続する6個のA1A1パターンにおいて連続する6個の
A2A2パターンが受信されるかどうかを検出し、フレ
ームパルス信号FRPを出力する。
A2連続パターン信号12A1/A2にもとづいて、連
続する6個のA1A1パターンにおいて連続する6個の
A2A2パターンが受信されるかどうかを検出し、フレ
ームパルス信号FRPを出力する。
【0012】フレーム同期検出回路370は、フレーム
パルス信号FRPが連続して2度受信されるかどうかを
検出して、フレーム同期信号FRSYNCを生成する。
パルス信号FRPが連続して2度受信されるかどうかを
検出して、フレーム同期信号FRSYNCを生成する。
【0013】フレーム同期喪失検出回路390は、フレ
ーム同期信号FRSYNCが連続して4度受信されない
かどうかを検出して、フレーム同期喪失信号00Fを生
成する。また、フレーム同期エラー検出回路380は、
フレーム同期喪失信号00Fが、3msecの間にわた
って、連続するかどうかを検出して、フレーム同期エラ
ー信号LOFを生成する。さらに、分周回路400は、
クロックCK1を2分周して、パターン選択回路34
0、連続パターン検出回路350、フレームパルス発生
回路360、フレーム同期検出回路370、フレーム同
期エラー検出回路380およびフレーム同期喪失検出回
路380の動作クロックとなるクロック(第2クロッ
ク)CK2を生成する。
ーム同期信号FRSYNCが連続して4度受信されない
かどうかを検出して、フレーム同期喪失信号00Fを生
成する。また、フレーム同期エラー検出回路380は、
フレーム同期喪失信号00Fが、3msecの間にわた
って、連続するかどうかを検出して、フレーム同期エラ
ー信号LOFを生成する。さらに、分周回路400は、
クロックCK1を2分周して、パターン選択回路34
0、連続パターン検出回路350、フレームパルス発生
回路360、フレーム同期検出回路370、フレーム同
期エラー検出回路380およびフレーム同期喪失検出回
路380の動作クロックとなるクロック(第2クロッ
ク)CK2を生成する。
【0014】
【発明が解決しようとする課題】上述した特開平9−1
81697号公報に開示されるバイト整列制御回路31
0は、フレーム同期喪失検出回路390からフレーム同
期喪失信号00Fが発生するか否かを検出し、連続パタ
ーン検出回路350から出力されるA1/A2連続パタ
ーン信号12A1/A2、フレームパルス発生回路36
0から出力されるフレームパルス信号FRP、および、
フレーム同期検出回路370から出力されるフレーム同
期信号FRSYNCが発生するごとに、16個の並列ビ
ットE1〜E16から、バイト整列のために必要な制御
信号であるバイト整列制御信号B1〜B8をクロックC
K1に同期して生成し、内蔵するフリップフロップにそ
の値を維持させるものであり、このように動作する回路
が開示されている。
81697号公報に開示されるバイト整列制御回路31
0は、フレーム同期喪失検出回路390からフレーム同
期喪失信号00Fが発生するか否かを検出し、連続パタ
ーン検出回路350から出力されるA1/A2連続パタ
ーン信号12A1/A2、フレームパルス発生回路36
0から出力されるフレームパルス信号FRP、および、
フレーム同期検出回路370から出力されるフレーム同
期信号FRSYNCが発生するごとに、16個の並列ビ
ットE1〜E16から、バイト整列のために必要な制御
信号であるバイト整列制御信号B1〜B8をクロックC
K1に同期して生成し、内蔵するフリップフロップにそ
の値を維持させるものであり、このように動作する回路
が開示されている。
【0015】ここで、A1/A2連続パターン信号12
A1/A2、フレームパルス信号FRP及びフレーム同
期信号FRSYNCはA1、A2バイトが検出されない
と発生しない。最初に連続して入力されるフレームがA
1、A2バイトが検出されるフレーム(有効フレーム)
である場合には速やかにフレーム同期が得られるが、有
効フレームでないフレームである場合にはフレーム同期
が得られない。このため、特開平9−181697号公
報に開示されるバイト整列制御回路では、A1,A2が
一致するまでに1フレームから8フレームかかる可能性
がある。つまり必要なフレームの前にダミーのフレーム
データを最大7フレーム分受ける可能性があるという問
題があった。
A1/A2、フレームパルス信号FRP及びフレーム同
期信号FRSYNCはA1、A2バイトが検出されない
と発生しない。最初に連続して入力されるフレームがA
1、A2バイトが検出されるフレーム(有効フレーム)
である場合には速やかにフレーム同期が得られるが、有
効フレームでないフレームである場合にはフレーム同期
が得られない。このため、特開平9−181697号公
報に開示されるバイト整列制御回路では、A1,A2が
一致するまでに1フレームから8フレームかかる可能性
がある。つまり必要なフレームの前にダミーのフレーム
データを最大7フレーム分受ける可能性があるという問
題があった。
【0016】図4は、特開平9−181697号公報に
開示されるバイト整列制御回路により、最初に入力され
るフレームがダミーフレームである場合に、フレーム同
期が得られるまでの各状態を示す図である。
開示されるバイト整列制御回路により、最初に入力され
るフレームがダミーフレームである場合に、フレーム同
期が得られるまでの各状態を示す図である。
【0017】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、迅速にフレー
ム同期を行うことのできるバイト整列およびフレーム同
期回路を実現することを目的とする。
る問題点に鑑みてなされたものであって、迅速にフレー
ム同期を行うことのできるバイト整列およびフレーム同
期回路を実現することを目的とする。
【0018】
【課題を解決するための手段】本発明のバイト整列およ
びフレーム同期装置は、伝送されるデータの受信時に、
バイト整列およびフレーム同期を行う、バイト整列およ
びフレーム同期装置において、第1クロックを分周して
第2クロックを生成する分周手段と、前記第1クロック
により8個の入力データを16個の出力データE[1:
16]に拡張させるデータ幅拡張手段と、前記データ幅
拡張回路の出力信号E[1:16]からE[m:m+
7](m=1〜8の整数)のバイト毎の信号を生成する
バイト整列回路と、前記バイト整列回路により生成され
たバイト毎の信号のそれぞれに対して設けられた、2個
連続するA1フレームバイトを検出して出力信号を出力
するA1A1パターン検出手段、2個連続するA2フレ
ームバイトを検出して出力信号を出力するA2A2パタ
ーン検出手段、および、A1A1パターン検出手段出力
およびA2A2パターン検出手段出力より、連続する2
個のA1A1パターン、または連続する2個のA2A2
パターンが受信されたかどうかを検出する連続パターン
検出回路と、前記連続パターン検出回路出力を受けて、
連続するパターンが見つけられたE[m:m+7]バイ
トに対応する信号Bmを前記バイト整列回路へ出力する
とともに前記A2フレームパターンが前記A1フレーム
パターンに続いて連続的に受信されたかを示すA1/A
2連続パターン信号を出力するバイト整列制御回路と、
前記第2クロックに同期し、前記A1/A2連続パタ
ーン信号により前記A2フレームパターンが前記A1フ
レームパターンに続いて連続的に受信されたか否かを検
出してフレームパルス信号を生成するフレームパルス発
生手段と、前記第2クロックに同期し、前記フレームパ
ルス発生手段から出力される前記フレームパルス信号が
連続して2度受信されるか否かを検出してフレーム同期
信号を生成するフレーム同期検出手段と、前記第2クロ
ックにより、前記フレーム同期検出手段から出力される
前記フレーム同期信号が連続して4度検出されないのか
否かを検出してフレーム同期喪失信号を出力するフレー
ム同期喪失検出手段と、前記第2クロックに同期し、前
記フレーム同期喪失検出手段から出力される前記フレー
ム同期喪失信号が3msecの間、持続するか否かを検
出するフレーム同期エラー検出手段と、を備え、前記バ
イト整列回路は、前記バイト整列制御回路が出力する信
号Bmに応じてバイト整列を実行することを特徴とす
る。
びフレーム同期装置は、伝送されるデータの受信時に、
バイト整列およびフレーム同期を行う、バイト整列およ
びフレーム同期装置において、第1クロックを分周して
第2クロックを生成する分周手段と、前記第1クロック
により8個の入力データを16個の出力データE[1:
16]に拡張させるデータ幅拡張手段と、前記データ幅
拡張回路の出力信号E[1:16]からE[m:m+
7](m=1〜8の整数)のバイト毎の信号を生成する
バイト整列回路と、前記バイト整列回路により生成され
たバイト毎の信号のそれぞれに対して設けられた、2個
連続するA1フレームバイトを検出して出力信号を出力
するA1A1パターン検出手段、2個連続するA2フレ
ームバイトを検出して出力信号を出力するA2A2パタ
ーン検出手段、および、A1A1パターン検出手段出力
およびA2A2パターン検出手段出力より、連続する2
個のA1A1パターン、または連続する2個のA2A2
パターンが受信されたかどうかを検出する連続パターン
検出回路と、前記連続パターン検出回路出力を受けて、
連続するパターンが見つけられたE[m:m+7]バイ
トに対応する信号Bmを前記バイト整列回路へ出力する
とともに前記A2フレームパターンが前記A1フレーム
パターンに続いて連続的に受信されたかを示すA1/A
2連続パターン信号を出力するバイト整列制御回路と、
前記第2クロックに同期し、前記A1/A2連続パタ
ーン信号により前記A2フレームパターンが前記A1フ
レームパターンに続いて連続的に受信されたか否かを検
出してフレームパルス信号を生成するフレームパルス発
生手段と、前記第2クロックに同期し、前記フレームパ
ルス発生手段から出力される前記フレームパルス信号が
連続して2度受信されるか否かを検出してフレーム同期
信号を生成するフレーム同期検出手段と、前記第2クロ
ックにより、前記フレーム同期検出手段から出力される
前記フレーム同期信号が連続して4度検出されないのか
否かを検出してフレーム同期喪失信号を出力するフレー
ム同期喪失検出手段と、前記第2クロックに同期し、前
記フレーム同期喪失検出手段から出力される前記フレー
ム同期喪失信号が3msecの間、持続するか否かを検
出するフレーム同期エラー検出手段と、を備え、前記バ
イト整列回路は、前記バイト整列制御回路が出力する信
号Bmに応じてバイト整列を実行することを特徴とす
る。
【0019】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【0020】図1は本発明の一実施例の構成を示すブロ
ック図である。
ック図である。
【0021】上述したように622Mbit/s伝送装
置においては、基本的に125μsの周期を有するフレ
ームの中で、連続する12個のA1バイトと、次いで連
続する12個のA2バイトとによって、フレームバイト
が構成される。本実施例は、図3に示した従来例と同様
にこのようなフレームバイトによりフレーム同期が図ら
れる622Mbit/s伝送装置に用いられるものであ
り、図1に示されるブロック図は、バイト整列、フレー
ム同期検出、及びフレーム同期エラー検出を行なう回路
の構成を示すブロック図である。
置においては、基本的に125μsの周期を有するフレ
ームの中で、連続する12個のA1バイトと、次いで連
続する12個のA2バイトとによって、フレームバイト
が構成される。本実施例は、図3に示した従来例と同様
にこのようなフレームバイトによりフレーム同期が図ら
れる622Mbit/s伝送装置に用いられるものであ
り、図1に示されるブロック図は、バイト整列、フレー
ム同期検出、及びフレーム同期エラー検出を行なう回路
の構成を示すブロック図である。
【0022】本実施例は、データ幅拡張回路10、バイ
ト整列回路20、バイト整列制御回路110、A1A1
パターン検出回路119、A2A2パターン検出回路1
29、連続パターン検出回路150、フレームパルス発
生回路160、フレーム同期検出回路170、フレーム
同期エラー検出回路180、フレーム同期喪失検出回路
190、および、RSB分周回路200から構成されて
いる。
ト整列回路20、バイト整列制御回路110、A1A1
パターン検出回路119、A2A2パターン検出回路1
29、連続パターン検出回路150、フレームパルス発
生回路160、フレーム同期検出回路170、フレーム
同期エラー検出回路180、フレーム同期喪失検出回路
190、および、RSB分周回路200から構成されて
いる。
【0023】データ幅拡張回路10、フレームパルス発
生回路160、フレーム同期検出回路170、フレーム
同期エラー検出回路180、フレーム同期喪失検出回路
190、および、RSB分周回路200のそれぞれは、
図3に示した従来例におけるデータ幅拡張回路210、
フレームパルス発生回路360、フレーム同期検出回路
370、フレーム同期エラー検出回路380、フレーム
同期喪失検出回路390、および、RSB分周回路40
0と同様に構成されたものである。
生回路160、フレーム同期検出回路170、フレーム
同期エラー検出回路180、フレーム同期喪失検出回路
190、および、RSB分周回路200のそれぞれは、
図3に示した従来例におけるデータ幅拡張回路210、
フレームパルス発生回路360、フレーム同期検出回路
370、フレーム同期エラー検出回路380、フレーム
同期喪失検出回路390、および、RSB分周回路40
0と同様に構成されたものである。
【0024】データ幅拡張回路10はCK1に応答し
て、8個の並列ビットD1〜D8を、16個の並列ビッ
トE1〜E16へと変換して出力する。
て、8個の並列ビットD1〜D8を、16個の並列ビッ
トE1〜E16へと変換して出力する。
【0025】バイト整列回路20はバイト整列制御回路
110からのバイト整列制御信号B1〜B8にもとづい
て、16個の並列ビットE1〜E16に対してバイト整
列を実行する。またバイト整列回路20からは、バイト
毎にまとめられたE[1:8],E[2:9]〜E
[8:15]が送出されている。
110からのバイト整列制御信号B1〜B8にもとづい
て、16個の並列ビットE1〜E16に対してバイト整
列を実行する。またバイト整列回路20からは、バイト
毎にまとめられたE[1:8],E[2:9]〜E
[8:15]が送出されている。
【0026】本実施例においては、上記のバイト毎にま
とめられたE[1:8],E[2:9]〜E[8:1
5]のそれぞれについて、A1A1パターン検出回路1
19、A2A2パターン検出回路129および連続パタ
ーン検出回路150が設けられている。
とめられたE[1:8],E[2:9]〜E[8:1
5]のそれぞれについて、A1A1パターン検出回路1
19、A2A2パターン検出回路129および連続パタ
ーン検出回路150が設けられている。
【0027】A1A1パターン検出回路119では連続
する2個のA1バイトを検出するとその旨を示す一致信
号を出力する。また、A2A2パターン検出回路129
では連続する2個のA2バイトを検出するとその旨を示
す一致信号を出力する。連続パターン検出回路150は
A1A1パターン検出回路119の一致信号及びA2A
2パターン検出回路129の一致信号より、連続する2
個のA1A1パターン、または連続する2個のA2A2
パターンが受信されたかどうかを検出し、バイト整列制
御回路110に出力する。
する2個のA1バイトを検出するとその旨を示す一致信
号を出力する。また、A2A2パターン検出回路129
では連続する2個のA2バイトを検出するとその旨を示
す一致信号を出力する。連続パターン検出回路150は
A1A1パターン検出回路119の一致信号及びA2A
2パターン検出回路129の一致信号より、連続する2
個のA1A1パターン、または連続する2個のA2A2
パターンが受信されたかどうかを検出し、バイト整列制
御回路110に出力する。
【0028】上記の動作について詳述すると、バイト整
列回路20はデータ幅拡張回路の出力信号E[1:1
6]からE[m:m+7](m=1〜8の整数)バイト
に対応するバイト毎のデータを生成する。これらのバイ
ト毎のデータのそれぞれに設けたA1A1パターン検出
回路119、A2A2パターン検出回路129および連
続パターン検出回路150によりA1A1パターン検出
及びA2A2パターン検出を行ない、その検出信号を受
けたバイト整列制御回路110は、連続するパターンを
見つけたE[m:m+7]バイトに対応してバイト整列
制御回路の出力信号Bmをハイレベルとし、バイト整列
回路の出力信号G[1:8]が出力される。ここで、G
[1:8]はE[m:m+7]のmクロック(CK1)
遅れと同じである。
列回路20はデータ幅拡張回路の出力信号E[1:1
6]からE[m:m+7](m=1〜8の整数)バイト
に対応するバイト毎のデータを生成する。これらのバイ
ト毎のデータのそれぞれに設けたA1A1パターン検出
回路119、A2A2パターン検出回路129および連
続パターン検出回路150によりA1A1パターン検出
及びA2A2パターン検出を行ない、その検出信号を受
けたバイト整列制御回路110は、連続するパターンを
見つけたE[m:m+7]バイトに対応してバイト整列
制御回路の出力信号Bmをハイレベルとし、バイト整列
回路の出力信号G[1:8]が出力される。ここで、G
[1:8]はE[m:m+7]のmクロック(CK1)
遅れと同じである。
【0029】本実施例においては、上述したようにバイ
ト毎にまとめられたE[1:8],E[2:9]〜E
[8:15]のそれぞれについて、A1A1パターン検
出回路119、A2A2パターン検出回路129および
連続パターン検出回路150が設けられているため、バ
イト整列回路20からバイト毎にまとめられたE[1:
8],E[2:9]〜E[8:15]が送出されると直
ちにいずれかのA1A1パターン検出回路119および
A2A2パターン検出回路129から一致信号が出力さ
れる。
ト毎にまとめられたE[1:8],E[2:9]〜E
[8:15]のそれぞれについて、A1A1パターン検
出回路119、A2A2パターン検出回路129および
連続パターン検出回路150が設けられているため、バ
イト整列回路20からバイト毎にまとめられたE[1:
8],E[2:9]〜E[8:15]が送出されると直
ちにいずれかのA1A1パターン検出回路119および
A2A2パターン検出回路129から一致信号が出力さ
れる。
【0030】バイト整列制御回路110は各バイトの連
続パターン検出回路150の出力により、バイト整列の
為に必要な制御信号であるバイト整列制御信号B1〜B
8をクロックCK1に同期して生成し、バイト整列回路
20へと送出する。また、A1/A2連続パターン信号
12A1/A2を出力する。
続パターン検出回路150の出力により、バイト整列の
為に必要な制御信号であるバイト整列制御信号B1〜B
8をクロックCK1に同期して生成し、バイト整列回路
20へと送出する。また、A1/A2連続パターン信号
12A1/A2を出力する。
【0031】フレームパルス発生回路160はA1/A
2連続パターン信号12A1/A2にもとづいてフレー
ムパルス信号FRPを出力する。
2連続パターン信号12A1/A2にもとづいてフレー
ムパルス信号FRPを出力する。
【0032】フレーム同期検出回路170はフレームパ
ルス信号FRPが連続して2度受信されるかどうかを検
出して、フレーム同期信号FRSYNCを生成する。
ルス信号FRPが連続して2度受信されるかどうかを検
出して、フレーム同期信号FRSYNCを生成する。
【0033】フレーム同期喪失検出回路190はフレー
ム同期信号FRSYNCが連続して4度受信されないか
どうかを検出してフレーム同期喪失信号00Fを生成す
る。フレーム同期エラー検出回路180はフレーム同期
喪失信号00Fが、3msecの間にわたって、連続す
るかどうかを検出して、フレーム同期エラー信号LOF
を生成する。さらに、分周回路200は、クロックCK
1を2分周してクロックCK2を生成する。
ム同期信号FRSYNCが連続して4度受信されないか
どうかを検出してフレーム同期喪失信号00Fを生成す
る。フレーム同期エラー検出回路180はフレーム同期
喪失信号00Fが、3msecの間にわたって、連続す
るかどうかを検出して、フレーム同期エラー信号LOF
を生成する。さらに、分周回路200は、クロックCK
1を2分周してクロックCK2を生成する。
【0034】図2は、本実施例によるフレーム同期まで
のデータの遷移状態を示す図である。本実施例の場合フ
レーム同期信号が含まれる2フレーム(有効フレーム
1,2)がD1〜D8に入力されるとデータ幅拡張回路
10により16個の並列ビットE1〜E16が生成さ
れ、バイト整列回路20によりバイト毎にまとめられた
E[1:8],E[2:9]〜E[8:15]が生成さ
れる。これらのそれぞれについて、A1A1パターン検
出回路119、A2A2パターン検出回路129および
連続パターン検出回路150が設けられているため、バ
イト整列回路20からバイト毎にまとめられたE[1:
8],E[2:9]〜E[8:15]が送出されると直
ちにいずれかのA1A1パターン検出回路119および
A2A2パターン検出回路129から一致信号が出力さ
れ、確実にフレーム同期が取れた状態になる。
のデータの遷移状態を示す図である。本実施例の場合フ
レーム同期信号が含まれる2フレーム(有効フレーム
1,2)がD1〜D8に入力されるとデータ幅拡張回路
10により16個の並列ビットE1〜E16が生成さ
れ、バイト整列回路20によりバイト毎にまとめられた
E[1:8],E[2:9]〜E[8:15]が生成さ
れる。これらのそれぞれについて、A1A1パターン検
出回路119、A2A2パターン検出回路129および
連続パターン検出回路150が設けられているため、バ
イト整列回路20からバイト毎にまとめられたE[1:
8],E[2:9]〜E[8:15]が送出されると直
ちにいずれかのA1A1パターン検出回路119および
A2A2パターン検出回路129から一致信号が出力さ
れ、確実にフレーム同期が取れた状態になる。
【0035】バイト単位のデータにおける正しいMS
B、LSBが把握され得ない状態においてもバイト整列
回路20によりフレーム同期信号が含まれる2フレーム
(有効フレーム1,2)がD1〜D8に入力されると確
実にフレーム同期が取れた状態となる。
B、LSBが把握され得ない状態においてもバイト整列
回路20によりフレーム同期信号が含まれる2フレーム
(有効フレーム1,2)がD1〜D8に入力されると確
実にフレーム同期が取れた状態となる。
【0036】
【発明の効果】以上の説明から明らかなように、本発明
のATM−LAN(WAN)・PHY回路のバイト整列
及びフレーム同期回路によれば、データ幅拡張回路の出
力信号E[1:16]からE[1:8],E[2:9]
…E[8:15]のバイト信号に分け、これらの各バイ
トに対して並行してA1A1パターン検出回路、A2A
2パターン検出回路及び連続パターン検出回路を設ける
ことにより必要なフレームの前にダミーのフレームデー
タを受ける必要がなくなるといった効果がある。また、
フレーム同期が取れている状態から何らかの理由で、フ
レーム同期がはずれ、直ぐにフレーム同期が取れた状態
に戻したい場合など確実に2フレーム(後方保護段数分
に相当)で復帰することができる。
のATM−LAN(WAN)・PHY回路のバイト整列
及びフレーム同期回路によれば、データ幅拡張回路の出
力信号E[1:16]からE[1:8],E[2:9]
…E[8:15]のバイト信号に分け、これらの各バイ
トに対して並行してA1A1パターン検出回路、A2A
2パターン検出回路及び連続パターン検出回路を設ける
ことにより必要なフレームの前にダミーのフレームデー
タを受ける必要がなくなるといった効果がある。また、
フレーム同期が取れている状態から何らかの理由で、フ
レーム同期がはずれ、直ぐにフレーム同期が取れた状態
に戻したい場合など確実に2フレーム(後方保護段数分
に相当)で復帰することができる。
【0037】この結果、ATM−LAN(WAN)・P
HY回路、例えば、PHY用LSIを装備した実機での
動作においてフレーム同期信号が含まれるダミーのフレ
ームを余分に準備する必要がなく制御が容易にできると
いった効果があり、また、ATM通信装置のコスト低減
が可能となる。
HY回路、例えば、PHY用LSIを装備した実機での
動作においてフレーム同期信号が含まれるダミーのフレ
ームを余分に準備する必要がなく制御が容易にできると
いった効果があり、また、ATM通信装置のコスト低減
が可能となる。
【図1】本発明のATM−LAN(WAN)・PHY回
路のバイト整列及びフレーム同期回路の構成を示すブロ
ック図である。
路のバイト整列及びフレーム同期回路の構成を示すブロ
ック図である。
【図2】本発明の実施例によるフレーム同期までのデー
タの遷移状態を示す図である。
タの遷移状態を示す図である。
【図3】従来のATM−LAN(WAN)・PHY回路
のバイト整列及びフレーム同期回路の構成を示すブロッ
ク図である。
のバイト整列及びフレーム同期回路の構成を示すブロッ
ク図である。
【図4】従来例によるフレーム同期までのデータの遷移
状態を示す図である。
状態を示す図である。
10 データ幅拡張回路 20 バイト整列回路 110 バイト整列制御回路 119 A1A1パターン検出回路 129 A2A2パターン検出回路 150 連続パターン検出回路 160 フレームパルス発生回路 170 フレーム同期検出回路 180 フレーム同期エラー検出回路 190 フレーム同期喪失検出回路 180 フレーム同期エラー検出回路 200 RSB分周回路
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5K028 AA11 CC05 MM16 NN01 NN13 NN14 NN32 5K030 GA02 HA10 HB15 HC15 KA21 LA15 LE04 5K047 AA02 BB16 HH01 HH12 HH22 HH23 KK04 MM11 MM55
Claims (1)
- 【請求項1】 伝送されるデータの受信時に、バイト整
列およびフレーム同期を行う、バイト整列およびフレー
ム同期装置において、 第1クロックを分周して第2クロックを生成する分周手
段と、 前記第1クロックにより8個の入力データを16個の出
力データE[1:16]に拡張させるデータ幅拡張手段
と、 前記データ幅拡張回路の出力信号E[1:16]からE
[m:m+7](m=1〜8の整数)のバイト毎の信号
を生成するバイト整列回路と、 前記バイト整列回路により生成されたバイト毎の信号の
それぞれに対して設けられた、2個連続するA1フレー
ムバイトを検出して出力信号を出力するA1A1パター
ン検出手段、2個連続するA2フレームバイトを検出し
て出力信号を出力するA2A2パターン検出手段、およ
び、A1A1パターン検出手段出力およびA2A2パタ
ーン検出手段出力より、連続する2個のA1A1パター
ン、または連続する2個のA2A2パターンが受信され
たかどうかを検出する連続パターン検出回路と、 前記連続パターン検出回路出力を受けて、連続するパタ
ーンが見つけられたE[m:m+7]バイトに対応する
信号Bmを前記バイト整列回路へ出力するとともに前記
A2フレームパターンが前記A1フレームパターンに続
いて連続的に受信されたかを示すA1/A2連続パター
ン信号を出力するバイト整列制御回路と、 前記第2ク
ロックに同期し、前記A1/A2連続パターン信号によ
り前記A2フレームパターンが前記A1フレームパター
ンに続いて連続的に受信されたか否かを検出してフレー
ムパルス信号を生成するフレームパルス発生手段と、 前記第2クロックに同期し、前記フレームパルス発生手
段から出力される前記フレームパルス信号が連続して2
度受信されるか否かを検出してフレーム同期信号を生成
するフレーム同期検出手段と、 前記第2クロックにより、前記フレーム同期検出手段か
ら出力される前記フレーム同期信号が連続して4度検出
されないのか否かを検出してフレーム同期喪失信号を出
力するフレーム同期喪失検出手段と、 前記第2クロックに同期し、前記フレーム同期喪失検出
手段から出力される前記フレーム同期喪失信号が3ms
ecの間、持続するか否かを検出するフレーム同期エラ
ー検出手段と、を備え、 前記バイト整列回路は、前記バイト整列制御回路が出力
する信号Bmに応じてバイト整列を実行することを特徴
とするバイト整列およびフレーム同期装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11127352A JP2000324077A (ja) | 1999-05-07 | 1999-05-07 | バイト整列およびフレーム同期装置 |
US09/562,941 US6625240B1 (en) | 1999-05-07 | 2000-05-02 | Byte alignment/frame synchronization apparatus |
EP00109530A EP1050985A3 (en) | 1999-05-07 | 2000-05-04 | Byte Alignment/Frame synchronization apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11127352A JP2000324077A (ja) | 1999-05-07 | 1999-05-07 | バイト整列およびフレーム同期装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000324077A true JP2000324077A (ja) | 2000-11-24 |
Family
ID=14957816
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11127352A Pending JP2000324077A (ja) | 1999-05-07 | 1999-05-07 | バイト整列およびフレーム同期装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6625240B1 (ja) |
EP (1) | EP1050985A3 (ja) |
JP (1) | JP2000324077A (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6694392B1 (en) * | 2000-06-30 | 2004-02-17 | Intel Corporation | Transaction partitioning |
US6934304B2 (en) * | 2001-01-24 | 2005-08-23 | Infineon Technologies, North America Corp. | T1/E1 framer array |
US7372928B1 (en) * | 2002-11-15 | 2008-05-13 | Cypress Semiconductor Corporation | Method and system of cycle slip framing in a deserializer |
US6970115B1 (en) * | 2003-06-27 | 2005-11-29 | Cypress Semiconductor Corp. | Cycle slip framing system and method for selectively increasing a frame clock cycle to maintain related bits within the same parallel-output frame of a deserializer |
US7804723B2 (en) * | 2005-09-28 | 2010-09-28 | Hynix Semiconductor Inc. | Semiconductor memory device with signal aligning circuit |
US8872970B2 (en) | 2011-10-31 | 2014-10-28 | Google Technology Holdings LLC | System and method for transport stream sync byte detection with transport stream having multiple emulated sync bytes |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0549152A3 (en) * | 1991-12-24 | 1993-12-08 | Advanced Micro Devices Inc | Single chip controller for optical data disk drives |
JP2732759B2 (ja) * | 1992-07-15 | 1998-03-30 | 沖電気工業株式会社 | フレーム同期制御方式 |
KR0133423B1 (ko) | 1994-12-09 | 1998-04-27 | 양승택 | 프레임 동기 장치(frame synchronizng device) |
KR0154852B1 (ko) | 1995-10-25 | 1998-11-16 | 김광호 | 프레임 동기신호 검출장치 |
KR0152708B1 (ko) | 1995-12-06 | 1998-11-02 | 양승택 | 622 메가 비트의 고속 데이터용 바이트 정렬 및 프레임 동기장치 |
-
1999
- 1999-05-07 JP JP11127352A patent/JP2000324077A/ja active Pending
-
2000
- 2000-05-02 US US09/562,941 patent/US6625240B1/en not_active Expired - Fee Related
- 2000-05-04 EP EP00109530A patent/EP1050985A3/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
US6625240B1 (en) | 2003-09-23 |
EP1050985A3 (en) | 2005-05-11 |
EP1050985A2 (en) | 2000-11-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2732759B2 (ja) | フレーム同期制御方式 | |
JPH0622359B2 (ja) | フレーム同期方式 | |
KR0133423B1 (ko) | 프레임 동기 장치(frame synchronizng device) | |
JP3246872B2 (ja) | バイト整列およびフレーム同期装置 | |
JP2000324077A (ja) | バイト整列およびフレーム同期装置 | |
JP2967748B2 (ja) | Atmセル同期回路 | |
JP2671834B2 (ja) | 誤り検出回路 | |
JP3002713B2 (ja) | ビット列にセル境界を確立する装置およびcrc計算 | |
JP2003143097A (ja) | マルチフレームレート同期検出方法及びその装置 | |
JP2857852B2 (ja) | フレーム同期コード検出回路 | |
US20010034861A1 (en) | Apparatus for processing output data of base station modem for use in IS-2000 mobile communication system | |
JPS60235549A (ja) | nB1C符号信号のCビツト同期方式 | |
JP3110387B2 (ja) | マルチフレーム同期検出装置 | |
JP2698287B2 (ja) | 調歩同期方式通信のための受信回路 | |
JP2830791B2 (ja) | ポインタ処理回路 | |
JP2973725B2 (ja) | サブフレーム同期信号検出回路 | |
JPH05304522A (ja) | 同期検出制御装置 | |
JP2969233B2 (ja) | ディジタル伝送システムのフレームフォーマットのテスト方法及びそれに使用されるフレームカウンタ | |
JP3146263B2 (ja) | フレーム同期方式 | |
JP3674733B2 (ja) | 多重変換装置 | |
JP2594765B2 (ja) | 時分割多重回路 | |
JP2001127746A (ja) | タイミング伝送方式 | |
JPH0221183B2 (ja) | ||
JPS6014556A (ja) | 直列デ−タ受信装置 | |
JPH0681118B2 (ja) | 多重化装置 |