JP2000322164A - 無反射分岐バスシステム - Google Patents

Abstract

(57)【要約】 【課題】高速バスにおいて分岐点での反射を無くし高速
データ転送を実現する。 【解決手段】定インピーダンスインタフェースを持つ４
つのＬＳＩ間を３信号端子を有する可変抵抗器を２つで
接続し、更に該可変抵抗器間に可変インピーダンスＬＳ
Ｉを１つ配置し、該抵抗器に接続されているＬＳＩがバ
スドライブしない場合は可変抵抗の抵抗値を３端子間で
配線のインピーダンスＺｏの１／３でＹ字接続になるよ
うに、また、該抵抗器に接続されているＬＳＩがバスド
ライブする場合は可変抵抗の抵抗値を低インピーダンス
とＺｏに可変する事で反射波を無くし高速データ転送を
実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は情報処理装置におい
てマルチプロセッサやメモリ等の素子間（例えばＣＭＯ
Ｓ等により構成されたデジタル回路間又はその機能ブロ
ック間）での信号伝送のための技術に関し、特に、複数
のＬＳＩが同一の伝送線に接続され、ＬＳＩ間でデータ
転送を行うバス伝送の高速化技術に関するものである。

【０００２】

【従来の技術】マルチプロセッサ装置のように多数のノ
ード間を高速にデータを転送するためのバス方式として
JEDEC（JointElectron Device Engineering Council）
標準のSSTL（Stub Series terminated Transceiver Log
ic）(EIA/JESD8-8)インターフースが有る。このインタ
フェースは図２のように、受信用のレシーバ２１〜２５
とデータ送信用のドライバ１１〜２１を有する入出力イ
ンタフェースを内蔵するLSI間のデータ送受信に用いら
れるバス配線で、データバス配線（メインライン）３の
両端を終端抵抗Ｒｔｔで整合終端させることで両端での
反射を無くし、かつ、メインライン３とインタフェース
回路を接続するスタブライン６１〜６５上にマッチング
抵抗３１〜３５が配置されている。このマッチング抵抗
３１〜３５はドライバ１１〜１５の一つがデータを出力
する場合、これに接続しているスタブとメインライン３
との間のインピーダンス不整合による反射波を抑える働
きをする。

【０００３】

【発明が解決しようとする課題】しかしながら図２のSS
TLインタフェースではメインライン３上を伝搬する信号
波形にインパーダンスの不整合に起因する反射波が生じ
高速動作の妨げとなっていた。すなわち、例えば図２で
ドライバ１１からレシーバ２５にデータ伝送する場合、
ドライバ１１からの信号波形はスタブ６１とマッチング
抵抗３１を介し、メインライン３に到達する。一般的に
マッチング抵抗３１の抵抗値はスタブ６１の特性インピ
ーダンスＺｏとメインライン３の特性インピーダンスＺ
ｏ’から（数１）のように決められる。

【０００４】

【数１】Ｒｍ＝Ｚｏ−Ｚｏ’／２…（１） ここで、Ｒｍはマッチング抵抗３である。（数１）はス
タブ側からメインラインを見た場合の整合終端条件であ
る。たとえば、メインライン３の特性インピーダンスＺ
ｏ’とスタブ６１の特性インピーダンスＺｏがそれぞれ
５０Ωの場合Ｒｍ＝２５Ω＝５０−５０／２となる。

【０００５】他方、メインライン３に到達した、ドライ
バ１１からの信号波形は左右に伝搬し、左に進行する波
形は終端抵抗Ｒｔｔで終端され反射波はない。しかし、
右側に進行する信号は分岐点５２〜５５を通過する。こ
の点５２での反射係数Γは、（数２）の通りとなる。

【０００６】

【数２】Γ＝（Ｚ１−Ｚｏ）／（Ｚ１＋Ｚｏ）…（２） ここで、Ｚ１はメインライン３とマッチング抵抗３２を
介したスタブ６２の合成インピーダンスであり、（数
３）の通りになる。

【０００７】

【数３】 Ｚ１＝（Ｚｏ’（Ｒｍ＋Ｚｏ））／（Ｚｏ’＋Ｒｍ＋Ｚｏ）＝３０Ω…（ ３） よって点５２での反射係数Γ＝０．２５となり、２５％
反射することが分かる。

【０００８】すなわち、ドライバ１１からのデータはメ
インライン３上の分岐点を１つ通過する毎に２５％反射
波が重畳されることになる。この反射波はスタブ６１〜
６５の往復伝搬遅延時間生じるので高速伝送のための低
ノイズ化にはスタブ線路長の制限があった。すなわち、
装置構造に大きな制約を課していた。

【０００９】本発明の第一の目的はこの分岐点でのイン
ピーダンスの乱れを少なくすることで反射波によるノイ
ズを低減することにある。これにより、ＳＳＴＬに比べ
て更なる高速動作を提供する事が出来るようになる。

【００１０】本発明の第２の目的はLSIからメインライ
ンの分岐点までのスタブライン長制限を緩めることにあ
る。これにより、ＳＳＴＬより装置の構造に大きな自由
度を与えることが出来る。

【００１１】本発明の第３の目的は、高速バスに必要な
終端抵抗をＬＳＩに内蔵することでこれを無くし、実装
の面積を低減することにある。

【００１２】

【課題を解決するための手段】ＬＳＩのインタフェース
回路を終端抵抗内蔵としこのインタフェース部でのスタ
ブ配線を伝搬する信号の反射波を無くす。またメインラ
イン上で３方向に分岐している点に可変抵抗素子を直列
に入れる。線路の特性インピーダンスＺｏに合わせ、Ｌ
ＳＩがデータを受信する或いは送受信しない場合、該Ｌ
ＳＩが接続されているスタブ線に繋がった可変抵抗器を
該線路の特性インピーダンスＺｏの１／３に合わせる。
ＬＳＩがドライブする場合、該ＬＳＩが接続されている
スタブ線に繋がった可変抵抗器を５Ω以下程度の低抵抗
に、分岐する他の２線路に接続されている可変抵抗をメ
インライン側を低抵抗に、他方の抵抗を該線路の特性イ
ンピーダンスＺｏに合わせる。

【００１３】このように構成することで、ＬＳＩがデー
タを受信する或いは送受信しない場合、該ＬＳＩが接続
されているスタブ線に繋がった可変抵抗器を該線路の特
性インピーダンスの１／３に合っているので、この分岐
点ではどの配線からも完全整合終端しているように作用
する。このため、分岐点で無反射となっているのでノイ
ズが無くデータ転送が行える。

【００１４】また、ＬＳＩがドライブする場合、該ＬＳ
Ｉが接続されているスタブ線に繋がった可変抵抗器を１
Ω程度の低抵抗に、分岐する他の２線路に接続されてい
る可変抵抗をメインライン側を低抵抗に、他方の抵抗を
該線路の特性インピーダンスに合っているので、ドライ
バからメインラインへのデータ伝搬は約８０％伝搬し、
これが更に他方の可変抵抗器に伝搬する場合、無反射で
約４０％伝搬するように作用するので信号レベルが充分
な大きさで伝搬することができる。

【００１５】

【発明の実施の形態】第１の実施例を図１を用いて説明
する。図中５つのＬＳＩａ〜ｅは配線と可変抵抗器を介
して相互に接続されデータを送受信する。１、２は可変
抵抗器である。ＬＳＩａと可変抵抗器１は配線Ｔａで、
ＬＳＩｂと可変抵抗器１は配線Ｔｂで、ＬＳＩｃと可変
抵抗器２は配線Ｔｃで、ＬＳＩｄと可変抵抗器２は配線
Ｔｄで接続され、ＬＳＩｅは配線Ｔｅ１，Ｔｅ２で可変
抵抗器１、２に接続されている。

【００１６】配線ｄａ〜ｄｄは可変抵抗器１、２を制御
するための制御信号配線である。ＬＳＩａ〜ｅには図１
には記載していないデータ送受信用ドライバとレシーバ
からなるインタフェースを持っている。図１の配線はこ
れらのインタフェース間の接続を示したもので、アドレ
スやデータのビット幅分同等な相互接続バスがある。

【００１７】次に図３を用いて可変抵抗器１、２の構成
を示す。可変抵抗器１ａは信号入出力端子にａ〜ｃを持
ち、端子ａ〜ｃ間をＹ字型に可変抵抗ｒａ〜ｒｃが接続
されている。この可変抵抗ｒａ〜ｒｃは制御回路５０に
より抵抗値を制御される。この抵抗制御回路５０は端子
ｄ１，ｄ２を介して行われる。

【００１８】この可変抵抗器１ａの端子ａ〜ｃは図１の
可変抵抗器１では、端子ａが配線Ｔａに、端子ｂが配線
Ｔｂに端子ｃが配線Ｔｅ１に接続されている。端子ｄ１
は配線ｄａ、端子ｄ２は配線ｄｂに接続されている。

【００１９】同様に可変抵抗器２の端子ａ〜ｃでは、端
子ａが配線Ｔｃに、端子ｂが配線Ｔｄに、端子ｃが配線
Ｔｅ２に接続されている。端子ｄ１は配線ｄｃ、端子ｄ
２は配線ｄｄに接続されている。

【００２０】可変抵抗値ｒａ〜ｒｃの値は制御信号ｄ
１，ｄ２により図４で示したように変化する。この図で
はｄ１，ｄ２は正論理で表現されており、Ｈで制御信号
ＯＮを意味するものとする。

【００２１】ここで、ｒｏは図１の配線Ｔａ，Ｔｂ，Ｔ
ｅ１が同じ特性インピーダンスＺｏを持つ場合、このＺ
ｏの１／３である。また、ｒｈは該特性インピーダンス
Ｚｏであり、ｒｌは５Ω以下の低抵抗値である。

【００２２】制御信号ｄ１、ｄ２ともにＬ或いはＨの場
合、抵抗ｒａ〜ｒｃは接続されている配線の特性インピ
ーダンスの１／３であるので、一種のパワースプリッタ
となっている。この場合の配線から見た反射係数Γ１を
計算すると反射係数Γ１は”０”となる。電圧等価係数
Ｔ１は”１／２”である。

【００２３】反射係数Γ１＝０となる理由は、インピー
ダンスＺｏの配線Ｔａ、Ｔｂ，Ｔｃが抵抗ｒａ，ｒｂ，
ｒｃに接続されているとして、配線Ｔａからみたインピ
ーダンスは、１／３・Ｚｏの直列抵抗ｒａと、並列接続
された１／３・Ｚｏの抵抗ｒｂ，ｒｃを介した特性イン
ピーダンスＺｏの配線Ｔｂ，Ｔｃが直列接続されている
ので１／３・Ｚｏ＋１／２（１／３・Ｚｏ＋Ｚｏ）＝Ｚ
ｏとなり、配線Ｔａの特性インピーダンスＺｏと同じに
なるため結果としてΓ１＝”０”となる。

【００２４】等価係数Ｔ１＝１／２となる理由は、以下
の通り。抵抗ｒａ〜ｒｃが接続している１点を合流点と
呼ぶことにすると、スタブ配線Ｔａから伝搬してきた電
圧波形はこの合流点の電圧では、１／３・Ｚｏの抵抗に
よる分圧で入射電圧の２／３となる。

【００２５】また、配線Ｔｂの透過電圧を求めるため、
合流点の電圧から線路Ｔｂの電圧比を求めると、直列接
続された抵抗ｒｂ＝１／３・Ｚｏと線路Ｔｂのインピー
ダンスＺｏの分圧比であるから３／４＝（Ｚｏ／（１／
３＋１）Ｚｏ）となり、合流点の電圧比２／３との積に
なるので、結果として透過電圧係数は１／２（＝２／３
・３／４）となる。

【００２６】このように反射係数Γ１が０になるため、
制御信号ｄ１，ｄ２が同じ場合、可変抵抗器１ａはパワ
ースプリッタとして機能し、それぞれに接続した配線に
対し、無反射で分岐接続する。

【００２７】次に、制御信号ｄ１，ｄ２のどちらかが入
力した場合、抵抗ｒａ〜ｒｃは端子ａ〜ｃからの信号の
流れを変えるように抵抗ｒａ〜ｒｃを制御する。ｄ１が
Ｈになった場合、抵抗ｒａ、ｒｃは低抵抗ｒｌになり、
抵抗ｒｂはｒｈとなる。このため、端子ａから端子ｃへ
のインピーダンスは低抵抗（２ｒｌ）で接続されること
になる。他方端子ａから端子ｂへの接続は高い抵抗（ｒ
ｌ＋ｒｈ）で接続されることになる。

【００２８】この場合の配線Ｔａから見た反射係数Γ２
と配線Ｔｂに透過した透過係数Ｔ２を計算しておく。

【００２９】抵抗ｒａ〜ｒｃの合流点から配線Ｔｂ、Ｔ
ｃの合成抵抗をｒ０とすると、

【００３０】

【数４】 ｒ０＝（ｒｌ＋Ｚｏ）／／（Ｚｏ＋ｒｈ）…（４） ここで、記号”／／”は並列接続合成抵抗の演算子でa/
/b=(ab)/(a+b)と定義される。このため、配線Ｔａから
見た反射係数Γ２は、以下の通りとなる。

【００３１】

【数５】 Γ２＝（rl + r0 - Zo）／（rl + r0 + Zo）＝（2 rh rl + rl^2 + 2 rl Zo - Zo^2）／（(rl + Zo) (2 rh + rl + 3 Zo)）…（５） ここで、ｒｈ＝Ｚｏを代入し、Ｚｏ＞＞ｒｌで整理する
と、以下の通りになる。

【００３２】

【数６】 Γ２ 〜 −（Ｚｏ−４ｒｌ）／（５Ｚｏ＋６ｒｌ）…（６） ｒｌ＝０なら、反射係数Γ２＝−０．２となる。

【００３３】同様に透過係数Ｔ２は、以下の通りにな
る。

【００３４】

【数７】 Ｔ２＝（Zo (rl + Zo)）／（2 rh rl + rl^2 + rh Zo + 3 rl Zo + Zo^2 ）…（７） ここで、ｒｈ＝Ｚｏを代入し、Ｚｏ＞＞ｒｌで整理する
と、以下の通りとなる。

【００３５】

【数８】 Ｔ２＝（Zo (rl + Zo)）／（rl^2 + 5 rl Zo + 2 Zo^2）−(rl + Zo)／ （5 rl + 2 Zo）…（８） rl=0の場合、T2=1/2となり、T1に等しくなることが分か
る。

【００３６】また、線路Ｔｃに伝搬する透過電圧係数Ｔ
３は、 透過電圧係数Ｔ３=（1+Γ２）（Zo / (Zo + rl))…(9) となり、rl=0ならばT3="0.8”となる。

【００３７】すなわち、端子ｄ１，ｄ２のどちらかにＨ
が入力されると、それに応じて抵抗ｒａ〜ｒｃの抵抗が
制御され端子ｄ１にＨが入力されると端子ａ−端子ｃ間
が低抵抗で接続され、端子ａから端子ｂへの透過係数Ｔ
２がほぼ１／２、Ｔ３が０．８となる。逆に端子ｄ２に
Ｈが入力されると端子ｂ−端子ｃ間が低抵抗で接続さ
れ、端子ｂから端子ａへの透過係数Ｔ２がほぼ１／２、
等価係数Ｔ３が０．８となる。

【００３８】このように構成することで、可変抵抗器１
ａは制御信号ｄ１，ｄ２により信号伝搬の方向を低反射
係数で制御することが出来る。また、抵抗ｒａ〜ｒｃの
接続方法はＹ字型だけでなくΔ型であっても基本的に同
じ機能を実現できる。

【００３９】次に図５を用いて図１中のＬＳＩａ〜ｄに
内蔵しているインタフェースの回路を説明する。

【００４０】図５（ａ）において、１１は出力イネーブ
ル(OE-N)付のドライバであり、OE_Nがアサートされた場
合に、data端子のデータを出力する。２１はレシーバで
Ｖｒｅｆ端子の電圧とＩ／ＯＰＡＤの電圧とを比較する
コンパレータであり、この比較結果をＬＳＩ内部のコア
論理に出力する。

【００４１】ここで、ドライバ１１とレシーバ２１はI/
OＰＡＤで接続されており、ここには記載されていない
ＬＳＩパッケージを介して外部配線に接続されている。

【００４２】ドライバ１１はドライバが接続された配線
のインピーダンスＺｏに調整可能であるが、ドライブ時
も出力イネーブル(OE_N)がネゲートされたときもＩ／Ｏ
ＰＡＤからみて出力インピーダンスは一定である。す
なわち、ドライバ１１の出力インピーダンスは調整可能
であり、出力インピーダンスが一定のまま出力電圧が変
化することにより信号を出力する。 ここで、ドライバ
１１に接続される配線のインピーダンスは便宜上５０
［Ω］であり、出力インピーダンスは５０［Ω］に設定
されている。このため、ドライバへの波形は無反射とな
りノイズが低減する。

【００４３】更に、このドライバ１１を図５（ｂ）を用
いて説明する。図５（ｂ）はドライバの図５（ａ）の等
価回路を更に詳細に記述した回路図である。

【００４４】１１−ｈはＩ／Ｏ ＰＡＤと電源Ｖｃｃに
接続されたＭＯＳトランジスタで構成され、図では可変
抵抗器で示している。 １１−ｌはＩ／Ｏ ＰＡＤとグ
ランドに接続されたＭＯＳトランジスタで構成され、図
５（ｂ）では可変抵抗器で示している。 これらの可変
抵抗器１１−ｈ，１１−ｌはdata信号とOE_N信号で制御
されている。

【００４５】data信号とOE_N信号で制御された可変抵抗
１１−ｈと１１−ｌの抵抗値（Ｒｈｉ，Ｒｌｏ）とＩ／
Ｏ ＰＡＤの電圧（Ｖｉｏ）を図６に示す。

【００４６】ｄａｔａ＝０，ＯＥ＿Ｎ＝０の場合ドライ
バからＬが出力されるが、ドライバの出力インピーダン
スはＲｌｏの５０［Ω］であり、出力電圧Ｖｉｏ＝０
［Ｖ］となる。 ｄａｔａ＝０，ＯＥ＿Ｎ＝１の場合、
ドライバからの出力は切れるが、ドライバの出力インピ
ーダンスはＲｌｏ＝１００［Ω］とＲｈｉ＝１００
［Ω］の並列接続の５０［Ω］となり、出力電圧Ｖｉｏ
はＶｃｃ＝１．０［Ｖ］の場合、０．５［Ｖ］となる。
更に、ｄａｔａ＝１，ＯＥ＿Ｎ＝０の場合ドライバか
らＨが出力されるが、ドライバの出力インピーダンスは
Ｒｈｉの５０［Ω］であり、出力電圧Ｖｉｏ＝１．０
［Ｖ］となる。 ｄａｔａ＝１，ＯＥ＿Ｎ＝１の場合、
ドライバからの出力は切れるが、ドライバの出力インピ
ーダンスはＲｌｏ＝１００［Ω］とＲｈｉ＝１００
［Ω］の並列接続の５０［Ω］となり、出力電圧Ｖｉｏ
はＶｃｃ＝１．０［Ｖ］の場合、０．５［Ｖ］となる。

【００４７】このようにして、ｄａｔａ，ＯＥ＿Ｎが何
れの状態にあっても出力インピーダンスは常に５０
［Ω］となっている。そして、出力電圧Ｖｉｏは、ｄａ
ｔａの状態により、Ｖｉｏ（Ｈ）＝１．０、Ｖｉｏ
（Ｌ）＝０［Ｖ］であり、出力しない場合、Ｖｉｏ＝
０．５［Ｖ］となっている。

【００４８】このように構成することにより、I/Oイン
タフェースはドライバがどのような状態でもインピーダ
ンスが設定された５０［Ω］となっており、ドライバ１
１に接続された配線のインピーダンスと等しいためI/O
インタフェースでの反射はほとんどなく、波形歪みが少
ないデータ転送を提供することが出来る。また、図５
（ｃ）は図１のＬＳＩｅの等価モデルである。

【００４９】ドライバはOE_Nがネゲートされているとき
ハイインピーダンスとなる。また、OE_Nがアサートされ
ているとき出力インピーダンスはＲｓ＝Ｚｏ／２で無負
荷時Ｖｃｃ−グランド間の電圧である１．０［Ｖ］の振
幅をドライブする。５０［Ω］の伝送線路が２本接続さ
れている場合は信号振幅はＶｃｃ−グランド間の電圧の
半分の０．５［Ｖ］となる。

【００５０】次に、図３の可変抵抗器１ａと、図５のイ
ンタフェースを図１のバス配線に用いた場合の波形を図
８〜図１１、１３〜１５に示す。これらの図はＳＰＩＣ
Ｅ（Simulation Program with Integrated Circuit Emp
hasis）と呼ばれる回路シミュレーションの結果であ
り、シミュレーション回路を図７に示した。

【００５１】図６において、点線で囲ったａ〜ｄはイン
タフェース回路の等価回路であり、それぞれ抵抗Ｒｒａ
〜Ｒｒｄと静電容量Ｃｉｏが並列に接続されている。図
７においてはドライバはインタフェースａであり、抵抗
Ｒｒａがノードｄａｔａｉｎにおいてパルス電源に接続
されている。そのほかのインタフェースｂ〜ｄは信号を
ドライブしておらず信号受信の状態の等価回路である。
すなわち、インタフェースは電源Ｖｔｔに接続されイン
タフェースが持つインピーダンスがＲｒｂ〜Ｒｒｄ＝Ｚ
ｏである回路の等価回路である。

【００５２】配線はそれぞれＴａ〜Ｔｄで示した伝送線
路モデルである。可変抵抗器１、２はＹ字型接続されて
いる３つの抵抗Ｒａ，Ｒｂ，Ｒｅ１とＲｃ，Ｒｄ，Ｒｅ
２が等価回路である。

【００５３】可変抵抗１、２間を接続する配線の等価回
路はＴｅ１，Ｔｅ２で示された伝送線路モデルである。

【００５４】また、図１のＬＳＩｅに対応するモデルは
伝送線路Ｔｅ１、Ｔｅ２の間に有る静電容量ＣｉｏとＲ
ｒｅである。これは図１のＬＳＩｅのインタフェースが
ＬＳＩａ〜ＬＳＩｄのインタフェースとは異なりインピ
ーダンスがＨｉＺで有ることを模擬している。

【００５５】各ＬＳＩａ〜ｅのピンに対応したノードは
ａ１〜ｅ１で記した。

【００５６】また、各素子のインピーダンスは以下の通
りであり、可変抵抗器１にはドライバａから制御信号が
出力され図４のｄ１がＨになった状態である。また、可
変抵抗器２は制御信号がｄ１，ｄ２とも入力されていな
い状態である。

【００５７】伝送線路Ｔａ〜Ｔｄ，Ｔｅ１，Ｔｅ２のイ
ンピーダンスＺｏ＝５０［Ω］ インタフェースａ〜ｄのインピーダンスＲｒａ〜Ｒｒｄ
＝５０［Ω］ インタフェースｅのインピーダンスＲｒｅ＝１Ｋ［Ω］ 可変抵抗器のインピーダンス Ｒａ＝Ｒｅ１＝０［Ω］ 可変抵抗器のインピーダンス Ｒｂ＝５０［Ω］ 可変抵抗器のインピーダンス Ｒｃ＝Ｒｄ＝Ｒｅ２＝５
０／３［Ω］ また、伝送線路の長さはＴａ〜ｒｄ＝５０［ｍｍ］、Ｔ
ｅ１，Ｔｅ２＝100［ｍｍ］である。また、インタフェ
ースａ〜ｅの静電容量Ｃｉｏは全て２ｐＦであり、ドラ
イバの立上り、立ち下がり時間は０．５［ｎｓ］であ
る。

【００５８】図８は図７の回路のシミュレーション波形
である。横軸は［秒］を単位とする時間で、縦軸は電圧
［Ｖ］と電流［Ａ］の大きさを表している。

【００５９】図中凡例にあるように、実線はｄａｔａｉ
ｎのドライブ波形である。０Ｖ−１Ｖ振幅のパルス幅２
ｎｓのパルスで、データ転送速度は500[MT/s]（Mega Tr
ansaction per Second）である。破線はａ１での、点線
はｂ１での、細かい点線はｃ１での、１点鎖線はｄ１で
の、太い１点鎖線はｅ１での、電圧波形である。

【００６０】各レシーブ点ｂ１〜ｅ１での波形は極めて
なめらかな、矩形波であることが分かる。また、ドライ
ブ点ａ１の波形は、立上り、立下がりでドライバのイン
ピーダンスＲｒａ＝５０［Ω］伝送線路Ｔａのインピー
ダンスＺｏ＝５０［Ω］との分圧比の０．５［Ｖ］であ
る。しかし、可変抵抗１の２０％のインピーダンスミス
マッチにより進行波の２０％がドライバ側に戻ってきて
おり、この反射波が０．１［Ｖ］＝０．５［Ｖ］ｘ０．
２であるので、結果として約０．１［Ｖ］のオーバーシ
ュートとなっている。しかし、この２０％の反射波はド
ライバも伝送線路Ｔａと整合終端しているので再反射さ
れることはない。ただし、立上り時間だけインタフェー
スａの持つ静電容量Ｃｉｏにより再反射される。この静
電容量のインピーダンスＺｃはｊ*ω*Ｃｉｏであり、こ
こでｊは−１の平方根であり、ωは各周波数である。立
上り時間が今、０．５［ｎｓ］であるので、ω＝２π／
ｔｒであるので抵抗５０［Ω］と並列接続された静電容
量による反射係数を計算するとΓ＝−０．１−ｊ０．３
となる。反射係数Γは小さな位相遅れだけであり、波形
に大きな乱れは生じさせない。

【００６１】また、インタフェースｂ〜ｅのピン位置ｂ
１〜ｅ１での電圧波形はドライバの電圧波形の１／２程
度で、終端電圧０．５［Ｖ］に対して±０．２［Ｖ］に
なっている。ノードｅ１で振幅０．４［Ｖ］となってい
るのはドライバａからの進行波が可変抵抗器１を通過後
も、これが図４のように制御されるので低抵抗で接続さ
れ伝搬係数Ｔ３＝０．８すなわち０．４［Ｖ］で伝搬す
る。また、Ｒｒｅが１Ｋ［Ω］でここでのインピーダン
スの乱れが少ない。

【００６２】この±０．２［Ｖ］の振幅はＣ−ＭＯＳの
ゲートアレーなどに用いられる差動回路では充分に弁別
できる大きさである。また、遅延時間がｂ１〜ｅ１で生
じておるがこれはドライバからの配線長差に起因するも
のである。

【００６３】この様にしてドライバａからの波形は受信
点ｂ１〜ｅ１においてドライブ波形のａ１に対して約半
分の大きさで歪みが少なく高速に伝送できることがわか
った。

【００６４】バスが高速化されデータ伝搬時間がデータ
パルス幅と同程度以上になると、データの干渉いわゆる
符号間干渉が生じる。これを調べるために、ｄａｔａｉ
ｎのパルスを疑似ランダム化して同様のシミュレーショ
ンを行った波形を図９〜１０に示す。

【００６５】図９はドライブ点ａ１での波形で繰り返し
を重ねて表示したいわゆるアイパターン(eye pattern)
である。図１０はｂ１でのアイパターン、図１１はｅ１
でのアイパターンである。図１０も図１１もノイズが乗
っているのが５０［ｍＶ］以下と極めて小さく、また、
立上りと立ち下がりの交差点はほとんど変化が無いので
符号間干渉によるjitterが極めて少ないことが分かる。
このため、５００ＭＴ／ｓでは問題なくデータ転送でき
るといえる。

【００６６】図７はＬＳＩａドライブであるが対称性か
らＬＳＩｂ〜ｄドライブでも同じ波形となることが分か
る。ただし、可変抵抗器１、２はドライバの位置により
図４に従うように遷移するものとする。

【００６７】次にＬＳＩｅドライブについてシミュレー
ションを行った。図１２はその等価回路である。図７と
異なるのはインタフェースａがレシーバでありＲｒａ＝
５０［Ω］がＶｃｃに接続されていること、インタフェ
ースｅがＲｒｅを介してパルス電源が接続されているこ
とである。このパルス電源は図７のインタフェースａ内
のそれと接続点以外同じ波形を出力する。インタフェー
スｅの出力インピーダンスＲｒｅは線路Ｔｅ１，Ｔｅ２
の特性インピーダンスＺｏの半分の２５［Ω］である。
これは配線が２本が並列接続されているためインタフェ
ースｅからの見かけの線路のインピーダンスが半分にな
っているためである。また、可変抵抗器１、２内の抵抗
は全てＺｏ／３である。

【００６８】このインタフェースｅドライブのシミュレ
ーション波形は図１３である。ｄａｔａｉｎの波形は実
線で示されており０−１［Ｖ］の５００ＭＴ／ｓのパル
スであり、ノードｅ１での波形は一点鎖線で示された
０．５［Ｖ］振幅の波形であり、ノードａ１〜ｄ１では
インタフェースｅからの配線長が等しいため重なって表
示されており、０．５［Ｖ］を中心に振幅±0.125[V]の
矩形波で非常にノイズが小さいことが分かる。これは、
可変抵抗器１、２とそれに接続されている伝送線路Ｔａ
〜Ｔｄがそれぞれ伝送線路Ｔｅ１，Ｔｅ２からみて完全
整合終端されているためである。

【００６９】図１４と図１５にノードｅ１、ノードａ１
のアイパターンを示す。図９〜図１１に比べて更に低ノ
イズ、低jitterであることが分かる。このため、インタ
フェースｅドライブにおいても低ノイズで高速データ転
送を行うことができることがわかる。

【００７０】このようにバスを構成することによりＬＳ
Ｉａ〜ｅのいずれがドライバになっても低ノイズで高速
にデータ転送することができることが分かった。これに
より、本発明を用いた高速データ転送を内蔵する装置を
提供できる。

【００７１】更に動作原理から可変抵抗器１、２とＬＳ
Ｉａ〜ｄまでの配線は１対１配線であり無損失で近似で
きる長さで特性インピーダンスが一定ならば長さの制限
が無く波形は低歪みのまま伝送できることがわかる。こ
のことにより、スタブ配線である図１の配線Ｔａ〜ｔｄ
の配線長制限が基本的にない。すなわち、長さの制約が
ないので構造設計に自由度を持たせられるという効果が
ある。

【００７２】また、このように構成することで配線に終
端抵抗が不要となり実装面積を削減することができると
いう効果がある。

【００７３】次に第２の実施例である無反射整合終端を
実現する定インピーダンス・インタフェースを図１６を
用いて説明する。このインタフェースは図６で記載の出
力インピーダンスと出力電圧ＶｉｏをＣ−ＭＯＳで実現
したものである。

【００７４】点線で囲った１１はドライバ部で、data端
子とデータ出力制御端子(OE_N)により出力インピーダン
スが変化する。２１はレシーバでドライバ１１とI/Opad
を共用しており、I/Opadを通じて入力された受信信号を
基準電圧Ｖｒｅｆと比較することでデータのＨ，Ｌを検
出する。

【００７５】ドライバ１１はＰ−ＭＯＳとＮ−ＭＯＳが
それぞれ並列接続されたｐｕｓｈ−ｐｕｌｌ型のトーテ
ンポールである。Ｐ−ＭＯＳは電源ＶｃｃとI/Opadに接
続され、Ｎ−ＭＯＳはグランドとI/Opadに接続されてい
る。それぞれのゲート電圧は５１、５２で示されたドラ
イバインピーダンス制御回路に接続されて制御されてい
る。なお、図６の機能を実現するためＶｃｃの電位は
１．０［Ｖ］であるが、本来任意であり、選択するデバ
イスや給電システムの使用可能電源あるいはレシーバの
感度から決まる電圧であり、１．０［Ｖ］以上であって
も１．０［Ｖ］以下であっても良い。

【００７６】インピーダンス制御回路５１、５２はdat
a、OE_NによりＰ−ＭＯＳ、Ｎ−ＭＯＳのゲート電圧を
制御しドライバ１１の出力インピーダンスと出力電圧を
制御する。この制御回路の一例を図１７を用いて説明す
る。

【００７７】図１７においてドライバの出力段は幅
（Ｗ）の等しい２つのＮ−ＭＯＳトランジスタとＰ−Ｍ
ＯＳトランジスタがペアとなり、この幅Ｗの２倍、４
倍、８倍の幅を持つＰ−ＭＯＳ，Ｎ−ＭＯＳトランジス
タがそれぞれ並列接続されている。

【００７８】５１−ａはＨ側のＰ−ＭＯＳトランジスタ
のインピーダンスを設定するためのレジスタであり、
ｗ，２ｗ，４ｗ，８ｗのトランジスタを２つあるうち１
つづつ複数組み合わせて選択することによりインピーダ
ンスを制御することができる。すなわち、選択の組合せ
はｗのトランジスタのインピーダンスを単位として１／
１５まで離散的に制御可能である。同様に５２−ａはＬ
側のＮ−ＭＯＳトランジスタのインピーダンスを設定す
るためのレジスタであり、ｗ，２ｗ，４ｗ，８ｗのトラ
ンジスタを２つあるうち１つづつ複数組み合わせて選択
することによりインピーダンスを制御することができ
る。今、レジスタ５１−ａ，５２−ａの設定値はインタ
フェースが接続されている伝送線路の特性インピーダン
スＺｏ＝５０［Ω］の倍の１００［Ω］に設定されてい
る。

【００７９】このレジスタ５１−ａ，５２−ａの設定信
号とdata、ＯＥ＿Ｎの信号を入力とするＡＮＤ，ＮＡＮ
Ｄ回路により図１７に示されるような配線によりそれぞ
れのＰ−ＭＯＳ，Ｎ−ＭＯＳトランジスタは制御され、
図６で示されたインピーダンスと出力電圧を実現してい
る。

【００８０】例えば、dataがＨでＯＥ＿ＮがＬの場合、
Ｎ−ＭＯＳは全て切れる状態となり、また、Ｐ−ＭＯＳ
はインピーダンス制御回路５１−ａで選択されたトラン
ジスタの組合せの倍のトランジスタがOnすることにな
る。すなわち１００［Ω］に設定されているＰ−ＭＯＳ
トランジスタのゲート幅が倍になりインピーダンスは半
分の５０［Ω］となる。そしてI/Opad出力電圧は無負荷
時Ｖｃｃ＝１．０［Ｖ］になる。また、５０［Ω］の特
性インピーダンスを持つ配線が接続されている場合は、
抵抗分圧比の１／２の０．５［Ｖ］が出力される。

【００８１】更にＯＥ＿ＮがＨの場合、すなわち出力が
切れる場合はＰ−ＭＯＳはインピーダンス制御回路５１
−ａで選択されたトランジスタの組合せのトランジスタ
がOnすることになる。すなわちＰ−ＭＯＳのインピーダ
ンスの合計は１００［Ω］である。Ｎ−ＭＯＳもインピ
ーダンス制御回路５１−ｂで選択されたトランジスタの
組合せのトランジスタがOnすることになる。すなわちＮ
−ＭＯＳのインピーダンスの合計は１００［Ω］であ
る。これにより出力インピーダンスは半分の５０［Ω］
となり、出力電圧はVcc−グランド間の半分の０．５
［Ｖ］となる。

【００８２】このように構成することにより図６の出力
インピーダンスと出力電圧をＣ−ＭＯＳトランジスタの
みで実現することができ、ＬＳＩに搭載することが簡単
にできる。これはまた、図７の等価回路を持つインタフ
ェースを実現した回路となっている。

【００８３】次に図１８を用いてインピーダンス調整回
路の実現方法を説明する。これはＬＳＩの外部に精度の
高い抵抗Ｒａｒｇを設けて、この抵抗ＲａｒｇをＶｃｃ
とI/Opadに接続し、図１７のドライバと同じ種類のセル
をこのI/Opadに接続する。このI/Opadには更に２１のコ
ンパレータ型レシーバが接続されており電圧Ｖｒｅｆと
比較結果をインピーダンス調整回路５３に伝える。Ｒａ
ｒｇ＝１００［Ω］に選びＶｃｃ＝１．０［Ｖ］に選べ
ばインピーダンス調整回路５３はＮ−ＭＯＳトランジス
タの幅を選択的に変えることでＲａｒｇとドライバ１１
の分圧比に応じた電圧がＶｒｅｆに対して大きいか小さ
いかをモニターできる。インピーダンス調整回路５３は
ドライバ１１のＮ−ＭＯＳトランジスタを幅ｗが最小幅
から順に大きくなるようにOnすることでインピーダンス
を小さくしていくことができ、Ｒａｒｇと同じかそれ以
下になったときレシーバ２１の出力が反転するのでこの
変移点をモニタする事ができる。更に今度は逆にトラン
ジスタの幅を最大幅から順に小さくすることでドライバ
のインピーダンスを大きくしていくことができ、Ｒａｒ
ｇと同じかそれ以上になったときレシーバ２１の出力が
反転するのでこの変移点をモニタする事ができる。この
２つの変移点の設定の中に目標のＲａｒｇが有ることが
分かる。これにより、先の２つの変移点の設定のどちら
かを採用することでＲａｒｇに最小の誤差を持ってドラ
イバ１１のインピーダンスをＶｄｓ＝０．５［Ｖ］で設
定することができる。更に、この設定値を他のドライバ
が有している図１７のインピーダンス制御レジスタ５２
−ｂに書き込むことで書き込まれたドライバ全てのＬ側
のインピーダンスを１００［Ω］に設定できる。

【００８４】同様に、ＲａｒｇをI/Opadとグランドに接
続したセルを用意し、これのＰ−ＭＯＳを順位選択する
ことでＲａｒｇと同じインピーダンスに最小の誤差を持
って設定できる。更に、この設定値を他のドライバが有
している図１７のインピーダンス制御レジスタ５２−ａ
に書き込むことで書き込まれたドライバ全てＨ側を１０
０［Ω］に設定できる。

【００８５】この設定はシステムがパワーオンしたとき
に行っても良いし、温度が一定とみなせる例えば５分間
隔に行っても良い。

【００８６】このようにＬＳＩがインピーダンス調整用
の回路を持つことで目標の１００［Ω］に設定できる。
これにより、製造バラツキや温度バラツキに起因するイ
ンピーダンスの誤差を取り除くことができる。

【００８７】第３の実施例として可変抵抗器１を図１９
を用いて説明する。これは図４の可変抵抗器１をＭＯＳ
トランジスタを用いて実現した実施例である。端子ａ〜
ｃ間のインピーダンスを５５ａ〜５５ｃで示したインピ
ーダンス調整回路で制御する。可変抵抗ｒａ〜ｒｃを実
現するトランジスタは幅の異なるトランジスタが並列接
続されており、その組み合わせてインピーダンスを調整
する。図ではｗから３２ｗまでの６個のＭＯＳトランジ
スタが並列接続されている。このインピーダンス調整回
路は更に端子ｄ１，ｄ２に接続されている方向制御回路
５０により制御されている。ｄ１，ｄ２の状態により図
４に示したように抵抗ｒａ〜ｒｃが変化する。図４では
抵抗ｒａ〜ｒｃは３つの状態があり、それぞれ低抵抗の
ｒｌ，高抵抗のｒｈ（＝Ｚｏ），線路インピーダンスの
ｒ０（＝Ｚｏ／３）で表されている。

【００８８】ここで、図４のｒｌは低抵抗を意味し全て
のトランジスタがオンすることを意味する。また、ｒｈ
は可変抵抗器１に接続される線路の特性インピーダンス
Ｚｏと同じであり、第１の実施例では５０［Ω］であ
る。この５０［Ω］を実現するＭＯＳトランジスタの幅
の３倍の組合せでｒ０＝Ｚｏ／３の状態を作る事ができ
る。

【００８９】インピーダンス調整回路は第２の実施例と
同じく図１８と同じ回路を有すれば簡単に実現できる。
この場合、目標のインピーダンスは５０［Ω］なのでＲ
ａｒｇは５０［Ω］を選べばよい。

【００９０】図１８のインピーダンス設定をインピーダ
ンス制御回路５５−ａ〜５５−ｃに設定すればｒｈを設
定できる。

【００９１】ここで、トランジスタはＮ−ＭＯＳ型のト
ランジスタで記載しているがＰ−ＭＯＳとＮ−ＭＯＳが
並列接続されたパストランジスタでも構わないし、Ｐ−
ＭＯＳのみでも構わない。この可変抵抗１に供給する電
源電圧Ｖｃｃが供給される場合それぞれの制御回路５５
−ａ〜５５−ｃがトランジスタを所定のインピーダンス
に遷移できるかどうかでトランジスタの種類を選べばよ
い。

【００９２】また、図２０に示すように３端子間の可変
抵抗を集合させることで実装面積を削減することができ
る。図では９ビット構成であり、それに方向制御回路５
０とインピーダンス調整回路５３を１つづつ共用するこ
とができる。ピン数が増加するが図２０では３端子間の
可変抵抗間をグランド（vss）でビット間のクロストー
クを低減させることができる。ピン数を削減するために
Ｖｓｓピンを削減することも可能である。

【００９３】更に、１つの定インピーダンスインタフェ
ースを持つＬＳＩａからデータ信号を出力する場合、デ
ータ信号送出に先立ち、可変抵抗器１の抵抗値制御信号
ｄ１を抵抗値が図４のように遷移するのに必要な時間以
上前にＬＳＩａから出力されることで確実に抵抗値を遷
移させることができ、安定なデータ転送を行うことがで
きる。当然、データ転送後は制御信号ｄａはネゲートす
るのがよい。例えばマルチプロセッサバスに本発明のバ
スシステムが応用された場合通常はプロセッサが有する
キャシュメモリの内容一致（コヒーレンシ）のため、バ
スをスヌープするためレシーブ状態となっているためで
ある。すなわち本発明はマルチプロセッサバスにも応用
することができるという効果がある。

【００９４】このように構成することにより、高精度の
インピーダンス制御を安価なＭＯＳを用いて実現でき、
更に多ビット構成することができるので、実装面積を削
減できる効果もある。

【００９５】第４の実施例を図２１を用いて説明する。
プリント基板１００に４つのコネクタ７０−ａ〜７０−
ｄが搭載され、このコネクタ７０−ａ〜７０−ｄとＬＳ
Ｉｅ間を可変抵抗器１、２と配線３で接続されている。
ここには示されていない可変抵抗１、２がそれぞれのコ
ネクタ７０−ａ〜７０−ｄから抵抗１、２へ一本づつ配
線されている。すなわち、インピーダンス制御信号はコ
ネクタ７０−ａと７０−ｂから可変抵抗器１へ、コネク
タ７０−ｃと７０−ｄから可変抵抗器２へ接続されてい
る。

【００９６】図２２は図２１のコネクタ７０−ａ〜７０
−ｄに挿抜可能なドータボード１０１である。ドータボ
ード１０１に搭載されているコネクタ７１はコネクタ７
０−ａ〜７０−ｄに挿入可能である。このコネクタ７１
にLSIからデータ、アドレス信号Ｔａが接続されそのほ
か図２１の抵抗１或いは抵抗２を制御するための制御信
号ｄａが接続されている。図２２のＬＳＩは図６で記載
されたインピーダンスを持つインターフェースを有す
る。図２１のＬＳＩはドライブ時は配線３の特性インピ
ーダンスの半分のインピーダンスで、レシーブ時にはハ
イインピーダンスとなるようなインタフェースが搭載さ
れている。

【００９７】このように構成することで配線に終端抵抗
が不要となり実装面積を削減することができるという効
果がある。また、ドータ基板をコネクタ接続できるので
プロセッサなどの高機能ＬＳＩをシステムの性能に応じ
て交換することができる。これはまた、壊れたドータ基
板の交換もできる事を意味する。また、ドータ基板１０
１を４枚搭載する必要がない場合はＶｔｔに５０［Ω］
で終端された終端基板を装着する必要がある。これはこ
の終端基板が無い場合、終端状態が崩れるためである。

【００９８】また、図２３のように接続することによ
り、ドータ基板を両面に搭載することもできる。図２３
は断面図である。ドータ基板１０１ａ〜１０１ｄが基板
１００の両面に実装されている。表面にはドータ基板１
０１ａと１０１ｂの中間に可変抵抗１が搭載されてい
る。裏面にはドータ基板１０１ｃと１０１ｄの中間に可
変抵抗２が搭載されている。そして可変抵抗１、２間に
ＬＳＩｅが来るようにグランド・電源層でセパレートさ
れた２層の信号配線を上下に配して接続することで第１
の実施例と同じバスシステムを構成することができる。
この第２バスを他方の側に設けることができる。第２の
バスに接続されるドータ基板は１０２ａ〜１０２ｄであ
らわしてあり、信号の層も第１のバスト共有することが
できる。

【００９９】このように構成することで、同じサイズの
基板１００に２本バスを搭載することができ、システム
の機能を向上することができる。

【０１００】第５の実施例として本バスを用いたシステ
ム構成例を図２４のに示す。図は４つのＣＰＵがプロセ
ッサバス２０１により相互接続されている。また、ＤＲ
ＡＭを制御する４つのメモリコントローラをメモリバス
２０２により相互接続されている。更にＰＣＩなどの周
辺装置を接続するためのI/OポートＬＳＩを４つ接続す
るI/Oバス２０３により相互接続されている。これらの
バス２０１〜２０３がセンタブリッジに接続されてい
る。センタブリッジはバス２０１〜２０３の丁度真ん中
に来るように配線されている。そして、各バスは第１の
実施例のように可変抵抗を有し、高速データ転送を可能
にしている。

【０１０１】更に、このプロセッサバス２０１、メモリ
バス２０２、I/Oバス２０３とセンタブリッジを有する
ＣＰＵモジュールを単位として、ＣＰＵモジュールを複
数接続するためのモジュールバス２０４を有している。
このように構成することにより大規模なマルチプロセッ
サ機を構成することができる。また、互いのデータ転送
を高速にできるので高性能な装置を構成することができ
る。

【０１０２】

【発明の効果】第１の実施例のように構成することによ
り、ＬＳＩａ〜ｅのいずれがドライバになっても分岐点
で無反射或いは低反射率となり低ノイズで高速にデータ
転送することができる。これにより、本発明を用いた高
速データ転送を内蔵する装置を提供できる。

【０１０３】更に動作原理から可変抵抗器１、２とＬＳ
Ｉａ〜ｄまでの配線は１対１配線であり無損失で近似で
きる長さで特性インピーダンスが一定ならば長さの制限
が無く波形は低歪みのまま伝送できることがわかる。こ
のことにより、スタブ配線である図１の配線Ｔａ〜ｔｄ
の配線長制限が基本的にない。すなわち、長さの制約が
ないので構造設計に自由度を持たせられるという効果が
ある。

【０１０４】また、このように構成することで配線に終
端抵抗が不要となり実装面積を削減することができると
いう効果がある。

【０１０５】第２の実施例のように構成することによ
り、図６の出力インピーダンスと出力電圧をＣ−ＭＯＳ
トランジスタのみで実現することができ、ＬＳＩに搭載
することが簡単にできる。これはまた、図７の等価回路
を持つインタフェースを実現できる。

【０１０６】また、 このようにＬＳＩがインピーダン
ス調整用の回路を持つことで目標の１００［Ω］に設定
できる。これにより、製造バラツキや温度バラツキに起
因するインピーダンスの誤差を取り除くことができる。

【０１０７】第３の実施例のように構成することによ
り、 高精度のインピーダンス制御を安価なＭＯＳを用
いて実現でき、更に多ビット構成することができるの
で、実装面積を削減できる効果もある。

【０１０８】第４の実施例のように構成することによ
り、高精度のインピーダンス制御を安価なＭＯＳを用い
て実現でき、更に多ビット構成することができるので、
実装面積を削減できる効果もある。

【図面の簡単な説明】

【図１】第１の実施例を説明する図。

【図２】従来技術の（ＳＳＴＬ）信号配線図。

【図３】第１の実施例を説明する図。

【図４】第１の実施例の制御回路遷移表。

【図５】第１の実施例のインタフェース回路。

【図６】第１の実施例の制御回路遷移表。

【図７】第１の実施例のシミュレーション等価回路。

【図８】第１の実施例のシミュレーション波形。

【図９】第１の実施例のシミュレーション波形。

【図１０】第１の実施例のシミュレーション波形。

【図１１】第１の実施例のシミュレーション波形。

【図１２】第１の実施例のシミュレーション等価回路。

【図１３】第１の実施例のシミュレーション波形。

【図１４】第１の実施例のシミュレーション波形。

【図１５】。第１の実施例のシミュレーション波形。

【図１６】第１の実施例を説明する図。

【図１７】第１の実施例を説明する図。

【図１８】第１の実施例を説明する図。

【図１９】第２の実施例を説明する図。

【図２０】第２の実施例を説明する図。

【図２１】第２の実施例を説明する図。

【図２２】第２の実施例を説明する図。

【図２３】第２の実施例を説明する図。

【図２４】第３の実施例を説明する図。

【符号の説明】 １，２…可変抵抗器、３…メインライン。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石橋 賢一 神奈川県秦野市堀山下１番地 株式会社日 立製作所エンタープライズサーバ事業部内 Ｆターム(参考） 5B061 FF01 GG11 GG13 PP00 5J056 AA00 AA11 AA40 BB02 BB52 BB59 DD13 DD28 EE15 FF06 FF07 FF08 GG12 HH01 HH04

Claims (10)

【特許請求の範囲】
1. 【請求項１】データ送受信用の信号端子を少なくとも３
   つ有するバスシステムにおいて、 それぞれの端子間をＹ字型に接続する可変抵抗器３つ有
   し該信号端子とは別に該可変抵抗器の抵抗値を制御する
   制御信号端子を２つ有し、 前記３つの可変抵抗器の抵抗値と予め設定したインピー
   ダンスを一定関係になるように制御し、前記２つの制御
   信号端子の信号との関係で、前記３つの可変抵抗器の抵
   抗値を遷移させることを特徴とする無反射分岐バスシス
   テム。
2. 【請求項２】請求項１において、 前記３つの抵抗値を｛ｒａ，ｒｂ，ｒｃ｝で表し、任意
   の設定インピーダンスをＺｏで表すとき、前記一定関係
   および抵抗値の遷移を以下の式で表わすことを特徴とす
   る無反射分岐バスシステム。 （Ｌ，Ｌ）の場合、 ｛ｒｏ，ｒｏ，ｒｏ｝ （Ｌ，Ｈ）の場合、 ｛ｒｈ，ｒｌ，ｒｌ｝ （Ｈ，Ｌ）の場合、 ｛ｒｌ，ｒｈ，ｒｌ｝ （Ｈ，Ｈ）の場合、 ｛ｒｏ，ｒｏ，ｒｏ｝ ここで、ｒｏ＝Ｚｏ／３、ｒｈ＝Ｚｏ，ｒｌ＜５Ω、
3. 【請求項３】請求項１において、 可変抵抗器をゲート幅が倍数関係にあるＭＯＳトランジ
   スタを複数並列接続し、該ＭＯＳトランジスタのゲート
   電圧を印加・非印加することでインピーダンスの可変を
   可能とすることを特徴とする無反射分岐バスシステム。
4. 【請求項４】請求項２または３において、 設定インピーダンスＺｏを、該可変抵抗素子外に設けら
   れた基準インピーダンスと、並列接続されたＭＯＳトラ
   ンジスタのインピーダンスを比較することで該インピー
   ダンスの大小を判定し、該並列接続されているＭＯＳト
   ランジスタの選択の組合せを変えることで該可変抵抗の
   インピーダンスの基準インピーダンスＺｏを生成させ、
   ｒｈ＝Ｚｏのインピーダンスの状態に設定可能なことを
   特徴とする無反射分岐バスシステム。
5. 【請求項５】請求項３または４において、 該並列接続されているＭＯＳトランジスタ全てを導通状
   態にすることで可変抵抗のｒｌ＜５Ωの状態を生成可能
   なことを特徴とする無反射分岐バスシステム。
6. 【請求項６】請求項４において、 前記基準インピーダンスＺｏに等価なＭＯＳトランジス
   タのゲート幅に対し、該ゲート幅の１／３に設定するこ
   とでｒ０＝Ｚｏ／３の状態を生成可能なことを特徴とす
   る無反射分岐バスシステム。
7. 【請求項７】データ送受信用のドライバ、レシーバから
   なるインタフェース回路において、 該ＬＳＩ内のインタフェースがある規定のインピーダン
   スＺｏと等しい出力インピーダンスをデータの送受信に
   関わらず持ち、かつ、該ＬＳＩから出力されるデータの
   状態によりＨ出力される場合は出力電位がＶｈに、Ｌ出
   力される場合は出力電位がＶｌになり、データが出力さ
   れない場合は、該インタフェースの入出力電位がＶｔｔ
   ＝（Ｖｈ−Ｖｌ）／２となり、データ転送中はいつでも
   該規定インピーダンスＺｏのインピーダンスを有するこ
   とを特徴とするデータ転送用インタフェース。
8. 【請求項８】請求項７において、 該インターフェースの制御用にｄａｔａ信号と負論理の
   出力イネーブル信号（ＯＥ＿Ｎ）をもち、 ドライバの最終段がＰ−ＭＯＳとＮ−ＭＯＳのプッシュ
   ープル型のトランジスタが複数並列に接続されることで
   インピーダンスを可変にでき、 Ｐ−ＭＯＳトランジスタが電源ＶｃｃとI/O パッドに
   接続されＮ−ＭＯＳトランジスタがI/Oパッドとグラン
   ドに接続され、 更に、該２つの信号の状態により該ｄａｔａ信号、該出
   力イネーブル信号の状態を（ｄａｔａ信号、ＯＥ＿Ｎ）
   で表し、該ドライバのＰ−ＭＯＳとＮ−ＭＯＳのインピ
   ーダンスを｛ｒｐ，ｒｎ｝で表し、ある設定インピーダ
   ンスをＺｏで表し、Ｉ／Ｏ パッドの無負荷時の出力電
   位をＶｉｏで表すと （Ｌ，Ｌ）の場合、 ｛５ＫΩ以上、Ｚｏ｝ Ｖｉｏ＝０ （Ｌ，Ｈ）の場合、 ｛２Ｚｏ、２Ｚｏ｝ Ｖｉｏ＝Ｖｃｃ／２ （Ｈ，Ｌ）の場合、 ｛Ｚｏ、５ＫΩ以上｝ Ｖｉｏ＝Ｖｃｃ （Ｈ，Ｈ）の場合、 ｛２Ｚｏ、２Ｚｏ｝ Ｖｉｏ＝Ｖｃｃ／２ と該ドライバのＰ−ＭＯＳ，Ｎ−ＭＯＳのインピーダン
   スを遷移させることで、出力インピーダンスを該規定イ
   ンピーダンスＺｏを保ったままI/Oパッドの電圧Ｖｉｏ
   を遷移できることを特徴とする定インピーダンスインタ
   フェース。
9. 【請求項９】請求項７または８において、 該複数並列接続されているＭＯＳトランジスタのゲート
   幅が倍数関係にある該ＭＯＳトランジスタの組を２組持
   ち、該ＭＯＳトランジスタの組のうちＭＯＳトランジス
   タ個別にゲート電圧を印加・非印加することでインピー
   ダンスの可変を可能とし、 該ＭＯＳトランジスタの１組のトランジスタを設定イン
   ピーダンス２Ｚｏに設定するため、該トランジスタのイ
   ンピーダンスと該インタフェース外に設けられた基準イ
   ンピーダンスとを比較することで該２つのインピーダン
   スの大小を判定し、該ＭＯＳトランジスタの組の中で並
   列接続されているトランジスタの選択をゲート電圧を切
   り換えることで該Ｐ−ＭＯＳ或いは該Ｎ−ＭＯＳのイン
   ピーダンスを基準インピーダンスに合わせることを特徴
   とした定インピーダンスインタフェース。
10. 【請求項１０】請求項７乃至９のいずれかにおいて、 設定インピーダンス２Ｚｏに一致したＰ−ＭＯＳ，Ｎ−
    ＭＯＳトランジスタが１組オンすると２Ｚｏに、 ２組オンするとＺｏに、 オフするとハイインピーダンスにインピーダンスが遷移
    するようなの組合せを２組持ち、これをＰ−ＭＯＳがハ
    イインピーダンスの時Ｎ−ＭＯＳはＺｏに、 Ｐ−ＭＯＳが２Ｚｏの時Ｎ−ＭＯＳは２Ｚｏに、 Ｐ−ＭＯＳがＺｏの時Ｎ−ＭＯＳはハイインピーダンス
    に遷移することで、また、 Ｎ−ＭＯＳがハイインピーダンスの時Ｐ−ＭＯＳはＺｏ
    に、 Ｎ−ＭＯＳが２Ｚｏの時Ｐ−ＭＯＳは２Ｚｏに、 Ｎ−ＭＯＳがＺｏの時Ｐ−ＭＯＳはハイインピーダンス
    に遷移することで出力インピーダンスを該規定インピー
    ダンスＺｏを保ったままI/Oパッドの電圧Ｖｉｏを遷移
    できることを特徴とするインタフェース。