JP2000311989A - Ferroelectric capacitor element and nonvolatile semiconductor memory element - Google Patents
Ferroelectric capacitor element and nonvolatile semiconductor memory elementInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、強誘電体キャパシ
タ素子及びこの強誘電体キャパシタ素子を備えた不揮発
性半導体記憶素子に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ferroelectric capacitor device and a nonvolatile semiconductor memory device provided with the ferroelectric capacitor device.
【0002】[0002]
【従来の技術】従来の不揮発性半導体記憶素子である、
EPROM、EEPROM、フラッシュメモリ等は読み
出し時間こそDRAM並であるが、書き込み時間が長
く、高速動作は期待できない。これに対して、強誘電体
キャパシタ素子を備えた不揮発性半導体記憶素子は、読
み出し、書き込み共にDRAM並であり、高速動作の期
待できる不揮発性半導体記憶素子である。デバイスの構
造は、選択トランジスタ1つと強誘電体キャパシタ素子
1つ(1トランジスタ/1キャパシタ)、又は選択トラ
ンジスタ2つと強誘電体キャパシタ素子2つで1セルを
構成するのが一般的である。2. Description of the Related Art A conventional non-volatile semiconductor memory device,
The read time of an EPROM, an EEPROM, a flash memory or the like is comparable to that of a DRAM, but the write time is long and high-speed operation cannot be expected. On the other hand, a non-volatile semiconductor storage element including a ferroelectric capacitor element is a non-volatile semiconductor storage element that is comparable to a DRAM in both reading and writing and can be expected to operate at high speed. The structure of the device is generally such that one selection transistor and one ferroelectric capacitor element (one transistor / one capacitor), or one cell is composed of two selection transistors and two ferroelectric capacitor elements.
【0003】強誘電体キャパシタ素子に用いる強誘電体
材料として代表的なものにPb(Zn1-xTix)O3が
あるが、この材料では、駆動電圧が5V程度と高く、ま
た、疲労耐性も悪いという問題がある。これに対し、3
V以下の低電圧駆動が可能であり、疲労特性にも優れた
SrBi2Ta2O9(以下、「SBT」という)あるい
はTaを一部Nbで置換したSrBi2(Ta1-xN
bx)O9が注目され、盛んに検討されている。[0003] Strength is typical to Pb (Zn 1-x Ti x ) O 3 as a ferroelectric material used for the ferroelectric capacitor element, but in this material, a driving voltage is as high as about 5V, also, fatigue There is a problem that resistance is poor. 3
SrBi 2 Ta 2 O 9 (hereinafter referred to as “SBT”), which can be driven at a low voltage of not more than V and has excellent fatigue characteristics, or SrBi 2 (Ta 1 -xN) in which Ta is partially substituted with Nb.
b x ) O 9 has attracted attention and is being actively studied.
【0004】この材料は、MOD法、ゾルゲル法、MO
CVD法、スパッタリング法等のいずれの形成方法にお
いても、通常700〜800℃程度の高温における酸素
含有雰囲気中の熱処理で、強誘電体を結晶化させる必要
がある。[0004] This material is obtained by the MOD method, the sol-gel method, the MO method.
In any of the formation methods such as the CVD method and the sputtering method, it is necessary to crystallize the ferroelectric by a heat treatment in an oxygen-containing atmosphere at a high temperature of usually about 700 to 800 ° C.
【0005】しかしながら、このような高温の酸素含有
雰囲気中での熱処理は、比較的集積度の低い平面型構造
の強誘電体キャパシタ素子ではそれほど問題にならない
ものの、強誘電体メモリセルを高集積化するために不可
欠であるスタック型構造においては、スイッチングトラ
ンジスタの拡散領域上に埋め込まれたポリシリコンプラ
グへのPt等の下部電極を構成する元素の拡散を防止す
るTiNやTaxSi1 -xNy等の拡散バリア膜の酸化が
起こると、プラグと下部電極間が導通しなくなったり、
拡散バリア膜が膨張を起こして剥離してしまうといった
問題が生じる。However, such a heat treatment in a high-temperature oxygen-containing atmosphere is not so problematic in a ferroelectric capacitor element having a relatively low degree of integration in a planar structure. in stacked structure is essential to, TiN and Ta x Si 1 -x N for preventing the diffusion of the elements constituting the lower electrode of Pt or the like into the polysilicon plug buried diffusion region of the switching transistor When oxidation of the diffusion barrier film such as y occurs, conduction between the plug and the lower electrode stops,
There is a problem that the diffusion barrier film expands and peels off.
【0006】このような問題を解決する方法の一つとし
て、拡散バリア膜上に耐酸化性に優れた電極材料を形成
することが有効である。特に、Irは高温の酸素含有雰
囲気中熱処理での耐酸化性に非常に優れた材料であり、
拡散バリア膜やポリシリコンプラグ等の酸化を十分に抑
制することが可能である。このIrを強誘電体キャパシ
タ素子の下部電極として、例えば従来の強誘電体キャパ
シタ素子の構成図である図8に示す構造とすることによ
り、耐熱性あるいは、耐酸化性に優れた強誘電体キャパ
シタ素子を得ることできる。図8において、31はシリ
コン基板、32はポリシリコンプラグ、33はTa1-x
SixNy拡散バリア層、34はIr下部電極、35はS
rBi2Ta2O9膜、36はPt上部電極、37は層間
絶縁膜を示す。As one method for solving such a problem, it is effective to form an electrode material having excellent oxidation resistance on the diffusion barrier film. In particular, Ir is a material that is extremely excellent in oxidation resistance in heat treatment in a high-temperature oxygen-containing atmosphere.
It is possible to sufficiently suppress oxidation of the diffusion barrier film, the polysilicon plug, and the like. By using this Ir as the lower electrode of the ferroelectric capacitor element, for example, by adopting the structure shown in FIG. 8, which is a configuration diagram of a conventional ferroelectric capacitor element, a ferroelectric capacitor excellent in heat resistance or oxidation resistance can be obtained. An element can be obtained. In FIG. 8, 31 is a silicon substrate, 32 is a polysilicon plug, 33 is Ta1 -x.
Si x N y diffusion barrier layer, 34 is Ir lower electrode, 35 is S
An rBi 2 Ta 2 O 9 film, 36 is a Pt upper electrode, and 37 is an interlayer insulating film.
【0007】[0007]
【発明が解決しようとする課題】しかしながら、Irは
酸素の透過を十分に抑制することができるものの、材料
自身は非常に酸化しやすく、SBT膜を結晶化するため
の酸素含有雰囲気中熱処理工程で、0.5μm2〜10
μm2程度のIrO2の析出物がSBT膜上に発生する。
この現象は、SBT膜のグレインサイズが50nm〜2
00nm程度と大きく、しかもモフォロジーが非常に粗
いため、グレインの粒界から酸素が多量に入り込み、そ
の結果、グレイン粒界の部分でIrが強く酸化され、酸
化膨張したIrO2がSBT膜のグレイン粒界と通って
膜表面に析出するために生ずると思われる。However, although Ir can sufficiently suppress the permeation of oxygen, the material itself is very susceptible to oxidation, so that Ir is subjected to a heat treatment in an oxygen-containing atmosphere to crystallize the SBT film. , 0.5 μm 2 to 10
A precipitate of IrO 2 of about μm 2 is generated on the SBT film.
This phenomenon occurs when the grain size of the SBT film is 50 nm to 2 nm.
Since it is as large as about 00 nm and the morphology is very coarse, a large amount of oxygen enters from the grain boundaries of the grains. As a result, Ir is strongly oxidized at the grain boundaries, and the oxidized and expanded IrO 2 becomes the grain grains of the SBT film. It is thought to be caused by deposition on the film surface through the field.
【0008】また、Ir表面を予めIrO2で覆ってお
き、Ir表面の酸化による荒れを押さえる構造としてか
ら、SBT膜を形成することによって、SBT膜の結晶
化時のIrO2の析出を抑えるという方法も考えられる
が、Ir表面を覆ったIrO2が完全に酸化しきれてお
らず、一部に不均一な箇所があると、SBT膜の結晶化
時にそこからIrO2が成長し、析出につながることに
なる。Further, the Ir surface is previously covered with IrO 2 , and the Ir surface is formed to suppress the roughness due to oxidation of the Ir surface. Then, by forming an SBT film, the precipitation of IrO 2 during crystallization of the SBT film is suppressed. Although a method may be considered, IrO 2 covering the Ir surface is not completely oxidized, and if there is a non-uniform portion in part, IrO 2 grows from the SBT film at the time of crystallization, and the SBT film grows. Will be connected.
【0009】一般的にビスマス系層状構造強誘電体膜の
モフォロジーが悪く、IrあるいはIrO2上にビスマ
ス系層状構造強誘電体膜を形成した場合、上述のような
IrO2の析出が発生する。このような析出物によって
強誘電体キャパシタ素子に欠陥が発生し、著しく歩留ま
りが低下することになる。In general, the morphology of a bismuth-based layered ferroelectric film is poor, and when a bismuth-based layered ferroelectric film is formed on Ir or IrO 2 , the above-described precipitation of IrO 2 occurs. Such precipitates cause defects in the ferroelectric capacitor element, which significantly lowers the yield.
【0010】[0010]
【課題を解決するための手段】請求項1に記載の本発明
の強誘電体キャパシタ素子は、Ir膜又はIrO2/I
rの複合膜からなる下部電極及び強誘電体膜及び上部電
極を有するキャパシタ素子において、上記強誘電体膜と
上記下部電極との間に該下部電極の酸化及び析出を防止
する析出防止膜を設けたことを特徴とするものである。According to a first aspect of the present invention, there is provided a ferroelectric capacitor element comprising an Ir film or an IrO 2 / I
In a capacitor element having a lower electrode, a ferroelectric film and an upper electrode comprising a composite film of r, a deposition preventing film for preventing oxidation and deposition of the lower electrode is provided between the ferroelectric film and the lower electrode. It is characterized by having.
【0011】また、請求項2に記載の本発明の強誘電体
キャパシタ素子は、上記析出防止膜が酸化物であること
を特徴とする、請求項1に記載の強誘電体キャパシタ素
子である。Further, the ferroelectric capacitor element according to the present invention according to the second aspect is the ferroelectric capacitor element according to the first aspect, wherein the deposition preventing film is an oxide.
【0012】また、請求項3に記載の本発明の強誘電体
キャパシタ素子は、上記析出防止膜がペロブスカイト型
構造を有することを特徴とする、請求項2に記載の強誘
電体キャパシタ素子。The ferroelectric capacitor element according to a third aspect of the present invention is the ferroelectric capacitor element according to the second aspect, wherein the deposition preventing film has a perovskite structure.
【0013】また、請求項4に記載の本発明の強誘電体
キャパシタ素子は、上記析出防止膜が導電性を有するこ
とを特徴とする、請求項1乃至3のいずれかに記載の強
誘電体キャパシタ素子である。The ferroelectric capacitor element according to the present invention as set forth in claim 4 is characterized in that the deposition preventing film has conductivity. It is a capacitor element.
【0014】また、請求項5に記載の本発明の強誘電体
キャパシタ素子は、上記析出防止膜が、AB1-xNbxO
3、C1-xDxEO3、またはFRuO3(0≦x≦1)に
よって形成され、そのうち、AはPb、Sr、Ba、C
a及びMgを含む群から選択され、BはTi、Zr、H
f、Mn、Fe、Co及びNiを含む群から選択され、
CはY、La及びScを含む群から選択され、DはS
r、Ba、Ca及びMgを含む群から選択され、EはT
i、Hf、Mn、Fe、Co及びNiを含む群から選択
されることを特徴とする、請求項1乃至請求項4のいず
れかに記載の強誘電体キャパシタ素子である。According to a fifth aspect of the present invention, in the ferroelectric capacitor element according to the present invention, the anti-precipitation film is formed of AB 1-x Nb x O
3, C 1-x D x EO 3 or formed by FRuO 3 (0 ≦ x ≦ 1 ),, of which, A is Pb, Sr, Ba, C
a and Mg, B is Ti, Zr, H
selected from the group comprising f, Mn, Fe, Co and Ni;
C is selected from the group comprising Y, La and Sc; D is S
r, Ba, Ca and Mg, wherein E is T
5. The ferroelectric capacitor element according to claim 1, wherein the ferroelectric capacitor element is selected from a group including i, Hf, Mn, Fe, Co, and Ni.
【0015】また、請求項6に記載の本発明の強誘電体
キャパシタ素子は、上記強誘電体膜はビスマス系層状構
造強誘電体膜であることを特徴とする、請求項1乃至請
求項5のいずれかに記載の強誘電体キャパシタ素子であ
る。Further, in the ferroelectric capacitor element according to the present invention, the ferroelectric film is a bismuth-based layered structure ferroelectric film. 3. The ferroelectric capacitor element according to any one of 1. to 1.,
【0016】更に、請求項7に記載の本発明の不揮発性
半導体記憶素子は、半導体基板に形成された選択トラン
ジスタのソース領域又はドレイン領域と、半導体基板及
び選択トランジスタを覆うように形成された層間絶縁膜
に形成されたコンタクトホールに埋設されたコンタクト
プラグ或いは該コンタクトプラグ及び拡散バリア膜を介
して形成される下部電極及び強誘電体膜及び上部電極か
らなる強誘電体キャパシタ素子を備えた不揮発性半導体
素子において、上記強誘電体キャパシタ素子が、請求項
1乃至請求項6のいずれかに記載の強誘電体キャパシタ
であることを特徴とするものである。Further, in the nonvolatile semiconductor memory device according to the present invention, the source region or the drain region of the select transistor formed on the semiconductor substrate and the interlayer formed so as to cover the semiconductor substrate and the select transistor. Nonvolatile comprising a contact plug buried in a contact hole formed in an insulating film or a ferroelectric capacitor element comprising a lower electrode, a ferroelectric film, and an upper electrode formed via the contact plug and a diffusion barrier film In a semiconductor device, the ferroelectric capacitor device is a ferroelectric capacitor according to any one of claims 1 to 6.
【0017】[0017]
【発明の実施の形態】以下、一実施の形態に基づいて、
本発明の強誘電体キャパシタ素子及び不揮発性半導体記
憶素子を詳細に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, based on one embodiment,
The ferroelectric capacitor element and the nonvolatile semiconductor memory element of the present invention will be described in detail.
【0018】図1は本発明の第1の実施例の強誘電体キ
ャパシタの構成図、図2は本発明の第2の実施例の強誘
電体キャパシタの構成図、図3は本発明の不揮発性半導
体記憶素子の製造工程図、図4は本発明の不揮発性半導
体記憶素子の構成図、図5は本発明の第1の実施例での
ウエハ表面に発生した異物個数を示す図、図6本発明の
第2の実施例でのウエハ表面に発生した異物個数を示す
図、図7は本発明の第1の実施例の強誘電体キャパシタ
のヒステリシス特性を示す図である。また、図1乃至図
3において、1はSiO2/Si基板、2、19はIr
膜、3、20析出防止膜(STNO膜)、4、21は強
誘電体膜(SBT膜)、5、22はPt膜、6はIrO
2膜、11はシリコン基板、12は素子分離用絶縁膜、
13、14は不純物拡散層、15はスイッチング用トラ
ンジスタのゲート部、16は第1の層間絶縁膜、17は
ポリシリコンプラグ、18はTaSiN膜、23はTi
O2膜、24は第2の層間絶縁膜、25はドライブ線、
26は第3の層間絶縁膜、27はビット線である。FIG. 1 is a configuration diagram of a ferroelectric capacitor according to a first embodiment of the present invention, FIG. 2 is a configuration diagram of a ferroelectric capacitor according to a second embodiment of the present invention, and FIG. FIG. 4 is a configuration diagram of the nonvolatile semiconductor memory element of the present invention, FIG. 5 is a view showing the number of foreign substances generated on the wafer surface in the first embodiment of the present invention, FIG. FIG. 7 is a diagram showing the number of foreign substances generated on the wafer surface in the second embodiment of the present invention, and FIG. 7 is a diagram showing the hysteresis characteristics of the ferroelectric capacitor of the first embodiment of the present invention. 1 to 3, reference numeral 1 denotes an SiO 2 / Si substrate, and reference numerals 2 and 19 denote Ir.
Films, 3, 20 deposition prevention film (STNO film), 4, 21 are ferroelectric films (SBT film), 5, 22 are Pt films, 6 is IrO
2 film, 11 is a silicon substrate, 12 is an insulating film for element isolation,
13, 14 are impurity diffusion layers, 15 is a gate portion of a switching transistor, 16 is a first interlayer insulating film, 17 is a polysilicon plug, 18 is a TaSiN film, and 23 is Ti
O 2 film, 24 is a second interlayer insulating film, 25 is a drive line,
26 is a third interlayer insulating film, and 27 is a bit line.
【0019】本発明における強誘電体キャパシタあるい
は強誘電体キャパシタを備えた不揮発性半導体記憶素子
に用いる基板1は通常の半導体装置や集積回路等の基板
として使用することのできる基板であれば、特に限定さ
れるものではないが、シリコン基板が望ましく、また、
シリコン基板上になんらかの半導体素子や配線、層間絶
縁膜等が形成されているものであってもよい。The substrate 1 used for the ferroelectric capacitor or the nonvolatile semiconductor memory device provided with the ferroelectric capacitor according to the present invention is not particularly limited as long as it can be used as a substrate for an ordinary semiconductor device or integrated circuit. Although not limited, a silicon substrate is desirable, and
A semiconductor element, a wiring, an interlayer insulating film, or the like may be formed on a silicon substrate.
【0020】本発明の強誘電体キャパシタ素子を形成す
る際、まず、基板1上にIr薄膜からなる下部電極2を
形成する。形成方法は、スパッタリング法、CVD法、
EB蒸着法などを用いる。When forming the ferroelectric capacitor element of the present invention, first, a lower electrode 2 made of an Ir thin film is formed on a substrate 1. The formation method is a sputtering method, a CVD method,
An EB evaporation method or the like is used.
【0021】次に、この下部電極2上に下部電極材料の
析出を防止するための、析出防止膜3を形成する。析出
防止膜3は下部電極2への不均一な酸素の侵入を防止
し、下部電極を均一に酸化させることが要求されるた
め、膜のモフォロジーが平坦且つ緻密である酸化物薄膜
が望ましい。この酸化物薄膜は、直上に形成されるペロ
ブスカイト構造を有する材料である強誘電体の結晶性を
良くし、良好な強誘電特性を引き出すことを必要とする
ので、ペロブスカイト構造の酸化物であることが望まし
い。更には、このペロブスカイト型酸化物は、キャパシ
タに印加された電圧を十分に強誘電体自身に加わるよう
にするために、導電性を有したものが望ましい。Next, a deposition prevention film 3 for preventing deposition of the lower electrode material is formed on the lower electrode 2. Since the deposition prevention film 3 is required to prevent uneven intrusion of oxygen into the lower electrode 2 and uniformly oxidize the lower electrode, an oxide thin film having a flat and dense morphology of the film is desirable. Since the oxide thin film needs to improve the crystallinity of a ferroelectric, which is a material having a perovskite structure formed immediately above, and to draw out good ferroelectric characteristics, the oxide thin film must be an oxide having a perovskite structure. Is desirable. Further, it is desirable that the perovskite oxide has conductivity in order to sufficiently apply the voltage applied to the capacitor to the ferroelectric itself.
【0022】以上の条件を備えた析出防止膜3として
は、例えば、AB1-xNbxO3(0≦x≦1)(AはP
b、Sr、Ba、Ca、Mgの中から選択される。ま
た、BはTi、Zr、Hf、Mn、Fe、Co、Niの
中から選択される。)で表されるもの、または、C1-x
DxEO3(0≦x≦1)(CはY、La、Scの中から
選択される。また、DはSr、Ba、Ca、Mgの中か
ら選択される。また、EはTi、Hf、Mn、Fe、C
o、Niの中から選択される。)で表されるもの、また
は、FRuO3(FはSr、Ba、Ca、Mgの中から
選択される。)が望ましい。For example, AB 1 -x Nb x O 3 (0 ≦ x ≦ 1) (A is P
It is selected from b, Sr, Ba, Ca, and Mg. B is selected from Ti, Zr, Hf, Mn, Fe, Co, and Ni. ) Or C 1-x
D x EO 3 (0 ≦ x ≦ 1) (C is selected from among Y, La, Sc. D is selected from among Sr, Ba, Ca, Mg. E is Ti, Hf, Mn, Fe, C
o or Ni. ) Or FRuO 3 (F is selected from Sr, Ba, Ca, and Mg).
【0023】また、析出防止膜3の膜厚は10nm〜2
00nmであることが望ましい。10nmより薄いと膜
が島状となり、酸素の下部電極2への侵入が不均一とな
るため、Irが不均一に酸化され、IrO2の析出が生
じやすくなる。また、200nmより厚いと、キャパシ
タ部全体の膜厚が厚くなり、微細加工時の加工精度に問
題が生じる。The thickness of the deposition preventing film 3 is 10 nm to 2 nm.
Desirably, it is 00 nm. If the thickness is less than 10 nm, the film becomes island-shaped, and the penetration of oxygen into the lower electrode 2 becomes non-uniform, so that Ir is oxidized non-uniformly and IrO 2 is easily deposited. On the other hand, if the thickness is more than 200 nm, the film thickness of the entire capacitor portion becomes large, and there is a problem in processing accuracy at the time of fine processing.
【0024】その後、析出防止膜3上に強誘電体膜4を
形成する。この強誘電体膜4は、ビスマス系層状構造化
合物であり、例えば、SrBi2(Ta1-xNbx)2O9
(0≦x≦1)、BaBi2Nb2O9、BaBi2Ta2
O9、PbBi2Nb2O9、PbBi2Ta2O9、Bi4T
i3O12、PbBi4Ti4O15、SrBi4Ti4O15、
BaBi4Ti4O15、Sr2Bi4Ti5O18、Ba2Bi
4Ti5O18、Pb2Bi4Ti5O18、Na0.5Bi4.5T
i4O15、K0.5Bi4.5Ti4O15等が挙げられる。この
なかでも、SrBi2(Ta1-xNbx)2O9(0≦x≦
1)が好ましい。これらの強誘電体膜4は上記基板1上
にゾルゲル法、MOD(Metal Organic
Decomposition)法等の塗布成長法及び、
MOCVD法、スパッタリング法、EB蒸着法、レーザ
ーアブレーション法等から選択される方法によって形成
される。Thereafter, a ferroelectric film 4 is formed on the deposition preventing film 3. The ferroelectric film 4 is a bismuth-based layered compound, for example, SrBi 2 (Ta 1-x Nb x ) 2 O 9
(0 ≦ x ≦ 1), BaBi 2 Nb 2 O 9 , BaBi 2 Ta 2
O 9 , PbBi 2 Nb 2 O 9 , PbBi 2 Ta 2 O 9 , Bi 4 T
i 3 O 12 , PbBi 4 Ti 4 O 15 , SrBi 4 Ti 4 O 15 ,
BaBi 4 Ti 4 O 15 , Sr 2 Bi 4 Ti 5 O 18 , Ba 2 Bi
4 Ti 5 O 18, Pb 2 Bi 4 Ti 5 O 18, Na 0.5 Bi 4.5 T
i 4 O 15 , K 0.5 Bi 4.5 Ti 4 O 15 and the like. Among them, SrBi 2 (Ta 1-x Nb x ) 2 O 9 (0 ≦ x ≦
1) is preferred. These ferroelectric films 4 are formed on the substrate 1 by a sol-gel method or MOD (Metal Organic).
(Decomposition) method or the like,
It is formed by a method selected from MOCVD, sputtering, EB evaporation, laser ablation, and the like.
【0025】例えば、塗布成膜法においては、強誘電体
膜4を構成する一部の元素の塩又は金属アルコキシド等
を含む有機溶媒と、他の元素の塩又は金属アルコキシド
等を含む有機溶媒とを混合することによって、原料溶液
を成長し、この原料溶液をスピンコート法等により、一
回の塗布で20〜100nm程度の膜厚で塗布し、10
0〜300℃程度の乾燥工程を行う。その後、500〜
600℃程度の仮焼成熱処理、650〜800℃程度の
強誘電体膜の結晶化を目的とした熱処理を酸素雰囲気
中、酸素窒素混合雰囲気中、或いは窒素雰囲気中で行
う。For example, in the coating film forming method, an organic solvent containing a salt or a metal alkoxide of some of the elements constituting the ferroelectric film 4 and an organic solvent containing a salt or a metal alkoxide of another element are used. Are mixed to form a raw material solution, and this raw material solution is applied in a single application to a film thickness of about 20 to 100 nm by spin coating or the like.
A drying process at about 0 to 300 ° C. is performed. After that, 500 ~
Preliminary heat treatment at about 600 ° C. and heat treatment at about 650 to 800 ° C. for crystallization of the ferroelectric film are performed in an oxygen atmosphere, an oxygen-nitrogen mixed atmosphere, or a nitrogen atmosphere.
【0026】上記強誘電体膜4上に形成される上部電極
5は、Pt、Ir、Ruなどの金属膜または、Ir
O2、RuO2、La1-xSrxCoO3、SrRuO3など
の導電性酸化物膜、又はこれらの複合膜からなる。形成
方法は、スパッタリング法、CVD法、EB蒸着法など
を用いる。The upper electrode 5 formed on the ferroelectric film 4 is made of a metal film such as Pt, Ir, Ru, or the like.
It is made of a conductive oxide film such as O 2 , RuO 2 , La 1-x Sr x CoO 3 , SrRuO 3 , or a composite film thereof. As a forming method, a sputtering method, a CVD method, an EB evaporation method, or the like is used.
【0027】強誘電体キャパシタ素子を上述のような構
成とすれば、析出防止膜3が下部電極2を構成するIr
の不均一な酸化を防止し、IrO2がSBT膜からなる
強誘電体膜4の結晶化熱処理中にSBT膜上に析出する
という現象を抑制することが可能となる。また、下部電
極2は図2に示されるようにIr膜上にIrO2膜が積
層された、IrO2/Irの複合膜であってもよい。If the ferroelectric capacitor element is configured as described above, the deposition preventing film 3 forms the Ir
Can be prevented, and the phenomenon that IrO 2 precipitates on the SBT film during the crystallization heat treatment of the ferroelectric film 4 made of the SBT film can be suppressed. The lower electrode 2 may be an IrO 2 / Ir composite film in which an IrO 2 film is laminated on an Ir film as shown in FIG.
【0028】IrO2/Irの複合膜とすれば、予めI
rO2膜が形成されているため、SBT結晶化時におけ
るIrの酸化による析出を減少させることができ、更に
析出防止膜を設けることにより、効果的にIrO2の析
出を抑制することができる。 (第1の実施例)まず、シリコン基板上に水蒸気を含有
させた酸素雰囲気中で1050℃、40分の熱処理をす
ることにより、膜厚400nmの熱酸化膜(SiO2、
図示せず)を形成した。その後、このSiO2/Si基
板1上にDCマグネトロンスパッタ法により、DCパワ
ーを0.5kW、基板温度を500℃、Arガス圧を
0.6Paとして、膜厚200nmのIr下部電極2を
形成した。次に、このIr下部電極2にSrTi0.9N
b0.1O3(以下、「STNO」という)のゾルゲル溶液
を塗布し、150℃、5分間の乾燥工程、常圧酸素雰囲
気中400℃、10分間の仮焼成を行い、これを2回繰
り返した。その後、常圧酸素雰囲気中600℃、30分
間の結晶化熱処理を行い、膜厚40nmの析出防止膜と
なるSTNO膜3を形成した。If a composite film of IrO 2 / Ir is used,
Since the rO 2 film is formed, precipitation due to oxidation of Ir during SBT crystallization can be reduced. Further, by providing a deposition prevention film, the precipitation of IrO 2 can be effectively suppressed. (First Embodiment) First, a thermal oxide film (SiO 2 , 400 nm thick) having a thickness of 400 nm is formed on a silicon substrate by heat treatment at 1050 ° C. for 40 minutes in an oxygen atmosphere containing water vapor.
(Not shown). Thereafter, an Ir lower electrode 2 having a film thickness of 200 nm was formed on the SiO 2 / Si substrate 1 by DC magnetron sputtering at a DC power of 0.5 kW, a substrate temperature of 500 ° C., and an Ar gas pressure of 0.6 Pa. . Next, SrTi 0.9 N is applied to the Ir lower electrode 2.
A sol-gel solution of b 0.1 O 3 (hereinafter referred to as “STNO”) was applied, and a drying step at 150 ° C. for 5 minutes and a preliminary firing at 400 ° C. for 10 minutes in a normal pressure oxygen atmosphere were repeated twice. . Thereafter, crystallization heat treatment was performed at 600 ° C. for 30 minutes in an atmospheric oxygen atmosphere to form a 40 nm-thick STNO film 3 serving as a deposition prevention film.
【0029】次に、このSTNO膜3上に、強誘電体膜
としてSBT膜のMOD溶液を1層50nm程度塗布
し、250℃、5分間の乾燥工程を行った後、常圧酸素
雰囲気中において、基板温度700℃、30分間の熱処
理により、SBT膜を結晶化させた。この塗布、乾燥、
結晶化の工程を4回繰り返すことによって、膜厚200
nmのSBT膜4を形成した。Next, a MOD solution of an SBT film as a ferroelectric film is applied on the STNO film 3 in a thickness of about 50 nm, and a drying process is performed at 250 ° C. for 5 minutes. The SBT film was crystallized by a heat treatment at a substrate temperature of 700 ° C. for 30 minutes. This application, drying,
By repeating the crystallization process four times, a film thickness of 200
The SBT film 4 of nm was formed.
【0030】上述のような構造の膜について、IrO2
析出抑制効果を調べるために、析出防止膜を形成せず
に、Ir下部電極2直上にSBT膜4を上述の膜と同じ
条件で形成したSBT/Ir構造の試料を作製し、異物
検査機によって6インチウエハ表面の遺物の個数を測定
し、析出防止膜のあるSBT/STNO/Ir構造のも
のと比較した。その結果を図5に示す。SBT/Ir構
造の試料では、異物が各サイズについて200〜300
0個程度の範囲で分布しているのに対して、SBT/S
TNO/Ir構造のものでは、各サイズとも300個以
下となった。発生した異物をEPMA(Electro
n Probe Micro Analysis)によ
り構成元素を分析した結果、IrO2であることが分か
り、Ir下部電極2からの析出であることが確認され
た。したがって、STNO膜3を設けることにより、析
出が抑制されたことが実証された。With respect to the film having the above structure, IrO 2
In order to examine the effect of suppressing deposition, a sample having an SBT / Ir structure in which an SBT film 4 was formed immediately above the Ir lower electrode 2 under the same conditions as the above-described film without forming a deposition prevention film was prepared, and a foreign matter inspection machine was used. The number of relics on the surface of the 6-inch wafer was measured and compared with that of the SBT / STNO / Ir structure having a deposition preventing film. The result is shown in FIG. In the sample of the SBT / Ir structure, the foreign matter is 200 to 300 for each size.
SBT / S
In the case of the TNO / Ir structure, the number was 300 or less for each size. The generated foreign matter is collected by EPMA (Electro
As a result of analyzing constituent elements by n Probe Micro Analysis, it was found that the element was IrO 2 , and it was confirmed that the element was deposited from the Ir lower electrode 2. Therefore, it was demonstrated that the deposition was suppressed by providing the STNO film 3.
【0031】次に、このSBT膜4上にPtを、DCパ
ワーを2kW、基板温度を500℃、Arガス圧を0.
67Paとして、DCマグネトロンスパッタ法により形
成し、更に、公知のドライエッチング法で加工してPt
上部電極5とした。ドライエッチングにはECRエッチ
ャーを用い、使用ガス種はC2F6、CHF3、Cl2の混
合ガスとした。その後、リーク電流の抑制を目的とし
た、常圧酸素雰囲気中における基板温度400℃、30
分間の熱処理を加えた。Next, Pt, DC power of 2 kW, substrate temperature of 500 ° C., and Ar gas pressure of 0.
67 Pa, formed by a DC magnetron sputtering method, and further processed by a known dry etching method to form Pt.
The upper electrode 5 was used. An ECR etcher was used for dry etching, and the gas used was a mixed gas of C 2 F 6 , CHF 3 and Cl 2 . Thereafter, the substrate temperature is set to 400 ° C. and 30 ° C. in an atmospheric oxygen atmosphere for the purpose of suppressing the leakage current.
A minute heat treatment was applied.
【0032】上述の方法で作製した強誘電体キャパシタ
の上部電極面積は1×10-4cm2とした。この強誘電
体キャパシタのヒステリシル特性を図7に示す。強誘電
特性は±3V印加の場合、Pr=13.2μC/c
m2、Ec=45kV/cmであった。また、+3V印
加時のリーク電流密度は5×10-8A/cm2であっ
た。このように、第1の実施例におけるキャパシタは、
ペロブスカイト型構造酸化物であるSTNO膜3上にS
BT膜4が形成されているため、SBT膜4の結晶性が
よく、また、STNO膜3が導電性を有しているため、
キャパシタのPt上部電極5及びIr下部電極2間に加
えられた電圧がほぼすべてSBT膜4に加わり、良好な
強誘電特性が得られる。The upper electrode area of the ferroelectric capacitor manufactured by the above-described method was set to 1 × 10 −4 cm 2 . FIG. 7 shows the hysteresis characteristics of this ferroelectric capacitor. Ferroelectric characteristics: Pr = 13.2 μC / c when ± 3 V is applied
m 2 and Ec = 45 kV / cm. The leakage current density when +3 V was applied was 5 × 10 −8 A / cm 2 . Thus, the capacitor in the first embodiment is
On the STNO film 3, which is a perovskite-type oxide,
Since the BT film 4 is formed, the crystallinity of the SBT film 4 is good, and since the STNO film 3 has conductivity,
Almost all the voltage applied between the Pt upper electrode 5 and the Ir lower electrode 2 of the capacitor is applied to the SBT film 4, and good ferroelectric characteristics can be obtained.
【0033】また、第1の実施例において、析出防止膜
にはSTNOを用いたが、同様にAB1-xNbxO3(0
≦x≦1)(AはPb、Sr、Ba、Ca、Mgの中か
ら選択される。また、BはTi、Zr、Hf、Mn、F
e、Co、Niの中から選択される。)で表されるも
の、または、C1-xDxEO3(0≦x≦1)(CはY、
La、Scの中から選択される。また、DはSr、B
a、Ca、Mgの中から選択される。また、EはTi、
Hf、Mn、Fe、Co、Niの中から選択される。)
で表されるもの、または、FRuO3(FはSr、B
a、Ca、Mgの中から選択される。)でも同様の効果
が得られる。また、SBT膜の代わりに、SrBi
2(Ta1-xNbx)O9(0≦x≦1)でも同様の効果が
得られる。 (第2の実施例)まず、シリコン基板上に水蒸気を含有
させた酸素雰囲気中で1050℃、40分の熱処理をす
ることにより、膜厚400nmの熱酸化膜(SiO2、
図示せず)を形成した。その後、このSiO2/Si基
板1上にDCマグネトロンスパッタ法により、DCパワ
ーを0.5kW、基板温度を500℃、Arガス圧を
0.6Paとして、膜厚200nmの下部電極となるI
r膜2を形成した。Further, in the first embodiment, STNO was used for the deposition prevention film, but AB 1-x Nb x O 3 (0
≦ x ≦ 1 (A is selected from Pb, Sr, Ba, Ca, Mg. B is Ti, Zr, Hf, Mn, F
e, Co, or Ni. ) Or C 1-x D x EO 3 (0 ≦ x ≦ 1) (C is Y,
It is selected from La and Sc. D is Sr, B
a, Ca, or Mg. E is Ti,
It is selected from Hf, Mn, Fe, Co, and Ni. )
Or FRuO 3 (F is Sr, B
a, Ca, or Mg. The same effect can be obtained with (). Also, instead of the SBT film, SrBi
The same effect can be obtained with 2 (Ta 1-x Nb x ) O 9 (0 ≦ x ≦ 1). (Second Embodiment) First, a thermal oxide film (SiO 2 , 400 nm thick) is formed on a silicon substrate by heat treatment at 1050 ° C. for 40 minutes in an oxygen atmosphere containing water vapor.
(Not shown). Then, DC power is set to 0.5 kW, substrate temperature is set to 500 ° C., Ar gas pressure is set to 0.6 Pa on the SiO 2 / Si substrate 1 by DC magnetron sputtering.
An r film 2 was formed.
【0034】次に、このIr下部電極上にDCマグネト
ロンスパッタ法により、DCパワーを0.5kW、基板
温度を500℃、Ar/O2混合ガス圧を0.6Paと
して、膜厚300nmの下部電極となるIrO2膜6を
形成した。Next, a DC power of 0.5 kW, a substrate temperature of 500 ° C., an Ar / O 2 mixed gas pressure of 0.6 Pa, and a lower electrode having a thickness of 300 nm were formed on the Ir lower electrode by DC magnetron sputtering. An IrO 2 film 6 was formed.
【0035】次に、このIrO2膜6上にSTNOのゾ
ルゲル溶液を塗布し、150℃、5分間の乾燥工程、常
圧酸素雰囲気中400℃、10分間の仮焼成を行い、こ
れを2回繰り返した。その後、常圧酸素雰囲気中600
℃、30分間の結晶化熱処理を行い、膜厚40nmのS
TNO膜3を形成した。Next, a sol-gel solution of STNO is applied on the IrO 2 film 6, and a drying step at 150 ° C. for 5 minutes and a preliminary firing at 400 ° C. for 10 minutes in a normal pressure oxygen atmosphere are performed. Repeated. Then, in an atmospheric oxygen atmosphere, 600
Crystallization heat treatment for 30 minutes at 40 ° C.
The TNO film 3 was formed.
【0036】次に、このSTNO膜3上に、強誘電体と
してSBT膜のMOD溶液を1層50nm程度塗布し、
250℃、5分間の乾燥工程を行った後、常圧酸素雰囲
気中において、基板温度700℃、30分間の熱処理に
より、SBT膜を結晶化させた。この塗布、乾燥、結晶
化の工程を4回繰り返すことによって、膜厚200nm
のSBT膜4を形成した。Next, on the STNO film 3, an MOD solution of an SBT film as a ferroelectric material is applied in a thickness of about 50 nm, and
After performing a drying process at 250 ° C. for 5 minutes, the SBT film was crystallized by a heat treatment at a substrate temperature of 700 ° C. for 30 minutes in an atmospheric oxygen atmosphere. By repeating the steps of coating, drying and crystallization four times, a film thickness of 200 nm
Was formed.
【0037】上述のような構造の膜について、IrO2
析出抑制効果を調べるために、析出防止膜を形成せず
に、IrO2膜直上にSBT膜を上述の膜と同じ条件で
形成したSBT/IrO2/Ir構造の試料を作製し、
異物検査機によって6インチウエハ表面の遺物の個数を
測定し、析出防止膜のあるSBT/STNO/IrO2
/Ir構造のものと比較した。その結果を図6に示す。
SBT/IrO2/Ir構造の試料では、異物が各サイ
ズについて200〜2000個程度の範囲で分布してい
るのに対して、SBT/STNO/IrO2/Ir構造
のものでは、各サイズとも200個以下となった。発生
した異物をEPMAにより構成元素を分析した結果、I
rO2であることが分かり、下部電極からの析出である
ことが確認された。したがって、STNO膜3を設ける
ことにより、析出が抑制されたことが実証された。With respect to the film having the above structure, IrO 2
In order to examine the effect of suppressing deposition, a sample having an SBT / IrO 2 / Ir structure in which an SBT film was formed directly on the IrO 2 film under the same conditions as the above-mentioned film without forming a deposition prevention film was prepared.
The number of relics on the surface of the 6-inch wafer is measured by a foreign matter inspection device, and SBT / STNO / IrO 2 with a deposition prevention film
/ Ir structure. FIG. 6 shows the result.
In the sample having the SBT / IrO 2 / Ir structure, foreign matter is distributed in the range of about 200 to 2000 particles for each size, whereas in the sample having the SBT / STNO / IrO 2 / Ir structure, the size is 200 Or less. As a result of analyzing constituent elements of the generated foreign matter by EPMA,
It was found to be rO 2 , which was confirmed to be precipitation from the lower electrode. Therefore, it was demonstrated that the deposition was suppressed by providing the STNO film 3.
【0038】次に、このSBT膜4上にPtを、DCパ
ワーを2kW、基板温度を500℃、Arガス圧を0.
67Paとして、DCマグネトロンスパッタ法により形
成し、更に、公知のドライエッチング法で加工して上部
Pt電極5とした。ドライエッチングにはECRエッチ
ャーを用い、使用ガス種はC2F6、CHF3、Cl2の混
合ガスとした。その後、リーク電流の抑制を目的とし
た、常圧酸素雰囲気中における基板温度400℃、30
分間の熱処理を加えた。Next, Pt, DC power of 2 kW, substrate temperature of 500 ° C., and Ar gas pressure of 0.2 μm are formed on the SBT film 4.
The upper Pt electrode 5 was formed by a DC magnetron sputtering method at 67 Pa and further processed by a known dry etching method. An ECR etcher was used for dry etching, and the gas used was a mixed gas of C 2 F 6 , CHF 3 and Cl 2 . Thereafter, the substrate temperature is set to 400 ° C. and 30 ° C. in an atmospheric oxygen atmosphere for the purpose of suppressing the leakage current.
A minute heat treatment was applied.
【0039】上述の方法で作製した強誘電体キャパシタ
の上部電極面積は1×10-4cm2とした。強誘電特性
は±3V印加の場合、Pr=13.2μC/cm2、E
c=45kV/cmであった。また、+3V印加時のリ
ーク電流密度は5×10-8A/cm2であった。このよ
うに、第1の実施例におけるキャパシタは、ペロブスカ
イト型構造酸化物であるSTNO膜3上にSBT膜4が
形成されているため、SBT膜の結晶性がよく、また、
STNO膜3が導電性を有しているため、キャパシタの
Pt上部電極及びIrO2/Ir下部電極間に加えられ
た電圧がほぼすべてSBT膜4に加わり、良好な強誘電
特性が得られる。The area of the upper electrode of the ferroelectric capacitor manufactured by the above method was set to 1 × 10 −4 cm 2 . The ferroelectric characteristics were as follows: when applying ± 3 V, Pr = 13.2 μC / cm 2 , E
c = 45 kV / cm. The leakage current density when +3 V was applied was 5 × 10 −8 A / cm 2 . As described above, in the capacitor according to the first embodiment, since the SBT film 4 is formed on the STNO film 3 which is a perovskite-type oxide, the SBT film has good crystallinity.
Since the STNO film 3 has conductivity, almost all of the voltage applied between the Pt upper electrode and the IrO 2 / Ir lower electrode of the capacitor is applied to the SBT film 4, and good ferroelectric characteristics can be obtained.
【0040】また、第1の実施例において、析出防止膜
にはSTNOを用いたが、同様にAB1-xNbxO3(0
≦x≦1)(AはPb、Sr、Ba、Ca、Mgの中か
ら選択される。また、BはTi、Zr、Hf、Mn、F
e、Co、Niの中から選択される。)で表されるも
の、または、C1-xDxEO3(0≦x≦1)(CはY、
La、Scの中から選択される。また、DはSr、B
a、Ca、Mgの中から選択される。また、EはTi、
Hf、Mn、Fe、Co、Niの中から選択される。)
で表されるもの、または、FRuO3(FはSr、B
a、Ca、Mgの中から選択される。)でも同様の効果
が得られる。また、SBT膜の代わりに、SrBi
2(Ta1-xNbx)O9(0≦x≦1)でも同様の効果が
得られる。 (第3の実施例)まず、図3(a)に示すように、スイ
ッチング用トランジスタを公知のMOSFET形成工程
により形成し、NSG(Non−doped Silc
ateGlass)から成る第1の層間絶縁膜16で覆
った後、スイッチング用トランジスタのソース又はドレ
イン領域となる不純物拡散層13上に公知のフォトリソ
グラフィ法とドライエッチング法を用いてコンタクトホ
ールを形成し、不純物拡散したポリシリコンをコンタク
トホールに埋め込んだ後、公知のCMP(Chemic
al Mechanical Polishing)法
により、第1の層間絶縁膜16とポリシリコンプラグ1
7表面を平坦化した。尚、図3において、11はシリコ
ン基板、12は素子分離用絶縁膜、14がスイッチング
用トランジスタのソース又はドレイン領域となる不純物
拡散層、15はスイッチング用トランジスタのゲート部
を示す。Further, in the first embodiment, STNO was used for the deposition prevention film, but AB 1-x Nb x O 3 (0
≦ x ≦ 1 (A is selected from Pb, Sr, Ba, Ca, Mg. B is Ti, Zr, Hf, Mn, F
e, Co, or Ni. ) Or C 1-x D x EO 3 (0 ≦ x ≦ 1) (C is Y,
It is selected from La and Sc. D is Sr, B
a, Ca, or Mg. E is Ti,
It is selected from Hf, Mn, Fe, Co, and Ni. )
Or FRuO 3 (F is Sr, B
a, Ca, or Mg. The same effect can be obtained with (). Also, instead of the SBT film, SrBi
The same effect can be obtained with 2 (Ta 1-x Nb x ) O 9 (0 ≦ x ≦ 1). (Third Embodiment) First, as shown in FIG. 3A, a switching transistor is formed by a known MOSFET forming process, and an NSG (Non-doped Silicon) is formed.
After covering with a first interlayer insulating film 16 made of ateGlass, a contact hole is formed on the impurity diffusion layer 13 serving as a source or drain region of the switching transistor by using a known photolithography method and a dry etching method. After the impurity-doped polysilicon is buried in the contact hole, a known CMP (Chemic) is used.
The first interlayer insulating film 16 and the polysilicon plug 1 are formed by an Al Mechanical Polishing method.
7 surfaces were flattened. In FIG. 3, reference numeral 11 denotes a silicon substrate, 12 denotes an element isolation insulating film, 14 denotes an impurity diffusion layer serving as a source or drain region of the switching transistor, and 15 denotes a gate of the switching transistor.
【0041】次に、拡散バリア膜となるTaxSi1-xN
y(0.2≦x≦1、0≦y≦1、以下「TaSiN」
とする)膜18を公知のスパッタリング法により膜厚5
0nm形成した後、第1の実施例と同様に、下部電極と
なるIr膜19、析出防止膜となるSTNO膜20、S
BT膜21、上部電極となるPt膜22を順次それぞれ
200nm、40nm、200nm、100nmの膜厚
のとなるように形成した。Next, Ta x Si 1-x N to be a diffusion barrier film
y (0.2 ≦ x ≦ 1, 0 ≦ y ≦ 1, hereinafter “TaSiN”
The film 18 has a thickness of 5 by a known sputtering method.
After the formation of 0 nm, the Ir film 19 serving as the lower electrode, the STNO film 20 serving as the deposition preventing film,
A BT film 21 and a Pt film 22 serving as an upper electrode were sequentially formed to have a thickness of 200 nm, 40 nm, 200 nm, and 100 nm, respectively.
【0042】次に、公知のフォトリソグラフィ法とドラ
イエッチング法を用いて、Pt膜22を1.7μm角の
大きさに加工した。その後、リーク電流特性の安定化の
ための常圧酸素雰囲気中における基板温度400℃、3
0分間の熱処理を加えた。Next, the Pt film 22 was processed to have a size of 1.7 μm square using known photolithography and dry etching. Then, at a substrate temperature of 400 ° C. in a normal pressure oxygen atmosphere for stabilizing the leak current characteristic,
A 0 minute heat treatment was applied.
【0043】次に、SBT膜21、STNO膜20、I
r膜19及びTaSiN膜18を公知のフォトリソグラ
フィ法とドライエッチング法を用いて、2.0μm角の
大きさに加工して、図3(b)に示したような形状とし
た。ドライエッチングには、ECRエッチャーを用い、
使用したガス種はSBT膜21、STNO膜20がAr
/Cl2/CF4の混合ガス、Ir膜19がC2F6/CH
F3/Cl2の混合ガス、TaSiN膜18がCl2/C2
F6の混合ガスとした。Next, the SBT film 21, STNO film 20, I
The r film 19 and the TaSiN film 18 were processed into a size of 2.0 μm square by using a known photolithography method and a dry etching method to obtain a shape as shown in FIG. 3B. Use ECR etcher for dry etching,
The gas type used was SBT film 21 and STNO film 20 of Ar.
/ Cl 2 / CF 4 mixed gas, Ir film 19 is C 2 F 6 / CH
The mixed gas of F 3 / Cl 2 and the TaSiN film 18 are formed of Cl 2 / C 2
A mixed gas of F 6 was used.
【0044】次に、膜厚30nmのTiO2バリア絶縁
膜23を公知のスパッタ法を用いて形成し、続いて、第
2の層間絶縁膜24として膜厚150nmのシリコン酸
化膜を公知のCVD法にて形成し、その後、Pt膜22
上の第2の層間絶縁膜24に公知のフォトリソグラフィ
法とドライエッチング法を用いて、1.2μm角のコン
タクトホールを形成し、図3(c)に示されるような構
造とした。Next, a 30 nm-thick TiO 2 barrier insulating film 23 is formed by a known sputtering method, and then a 150 nm-thick silicon oxide film is formed as a second interlayer insulating film 24 by a known CVD method. And then the Pt film 22
A contact hole of 1.2 μm square was formed in the upper second interlayer insulating film 24 by using a known photolithography method and a dry etching method, to obtain a structure as shown in FIG.
【0045】次に、図3(d)に示されるように、膜厚
400nmのAl膜を形成し、公知のフォトリソグラフ
ィ法とドライエッチング法を用いて加工してドライブ線
25とした後、常圧窒素雰囲気中で、400℃で30分
間の熱処理を行い、電極界面を安定化させた。その後、
公知のCVD法を用いて第3の層間絶縁膜26を形成し
て、公知のフォトリソグラフィ法とドライエッチング法
を用いて、スイッチング用トランジスタのもう一方の不
純物拡散領域14上へのコンタクトホールを形成し、図
4に示したように、公知のAl配線技術を用いてビット
線27を形成して、強誘電体キャパシタを備えた不揮発
性半導体記憶素子を完成した。Next, as shown in FIG. 3D, an Al film having a thickness of 400 nm is formed, and is processed by a known photolithography method and a dry etching method to form a drive line 25. Heat treatment was performed at 400 ° C. for 30 minutes in a pressure nitrogen atmosphere to stabilize the electrode interface. afterwards,
A third interlayer insulating film 26 is formed using a known CVD method, and a contact hole is formed on the other impurity diffusion region 14 of the switching transistor using a known photolithography method and a dry etching method. Then, as shown in FIG. 4, the bit line 27 was formed by using a known Al wiring technique, and a nonvolatile semiconductor memory device having a ferroelectric capacitor was completed.
【0046】このようにして作製した強誘電体メモリセ
ルの強誘電特性を測定したところ、印加電圧が±3Vで
Pr=10.5μC/cm2、Ec=45kV/cm2と
いう値が得られており、強誘電体キャパシタとして十分
な動作が確認された。When the ferroelectric characteristics of the ferroelectric memory cell manufactured in this manner were measured, values of Pr = 10.5 μC / cm 2 and Ec = 45 kV / cm 2 were obtained at an applied voltage of ± 3 V. As a result, sufficient operation as a ferroelectric capacitor was confirmed.
【0047】次に、強誘電体メモリセルのリーク電流密
度を測定した。印加電圧が+3Vでのリーク電流密度
は、5×10-8cm2であり、また、印加電圧が+10
Vでも絶縁破壊が起こっていないことから、強誘電体キ
ャパシタとして十分な特性が確認された。Next, the leak current density of the ferroelectric memory cell was measured. The leak current density at an applied voltage of +3 V is 5 × 10 −8 cm 2 , and the applied voltage is +10
Since no dielectric breakdown occurred at V, sufficient characteristics as a ferroelectric capacitor were confirmed.
【0048】また、実施例において拡散バリア膜はTa
xSi1-xNyを用いているが、一般にGxSi1-xNy,G
xAl1-xNy,GNz(0.2≦x≦1、0≦y≦1、0
≦z≦1)を用いてもよい。ここで、GはTi、Zr、
Hf、V、Nb、Ta、Cr、Mo、W、Ru、Os、
Co、Rh、Ir、Ni、Pb、Ptの中から選択され
るものとする。また、強誘電体キャパシタの下部電極は
Irであったが、IrO2/Ir複合膜でもよい。In the embodiment, the diffusion barrier film is made of Ta.
Although x Si 1-x N y is used, G x Si 1-x N y , G
x Al 1-x N y , GN z (0.2 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0
≤ z ≤ 1). Where G is Ti, Zr,
Hf, V, Nb, Ta, Cr, Mo, W, Ru, Os,
It shall be selected from Co, Rh, Ir, Ni, Pb, and Pt. In addition, although the lower electrode of the ferroelectric capacitor is made of Ir, it may be made of an IrO 2 / Ir composite film.
【0049】また、第3の実施例において、析出防止膜
にはSTNOを用いたが、同様にAB1-xNbxO3(0
≦x≦1)(AはPb、Sr、Ba、Ca、Mgの中か
ら選択される。また、BはTi、Zr、Hf、Mn、F
e、Co、Niの中から選択される。)で表されるも
の、または、C1-xDxEO3(0≦x≦1)(CはY、
La、Scの中から選択される。また、DはSr、B
a、Ca、Mgの中から選択される。また、EはTi、
Hf、Mn、Fe、Co、Niの中から選択される。)
で表されるもの、または、FRuO3(FはSr、B
a、Ca、Mgの中から選択される。)でも同様の効果
が得られる。また、SBT膜の代わりに、SrBi
2(Ta1-xNbx)O9(0≦x≦1)でも同様の効果が
得られる。Further, in the third embodiment, STNO was used for the deposition prevention film, but AB 1-x Nb x O 3 (0
≦ x ≦ 1 (A is selected from Pb, Sr, Ba, Ca, Mg. B is Ti, Zr, Hf, Mn, F
e, Co, or Ni. ) Or C 1-x D x EO 3 (0 ≦ x ≦ 1) (C is Y,
It is selected from La and Sc. D is Sr, B
a, Ca, or Mg. E is Ti,
It is selected from Hf, Mn, Fe, Co, and Ni. )
Or FRuO 3 (F is Sr, B
a, Ca, or Mg. The same effect can be obtained with (). Also, instead of the SBT film, SrBi
The same effect can be obtained with 2 (Ta 1-x Nb x ) O 9 (0 ≦ x ≦ 1).
【0050】第3の実施例の比較例として、上記強誘電
体メモリセルにおける強誘電体において、析出防止膜を
設けていない構造としたものも作製した。これら析出防
止膜を設けた強誘電体メモリセルと設けない強誘電体メ
モリセルとをそれぞれ1000個強誘電特性を測定し、
欠陥などで特性が測定できなかったセルの割合を比較し
た。その結果、析出防止膜を設けないメモリセルでは、
強誘電特性が測定できなかったセルが325個であった
のに対し、析出防止膜を設けたセルでは12個であっ
た。このように析出防止膜によってIrO2の析出が抑
えられ、セルの欠陥が減少する効果が得られた。As a comparative example of the third embodiment, a ferroelectric memory cell of the above-described ferroelectric memory cell having a structure without a deposition preventing film was also manufactured. The ferroelectric characteristics of each of the 1000 ferroelectric memory cells provided with these deposition prevention films and the ferroelectric memory cells not provided were measured,
The proportion of cells whose characteristics could not be measured due to defects or the like was compared. As a result, in a memory cell without a deposition prevention film,
The number of cells in which the ferroelectric characteristics could not be measured was 325, whereas the number of cells provided with the deposition prevention film was 12. As described above, the effect of suppressing the deposition of IrO 2 by the deposition preventing film and reducing cell defects was obtained.
【0051】[0051]
【発明の効果】以上、詳細に説明したように、本発明を
用いることに、IrO2の析出を抑制し、不揮発性半導
体記憶素子の歩留まりを向上させる。As described in detail above, the use of the present invention suppresses the precipitation of IrO 2 and improves the yield of the nonvolatile semiconductor memory element.
【0052】また、本発明のように析出防止膜を酸化物
にすることにより、より下部電極への不均一な酸素の侵
入を防止することができる。Further, by using an oxide for the deposition prevention film as in the present invention, it is possible to prevent more uniform intrusion of oxygen into the lower electrode.
【0053】また、本発明のように析出防止膜がペロブ
スカイト構造を有することにより、強誘電体膜の結晶性
を良くし、良好な強誘電特性を引き出すことができる。Further, since the precipitation preventing film has a perovskite structure as in the present invention, the crystallinity of the ferroelectric film can be improved and good ferroelectric characteristics can be obtained.
【0054】また、本発明のように析出防止膜を導電性
を有する膜とすることにより、キャパシタ電極に印加さ
れた電圧を十分に強誘電体膜自身に加わるようにするこ
とができる。Further, by using a conductive film as the deposition prevention film as in the present invention, the voltage applied to the capacitor electrode can be sufficiently applied to the ferroelectric film itself.
【図1】本発明の第1の実施例の強誘電体キャパシタの
構成図である。FIG. 1 is a configuration diagram of a ferroelectric capacitor according to a first embodiment of the present invention.
【図2】本発明の第2の実施例の強誘電体キャパシタの
構成図である。FIG. 2 is a configuration diagram of a ferroelectric capacitor according to a second embodiment of the present invention.
【図3】本発明の不揮発性半導体記憶素子の製造工程図
である。FIG. 3 is a manufacturing process diagram of the nonvolatile semiconductor memory element of the present invention.
【図4】本発明の不揮発性半導体記憶素子の構成図であ
る。FIG. 4 is a configuration diagram of a nonvolatile semiconductor memory element of the present invention.
【図5】本発明の第1の実施例でのウエハ表面に発生し
た異物個数を示す図である。FIG. 5 is a diagram showing the number of foreign substances generated on the wafer surface in the first embodiment of the present invention.
【図6】本発明の第2の実施例でのウエハ表面に発生し
た異物個数を示す図である。FIG. 6 is a diagram showing the number of foreign substances generated on the wafer surface according to the second embodiment of the present invention.
【図7】本発明の第1の実施例の強誘電体キャパシタの
ヒステリシス特性を示す図である。FIG. 7 is a diagram showing a hysteresis characteristic of the ferroelectric capacitor according to the first embodiment of the present invention.
【図8】従来の強誘電体キャパシタの構成図である。FIG. 8 is a configuration diagram of a conventional ferroelectric capacitor.
1 SiO2/Si基板 2、19 Ir膜 3、20 STNO膜 4、21 SBT膜 5、22 Pt膜 6 IrO2膜 11 シリコン基板 12 素子分離用絶縁膜 13、14 不純物拡散層 15 スイッチング用トランジスタのゲート部 16 第1の層間絶縁膜 17 ポリシリコンプラグ 18 TaSiN膜 23 TiO2膜 24 第2の層間絶縁膜 25 ドライブ線 26 第3の層間絶縁膜 27 ビット線1 SiO 2 / Si substrate 2, 19 Ir film 3, 20 STNO film 4 and 21 SBT film 5 and 22 Pt film 6 IrO 2 film 11 a silicon substrate 12 for element isolation insulating films 13 and 14 the impurity diffusion layer 15 of the switching transistor Gate part 16 First interlayer insulating film 17 Polysilicon plug 18 TaSiN film 23 TiO 2 film 24 Second interlayer insulating film 25 Drive line 26 Third interlayer insulating film 27 Bit line
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/788 29/792 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI theme coat ゛ (Reference) H01L 29/788 29/792
Claims (7)
なる下部電極及び強誘電体膜及び上部電極を有するキャ
パシタ素子において、上記強誘電体膜と上記下部電極と
の間に該下部電極の酸化及び析出を防止する析出防止膜
を設けたことを特徴とする強誘電体キャパシタ素子。1. A capacitor element having a lower electrode, a ferroelectric film, and an upper electrode comprising an Ir film or an IrO 2 / Ir composite film, wherein the lower electrode is disposed between the ferroelectric film and the lower electrode. A ferroelectric capacitor element comprising a deposition preventing film for preventing oxidation and deposition.
徴とする、請求項1に記載の強誘電体キャパシタ素子。2. The ferroelectric capacitor element according to claim 1, wherein said deposition prevention film is an oxide.
を有することを特徴とする、請求項2に記載の強誘電体
キャパシタ素子。3. The ferroelectric capacitor element according to claim 2, wherein said precipitation preventing film has a perovskite structure.
特徴とする、請求項1乃至3のいずれかに記載の強誘電
体キャパシタ素子。4. The ferroelectric capacitor element according to claim 1, wherein said deposition prevention film has conductivity.
C1-xDxEO3、またはFRuO3(0≦x≦1)によっ
て形成され、そのうち、 AはPb、Sr、Ba、Ca及びMgを含む群から選択
され、 BはTi、Zr、Hf、Mn、Fe、Co及びNiを含
む群から選択され、 CはY、La及びScを含む群から選択され、 DはSr、Ba、Ca及びMgを含む群から選択され、 EはTi、Hf、Mn、Fe、Co及びNiを含む群か
ら選択されることを特徴とする、請求項1乃至請求項4
のいずれかに記載の強誘電体キャパシタ素子。5. The method according to claim 1, wherein the deposition preventing film is formed of AB 1 -x Nb x O 3 ,
Formed by C 1-x D x EO 3 or FRuO 3, (0 ≦ x ≦ 1), of which, A is selected from the group comprising Pb, Sr, Ba, Ca and Mg, B is Ti, Zr, Hf , Mn, Fe, Co and Ni, C is selected from the group containing Y, La and Sc, D is selected from the group containing Sr, Ba, Ca and Mg, E is Ti, Hf , Mn, Fe, Co and Ni are selected from the group comprising:
The ferroelectric capacitor element according to any one of the above.
誘電体膜であることを特徴とする、請求項1乃至請求項
5のいずれかに記載の強誘電体キャパシタ素子。6. The ferroelectric capacitor element according to claim 1, wherein said ferroelectric film is a bismuth-based layered structure ferroelectric film.
タのソース領域又はドレイン領域と、半導体基板及び選
択トランジスタを覆うように形成された層間絶縁膜に形
成されたコンタクトホールに埋設されたコンタクトプラ
グ或いは該コンタクトプラグ及び拡散バリア膜を介して
形成される下部電極及び強誘電体膜及び上部電極からな
る強誘電体キャパシタ素子を備えた不揮発性半導体素子
において、上記強誘電体キャパシタ素子が、請求項1乃
至請求項6のいずれかに記載の強誘電体キャパシタであ
ることを特徴とする不揮発性半導体記憶素子。7. A contact plug buried in a contact hole formed in a source region or a drain region of a select transistor formed in a semiconductor substrate and an interlayer insulating film formed so as to cover the semiconductor substrate and the select transistor. A nonvolatile semiconductor device comprising a ferroelectric capacitor element comprising a lower electrode, a ferroelectric film and an upper electrode formed via a contact plug and a diffusion barrier film, wherein the ferroelectric capacitor element is A nonvolatile semiconductor memory device, comprising the ferroelectric capacitor according to claim 6.
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---|---|---|---|
JP11118972A JP2000311989A (en) | 1999-04-27 | 1999-04-27 | Ferroelectric capacitor element and nonvolatile semiconductor memory element |
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JP (1) | JP2000311989A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100393209B1 (en) * | 2001-01-18 | 2003-07-31 | 삼성전자주식회사 | A method for formation of semiconductor capacitor having Ta2O5 film as dielectric layer |
-
1999
- 1999-04-27 JP JP11118972A patent/JP2000311989A/en active Pending
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KR100393209B1 (en) * | 2001-01-18 | 2003-07-31 | 삼성전자주식회사 | A method for formation of semiconductor capacitor having Ta2O5 film as dielectric layer |
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