KR100498608B1 - Method for forming ferroelectric capacitor - Google Patents
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Abstract
본 발명은 LNO계 하부전극 재료를 도입함으로써 BLT 강유전체 박막의 결정화 열처리 온도를 낮추고 BLT 강유전체 박막의 a축 또는 c축의 배향성을 증진시킴으로써, BLT 강유전체 캐패시터의 전극용량 및 전기적 특성 향상을 기할 수 있는 강유전체 캐패시터 제조 방법을 제공하기 위한 것으로서, 이를 위해 본 발명은 반도체 기판 상에 소정의 절연구조 및 도전구조의 하부층을 형성하는 단계; 상기 하부층 전면에 LNO계의 하부전극용 도전막과 BixLayTi3O12(x는 3.1 내지 3.6, y는 0.4 내지 0.9) 강유전체 박막 및 상부전극용 도전막을 적층하는 단계; 및상기 상부전극용 도전막과 상기 BixLayTi3O12 강유전체 박막 및 상기 하부전극용 도전막을 선택적으로 패터닝하여 LNO계의 하부전극/ BixLayTi3O12 강유전체 박막/상부전극 단계 적층된 캐패시터를 형성하는 단계를 포함하는 강유전체 캐패시터 제조 방법을 제공한다.The present invention provides a ferroelectric capacitor capable of lowering the crystallization heat treatment temperature of a BLT ferroelectric thin film by introducing an LNO-based lower electrode material and improving the orientation of the a-axis or the c-axis of the BLT ferroelectric thin film, thereby improving the electrode capacity and electrical characteristics of the BLT ferroelectric capacitor. In order to provide a manufacturing method, the present invention comprises the steps of forming a lower layer of a predetermined insulating structure and a conductive structure on a semiconductor substrate; Stacking an LNO-based lower electrode conductive film and a Bi x La y Ti 3 O 12 (x is 3.1 to 3.6, y is 0.4 to 0.9) ferroelectric thin film and an upper electrode conductive film on the entire lower layer; And selectively patterning the upper electrode conductive film, the Bi x La y Ti 3 O 12 ferroelectric thin film, and the lower electrode conductive film, to form an LNO-based lower electrode / Bi x La y Ti 3 O 12 ferroelectric thin film / upper electrode step. It provides a ferroelectric capacitor manufacturing method comprising the step of forming a stacked capacitor.
Description
본 발명은 강유전체 캐패시터 제조 방법에 관한 것으로, 더욱 상세하게는 BLT 강유전체 캐패시터 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a ferroelectric capacitor, and more particularly, to a method of manufacturing a BLT ferroelectric capacitor.
반도체 장치에서 집적도가 높아짐에 따라 좁은 공간에서 높은 전극용량을 갖고 누설전류의 영향이 적어 전기적 특성이 우수한 캐패시터가 필요하게 되었다. As the degree of integration in semiconductor devices increases, capacitors with high electrical characteristics in a narrow space and less influence of leakage current are required.
이를 위해 SBT(SrxBiyTi3O12(x는 0.7 내지 0.9, y는 2.2 내지 2.6)) 또는 SBTN(SrxBiy(TaiNbj)2O9(x는 0.7 내지 0.9, y는 2.2 내지 2.6, i는 0.6 내지 0.9, j는 0.1 내지 0.4)) 등의 비스무스 층상 구조(Bi-layered perovskite)의 강유전체 박막을 사용하게 되었다. 또한, 전기적 특성이 우수한 Pt 등을 전극물질로 사용하게 되었다.For this purpose SBT (Sr x Bi y Ti 3 O 12 (x is 0.7 to 0.9, y is 2.2 to 2.6)) or SBTN (Sr x Bi y (Ta i Nb j ) 2 O 9 (x is 0.7 to 0.9, y Is a bi-layered perovskite (Bi-layered perovskite) thin film (2.2 to 2.6, i is 0.6 to 0.9, j is 0.1 to 0.4)). In addition, Pt, which has excellent electrical characteristics, is used as an electrode material.
한편, SBT(N) 강유전체는 양호한 박막피로 특성과 분극포화 특성을 가지나, 결정구조가 복잡하기 때문에 표면이 평탄한 막을 얻기가 힘들며, 결정화 온도가 높은 문제가 발생한다.On the other hand, SBT (N) ferroelectrics have good thin film fatigue characteristics and polarization saturation characteristics, but due to the complicated crystal structure, it is difficult to obtain a flat surface film and high crystallization temperature.
이러한 문제를 해결하기 위해, SBT(N) 보다 분극 값이 크고, 결정화 온도가 낮아 상대적으로 신뢰성이 높은 BLT(BixLayTi3O12(x는 3.1 내지 3.6, y는 0.4 내지 0.9))를 이용한 강유전체 박막이 활발히 연구되고 있다.In order to solve this problem, BLT (Bi x La y Ti 3 O 12 (x is 3.1 to 3.6, y is 0.4 to 0.9)) having higher polarization value and lower crystallization temperature than SBT (N) is relatively reliable. Ferroelectric thin films have been actively studied.
일반적으로 비스무스 층상구조의 강유전체는 c축 보다 a축 또는 b축 방향의 분극값이 크다. In general, the bismuth layered ferroelectric has a larger polarization value in the a-axis or b-axis direction than the c-axis.
특히, BLT의 경우 의사사방정계(Pseudo-orthorhombic) 즉, a = 5.411Å, b = 5.448Å, c= 32.38Å인 결정구조를 갖으며, a축 또는 b축 방향의 분극값은 50μC/㎠로 매우 큰 반면, c축 방향의 분극값은 4μC/㎠로 매우 작다( LANDOLT-BRNSTEIN Numerical Data and Functional Relationships in Science and Technology, New Series Group Ш, Vol. 16 (Ferroelectrics and Related Substances), Subvolume a: Oxides edited by T. Mitsui & S. Nomura (Springer-Verlag Berlin Heidelberg New York 1981), pp.237 참조).In particular, BLT has a pseudo-orthorhombic crystal structure, that is, a = 5.411 ms, b = 5.448 ms, c = 32.38 ms, and the polarization value in the a-axis or b-axis direction is 50 μC / cm 2. While very large, the polarization value in the c-axis direction is very small, 4 μC / cm 2 (LANDOLT-BRNSTEIN Numerical Data and Functional Relationships in Science and Technology, New Series Group Ш, Vol. 16 (Ferroelectrics and Related Substances), Subvolume a: Oxides edited by T. Mitsui & S. Nomura (Springer-Verlag Berlin Heidelberg New York 1981), pp. 237).
따라서, 분극값이 증가된 BLT 강유전체 박막을 얻기 위해서는 c축 배향성은 억제하고, a축 또는 b축 배향성을 향상시켜야 한다.Therefore, in order to obtain a BLT ferroelectric thin film with increased polarization value, c-axis orientation should be suppressed and a-axis or b-axis orientation should be improved.
한편, 통상적으로 강유전체 캐패시터의 하부전극재료로 IrO2/Ir 또는 RuO2/Ru를 사용하는데, 상층인 IrO2 또는 RuO2의 산화물 전극은 강유전체 결정화 및 회복열처리 공정 시 플러그의 산화방지를 위한 산소확산방지막 역할을 하며, 하층인 Ir 또는 Ru는 강유전체막 결정화 및 회복열처리 시 IrO2 또는 RuO2가 일부 열분해(Thermal decomposition)되어 발생하는 산소를 트래핑(Trapping)하는 역할을 한다.Meanwhile, IrO 2 / Ir or RuO 2 / Ru is commonly used as a lower electrode material of a ferroelectric capacitor. An oxide electrode of IrO 2 or RuO 2 , which is an upper layer, has oxygen diffusion to prevent oxidation of a plug during ferroelectric crystallization and recovery heat treatment. The lower layer Ir or Ru plays a role of trapping oxygen generated by thermal decomposition of IrO 2 or RuO 2 during ferroelectric film crystallization and recovery heat treatment.
그런데, IrO2/Ir 또는 RuO2/Ru 만으로는 강유전체 특성 향상을 기대할 수가 없다.By the way, it is impossible to improve ferroelectric properties only with IrO 2 / Ir or RuO 2 / Ru.
이러한 문제점을 해결하기 위해 Pt/IrO2/Ir 또는 Pt/RuO2/Ru 구조와 같이 Pt층을 추가하여 형성하는 방법을 이용한다.To solve this problem, a method of forming a Pt layer such as a Pt / IrO 2 / Ir or Pt / RuO 2 / Ru structure is used.
입방정계(Cubic)구조로서 a = 3.92Å인 Pt 및 정방정계(Tetragonal)구조로서 a = 4.498Å, b = 3.154Å인 IrO2 하부전극은 Pt가 무배향성(1,1,1)이고 IrO2가 a축 배향성(2,0,0)을 갖는다.Pt with cubic structure a = 3.92Å and IrO 2 bottom electrode with tetragonal structure a = 4.498Å, b = 3.154Å, Pt is non-oriented (1,1,1) and IrO 2 Has a-axis orientation (2,0,0).
도 3은 IrO2 하부전극 상의 BLT 강유전체 박막의 X선 회절 패턴이다.3 is an X-ray diffraction pattern of a BLT ferroelectric thin film on an IrO 2 bottom electrode.
또한, 도 4는 Pt/BLT/Pt(AA)와 Pt/BLT/IrO2(BB) 구조에서의 BLT 강유전체 박막의 분극 특성을 나타낸다.4 shows polarization characteristics of BLT ferroelectric thin films in Pt / BLT / Pt (AA) and Pt / BLT / IrO 2 (BB) structures.
도 3 및 도 4를 참조하면, 도 3은 IrO2 하부층 상의 BLT 강유전체 박막과 Pt계 하부층 상의 BLT 강유전체 박막 및 결정화 열처리 후 Pt계 하부층 상의 BLT 강유전체 박막의 X선 회절에 의한 강도(A, B, C)로서 각 박막의 배향성 즉, 결정 방위을 확인한 것이다. 여기서, 세로축은 X선 회절에 따른 상대적인 횟수를 강도로서 표시한 것으로 임의의 단위를 나타내며, 가로축은 임의의 결정면을 따라서 측정한 각도(2 Theta)를 나타낸다.3 and 4, Figure 3 is IrO 2 lower layer BLT ferroelectric thin film and then BLT ferroelectric thin film, and crystallization heat treatment on the Pt-based lower layer on the intensity by X-ray diffraction of the BLT ferroelectric thin film on a Pt-based lower layer (A, B, As C), the orientation of each thin film, that is, the crystal orientation is confirmed. Here, the vertical axis represents the relative number of times according to X-ray diffraction as intensity and represents an arbitrary unit, and the horizontal axis represents an angle (2 Theta) measured along an arbitrary crystal plane.
또한, 도 4의 세로축은 분극치(μC/㎠), 가로축은 구동전압(V)을 나타낸다.In addition, the vertical axis | shaft of FIG. 4 shows a polarization value (microC / cm <2>), and the horizontal axis | shaft shows a drive voltage (V).
구체적으로, IrO2 하부층 상의 BLT 강유전체 박막의 경우(A)는, A1, A2, A3, A4와 같이 c축의 배향성이 지배적이며, A5에서 처럼 무배향성(Random orientation)인 경우도 나타난다.Specifically, in the case of the BLT ferroelectric thin film on the IrO 2 underlayer (A), the c-axis orientation is dominant as in A 1 , A 2 , A 3 , and A 4, and in the case of a random orientation as in A 5 . appear.
즉, 하부의 Pt와 IrO2와는 무관하게 그 상부의 BLT 강유전체 박막은 c축 배향성을 갖게 됨으로 8 μC/㎠ 이하의 분극값을 갖는 문제점이 있다.That is, regardless of the lower Pt and IrO 2 , the upper BLT ferroelectric thin film has a c-axis orientation and has a polarization value of 8 μC / cm 2 or less.
도 4에 나타난 바와 같이 Pt 하부전극 상의 BLT 강유전체 박막(AA)과 IrO2 하부전극 상의 BLT 강유전체 박막(BB) 모두 분극 특성이 현저하게 감소한다.As shown in FIG. 4, polarization characteristics of the BLT ferroelectric thin film AA on the Pt lower electrode and the BLT ferroelectric thin film BB on the IrO 2 lower electrode are significantly reduced.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, BLT 강유전체박막의 c축 배향성을 억제하고 a축 또는 a축의 배향성을 증진하기 위하여 상부에 LNO를 포함하는 하부전극을 형성함으로서, BLT 강유전체의 c축 배향성을 억제함과 동시에 막질개선을 통한 누설전류의 영향을 최소화하여 BLT 강유전체 캐패시터의 전기적 특성과 전극용량의 향상을 기할 수 있는 강유전체 캐패시터 제조 방법을 제공하는데 그 목적이 있다. The present invention is to solve the conventional problems as described above, by forming a lower electrode including the LNO on the top to suppress the c-axis orientation of the BLT ferroelectric thin film and improve the orientation of the a-axis or a-axis, It is an object of the present invention to provide a ferroelectric capacitor manufacturing method capable of improving the electrical characteristics and electrode capacity of a BLT ferroelectric capacitor by suppressing c-axis orientation and minimizing the influence of leakage current through film quality improvement.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판 상에 소정의 절연구조 및 도전구조의 하부층을 형성하는 단계; 상기 하부층 전면에 LNO계의 하부전극용 도전막과 BixLayTi3O12(x는 3.1 내지 3.6, y는 0.4 내지 0.9) 강유전체 박막 및 상부전극용 도전막을 적층하는 단계; 및상기 상부전극용 도전막과 상기 BixLayTi3O12 강유전체 박막 및 상기 하부전극용 도전막을 선택적으로 패터닝하여 LNO계의 하부전극/ BixLayTi3O12 강유전체 박막/상부전극 단계 적층된 캐패시터를 형성하는 단계를 포함하는 강유전체 캐패시터 제조 방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of forming a lower layer of a predetermined insulating structure and a conductive structure on a semiconductor substrate; Stacking an LNO-based lower electrode conductive film and a Bi x La y Ti 3 O 12 (x is 3.1 to 3.6, y is 0.4 to 0.9) ferroelectric thin film and an upper electrode conductive film on the entire lower layer; And selectively patterning the upper electrode conductive film, the Bi x La y Ti 3 O 12 ferroelectric thin film, and the lower electrode conductive film, to form an LNO-based lower electrode / Bi x La y Ti 3 O 12 ferroelectric thin film / upper electrode step. It provides a ferroelectric capacitor manufacturing method comprising the step of forming a stacked capacitor.
이하, 본 발명이 속하는 기술분야에서 통상의 기술을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings in order that those skilled in the art may easily implement the technical idea of the present invention.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 강유전체 캐패시터 제조 공정을 나타내는 단면도이다.1A to 1E are cross-sectional views illustrating a ferroelectric capacitor manufacturing process according to an embodiment of the present invention.
또한, 도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 캐패시터 제조 공정을 나타내는 단면도이다. 2A to 2D are cross-sectional views illustrating a capacitor manufacturing process according to another embodiment of the present invention.
실시예을 설명하기에 앞서 본 발명의 기술적 사상을 제공하는 LNO(LaNiO3)를 먼저 설명한다.Before describing an embodiment, LNO (LaNiO 3) providing the technical idea of the present invention will be described first.
LNO는 의사입방정계(Pseudo-Cubic, a = b = c = 3.84Å) 페로브스카이트(Perovskite) 구조의 금속산화물로 IrO2와 같이 산소확산 방지 특성과 5*10-4 Ω㎝의 낮은 비저항 특성을 갖는다. 그러나, LNO는 IrO2와는 달리 통상적인 MOD(Metal Oragnic Decomposition) 또는 졸겔(Sol-gel)법에 의한 증착 공정 시 550℃의 낮은 온도의 열처리가 가능하며, 쉽게 a축 배향성(1,0,0)을 갖는다( A. D. Li, C. Z. Ge, P. Lu and N. B. Ming, Appl. Phys. Lett. 68 (1996) 1347 참조).LNO is a pseudo-Cubic (a = b = c = 3.84Å) perovskite-structured metal oxide, such as IrO 2, with oxygen diffusion preventing properties and low resistivity of 5 * 10 -4 Ω㎝ Has characteristics. However, unlike IrO 2 , LNO is capable of heat treatment at a low temperature of 550 ° C. during the deposition process by a conventional metal oxide (Common Oragnic Decomposition) or sol-gel method, and easily a-axis orientation (1,0,0). (See AD Li, CZ Ge, P. Lu and NB Ming, Appl. Phys. Lett. 68 (1996) 1347).
한편, BLT와 유사한 결정구조를 갖는 SBT계는 LNO 위에서 a축 또는 b축 배향성을 가지면서 형성된다( G. D. Hu, I. H. Wilson, J. B. Xu, C. P. Li and S. P. Wong, Appl. Phys. Left. 76 (2000) 1758 참조).On the other hand, SBT systems having a crystal structure similar to BLT are formed with a or b-axis orientation on LNO (GD Hu, IH Wilson, JB Xu, CP Li and SP Wong, Appl. Phys. Left. 76 (2000) 1758).
따라서, BLT 강유전체 캐패시터 제조 시 하부전극 재료로 LNO를 이용함으로서, BLT 강유전체 박막의 a축 또는 b축 배향성을 증진시켜 결과적으로 저온 결정화 공정을 사용하면서도 높은 분극값을 갖는 BLT 강유전체 박막의 형성이 가능하다.Therefore, by using LNO as a lower electrode material when manufacturing a BLT ferroelectric capacitor, the a-axis or b-axis orientation of the BLT ferroelectric thin film can be enhanced, resulting in formation of a BLT ferroelectric thin film having a high polarization value while using a low temperature crystallization process. .
이하, 도 1a 내지 도 1e를 참조하여 본발명의 실시예를 설명한다.Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1A to 1E.
먼저, 도 1a는 반도체 기판(10) 상에 소정의 절연구조 및 도전구조의 하부층이 형성된 단면도를 나타낸다.First, FIG. 1A illustrates a cross-sectional view in which a lower layer of a predetermined insulating structure and a conductive structure is formed on a semiconductor substrate 10.
이하 상기 하부층 형성 공정을 구체적으로 설명한다.Hereinafter, the lower layer forming process will be described in detail.
기판(10) 상에 소스/드레인 접합(11)과 필드산화막(12) 및 게이트 산화막(13)과 게이트전극(14)을 형성한다. 이어서, 상기 게이트전극(14)과 비트라인(16)을 분리시키는 제1층간절연막(15)과 제2층간절연막(17)을 형성한다.The source / drain junction 11, the field oxide film 12, the gate oxide film 13, and the gate electrode 14 are formed on the substrate 10. Subsequently, a first interlayer insulating film 15 and a second interlayer insulating film 17 separating the gate electrode 14 and the bit line 16 are formed.
계속해서, 상기 제1 및 제2 층간절연막(15,17)을 선택적으로 식각하여 제1콘택홀(도시하지 않음)을 형성한 후, 리세스된 폴리실리콘 플러그(18)와 실리사이드층(19) 및 확산방지막(20)을 상기 제1콘택홀(도시하지 않음) 내부의 일정 영역에 형성한다. 여기서, 상기 제2층간절연막(17)은 HTO(High Temperatyre Oxidation) 또는 BPSG(BoroPhospho Silicate Glass)에 의한 산화막을 이용하며, 상기 실리사이드층(19)은 통상적인 실리콘(Si)과 티타늄(Ti) 또는 코발트(Co)의 열반응에 의한 실리사이드를 이용한다. 또한, 상기 확산방지막(20)은 TiN, TiAlN 또는 TiSiN 등을 이용한다.Subsequently, the first and second interlayer insulating layers 15 and 17 are selectively etched to form first contact holes (not shown), and then the recessed polysilicon plug 18 and the silicide layer 19 are formed. And a diffusion barrier 20 formed in a predetermined region inside the first contact hole (not shown). Here, the second interlayer insulating film 17 may be formed of an oxide film formed by HTO (High Temperatyre Oxidation) or BPSG (BoroPhospho Silicate Glass), and the silicide layer 19 may be formed of conventional silicon (Si) and titanium (Ti) or Silicide by thermal reaction of cobalt (Co) is used. In addition, the diffusion barrier 20 is made of TiN, TiAlN or TiSiN.
이어서, 도 1b에 도시된 바와 같이 결과물 전면에 IrO2 등의 접착층(Adhesion Layer)(21)을 형성한 후 선택적으로 패터닝하여 상기 확산방지막(20)이 오픈되도록 한다.Subsequently, as shown in FIG. 1B, an adhesion layer 21 such as IrO 2 is formed on the entire surface of the resultant, and then selectively patterned to open the diffusion barrier 20.
다음으로 도 1c에 도시된 바와 같이 결과물 전면에 LNO계 하부전극(22)과 BLT 강유전체 박막(23) 및 상부전극(24)을 차례로 적층한 후 결정화 열처리를 실시한다. Next, as shown in FIG. 1C, the LNO-based lower electrode 22, the BLT ferroelectric thin film 23, and the upper electrode 24 are sequentially stacked on the entire surface of the resultant, and then crystallization heat treatment is performed.
구체적으로, 상기 LNO계 하부전극(22)은 LNO/Ir, LNO/Ru, LNO/IrO2/Ir 또는 LNO/RuO2/Ru 등을 이용한다. 특히, 상기 LNO는 졸겔법(Sol-gel), 스퍼터법(Sputtering), MOD(Metal Organic Mecomposition) 또는 금속유기 화학기상증착법(Metal Organic Chemical Vapor Deposition; MOCVD) 등을 이용하여 증착하는 바, 증착 후, 산소분위기의 550℃ 내지 650℃의 온도 하에서 1분 내지 5분 동안 급속열처리(Rapid Thermal Annealing; RTA)를 실시하여 결정화시킨다.Specifically, the LNO lower electrode 22 uses LNO / Ir, LNO / Ru, LNO / IrO 2 / Ir or LNO / RuO 2 / Ru. In particular, the LNO is deposited by using a sol-gel method (Sol-gel), sputtering method (Metal Organic Mecomposition) or metal organic chemical vapor deposition (MOCVD), bar deposition, after deposition Crystallization is performed by rapid thermal annealing (RTA) for 1 to 5 minutes at a temperature of 550 ° C to 650 ° C in an oxygen atmosphere.
또한, 상기 상부전극(24)은 Pt 또는 Pt/LNO 등을 이용한다.In addition, the upper electrode 24 uses Pt or Pt / LNO.
상기 BLT 강유전체 박막(23)은 졸겔법, MOD, LSMCD(Liquid Source Mist Chemical Deposition), 스퍼터법 또는 금속유기 화학기상증착법 등을 이용하여 증착하는 바, 증착 후, 500℃ 내지 650℃의 온도 하에서 1분 내지 5분 동안 급속열처리한 후, 다시 600℃ 내지 700℃의 온도 하에서 30분 내지 60분 동안 로열처리(Furnace annealing)하여 결정화시킨다.The BLT ferroelectric thin film 23 is deposited using a sol-gel method, MOD, Liquid Source Mist Chemical Deposition (LSMCD), sputtering method or metal organic chemical vapor deposition method, and after deposition, the temperature is 1 to 500 ℃ to 650 ℃ 1 After rapid heat treatment for 5 minutes to 5 minutes, further crystallization by Furnace annealing for 30 minutes to 60 minutes at a temperature of 600 ℃ to 700 ℃.
이때, 상기 LNO의 니켈(Ni)이 상기 BLT 강유전체 박막(23)으로 확산하여 강유전체 특성을 저하시킬 수 있으므로, 상기 BLT 강유전체 박막(23)과 접하는 상기 LNO의 상부는 니켈의 조성을 감소시켜야 한다.In this case, since nickel (Ni) of the LNO may diffuse into the BLT ferroelectric thin film 23 to reduce ferroelectric properties, the upper portion of the LNO contacting the BLT ferroelectric thin film 23 should reduce the composition of nickel.
여기서, 상기 BLT 강유전체 박막(23)의 열처리는 상기 상부전극(24) 증착 전 또는 후에 실시할 수 있다.Here, the heat treatment of the BLT ferroelectric thin film 23 may be performed before or after the deposition of the upper electrode 24.
다음으로, 도 1d에 도시된 바와 같이 상기 상부전극(24)과 BLT 강유전체 박막(23) 및 상기 하부전극(22)을 식각 및 패터닝을 실시한 후, 회복열처리를 실시하여 식각 시 플라즈마 충격에 의해 열화된 강유전체의 잔류분극 값을 회복시킨다. Next, as illustrated in FIG. 1D, after etching and patterning the upper electrode 24, the BLT ferroelectric thin film 23, and the lower electrode 22, a recovery heat treatment is performed to deteriorate due to plasma impact during etching. The residual polarization value of the ferroelectric is recovered.
구체적으로, 회복열처리는 550℃ 내지 650℃의 온도의 비교적 저온에서 10분 내지 30분 동안 실시한다.Specifically, the recovery heat treatment is carried out for 10 to 30 minutes at a relatively low temperature of a temperature of 550 ℃ to 650 ℃.
다음으로, 도 1e에 도시된 바와 같이 결과물 전면에 실리콘산화막 또는 SOG(Spin On Glass) 등의 평탄화절연막(25)을 형성한다. 이후, 상기 평탄화절연막(25)을 식각 후 패턴을 형성하여 상기 상부전극(24)과 금속패턴을 형성하기 위한 제2콘택홀(도시하지 않음)을 형성한 후, 전술한 바와 같은 조건에서 회복열처리를 실시하여 강유전체의 특성을 회복시키며 TiN 반사방지막(arc-TiN)/Al/TiN 등을 증착 및 식각 후 패턴을 형성하여 금속배선층(26)을 형성한다.Next, as shown in FIG. 1E, a planarization insulating film 25, such as a silicon oxide film or spin on glass (SOG), is formed on the entire surface of the resultant product. Subsequently, a pattern is formed after the planarization insulating layer 25 is etched to form a second contact hole (not shown) for forming the upper electrode 24 and the metal pattern. Then, a recovery heat treatment is performed under the above conditions. The metallization layer 26 is formed by restoring the characteristics of the ferroelectric and forming a pattern after deposition and etching of the TiN anti-reflection film (arc-TiN) / Al / TiN.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 BLT 강유전체 캐패시터 제조 공정을 나타내는 단면도로서, 오픈된 플러그 구조(Open Plug)를 나타낸다. 여기서, 상기 도 1e와 동일한 구성요소에 대해서는 동일부호를 부여하였다.2A to 2D are cross-sectional views illustrating a manufacturing process of a BLT ferroelectric capacitor according to another embodiment of the present invention, and show an open plug structure. Here, the same reference numerals are given to the same components as in FIG. 1E.
도 2a는 예컨대, DRAM 등의 통상적인 공정이 진행된 기판을 나타내며, 기판(10) 상에 소스/드레인 접합(11)과 필드산화막(12) 및 게이트 산화막(13)과 게이트전극(14)이 형성되어 있다. 계속해서 상기 게이트전극(14)과 비트라인(16)을 분리시키는 제1층간절연막(15)과 제2층간절연막(17)이 형성되어 있다.FIG. 2A shows, for example, a substrate on which a conventional process such as DRAM has been performed, and a source / drain junction 11, a field oxide film 12, a gate oxide film 13, and a gate electrode 14 are formed on the substrate 10. It is. Subsequently, a first interlayer insulating film 15 and a second interlayer insulating film 17 are formed to separate the gate electrode 14 and the bit line 16.
이하 후속의 공정은 구체적으로 설명한다.Subsequent processes will be described in detail below.
먼저, 상기 제1 및 제2 층간절연막(15,17)을 선택적으로 식각하여 제1콘택홀(도시하지 않음)을 형성한 후, 리세스된 폴리실리콘 플러그(18)와 실리사이드층(19)을 상기 제1콘택홀(도시하지 않음) 내부의 일정 영역에 형성한 후, 결과물 상에 확산방지막(20)을 형성한다. 여기서, 상기 제2층간절연막(17)은 HTO(High Temperatyre Oxidation) 또는 BPSG(BoroPhospho Silicate Glass)에 의한 산화막을 이용하며, 상기 실리사이드층(19)은 통상적인 실리콘(Si)과 티타늄(Ti) 또는 코발트(Co)의 열반응에 의한 실리사이드를 이용한다. 또한, 확산방지막(20)은 TiN, TiAlN 또는 TiSiN 등을 이용한다.First, the first and second interlayer insulating layers 15 and 17 are selectively etched to form a first contact hole (not shown), and then the recessed polysilicon plug 18 and the silicide layer 19 are formed. After forming in a predetermined area inside the first contact hole (not shown), a diffusion barrier 20 is formed on the resultant. Here, the second interlayer insulating film 17 may be formed of an oxide film formed by HTO (High Temperatyre Oxidation) or BPSG (BoroPhospho Silicate Glass), and the silicide layer 19 may be formed of conventional silicon (Si) and titanium (Ti) or Silicide by thermal reaction of cobalt (Co) is used. In addition, the diffusion barrier 20 uses TiN, TiAlN or TiSiN.
도 2b 내지 도 2d 이후의 공정은 전술한 제1실시예와 동일한 구성에 의해 이루어진다.The process subsequent to Figs. 2B to 2D is made by the same configuration as that of the first embodiment described above.
전술한 것처럼 본 발명의 강유전체 캐패시터 제조 방법은, LNO계 하부전극 재료를 도입하여 BLT 강유전체 박막의 결정화 열처리 온도를 낮추고 BLT 강유전체 박막의 a축 또는 c축의 배향성을 증진시킴으로써, BLT 강유전체 캐패시터의 전극용량과 전기적 특성을 향상시킬 수 있음을 실시예를 통해 알아보았다.As described above, the ferroelectric capacitor manufacturing method of the present invention introduces an LNO-based lower electrode material to lower the crystallization heat treatment temperature of the BLT ferroelectric thin film and improves the orientation of the a-axis or c-axis of the BLT ferroelectric thin film, thereby reducing the electrode capacity of the BLT ferroelectric capacitor. It was found through the examples that the electrical properties can be improved.
이상에서 본 발명의 기술 사상을 바람직한 실시예에 따라 구체적으로 기술하였으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
본 발명은 강유전체 캐패시터 제조 방법에 있어서, 강유전체의 무배향성을 유도하며, 누절전류 특성을 최소화함으로서, 강유전체 캐패시터의 전극용량 및 전기적 특성을 향상시킬 수 있다. The present invention, in the ferroelectric capacitor manufacturing method, induces the non-orientation of the ferroelectric, by minimizing the leakage current characteristics, it is possible to improve the electrode capacity and electrical characteristics of the ferroelectric capacitor.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 강유전체 캐패시터 제조 공정을 나타내는 단면도,1A to 1E are cross-sectional views illustrating a ferroelectric capacitor manufacturing process according to an embodiment of the present invention;
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 강유전체 캐패시터 제조 공정을 나타내는 단면도,2A to 2D are cross-sectional views illustrating a ferroelectric capacitor manufacturing process according to another embodiment of the present invention;
도 3은 IrO2 하부전극 상의 BLT 강유전체 박막의 X선 회절 패턴,3 is an X-ray diffraction pattern of a BLT ferroelectric thin film on an IrO 2 lower electrode,
도 4는 Pt/BLT/Pt(AA)와 Pt/BLT/IrO2(BB) 구조에서의 BLT 강유전체 박막의 분극 특성을 나타내는 그래프.4 is a graph showing polarization characteristics of BLT ferroelectric thin films in Pt / BLT / Pt (AA) and Pt / BLT / IrO 2 (BB) structures.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on main parts of drawing
10 : 기판10: substrate
11 : 소스/드레인 접합11: source / drain junction
12 : 필드산화막12: field oxide film
13 : 게이트 절연막13: gate insulating film
14 : 게이트 전극14: gate electrode
15 : 제1층간절연막15: first interlayer insulating film
16 : 비트라인16: bit line
17 : 제2층간절연막17: second interlayer insulating film
18 : 폴리실리콘 플러그18: polysilicon plug
19 : 실리사이드층19: silicide layer
20 : 확산방지막20: diffusion barrier
21 : 접착층21: adhesive layer
22 : 하부전극22: lower electrode
23 : BLT 강유전체 박막23: BLT ferroelectric thin film
24 : 상부전극24: upper electrode
25 : 평탄화절연막25: planarization insulating film
26 : 금속배선층26: metal wiring layer
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