JP2000305859A - プロセッサ - Google Patents
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/16—Protection against loss of memory contents
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1004—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's to protect a block of data words, e.g. CRC or checksum
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Security & Cryptography (AREA)
- Quality & Reliability (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Microcomputers (AREA)
- Stored Programmes (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 起動時に外部装置からローディングした
データの保持検証を、稼働時にソフトウェア処理でいつ
でも必要なときに容易に行うことを可能とし、これによ
って不具合箇所の特定を容易に行うことができる。 【解決手段】 命令メモリ部101に、任意のメモリ空
間のデータのチェックサム演算プログラム301を記憶
し、初期ローディング制御回路103で、起動時に外部
装置からのデータを命令メモリ部101にローディング
し、チェックサム演算回路107で、チェックサム演算
プログラム301に応じてローディングによる命令メモ
リ部101の記憶データのチェックサム演算を行い、演
算部104で、その演算結果から記憶データの不具合を
検出する。
データの保持検証を、稼働時にソフトウェア処理でいつ
でも必要なときに容易に行うことを可能とし、これによ
って不具合箇所の特定を容易に行うことができる。 【解決手段】 命令メモリ部101に、任意のメモリ空
間のデータのチェックサム演算プログラム301を記憶
し、初期ローディング制御回路103で、起動時に外部
装置からのデータを命令メモリ部101にローディング
し、チェックサム演算回路107で、チェックサム演算
プログラム301に応じてローディングによる命令メモ
リ部101の記憶データのチェックサム演算を行い、演
算部104で、その演算結果から記憶データの不具合を
検出する。
Description
【0001】
【発明の属する技術分野】本発明は、プロセッサに関
し、特に命令コードやデータコードを起動時にローディ
ングすることが可能なプロセッサに関する。
し、特に命令コードやデータコードを起動時にローディ
ングすることが可能なプロセッサに関する。
【0002】
【従来の技術】従来、プロセッサとしては、特開平8−
320834号公報、特公平6−1445号公報、及び
特公平7−85226号公報に記載されているものがあ
る。
320834号公報、特公平6−1445号公報、及び
特公平7−85226号公報に記載されているものがあ
る。
【0003】近年、プロセッサの処理速度の向上は目覚
ましく、それにより、外付けメモリのサイクルタイムが
プロセッサのサイクルタイムに追いつけず、起動時にプ
ログラム等が記憶された外部記憶装置から内臓メモリへ
データを展開する初期ローディングを実行するプロセッ
サが急増している。
ましく、それにより、外付けメモリのサイクルタイムが
プロセッサのサイクルタイムに追いつけず、起動時にプ
ログラム等が記憶された外部記憶装置から内臓メモリへ
データを展開する初期ローディングを実行するプロセッ
サが急増している。
【0004】図12は、従来の初期ローディングを行う
プロセッサの構成を示すブロック図である。
プロセッサの構成を示すブロック図である。
【0005】この図12に示すプロセッサ1200は、
初期ローディング対象の命令メモリ部1201と、命令
デコーダ/命令アドレス制御回路1202と、初期ロー
ディング制御回路1203と、演算部1204と、デー
タメモリ部1205と、その他の回路1206とを備え
て構成されている。
初期ローディング対象の命令メモリ部1201と、命令
デコーダ/命令アドレス制御回路1202と、初期ロー
ディング制御回路1203と、演算部1204と、デー
タメモリ部1205と、その他の回路1206とを備え
て構成されている。
【0006】また、命令メモリ部1201及び命令デコ
ーダ/命令アドレス制御回路1202は、接続パス12
07,1208を介して命令データバス1209に接続
され、更に、命令データバス1209は、図示せぬ外部
装置に接続された外部バス1210に接続されている。
ーダ/命令アドレス制御回路1202は、接続パス12
07,1208を介して命令データバス1209に接続
され、更に、命令データバス1209は、図示せぬ外部
装置に接続された外部バス1210に接続されている。
【0007】初期ローディング制御回路1203には、
外部装置からの初期ローディング制御信号パス1211
が接続されており、更に初期ローディング制御回路12
03からは、指示信号1212が命令デコーダ/命令ア
ドレス制御回路1202へ出力されるようになってい
る。
外部装置からの初期ローディング制御信号パス1211
が接続されており、更に初期ローディング制御回路12
03からは、指示信号1212が命令デコーダ/命令ア
ドレス制御回路1202へ出力されるようになってい
る。
【0008】命令デコーダ/命令アドレス制御回路12
02からは、指示信号1213が命令メモリ部1201
へ出力されるようになっている。
02からは、指示信号1213が命令メモリ部1201
へ出力されるようになっている。
【0009】また、演算部1204、データメモリ部1
205及びその他の回路1206は、接続パス121
4,1215,1216によって、命令デコーダ/命令
アドレス制御回路1202に接続された演算データバス
1217に接続されている。
205及びその他の回路1206は、接続パス121
4,1215,1216によって、命令デコーダ/命令
アドレス制御回路1202に接続された演算データバス
1217に接続されている。
【0010】また、命令デコーダ/命令アドレス制御回
路1202からは、演算データバス1217へ各ブロッ
クへの制御信号1218が出力され、更に、命令デコー
ダからのデータ出力パス1219が演算データバス12
17に接続されている。
路1202からは、演算データバス1217へ各ブロッ
クへの制御信号1218が出力され、更に、命令デコー
ダからのデータ出力パス1219が演算データバス12
17に接続されている。
【0011】また、その他の回路1206は、入出力パ
ス1220によって外部制御部に接続されている。
ス1220によって外部制御部に接続されている。
【0012】このような構成において、プロセッサ12
00の起動時動作を簡単に説明すると、パス1211を
介して初期ローディング操作信号が入力されたプロセッ
サ1200は、プロセッサ1200自体、もしくは外的
操作(スレーブモード)により、初期ローディングモー
ドに入り、初期ローディング制御回路1203の制御の
下に、外部装置からのデータを1210,1209,1
207のパスを介して命令メモリ部1201へ順次記憶
する。
00の起動時動作を簡単に説明すると、パス1211を
介して初期ローディング操作信号が入力されたプロセッ
サ1200は、プロセッサ1200自体、もしくは外的
操作(スレーブモード)により、初期ローディングモー
ドに入り、初期ローディング制御回路1203の制御の
下に、外部装置からのデータを1210,1209,1
207のパスを介して命令メモリ部1201へ順次記憶
する。
【0013】この初期ローディング動作後、通常プロセ
ッサ同様に命令コードに従って動作を行うようになって
いる。
ッサ同様に命令コードに従って動作を行うようになって
いる。
【0014】この他のプロセッサでは、初期ローディン
グ動作としての最後に正常にローディングできたか否か
を確認するための手段が備えられているものもある。こ
れは、データ記憶と逆の経路をたどり外部装置へ順次デ
ータを出力し、外部装置で照合を行うことによって不具
合の検出を行う方法である。
グ動作としての最後に正常にローディングできたか否か
を確認するための手段が備えられているものもある。こ
れは、データ記憶と逆の経路をたどり外部装置へ順次デ
ータを出力し、外部装置で照合を行うことによって不具
合の検出を行う方法である。
【0015】
【発明が解決しようとする課題】しかしながら、従来の
装置においては、起動時のみの不具合検出しかできない
構成となっており、プロセッサ1200の稼働中に命令
メモリ部1201が予期せぬデータに書き換えられるよ
うな事態が生じた場合は、その検出が非常に困難である
という問題がある。
装置においては、起動時のみの不具合検出しかできない
構成となっており、プロセッサ1200の稼働中に命令
メモリ部1201が予期せぬデータに書き換えられるよ
うな事態が生じた場合は、その検出が非常に困難である
という問題がある。
【0016】本発明はかかる点に鑑みてなされたもので
あり、起動時に外部装置からローディングしたデータの
保持検証を、稼働時にソフトウェア処理でいつでも必要
なときに容易に行うことを可能とし、これによって不具
合箇所の特定を容易に行うことができるプロセッサを提
供することを目的とする。
あり、起動時に外部装置からローディングしたデータの
保持検証を、稼働時にソフトウェア処理でいつでも必要
なときに容易に行うことを可能とし、これによって不具
合箇所の特定を容易に行うことができるプロセッサを提
供することを目的とする。
【0017】
【課題を解決するための手段】本発明は、チェックサム
演算可能な命令コードを設け、チェックサム演算回路、
新たにデータパスを設けることにより、プロセッサの運
用中の空き時間を利用して、自ソフトウェア処理で起動
時にローディングしたデータの保持検証を行うことを可
能にする。
演算可能な命令コードを設け、チェックサム演算回路、
新たにデータパスを設けることにより、プロセッサの運
用中の空き時間を利用して、自ソフトウェア処理で起動
時にローディングしたデータの保持検証を行うことを可
能にする。
【0018】
【発明の実施の形態】本発明の第1の態様は、任意のメ
モリ空間のデータのチェックサム演算命令が記憶された
メモリ手段と、起動時に外部装置からのデータを前記メ
モリ手段にローディングする制御手段と、前記チェック
サム演算命令に応じて前記ローディングによる記憶デー
タのチェックサム演算を行うチェックサム演算手段と、
前記チェックサム演算の結果から前記記憶データの不具
合を検出する演算手段と、を具備することを特徴とする
プロセッサ。
モリ空間のデータのチェックサム演算命令が記憶された
メモリ手段と、起動時に外部装置からのデータを前記メ
モリ手段にローディングする制御手段と、前記チェック
サム演算命令に応じて前記ローディングによる記憶デー
タのチェックサム演算を行うチェックサム演算手段と、
前記チェックサム演算の結果から前記記憶データの不具
合を検出する演算手段と、を具備することを特徴とする
プロセッサ。
【0019】この構成によれば、チェックサム演算可能
な命令コードを実行することにより、起動時にメモリ手
段にローディングしたデータの保持検証をソフトウェア
処理でいつでも必要なときに行うことができる。
な命令コードを実行することにより、起動時にメモリ手
段にローディングしたデータの保持検証をソフトウェア
処理でいつでも必要なときに行うことができる。
【0020】本発明の第2の態様は、第1の態様におい
て、メモリ手段が、命令コードを記憶するための命令メ
モリ手段である構成を採る。
て、メモリ手段が、命令コードを記憶するための命令メ
モリ手段である構成を採る。
【0021】この構成によれば、チェックサム演算可能
な命令コードを実行することにより、起動時に命令メモ
リ手段にローディングしたデータの保持検証をソフトウ
ェア処理でいつでも必要なときに行うことができる。
な命令コードを実行することにより、起動時に命令メモ
リ手段にローディングしたデータの保持検証をソフトウ
ェア処理でいつでも必要なときに行うことができる。
【0022】本発明の第3の態様は、第1の態様又は第
2の態様において、チェックサム演算を行う任意のメモ
リ空間の指定を、前記チェックサム演算の対象ワード数
を命令コードで直接指定する構成を採る。
2の態様において、チェックサム演算を行う任意のメモ
リ空間の指定を、前記チェックサム演算の対象ワード数
を命令コードで直接指定する構成を採る。
【0023】この構成によれば、アドレス空間を2次元
的に行方向及び列方向にチェックサム演算を可能にした
ので、不具合箇所の特定を容易にすることができる。
的に行方向及び列方向にチェックサム演算を可能にした
ので、不具合箇所の特定を容易にすることができる。
【0024】本発明の第4の態様は、第1の態様又は第
2の態様において、チェックサム演算を行う任意のメモ
リ空間の指定を、前記チェックサム演算の対象ワード数
を任意のレジスタで間接指定する構成を採る。
2の態様において、チェックサム演算を行う任意のメモ
リ空間の指定を、前記チェックサム演算の対象ワード数
を任意のレジスタで間接指定する構成を採る。
【0025】この構成によれば、アドレス空間を2次元
的に行方向及び列方向にチェックサム演算を可能にした
ので、不具合箇所の特定を容易にすることができる。
的に行方向及び列方向にチェックサム演算を可能にした
ので、不具合箇所の特定を容易にすることができる。
【0026】本発明の第5の態様は、第1の態様又は第
2の態様において、チェックサム演算を行う任意のメモ
リ空間の指定を、チェックサム演算の対象空間の先頭ア
ドレスを命令コードで直接指定する構成を採る。
2の態様において、チェックサム演算を行う任意のメモ
リ空間の指定を、チェックサム演算の対象空間の先頭ア
ドレスを命令コードで直接指定する構成を採る。
【0027】この構成によれば、アドレス空間を2次元
的に行方向及び列方向にチェックサム演算を可能にした
ので、不具合箇所の特定を容易にすることができる。
的に行方向及び列方向にチェックサム演算を可能にした
ので、不具合箇所の特定を容易にすることができる。
【0028】本発明の第6の態様は、第1の態様又は第
2の態様において、チェックサム演算を行う任意のメモ
リ空間の指定を、チェックサム演算の対象空間の先頭ア
ドレスを任意のレジスタで間接指定する構成を採る。
2の態様において、チェックサム演算を行う任意のメモ
リ空間の指定を、チェックサム演算の対象空間の先頭ア
ドレスを任意のレジスタで間接指定する構成を採る。
【0029】この構成によれば、アドレス空間を2次元
的に行方向及び列方向にチェックサム演算を可能にした
ので、不具合箇所の特定を容易にすることができる。
的に行方向及び列方向にチェックサム演算を可能にした
ので、不具合箇所の特定を容易にすることができる。
【0030】本発明の第7の態様は、第1の態様又は第
2の態様において、チェックサム演算を行う任意のメモ
リ空間の指定を、前記チェックサム演算の対象空間のア
ドレス間隔を命令コードで直接指定する構成を採る。
2の態様において、チェックサム演算を行う任意のメモ
リ空間の指定を、前記チェックサム演算の対象空間のア
ドレス間隔を命令コードで直接指定する構成を採る。
【0031】この構成によれば、アドレス空間を2次元
的に行方向及び列方向にチェックサム演算を可能にした
ので、不具合箇所の特定を容易にすることができる。
的に行方向及び列方向にチェックサム演算を可能にした
ので、不具合箇所の特定を容易にすることができる。
【0032】本発明の第8の態様は、第1の態様又は第
2の態様において、チェックサム演算を行う任意のメモ
リ空間の指定を、前記チェックサム演算の対象空間のア
ドレス間隔を任意のレジスタで間接指定する構成を採
る。
2の態様において、チェックサム演算を行う任意のメモ
リ空間の指定を、前記チェックサム演算の対象空間のア
ドレス間隔を任意のレジスタで間接指定する構成を採
る。
【0033】この構成によれば、アドレス空間を2次元
的に行方向及び列方向にチェックサム演算を可能にした
ので、不具合箇所の特定を容易にすることができる。
的に行方向及び列方向にチェックサム演算を可能にした
ので、不具合箇所の特定を容易にすることができる。
【0034】本発明の第9の態様は、第2の態様乃至第
8の態様いずれかにおいて、チェックサム演算手段が、
命令メモリ手段の接続された命令データバスに接続され
ている構成を採る。
8の態様いずれかにおいて、チェックサム演算手段が、
命令メモリ手段の接続された命令データバスに接続され
ている構成を採る。
【0035】この構成によれば、チェックサム演算可能
な命令コードを実行することにより、起動時に命令メモ
リ手段にローディングしたデータの保持検証をソフトウ
ェア処理でいつでも必要なときに行うことができる。
な命令コードを実行することにより、起動時に命令メモ
リ手段にローディングしたデータの保持検証をソフトウ
ェア処理でいつでも必要なときに行うことができる。
【0036】本発明の第10の態様は、第2の態様乃至
第8の態様いずれかにおいて、チェックサム演算手段
が、命令メモリ手段と、この命令メモリ手段に指示信号
を供給する命令デコード手段の接続された命令データバ
スと、前記命令デコード手段とに接続されている構成を
採る。
第8の態様いずれかにおいて、チェックサム演算手段
が、命令メモリ手段と、この命令メモリ手段に指示信号
を供給する命令デコード手段の接続された命令データバ
スと、前記命令デコード手段とに接続されている構成を
採る。
【0037】この構成によれば、チェックサム演算可能
な命令コードを実行することにより、起動時に命令メモ
リ手段にローディングしたデータの保持検証をソフトウ
ェア処理でいつでも必要なときに行うことができる。
な命令コードを実行することにより、起動時に命令メモ
リ手段にローディングしたデータの保持検証をソフトウ
ェア処理でいつでも必要なときに行うことができる。
【0038】本発明の第11の態様は、第2の態様乃至
第8の態様いずれかにおいて、チェックサム演算手段に
代え、演算手段が、命令メモリ手段の命令コード及びデ
ータを、命令データバス及び命令デコード手段を介して
演算データバスから取り込むことによってチェックサム
演算を実行する構成を採る。
第8の態様いずれかにおいて、チェックサム演算手段に
代え、演算手段が、命令メモリ手段の命令コード及びデ
ータを、命令データバス及び命令デコード手段を介して
演算データバスから取り込むことによってチェックサム
演算を実行する構成を採る。
【0039】この構成によれば、既存の演算手段を利用
できるように、データパスを設けて実現したので、追加
ハードウェアが少ない構成で不具合の検出を行うことが
できる。
できるように、データパスを設けて実現したので、追加
ハードウェアが少ない構成で不具合の検出を行うことが
できる。
【0040】本発明の第12の態様は、第2の態様乃至
第8の態様いずれかにおいて、チェックサム演算手段
が、命令メモリ手段と、この命令メモリ手段に指示信号
を供給する命令デコード手段の接続された命令データバ
ス並びに演算データバスと、前記命令デコード手段とに
接続されている構成を採る。
第8の態様いずれかにおいて、チェックサム演算手段
が、命令メモリ手段と、この命令メモリ手段に指示信号
を供給する命令デコード手段の接続された命令データバ
ス並びに演算データバスと、前記命令デコード手段とに
接続されている構成を採る。
【0041】この構成によれば、チェックサム演算可能
な命令コードを実行することにより、起動時に命令メモ
リ手段にローディングしたデータの保持検証をソフトウ
ェア処理でいつでも必要なときに行うことができる。
な命令コードを実行することにより、起動時に命令メモ
リ手段にローディングしたデータの保持検証をソフトウ
ェア処理でいつでも必要なときに行うことができる。
【0042】本発明の第13の態様は、第11の態様又
は第12の態様において、命令コードのサイズが演算デ
ータバスのサイズより大きい場合は、前記命令コードを
任意に分割し、複数回に分けることにより前記演算デー
タバスを介して演算手段に供給する構成を採る。
は第12の態様において、命令コードのサイズが演算デ
ータバスのサイズより大きい場合は、前記命令コードを
任意に分割し、複数回に分けることにより前記演算デー
タバスを介して演算手段に供給する構成を採る。
【0043】この構成によれば、既存の演算手段を利用
できるように、データパスを設けて実現したので、追加
ハードウェアが少ない構成で不具合の検出を行うことが
できる。
できるように、データパスを設けて実現したので、追加
ハードウェアが少ない構成で不具合の検出を行うことが
できる。
【0044】本発明の第14の態様は、第1の態様乃至
第13の態様いずれかにおいて、演算手段は、起動時の
ローディングの際にチェックサム演算結果を期待値とし
て取り込んで記憶するメモリ空間を有し、稼働時のチェ
ックサム演算結果と前記期待値との比較によって、メモ
リ手段又は命令メモリ手段の記憶データの不具合を検出
する構成を採る。
第13の態様いずれかにおいて、演算手段は、起動時の
ローディングの際にチェックサム演算結果を期待値とし
て取り込んで記憶するメモリ空間を有し、稼働時のチェ
ックサム演算結果と前記期待値との比較によって、メモ
リ手段又は命令メモリ手段の記憶データの不具合を検出
する構成を採る。
【0045】この構成によれば、既存の演算手段を利用
できるように、データパスを設けて実現したので、追加
ハードウェアが少ない構成で不具合の検出を行うことが
できる。
できるように、データパスを設けて実現したので、追加
ハードウェアが少ない構成で不具合の検出を行うことが
できる。
【0046】本発明の第15の態様は、第1の態様乃至
第13の態様いずれかにおいて、演算手段は、チェック
サム演算において、対象空間の演算他に1回演算を追加
し、チェックサム演算結果が一意の期待値になるように
演算空間毎にチェックサム演算用データを予めローディ
ングデータに入れておくことによってチェックサム演算
結果の期待値を一意にし、この一意の期待値とチェック
サム演算結果との比較によって、メモリ手段又は命令メ
モリ手段の記憶データの不具合を検出する構成を採る。
第13の態様いずれかにおいて、演算手段は、チェック
サム演算において、対象空間の演算他に1回演算を追加
し、チェックサム演算結果が一意の期待値になるように
演算空間毎にチェックサム演算用データを予めローディ
ングデータに入れておくことによってチェックサム演算
結果の期待値を一意にし、この一意の期待値とチェック
サム演算結果との比較によって、メモリ手段又は命令メ
モリ手段の記憶データの不具合を検出する構成を採る。
【0047】この構成によれば、検出機能において、ロ
ーディングするデータにあらかじめチェックサム演算コ
ードを埋め込んでおくことにより、チェックサム演算実
行を1回分余計に行えば容易に検出を可能とし、検出の
ための付加命令などを不要にすることができる。
ーディングするデータにあらかじめチェックサム演算コ
ードを埋め込んでおくことにより、チェックサム演算実
行を1回分余計に行えば容易に検出を可能とし、検出の
ための付加命令などを不要にすることができる。
【0048】本発明の第16の態様は、ディジタル信号
処理装置が、第1の態様乃至第15の態様いずれかに記
載のプロセッサを具備する構成を採る。
処理装置が、第1の態様乃至第15の態様いずれかに記
載のプロセッサを具備する構成を採る。
【0049】この構成によれば、ディジタル信号処理装
置において、第1の態様乃至第15の態様いずれかと同
様の作用効果を得ることができる。
置において、第1の態様乃至第15の態様いずれかと同
様の作用効果を得ることができる。
【0050】本発明の第17の態様は、演算装置が、第
1の態様乃至第15の態様いずれかに記載のプロセッサ
と、起動時に前記プロセッサへ必要なデータをダウンロ
ードする手段と、運用中の空き時間を利用して前記プロ
セッサの記憶データの不具合を検出する手段と、前記不
具合の検出時に、その不具合が生じたプロセッサに対し
て再ダウンロードを行う手段と、を具備する構成を採
る。
1の態様乃至第15の態様いずれかに記載のプロセッサ
と、起動時に前記プロセッサへ必要なデータをダウンロ
ードする手段と、運用中の空き時間を利用して前記プロ
セッサの記憶データの不具合を検出する手段と、前記不
具合の検出時に、その不具合が生じたプロセッサに対し
て再ダウンロードを行う手段と、を具備する構成を採
る。
【0051】この構成によれば、演算装置において、第
1の態様乃至第15の態様いずれかと同様の作用効果、
並びに不具合が生じたプロセッサに対して再ダウンロー
ドを実行することができる。
1の態様乃至第15の態様いずれかと同様の作用効果、
並びに不具合が生じたプロセッサに対して再ダウンロー
ドを実行することができる。
【0052】本発明の第18の態様は、演算装置が、第
1の態様乃至第15の態様いずれかに記載のプロセッサ
と、起動時に前記プロセッサへ必要なデータをダウンロ
ードする手段と、運用中の空き時間を利用して前記プロ
セッサの記憶データの不具合を検出する手段と、前記不
具合の検出時に、その不具合が生じたプロセッサの不具
合空間のみに対して再ダウンロードを行う手段と、を具
備する構成を採る。
1の態様乃至第15の態様いずれかに記載のプロセッサ
と、起動時に前記プロセッサへ必要なデータをダウンロ
ードする手段と、運用中の空き時間を利用して前記プロ
セッサの記憶データの不具合を検出する手段と、前記不
具合の検出時に、その不具合が生じたプロセッサの不具
合空間のみに対して再ダウンロードを行う手段と、を具
備する構成を採る。
【0053】この構成によれば、演算装置において、第
1の態様乃至第15の態様いずれかと同様の作用効果、
並びに不具合が生じたプロセッサの不具合空間のみに対
して再ダウンロードを実行することができる。
1の態様乃至第15の態様いずれかと同様の作用効果、
並びに不具合が生じたプロセッサの不具合空間のみに対
して再ダウンロードを実行することができる。
【0054】本発明の第19の態様は、演算装置が、第
16の態様記載のディジタル信号処理装置と、起動時に
前記ディジタル信号処理装置へ必要なデータをダウンロ
ードする手段と、運用中の空き時間を利用して前記ディ
ジタル信号処理装置の記憶データの不具合を検出する手
段と、前記不具合の検出時に、その不具合が生じたディ
ジタル信号処理装置に対して再ダウンロードを行う手段
と、を具備する構成を採る。
16の態様記載のディジタル信号処理装置と、起動時に
前記ディジタル信号処理装置へ必要なデータをダウンロ
ードする手段と、運用中の空き時間を利用して前記ディ
ジタル信号処理装置の記憶データの不具合を検出する手
段と、前記不具合の検出時に、その不具合が生じたディ
ジタル信号処理装置に対して再ダウンロードを行う手段
と、を具備する構成を採る。
【0055】この構成によれば、演算装置において、第
16の態様と同様の作用効果、並びに不具合が生じたデ
ィジタル信号処理装置に対して再ダウンロードを実行す
ることができる。
16の態様と同様の作用効果、並びに不具合が生じたデ
ィジタル信号処理装置に対して再ダウンロードを実行す
ることができる。
【0056】本発明の第20の態様は、演算装置が、第
16の態様記載のディジタル信号処理装置と、起動時に
前記ディジタル信号処理装置へ必要なデータをダウンロ
ードする手段と、運用中の空き時間を利用して前記ディ
ジタル信号処理装置の記憶データの不具合を検出する手
段と、前記不具合の検出時に、その不具合が生じたディ
ジタル信号処理装置の不具合空間のみに対して再ダウン
ロードを行う手段と、を具備する構成を採る。
16の態様記載のディジタル信号処理装置と、起動時に
前記ディジタル信号処理装置へ必要なデータをダウンロ
ードする手段と、運用中の空き時間を利用して前記ディ
ジタル信号処理装置の記憶データの不具合を検出する手
段と、前記不具合の検出時に、その不具合が生じたディ
ジタル信号処理装置の不具合空間のみに対して再ダウン
ロードを行う手段と、を具備する構成を採る。
【0057】この構成によれば、演算装置において、第
16の態様と同様の作用効果、並びに不具合が生じたデ
ィジタル信号処理装置の不具合空間のみに対して再ダウ
ンロードを実行することができる。
16の態様と同様の作用効果、並びに不具合が生じたデ
ィジタル信号処理装置の不具合空間のみに対して再ダウ
ンロードを実行することができる。
【0058】本発明の第21の態様は、移動局装置に、
第1の態様乃至第15の態様いずれかに記載のプロセッ
サと、第16の態様記載のディジタル信号処理装置と、
第17の態様乃至第20の態様いずれかに記載の演算装
置との何れかを具備する構成を採る。
第1の態様乃至第15の態様いずれかに記載のプロセッ
サと、第16の態様記載のディジタル信号処理装置と、
第17の態様乃至第20の態様いずれかに記載の演算装
置との何れかを具備する構成を採る。
【0059】この構成によれば、移動局装置において第
1の態様乃至第20の態様いずれかと同様の作用効果を
得ることができる。
1の態様乃至第20の態様いずれかと同様の作用効果を
得ることができる。
【0060】本発明の第22の態様は、基地局装置に、
第1の態様乃至第15の態様いずれかに記載のプロセッ
サと、第16の態様記載のディジタル信号処理装置と、
第17の態様乃至第20の態様いずれかに記載の演算装
置との何れかを具備する構成を採る。
第1の態様乃至第15の態様いずれかに記載のプロセッ
サと、第16の態様記載のディジタル信号処理装置と、
第17の態様乃至第20の態様いずれかに記載の演算装
置との何れかを具備する構成を採る。
【0061】この構成によれば、基地局装置において第
1の態様乃至第20の態様いずれかと同様の作用効果を
得ることができる。
1の態様乃至第20の態様いずれかと同様の作用効果を
得ることができる。
【0062】本発明の第23の態様は、第21の態様記
載の移動局装置と、第23の態様記載の基地局装置とを
具備する構成を採る。
載の移動局装置と、第23の態様記載の基地局装置とを
具備する構成を採る。
【0063】この構成によれば、移動体通信システムに
おいて、第21の態様又は第22の態様と同様の作用効
果を得ることができる。
おいて、第21の態様又は第22の態様と同様の作用効
果を得ることができる。
【0064】以下、本発明の実施の形態について、図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【0065】(実施の形態1)図1は、本発明の実施の
形態1に係るプロセッサの構成を示すブロック図であ
る。
形態1に係るプロセッサの構成を示すブロック図であ
る。
【0066】この図1に示すプロセッサ100は、初期
ローディング対象の命令メモリ部101と、命令デコー
ダ/命令アドレス制御回路102と、初期ローディング
制御回路103と、演算部104と、データメモリ部1
05と、その他の回路106と、チェックサム演算回路
107とを備えて構成されている。但し、命令デコーダ
/命令アドレス制御回路102は、以降、命令デコーダ
102、命令アドレス制御回路102と独立に表現する
場合もある。また、このプロセッサ100は、例えばD
SP(Digital Signal Processor)として適用される。
ローディング対象の命令メモリ部101と、命令デコー
ダ/命令アドレス制御回路102と、初期ローディング
制御回路103と、演算部104と、データメモリ部1
05と、その他の回路106と、チェックサム演算回路
107とを備えて構成されている。但し、命令デコーダ
/命令アドレス制御回路102は、以降、命令デコーダ
102、命令アドレス制御回路102と独立に表現する
場合もある。また、このプロセッサ100は、例えばD
SP(Digital Signal Processor)として適用される。
【0067】また、命令メモリ部101及び命令デコー
ダ/命令アドレス制御回路102は、接続パス108,
109を介して命令データバス110に接続され、更
に、命令データバス110は、図示せぬ外部装置に接続
された外部バス111に接続されている。
ダ/命令アドレス制御回路102は、接続パス108,
109を介して命令データバス110に接続され、更
に、命令データバス110は、図示せぬ外部装置に接続
された外部バス111に接続されている。
【0068】初期ローディング制御回路103には、外
部装置からの初期ローディング制御信号パス112が接
続されており、更に初期ローディング制御回路103か
らは、指示信号113が命令デコーダ/命令アドレス制
御回路102へ出力されるようになっている。
部装置からの初期ローディング制御信号パス112が接
続されており、更に初期ローディング制御回路103か
らは、指示信号113が命令デコーダ/命令アドレス制
御回路102へ出力されるようになっている。
【0069】命令デコーダ/命令アドレス制御回路10
2からは、指示信号114が命令メモリ部101へ出力
されるようになっている。
2からは、指示信号114が命令メモリ部101へ出力
されるようになっている。
【0070】また、演算部104、データメモリ部10
5及びその他の回路106は、接続パス115,11
6,117によって、命令デコーダ/命令アドレス制御
回路102に接続された演算データバス118に接続さ
れている。
5及びその他の回路106は、接続パス115,11
6,117によって、命令デコーダ/命令アドレス制御
回路102に接続された演算データバス118に接続さ
れている。
【0071】また、命令デコーダ/命令アドレス制御回
路102からは、演算データバス118へ各ブロックへ
の制御信号119が出力され、更に、命令デコーダ10
2からのデータ出力パス120が演算データバス118
に接続されている。その他の回路106は、入出力パス
121によって外部制御部に接続されている。
路102からは、演算データバス118へ各ブロックへ
の制御信号119が出力され、更に、命令デコーダ10
2からのデータ出力パス120が演算データバス118
に接続されている。その他の回路106は、入出力パス
121によって外部制御部に接続されている。
【0072】チェックサム演算回路107は、接続パス
122により命令デコーダ/命令アドレス制御回路10
2に接続され、接続パス123により命令データバス1
10に接続され、接続パス124により演算データバス
118に接続されている。
122により命令デコーダ/命令アドレス制御回路10
2に接続され、接続パス123により命令データバス1
10に接続され、接続パス124により演算データバス
118に接続されている。
【0073】チェックサム演算回路107は、図2に示
すように、制御部201と、演算部202と、演算結果
レジスタ203とを備えて構成されており、制御部20
1からの制御信号204によって演算部202及び演算
結果レジスタ203の制御が行われるようになってい
る。
すように、制御部201と、演算部202と、演算結果
レジスタ203とを備えて構成されており、制御部20
1からの制御信号204によって演算部202及び演算
結果レジスタ203の制御が行われるようになってい
る。
【0074】この実施の形態1の特徴は、命令デコーダ
/命令アドレス制御回路102に、従来の機能に後述す
る機能を追加したことと、チェックサム演算回路107
を追加したことにある。
/命令アドレス制御回路102に、従来の機能に後述す
る機能を追加したことと、チェックサム演算回路107
を追加したことにある。
【0075】このような構成において、プロセッサ10
0の起動時に、パス112を介して初期ローディング操
作信号が入力されたプロセッサ100は、プロセッサ1
00自体、もしくは外的操作(スレーブモード)によ
り、初期ローディングモードに入り、初期ローディング
制御回路103の制御の下に、外部装置からのデータを
111,110,108のパスを介して命令メモリ部1
01へ順次記憶する。
0の起動時に、パス112を介して初期ローディング操
作信号が入力されたプロセッサ100は、プロセッサ1
00自体、もしくは外的操作(スレーブモード)によ
り、初期ローディングモードに入り、初期ローディング
制御回路103の制御の下に、外部装置からのデータを
111,110,108のパスを介して命令メモリ部1
01へ順次記憶する。
【0076】また、命令メモリ部101には、予め図3
に示す一例のチェックサム演算プログラム301が記憶
されている。
に示す一例のチェックサム演算プログラム301が記憶
されている。
【0077】このチェックサム演算プログラム301
は、命令メモリ部101に記憶された外部からのデータ
の不具合を検出するチェックサム演算を行うためのもの
であり、そのプログラム301による命令が接続パス1
08,110,123又は、命令デコーダ/命令アドレ
ス制御回路102を介してチェックサム演算回路107
へ通知されることによりチェックサム演算処理が実行さ
れる。
は、命令メモリ部101に記憶された外部からのデータ
の不具合を検出するチェックサム演算を行うためのもの
であり、そのプログラム301による命令が接続パス1
08,110,123又は、命令デコーダ/命令アドレ
ス制御回路102を介してチェックサム演算回路107
へ通知されることによりチェックサム演算処理が実行さ
れる。
【0078】その処理内容は、命令メモリ部101の01
00h番地から01ffh番地の全データのチェックサム演算を
行い、その期待値である命令メモリ部101の8001h番
地のデータと比較演算を行っている。以下に、プログラ
ム301の例に沿って動作を説明する。
00h番地から01ffh番地の全データのチェックサム演算を
行い、その期待値である命令メモリ部101の8001h番
地のデータと比較演算を行っている。以下に、プログラ
ム301の例に沿って動作を説明する。
【0079】1行目のrepeat_next命令により命令デコ
ーダ102では、次命令を256回繰り返すようにリピ
ートカウンタの設定、命令アドレス制御回路102への
制御指示を出す。
ーダ102では、次命令を256回繰り返すようにリピ
ートカウンタの設定、命令アドレス制御回路102への
制御指示を出す。
【0080】2行目のchecksum命令は、特殊な命令で、
repeat_nextとの組み合わせで動作する。繰り返しの1
回目と最終回と2回目以降最終回前までは処理内容が異
なる命令となっている。
repeat_nextとの組み合わせで動作する。繰り返しの1
回目と最終回と2回目以降最終回前までは処理内容が異
なる命令となっている。
【0081】1回目の動作では、命令デコーダ/命令ア
ドレス制御回路102内で、現命令ポインタのスタック
へのプッシュと、0100h(hは16進を示すhexの略)を
命令ポインタに設定、命令ポインタの更新増分値を1に
設定している。また、チェックサム演算回路107で、
演算結果レジスタ(reg_checksum)203の0クリアを
行う。その後、2回目以降と同じ動作を行うことにな
る。
ドレス制御回路102内で、現命令ポインタのスタック
へのプッシュと、0100h(hは16進を示すhexの略)を
命令ポインタに設定、命令ポインタの更新増分値を1に
設定している。また、チェックサム演算回路107で、
演算結果レジスタ(reg_checksum)203の0クリアを
行う。その後、2回目以降と同じ動作を行うことにな
る。
【0082】2回目以降最終回前までの動作は、命令ポ
インタで示すアドレスの命令メモリ部101のデータを
接続パス108,110,123を経由してチェックサ
ム演算回路107に供給する。命令ポインタは、1回目
で設定した増分値で更新を行う。
インタで示すアドレスの命令メモリ部101のデータを
接続パス108,110,123を経由してチェックサ
ム演算回路107に供給する。命令ポインタは、1回目
で設定した増分値で更新を行う。
【0083】チェックサム演算回路107では、接続パ
ス123から供給されたデータと演算結果レジスタ20
3のデータ205と任意のチェックサム演算を行い、こ
の結果206を演算結果レジスタ203へ出力して格納
する。
ス123から供給されたデータと演算結果レジスタ20
3のデータ205と任意のチェックサム演算を行い、こ
の結果206を演算結果レジスタ203へ出力して格納
する。
【0084】最終回では、命令ポインタで示すアドレス
の命令メモリ部101のデータを接続パス108,11
0,123を経由してチェックサム演算回路107に供
給し、これによって、命令ポインタは、1回目でプッシ
ュしたポインタ値をポップして、繰り返し処理からの復
帰に移る。
の命令メモリ部101のデータを接続パス108,11
0,123を経由してチェックサム演算回路107に供
給し、これによって、命令ポインタは、1回目でプッシ
ュしたポインタ値をポップして、繰り返し処理からの復
帰に移る。
【0085】チェックサム演算回路107では、同様に
接続パス123から供給されたデータと演算結果レジス
タ203のデータ205と任意のチェックサム演算を行
い、この結果206を演算結果レジスタ203へ出力し
て格納する。
接続パス123から供給されたデータと演算結果レジス
タ203のデータ205と任意のチェックサム演算を行
い、この結果206を演算結果レジスタ203へ出力し
て格納する。
【0086】従って、この演算結果は、命令メモリ部1
01のアドレス0100h番地から01ffh番地の全データのチ
ェックサム演算ということになる。
01のアドレス0100h番地から01ffh番地の全データのチ
ェックサム演算ということになる。
【0087】チェックサム演算プログラム301の3行
目のmove_mi命令では、命令メモリ部101の8001h番地
の内容を、演算部104内の汎用レジスタreg0に、接続
パス108,110,109を介して命令デコーダ/命
令アドレス制御回路102に入力した後、接続パス12
0,118,115を経由して格納する。
目のmove_mi命令では、命令メモリ部101の8001h番地
の内容を、演算部104内の汎用レジスタreg0に、接続
パス108,110,109を介して命令デコーダ/命
令アドレス制御回路102に入力した後、接続パス12
0,118,115を経由して格納する。
【0088】この時も、命令デコーダ/命令アドレス制
御回路102では、checksum命令同様、現命令ポインタ
のプッシュ/ポップ動作を行い、命令ポインタを操作
し、所望の8001h番地のデータを呼び出す。
御回路102では、checksum命令同様、現命令ポインタ
のプッシュ/ポップ動作を行い、命令ポインタを操作
し、所望の8001h番地のデータを呼び出す。
【0089】4行目では、チェックサム演算回路107
内の演算結果レジスタ203の内容を演算部104内の
汎用レジスタreg1へ移している。
内の演算結果レジスタ203の内容を演算部104内の
汎用レジスタreg1へ移している。
【0090】最後に、5行目で、演算部104におい
て、チェックサム演算結果期待値のreg0と演算結果reg1
との比較演算を行うことで、起動時にローディングした
データの保持検証がなされる。
て、チェックサム演算結果期待値のreg0と演算結果reg1
との比較演算を行うことで、起動時にローディングした
データの保持検証がなされる。
【0091】このように、実施の形態1のプロセッサに
よれば、任意のメモリ空間のデータのチェックサム演算
プログラム301が記憶された命令メモリ部101と、
起動時に外部装置からのデータを命令メモリ部101に
ローディングする初期ローディング制御回路103と、
チェックサム演算プログラム301に応じてローディン
グによる命令メモリ部101の記憶データのチェックサ
ム演算を行うチェックサム演算回路107と、そのチェ
ックサム演算の結果から記憶データの不具合を検出する
演算部104とを備えて構成したので、チェックサム演
算可能な命令コードを実行することにより、起動時にロ
ーディングしたデータの保持検証をソフトウェア処理で
いつでも必要なときに行うことができる。
よれば、任意のメモリ空間のデータのチェックサム演算
プログラム301が記憶された命令メモリ部101と、
起動時に外部装置からのデータを命令メモリ部101に
ローディングする初期ローディング制御回路103と、
チェックサム演算プログラム301に応じてローディン
グによる命令メモリ部101の記憶データのチェックサ
ム演算を行うチェックサム演算回路107と、そのチェ
ックサム演算の結果から記憶データの不具合を検出する
演算部104とを備えて構成したので、チェックサム演
算可能な命令コードを実行することにより、起動時にロ
ーディングしたデータの保持検証をソフトウェア処理で
いつでも必要なときに行うことができる。
【0092】(実施の形態2)図4は、本発明の実施の
形態2に係るプロセッサの構成を示すブロック図であ
る。但し、この図4に示す実施の形態2において図1の
実施の形態1の各部に対応する部分には同一符号を付
し、その説明を省略する。
形態2に係るプロセッサの構成を示すブロック図であ
る。但し、この図4に示す実施の形態2において図1の
実施の形態1の各部に対応する部分には同一符号を付
し、その説明を省略する。
【0093】図4に示す実施の形態2のプロセッサ40
0が、実施の形態1と異なる点は、チェックサム演算
を、実施の形態1のようにチェックサム演算回路107
を新設して実行するのではなく、既存の演算部401に
実行する機能を備えたことにある。
0が、実施の形態1と異なる点は、チェックサム演算
を、実施の形態1のようにチェックサム演算回路107
を新設して実行するのではなく、既存の演算部401に
実行する機能を備えたことにある。
【0094】また、実施の形態1と比較した場合、命令
データビット長と演算データビット長が異なるとき、特
に命令データビット長>演算データビット長の時の処理
が課題となる。
データビット長と演算データビット長が異なるとき、特
に命令データビット長>演算データビット長の時の処理
が課題となる。
【0095】そこで、実施の形態2では、命令データビ
ット長を32ビット、演算データビット長を16ビット
とし、演算データバス長を16ビットとした。演算部4
01は、倍精度長の汎用レジスタを持ち、倍精度演算が
可能な回路であるとする。
ット長を32ビット、演算データビット長を16ビット
とし、演算データバス長を16ビットとした。演算部4
01は、倍精度長の汎用レジスタを持ち、倍精度演算が
可能な回路であるとする。
【0096】図5は、実施の形態2におけるチェックサ
ム演算処理を行う場合のプロセッサ400のチェックサ
ム演算プログラム501の一例図である。
ム演算処理を行う場合のプロセッサ400のチェックサ
ム演算プログラム501の一例図である。
【0097】処理内容は実施の形態1と同じで、命令メ
モリ部101の0100h番地から01ffh番地の全データのチ
ェックサム演算を行い、その期待値である命令メモリ部
101の8001h番地のデータと比較演算を行っている。
以降、プログラム501に沿って動作を説明する。
モリ部101の0100h番地から01ffh番地の全データのチ
ェックサム演算を行い、その期待値である命令メモリ部
101の8001h番地のデータと比較演算を行っている。
以降、プログラム501に沿って動作を説明する。
【0098】1行目のrepeat_next命令により命令デコ
ーダ102では、次命令を256回繰り返すようにリピ
ートカウンタの設定、命令アドレス制御回路102への
制御指示を出す。
ーダ102では、次命令を256回繰り返すようにリピ
ートカウンタの設定、命令アドレス制御回路102への
制御指示を出す。
【0099】2行目のchecksum命令は、特殊な命令で、
repeat_nextとの組み合わせで動作する。繰り返しの1
回目と最終回と2回目以降最終回前までは処理内容が異
なる命令となっている。
repeat_nextとの組み合わせで動作する。繰り返しの1
回目と最終回と2回目以降最終回前までは処理内容が異
なる命令となっている。
【0100】1回目の動作では、命令デコーダ/命令ア
ドレス制御回路102内で、現命令ポインタのスタック
へのプッシュと0100hを命令ポインタに設定、命令ポイ
ンタの更新増分値を1に設定している。また、演算部4
01内で、汎用レジスタreg1の0クリアを行う。その
後、2回目以降と同じ動作を行うことになる。
ドレス制御回路102内で、現命令ポインタのスタック
へのプッシュと0100hを命令ポインタに設定、命令ポイ
ンタの更新増分値を1に設定している。また、演算部4
01内で、汎用レジスタreg1の0クリアを行う。その
後、2回目以降と同じ動作を行うことになる。
【0101】2回目以降最終回前までの動作は、命令ポ
インタで示すアドレスの命令メモリ部101のデータ
を、接続パス108,110,109を介して命令デコ
ーダ/命令アドレス制御回路102に入力した後、接続
パス120,118,115を経由して演算部401に
供給する。
インタで示すアドレスの命令メモリ部101のデータ
を、接続パス108,110,109を介して命令デコ
ーダ/命令アドレス制御回路102に入力した後、接続
パス120,118,115を経由して演算部401に
供給する。
【0102】この時、命令データビット長32ビット>
演算データビット長16ビットであるので、120,1
18,115のパスは、16ビットずつ2回に分けて転
送することにより32ビットデータを供給する。命令ポ
インタは、1回目で設定した増分値で更新を行う。演算
部401では、接続パス115から供給されたデータと
汎用レジスタreg1のデータと任意のチェックサム演算を
行い、結果を汎用レジスタreg0へ出力して格納する。
演算データビット長16ビットであるので、120,1
18,115のパスは、16ビットずつ2回に分けて転
送することにより32ビットデータを供給する。命令ポ
インタは、1回目で設定した増分値で更新を行う。演算
部401では、接続パス115から供給されたデータと
汎用レジスタreg1のデータと任意のチェックサム演算を
行い、結果を汎用レジスタreg0へ出力して格納する。
【0103】最終回では、同様に命令ポインタで示すア
ドレスの命令メモリ部101のデータを、接続パス10
8,110,109を介して命令デコーダ/命令アドレ
ス制御回路102に入力した後、接続パス120,11
8,115を経由して演算部401に供給し、命令ポイ
ンタは、1回目でプッシュしたポインタ値をポップし
て、繰り返し処理からの復帰に移る。
ドレスの命令メモリ部101のデータを、接続パス10
8,110,109を介して命令デコーダ/命令アドレ
ス制御回路102に入力した後、接続パス120,11
8,115を経由して演算部401に供給し、命令ポイ
ンタは、1回目でプッシュしたポインタ値をポップし
て、繰り返し処理からの復帰に移る。
【0104】演算部401では、同様に接続パス115
から供給されたデータと汎用レジスタreg1のデータと任
意のチェックサム演算を行い、結果を汎用レジスタreg1
へ格納する。
から供給されたデータと汎用レジスタreg1のデータと任
意のチェックサム演算を行い、結果を汎用レジスタreg1
へ格納する。
【0105】3行目のmove_mi命令では、命令メモリ部
101の8001h番地の内容を演算部401内の汎用レジ
スタreg0に、接続パス108,110,109を介して
命令デコーダ/命令アドレス制御回路102に入力した
後、接続パス120,118,115を経由して格納す
る。
101の8001h番地の内容を演算部401内の汎用レジ
スタreg0に、接続パス108,110,109を介して
命令デコーダ/命令アドレス制御回路102に入力した
後、接続パス120,118,115を経由して格納す
る。
【0106】この時も、120,118,115のパス
は16ビットずつを2回に分けて演算部401へ32ビ
ットデータを供給する。
は16ビットずつを2回に分けて演算部401へ32ビ
ットデータを供給する。
【0107】命令デコーダ/命令アドレス制御回路10
2では、checksum命令同様、現命令ポインタのプッシュ
/ポップ動作を行い、命令ポインタを操作し、所望の800
1h番地のデータを呼び出す。
2では、checksum命令同様、現命令ポインタのプッシュ
/ポップ動作を行い、命令ポインタを操作し、所望の800
1h番地のデータを呼び出す。
【0108】最後に、4行目で、チェックサム演算結果
期待値のreg0と演算結果reg1との比較演算を行うこと
で、起動時にローディングしたデータの保持検証がなさ
れる。
期待値のreg0と演算結果reg1との比較演算を行うこと
で、起動時にローディングしたデータの保持検証がなさ
れる。
【0109】このように、実施の形態2のプロセッサに
よれば、データチェックサム演算処理を実現する手段と
して、既存の演算部104を利用できるように、データ
パスを設けて実現したので、追加ハードウェアが少ない
構成で実施の形態1と同様の効果を得ることができる。
よれば、データチェックサム演算処理を実現する手段と
して、既存の演算部104を利用できるように、データ
パスを設けて実現したので、追加ハードウェアが少ない
構成で実施の形態1と同様の効果を得ることができる。
【0110】(実施の形態3)図6は、本発明の実施の
形態3に係るプロセッサの構成を示すブロック図であ
る。但し、この図6に示す実施の形態3において図4の
実施の形態2の各部に対応する部分には同一符号を付
し、その説明を省略する。
形態3に係るプロセッサの構成を示すブロック図であ
る。但し、この図6に示す実施の形態3において図4の
実施の形態2の各部に対応する部分には同一符号を付
し、その説明を省略する。
【0111】図6に示す実施の形態3のプロセッサ60
0が、実施の形態2と異なる点は、命令デコーダ/命令
アドレス制御回路102と、命令データバス110と、
演算データバス118とを接続するバス接続回路601
を設けたことにある。
0が、実施の形態2と異なる点は、命令デコーダ/命令
アドレス制御回路102と、命令データバス110と、
演算データバス118とを接続するバス接続回路601
を設けたことにある。
【0112】即ち、バス接続回路601は、命令デコー
ダ/命令アドレス制御回路102とパス602で接続さ
れ、命令データバス110にパス603で接続され、演
算データバス118にパス604で接続されている。
ダ/命令アドレス制御回路102とパス602で接続さ
れ、命令データバス110にパス603で接続され、演
算データバス118にパス604で接続されている。
【0113】更に、実施の形態2と異なる点は、命令メ
モリ部101のデータを演算部401へ供給する場合の
パスが、接続パス108,110,109と命令デコー
ダ/命令アドレス制御回路102を介した接続パス12
0,118,115の経路から、接続パス108,11
0,603とバス接続回路601を介した接続パス60
4,118,115の経路に変更されたことである。
モリ部101のデータを演算部401へ供給する場合の
パスが、接続パス108,110,109と命令デコー
ダ/命令アドレス制御回路102を介した接続パス12
0,118,115の経路から、接続パス108,11
0,603とバス接続回路601を介した接続パス60
4,118,115の経路に変更されたことである。
【0114】また、バス接続回路601では、接続パス
602を介した命令デコーダ102の指示により、接続
パス603における32ビット長データを、16ビット
長データの接続パス604へ2回に分割して供給する機
能を持っている。他の動作については、実施の形態2と
同じである。
602を介した命令デコーダ102の指示により、接続
パス603における32ビット長データを、16ビット
長データの接続パス604へ2回に分割して供給する機
能を持っている。他の動作については、実施の形態2と
同じである。
【0115】このように、実施の形態3のプロセッサに
よれば、命令デコーダ/命令アドレス制御回路102の
機能、タイミング制御の簡易化を図ることができる。こ
れは、命令データバス110と演算データバス118の
使用タイミングが異なる場合、命令デコーダ102のラ
ッチ処理を経由しないことにより、命令データバス11
0と演算データバス118との接続タイミングが、バス
接続回路601独自のタイミングで行われることでタイ
ミング設定の自由度を高め、更には、命令デコーダ10
2のラッチ部のディレイを加味しなくてもよくなること
で、データ転送のディレイを小さくできるからである。
よれば、命令デコーダ/命令アドレス制御回路102の
機能、タイミング制御の簡易化を図ることができる。こ
れは、命令データバス110と演算データバス118の
使用タイミングが異なる場合、命令デコーダ102のラ
ッチ処理を経由しないことにより、命令データバス11
0と演算データバス118との接続タイミングが、バス
接続回路601独自のタイミングで行われることでタイ
ミング設定の自由度を高め、更には、命令デコーダ10
2のラッチ部のディレイを加味しなくてもよくなること
で、データ転送のディレイを小さくできるからである。
【0116】(実施の形態4)図7は、本発明の実施の
形態4に係るプロセッサの命令デコーダ/命令アドレス
制御回路の構成を示すブロック図である。
形態4に係るプロセッサの命令デコーダ/命令アドレス
制御回路の構成を示すブロック図である。
【0117】但し、この図7に示す命令デコーダ/命令
アドレス制御回路700は、実施の形態1で説明したプ
ロセッサ100の命令デコーダ/命令アドレス制御回路
102に代えて設けられているものである。
アドレス制御回路700は、実施の形態1で説明したプ
ロセッサ100の命令デコーダ/命令アドレス制御回路
102に代えて設けられているものである。
【0118】図7に示す命令デコーダ/命令アドレス制
御回路700は、ラッチ回路701と、命令デコード回
路(実施の形態1では命令デコーダと表現)702と、
増分レジスタ703と、固定増分レジスタ704と、命
令ポインタ加算器705と、命令ポインタ706と、命
令ポインタスタック707とを備えて構成されている。
御回路700は、ラッチ回路701と、命令デコード回
路(実施の形態1では命令デコーダと表現)702と、
増分レジスタ703と、固定増分レジスタ704と、命
令ポインタ加算器705と、命令ポインタ706と、命
令ポインタスタック707とを備えて構成されている。
【0119】パス109を介して命令データバス110
に接続されたラッチ回路701は、パス708により命
令デコード回路702に接続されている。
に接続されたラッチ回路701は、パス708により命
令デコード回路702に接続されている。
【0120】命令デコード回路702は、接続パス12
0に接続されており、また、パス709により増分レジ
スタ703に接続され、更にパス710の接続バス71
1に接続された各パス712,713,714によっ
て、命令ポインタ加算器705、命令ポインタ706及
び命令ポインタスタック707に接続され、更にはパス
各外部ブロックへの制御信号119と共に、各内部ブロ
ックへの制御信号715を出力するものである。
0に接続されており、また、パス709により増分レジ
スタ703に接続され、更にパス710の接続バス71
1に接続された各パス712,713,714によっ
て、命令ポインタ加算器705、命令ポインタ706及
び命令ポインタスタック707に接続され、更にはパス
各外部ブロックへの制御信号119と共に、各内部ブロ
ックへの制御信号715を出力するものである。
【0121】増分レジスタ703は、パス716の接続
バス717に接続されたパス718により命令ポインタ
加算器705に接続され、固定増分レジスタ704は、
パス719の接続バス717に接続されたパス718に
より命令ポインタ加算器705に接続されている。
バス717に接続されたパス718により命令ポインタ
加算器705に接続され、固定増分レジスタ704は、
パス719の接続バス717に接続されたパス718に
より命令ポインタ加算器705に接続されている。
【0122】命令ポインタ706は、パス114で命令
メモリ部101に接続されていると共に、パス720で
命令ポインタ加算器705に接続され、パス721で命
令ポインタスタック707に接続されている。
メモリ部101に接続されていると共に、パス720で
命令ポインタ加算器705に接続され、パス721で命
令ポインタスタック707に接続されている。
【0123】このような構成の命令デコーダ/命令アド
レス制御回路700が、実施の形態1のものと異なる点
は、増分レジスタ703及び命令ポインタ加算器705
が設けられていることにある。
レス制御回路700が、実施の形態1のものと異なる点
は、増分レジスタ703及び命令ポインタ加算器705
が設けられていることにある。
【0124】通常のプロセッサでは、可変長命令の場合
を除いては、増分レジスタの部分は固定増分レジスタ7
04で示すように「1」固定で、加算器は+1演算さえ
できればよいものであった。動作としては、通常は増分
値は「1」で、チェックサム演算時の命令ポインタの時
のみ増分レジスタの値を用いるようになっている。
を除いては、増分レジスタの部分は固定増分レジスタ7
04で示すように「1」固定で、加算器は+1演算さえ
できればよいものであった。動作としては、通常は増分
値は「1」で、チェックサム演算時の命令ポインタの時
のみ増分レジスタの値を用いるようになっている。
【0125】図8は、実施の形態4のチェックサム演算
を行う場合のプロセッサのチェックサム演算プログラム
801の一例である。
を行う場合のプロセッサのチェックサム演算プログラム
801の一例である。
【0126】このプログラム801では、16ワード間
隔で、つまり下位4ビットがb'0000'のアドレスの0100h
番地から01ff0番地の16ワードのチェックサム演算を
行っているものである。
隔で、つまり下位4ビットがb'0000'のアドレスの0100h
番地から01ff0番地の16ワードのチェックサム演算を
行っているものである。
【0127】全体動作については、実施の形態1と同じ
であるので、命令アドレス制御部のみについて説明す
る。
であるので、命令アドレス制御部のみについて説明す
る。
【0128】2行目のchecksum命令の1回目では、命令
ポインタ706に、命令デコード回路702から71
0,711,713の経路で0100hが設定される。更
に、増分レジスタ703に、命令デコード回路702か
ら702の経路で16が設定される。増分値は、通常時
の固定増分レジスタ704の「1」から増分レジスタ7
03の値を用いる設定にする。そして、0100hを命令ポ
インタ値として接続パス114を経由して命令メモリ部
101へ出力する。
ポインタ706に、命令デコード回路702から71
0,711,713の経路で0100hが設定される。更
に、増分レジスタ703に、命令デコード回路702か
ら702の経路で16が設定される。増分値は、通常時
の固定増分レジスタ704の「1」から増分レジスタ7
03の値を用いる設定にする。そして、0100hを命令ポ
インタ値として接続パス114を経由して命令メモリ部
101へ出力する。
【0129】また、パス720を経由して得られた値
と、716,717,718経由で得られた増分レジス
タ値を、命令ポインタ加算器705で加算し、712,
711,713の経路で命令ポインタ706を更新す
る。
と、716,717,718経由で得られた増分レジス
タ値を、命令ポインタ加算器705で加算し、712,
711,713の経路で命令ポインタ706を更新す
る。
【0130】2回目以降も、同様にして、命令ポインタ
706の更新を行い、それを命令メモリ部101へ出力
する。
706の更新を行い、それを命令メモリ部101へ出力
する。
【0131】最終回では、上記の更新は行わず、命令ポ
インタスタック707から現命令ポインタ値を714,
711,713という経路でポップする。また、増分値
も通常の「1」の設定に戻す。
インタスタック707から現命令ポインタ値を714,
711,713という経路でポップする。また、増分値
も通常の「1」の設定に戻す。
【0132】このような動作でチェックサム演算の対象
となる空間を、連続したアドレス空間だけでなく、指定
した間隔毎のアドレス空間とすることができる。
となる空間を、連続したアドレス空間だけでなく、指定
した間隔毎のアドレス空間とすることができる。
【0133】これによって、図9に示すような、アドレ
ス空間を2次元的に行方向、列方向にチェックサム演算
を可能にできることから、不具合箇所の特定を容易にす
ることができる。
ス空間を2次元的に行方向、列方向にチェックサム演算
を可能にできることから、不具合箇所の特定を容易にす
ることができる。
【0134】このように、実施の形態4のプロセッサの
命令デコーダ/命令アドレス制御回路によれば、チェッ
クサム演算を行う任意のメモリ空間の指定方法を多様に
し、アドレス空間を2次元的に行方向及び列方向にチェ
ックサム演算を可能にしたので、不具合箇所の特定を容
易にすることができる。
命令デコーダ/命令アドレス制御回路によれば、チェッ
クサム演算を行う任意のメモリ空間の指定方法を多様に
し、アドレス空間を2次元的に行方向及び列方向にチェ
ックサム演算を可能にしたので、不具合箇所の特定を容
易にすることができる。
【0135】(実施の形態5)図10は、本発明の実施
の形態5に係るプロセッサにおける初期ローディングデ
ータマップの一部分を示す構成図である。
の形態5に係るプロセッサにおける初期ローディングデ
ータマップの一部分を示す構成図である。
【0136】この実施の形態5が実施の形態1と異なる
点は、予め初期ローディングデータのマップ構成をチェ
ックサム演算が容易に行えるようにしていることにあ
る。
点は、予め初期ローディングデータのマップ構成をチェ
ックサム演算が容易に行えるようにしていることにあ
る。
【0137】図10では、256×16ワードを16分
割し、16ワード毎にチェックサム演算を行う構成で、
アドレス0000h番地から0fefh番地に命令データを置き、
0ff0h番地から0fff番地には、チェックサムを行うそれ
ぞれの16ブロックの演算結果が一意の値(この例では
0)になるような値を設定しておく。
割し、16ワード毎にチェックサム演算を行う構成で、
アドレス0000h番地から0fefh番地に命令データを置き、
0ff0h番地から0fff番地には、チェックサムを行うそれ
ぞれの16ブロックの演算結果が一意の値(この例では
0)になるような値を設定しておく。
【0138】これによって、図11のチェックサム演算
プログラム1101に示すように、チェックサム演算命
令を1回分余計に行うことで、演算結果レジスタが0で
あるかどうかを判定するだけでよくなる。
プログラム1101に示すように、チェックサム演算命
令を1回分余計に行うことで、演算結果レジスタが0で
あるかどうかを判定するだけでよくなる。
【0139】即ち、実施の形態1におけるmove_mi命令
を準備しなくてよく、効率的にチェックサム演算処理が
行えるようになる。
を準備しなくてよく、効率的にチェックサム演算処理が
行えるようになる。
【0140】このように、実施の形態5のプロセッサに
よれば、検出方法において、ローディングするデータに
あらかじめチェックサム演算コードを埋め込んでおくこ
とにより、チェックサム演算実行を1回分余計に行えば
容易に検出を可能とし、検出のための付加命令などを不
要にすることができる。
よれば、検出方法において、ローディングするデータに
あらかじめチェックサム演算コードを埋め込んでおくこ
とにより、チェックサム演算実行を1回分余計に行えば
容易に検出を可能とし、検出のための付加命令などを不
要にすることができる。
【0141】更に、データチェックサム演算処理を実現
する手段として、命令データバス110に直接チェック
サム演算回路107を接続することにより、命令デコー
ダ102や演算データバス118を経由せず、簡単なタ
イミング設計で不具合検出の実現が可能となる。
する手段として、命令データバス110に直接チェック
サム演算回路107を接続することにより、命令デコー
ダ102や演算データバス118を経由せず、簡単なタ
イミング設計で不具合検出の実現が可能となる。
【0142】以上説明した実施の形態1〜5のプロセッ
サは、次に説明するように移動体通信システムにおける
移動局装置又は基地局装置に適用することができる。
サは、次に説明するように移動体通信システムにおける
移動局装置又は基地局装置に適用することができる。
【0143】図13に示すように、移動局装置1300
は、一般的にRF部(無線部)1301と、変復調部1
302と、CODEC(コーディック)部1303と、
I/F(インタフェース)部1304と、制御部130
5とを備えて構成されている。
は、一般的にRF部(無線部)1301と、変復調部1
302と、CODEC(コーディック)部1303と、
I/F(インタフェース)部1304と、制御部130
5とを備えて構成されている。
【0144】この構成要素の内、上記プロセッサを適用
できるものは主に、それ自体が通常DSP(Digital Sig
nal Processor)として構成されているCODEC部13
03と、制御部(CPU)1305と、変復調部130
2中で使用するプロセッサ(DSP,CPU)と、I/
F部1304で使用するプロセッサ(DSP,CPU)
とがある。
できるものは主に、それ自体が通常DSP(Digital Sig
nal Processor)として構成されているCODEC部13
03と、制御部(CPU)1305と、変復調部130
2中で使用するプロセッサ(DSP,CPU)と、I/
F部1304で使用するプロセッサ(DSP,CPU)
とがある。
【0145】このようにプロセッサを適用する場合、図
14に示すように、制御部1401と、メモリ部140
2と、プロセッサ1403とが各々接続される構成とす
ればよい。但し、CODEC部1303は、上記のよう
に一般にそれ自体がDSPであるので、図13の制御部
1305が図14の制御部1401に相当するように構
成すればよい。
14に示すように、制御部1401と、メモリ部140
2と、プロセッサ1403とが各々接続される構成とす
ればよい。但し、CODEC部1303は、上記のよう
に一般にそれ自体がDSPであるので、図13の制御部
1305が図14の制御部1401に相当するように構
成すればよい。
【0146】また、上記のようにプロセッサが適用され
る3つの要素であるCODEC部1303、制御部13
05及び変復調部1302のうち2つないし3つを1チ
ップに統合したプロセッサとしてもよい。
る3つの要素であるCODEC部1303、制御部13
05及び変復調部1302のうち2つないし3つを1チ
ップに統合したプロセッサとしてもよい。
【0147】次に、図15に示すように、基地局装置1
500は、一般的にBS(基地局)1501とMCC
(移動通信制御センタ)1502から成り、BS150
1は、RF部1503と、変復調部1504と、同期部
1505とを備え、MCC1502は、同期部1506
と、音声処理部1507と、交換機1508と、基地局
制御装置とを備えて構成されている。
500は、一般的にBS(基地局)1501とMCC
(移動通信制御センタ)1502から成り、BS150
1は、RF部1503と、変復調部1504と、同期部
1505とを備え、MCC1502は、同期部1506
と、音声処理部1507と、交換機1508と、基地局
制御装置とを備えて構成されている。
【0148】この構成要素の内、上記プロセッサを適用
できるものは主に、音声処理部1507の中の音声CO
DEC部と、変復調部1504のプロセッサ(DSP,
CPU)とがある。
できるものは主に、音声処理部1507の中の音声CO
DEC部と、変復調部1504のプロセッサ(DSP,
CPU)とがある。
【0149】
【発明の効果】以上説明したように、本発明によれば、
起動時に外部装置からローディングしたデータの保持検
証を、稼働時にソフトウェア処理でいつでも必要なとき
に容易に行うことを可能とし、これによって不具合箇所
の特定を容易に行うことができる。
起動時に外部装置からローディングしたデータの保持検
証を、稼働時にソフトウェア処理でいつでも必要なとき
に容易に行うことを可能とし、これによって不具合箇所
の特定を容易に行うことができる。
【図1】本発明の実施の形態1に係るプロセッサの構成
を示すブロック図
を示すブロック図
【図2】実施の形態1に係るプロセッサのチェックサム
演算回路の構成を示すブロック図
演算回路の構成を示すブロック図
【図3】実施の形態1に係るプロセッサで用いられるチ
ェックサム演算プログラムの一例図
ェックサム演算プログラムの一例図
【図4】本発明の実施の形態2に係るプロセッサの構成
を示すブロック図
を示すブロック図
【図5】実施の形態2に係るプロセッサで用いられるチ
ェックサム演算プログラムの一例図
ェックサム演算プログラムの一例図
【図6】本発明の実施の形態3に係るプロセッサの構成
を示すブロック図
を示すブロック図
【図7】本発明の実施の形態4に係るプロセッサの構成
を示すブロック図
を示すブロック図
【図8】実施の形態4に係るプロセッサで用いられるチ
ェックサム演算プログラムの一例図
ェックサム演算プログラムの一例図
【図9】実施の形態4に係るプロセッサにおける2次元
的チェックサム演算による不具合箇所の特定例図
的チェックサム演算による不具合箇所の特定例図
【図10】本発明の実施の形態5に係るプロセッサにお
ける初期ローディングデータマップの一部分を示す構成
図
ける初期ローディングデータマップの一部分を示す構成
図
【図11】実施の形態5に係るプロセッサで用いられる
チェックサム演算プログラムの一例図
チェックサム演算プログラムの一例図
【図12】従来のプロセッサの構成を示すブロック図
【図13】移動局装置の構成を示すブロック図
【図14】実施の形態1〜5に係るプロセッサを移動局
装置又は基地局装置に適用する場合の回路構成を示すブ
ロック図
装置又は基地局装置に適用する場合の回路構成を示すブ
ロック図
【図15】基地局装置の構成を示すブロック図
101 命令メモリ部 102 命令デコーダ/命令アドレス制御回路 103 初期ローディング制御回路 104,401 演算部 105 データメモリ部 107 チェックサム演算回路 110 命令データバス 118 演算データバス 301,501,801,1101 チェックサム演算
プログラム 601 バス接続回路 703 増分レジスタ 705 命令ポインタ加算器
プログラム 601 バス接続回路 703 増分レジスタ 705 命令ポインタ加算器
Claims (23)
- 【請求項1】 任意のメモリ空間のデータのチェックサ
ム演算命令が記憶されたメモリ手段と、起動時に外部装
置からのデータを前記メモリ手段にローディングする制
御手段と、前記チェックサム演算命令に応じて前記ロー
ディングによる記憶データのチェックサム演算を行うチ
ェックサム演算手段と、前記チェックサム演算の結果か
ら前記記憶データの不具合を検出する演算手段と、を具
備することを特徴とするプロセッサ。 - 【請求項2】 メモリ手段が、命令コードを記憶するた
めの命令メモリ手段であることを特徴とする請求項1記
載のプロセッサ。 - 【請求項3】 チェックサム演算を行う任意のメモリ空
間の指定を、前記チェックサム演算の対象ワード数を命
令コードで直接指定することを特徴とする請求項1又は
請求項2記載のプロセッサ。 - 【請求項4】 チェックサム演算を行う任意のメモリ空
間の指定を、前記チェックサム演算の対象ワード数を任
意のレジスタで間接指定することを特徴とする請求項1
又は請求項2記載のプロセッサ。 - 【請求項5】 チェックサム演算を行う任意のメモリ空
間の指定を、チェックサム演算の対象空間の先頭アドレ
スを命令コードで直接指定することを特徴とする請求項
1又は請求項2記載のプロセッサ。 - 【請求項6】 チェックサム演算を行う任意のメモリ空
間の指定を、チェックサム演算の対象空間の先頭アドレ
スを任意のレジスタで間接指定することを特徴とする請
求項1又は請求項2記載のプロセッサ。 - 【請求項7】 チェックサム演算を行う任意のメモリ空
間の指定を、前記チェックサム演算の対象空間のアドレ
ス間隔を命令コードで直接指定することを特徴とする請
求項1又は請求項2記載のプロセッサ。 - 【請求項8】 チェックサム演算を行う任意のメモリ空
間の指定を、前記チェックサム演算の対象空間のアドレ
ス間隔を任意のレジスタで間接指定することを特徴とす
る請求項1又は請求項2記載のプロセッサ。 - 【請求項9】 チェックサム演算手段が、命令メモリ手
段の接続された命令データバスに接続されていることを
特徴とする請求項2乃至請求項8いずれかに記載のプロ
セッサ。 - 【請求項10】 チェックサム演算手段が、命令メモリ
手段と、この命令メモリ手段に指示信号を供給する命令
デコード手段の接続された命令データバスと、前記命令
デコード手段とに接続されていることを特徴とする請求
項2乃至請求項8いずれかに記載のプロセッサ。 - 【請求項11】 チェックサム演算手段に代え、演算手
段が、命令メモリ手段の命令コード及びデータを、命令
データバス及び命令デコード手段を介して演算データバ
スから取り込むことによってチェックサム演算を実行す
ることを特徴とする請求項2乃至請求項8いずれかに記
載のプロセッサ。 - 【請求項12】 チェックサム演算手段が、命令メモリ
手段と、この命令メモリ手段に指示信号を供給する命令
デコード手段の接続された命令データバス並びに演算デ
ータバスと、前記命令デコード手段とに接続されている
ことを特徴とする請求項2乃至請求項8いずれかに記載
のプロセッサ。 - 【請求項13】 命令コードのサイズが演算データバス
のサイズより大きい場合は、前記命令コードを任意に分
割し、複数回に分けることにより前記演算データバスを
介して演算手段に供給することを特徴とする請求項11
又は請求項12記載のプロセッサ。 - 【請求項14】 演算手段は、起動時のローディングの
際にチェックサム演算結果を期待値として取り込んで記
憶するメモリ空間を有し、稼働時のチェックサム演算結
果と前記期待値との比較によって、メモリ手段又は命令
メモリ手段の記憶データの不具合を検出することを特徴
とする請求項1乃至請求項13いずれかに記載のプロセ
ッサ。 - 【請求項15】 演算手段は、チェックサム演算におい
て、対象空間の演算他に1回演算を追加し、チェックサ
ム演算結果が一意の期待値になるように演算空間毎にチ
ェックサム演算用データを予めローディングデータに入
れておくことによってチェックサム演算結果の期待値を
一意にし、この一意の期待値とチェックサム演算結果と
の比較によって、メモリ手段又は命令メモリ手段の記憶
データの不具合を検出することを特徴とする請求項1乃
至請求項13いずれかに記載のプロセッサ。 - 【請求項16】 請求項1乃至請求項15いずれかに記
載のプロセッサを具備することを特徴とするディジタル
信号処理装置。 - 【請求項17】 請求項1乃至請求項15いずれかに記
載のプロセッサと、起動時に前記プロセッサへ必要なデ
ータをダウンロードする手段と、運用中の空き時間を利
用して前記プロセッサの記憶データの不具合を検出する
手段と、前記不具合の検出時に、その不具合が生じたプ
ロセッサに対して再ダウンロードを行う手段と、を具備
することを特徴とする演算装置。 - 【請求項18】 請求項1至請求項15いずれかに記載
のプロセッサと、起動時に前記プロセッサへ必要なデー
タをダウンロードする手段と、運用中の空き時間を利用
して前記プロセッサの記憶データの不具合を検出する手
段と、前記不具合の検出時に、その不具合が生じたプロ
セッサの不具合空間のみに対して再ダウンロードを行う
手段と、を具備することを特徴とする演算装置。 - 【請求項19】 請求項16記載のディジタル信号処理
装置と、起動時に前記ディジタル信号処理装置へ必要な
データをダウンロードする手段と、運用中の空き時間を
利用して前記ディジタル信号処理装置の記憶データの不
具合を検出する手段と、前記不具合の検出時に、その不
具合が生じたディジタル信号処理装置に対して再ダウン
ロードを行う手段と、を具備することを特徴とする演算
装置。 - 【請求項20】 請求項16記載のディジタル信号処理
装置と、起動時に前記ディジタル信号処理装置へ必要な
データをダウンロードする手段と、運用中の空き時間を
利用して前記ディジタル信号処理装置の記憶データの不
具合を検出する手段と、前記不具合の検出時に、その不
具合が生じたディジタル信号処理装置の不具合空間のみ
に対して再ダウンロードを行う手段と、を具備すること
を特徴とする演算装置。 - 【請求項21】 請求項1乃至請求項15いずれかに記
載のプロセッサと、請求項16記載のディジタル信号処
理装置と、請求項17乃至請求項20いずれかに記載の
演算装置との何れかを具備することを特徴とする移動局
装置。 - 【請求項22】 請求項1乃至請求項15いずれかに記
載のプロセッサと、請求項16記載のディジタル信号処
理装置と、請求項17乃至請求項20いずれかに記載の
演算装置との何れかを具備することを特徴とする基地局
装置。 - 【請求項23】 請求項21記載の移動局装置と、請求
項22記載の基地局装置とを具備することを特徴とする
移動体通信システム。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11114689A JP2000305859A (ja) | 1999-04-22 | 1999-04-22 | プロセッサ |
CN00800582A CN1300395A (zh) | 1999-04-22 | 2000-04-18 | 处理器 |
PCT/JP2000/002497 WO2000065455A1 (fr) | 1999-04-22 | 2000-04-18 | Processeur |
EP00917328A EP1100020A1 (en) | 1999-04-22 | 2000-04-18 | Processor |
AU38384/00A AU3838400A (en) | 1999-04-22 | 2000-04-18 | Processor |
KR1020007014532A KR20010053066A (ko) | 1999-04-22 | 2000-04-18 | 프로세서 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11114689A JP2000305859A (ja) | 1999-04-22 | 1999-04-22 | プロセッサ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000305859A true JP2000305859A (ja) | 2000-11-02 |
Family
ID=14644181
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11114689A Pending JP2000305859A (ja) | 1999-04-22 | 1999-04-22 | プロセッサ |
Country Status (6)
Country | Link |
---|---|
EP (1) | EP1100020A1 (ja) |
JP (1) | JP2000305859A (ja) |
KR (1) | KR20010053066A (ja) |
CN (1) | CN1300395A (ja) |
AU (1) | AU3838400A (ja) |
WO (1) | WO2000065455A1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP4856848B2 (ja) | 2001-10-11 | 2012-01-18 | アルテラ コーポレイション | プログラマブルロジックリソース上のエラー検出 |
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BR112019004054A2 (pt) | 2016-08-29 | 2019-05-21 | 3M Innovative Properties Company | protetor auditivo eletrônico com contatos elétricos chaveáveis |
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Publication number | Priority date | Publication date | Assignee | Title |
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1999
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-
2000
- 2000-04-18 WO PCT/JP2000/002497 patent/WO2000065455A1/ja not_active Application Discontinuation
- 2000-04-18 EP EP00917328A patent/EP1100020A1/en not_active Withdrawn
- 2000-04-18 CN CN00800582A patent/CN1300395A/zh active Pending
- 2000-04-18 AU AU38384/00A patent/AU3838400A/en not_active Abandoned
- 2000-04-18 KR KR1020007014532A patent/KR20010053066A/ko not_active Application Discontinuation
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Also Published As
Publication number | Publication date |
---|---|
CN1300395A (zh) | 2001-06-20 |
AU3838400A (en) | 2000-11-10 |
WO2000065455A1 (fr) | 2000-11-02 |
EP1100020A1 (en) | 2001-05-16 |
KR20010053066A (ko) | 2001-06-25 |
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