JP2000305859A

JP2000305859A - プロセッサ

Info

Publication number: JP2000305859A
Application number: JP11114689A
Authority: JP
Inventors: Junji Soumon; 淳二惣門
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-04-22
Filing date: 1999-04-22
Publication date: 2000-11-02
Also published as: CN1300395A; AU3838400A; WO2000065455A1; EP1100020A1; KR20010053066A

Abstract

(57)【要約】【課題】起動時に外部装置からローディングした
データの保持検証を、稼働時にソフトウェア処理でいつ
でも必要なときに容易に行うことを可能とし、これによ
って不具合箇所の特定を容易に行うことができる。【解決手段】命令メモリ部１０１に、任意のメモリ空
間のデータのチェックサム演算プログラム３０１を記憶
し、初期ローディング制御回路１０３で、起動時に外部
装置からのデータを命令メモリ部１０１にローディング
し、チェックサム演算回路１０７で、チェックサム演算
プログラム３０１に応じてローディングによる命令メモ
リ部１０１の記憶データのチェックサム演算を行い、演
算部１０４で、その演算結果から記憶データの不具合を
検出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサに関
し、特に命令コードやデータコードを起動時にローディ
ングすることが可能なプロセッサに関する。

【０００２】

【従来の技術】従来、プロセッサとしては、特開平８−
３２０８３４号公報、特公平６−１４４５号公報、及び
特公平７−８５２２６号公報に記載されているものがあ
る。

【０００３】近年、プロセッサの処理速度の向上は目覚
ましく、それにより、外付けメモリのサイクルタイムが
プロセッサのサイクルタイムに追いつけず、起動時にプ
ログラム等が記憶された外部記憶装置から内臓メモリへ
データを展開する初期ローディングを実行するプロセッ
サが急増している。

【０００４】図１２は、従来の初期ローディングを行う
プロセッサの構成を示すブロック図である。

【０００５】この図１２に示すプロセッサ１２００は、
初期ローディング対象の命令メモリ部１２０１と、命令
デコーダ／命令アドレス制御回路１２０２と、初期ロー
ディング制御回路１２０３と、演算部１２０４と、デー
タメモリ部１２０５と、その他の回路１２０６とを備え
て構成されている。

【０００６】また、命令メモリ部１２０１及び命令デコ
ーダ／命令アドレス制御回路１２０２は、接続パス１２
０７，１２０８を介して命令データバス１２０９に接続
され、更に、命令データバス１２０９は、図示せぬ外部
装置に接続された外部バス１２１０に接続されている。

【０００７】初期ローディング制御回路１２０３には、
外部装置からの初期ローディング制御信号パス１２１１
が接続されており、更に初期ローディング制御回路１２
０３からは、指示信号１２１２が命令デコーダ／命令ア
ドレス制御回路１２０２へ出力されるようになってい
る。

【０００８】命令デコーダ／命令アドレス制御回路１２
０２からは、指示信号１２１３が命令メモリ部１２０１
へ出力されるようになっている。

【０００９】また、演算部１２０４、データメモリ部１
２０５及びその他の回路１２０６は、接続パス１２１
４，１２１５，１２１６によって、命令デコーダ／命令
アドレス制御回路１２０２に接続された演算データバス
１２１７に接続されている。

【００１０】また、命令デコーダ／命令アドレス制御回
路１２０２からは、演算データバス１２１７へ各ブロッ
クへの制御信号１２１８が出力され、更に、命令デコー
ダからのデータ出力パス１２１９が演算データバス１２
１７に接続されている。

【００１１】また、その他の回路１２０６は、入出力パ
ス１２２０によって外部制御部に接続されている。

【００１２】このような構成において、プロセッサ１２
００の起動時動作を簡単に説明すると、パス１２１１を
介して初期ローディング操作信号が入力されたプロセッ
サ１２００は、プロセッサ１２００自体、もしくは外的
操作（スレーブモード）により、初期ローディングモー
ドに入り、初期ローディング制御回路１２０３の制御の
下に、外部装置からのデータを１２１０，１２０９，１
２０７のパスを介して命令メモリ部１２０１へ順次記憶
する。

【００１３】この初期ローディング動作後、通常プロセ
ッサ同様に命令コードに従って動作を行うようになって
いる。

【００１４】この他のプロセッサでは、初期ローディン
グ動作としての最後に正常にローディングできたか否か
を確認するための手段が備えられているものもある。こ
れは、データ記憶と逆の経路をたどり外部装置へ順次デ
ータを出力し、外部装置で照合を行うことによって不具
合の検出を行う方法である。

【００１５】

【発明が解決しようとする課題】しかしながら、従来の
装置においては、起動時のみの不具合検出しかできない
構成となっており、プロセッサ１２００の稼働中に命令
メモリ部１２０１が予期せぬデータに書き換えられるよ
うな事態が生じた場合は、その検出が非常に困難である
という問題がある。

【００１６】本発明はかかる点に鑑みてなされたもので
あり、起動時に外部装置からローディングしたデータの
保持検証を、稼働時にソフトウェア処理でいつでも必要
なときに容易に行うことを可能とし、これによって不具
合箇所の特定を容易に行うことができるプロセッサを提
供することを目的とする。

【００１７】

【課題を解決するための手段】本発明は、チェックサム
演算可能な命令コードを設け、チェックサム演算回路、
新たにデータパスを設けることにより、プロセッサの運
用中の空き時間を利用して、自ソフトウェア処理で起動
時にローディングしたデータの保持検証を行うことを可
能にする。

【００１８】

【発明の実施の形態】本発明の第１の態様は、任意のメ
モリ空間のデータのチェックサム演算命令が記憶された
メモリ手段と、起動時に外部装置からのデータを前記メ
モリ手段にローディングする制御手段と、前記チェック
サム演算命令に応じて前記ローディングによる記憶デー
タのチェックサム演算を行うチェックサム演算手段と、
前記チェックサム演算の結果から前記記憶データの不具
合を検出する演算手段と、を具備することを特徴とする
プロセッサ。

【００１９】この構成によれば、チェックサム演算可能
な命令コードを実行することにより、起動時にメモリ手
段にローディングしたデータの保持検証をソフトウェア
処理でいつでも必要なときに行うことができる。

【００２０】本発明の第２の態様は、第１の態様におい
て、メモリ手段が、命令コードを記憶するための命令メ
モリ手段である構成を採る。

【００２１】この構成によれば、チェックサム演算可能
な命令コードを実行することにより、起動時に命令メモ
リ手段にローディングしたデータの保持検証をソフトウ
ェア処理でいつでも必要なときに行うことができる。

【００２２】本発明の第３の態様は、第１の態様又は第
２の態様において、チェックサム演算を行う任意のメモ
リ空間の指定を、前記チェックサム演算の対象ワード数
を命令コードで直接指定する構成を採る。

【００２３】この構成によれば、アドレス空間を２次元
的に行方向及び列方向にチェックサム演算を可能にした
ので、不具合箇所の特定を容易にすることができる。

【００２４】本発明の第４の態様は、第１の態様又は第
２の態様において、チェックサム演算を行う任意のメモ
リ空間の指定を、前記チェックサム演算の対象ワード数
を任意のレジスタで間接指定する構成を採る。

【００２５】この構成によれば、アドレス空間を２次元
的に行方向及び列方向にチェックサム演算を可能にした
ので、不具合箇所の特定を容易にすることができる。

【００２６】本発明の第５の態様は、第１の態様又は第
２の態様において、チェックサム演算を行う任意のメモ
リ空間の指定を、チェックサム演算の対象空間の先頭ア
ドレスを命令コードで直接指定する構成を採る。

【００２７】この構成によれば、アドレス空間を２次元
的に行方向及び列方向にチェックサム演算を可能にした
ので、不具合箇所の特定を容易にすることができる。

【００２８】本発明の第６の態様は、第１の態様又は第
２の態様において、チェックサム演算を行う任意のメモ
リ空間の指定を、チェックサム演算の対象空間の先頭ア
ドレスを任意のレジスタで間接指定する構成を採る。

【００２９】この構成によれば、アドレス空間を２次元
的に行方向及び列方向にチェックサム演算を可能にした
ので、不具合箇所の特定を容易にすることができる。

【００３０】本発明の第７の態様は、第１の態様又は第
２の態様において、チェックサム演算を行う任意のメモ
リ空間の指定を、前記チェックサム演算の対象空間のア
ドレス間隔を命令コードで直接指定する構成を採る。

【００３１】この構成によれば、アドレス空間を２次元
的に行方向及び列方向にチェックサム演算を可能にした
ので、不具合箇所の特定を容易にすることができる。

【００３２】本発明の第８の態様は、第１の態様又は第
２の態様において、チェックサム演算を行う任意のメモ
リ空間の指定を、前記チェックサム演算の対象空間のア
ドレス間隔を任意のレジスタで間接指定する構成を採
る。

【００３３】この構成によれば、アドレス空間を２次元
的に行方向及び列方向にチェックサム演算を可能にした
ので、不具合箇所の特定を容易にすることができる。

【００３４】本発明の第９の態様は、第２の態様乃至第
８の態様いずれかにおいて、チェックサム演算手段が、
命令メモリ手段の接続された命令データバスに接続され
ている構成を採る。

【００３５】この構成によれば、チェックサム演算可能
な命令コードを実行することにより、起動時に命令メモ
リ手段にローディングしたデータの保持検証をソフトウ
ェア処理でいつでも必要なときに行うことができる。

【００３６】本発明の第１０の態様は、第２の態様乃至
第８の態様いずれかにおいて、チェックサム演算手段
が、命令メモリ手段と、この命令メモリ手段に指示信号
を供給する命令デコード手段の接続された命令データバ
スと、前記命令デコード手段とに接続されている構成を
採る。

【００３７】この構成によれば、チェックサム演算可能
な命令コードを実行することにより、起動時に命令メモ
リ手段にローディングしたデータの保持検証をソフトウ
ェア処理でいつでも必要なときに行うことができる。

【００３８】本発明の第１１の態様は、第２の態様乃至
第８の態様いずれかにおいて、チェックサム演算手段に
代え、演算手段が、命令メモリ手段の命令コード及びデ
ータを、命令データバス及び命令デコード手段を介して
演算データバスから取り込むことによってチェックサム
演算を実行する構成を採る。

【００３９】この構成によれば、既存の演算手段を利用
できるように、データパスを設けて実現したので、追加
ハードウェアが少ない構成で不具合の検出を行うことが
できる。

【００４０】本発明の第１２の態様は、第２の態様乃至
第８の態様いずれかにおいて、チェックサム演算手段
が、命令メモリ手段と、この命令メモリ手段に指示信号
を供給する命令デコード手段の接続された命令データバ
ス並びに演算データバスと、前記命令デコード手段とに
接続されている構成を採る。

【００４１】この構成によれば、チェックサム演算可能
な命令コードを実行することにより、起動時に命令メモ
リ手段にローディングしたデータの保持検証をソフトウ
ェア処理でいつでも必要なときに行うことができる。

【００４２】本発明の第１３の態様は、第１１の態様又
は第１２の態様において、命令コードのサイズが演算デ
ータバスのサイズより大きい場合は、前記命令コードを
任意に分割し、複数回に分けることにより前記演算デー
タバスを介して演算手段に供給する構成を採る。

【００４３】この構成によれば、既存の演算手段を利用
できるように、データパスを設けて実現したので、追加
ハードウェアが少ない構成で不具合の検出を行うことが
できる。

【００４４】本発明の第１４の態様は、第１の態様乃至
第１３の態様いずれかにおいて、演算手段は、起動時の
ローディングの際にチェックサム演算結果を期待値とし
て取り込んで記憶するメモリ空間を有し、稼働時のチェ
ックサム演算結果と前記期待値との比較によって、メモ
リ手段又は命令メモリ手段の記憶データの不具合を検出
する構成を採る。

【００４５】この構成によれば、既存の演算手段を利用
できるように、データパスを設けて実現したので、追加
ハードウェアが少ない構成で不具合の検出を行うことが
できる。

【００４６】本発明の第１５の態様は、第１の態様乃至
第１３の態様いずれかにおいて、演算手段は、チェック
サム演算において、対象空間の演算他に１回演算を追加
し、チェックサム演算結果が一意の期待値になるように
演算空間毎にチェックサム演算用データを予めローディ
ングデータに入れておくことによってチェックサム演算
結果の期待値を一意にし、この一意の期待値とチェック
サム演算結果との比較によって、メモリ手段又は命令メ
モリ手段の記憶データの不具合を検出する構成を採る。

【００４７】この構成によれば、検出機能において、ロ
ーディングするデータにあらかじめチェックサム演算コ
ードを埋め込んでおくことにより、チェックサム演算実
行を１回分余計に行えば容易に検出を可能とし、検出の
ための付加命令などを不要にすることができる。

【００４８】本発明の第１６の態様は、ディジタル信号
処理装置が、第１の態様乃至第１５の態様いずれかに記
載のプロセッサを具備する構成を採る。

【００４９】この構成によれば、ディジタル信号処理装
置において、第１の態様乃至第１５の態様いずれかと同
様の作用効果を得ることができる。

【００５０】本発明の第１７の態様は、演算装置が、第
１の態様乃至第１５の態様いずれかに記載のプロセッサ
と、起動時に前記プロセッサへ必要なデータをダウンロ
ードする手段と、運用中の空き時間を利用して前記プロ
セッサの記憶データの不具合を検出する手段と、前記不
具合の検出時に、その不具合が生じたプロセッサに対し
て再ダウンロードを行う手段と、を具備する構成を採
る。

【００５１】この構成によれば、演算装置において、第
１の態様乃至第１５の態様いずれかと同様の作用効果、
並びに不具合が生じたプロセッサに対して再ダウンロー
ドを実行することができる。

【００５２】本発明の第１８の態様は、演算装置が、第
１の態様乃至第１５の態様いずれかに記載のプロセッサ
と、起動時に前記プロセッサへ必要なデータをダウンロ
ードする手段と、運用中の空き時間を利用して前記プロ
セッサの記憶データの不具合を検出する手段と、前記不
具合の検出時に、その不具合が生じたプロセッサの不具
合空間のみに対して再ダウンロードを行う手段と、を具
備する構成を採る。

【００５３】この構成によれば、演算装置において、第
１の態様乃至第１５の態様いずれかと同様の作用効果、
並びに不具合が生じたプロセッサの不具合空間のみに対
して再ダウンロードを実行することができる。

【００５４】本発明の第１９の態様は、演算装置が、第
１６の態様記載のディジタル信号処理装置と、起動時に
前記ディジタル信号処理装置へ必要なデータをダウンロ
ードする手段と、運用中の空き時間を利用して前記ディ
ジタル信号処理装置の記憶データの不具合を検出する手
段と、前記不具合の検出時に、その不具合が生じたディ
ジタル信号処理装置に対して再ダウンロードを行う手段
と、を具備する構成を採る。

【００５５】この構成によれば、演算装置において、第
１６の態様と同様の作用効果、並びに不具合が生じたデ
ィジタル信号処理装置に対して再ダウンロードを実行す
ることができる。

【００５６】本発明の第２０の態様は、演算装置が、第
１６の態様記載のディジタル信号処理装置と、起動時に
前記ディジタル信号処理装置へ必要なデータをダウンロ
ードする手段と、運用中の空き時間を利用して前記ディ
ジタル信号処理装置の記憶データの不具合を検出する手
段と、前記不具合の検出時に、その不具合が生じたディ
ジタル信号処理装置の不具合空間のみに対して再ダウン
ロードを行う手段と、を具備する構成を採る。

【００５７】この構成によれば、演算装置において、第
１６の態様と同様の作用効果、並びに不具合が生じたデ
ィジタル信号処理装置の不具合空間のみに対して再ダウ
ンロードを実行することができる。

【００５８】本発明の第２１の態様は、移動局装置に、
第１の態様乃至第１５の態様いずれかに記載のプロセッ
サと、第１６の態様記載のディジタル信号処理装置と、
第１７の態様乃至第２０の態様いずれかに記載の演算装
置との何れかを具備する構成を採る。

【００５９】この構成によれば、移動局装置において第
１の態様乃至第２０の態様いずれかと同様の作用効果を
得ることができる。

【００６０】本発明の第２２の態様は、基地局装置に、
第１の態様乃至第１５の態様いずれかに記載のプロセッ
サと、第１６の態様記載のディジタル信号処理装置と、
第１７の態様乃至第２０の態様いずれかに記載の演算装
置との何れかを具備する構成を採る。

【００６１】この構成によれば、基地局装置において第
１の態様乃至第２０の態様いずれかと同様の作用効果を
得ることができる。

【００６２】本発明の第２３の態様は、第２１の態様記
載の移動局装置と、第２３の態様記載の基地局装置とを
具備する構成を採る。

【００６３】この構成によれば、移動体通信システムに
おいて、第２１の態様又は第２２の態様と同様の作用効
果を得ることができる。

【００６４】以下、本発明の実施の形態について、図面
を参照して詳細に説明する。

【００６５】（実施の形態１）図１は、本発明の実施の
形態１に係るプロセッサの構成を示すブロック図であ
る。

【００６６】この図１に示すプロセッサ１００は、初期
ローディング対象の命令メモリ部１０１と、命令デコー
ダ／命令アドレス制御回路１０２と、初期ローディング
制御回路１０３と、演算部１０４と、データメモリ部１
０５と、その他の回路１０６と、チェックサム演算回路
１０７とを備えて構成されている。但し、命令デコーダ
／命令アドレス制御回路１０２は、以降、命令デコーダ
１０２、命令アドレス制御回路１０２と独立に表現する
場合もある。また、このプロセッサ１００は、例えばＤ
ＳＰ(Digital Signal Processor)として適用される。

【００６７】また、命令メモリ部１０１及び命令デコー
ダ／命令アドレス制御回路１０２は、接続パス１０８，
１０９を介して命令データバス１１０に接続され、更
に、命令データバス１１０は、図示せぬ外部装置に接続
された外部バス１１１に接続されている。

【００６８】初期ローディング制御回路１０３には、外
部装置からの初期ローディング制御信号パス１１２が接
続されており、更に初期ローディング制御回路１０３か
らは、指示信号１１３が命令デコーダ／命令アドレス制
御回路１０２へ出力されるようになっている。

【００６９】命令デコーダ／命令アドレス制御回路１０
２からは、指示信号１１４が命令メモリ部１０１へ出力
されるようになっている。

【００７０】また、演算部１０４、データメモリ部１０
５及びその他の回路１０６は、接続パス１１５，１１
６，１１７によって、命令デコーダ／命令アドレス制御
回路１０２に接続された演算データバス１１８に接続さ
れている。

【００７１】また、命令デコーダ／命令アドレス制御回
路１０２からは、演算データバス１１８へ各ブロックへ
の制御信号１１９が出力され、更に、命令デコーダ１０
２からのデータ出力パス１２０が演算データバス１１８
に接続されている。その他の回路１０６は、入出力パス
１２１によって外部制御部に接続されている。

【００７２】チェックサム演算回路１０７は、接続パス
１２２により命令デコーダ／命令アドレス制御回路１０
２に接続され、接続パス１２３により命令データバス１
１０に接続され、接続パス１２４により演算データバス
１１８に接続されている。

【００７３】チェックサム演算回路１０７は、図２に示
すように、制御部２０１と、演算部２０２と、演算結果
レジスタ２０３とを備えて構成されており、制御部２０
１からの制御信号２０４によって演算部２０２及び演算
結果レジスタ２０３の制御が行われるようになってい
る。

【００７４】この実施の形態１の特徴は、命令デコーダ
／命令アドレス制御回路１０２に、従来の機能に後述す
る機能を追加したことと、チェックサム演算回路１０７
を追加したことにある。

【００７５】このような構成において、プロセッサ１０
０の起動時に、パス１１２を介して初期ローディング操
作信号が入力されたプロセッサ１００は、プロセッサ１
００自体、もしくは外的操作（スレーブモード）によ
り、初期ローディングモードに入り、初期ローディング
制御回路１０３の制御の下に、外部装置からのデータを
１１１，１１０，１０８のパスを介して命令メモリ部１
０１へ順次記憶する。

【００７６】また、命令メモリ部１０１には、予め図３
に示す一例のチェックサム演算プログラム３０１が記憶
されている。

【００７７】このチェックサム演算プログラム３０１
は、命令メモリ部１０１に記憶された外部からのデータ
の不具合を検出するチェックサム演算を行うためのもの
であり、そのプログラム３０１による命令が接続パス１
０８，１１０，１２３又は、命令デコーダ／命令アドレ
ス制御回路１０２を介してチェックサム演算回路１０７
へ通知されることによりチェックサム演算処理が実行さ
れる。

【００７８】その処理内容は、命令メモリ部１０１の01
00h番地から01ffh番地の全データのチェックサム演算を
行い、その期待値である命令メモリ部１０１の8001h番
地のデータと比較演算を行っている。以下に、プログラ
ム３０１の例に沿って動作を説明する。

【００７９】１行目のrepeat_next命令により命令デコ
ーダ１０２では、次命令を２５６回繰り返すようにリピ
ートカウンタの設定、命令アドレス制御回路１０２への
制御指示を出す。

【００８０】２行目のchecksum命令は、特殊な命令で、
repeat_nextとの組み合わせで動作する。繰り返しの１
回目と最終回と２回目以降最終回前までは処理内容が異
なる命令となっている。

【００８１】１回目の動作では、命令デコーダ／命令ア
ドレス制御回路１０２内で、現命令ポインタのスタック
へのプッシュと、0100h（hは１６進を示すhexの略）を
命令ポインタに設定、命令ポインタの更新増分値を１に
設定している。また、チェックサム演算回路１０７で、
演算結果レジスタ（reg_checksum）２０３の０クリアを
行う。その後、２回目以降と同じ動作を行うことにな
る。

【００８２】２回目以降最終回前までの動作は、命令ポ
インタで示すアドレスの命令メモリ部１０１のデータを
接続パス１０８，１１０，１２３を経由してチェックサ
ム演算回路１０７に供給する。命令ポインタは、１回目
で設定した増分値で更新を行う。

【００８３】チェックサム演算回路１０７では、接続パ
ス１２３から供給されたデータと演算結果レジスタ２０
３のデータ２０５と任意のチェックサム演算を行い、こ
の結果２０６を演算結果レジスタ２０３へ出力して格納
する。

【００８４】最終回では、命令ポインタで示すアドレス
の命令メモリ部１０１のデータを接続パス１０８，１１
０，１２３を経由してチェックサム演算回路１０７に供
給し、これによって、命令ポインタは、１回目でプッシ
ュしたポインタ値をポップして、繰り返し処理からの復
帰に移る。

【００８５】チェックサム演算回路１０７では、同様に
接続パス１２３から供給されたデータと演算結果レジス
タ２０３のデータ２０５と任意のチェックサム演算を行
い、この結果２０６を演算結果レジスタ２０３へ出力し
て格納する。

【００８６】従って、この演算結果は、命令メモリ部１
０１のアドレス0100h番地から01ffh番地の全データのチ
ェックサム演算ということになる。

【００８７】チェックサム演算プログラム３０１の３行
目のmove_mi命令では、命令メモリ部１０１の8001h番地
の内容を、演算部１０４内の汎用レジスタreg0に、接続
パス１０８，１１０，１０９を介して命令デコーダ／命
令アドレス制御回路１０２に入力した後、接続パス１２
０，１１８，１１５を経由して格納する。

【００８８】この時も、命令デコーダ／命令アドレス制
御回路１０２では、checksum命令同様、現命令ポインタ
のプッシュ／ポップ動作を行い、命令ポインタを操作
し、所望の8001h番地のデータを呼び出す。

【００８９】４行目では、チェックサム演算回路１０７
内の演算結果レジスタ２０３の内容を演算部１０４内の
汎用レジスタreg1へ移している。

【００９０】最後に、５行目で、演算部１０４におい
て、チェックサム演算結果期待値のreg0と演算結果reg1
との比較演算を行うことで、起動時にローディングした
データの保持検証がなされる。

【００９１】このように、実施の形態１のプロセッサに
よれば、任意のメモリ空間のデータのチェックサム演算
プログラム３０１が記憶された命令メモリ部１０１と、
起動時に外部装置からのデータを命令メモリ部１０１に
ローディングする初期ローディング制御回路１０３と、
チェックサム演算プログラム３０１に応じてローディン
グによる命令メモリ部１０１の記憶データのチェックサ
ム演算を行うチェックサム演算回路１０７と、そのチェ
ックサム演算の結果から記憶データの不具合を検出する
演算部１０４とを備えて構成したので、チェックサム演
算可能な命令コードを実行することにより、起動時にロ
ーディングしたデータの保持検証をソフトウェア処理で
いつでも必要なときに行うことができる。

【００９２】（実施の形態２）図４は、本発明の実施の
形態２に係るプロセッサの構成を示すブロック図であ
る。但し、この図４に示す実施の形態２において図１の
実施の形態１の各部に対応する部分には同一符号を付
し、その説明を省略する。

【００９３】図４に示す実施の形態２のプロセッサ４０
０が、実施の形態１と異なる点は、チェックサム演算
を、実施の形態１のようにチェックサム演算回路１０７
を新設して実行するのではなく、既存の演算部４０１に
実行する機能を備えたことにある。

【００９４】また、実施の形態１と比較した場合、命令
データビット長と演算データビット長が異なるとき、特
に命令データビット長＞演算データビット長の時の処理
が課題となる。

【００９５】そこで、実施の形態２では、命令データビ
ット長を３２ビット、演算データビット長を１６ビット
とし、演算データバス長を１６ビットとした。演算部４
０１は、倍精度長の汎用レジスタを持ち、倍精度演算が
可能な回路であるとする。

【００９６】図５は、実施の形態２におけるチェックサ
ム演算処理を行う場合のプロセッサ４００のチェックサ
ム演算プログラム５０１の一例図である。

【００９７】処理内容は実施の形態１と同じで、命令メ
モリ部１０１の0100h番地から01ffh番地の全データのチ
ェックサム演算を行い、その期待値である命令メモリ部
１０１の8001h番地のデータと比較演算を行っている。
以降、プログラム５０１に沿って動作を説明する。

【００９８】１行目のrepeat_next命令により命令デコ
ーダ１０２では、次命令を２５６回繰り返すようにリピ
ートカウンタの設定、命令アドレス制御回路１０２への
制御指示を出す。

【００９９】２行目のchecksum命令は、特殊な命令で、
repeat_nextとの組み合わせで動作する。繰り返しの１
回目と最終回と２回目以降最終回前までは処理内容が異
なる命令となっている。

【０１００】１回目の動作では、命令デコーダ／命令ア
ドレス制御回路１０２内で、現命令ポインタのスタック
へのプッシュと0100hを命令ポインタに設定、命令ポイ
ンタの更新増分値を１に設定している。また、演算部４
０１内で、汎用レジスタreg1の０クリアを行う。その
後、２回目以降と同じ動作を行うことになる。

【０１０１】２回目以降最終回前までの動作は、命令ポ
インタで示すアドレスの命令メモリ部１０１のデータ
を、接続パス１０８，１１０，１０９を介して命令デコ
ーダ／命令アドレス制御回路１０２に入力した後、接続
パス１２０，１１８，１１５を経由して演算部４０１に
供給する。

【０１０２】この時、命令データビット長３２ビット＞
演算データビット長１６ビットであるので、１２０，１
１８，１１５のパスは、１６ビットずつ２回に分けて転
送することにより３２ビットデータを供給する。命令ポ
インタは、１回目で設定した増分値で更新を行う。演算
部４０１では、接続パス１１５から供給されたデータと
汎用レジスタreg1のデータと任意のチェックサム演算を
行い、結果を汎用レジスタreg0へ出力して格納する。

【０１０３】最終回では、同様に命令ポインタで示すア
ドレスの命令メモリ部１０１のデータを、接続パス１０
８，１１０，１０９を介して命令デコーダ／命令アドレ
ス制御回路１０２に入力した後、接続パス１２０，１１
８，１１５を経由して演算部４０１に供給し、命令ポイ
ンタは、１回目でプッシュしたポインタ値をポップし
て、繰り返し処理からの復帰に移る。

【０１０４】演算部４０１では、同様に接続パス１１５
から供給されたデータと汎用レジスタreg1のデータと任
意のチェックサム演算を行い、結果を汎用レジスタreg1
へ格納する。

【０１０５】３行目のmove_mi命令では、命令メモリ部
１０１の8001h番地の内容を演算部４０１内の汎用レジ
スタreg0に、接続パス１０８，１１０，１０９を介して
命令デコーダ／命令アドレス制御回路１０２に入力した
後、接続パス１２０，１１８，１１５を経由して格納す
る。

【０１０６】この時も、１２０，１１８，１１５のパス
は１６ビットずつを２回に分けて演算部４０１へ３２ビ
ットデータを供給する。

【０１０７】命令デコーダ／命令アドレス制御回路１０
２では、checksum命令同様、現命令ポインタのプッシュ
/ポップ動作を行い、命令ポインタを操作し、所望の800
1h番地のデータを呼び出す。

【０１０８】最後に、４行目で、チェックサム演算結果
期待値のreg0と演算結果reg1との比較演算を行うこと
で、起動時にローディングしたデータの保持検証がなさ
れる。

【０１０９】このように、実施の形態２のプロセッサに
よれば、データチェックサム演算処理を実現する手段と
して、既存の演算部１０４を利用できるように、データ
パスを設けて実現したので、追加ハードウェアが少ない
構成で実施の形態１と同様の効果を得ることができる。

【０１１０】（実施の形態３）図６は、本発明の実施の
形態３に係るプロセッサの構成を示すブロック図であ
る。但し、この図６に示す実施の形態３において図４の
実施の形態２の各部に対応する部分には同一符号を付
し、その説明を省略する。

【０１１１】図６に示す実施の形態３のプロセッサ６０
０が、実施の形態２と異なる点は、命令デコーダ／命令
アドレス制御回路１０２と、命令データバス１１０と、
演算データバス１１８とを接続するバス接続回路６０１
を設けたことにある。

【０１１２】即ち、バス接続回路６０１は、命令デコー
ダ／命令アドレス制御回路１０２とパス６０２で接続さ
れ、命令データバス１１０にパス６０３で接続され、演
算データバス１１８にパス６０４で接続されている。

【０１１３】更に、実施の形態２と異なる点は、命令メ
モリ部１０１のデータを演算部４０１へ供給する場合の
パスが、接続パス１０８，１１０，１０９と命令デコー
ダ／命令アドレス制御回路１０２を介した接続パス１２
０，１１８，１１５の経路から、接続パス１０８，１１
０，６０３とバス接続回路６０１を介した接続パス６０
４，１１８，１１５の経路に変更されたことである。

【０１１４】また、バス接続回路６０１では、接続パス
６０２を介した命令デコーダ１０２の指示により、接続
パス６０３における３２ビット長データを、１６ビット
長データの接続パス６０４へ２回に分割して供給する機
能を持っている。他の動作については、実施の形態２と
同じである。

【０１１５】このように、実施の形態３のプロセッサに
よれば、命令デコーダ／命令アドレス制御回路１０２の
機能、タイミング制御の簡易化を図ることができる。こ
れは、命令データバス１１０と演算データバス１１８の
使用タイミングが異なる場合、命令デコーダ１０２のラ
ッチ処理を経由しないことにより、命令データバス１１
０と演算データバス１１８との接続タイミングが、バス
接続回路６０１独自のタイミングで行われることでタイ
ミング設定の自由度を高め、更には、命令デコーダ１０
２のラッチ部のディレイを加味しなくてもよくなること
で、データ転送のディレイを小さくできるからである。

【０１１６】（実施の形態４）図７は、本発明の実施の
形態４に係るプロセッサの命令デコーダ／命令アドレス
制御回路の構成を示すブロック図である。

【０１１７】但し、この図７に示す命令デコーダ／命令
アドレス制御回路７００は、実施の形態１で説明したプ
ロセッサ１００の命令デコーダ／命令アドレス制御回路
１０２に代えて設けられているものである。

【０１１８】図７に示す命令デコーダ／命令アドレス制
御回路７００は、ラッチ回路７０１と、命令デコード回
路（実施の形態１では命令デコーダと表現）７０２と、
増分レジスタ７０３と、固定増分レジスタ７０４と、命
令ポインタ加算器７０５と、命令ポインタ７０６と、命
令ポインタスタック７０７とを備えて構成されている。

【０１１９】パス１０９を介して命令データバス１１０
に接続されたラッチ回路７０１は、パス７０８により命
令デコード回路７０２に接続されている。

【０１２０】命令デコード回路７０２は、接続パス１２
０に接続されており、また、パス７０９により増分レジ
スタ７０３に接続され、更にパス７１０の接続バス７１
１に接続された各パス７１２，７１３，７１４によっ
て、命令ポインタ加算器７０５、命令ポインタ７０６及
び命令ポインタスタック７０７に接続され、更にはパス
各外部ブロックへの制御信号１１９と共に、各内部ブロ
ックへの制御信号７１５を出力するものである。

【０１２１】増分レジスタ７０３は、パス７１６の接続
バス７１７に接続されたパス７１８により命令ポインタ
加算器７０５に接続され、固定増分レジスタ７０４は、
パス７１９の接続バス７１７に接続されたパス７１８に
より命令ポインタ加算器７０５に接続されている。

【０１２２】命令ポインタ７０６は、パス１１４で命令
メモリ部１０１に接続されていると共に、パス７２０で
命令ポインタ加算器７０５に接続され、パス７２１で命
令ポインタスタック７０７に接続されている。

【０１２３】このような構成の命令デコーダ／命令アド
レス制御回路７００が、実施の形態１のものと異なる点
は、増分レジスタ７０３及び命令ポインタ加算器７０５
が設けられていることにある。

【０１２４】通常のプロセッサでは、可変長命令の場合
を除いては、増分レジスタの部分は固定増分レジスタ７
０４で示すように「１」固定で、加算器は＋１演算さえ
できればよいものであった。動作としては、通常は増分
値は「１」で、チェックサム演算時の命令ポインタの時
のみ増分レジスタの値を用いるようになっている。

【０１２５】図８は、実施の形態４のチェックサム演算
を行う場合のプロセッサのチェックサム演算プログラム
８０１の一例である。

【０１２６】このプログラム８０１では、１６ワード間
隔で、つまり下位４ビットがb'0000'のアドレスの0100h
番地から01ff0番地の１６ワードのチェックサム演算を
行っているものである。

【０１２７】全体動作については、実施の形態１と同じ
であるので、命令アドレス制御部のみについて説明す
る。

【０１２８】２行目のchecksum命令の１回目では、命令
ポインタ７０６に、命令デコード回路７０２から７１
０，７１１，７１３の経路で0100hが設定される。更
に、増分レジスタ７０３に、命令デコード回路７０２か
ら７０２の経路で１６が設定される。増分値は、通常時
の固定増分レジスタ７０４の「１」から増分レジスタ７
０３の値を用いる設定にする。そして、0100hを命令ポ
インタ値として接続パス１１４を経由して命令メモリ部
１０１へ出力する。

【０１２９】また、パス７２０を経由して得られた値
と、７１６，７１７，７１８経由で得られた増分レジス
タ値を、命令ポインタ加算器７０５で加算し、７１２，
７１１，７１３の経路で命令ポインタ７０６を更新す
る。

【０１３０】２回目以降も、同様にして、命令ポインタ
７０６の更新を行い、それを命令メモリ部１０１へ出力
する。

【０１３１】最終回では、上記の更新は行わず、命令ポ
インタスタック７０７から現命令ポインタ値を７１４，
７１１，７１３という経路でポップする。また、増分値
も通常の「１」の設定に戻す。

【０１３２】このような動作でチェックサム演算の対象
となる空間を、連続したアドレス空間だけでなく、指定
した間隔毎のアドレス空間とすることができる。

【０１３３】これによって、図９に示すような、アドレ
ス空間を２次元的に行方向、列方向にチェックサム演算
を可能にできることから、不具合箇所の特定を容易にす
ることができる。

【０１３４】このように、実施の形態４のプロセッサの
命令デコーダ／命令アドレス制御回路によれば、チェッ
クサム演算を行う任意のメモリ空間の指定方法を多様に
し、アドレス空間を２次元的に行方向及び列方向にチェ
ックサム演算を可能にしたので、不具合箇所の特定を容
易にすることができる。

【０１３５】（実施の形態５）図１０は、本発明の実施
の形態５に係るプロセッサにおける初期ローディングデ
ータマップの一部分を示す構成図である。

【０１３６】この実施の形態５が実施の形態１と異なる
点は、予め初期ローディングデータのマップ構成をチェ
ックサム演算が容易に行えるようにしていることにあ
る。

【０１３７】図１０では、２５６×１６ワードを１６分
割し、１６ワード毎にチェックサム演算を行う構成で、
アドレス0000h番地から0fefh番地に命令データを置き、
0ff0h番地から0fff番地には、チェックサムを行うそれ
ぞれの１６ブロックの演算結果が一意の値（この例では
０）になるような値を設定しておく。

【０１３８】これによって、図１１のチェックサム演算
プログラム１１０１に示すように、チェックサム演算命
令を１回分余計に行うことで、演算結果レジスタが０で
あるかどうかを判定するだけでよくなる。

【０１３９】即ち、実施の形態１におけるmove_mi命令
を準備しなくてよく、効率的にチェックサム演算処理が
行えるようになる。

【０１４０】このように、実施の形態５のプロセッサに
よれば、検出方法において、ローディングするデータに
あらかじめチェックサム演算コードを埋め込んでおくこ
とにより、チェックサム演算実行を１回分余計に行えば
容易に検出を可能とし、検出のための付加命令などを不
要にすることができる。

【０１４１】更に、データチェックサム演算処理を実現
する手段として、命令データバス１１０に直接チェック
サム演算回路１０７を接続することにより、命令デコー
ダ１０２や演算データバス１１８を経由せず、簡単なタ
イミング設計で不具合検出の実現が可能となる。

【０１４２】以上説明した実施の形態１〜５のプロセッ
サは、次に説明するように移動体通信システムにおける
移動局装置又は基地局装置に適用することができる。

【０１４３】図１３に示すように、移動局装置１３００
は、一般的にＲＦ部（無線部）１３０１と、変復調部１
３０２と、ＣＯＤＥＣ（コーディック）部１３０３と、
Ｉ／Ｆ（インタフェース）部１３０４と、制御部１３０
５とを備えて構成されている。

【０１４４】この構成要素の内、上記プロセッサを適用
できるものは主に、それ自体が通常ＤＳＰ(Digital Sig
nal Processor)として構成されているＣＯＤＥＣ部１３
０３と、制御部（ＣＰＵ）１３０５と、変復調部１３０
２中で使用するプロセッサ（ＤＳＰ，ＣＰＵ）と、Ｉ／
Ｆ部１３０４で使用するプロセッサ（ＤＳＰ，ＣＰＵ）
とがある。

【０１４５】このようにプロセッサを適用する場合、図
１４に示すように、制御部１４０１と、メモリ部１４０
２と、プロセッサ１４０３とが各々接続される構成とす
ればよい。但し、ＣＯＤＥＣ部１３０３は、上記のよう
に一般にそれ自体がＤＳＰであるので、図１３の制御部
１３０５が図１４の制御部１４０１に相当するように構
成すればよい。

【０１４６】また、上記のようにプロセッサが適用され
る３つの要素であるＣＯＤＥＣ部１３０３、制御部１３
０５及び変復調部１３０２のうち２つないし３つを１チ
ップに統合したプロセッサとしてもよい。

【０１４７】次に、図１５に示すように、基地局装置１
５００は、一般的にＢＳ（基地局）１５０１とＭＣＣ
（移動通信制御センタ）１５０２から成り、ＢＳ１５０
１は、ＲＦ部１５０３と、変復調部１５０４と、同期部
１５０５とを備え、ＭＣＣ１５０２は、同期部１５０６
と、音声処理部１５０７と、交換機１５０８と、基地局
制御装置とを備えて構成されている。

【０１４８】この構成要素の内、上記プロセッサを適用
できるものは主に、音声処理部１５０７の中の音声ＣＯ
ＤＥＣ部と、変復調部１５０４のプロセッサ（ＤＳＰ，
ＣＰＵ）とがある。

【０１４９】

【発明の効果】以上説明したように、本発明によれば、
起動時に外部装置からローディングしたデータの保持検
証を、稼働時にソフトウェア処理でいつでも必要なとき
に容易に行うことを可能とし、これによって不具合箇所
の特定を容易に行うことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係るプロセッサの構成
を示すブロック図

【図２】実施の形態１に係るプロセッサのチェックサム
演算回路の構成を示すブロック図

【図３】実施の形態１に係るプロセッサで用いられるチ
ェックサム演算プログラムの一例図

【図４】本発明の実施の形態２に係るプロセッサの構成
を示すブロック図

【図５】実施の形態２に係るプロセッサで用いられるチ
ェックサム演算プログラムの一例図

【図６】本発明の実施の形態３に係るプロセッサの構成
を示すブロック図

【図７】本発明の実施の形態４に係るプロセッサの構成
を示すブロック図

【図８】実施の形態４に係るプロセッサで用いられるチ
ェックサム演算プログラムの一例図

【図９】実施の形態４に係るプロセッサにおける２次元
的チェックサム演算による不具合箇所の特定例図

【図１０】本発明の実施の形態５に係るプロセッサにお
ける初期ローディングデータマップの一部分を示す構成
図

【図１１】実施の形態５に係るプロセッサで用いられる
チェックサム演算プログラムの一例図

【図１２】従来のプロセッサの構成を示すブロック図

【図１３】移動局装置の構成を示すブロック図

【図１４】実施の形態１〜５に係るプロセッサを移動局
装置又は基地局装置に適用する場合の回路構成を示すブ
ロック図

【図１５】基地局装置の構成を示すブロック図

【符号の説明】

１０１命令メモリ部１０２命令デコーダ／命令アドレス制御回路１０３初期ローディング制御回路１０４，４０１演算部１０５データメモリ部１０７チェックサム演算回路１１０命令データバス１１８演算データバス３０１，５０１，８０１，１１０１チェックサム演算
プログラム６０１バス接続回路７０３増分レジスタ７０５命令ポインタ加算器

Claims

【特許請求の範囲】

【請求項１】任意のメモリ空間のデータのチェックサ
ム演算命令が記憶されたメモリ手段と、起動時に外部装
置からのデータを前記メモリ手段にローディングする制
御手段と、前記チェックサム演算命令に応じて前記ロー
ディングによる記憶データのチェックサム演算を行うチ
ェックサム演算手段と、前記チェックサム演算の結果か
ら前記記憶データの不具合を検出する演算手段と、を具
備することを特徴とするプロセッサ。
【請求項２】メモリ手段が、命令コードを記憶するた
めの命令メモリ手段であることを特徴とする請求項１記
載のプロセッサ。
【請求項３】チェックサム演算を行う任意のメモリ空
間の指定を、前記チェックサム演算の対象ワード数を命
令コードで直接指定することを特徴とする請求項１又は
請求項２記載のプロセッサ。
【請求項４】チェックサム演算を行う任意のメモリ空
間の指定を、前記チェックサム演算の対象ワード数を任
意のレジスタで間接指定することを特徴とする請求項１
又は請求項２記載のプロセッサ。
【請求項５】チェックサム演算を行う任意のメモリ空
間の指定を、チェックサム演算の対象空間の先頭アドレ
スを命令コードで直接指定することを特徴とする請求項
１又は請求項２記載のプロセッサ。
【請求項６】チェックサム演算を行う任意のメモリ空
間の指定を、チェックサム演算の対象空間の先頭アドレ
スを任意のレジスタで間接指定することを特徴とする請
求項１又は請求項２記載のプロセッサ。
【請求項７】チェックサム演算を行う任意のメモリ空
間の指定を、前記チェックサム演算の対象空間のアドレ
ス間隔を命令コードで直接指定することを特徴とする請
求項１又は請求項２記載のプロセッサ。
【請求項８】チェックサム演算を行う任意のメモリ空
間の指定を、前記チェックサム演算の対象空間のアドレ
ス間隔を任意のレジスタで間接指定することを特徴とす
る請求項１又は請求項２記載のプロセッサ。
【請求項９】チェックサム演算手段が、命令メモリ手
段の接続された命令データバスに接続されていることを
特徴とする請求項２乃至請求項８いずれかに記載のプロ
セッサ。
【請求項１０】チェックサム演算手段が、命令メモリ
手段と、この命令メモリ手段に指示信号を供給する命令
デコード手段の接続された命令データバスと、前記命令
デコード手段とに接続されていることを特徴とする請求
項２乃至請求項８いずれかに記載のプロセッサ。
【請求項１１】チェックサム演算手段に代え、演算手
段が、命令メモリ手段の命令コード及びデータを、命令
データバス及び命令デコード手段を介して演算データバ
スから取り込むことによってチェックサム演算を実行す
ることを特徴とする請求項２乃至請求項８いずれかに記
載のプロセッサ。
【請求項１２】チェックサム演算手段が、命令メモリ
手段と、この命令メモリ手段に指示信号を供給する命令
デコード手段の接続された命令データバス並びに演算デ
ータバスと、前記命令デコード手段とに接続されている
ことを特徴とする請求項２乃至請求項８いずれかに記載
のプロセッサ。
【請求項１３】命令コードのサイズが演算データバス
のサイズより大きい場合は、前記命令コードを任意に分
割し、複数回に分けることにより前記演算データバスを
介して演算手段に供給することを特徴とする請求項１１
又は請求項１２記載のプロセッサ。
【請求項１４】演算手段は、起動時のローディングの
際にチェックサム演算結果を期待値として取り込んで記
憶するメモリ空間を有し、稼働時のチェックサム演算結
果と前記期待値との比較によって、メモリ手段又は命令
メモリ手段の記憶データの不具合を検出することを特徴
とする請求項１乃至請求項１３いずれかに記載のプロセ
ッサ。
【請求項１５】演算手段は、チェックサム演算におい
て、対象空間の演算他に１回演算を追加し、チェックサ
ム演算結果が一意の期待値になるように演算空間毎にチ
ェックサム演算用データを予めローディングデータに入
れておくことによってチェックサム演算結果の期待値を
一意にし、この一意の期待値とチェックサム演算結果と
の比較によって、メモリ手段又は命令メモリ手段の記憶
データの不具合を検出することを特徴とする請求項１乃
至請求項１３いずれかに記載のプロセッサ。
【請求項１６】請求項１乃至請求項１５いずれかに記
載のプロセッサを具備することを特徴とするディジタル
信号処理装置。
【請求項１７】請求項１乃至請求項１５いずれかに記
載のプロセッサと、起動時に前記プロセッサへ必要なデ
ータをダウンロードする手段と、運用中の空き時間を利
用して前記プロセッサの記憶データの不具合を検出する
手段と、前記不具合の検出時に、その不具合が生じたプ
ロセッサに対して再ダウンロードを行う手段と、を具備
することを特徴とする演算装置。
【請求項１８】請求項１至請求項１５いずれかに記載
のプロセッサと、起動時に前記プロセッサへ必要なデー
タをダウンロードする手段と、運用中の空き時間を利用
して前記プロセッサの記憶データの不具合を検出する手
段と、前記不具合の検出時に、その不具合が生じたプロ
セッサの不具合空間のみに対して再ダウンロードを行う
手段と、を具備することを特徴とする演算装置。
【請求項１９】請求項１６記載のディジタル信号処理
装置と、起動時に前記ディジタル信号処理装置へ必要な
データをダウンロードする手段と、運用中の空き時間を
利用して前記ディジタル信号処理装置の記憶データの不
具合を検出する手段と、前記不具合の検出時に、その不
具合が生じたディジタル信号処理装置に対して再ダウン
ロードを行う手段と、を具備することを特徴とする演算
装置。
【請求項２０】請求項１６記載のディジタル信号処理
装置と、起動時に前記ディジタル信号処理装置へ必要な
データをダウンロードする手段と、運用中の空き時間を
利用して前記ディジタル信号処理装置の記憶データの不
具合を検出する手段と、前記不具合の検出時に、その不
具合が生じたディジタル信号処理装置の不具合空間のみ
に対して再ダウンロードを行う手段と、を具備すること
を特徴とする演算装置。
【請求項２１】請求項１乃至請求項１５いずれかに記
載のプロセッサと、請求項１６記載のディジタル信号処
理装置と、請求項１７乃至請求項２０いずれかに記載の
演算装置との何れかを具備することを特徴とする移動局
装置。
【請求項２２】請求項１乃至請求項１５いずれかに記
載のプロセッサと、請求項１６記載のディジタル信号処
理装置と、請求項１７乃至請求項２０いずれかに記載の
演算装置との何れかを具備することを特徴とする基地局
装置。
【請求項２３】請求項２１記載の移動局装置と、請求
項２２記載の基地局装置とを具備することを特徴とする
移動体通信システム。