JP2000299339A - Semiconductor device and manufacture thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置の製造方
法に関する。The present invention relates to a method for manufacturing a semiconductor device.
【０００２】[0002]
【従来の技術】昨今、半導体素子をパッケージングした
半導体装置を用いずに、ベアチップ（半導体素子）のま
ま実装基板に実装することもなされている。この場合、
ベアチップに形成されたパッド（電極端子）に接続する
配線パターンをベアチップの電極端子形成面に形成し、
この配線パターンの適所に、実装基板側のパッド（接続
端子）位置に一致するように接合用の金属バンプを形成
して、実装基板への実装を可能にしている。2. Description of the Related Art Recently, a bare chip (semiconductor element) is mounted on a mounting substrate without using a semiconductor device in which a semiconductor element is packaged. in this case,
A wiring pattern to be connected to a pad (electrode terminal) formed on the bare chip is formed on the electrode terminal forming surface of the bare chip,
A metal bump for bonding is formed at an appropriate position of the wiring pattern so as to coincide with a position of a pad (connection terminal) on the mounting board, thereby enabling mounting on the mounting board.
【０００３】図９〜図１２は、ベアチップ上への上記配
線パターンの形成工程の一例を示す。図１２において、
１はベアチップであり、ベアチップの電極端子形成面に
所要の配線パターンが形成してある。２はベアチップ１
の表面に露出して形成されたアルミニウムからなるパッ
ド（電極端子）である。３はSiO2膜等からなるパッシベ
ーション膜、４はパッシベーション膜３を覆って形成さ
れたポリイミド樹脂からなる保護膜である。FIGS. 9 to 12 show an example of a process for forming the above wiring pattern on a bare chip. In FIG.
A bare chip 1 has a required wiring pattern formed on an electrode terminal forming surface of the bare chip. 2 is a bare chip 1
Pads (electrode terminals) made of aluminum exposed on the surface of the substrate. Reference numeral 3 denotes a passivation film made of a SiO 2 film or the like, and reference numeral 4 denotes a protective film made of a polyimide resin formed so as to cover the passivation film 3.
【０００４】まず、図９に示すように、ベアチップ１の
パッド２が形成された側の全面に、すなわち、保護膜４
およびパッド２の表面にスパッタリングにより、チタン
若しくはクロムからなる第１の金属膜６を形成する。さ
らに第１の金属膜６上にスパッタリングにより銅からな
る第２の金属膜７を形成する。ここで、第１の金属膜６
は、第１にアルミニウムからなるパッド（電極端子）２
表面を被覆することにより第２の金属膜（銅）７がアル
ミニウム中へ拡散するのを防止する作用をもち、第２に
下層の保護膜４との密着性がよいことが重要である。こ
のような点から、第１の金属膜６にはクロム若しくはチ
タンが好適である。次いで、第２の金属膜７上に感光性
レジスト層８を形成し、公知のフォトリソグラフィー法
により、形成すべき配線パターンに対応する溝部８ｂが
形成されたレジストパターン８ａを形成する。First, as shown in FIG. 9, the entire surface of the bare chip 1 on which the pad 2 is formed, that is, the protective film 4 is formed.
Then, a first metal film 6 made of titanium or chromium is formed on the surface of the pad 2 by sputtering. Further, a second metal film 7 made of copper is formed on the first metal film 6 by sputtering. Here, the first metal film 6
Is a pad (electrode terminal) 2 made of aluminum first
It is important that the surface has a function of preventing the second metal film (copper) 7 from diffusing into aluminum by covering the surface, and secondly, it has good adhesion to the lower protective film 4. From such a point, chromium or titanium is suitable for the first metal film 6. Next, a photosensitive resist layer 8 is formed on the second metal film 7, and a resist pattern 8a in which a groove 8b corresponding to a wiring pattern to be formed is formed by a known photolithography method.
【０００５】次に、図１０に示すように、レジストパタ
ーン８ａをマスクとして、溝部８ｂの底面に露出する第
２の金属膜７上に電解銅めっき被膜９を形成し、さら
に、その上面に表面めっき被膜を構成する電解ニッケル
めっき被膜１０を形成し、さらにその上面に表面めっき
被膜を構成する電解金めっき被膜１１を形成する。そし
て図１１に示すように、レジストパターン８ａを除去
し、さらに第２の金属膜７および第１の金属膜６をエッ
チングにより除去してベアチップ１上にパッド２に電気
的に接続する配線パターン１２を形成する。そして、配
線パターン１２の適所にはんだボールにより実装基板へ
の接続用の外部接続端子１３を形成して半導体装置１５
（図１２）に完成される。なお、外部接続端子１３の一
例として図１２でははんだバンプを示したが、図１３に
示すように、側面形状がＳ字状に折曲された金ワイヤ１
３ａで構成される外部接続端子１３もある。図１３の外
部接続端子１３の場合には、補強の意味で金ワイヤ１３
ａの表面はニッケル−コバルト合金めっき被膜１３ｂで
覆われている。Next, as shown in FIG. 10, an electrolytic copper plating film 9 is formed on the second metal film 7 exposed at the bottom of the groove 8b using the resist pattern 8a as a mask. An electrolytic nickel plating film 10 constituting a plating film is formed, and an electrolytic gold plating film 11 constituting a surface plating film is further formed on the upper surface thereof. Then, as shown in FIG. 11, the resist pattern 8a is removed, the second metal film 7 and the first metal film 6 are removed by etching, and the wiring pattern 12 electrically connected to the pad 2 on the bare chip 1 is formed. To form Then, external connection terminals 13 for connection to the mounting board are formed at appropriate positions of the wiring pattern 12 by solder balls, and the semiconductor device 15 is formed.
(FIG. 12). Although the solder bump is shown in FIG. 12 as an example of the external connection terminal 13, as shown in FIG. 13, the gold wire 1 whose side surface shape is bent into an S shape is used.
There is also an external connection terminal 13 composed of 3a. In the case of the external connection terminal 13 shown in FIG.
The surface of a is covered with a nickel-cobalt alloy plating film 13b.
【０００６】チタン若しくはクロムからなる第１の金属
膜６は、上層の銅層７、９とアルミニウム製のパッド２
との拡散を防止して密着性を良好にするためのバリアー
層として、さらにはポリイミド製の保護膜４との密着性
を向上させるよう機能し、また銅の第２の金属膜７は配
線パターンとなる銅めっき被膜９を電解めっきにより形
成する際の下地層として機能する。もちろん、第１およ
び第２の金属膜６、７は電解めっきの際の通電層として
も機能する。なお、上記の従来例では単体のベアチップ
で示したが、実際には、ベアチップが複数個形成された
ウェハーの段階で上記配線パターンの形成が行われ、そ
の後単体のチップに分離される。The first metal film 6 made of titanium or chromium is composed of upper copper layers 7 and 9 and an aluminum pad 2.
And a barrier layer for improving adhesion by preventing the diffusion of the second metal film 7 with the protective film 4 made of polyimide. Function as a base layer when the copper plating film 9 to be formed is formed by electrolytic plating. Of course, the first and second metal films 6 and 7 also function as current-carrying layers during electrolytic plating. In the above conventional example, a single bare chip is shown. However, in practice, the wiring pattern is formed at the stage of a wafer on which a plurality of bare chips are formed, and then separated into single chips.
【０００７】[0007]
【発明が解決しようとする課題】上記従来の半導体装置
１５では、ベアチップ１上に形成する配線パターン１２
が、電解銅めっきにより所要の厚さに形成されるので好
適である。しかしながら一方、上記製造方法の制約か
ら、レジストパターン８ａを除去すると配線パターン１
２の側面が露出し（図１１参照）、銅めっき被膜９の側
面が剥き出しになるため、銅の酸化、マイグレーション
などの不良が発生しやすいという課題がある。In the conventional semiconductor device 15 described above, the wiring pattern 12 formed on the bare chip 1 is formed.
Is preferably formed by electrolytic copper plating to a required thickness. However, on the other hand, when the resist pattern 8a is removed due to the limitation of the manufacturing method, the wiring pattern 1
2 is exposed (see FIG. 11) and the side surface of the copper plating film 9 is exposed, so that there is a problem that defects such as oxidation and migration of copper are likely to occur.
【０００８】そこで、本発明は上記問題点を解決すべく
なされたものであり、その目的とするところは、配線パ
ターンの側面にまで表面めっき被膜を形成することので
きる半導体装置の製造方法を提供するにある。Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to provide a method of manufacturing a semiconductor device capable of forming a surface plating film on a side surface of a wiring pattern. To be.
【０００９】[0009]
【課題を解決するための手段】本発明は上記目的を達成
するため次の構成を備える。すなわち、本発明に係る半
導体装置の製造方法では、半導体素子の電極端子形成面
に、電極端子が露出するように絶縁性の保護膜が形成さ
れると共に、該保護膜上に前記電極端子と電気的に接続
する配線パターンが形成された半導体装置の製造方法に
おいて、前記保護膜から露出する電極端子の表面および
前記保護膜上に、チタン若しくはクロムからなる第１の
金属膜を形成する工程と、該第１の金属膜上に配線パタ
ーンの下地層となる第２の金属膜を形成する工程と、該
第２の金属膜上に、形成すべき配線パターンの部位のレ
ジストを除去して前記第２の金属膜が底面に露出した溝
部を有するレジストパターンを形成する工程と、該レジ
ストパターンをマスクとして、前記溝部の底面に露出す
る前記第２の金属膜上に電解めっきにより配線パターン
となるめっき被膜を形成する第１のめっき工程と、前記
レジストパターンを除去することにより露出する前記第
２の金属膜部分をエッチングして除去する工程と、前記
配線パターンとなるめっき被膜の表面とその下層の前記
第２の金属膜と前記第１の金属膜の表面に、該第１の金
属膜との密着性よりも前記配線パターンとなるめっき被
膜および前記第２の金属膜との密着性に優れた金属から
なる表面めっき被膜を形成する第２のめっき工程と、該
表面めっき被膜の表面に粘着性を有するテープを貼着し
て、該テープを剥離することによって、前記第１の金属
膜上に被着された前記表面めっき被膜部分を除去する工
程と、前記表面めっき被膜をマスクとして、前記表面め
っき被膜部分を除去することにより露出する前記第１の
金属膜部分をエッチングして除去する工程とを具備する
ことを特徴とする。The present invention has the following arrangement to achieve the above object. That is, in the method for manufacturing a semiconductor device according to the present invention, an insulating protective film is formed on the electrode terminal forming surface of the semiconductor element so that the electrode terminals are exposed, and the electrode terminals are electrically connected to the electrode terminals on the protective film. Forming a first metal film made of titanium or chromium on the surface of the electrode terminal exposed from the protective film and on the protective film, in the method of manufacturing a semiconductor device having a wiring pattern to be electrically connected, Forming a second metal film on the first metal film to be a base layer of a wiring pattern; and removing the resist at a portion of the wiring pattern to be formed on the second metal film, Forming a resist pattern having a groove in which the second metal film is exposed on the bottom surface, and using the resist pattern as a mask, wiring by electrolytic plating on the second metal film exposed on the bottom surface of the groove portion A first plating step of forming a plating film serving as a turn, a step of etching and removing a portion of the second metal film exposed by removing the resist pattern, and a surface of the plating film serving as the wiring pattern And the adhesion of the plating film and the second metal film on the surface of the second metal film and the first metal film below the first metal film rather than the adhesion of the first metal film. A second plating step of forming a surface plating film made of a metal having excellent properties, and attaching a tape having an adhesive property to the surface of the surface plating film, and peeling the tape to form the first plating film. Removing the surface plating film portion deposited on the metal film; and using the surface plating film as a mask, removing the surface plating film portion to expose the first metal film portion The characterized by comprising a step of removing by etching.
【００１０】これによれば、電解めっき被膜を表面に被
着することが困難なチタンやクロムからなる第１の金属
膜上に被着された表面めっき被膜部分はテープの粘着力
によってテープを剥離した際にテープと共に第１の金属
膜の表面から剥離される。一方、第２の金属膜と配線パ
ターンとなるめっき被膜の表面、つまり第２の金属膜と
配線パターンとなるめっき被膜の側面および配線パター
ンとなるめっき被膜の上面に形成された表面めっき被膜
は剥離されずに残る。よって、その後表面めっき被膜を
マスクとして保護膜上に露出している第１の金属膜をエ
ッチングして除去することによって、側面にまで表面め
っき被膜が形成された配線パターンを製造できる。ま
た、前記第２の金属膜を銅またはニッケルにより形成す
ることができる。前記表面めっき被膜をニッケルにより
形成することができる。また、ニッケルにより形成され
た表面めんき被膜の表面に、金めっき被膜またはパラジ
ウムめっき被膜を形成することができる。前記第１およ
び第２の金属膜をスパッタリングにより形成することが
できる。また、前記保護膜をポリイミド樹脂で形成する
ことができる。According to this, the surface plating film portion applied on the first metal film made of titanium or chromium, which is difficult to apply the electrolytic plating film on the surface, peels off the tape by the adhesive force of the tape. At this time, it is peeled off from the surface of the first metal film together with the tape. On the other hand, the surface of the plating film serving as the second metal film and the wiring pattern, that is, the surface plating film formed on the side surface of the plating film serving as the second metal film and the wiring pattern and the upper surface of the plating film serving as the wiring pattern is peeled off. It remains without being. Therefore, by subsequently etching and removing the first metal film exposed on the protective film using the surface plating film as a mask, a wiring pattern having the surface plating film formed on the side surface can be manufactured. Further, the second metal film can be formed of copper or nickel. The surface plating film can be formed of nickel. Further, a gold plating film or a palladium plating film can be formed on the surface of the surface coating film formed of nickel. The first and second metal films can be formed by sputtering. Further, the protective film can be formed of a polyimide resin.
【００１１】[0011]
【発明の実施の形態】以下、本発明の好適な実施の形態
を添付図面に基づいて詳細に説明する。図１〜図８は半
導体装置の製造方法を示す。なお、最終的なめっき構成
自体は図１２に示すものと同じであるので、同じ部材は
同一符号をもって示す。すなわち、１はシリコン等から
なるベアチップであり、ベアチップ１の電極端子形成面
に所要の能動素子および配線パターンが形成してある。
２はベアチップ１の表面に露出して形成されたアルミニ
ウムからなるパッド（電極端子）である。３はSiO2膜等
からなるパッシベーション膜、４はパッシベーション膜
３を覆って形成されたポリイミド樹脂等の絶縁性材料か
らなる保護膜である。Preferred embodiments of the present invention will be described below in detail with reference to the accompanying drawings. 1 to 8 show a method for manufacturing a semiconductor device. Since the final plating configuration is the same as that shown in FIG. 12, the same members are denoted by the same reference numerals. That is, reference numeral 1 denotes a bare chip made of silicon or the like, and required active elements and wiring patterns are formed on the electrode terminal forming surface of the bare chip 1.
Reference numeral 2 denotes a pad (electrode terminal) made of aluminum and exposed on the surface of the bare chip 1. Reference numeral 3 denotes a passivation film made of an SiO 2 film or the like, and reference numeral 4 denotes a protective film made of an insulating material such as a polyimide resin formed so as to cover the passivation film 3.
【００１２】図１は、図９と同じである。すなわち、ま
ず、ベアチップ１のパッド２が形成された側（電極端子
形成面）の全面に、すなわち、保護膜４上および保護膜
４から露出するパッド２の表面にスパッタリングによ
り、チタン若しくはクロムからなる第１の金属膜６を形
成する。第１の金属膜６の膜厚は、０．０５ミクロン程
度でよい。さらに第１の金属膜６上に、スパッタリング
により、配線パターンの下地層となる銅からなる第２の
金属膜７を形成する。また、ニッケルで第２の金属膜７
を形成することも考えられる。第２の金属膜７の膜厚
は、０．１ミクロン程度でよい。次いで、第２の金属膜
７上に感光性レジスト層８を形成し、公知のフォトリソ
グラフィー法により、形成すべき配線パターンの部位の
レジストを除去して、第２の金属膜７が底面に露出した
溝部８ｂを有するレジストパターン８ａを第２の金属膜
７上に形成する。FIG. 1 is the same as FIG. That is, first, titanium or chromium is formed on the entire surface of the bare chip 1 on which the pad 2 is formed (the electrode terminal forming surface), that is, on the protective film 4 and the surface of the pad 2 exposed from the protective film 4 by sputtering. A first metal film 6 is formed. The thickness of the first metal film 6 may be about 0.05 μm. Further, on the first metal film 6, a second metal film 7 made of copper to be a base layer of the wiring pattern is formed by sputtering. The second metal film 7 is made of nickel.
It is also conceivable to form The thickness of the second metal film 7 may be about 0.1 μm. Next, a photosensitive resist layer 8 is formed on the second metal film 7, and the resist at the portion of the wiring pattern to be formed is removed by a known photolithography method, so that the second metal film 7 is exposed on the bottom surface. A resist pattern 8a having the groove 8b is formed on the second metal film 7.
【００１３】次に図２に示すように、レジストパターン
８ａをマスクとして、溝部８ｂの底面に露出する第２の
金属膜７上に、配線パターンとなるめっき被膜である電
解銅めっき被膜９を所要厚さ形成する（第１のめっき工
程）。電解銅めっき被膜９の膜厚は、５〜６ミクロン程
度である。その後、図３に示すように、本実施の形態で
は、この段階でレジストパターン８ａを除去する。さら
に図４に示すように、レジストパターン８ａを除去する
ことにより露出する銅からなる第２の金属膜７部分をエ
ッチングして除去する。その際、エッチング液により銅
めっき被膜９も若干浸食されるが、第２の金属膜７は
０．１ミクロン程度と極めて薄いものであるため、銅め
っき被膜９の厚さには影響しない。Next, as shown in FIG. 2, using the resist pattern 8a as a mask, an electrolytic copper plating film 9 which is a plating film serving as a wiring pattern is required on the second metal film 7 exposed on the bottom surface of the groove 8b. A thickness is formed (first plating step). The thickness of the electrolytic copper plating film 9 is about 5 to 6 microns. Thereafter, as shown in FIG. 3, in the present embodiment, the resist pattern 8a is removed at this stage. Further, as shown in FIG. 4, the portion of the second metal film 7 made of copper which is exposed by removing the resist pattern 8a is removed by etching. At this time, the copper plating film 9 is slightly eroded by the etchant, but does not affect the thickness of the copper plating film 9 because the second metal film 7 is extremely thin, about 0.1 μm.
【００１４】次に図５に示すように、第１の金属膜６を
給電層として、第１の金属膜６の表面、配線パターンと
なる銅めっき被膜９の表面（銅めっき被膜９の上面と側
面）およびその下層の第２の金属膜７の表面（第２の金
属膜７の側面）に、第１の金属膜６との密着性よりも配
線パターンとなる電解銅めっき被膜９および第２の金属
膜７との密着性に優れた金属からなる表面めっき被膜１
０を形成する。具体的には表面めっき被膜１０はニッケ
ルで形成する。そして、さらに表面めっき被膜１０の表
面に、金めっき被膜１１を形成する（表面めっき被膜を
形成する第２のめっき工程) 。なお、この金めっき被膜
１１に代えてパラジウムめっき被膜を形成してもよい
し、パラジウムめっき被膜（０．１ミクロン〜０．５ミ
クロン程度）の上層に、０．００１ミクロン〜０．１ミ
クロン程度の極めて薄い金めっき被膜を形成してもよ
い。この電解めっきの際、第１の金属膜６を構成するチ
タンやクロムの膜は高抵抗で、表面は極めて酸化されや
すい。そしてこの酸化膜は、ニッケルめっき被膜１０を
形成する際の前処理によっても容易に除去されない。し
たがって、表面に電流が流れにくいため、基本的にはめ
っきをしても表面に電解めっき被膜を所望の密着性を保
ちながら均一の厚さに形成することは困難である。しか
しながら、常に第１の金属膜６の表面に電解めっき被膜
が形成されないという訳ではなく、めっき条件によって
は電解めっき被膜が被着される場合もあるが、この場合
でも第１の金属膜６と電解めっき被膜（本実施の形態で
はニッケルめっき被膜１０）との間の界面の密着性は非
常に悪い、つまり電解めっき被膜は第１の金属膜６から
非常に剥離し易いという特性がある。この特性を利用す
るのが本願の特徴点である。Next, as shown in FIG. 5, using the first metal film 6 as a power supply layer, the surface of the first metal film 6, the surface of the copper plating film 9 serving as a wiring pattern (the upper surface of the copper plating film 9 and The electrolytic copper plating film 9 and the second surface which form a wiring pattern on the surface (side surface of the second metal film 7) and the lower surface of the second metal film 7 (the side surface of the second metal film 7) rather than the adhesion to the first metal film 6. Plating film 1 made of metal having excellent adhesion to metal film 7
0 is formed. Specifically, the surface plating film 10 is formed of nickel. Then, a gold plating film 11 is further formed on the surface of the surface plating film 10 (a second plating step of forming a surface plating film). In addition, a palladium plating film may be formed instead of the gold plating film 11, or a palladium plating film (about 0.1 micron to 0.5 micron) may be formed on the upper layer of about 0.001 micron to 0.1 micron. May be formed. At the time of this electrolytic plating, the titanium or chromium film constituting the first metal film 6 has a high resistance and the surface is very easily oxidized. This oxide film is not easily removed even by a pretreatment when forming the nickel plating film 10. Therefore, since it is difficult for current to flow on the surface, it is basically difficult to form an electrolytic plating film on the surface to a uniform thickness while maintaining desired adhesion even when plating is performed. However, it does not mean that the electrolytic plating film is not always formed on the surface of the first metal film 6 and the electrolytic plating film may be applied depending on the plating conditions. The adhesion at the interface with the electrolytic plating film (the nickel plating film 10 in the present embodiment) is very poor, that is, the electrolytic plating film is very easily peeled off from the first metal film 6. The feature of the present application is to utilize this characteristic.
【００１５】次に、図６に示すように、表面めっき被膜
１０の表面に施した金めっき被膜１１の表面に粘着性を
有する絶縁性テープ（以下、単にテープと言う）１６を
貼着する。このテープ１６は、フィルム状基材１６ａと
その表面に略一定の厚さで塗布された粘着剤層１６ｂと
から構成される。そして、この粘着剤層１６ｂは柔軟性
に富み、かつ配線パターンを形成する電解銅めっき被膜
９の膜厚（約５〜６ミクロン）に比べて十分に厚い。よ
って、電解銅めっき被膜９相互間に生ずる隙間にも十分
に入り込んで、電解銅めっき被膜９間に露出するニッケ
ルめっき被膜１０の表面に被着した金めっき被膜１１の
表面とも接触する。そしてこのテープ１６を剥離する
と、図７に示すように、第１の金属膜６上に被着したニ
ッケルめっき被膜（表面めっき被膜）１０部分とその上
層の金めっき被膜１１部分は、テープ１６の粘着剤層１
６ｂに金めっき被膜１１が接着された状態でテープ１６
と共に剥離される。従って、金めっき被膜１１とニッケ
ルめっき被膜１０は配線パターンの下地層としての第２
の金属膜７の表面（第２の金属膜７の側面）および配線
パターンとなる電解銅めっき被膜９の表面（銅めっき被
膜９の上面と側面）にのみ被着した状態となる。Next, as shown in FIG. 6, an insulating tape 16 having an adhesive property (hereinafter simply referred to as a tape) is adhered to the surface of the gold plating film 11 provided on the surface of the surface plating film 10. The tape 16 is composed of a film-like base material 16a and a pressure-sensitive adhesive layer 16b applied to the surface thereof with a substantially constant thickness. The pressure-sensitive adhesive layer 16b is rich in flexibility and sufficiently thicker than the thickness (about 5 to 6 microns) of the electrolytic copper plating film 9 for forming a wiring pattern. Therefore, the electrode sufficiently penetrates into the gaps formed between the electrolytic copper plating films 9 and comes into contact with the surface of the gold plating film 11 applied to the surface of the nickel plating film 10 exposed between the electrolytic copper plating films 9. When the tape 16 is peeled off, as shown in FIG. 7, the nickel plating film (surface plating film) 10 and the gold plating film 11 on the first metal film 6 are covered with the tape 16. Adhesive layer 1
The tape 16 with the gold plating film 11 adhered to 6b
Is peeled off together. Therefore, the gold plating film 11 and the nickel plating film 10 form the second
And only the surface of the metal film 7 (the side surface of the second metal film 7) and the surface of the electrolytic copper plating film 9 serving as a wiring pattern (the upper surface and the side surfaces of the copper plating film 9).
【００１６】次に図８に示すように、表面めっき被膜１
０をマスクとして、表面めっき被膜１０部分を除去する
ことにより露出する第１の金属膜６部分をエッチングに
より除去し、側面全体も表面めっき被膜１０に覆われた
配線パターン１２を形成することができる。本願では、
特に配線パターン１２となる電解銅めっき被膜９と共に
その下地層となる第２の金属膜７の側面も表面めっき被
膜で覆われるため、電解銅めっき被膜９の酸化やマイグ
レーションなどの不良の発生を非常に低く抑えることが
できる。最後に図１２や図１３に示すように、配線パタ
ーン１２の適所にはんだボールまたはボンディングワイ
ヤ等により外部接続端子１３を形成することにより半導
体装置１５とすることができる。Next, as shown in FIG.
By using 0 as a mask, the portion of the first metal film 6 exposed by removing the portion of the surface plating film 10 is removed by etching, and the wiring pattern 12 whose entire side surface is also covered with the surface plating film 10 can be formed. . In this application,
In particular, since the side surface of the second metal film 7 serving as the underlying layer is covered with the surface plating film together with the electrolytic copper plating film 9 serving as the wiring pattern 12, the occurrence of defects such as oxidation and migration of the electrolytic copper plating film 9 is extremely low. Can be kept low. Finally, as shown in FIGS. 12 and 13, the semiconductor device 15 can be obtained by forming the external connection terminals 13 at appropriate locations on the wiring pattern 12 using solder balls, bonding wires, or the like.
【００１７】[0017]
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、チタン若しくはクロムからなる第１の金属膜の表
面に形成された表面めっき被膜はテープの粘着力によっ
てテープを剥離した際にテープと共に第１の金属膜の表
面から剥離され、第２の金属膜と配線パターンとなるめ
っき被膜の表面、つまり第２の金属膜と配線パターンと
なるめっき被膜の側面および配線パターンとなるめっき
被膜の上面に形成された表面めっき被膜は残る。よっ
て、その後表面めっき被膜をマスクとして保護膜上に露
出している第１の金属膜をエッチングして除去すること
によって、側面にまで表面めっき被膜が形成された配線
パターンを製造できる。According to the method of manufacturing a semiconductor device according to the present invention, the surface plating film formed on the surface of the first metal film made of titanium or chromium is removed when the tape is peeled off due to the adhesive force of the tape. And the surface of the plating film which is peeled off from the surface of the first metal film and becomes the second metal film and the wiring pattern, that is, the side surface of the plating film which becomes the second metal film and the wiring pattern and the plating film which becomes the wiring pattern The surface plating film formed on the upper surface remains. Therefore, by subsequently etching and removing the first metal film exposed on the protective film using the surface plating film as a mask, a wiring pattern having the surface plating film formed on the side surface can be manufactured.
【図１】ベアチップ上にレジストパターンを形成した状
態の説明図である。FIG. 1 is an explanatory diagram of a state where a resist pattern is formed on a bare chip.
【図２】レジストパターンの溝部内に銅めっき被膜を形
成した状態の説明図である。FIG. 2 is an explanatory view of a state where a copper plating film is formed in a groove of a resist pattern.
【図３】レジストパターンを除去した状態の説明図であ
る。FIG. 3 is an explanatory diagram of a state where a resist pattern is removed.
【図４】第２の被膜を除去した状態の説明図である。FIG. 4 is an explanatory diagram of a state where a second coating is removed.
【図５】表面めっき被膜を形成した状態の説明図であ
る。FIG. 5 is an explanatory view showing a state where a surface plating film is formed.
【図６】表面めっき被膜の表面に粘着性のテープを張り
付けた状態の説明図である。FIG. 6 is an explanatory view showing a state in which an adhesive tape is stuck to the surface of a surface plating film.
【図７】図６のテープを剥離して、第１の金属膜の表面
に被着した表面めっき被膜を剥離した状態の説明図であ
る。FIG. 7 is an explanatory view showing a state where the tape of FIG. 6 is peeled off and a surface plating film adhered to the surface of the first metal film is peeled off.
【図８】第１の金属膜を除去した状態の説明図である。FIG. 8 is an explanatory diagram of a state where a first metal film is removed.
【図９】ベアチップ上にレジストパターンを形成した状
態の説明図である。FIG. 9 is an explanatory diagram of a state where a resist pattern is formed on a bare chip.
【図１０】ニッケル/ 金めっき被膜を形成した状態の説
明図である。FIG. 10 is an explanatory view showing a state where a nickel / gold plating film is formed.
【図１１】レジストパターンを除去した状態の説明図で
ある。FIG. 11 is an explanatory diagram of a state where a resist pattern is removed.
【図１２】バンプ形状の外部接続端子を有する半導体装
置の部分断面説明図である。FIG. 12 is an explanatory partial cross-sectional view of a semiconductor device having a bump-shaped external connection terminal.
【図１３】Ｓ字型の金属ワイヤで形成された外部接続端
子を有する半導体装置の部分断面説明図である。FIG. 13 is an explanatory partial cross-sectional view of a semiconductor device having an external connection terminal formed of an S-shaped metal wire.
１ ベアチップ ２ パッド ３ パッシベーション膜 ４ 保護膜 ６ 第１の金属膜 ７ 第２の金属膜 ８ 感光性レジスト層 ８ａ レジストパターン ８ｂ 溝部 ９ 銅めっき被膜 １０ ニッケルめっき被膜 １１ 金めっき被膜 １２ 配線パターン １３ 外部接続端子 １５ 半導体装置 Reference Signs List 1 bare chip 2 pad 3 passivation film 4 protective film 6 first metal film 7 second metal film 8 photosensitive resist layer 8a resist pattern 8b groove 9 copper plating film 10 nickel plating film 11 gold plating film 12 wiring pattern 13 external connection Terminal 15 Semiconductor device
Claims (6)
子が露出するように絶縁性の保護膜が形成されると共
に、該保護膜上に前記電極端子と電気的に接続する配線
パターンが形成された半導体装置の製造方法において、 前記保護膜から露出する電極端子の表面および前記保護
膜上に、チタン若しくはクロムからなる第１の金属膜を
形成する工程と、 該第１の金属膜上に配線パターンの下地層となる第２の
金属膜を形成する工程と、 該第２の金属膜上に、形成すべき配線パターンの部位の
レジストを除去して前記第２の金属膜が底面に露出した
溝部を有するレジストパターンを形成する工程と、 該レジストパターンをマスクとして、前記溝部の底面に
露出する前記第２の金属膜上に電解めっきにより配線パ
ターンとなるめっき被膜を形成する第１のめっき工程
と、 前記レジストパターンを除去することにより露出する前
記第２の金属膜部分をエッチングして除去する工程と、 前記配線パターンとなるめっき被膜の表面とその下層の
前記第２の金属膜と前記第１の金属膜の表面に、該第１
の金属膜との密着性よりも前記配線パターンとなるめっ
き被膜および前記第２の金属膜との密着性に優れた金属
からなる表面めっき被膜を形成する第２のめっき工程
と、 該表面めっき被膜の表面に粘着性を有するテープを貼着
して、該テープを剥離することによって、前記第１の金
属膜上に被着された前記表面めっき被膜部分を除去する
工程と、 前記表面めっき被膜をマスクとして、前記表面めっき被
膜部分を除去することにより露出する前記第１の金属膜
部分をエッチングして除去する工程とを具備することを
特徴とする半導体装置の製造方法。An insulating protective film is formed on an electrode terminal forming surface of a semiconductor element so that the electrode terminals are exposed, and a wiring pattern electrically connected to the electrode terminals is formed on the protective film. Forming a first metal film made of titanium or chromium on the surface of the electrode terminal exposed from the protection film and on the protection film; and forming the first metal film on the first metal film. A step of forming a second metal film to be a base layer of the wiring pattern; removing a resist on a portion of the wiring pattern to be formed on the second metal film so that the second metal film is exposed on the bottom surface Forming a resist pattern having a formed groove, and using the resist pattern as a mask, forming a plating film to be a wiring pattern on the second metal film exposed on the bottom surface of the groove by electrolytic plating. A first plating step, a step of etching and removing the second metal film portion exposed by removing the resist pattern, a surface of a plating film to be the wiring pattern and the second The first metal film and the first metal film have the first
A second plating step of forming a plating film serving as the wiring pattern and a surface plating film made of a metal having better adhesion with the second metal film than the adhesion with the metal film; A process of removing the surface plating film portion applied on the first metal film by adhering an adhesive tape on the surface of the first metal film and peeling the tape; and Etching the first metal film portion exposed by removing the surface plating film portion as a mask, and removing the first metal film portion.
らなることを特徴とする請求項１記載の半導体装置の製
造方法。2. The method according to claim 1, wherein said second metal film is made of copper or nickel.
ことを特徴とする請求項２記載の半導体装置の製造方
法。3. The method according to claim 2, wherein said surface plating film is made of nickel.
被膜またはパラジウムめっき被膜を形成することを特徴
とする請求項３記載の半導体装置の製造方法。4. The method according to claim 3, wherein a gold plating film or a palladium plating film is formed on the surface of the surface plating film.
リングにより形成することを特徴とする請求項１、２、
３または４記載の半導体装置の製造方法。5. The method according to claim 1, wherein the first and second metal films are formed by sputtering.
5. The method for manufacturing a semiconductor device according to 3 or 4.
とを特徴とする請求項１、２、３、４または５記載の半
導体装置の製造方法。6. The method according to claim 1, wherein said protective film is made of a polyimide resin.
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| Application Number | Priority Date | Filing Date | Title |
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| JP (1) | JP2000299339A (en) |
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