JP2000294543A - Etching method and apparatus thereof, and manufacture of semiconductor device - Google Patents
Etching method and apparatus thereof, and manufacture of semiconductor deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、エッチング技術お
よび半導体装置の製造技術に関し、特に、半導体装置の
製造工程におけるフォトリソグラフィ工程での半導体基
板のドライエッチング工程等に適用して有効な技術に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an etching technique and a semiconductor device manufacturing technique, and more particularly to a technique effective when applied to a semiconductor substrate dry etching step in a photolithography step in a semiconductor device manufacturing step.
【０００２】[0002]
【従来の技術】たとえば、半導体装置の製造工程では、
半導体基板（ウェハ）の主面に形成された薄膜の上に、
光露光や電子線露光等の方法で転写形成されたレジスト
パターン等を形成し、このレジストパターンをマスクと
するドライエッチングにて前記薄膜を所定のパターン形
状に加工するフォトリソグラフィが行われている。2. Description of the Related Art For example, in a manufacturing process of a semiconductor device,
On the thin film formed on the main surface of the semiconductor substrate (wafer),
Photolithography is performed in which a resist pattern or the like transferred and formed by a method such as light exposure or electron beam exposure is formed, and the thin film is processed into a predetermined pattern shape by dry etching using the resist pattern as a mask.
【０００３】上述のドライエッチングとしては、たとえ
ば、ウェハの支持台を兼ねた下部電極と、この下部電極
に対向して配置された上部電極との間に高周波電力を印
加してエッチングガスのプラズマを形成し、このプラズ
マに晒されるウェハの表面をドライエッチングする、い
わゆる平行平板式のドライエッチング装置が知られてい
る。In the above-mentioned dry etching, for example, a high frequency power is applied between a lower electrode also serving as a support for a wafer and an upper electrode arranged opposite to the lower electrode to generate plasma of an etching gas. A so-called parallel plate type dry etching apparatus for forming and dry-etching the surface of a wafer exposed to the plasma is known.
【０００４】[0004]
【発明が解決しようとする課題】上述のような平行平板
式のドライエッチング装置では、下部電極上のウェハと
上部電極との間で放電が発生してプラズマが形成される
ため、上部電極の口径を大きくしても、プラズマのエネ
ルギー分布状態は、ウェハの中央部のほうが周辺部より
も大きくなり、ウェハ周辺部のエッチングレートがウェ
ハ中央部よりも小さくなり、エッチング結果が不均一に
なる、という技術的課題がある。In the parallel plate type dry etching apparatus as described above, since a discharge is generated between the wafer on the lower electrode and the upper electrode to form plasma, the diameter of the upper electrode is reduced. Even if is increased, the energy distribution state of the plasma is that the central part of the wafer is larger than the peripheral part, the etching rate of the peripheral part of the wafer is smaller than that of the central part of the wafer, and the etching result becomes non-uniform. There are technical issues.
【０００５】また、ウェハを下部電極に安定に保持させ
る方法として静電吸着法を用いる場合には、下部電極は
静電吸着電極の役目もするため、下部電極の口径をウェ
ハの口径よりも大きくできない、という技術的課題があ
る。When the electrostatic chucking method is used to stably hold the wafer on the lower electrode, the lower electrode also functions as an electrostatic chucking electrode, so that the diameter of the lower electrode is larger than the diameter of the wafer. There is a technical problem that it cannot be done.
【０００６】このため、たとえば、特開平９−３０６８
９６号公報に開示されているように、上下電極の双方の
外周部に導体からなる環状部材を配置して、プラズマの
分布範囲を広げようとする技術が開示されているが、電
極の構造が必要以上に複雑化する、という技術的課題が
ある。For this reason, for example, Japanese Patent Application Laid-Open No. 9-3068
As disclosed in Japanese Patent Publication No. 96, a technique is disclosed in which an annular member made of a conductor is arranged on the outer periphery of both upper and lower electrodes to expand the distribution range of plasma. There is a technical problem that it becomes more complicated than necessary.
【０００７】通常、ウェハ平面内でのエッチング結果が
不均一となることを回避するため、エッチング加工終了
時に、エッチング終点位置から、所定の時間だけ余分に
エッチングを行う、いわゆるオーバーエッチングにて、
エッチング残り不良等の発生を防止することが行われて
いるが、ウェハの中心部と周辺部とでエッチングレート
の差が大きいほど、オーバーエッチングの所要時間は長
くなり、エッチング工程におけるスループットの低下が
懸念されるとともに、エッチングレートの高いウェハ中
央部での過剰エッチングによる損傷等も懸念され、ウェ
ハに形成される半導体装置の歩留り低下の一因となる。Usually, in order to avoid non-uniform etching results in the plane of the wafer, at the end of the etching process, extra etching is performed for a predetermined time from the end point of the etching by so-called over-etching.
Although the occurrence of defects such as residual etching is prevented, the larger the difference in etching rate between the central portion and the peripheral portion of the wafer, the longer the time required for over-etching and the lower the throughput in the etching process. In addition to the concern, damage due to excessive etching at the center of the wafer having a high etching rate is also concerned, which causes a reduction in the yield of semiconductor devices formed on the wafer.
【０００８】本発明の目的は、半導体基板の各部におけ
るエッチングレートを的確に制御することが可能なエッ
チング技術および半導体装置の製造技術を提供すること
にある。An object of the present invention is to provide an etching technique capable of accurately controlling an etching rate in each part of a semiconductor substrate and a technique for manufacturing a semiconductor device.
【０００９】本発明の他の目的は、半導体基板の中央部
と周辺部とにおけるエッチングレートを均一化して、オ
ーバーエッチングの所要時間の短縮によるスループット
向上を実現することが可能なエッチング技術および半導
体装置の製造技術を提供することにある。Another object of the present invention is to provide an etching technique and a semiconductor device capable of realizing an improvement in throughput by shortening the time required for over-etching by making the etching rates in the central portion and the peripheral portion of the semiconductor substrate uniform. The present invention is to provide a manufacturing technology.
【００１０】本発明の他の目的は、半導体基板の中央部
と周辺部とにおけるエッチングレートを均一化して、半
導体基板平面内のエッチング結果のばらつきを防止し、
半導体基板に形成される半導体装置の歩留り向上を実現
することが可能なエッチング技術および半導体装置の製
造技術を提供することにある。Another object of the present invention is to make the etching rate uniform between the central portion and the peripheral portion of the semiconductor substrate to prevent the variation of the etching result in the plane of the semiconductor substrate,
An object of the present invention is to provide an etching technique and a semiconductor device manufacturing technique capable of improving the yield of a semiconductor device formed on a semiconductor substrate.
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【００１２】[0012]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【００１３】本発明は、第１電極と、第１電極に対向
し、半導体基板が載置される第２電極との間に高周波電
力を印加してエッチングガスのプラズマを形成すること
により半導体基板にエッチングを行うエッチング方法に
おいて、半導体基板が載置される第２電極を取り囲む位
置に、導電性リングを配置するものである。According to the present invention, a high-frequency power is applied between a first electrode and a second electrode on which a semiconductor substrate is placed opposite to the first electrode to form a plasma of an etching gas. In the etching method, the conductive ring is arranged at a position surrounding the second electrode on which the semiconductor substrate is mounted.
【００１４】また、第１電極と、第１電極に対向し、半
導体基板が載置される第２電極と、第１および第２電極
が収容される処理室と、第１電極と第２電極との間に高
周波電力を印加する高周波電源と、処理室内にエッチン
グガスを供給するガス供給手段と、処理室を排気する排
気手段と、を含み、高周波電源から第１電極と第２電極
との間に印加される高周波電力にてエッチングガスのプ
ラズマを形成することにより半導体基板にエッチングを
行うエッチング装置において、半導体基板が載置される
第２電極を取り囲む位置に、導電性リングを配置した構
成とするものである。A first electrode, a second electrode opposed to the first electrode, on which the semiconductor substrate is mounted, a processing chamber for accommodating the first and second electrodes, a first electrode and a second electrode; A high-frequency power supply that applies high-frequency power between the first and second electrodes; a gas supply unit that supplies an etching gas into the processing chamber; and an exhaust unit that exhausts the processing chamber. In an etching apparatus for etching a semiconductor substrate by forming a plasma of an etching gas with high-frequency power applied therebetween, a conductive ring is arranged at a position surrounding a second electrode on which the semiconductor substrate is mounted. It is assumed that.
【００１５】第２電極を取り囲む位置に配置される導電
性リングは、第１および第２電極に高周波電力を印加す
る高周波電源に対してコンデンサを介して接続した構
成、あるいは、導電性リングに対する高周波電力の印加
を独立に制御するために、第１および第２電極とは別の
高周波電源に接続する構成、導電性リングと第２電極と
の間に介設される絶縁体の厚さ寸法を調整して、導電性
リングの第２電極に対する結合容量を制御する構成、等
により、半導体基板を載置した第２電極の外側に位置す
る導電性リングでのプラズマ分布を的確に制御する。The conductive ring disposed at a position surrounding the second electrode is connected to a high-frequency power supply for applying high-frequency power to the first and second electrodes via a capacitor, or a high-frequency power supply for the conductive ring is provided. In order to control the application of power independently, the first and second electrodes are connected to a high-frequency power source different from the first and second electrodes, and the thickness of an insulator interposed between the conductive ring and the second electrode is adjusted. The plasma distribution in the conductive ring located outside the second electrode on which the semiconductor substrate is mounted can be accurately controlled by adjusting the coupling capacity of the conductive ring to the second electrode.
【００１６】[0016]
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００１７】図１は、本発明の一実施の形態であるエッ
チング方法を実施するエッチング装置の構成の一例を示
す断面図である。FIG. 1 is a sectional view showing an example of the configuration of an etching apparatus for performing an etching method according to an embodiment of the present invention.
【００１８】石英等の絶縁体で構成された処理室３０の
内部には、上下方向に対向して、電極１０および電極２
０が配置されている。電極２０は、半導体基板１００が
載置される試料台を兼ねており、その口径寸法は、半導
体基板１００とほぼ等しいか、わずかに小さく設定され
ている。Inside the processing chamber 30 made of an insulator such as quartz, electrodes 10 and electrodes 2 are vertically opposed.
0 is arranged. The electrode 20 also serves as a sample stage on which the semiconductor substrate 100 is mounted, and has a diameter substantially equal to or slightly smaller than that of the semiconductor substrate 100.
【００１９】また、電極２０は、表面が、たとえば３０
０μｍの厚さの絶縁膜２１で覆われている。半導体基板
１００はこの絶縁膜２１を介して電極２０の上に載置さ
れ、外部の図示しない直流電源から、たとえば５００Ｖ
程度の直流電圧を電極２０に印加することで、半導体基
板１００は電極２０に静電吸着されて保持される。電極
２０の内部には、冷却空洞２２が形成されており、この
冷却空洞２２の中を外部から供給される冷却水等の熱媒
体２３を流通させることで、電極２０の温度が制御され
る。The electrode 20 has a surface of, for example, 30
It is covered with an insulating film 21 having a thickness of 0 μm. The semiconductor substrate 100 is mounted on the electrode 20 via the insulating film 21 and is supplied from an external DC power supply (not shown) to, for example, 500 V.
The semiconductor substrate 100 is electrostatically attracted to and held by the electrode 20 by applying a DC voltage of a degree to the electrode 20. A cooling cavity 22 is formed inside the electrode 20, and the temperature of the electrode 20 is controlled by flowing a heat medium 23 such as cooling water supplied from the outside through the cooling cavity 22.
【００２０】電極１０は、電極２０に対する対向面に開
口する複数のガス通路１１が形成されており、外部の図
示しないガス源から、エッチングガス１１ａ等が電極２
０との間の空間に供給される。電極１０の内部には、冷
却空洞１２が形成されており、この冷却空洞１２の中を
外部から供給される冷却水等の熱媒体１３を流通させる
ことで、電極１０の温度が制御される。The electrode 10 is formed with a plurality of gas passages 11 which are open on the surface facing the electrode 20, and an etching gas 11 a or the like is supplied from an external gas source (not shown) to the electrode 2.
0 is supplied to the space. A cooling cavity 12 is formed inside the electrode 10, and the temperature of the electrode 10 is controlled by flowing a heat medium 13 such as cooling water supplied from outside through the cooling cavity 12.
【００２１】電極１０と電極２０は、外部の高周波電源
４０に接続されており、高周波電力が印加される。そし
て、この高周波電力により、半導体基板１００が載置さ
れる電極２０と電極１０との間にエッチングガス１１ａ
のプラズマ１１ｂが形成される。The electrode 10 and the electrode 20 are connected to an external high-frequency power supply 40 to which high-frequency power is applied. The etching gas 11a is applied between the electrode 20 on which the semiconductor substrate 100 is mounted and the electrode 10 by the high frequency power.
Is formed.
【００２２】処理室３０は、排気口３１を介して図示し
ない真空ポンプ等の排気機構に接続されており、処理室
３０の内部が所望の真空度に排気可能になっている。The processing chamber 30 is connected to an exhaust mechanism such as a vacuum pump (not shown) through an exhaust port 31 so that the inside of the processing chamber 30 can be exhausted to a desired degree of vacuum.
【００２３】この場合、半導体基板１００が載置される
電極２０の周囲には、たとえば、アルミニウム（Ａ
ｌ）、ＳｉＣ、ドープされることによって導電性が付与
されたシリコン（Ｓｉ）等からなる、導電性リング５０
が配置されている。In this case, around the electrode 20 on which the semiconductor substrate 100 is mounted, for example, aluminum (A)
l), a conductive ring 50 made of SiC, silicon (Si) or the like to which conductivity is imparted by doping.
Is arranged.
【００２４】この導電性リング５０の内径は、半導体基
板１００の外径寸法よりもわずかに大きく設定され、半
導体基板１００に非接触にされているとともに、外径寸
法は、一例として、半導体基板１００の外側に、たとえ
ば１０ｍｍ〜２０ｍｍ以上はみ出るような寸法に設定さ
れ、上側の電極１０の外形寸法よりも大きく設定されて
いる。The inner diameter of the conductive ring 50 is set slightly larger than the outer diameter of the semiconductor substrate 100 and is not in contact with the semiconductor substrate 100. Is set to a size that protrudes by, for example, 10 mm to 20 mm or more, and is set to be larger than the outer dimensions of the upper electrode 10.
【００２５】また、導電性リング５０は、容量が可変な
コンデンサ６０を介して、高周波電源４０に接続されて
おり、このコンデンサ６０の容量を調節することで、対
向する電極１０との間における高周波電界の強度分布、
すなわちプラズマ１１ｂの分布状態を制御することが可
能になっている。すなわち、コンデンサ６０の容量を小
さくすると、プラズマ１１ｂの分布状態は、半導体基板
１００の外周部に拡大し、逆にコンデンサ６０の容量を
大きくすると、プラズマ１１ｂの分布状態は縮小するよ
うに変化する。The conductive ring 50 is connected to a high-frequency power supply 40 via a variable-capacitance capacitor 60. By adjusting the capacitance of the capacitor 60, the high-frequency power between the opposing electrode 10 is adjusted. Electric field intensity distribution,
That is, the distribution state of the plasma 11b can be controlled. That is, when the capacitance of the capacitor 60 is reduced, the distribution state of the plasma 11b expands to the outer peripheral portion of the semiconductor substrate 100. Conversely, when the capacitance of the capacitor 60 is increased, the distribution state of the plasma 11b decreases.
【００２６】本実施の形態の場合には、プラズマ１１ｂ
の分布状態が、半導体基板１００の外周部に拡大するよ
うにコンデンサ６０の容量を設定し、半導体基板１００
の平面全体がプラズマ１１ｂによるエッチング反応の安
定領域に入るようにして、半導体基板１００の中央部と
周辺部でエッチングレートが等しくなるように、制御す
る。あるいは、コンデンサ６０の容量の設定値を制御す
ることで、必要に応じて、意図的に、半導体基板１００
の中央部と周辺部でのエッチングレートの分布が相対的
に異なるように制御することもできる。In the case of this embodiment, the plasma 11b
The capacitance of the capacitor 60 is set so that the distribution state of the semiconductor substrate 100 expands to the outer peripheral portion of the semiconductor substrate 100.
Is controlled so that the etching rate becomes equal between the central portion and the peripheral portion of the semiconductor substrate 100 so that the entire surface of the semiconductor substrate 100 enters the stable region of the etching reaction by the plasma 11b. Alternatively, by controlling the set value of the capacitance of the capacitor 60, the semiconductor substrate 100
Can be controlled so that the distribution of the etching rate is relatively different between the central part and the peripheral part.
【００２７】以下、本実施の形態のエッチング方法を実
施するエッチング装置の作用の一例を説明する。Hereinafter, an example of the operation of the etching apparatus that performs the etching method of the present embodiment will be described.
【００２８】まず、たとえば０．１〜１．５Ｔｏｒｒの
真空度に排気されている処理室３０の内部に、図示しな
いロードロック機構を通じて半導体基板１００を搬入
し、電極２０に載置し、電極２０に直流電圧を印加して
半導体基板１００を静電吸着して固定する。First, the semiconductor substrate 100 is loaded into the processing chamber 30 evacuated to a degree of vacuum of, for example, 0.1 to 1.5 Torr through a load lock mechanism (not shown), and is placed on the electrode 20. Is applied, and the semiconductor substrate 100 is electrostatically attracted and fixed.
【００２９】その後、電極１０のガス通路１１を通じ
て、たとえば、Ａｒ等のキャリアガスにＣＦ4 、ＣＨＦ
3 等のエッチングガスを混ぜたエッチングガス１１ａを
電極１０と電極２０の間の空間に導入するとともに、両
電極の間に高周波電源４０から高周波電力を印加し、エ
ッチングガス１１ａのプラズマ１１ｂを形成する。Thereafter, through a gas passage 11 of the electrode 10, for example, a carrier gas such as Ar is supplied with CF 4 or CHF.
An etching gas 11a mixed with an etching gas such as 3 is introduced into a space between the electrode 10 and the electrode 20, and a high frequency power is applied between the two electrodes from a high frequency power supply 40 to form a plasma 11b of the etching gas 11a. .
【００３０】この時、本実施の形態の場合には、電極１
０と電極２０との間の高周波放電の範囲が、半導体基板
１００の外側に位置し、コンデンサ６０を介して高周波
電源４０に結合された導電性リング５０まで拡大するた
め、プラズマ１１ｂの分布範囲は、半導体基板１００の
外側に広がり、当該プラズマ１１ｂによるエッチング作
用の範囲は、半導体基板１００の外径寸法以上に広が
る。このため、半導体基板１００の外周部は、中央部と
同等のエッチング安定領域に入り、プラズマ１１ｂによ
る半導体基板１００の表面の図示しない薄膜等に対する
エッチングレートは、半導体基板１００の中央部と周辺
部とでほぼ等しくなり、半導体基板１００の全体で均一
なエッチング結果が得られる。この結果、半導体基板１
００の全体に配列形成されている複数の半導体装置の各
々の特性の均一化、安定化を実現でき、歩留りが向上す
る。At this time, in the case of this embodiment, the electrode 1
Since the range of the high-frequency discharge between 0 and the electrode 20 is located outside the semiconductor substrate 100 and extends to the conductive ring 50 coupled to the high-frequency power supply 40 via the capacitor 60, the distribution range of the plasma 11b is The plasma 11b spreads out of the semiconductor substrate 100, and the range of the etching action by the plasma 11b spreads over the outer diameter of the semiconductor substrate 100. Therefore, the outer peripheral portion of the semiconductor substrate 100 enters an etching stable region equivalent to the central portion. And a uniform etching result can be obtained over the entire semiconductor substrate 100. As a result, the semiconductor substrate 1
The uniformity and stabilization of the characteristics of each of the plurality of semiconductor devices arranged and formed in the entire area of the semiconductor device 00 can be realized, and the yield is improved.
【００３１】このため、従来のように、エッチングレー
トが中央部に対して低くなる半導体基板１００の外縁部
でのエッチング残り等が少なくなり、オーバーエッチン
グの所要時間が短縮され、エッチング工程でのスループ
ットが向上する。For this reason, unlike the related art, the remaining etching at the outer edge of the semiconductor substrate 100 whose etching rate is lower than that at the center is reduced, the time required for over-etching is reduced, and the throughput in the etching process is reduced. Is improved.
【００３２】また、過剰なオーバーエッチング等に起因
する半導体基板１００の下地部分の損傷も防止され、下
地損傷等に起因する半導体装置の歩留り低下を防止で
き、半導体装置の歩留りが向上する。Further, damage to the underlying portion of the semiconductor substrate 100 due to excessive overetching or the like can be prevented, and a decrease in the yield of the semiconductor device due to the underlying damage can be prevented, and the yield of the semiconductor device can be improved.
【００３３】図２は、本発明の他の実施の形態であるエ
ッチング方法を実施するエッチング装置の構成の一例を
示す断面図である。FIG. 2 is a sectional view showing an example of the configuration of an etching apparatus for performing an etching method according to another embodiment of the present invention.
【００３４】この図２の実施の形態の場合には、コンデ
ンサ６０の代わりに、高周波電源７０を導電性リング５
０に接続したところが、上述の図１の構成と異なってい
る。すなわち、この図２の構成の場合には、電極１０と
電極２０との間に高周波電力を印加する高周波電源４０
とは独立に、導電性リング５０に高周波電源７０から高
周波電力を印加するものである。そして、この高周波電
源７０から導電性リング５０に印加される高周波電力を
大きく（小さく）すると、プラズマ１１ｂの分布範囲が
半導体基板１００の径方向に大きく（小さく）なり、半
導体基板１００の周辺部でのエッチングレートは大きく
（小さく）なるように制御することができる。In the embodiment shown in FIG. 2, a high-frequency power supply 70 is connected to the conductive ring 5 instead of the capacitor 60.
0 is different from the configuration of FIG. 1 described above. That is, in the case of the configuration of FIG. 2, a high-frequency power supply 40 for applying high-frequency power between the electrode 10 and the electrode 20 is used.
Independently, high-frequency power is applied to the conductive ring 50 from the high-frequency power supply 70. When the high-frequency power applied from the high-frequency power supply 70 to the conductive ring 50 is increased (reduced), the distribution range of the plasma 11b is increased (reduced) in the radial direction of the semiconductor substrate 100, and the distribution range of the plasma Can be controlled to be large (small).
【００３５】この図２の実施の形態の場合にも、半導体
基板１００の中心部と周辺部とにおけるエッチングレー
トの分布を的確に制御でき、たとえば、プラズマ１１ｂ
の分布を大きくして半導体基板１００の外側にまで広が
る状態とし、中心部と周辺部とでエッチングレートの分
布が均一になるように制御することで、半導体基板１０
０における均一なエッチング結果を得ることができる。Also in the case of the embodiment of FIG. 2, the distribution of the etching rate in the central portion and the peripheral portion of the semiconductor substrate 100 can be accurately controlled.
The distribution of the etching rate is increased so as to extend to the outside of the semiconductor substrate 100, and the distribution of the etching rate is controlled to be uniform between the central portion and the peripheral portion.
A uniform etching result at 0 can be obtained.
【００３６】図３は、本発明のさらに他の実施の形態で
あるエッチング方法を実施するエッチング装置の構成の
一例を示す断面図である。FIG. 3 is a sectional view showing an example of the configuration of an etching apparatus for performing an etching method according to still another embodiment of the present invention.
【００３７】この図３の実施の形態の場合には、電極２
０と導電性リング５０との間に絶縁体８０を介在させ、
この絶縁体８０の厚さｔを制御することで、電極２０に
対する導電性リング５０の結合容量を変化させ、これに
より、電極１０と半導体基板１００が載置される電極２
０との間におけるプラズマ１１ｂの分布状態を制御す
る。より具体的には、絶縁体８０の厚さｔを小さく（大
きく）し、電極２０に対する導電性リング５０の結合容
量を大きく（小さく）すると、プラズマ１１ｂの分布範
囲が半導体基板１００の径方向に大きく（小さく）な
り、半導体基板１００の周辺部でのエッチングレートは
大きく（小さく）なるように制御することができる。In the case of the embodiment shown in FIG.
0 and the conductive ring 50 with an insulator 80 interposed therebetween,
By controlling the thickness t of the insulator 80, the coupling capacity of the conductive ring 50 to the electrode 20 is changed, whereby the electrode 10 and the electrode 2 on which the semiconductor substrate 100 is mounted are changed.
The distribution state of the plasma 11b between 0 and 0 is controlled. More specifically, when the thickness t of the insulator 80 is reduced (increased) and the coupling capacity of the conductive ring 50 to the electrode 20 is increased (decreased), the distribution range of the plasma 11b is increased in the radial direction of the semiconductor substrate 100. The etching rate in the peripheral portion of the semiconductor substrate 100 can be controlled to be large (small).
【００３８】この図３の実施の形態の場合にも、半導体
基板１００の中心部と周辺部とにおけるエッチングレー
トの分布を的確に制御でき、たとえば、プラズマ１１ｂ
の分布を大きくして半導体基板１００の外側にまで広が
る状態とし、中心部と周辺部とでエッチングレートの分
布が均一になるように制御することで、半導体基板１０
０における均一なエッチング結果を得ることができる。In the embodiment shown in FIG. 3, the distribution of the etching rate in the central portion and the peripheral portion of the semiconductor substrate 100 can be controlled accurately.
The distribution of the etching rate is increased so as to extend to the outside of the semiconductor substrate 100, and the distribution of the etching rate is controlled to be uniform between the central portion and the peripheral portion.
A uniform etching result at 0 can be obtained.
【００３９】図４は、上述のような本発明のエッチング
方法およびエッチング装置を用いた半導体装置の製造方
法の一例を示すフローチャートである。FIG. 4 is a flowchart showing an example of a method for manufacturing a semiconductor device using the above-described etching method and etching apparatus of the present invention.
【００４０】まず、半導体基板１００（ウェハ）を準備
する（ステップ２０１）。この工程では、たとえば、単
結晶引上げ法等にてＳｉ等の半導体の円柱状の単結晶イ
ンゴットを製造し、この単結晶インゴットの外形を真円
に整形したり、結晶方位の特定のための目印となるオリ
エンテーションフラットやノッチ等を形成する外形整形
を行い、さらに外形整形された単結晶インゴットをスラ
イスして半導体基板１００を作る。さらに、スライスさ
れた個々の半導体基板１００の外周を所定の角度に面取
りする等の加工を行うベベリングを行い、ベベリングさ
れた半導体基板１００に対して、加工歪みやそり等の変
形を取り除くべく、両面のラッピングを行い、さらに加
工歪み等をより完全に取り除くべくエッチングを行う。
その後、将来、半導体装置が形成される半導体基板１０
０の主面側を、粗研磨、仕上げ研磨、超仕上げ研磨等を
組み合わせた研磨方法により鏡面研磨する。次に、鏡面
研磨された半導体基板１００の洗浄を行った後、異物等
を検査する外観検査を行う。そして、外観検査に合格し
た半導体基板１００を次のウェハプロセス（ステップ２
０２）に供給する。First, a semiconductor substrate 100 (wafer) is prepared (step 201). In this step, for example, a columnar single crystal ingot of a semiconductor such as Si is manufactured by a single crystal pulling method or the like, and the outer shape of the single crystal ingot is shaped into a perfect circle, or a mark for specifying the crystal orientation. The semiconductor substrate 100 is formed by shaping an outer shape for forming an orientation flat, a notch, and the like, and slicing the shaped single crystal ingot. Furthermore, beveling is performed to perform processing such as chamfering the outer periphery of each sliced semiconductor substrate 100 at a predetermined angle, and the beveled semiconductor substrate 100 is subjected to beveling so as to remove deformation such as processing distortion and warpage. Is performed, and etching is further performed to more completely remove processing distortion and the like.
Thereafter, a semiconductor substrate 10 on which a semiconductor device is to be formed in the future.
The main surface of No. 0 is mirror-polished by a polishing method combining rough polishing, finish polishing, super-finishing polishing, and the like. Next, after the mirror-polished semiconductor substrate 100 is cleaned, an appearance inspection for inspecting foreign substances and the like is performed. Then, the semiconductor substrate 100 that has passed the appearance inspection is subjected to the next wafer process (step 2).
02).
【００４１】ウェハプロセスでは、半導体基板１００に
対して、周知のフォトリソグラフィによる回路パターン
形成等を行うウェハプロセスを実行し、所定の半導体回
路パターンを形成する。In the wafer process, a predetermined semiconductor circuit pattern is formed on the semiconductor substrate 100 by performing a known wafer process for forming a circuit pattern by photolithography.
【００４２】たとえば、半導体基板１００の全面に所定
の物質の薄膜を形成し（ステップ２０２ａ）、その上
に、所定のレジストパターンを縮小投影露光／現像等の
方法で形成し（ステップ２０２ｂ）、さらに、このレジ
ストパターンをマスクとして薄膜のドライエッチングを
行う（ステップ２０２ｃ）。For example, a thin film of a predetermined substance is formed on the entire surface of the semiconductor substrate 100 (step 202a), and a predetermined resist pattern is formed thereon by a method such as reduction projection exposure / development (step 202b). Then, dry etching of the thin film is performed using this resist pattern as a mask (step 202c).
【００４３】このとき、上述のような本発明のエッチン
グ方法およびエッチング装置を用いることで、半導体基
板１００の中央部および周辺部でエッチングレートが等
しくなるように制御することで、薄膜のエッチングを均
一に進行させることができ、半導体基板１００の中央部
と周辺部とで同一寸法のパターン（エッチング結果）を
得ることができる。この結果、半導体基板１００の各部
でのエッチングの進行のばらつき等に起因するエッチン
グ残りを最終的になくすためのオーバーエッチングの所
要時間が短縮され、スループットが向上する。さらに、
半導体基板１００に形成される半導体装置の動作特性が
均一になるとともに、ドライエッチングにて得られる回
路パターンの寸法のばらつき等に起因する動作不良等を
防止できる。At this time, by using the etching method and the etching apparatus of the present invention as described above, the etching rate of the thin film is made uniform by controlling the etching rate to be equal in the central portion and the peripheral portion of the semiconductor substrate 100. The pattern (etching result) having the same dimensions can be obtained in the central portion and the peripheral portion of the semiconductor substrate 100. As a result, the time required for over-etching to finally eliminate the etching residue due to the variation in the progress of the etching in each part of the semiconductor substrate 100 is reduced, and the throughput is improved. further,
The operating characteristics of the semiconductor device formed on the semiconductor substrate 100 can be made uniform, and an operation failure or the like due to a variation in dimensions of a circuit pattern obtained by dry etching can be prevented.
【００４４】このドライエッチングの後、用済のレジス
トパターンがアッシングおよび洗浄等の方法で除去され
る（ステップ２０２ｄ）。After the dry etching, the used resist pattern is removed by a method such as ashing and cleaning (step 202d).
【００４５】このようなステップ２００ａ〜２００ｄの
各工程を含むフォトリソグラフィは、必要な層分だけ反
復実行される。The photolithography including the steps 200a to 200d is repeatedly performed for a necessary number of layers.
【００４６】こうして、所定の回路構造を有する複数の
半導体装置が一括形成された半導体基板１００を個々の
半導体装置（ペレット）毎に分割するダイシング工程
（ステップ２０３）、ペレットボンディングやワイヤボ
ンディング等のボンディング工程（ステップ２０４）、
ペレットの封止を行うパッケージング工程（ステップ２
０５）、図示しない出荷前テスト工程（ステップ２０
６）等を実行して、所望の半導体装置として出荷する
（ステップ２０７）。In this manner, a dicing step (step 203) for dividing the semiconductor substrate 100 on which a plurality of semiconductor devices having a predetermined circuit structure are collectively formed into individual semiconductor devices (pellets), bonding such as pellet bonding and wire bonding Process (step 204),
Packaging process for sealing the pellet (Step 2)
05), a pre-shipment test process (not shown) (step 20)
6) and the like are carried out and shipped as a desired semiconductor device (step 207).
【００４７】このような本実施の形態の半導体装置の製
造方法によれば、上述の図１〜図３に例示したエッチン
グ方法および装置を、ウェハプロセスにおけるドライエ
ッチング工程に適用することにより、オバーエッチング
の所要時間の短縮によるスループットの向上、半導体基
板１００の各部におけるエッチングレートの均一化によ
って得られる回路パターン寸法の均一化による、半導体
装置の回路特性の安定化、製品不良の低減による歩留り
向上を実現できる。According to the method of manufacturing a semiconductor device according to the present embodiment, the etching method and apparatus illustrated in FIGS. 1 to 3 are applied to a dry etching step in a wafer process, so that over-etching is performed. To improve the throughput by shortening the required time, stabilize the circuit characteristics of the semiconductor device by uniformizing the circuit pattern dimensions obtained by equalizing the etching rate in each part of the semiconductor substrate 100, and improve the yield by reducing product defects. it can.
【００４８】以上本発明者によってなされた発明を実施
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the above-described embodiments, and can be variously modified without departing from the gist thereof. Needless to say, there is.
【００４９】たとえば、ドライエッチングに限らず、プ
ラズマ処理を行う一般の工程に広く適用することができ
る。For example, the present invention can be widely applied not only to dry etching but also to general processes for performing plasma processing.
【００５０】[0050]
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。Advantageous effects obtained by typical ones of the inventions disclosed in the present application will be briefly described.
It is as follows.
【００５１】本発明のエッチング方法によれば、半導体
基板の各部におけるエッチングレートを的確に制御する
ことができる、という効果が得られる。According to the etching method of the present invention, the effect that the etching rate in each part of the semiconductor substrate can be accurately controlled can be obtained.
【００５２】また、本発明のエッチング方法によれば、
半導体基板の中央部と周辺部とにおけるエッチングレー
トを均一化して、オーバーエッチングの所要時間の短縮
によるスループット向上を実現することができる、とい
う効果が得られる。According to the etching method of the present invention,
The effect is obtained that the etching rate in the central portion and the peripheral portion of the semiconductor substrate can be made uniform and the throughput can be improved by shortening the time required for over-etching.
【００５３】また、本発明のエッチング方法によれば、
半導体基板の中央部と周辺部とにおけるエッチングレー
トを均一化して、半導体基板平面内のエッチング結果の
ばらつきを防止し、半導体基板に形成される半導体装置
の歩留り向上を実現することができる、という効果が得
られる。According to the etching method of the present invention,
Advantageously, the etching rate in the central portion and the peripheral portion of the semiconductor substrate is made uniform, the variation in the etching result in the plane of the semiconductor substrate is prevented, and the yield of semiconductor devices formed on the semiconductor substrate can be improved. Is obtained.
【００５４】本発明のエッチング装置によれば、半導体
基板の各部におけるエッチングレートを的確に制御する
ことができる、という効果が得られる。According to the etching apparatus of the present invention, the effect that the etching rate in each part of the semiconductor substrate can be accurately controlled can be obtained.
【００５５】また、本発明のエッチング装置によれば、
半導体基板の中央部と周辺部とにおけるエッチングレー
トを均一化して、オーバーエッチングの所要時間の短縮
によるスループット向上を実現することができる、とい
う効果が得られる。According to the etching apparatus of the present invention,
The effect is obtained that the etching rate in the central portion and the peripheral portion of the semiconductor substrate can be made uniform and the throughput can be improved by shortening the time required for over-etching.
【００５６】また、本発明のエッチング装置によれば、
半導体基板の中央部と周辺部とにおけるエッチングレー
トを均一化して、半導体基板平面内のエッチング結果の
ばらつきを防止し、半導体基板に形成される半導体装置
の歩留り向上を実現することができる、という効果が得
られる。According to the etching apparatus of the present invention,
Advantageously, the etching rate in the central portion and the peripheral portion of the semiconductor substrate is made uniform, the variation in the etching result in the plane of the semiconductor substrate is prevented, and the yield of semiconductor devices formed on the semiconductor substrate can be improved. Is obtained.
【００５７】本発明の半導体装置の製造方法によれば、
半導体基板の各部におけるエッチングレートを的確に制
御することができる、という効果が得られる。According to the method of manufacturing a semiconductor device of the present invention,
The effect that the etching rate in each part of the semiconductor substrate can be accurately controlled can be obtained.
【００５８】また、本発明の半導体装置の製造方法によ
れば、半導体基板の中央部と周辺部とにおけるエッチン
グレートを均一化して、オーバーエッチングの所要時間
の短縮によるスループット向上を実現することができ
る、という効果が得られる。Further, according to the method of manufacturing a semiconductor device of the present invention, the etching rate in the central portion and the peripheral portion of the semiconductor substrate can be made uniform, thereby improving the throughput by shortening the time required for over-etching. Is obtained.
【００５９】また、本発明の半導体装置の製造方法によ
れば、半導体基板の中央部と周辺部とにおけるエッチン
グレートを均一化して、半導体基板平面内のエッチング
結果のばらつきを防止し、半導体基板に形成される半導
体装置の歩留り向上を実現することができる、という効
果が得られる。Further, according to the method of manufacturing a semiconductor device of the present invention, the etching rate in the central portion and the peripheral portion of the semiconductor substrate is made uniform, the variation in the etching result in the plane of the semiconductor substrate is prevented, and The effect that the yield of the semiconductor device to be formed can be improved can be obtained.
【図１】本発明の一実施の形態であるエッチング方法を
実施するエッチング装置の構成の一例を示す断面図であ
る。FIG. 1 is a cross-sectional view illustrating an example of a configuration of an etching apparatus that performs an etching method according to an embodiment of the present invention.
【図２】本発明の他の実施の形態であるエッチング方法
を実施するエッチング装置の構成の一例を示す断面図で
ある。FIG. 2 is a cross-sectional view illustrating an example of a configuration of an etching apparatus that performs an etching method according to another embodiment of the present invention.
【図３】本発明のさらに他の実施の形態であるエッチン
グ方法を実施するエッチング装置の構成の一例を示す断
面図である。FIG. 3 is a cross-sectional view illustrating an example of a configuration of an etching apparatus that performs an etching method according to still another embodiment of the present invention.
【図４】本発明の半導体装置の製造方法の一例を示すフ
ローチャートである。FIG. 4 is a flowchart illustrating an example of a method for manufacturing a semiconductor device according to the present invention.
１０ 電極（第１電極） １１ ガス通路 １１ａ エッチングガス １１ｂ プラズマ １２ 冷却空洞 １３ 熱媒体 ２０ 電極（第２電極） ２１ 絶縁膜 ２２ 冷却空洞 ２３ 熱媒体 ３０ 処理室 ３１ 排気口 ４０ 高周波電源 ５０ 導電性リング ６０ コンデンサ ７０ 高周波電源 ８０ 絶縁体 １００ 半導体基板 DESCRIPTION OF SYMBOLS 10 Electrode (1st electrode) 11 Gas passage 11a Etching gas 11b Plasma 12 Cooling cavity 13 Heat medium 20 Electrode (2nd electrode) 21 Insulating film 22 Cooling cavity 23 Heat medium 30 Processing chamber 31 Exhaust port 40 High frequency power supply 50 Conductive ring Reference Signs List 60 capacitor 70 high frequency power supply 80 insulator 100 semiconductor substrate
フロントページの続き (72)発明者 秋山 和司 東京都青梅市藤橋３丁目３番地２ 日立東 京エレクトロニクス株式会社内 Ｆターム(参考） 4K057 DA11 DA16 DB06 DC10 DD01 DE06 DE08 DE14 DG20 DK03 DM03 DM33 DN01 5F004 AA01 BA05 BB13 BB22 BB25 BB29 CA03 CB18 Continuation of the front page (72) Inventor Kazushi Akiyama 3-3-2 Fujibashi, Ome-shi, Tokyo F-term in Hitachi Tokyo Electronics Co., Ltd. 4K057 DA11 DA16 DB06 DC10 DD01 DE06 DE08 DE14 DG20 DK03 DM03 DM33 DN01 5F004 AA01 BA05 BB13 BB22 BB25 BB29 CA03 CB18
Claims (10)
導体基板が載置される第２電極との間に高周波電力を印
加してエッチングガスのプラズマを形成することにより
前記半導体基板にエッチングを行うエッチング方法であ
って、 前記半導体基板が載置される前記第２電極を取り囲む位
置に、導電性リングを配置することを特徴とするエッチ
ング方法。The semiconductor substrate is formed by applying high-frequency power between a first electrode and a second electrode facing the first electrode and on which a semiconductor substrate is mounted to form plasma of an etching gas. An etching method, wherein a conductive ring is disposed at a position surrounding the second electrode on which the semiconductor substrate is mounted.
て、前記第１電極と前記第２電極との間に前記高周波電
力を印加する高周波電源と、前記導電性リングとの間に
容量が固定または可変なコンデンサを介設し、前記コン
デンサの容量を制御することにより、前記プラズマの分
布状態を制御することを特徴とするエッチング方法。2. The etching method according to claim 1, wherein a capacitance is fixed or variable between the high-frequency power supply for applying the high-frequency power between the first electrode and the second electrode and the conductive ring. An etching method, wherein a distribution state of the plasma is controlled by interposing a simple capacitor and controlling a capacity of the capacitor.
て、前記第１電極と前記第２電極との間に前記高周波電
力を印加する第１高周波電源の他に、前記導電性リング
に高周波電力を印加する第２高周波電源を設け、前記第
２高周波電源から前記導電性リングに印加される高周波
電力を制御することにより、前記プラズマの分布状態を
制御することを特徴とするエッチング方法。3. The etching method according to claim 1, wherein high-frequency power is applied to said conductive ring in addition to said first high-frequency power supply for applying said high-frequency power between said first electrode and said second electrode. An etching method, comprising: providing a second high-frequency power supply to control the distribution of the plasma by controlling high-frequency power applied to the conductive ring from the second high-frequency power supply.
て、前記半導体基板が載置される前記第２電極と前記導
電性リングとの間に絶縁体を介設し、前記絶縁体の厚さ
寸法を変化させることにより、前記プラズマの分布状態
を制御することを特徴とするエッチング方法。4. The etching method according to claim 1, wherein an insulator is interposed between the second electrode on which the semiconductor substrate is mounted and the conductive ring, and the thickness of the insulator is reduced. An etching method characterized by controlling a distribution state of the plasma by changing.
導体基板が載置される第２電極と、前記第１および第２
電極が収容される処理室と、前記第１電極と前記第２電
極との間に高周波電力を印加する高周波電源と、前記処
理室内にエッチングガスを供給するガス供給手段と、前
記処理室を排気する排気手段と、を含み、前記高周波電
源から前記第１電極と前記第２電極との間に印加される
高周波電力にて前記エッチングガスのプラズマを形成す
ることにより前記半導体基板にエッチングを行うエッチ
ング装置であって、 前記半導体基板が載置される前記第２電極を取り囲む位
置に、導電性リングを配置したことを特徴とするエッチ
ング装置。5. A first electrode, a second electrode opposed to the first electrode, on which a semiconductor substrate is mounted, and the first and second electrodes.
A processing chamber in which an electrode is housed, a high-frequency power supply for applying high-frequency power between the first electrode and the second electrode, gas supply means for supplying an etching gas into the processing chamber, and exhausting the processing chamber Exhaust means for performing etching on the semiconductor substrate by forming plasma of the etching gas with high frequency power applied between the first electrode and the second electrode from the high frequency power supply. An etching apparatus, wherein a conductive ring is arranged at a position surrounding the second electrode on which the semiconductor substrate is mounted.
て、前記第１電極と前記第２電極との間に前記高周波電
力を印加する高周波電源と、前記導電性リングとの間
に、容量が固定または可変なコンデンサが介設され、前
記コンデンサの容量を制御することにより、前記プラズ
マの分布状態を制御することを特徴とするエッチング装
置。6. The etching apparatus according to claim 5, wherein a capacitance is fixed between a high-frequency power supply for applying the high-frequency power between the first electrode and the second electrode and the conductive ring. An etching apparatus, wherein a variable capacitor is interposed, and the distribution of the plasma is controlled by controlling the capacitance of the capacitor.
て、前記第１電極と前記第２電極との間に前記高周波電
力を印加する第１高周波電源と、前記導電性リングに高
周波電力を印加する第２高周波電源とを備え、前記第２
高周波電源から前記導電性リングに印加される高周波電
力を制御することにより、前記プラズマの分布状態を制
御することを特徴とするエッチング装置。7. The etching apparatus according to claim 5, wherein a first high-frequency power supply for applying the high-frequency power between the first electrode and the second electrode, and a high-frequency power for applying the high-frequency power to the conductive ring. And a second high frequency power supply.
An etching apparatus, wherein a distribution state of the plasma is controlled by controlling a high-frequency power applied to the conductive ring from a high-frequency power supply.
て、前記半導体基板が載置される前記第２電極と前記導
電性リングとの間に絶縁体を介設し、前記絶縁体の厚さ
寸法を変化させることにより、前記プラズマの分布状態
が制御されるようにしたことを特徴とするエッチング装
置。8. The etching apparatus according to claim 5, wherein an insulator is interposed between the second electrode on which the semiconductor substrate is mounted and the conductive ring, and the thickness of the insulator is reduced. An etching apparatus, wherein the distribution state of the plasma is controlled by changing the distribution.
ウェハプロセスを実行して回路パターンを形成する半導
体装置の製造方法であって、 前記フォトリソグラフィにおけるドライエッチング工程
に、請求項１，２，３または４記載のエッチング方法を
用いることを特徴とする半導体装置の製造方法。9. A method for manufacturing a semiconductor device, wherein a circuit pattern is formed by performing a wafer process including photolithography on a semiconductor substrate, wherein the dry etching step in the photolithography is performed in a dry etching step. A method for manufacturing a semiconductor device, comprising using the etching method described above.
むウェハプロセスを実行して回路パターンを形成する半
導体装置の製造方法であって、 前記フォトリソグラフィにおけるドライエッチング工程
に、請求項５，６，７または８記載のエッチング装置を
用いることを特徴とする半導体装置の製造方法。10. A method for manufacturing a semiconductor device, wherein a circuit pattern is formed by performing a wafer process including photolithography on a semiconductor substrate, wherein the dry etching step in the photolithography is performed in a dry etching step. A method for manufacturing a semiconductor device, comprising using the etching apparatus described in the above.
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|---|---|---|---|
| JP11101274A JP2000294543A (en) | 1999-04-08 | 1999-04-08 | Etching method and apparatus thereof, and manufacture of semiconductor device |
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