JP2000294466A - Method and device for generating chip map - Google Patents
Method and device for generating chip mapInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、パターン形成が
行われた半導体基板上にチップ配列されたチップのチッ
プマップを生成するチップマップ生成方法およびその装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method and an apparatus for generating a chip map for generating a chip map of chips arranged on a semiconductor substrate on which a pattern has been formed.
【０００２】[0002]
【従来の技術】半導体ＩＣの製造においては、各種の回
路パターンをもったチップが半導体基板上に形成される
が、これらのチップはその製造過程において不良品が生
ずる場合がある。このため、パターン形成を行う半導体
製造プロセスの前工程においては、半導体基板上の各チ
ップに対してプローバを用いて電気的に接触して回路が
正常に動作するか否かの検査を行う。そして、この検査
結果に対して、「不良品」チップに、不良品であること
を示すバッドマークが印刷されたり、傷をつける等を行
うのが通常である。2. Description of the Related Art In the manufacture of semiconductor ICs, chips having various circuit patterns are formed on a semiconductor substrate, and these chips may have defective products during the manufacturing process. For this reason, in a pre-process of a semiconductor manufacturing process for forming a pattern, each chip on a semiconductor substrate is electrically contacted with a prober to check whether or not the circuit operates normally. Then, a bad mark indicating that the chip is defective is printed or scratched on the "defective" chip.
【０００３】そして、後工程におけるダイボンディング
を行う場合には、各チップに対して個々にパターン認識
処理を行って良品チップの判別を行うため、良品チップ
と不良品チップの両方に対して処理を行う必要があっ
た。When die bonding is performed in a post-process, since pattern recognition processing is performed individually for each chip to determine a non-defective chip, processing is performed for both a non-defective chip and a defective chip. Had to do.
【０００４】なお、特開平９−１４８３８７号公報に
は、バッドマークが印刷されない半導体基板上の各チッ
プに対して、プローバテスト結果を用いて各チップの良
品／不良品のチップマップを生成するものが記載されて
おり、これにより、その後良品チップに対してのみダイ
ボンダ等を行って後工程を効率的に行うようにしてい
る。Japanese Unexamined Patent Publication No. Hei 9-148387 discloses a method of generating a chip map of good / defective products of each chip using a prober test result for each chip on a semiconductor substrate on which a bad mark is not printed. Thus, a die bonder or the like is performed only on a non-defective chip thereafter to efficiently perform a post-process.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、半導体
製造プロセスの後工程において、不良品を含む各チップ
に対してパターン認識処理を施すことは搬送装置による
移動時間がかかるため、後工程の効率化を妨げるという
問題点があった。However, performing pattern recognition processing on each chip including a defective product in the post-process of the semiconductor manufacturing process requires a long moving time by the transfer device, so that the efficiency of the post-process is improved. There was a problem of hindering.
【０００６】また、バッドマークが印刷されたチップを
含むチップ配列から良品チップと不良品チップとを確実
に判別するには、多大な時間がかかり、簡易に良品／不
良品のチップマップを生成することは困難であるという
問題点があった。In addition, it takes a lot of time to reliably discriminate a non-defective chip from a non-defective chip from a chip arrangement including a chip on which a bad mark is printed, and a non-defective / defective chip map is easily generated. There was a problem that it was difficult.
【０００７】そこで、本発明は、かかる問題点を除去
し、バッドマークが付されたチップを含むチップ配列か
ら良品／不良品のチップマップを迅速かつ正確に生成す
ることができるチップマップ生成方法およびその装置を
提供することを目的とする。Accordingly, the present invention has been made to solve the above problem and to provide a chip map generation method and a chip map generation method capable of quickly and accurately generating a chip map of good / defective products from a chip array including chips with bad marks. It is intended to provide the device.
【０００８】[0008]
【課題を解決するための手段および効果】この発明にか
かるチップレイアウト生成方法は、パターン形成が行わ
れた半導体基板上にチップ配列されたチップの良品／不
良品のチップマップを生成するチップマップ生成方法に
おいて、前記チップ配列された各チップに対して第１パ
ターン認識処理を行って良品チップと不良品チップと不
明チップとに区分する第１処理工程と、前記不明チップ
に対して第２パターン認識処理を行って良品チップと不
良品チップとに区分する第２処理工程と、前記第１処理
工程および前記第２処理工程によって区分された良品チ
ップと不良品チップの前記半導体基板上の位置をもとに
良品／不良品のチップマップを生成する生成工程と、を
含むことを特徴とする。According to the present invention, there is provided a chip layout generating method for generating a chip map of non-defective / defective chips arranged on a semiconductor substrate on which a pattern is formed. In the method, a first pattern recognition process is performed on each of the arranged chips to classify the chips into non-defective chips, defective chips, and unknown chips, and a second pattern recognition process is performed on the unknown chips. A second processing step of performing processing to classify the chips into non-defective chips and defective chips; and determining the positions of the non-defective chips and defective chips classified by the first processing step and the second processing step on the semiconductor substrate. And a generation step of generating a chip map of good / defective products.
【０００９】この発明によれば、まず第１処理工程によ
ってチップ配列された各チップに対して第１パターン認
識処理、例えば、良品チップを参照モデルとしたパター
ンマッチング処理行って良品チップと不良品チップと不
明チップとに高速に区分し、第２処理工程によって、こ
の不明チップに対して第２パターン認識処理、例えば、
二値化処理や、他の検出アルゴリズムや、第１パターン
認識処理時とは異なる照明条件とした処理等を行って良
品チップと不良品チップとに精度高く区分し、生成工程
は、前記第１処理工程および前記第２処理工程によって
区分された良品チップと不良品チップの前記半導体基板
上の位置をもとに良品／不良品のチップマップを生成す
るようにしているので、高速かつ信頼性の高い良品／不
良品のチップマップを生成することができるという作用
効果を有する。According to the present invention, first, a first pattern recognition process, for example, a pattern matching process using a non-defective chip as a reference model, is performed on each of the chips arranged in the first processing step, and a non-defective chip and a defective chip are processed. And an unknown chip at a high speed, and a second processing step performs a second pattern recognition process on the unknown chip, for example,
A binarization process, another detection algorithm, a process under illumination conditions different from those in the first pattern recognition process, and the like are performed to accurately classify a non-defective chip and a defective chip. Since the chip map of good / defective products is generated based on the positions on the semiconductor substrate of the good and defective chips classified by the processing step and the second processing step, high-speed and high reliability are achieved. This has the effect of being able to generate a high-quality / defective chip map.
【００１０】また、このようにして生成した良品／不良
品のチップマップを生成することによって、このチップ
マップを後工程で用いると、ダイボンディング等の処理
が良品チップのみに対して行われ、効率的な半導体製造
プロセスを行うことができるという作用効果を有する。[0010] In addition, by generating a chip map of non-defective / defective products generated in this manner, if this chip map is used in a subsequent process, processing such as die bonding is performed only on non-defective chips, and efficiency is improved. This has an operational effect that a typical semiconductor manufacturing process can be performed.
【００１１】さらに、この良品／不良品のチップマップ
を各ウェハに対して生成することによって、半導体製造
プロセスにおける不具合発生原因の追求を支援すること
ができるという作用効果を有する。Further, by generating the chip map of the good / defective product for each wafer, there is an operational effect that it is possible to assist in pursuing the cause of the failure in the semiconductor manufacturing process.
【００１２】次の発明にかかるチップレイアウト生成装
置では、パターン形成が行われた半導体基板上にチップ
配列されたチップの良品／不良品のチップマップを生成
するチップマップ生成装置において、前記チップ配列さ
れた各チップに対して第１パターン認識処理を行って良
品チップと不良品チップと不明チップとに区分する第１
処理手段と、前記不明チップに対して第２パターン認識
処理を行って良品チップと不良品チップとに区分する第
２処理手段と、前記第１処理手段および前記第２処理手
段によって区分された良品チップと不良品チップの前記
半導体基板上の位置をもとに良品／不良品のチップマッ
プを生成する生成手段と、を備えたことを特徴とする。[0012] In a chip layout generating apparatus according to the next invention, in the chip map generating apparatus for generating a chip map of non-defective / defective chips of chips arranged on a semiconductor substrate on which a pattern is formed, the chip arrangement is performed. A first pattern recognition process is performed on each of the chips to separate the chips into non-defective chips, defective chips, and unknown chips.
Processing means; second processing means for performing a second pattern recognition process on the unknown chip to classify the chips into non-defective chips and defective chips; non-defective products classified by the first processing means and the second processing means Generating means for generating a chip map of good / defective products based on the positions of the chips and the defective chips on the semiconductor substrate.
【００１３】この発明によれば、まず第１処理手段によ
ってチップ配列された各チップに対して第１パターン認
識処理、例えば、良品チップを参照モデルとしたパター
ンマッチング処理行って良品チップと不良品チップと不
明チップとに高速に区分し、第２処理手段によって、こ
の不明チップに対して第２パターン認識処理、例えば、
二値化処理や、他の検出アルゴリズムや、第１パターン
認識処理時とは異なる照明条件とした処理等を行って良
品チップと不良品チップとに精度高く区分し、生成手段
は、前記第１処理手段および前記第２処理手段によって
区分された良品チップと不良品チップの前記半導体基板
上の位置をもとに良品／不良品のチップマップを生成す
るようにしているので、高速かつ信頼性の高い良品／不
良品のチップマップを生成することができるという作用
効果を有する。According to the present invention, firstly, the chips arranged by the first processing means are subjected to the first pattern recognition processing, for example, the pattern matching processing using the non-defective chips as a reference model, thereby performing the non-defective chips and the defective chips. And unknown chips at a high speed, and a second processing means performs second pattern recognition processing on the unknown chips, for example,
A binarization process, another detection algorithm, a process under illumination conditions different from those in the first pattern recognition process, and the like are performed to accurately classify a non-defective chip and a defective chip. Since the chip map of good / defective products is generated based on the positions on the semiconductor substrate of the good and defective chips classified by the processing means and the second processing means, high-speed and reliable This has the effect of being able to generate a high-quality / defective chip map.
【００１４】また、このようにして生成した良品／不良
品のチップマップを生成することによって、このチップ
マップを後工程で用いると、ダイボンディング等の処理
が良品チップのみに対して行われ、効率的な半導体製造
プロセスを行うことができるという作用効果を有する。Further, by generating a chip map of non-defective / defective products generated in this way, if this chip map is used in a subsequent process, processing such as die bonding is performed only on non-defective chips, and efficiency is improved. This has an operational effect that a typical semiconductor manufacturing process can be performed.
【００１５】さらに、この良品／不良品のチップマップ
を各ウェハに対して生成することによって、半導体製造
プロセスにおける不具合発生原因の追求を支援すること
ができるという作用効果を有する。Further, by generating the chip map of the non-defective / defective product for each wafer, there is an operational effect that it is possible to assist in pursuing the cause of the failure in the semiconductor manufacturing process.
【００１６】[0016]
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。図１は、この発明の実
施の形態であるチップマップ生成装置の構成を示す図で
ある。図１において、半導体基板としてのウェハ１１
は、ＸＹθテーブル１２上に載置される。光源１３から
の照明光は、ハーフミラー１４で偏向され、ウェハ１１
に照射され、また、光源１５からの照明光は斜め方向か
らウェハ１１に照射され、ウェハ１１からの反射光は、
ハーフミラー１４、レンズ１７を介してＣＣＤ等の撮像
素子１６に結像する。撮像素子１６からの画像信号は、
画像処理部３に出力される。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram showing a configuration of a chip map generation device according to an embodiment of the present invention. In FIG. 1, a wafer 11 as a semiconductor substrate
Is placed on the XYθ table 12. The illumination light from the light source 13 is deflected by the half mirror 14 and
The illumination light from the light source 15 irradiates the wafer 11 from an oblique direction, and the reflected light from the wafer 11
An image is formed on an image sensor 16 such as a CCD via the half mirror 14 and the lens 17. The image signal from the image sensor 16 is
Output to the image processing unit 3.
【００１７】制御部Ｃは、キーボード等によって実現さ
れる入力部１、液晶ディスプレイ等によって実現される
表示部２、画像処理部３、ＸＹθテーブル１２を駆動す
る駆動部４、チップマップ生成部５、および各種のデー
タおよび生成されたチップマップを格納する格納部６を
制御する。The control unit C includes an input unit 1 realized by a keyboard or the like, a display unit 2 realized by a liquid crystal display or the like, an image processing unit 3, a driving unit 4 for driving the XYθ table 12, a chip map generation unit 5, And a storage unit 6 for storing various data and the generated chip map.
【００１８】画像処理部３は、第１処理部３ａと第２処
理部３ｂとを有し、第１処理部３ａは、取得されたチッ
プの画像信号と良品チップのチップ検出モデルとのパタ
ーンマッチング処理を行って、良品チップと不良チップ
と良品／不良品を判別できなかった不明チップとに区分
する。第２処理部３ｂは、不明チップとして区分された
チップに対して、パターンマッチング処理とは異なる精
度の高いパターン認識処理を行って、この不明チップを
良品チップと不良チップとに区分する。The image processing unit 3 has a first processing unit 3a and a second processing unit 3b. The first processing unit 3a performs pattern matching between the acquired image signal of the chip and a chip detection model of a good chip. Processing is performed to classify the chip into a good chip, a bad chip, and an unknown chip for which a good / defective product could not be determined. The second processing unit 3b performs a high-accuracy pattern recognition process different from the pattern matching process on the chips classified as unknown chips, and classifies the unknown chips into good chips and defective chips.
【００１９】チップマップ生成部５は、画像処理部３か
ら送られる各チップの良品／不良品の判別結果をもと
に、各ウェハに対するチップマップを生成し、格納部６
に格納する。The chip map generation unit 5 generates a chip map for each wafer based on the result of discriminating good / defective products of each chip sent from the image processing unit 3 and stores the chip map for each wafer.
To be stored.
【００２０】ここで、図２を参照して、ウェハ１１上の
チップに形成されるパターンの一例について説明する。
ウェハ１１は、半導体製造プロセスの前工程によって各
チップにパターンが形成されることになる。そして、こ
の前工程のウェハ検査工程において、プローバを用いた
電気的な検査が行われ、正常動作しないチップに対して
はバッドマークと呼ばれる印が印刷され、あるいは傷が
つけられる。このバッドマークは、チップ上の所定位置
に印刷されるのが通常である。上述した良品チップと
は、このバッドマークが印刷されていないか、傷が付け
られていないないチップのことをいい、不良チップと
は、このバッドマークが印刷されているか、傷かつけら
れたチップのことをいう。なお、この不良チップが生ず
るチップ配列上の位置は、各ウェハによって異なるのは
言うまでもない。また、上述した第１処理部３ａは、良
品チップと不良チップと不明チップとに区分するが、不
明チップが生ずるのは、良品チップであっても、良品チ
ップ上に塵が存在したり、チップ配置上の位置による光
学的条件等が異なる場合があるからである。Here, an example of a pattern formed on a chip on the wafer 11 will be described with reference to FIG.
The wafer 11 has a pattern formed on each chip by a pre-process of the semiconductor manufacturing process. Then, in the wafer inspection process in the preceding process, an electrical inspection using a prober is performed, and a mark called a bad mark is printed or scratched on a chip that does not operate normally. The bad mark is usually printed at a predetermined position on the chip. The above-mentioned non-defective chip refers to a chip on which the bad mark is not printed or undamaged, and a defective chip refers to a chip on which the bad mark is printed or damaged. Means Needless to say, the position on the chip arrangement where this defective chip occurs differs for each wafer. In addition, the first processing unit 3a described above divides a non-defective chip, a defective chip, and an unknown chip. An unknown chip is generated even when the non-defective chip has dust on the non-defective chip, This is because the optical conditions and the like may differ depending on the position on the arrangement.
【００２１】ここで、上述したパターンマッチングにつ
いて説明すると、パターンマッチングとは、参照画像
（モデル画像）と対象画像の類似度を評価するための一
手法であり、評価関数としては、相関係数が良く用いら
れる。参照画像の各画素の明度値をＭｉｊ、対象画像の
各画素の明度値をＩｉｊとすれば、両画像間の相関係数
ｒは、次のように表せる。Here, the above-mentioned pattern matching will be described. Pattern matching is a method for evaluating the similarity between a reference image (model image) and a target image. Often used. Assuming that the brightness value of each pixel of the reference image is Mij and the brightness value of each pixel of the target image is Iij, the correlation coefficient r between the two images can be expressed as follows.
【００２２】 ここで、ｉおよびｊは、画像内での画素のｘ座標および
ｙ座標を示し、Ｎは、画像内の全画素数（画像の幅、高
さをそれぞれｗ、ｈとするとＮ＝ｗ×ｈ）を表す。[0022] Here, i and j indicate the x coordinate and the y coordinate of the pixel in the image, and N is the total number of pixels in the image (where the width and height of the image are w and h, respectively, N = w × h ).
【００２３】対象画像がモデル画像に類似しているほ
ど、この相関係数ｒの値は大きくなり、全く同一の画像
の場合に最大値１．０をとる。The closer the target image is to the model image, the larger the value of the correlation coefficient r becomes, and takes the maximum value of 1.0 in the case of completely identical images.
【００２４】例えば、図３（ａ）に示すように、任意の
良品チップを予めモデル画像として登録し、各チップ位
置でパターンマッチングを実行すると、照明や回路パタ
ーンの仔細なゆらぎにともなう見え方の変化があって
も、各良品チップの位置では高い類似度、例えば相関係
数０．８以上が得られる（図３（ｂ）参照）。バッドマ
ークが打たれていると、局所的にパターンが異なるの
で、やや低い類似度、例えば相関係数０．６程度になる
（図３（ｃ）参照）。この場合、良品チップと不良チッ
プとを区分するための相関係数の閾値を、例えば０．７
に設定することによって良品チップと不良チップとに区
分することができる。但し、相関係数の値が０．７近傍
である場合には、精度高く良品チップと不良チップとを
区分するために、相関係数が０．７５以上を良品チップ
と判定し、相関係数が０．６５以下を不良チップと判定
し、相関係数が０．６５〜０．７５の範囲のチップは不
明チップとして、第２処理部３ｂによる精度の高いパタ
ーン認識処理によって良品／不良品の判定を行うように
する。For example, as shown in FIG. 3A, when an arbitrary good chip is registered in advance as a model image and pattern matching is performed at each chip position, the appearance of the image accompanying fine fluctuations of illumination and circuit patterns is reduced. Even if there is a change, a high degree of similarity, for example, a correlation coefficient of 0.8 or more can be obtained at the position of each good chip (see FIG. 3B). When a bad mark is formed, the pattern is locally different, so that the similarity is slightly lower, for example, a correlation coefficient of about 0.6 (see FIG. 3C). In this case, the threshold value of the correlation coefficient for classifying good chips and bad chips is set to, for example, 0.7.
In this case, the chips can be classified into good chips and defective chips. However, if the value of the correlation coefficient is close to 0.7, a good chip is determined if the correlation coefficient is 0.75 or more in order to accurately distinguish good chips from bad chips. Is determined to be a defective chip if it is 0.65 or less, and a chip having a correlation coefficient in the range of 0.65 to 0.75 is regarded as an unknown chip, and the second processing unit 3b performs pattern recognition processing with high accuracy to determine whether a nondefective / defective product is acceptable. Make a decision.
【００２５】次に、図４のフローチャートを参照してチ
ップマップ生成処理手順について説明する。図４は、チ
ップマップ生成処理手順を示すフローチャートであり、
図４において、まず、処理すべきチップの位置をＸＹθ
テーブル１２を駆動してサーチする（ステップＳ１）。
その後、良品チップをチップ検出モデルとして、各チッ
プのパターンマッチング処理を画像処理部３の第１処理
部３ａに行わせる（ステップＳ２）。このチップ検出モ
デルは、ウェハ１１上のチップから良品チップを目視で
選択し、この良品チップの画像をそのまま用いる。次
に、この処理結果が良品チップであるか、不良チップで
あるか、不明チップであるかを判断する（ステップＳ
３）。この判断は、上述したように、例えば、相関係数
の値が０．７５以上である場合には、良品チップとして
判断し、相関係数の値が０．６５以下である場合には、
不良チップとして判断し、相関係数の値が０．６５〜
０．７５の範囲である場合には、不明チップとして判断
する。Next, the procedure of the chip map generation processing will be described with reference to the flowchart of FIG. FIG. 4 is a flowchart showing a chip map generation processing procedure;
In FIG. 4, first, the position of the chip to be processed is designated by XYθ.
The table 12 is driven to perform a search (step S1).
Thereafter, the first processing unit 3a of the image processing unit 3 performs a pattern matching process for each chip using the non-defective chips as a chip detection model (step S2). In this chip detection model, non-defective chips are visually selected from the chips on the wafer 11, and an image of the non-defective chips is used as it is. Next, it is determined whether the processing result is a good chip, a bad chip, or an unknown chip (step S).
3). As described above, for example, when the value of the correlation coefficient is 0.75 or more, the chip is determined to be a good chip, and when the value of the correlation coefficient is 0.65 or less,
Judge as a bad chip and the value of the correlation coefficient is 0.65
If it is within the range of 0.75, it is determined as an unknown chip.
【００２６】良品チップとして判断された良品チップは
その半導体基板上の位置とともに格納され（ステップＳ
４）、不良チップとして判断された不良チップはその半
導体基板上の位置とともに格納され（ステップＳ６）、
不明チップとして判断された不明チップはその半導体基
板上の位置とともに格納される（ステップＳ５）。そし
て、全てのチップに対して第１処理部３ａによる処理が
終了し、良品チップ、不良チップ、不明チップに区分さ
れたか否かを判断し（ステップＳ７）、全てのチップに
対して第１処理部３ａによる処理が実行されていない場
合には、ステップＳ１に移行して次のチップに対する上
述した第１処理部３ａによる処理を繰り返して行わせ、
全てのチップに対して第１処理部３ａによる処理が終了
した場合には、ステップＳ７に移行する。A good chip determined as a good chip is stored together with its position on the semiconductor substrate (step S).
4) The defective chip determined as a defective chip is stored together with the position on the semiconductor substrate (step S6),
The unknown chip determined as an unknown chip is stored together with its position on the semiconductor substrate (step S5). Then, the processing by the first processing unit 3a is completed for all the chips, and it is determined whether or not the chips are classified into non-defective chips, defective chips, and unknown chips (step S7). If the processing by the unit 3a has not been executed, the process proceeds to step S1, and the processing by the first processing unit 3a described above for the next chip is repeatedly performed.
When the processing by the first processing unit 3a has been completed for all chips, the process proceeds to step S7.
【００２７】その後、格納されている不明チップの一つ
のチップに対するサーチを行い（ステップＳ８）、第２
処理部３ｂによるパターン認識処理を実行する（ステッ
プＳ９）。この第２処理部３ｂによるパターン認識処理
とは、この不明チップの二値化画像を取得し、良品チッ
プの二値化画像であるチップ参照モデルと比較すること
である。特にバッドマーク近傍の情報を参照する。その
後、この第２処理部３ｂによる比較結果から、この不明
チップが良品チップであるか、不良チップであるか否か
を判断する（ステップＳ１０）。Thereafter, a search is performed for one of the stored unknown chips (step S8), and the second chip is searched.
The pattern recognition process is performed by the processing unit 3b (step S9). The pattern recognition processing by the second processing unit 3b is to acquire a binarized image of the unknown chip and compare it with a chip reference model which is a binarized image of a good chip. In particular, the information near the bad mark is referred to. Thereafter, it is determined from the comparison result by the second processing unit 3b whether the unknown chip is a good chip or a bad chip (step S10).
【００２８】その後、良品チップとして判断された不明
チップは、良品チップとして格納し（ステップＳ１
１）、不良チップとして判断された不明チップは、不良
チップとして格納する（ステップＳ１２）。その後、不
明チップの全てに対する第２処理部３ｂによる処理が行
われたか否かを判断し（ステップ１３）、全ての不明チ
ップに対して第２処理部３ｂによる処理が終了していな
い場合には、ステップＳ８に移行して次の不明チップに
対する第２処理部３ｂによる処理を実行させ、全ての不
明チップに対する第２処理部３ｂによる処理が終了した
場合には、ステップＳ１４に移行する。その後、第１処
理部３ａおよび第２処理部３ｂによって判定された良品
チップと不良チップと、これらの半導体基板上の位置と
をもとに、図２（ｂ）に示すような良品／不良チップマ
ップを生成し（ステップＳ１４）、本処理を終了する。Thereafter, the unknown chip determined as a good chip is stored as a good chip (step S1).
1) The unknown chip determined as a defective chip is stored as a defective chip (step S12). Thereafter, it is determined whether or not the processing by the second processing unit 3b has been performed on all of the unknown chips (step 13). If the processing by the second processing unit 3b has not been completed on all of the unknown chips, Then, the process shifts to step S8 to cause the second processing unit 3b to execute the process for the next unknown chip, and when the process for all unknown chips is completed by the second processing unit 3b, shifts to step S14. Then, based on the non-defective chips and defective chips determined by the first processing unit 3a and the second processing unit 3b, and the positions on the semiconductor substrate, the non-defective / defective chips as shown in FIG. A map is generated (step S14), and the process ends.
【００２９】ところで、上述した実施の形態では、第１
処理部３ａによるパターン認識処理を良品チップのパタ
ーンをチップ参照モデルとしたパターンマッチング処理
を行い、第２処理部３ｂによる二値化処理によって不明
チップを良品チップと不良チップとに判別するようにし
ているが、これは、半導体基板上に存在するチップ数が
多いため、第１処理部３ａによって高速のパターン認識
処理を行わせて、確実に良品／不良品を判別できるもの
を先に判別し、判別できなかった不明チップを時間がか
かるが確実に良品／不良品を判別できる検出アルゴリズ
ムを用いて、全てのチップを確実かつ高速に良品／不良
品判別を行うようにするためである。従って、第１処理
部３ａによる処理は、高速に良品／不良品判別でき、第
２処理部３ｂによる処理は、複雑な処理で時間がかかっ
ても確実に良品／不良品判別を行うことができるパター
ン認識であればよい。By the way, in the above-described embodiment, the first
The pattern recognition processing by the processing unit 3a is performed by performing pattern matching processing using the pattern of a good chip as a chip reference model, and the unknown chip is discriminated into a good chip and a bad chip by the binarization processing by the second processing unit 3b. However, since the number of chips existing on the semiconductor substrate is large, the first processing unit 3a performs a high-speed pattern recognition process, and first determines a product that can reliably determine a non-defective / defective product. This is because it is time-consuming to determine the unknown chip that could not be determined, but the detection algorithm that can reliably determine the non-defective / defective product can be used to reliably and quickly determine the non-defective / defective product for all the chips. Therefore, the process performed by the first processing unit 3a can perform high-speed non-defective / defective product discrimination, and the process performed by the second processing unit 3b can reliably perform non-defective / defective product discrimination even when the process is complicated and takes time. Any pattern recognition may be used.
【００３０】従って、第２処理部３ｂによる処理には、
図５に示すような各種のパターン認識処理を行うように
することができる。図５（ａ）に示す第２処理部３ｂに
よるパターン認識処理は、第１処理部３ａと同じパター
ンマッチング処理を行うが、その照明条件を変えて処理
を行わせるようにしている。図５（ａ）に示すように、
照明の角度によってチップ表面における光の散乱が異な
り、これによってさらに不明チップを確実に良品／不良
品判別することができる。この場合、図１に示した光源
１５の照射量を適切に調整することによって、上述した
照明条件を変更することができる。Therefore, the processing by the second processing unit 3b includes
Various pattern recognition processes as shown in FIG. 5 can be performed. In the pattern recognition processing by the second processing unit 3b shown in FIG. 5A, the same pattern matching processing as that of the first processing unit 3a is performed, but the processing is performed by changing the illumination condition. As shown in FIG.
The scattering of light on the chip surface varies depending on the angle of illumination, and this allows the unknown chip to be more reliably discriminated as good / defective. In this case, the illumination conditions described above can be changed by appropriately adjusting the irradiation amount of the light source 15 shown in FIG.
【００３１】また、図５（ｂ）は、上述した実施の形態
で用いられる二値化処理であり、第１処理部３ａによる
パターンマッチング処理とは異なる検出アルゴリズムを
用いている。従って、他の精度の高いパターン認識処理
アルゴリズムが存在するのであれば、これを適用しても
よい。FIG. 5B shows a binarization process used in the above-described embodiment, which uses a detection algorithm different from the pattern matching process performed by the first processing unit 3a. Therefore, if another high-precision pattern recognition processing algorithm exists, this may be applied.
【００３２】さらに、図５（ｃ）による第２処理部３ｂ
の処理は、検出エリアを変更するようにしている。これ
は、バッドマークの付される位置は各チップに対して固
定されているのが通常であり、このような場合には、こ
のバッドマークが付されている部分のエリアのみのパタ
ーン認識処理を行えばよく、これによって精度の高い良
品／不良判別が可能となる。Further, the second processing unit 3b shown in FIG.
Is to change the detection area. This is because the position where the bad mark is attached is usually fixed to each chip. In such a case, the pattern recognition processing of only the area of the part where the bad mark is attached is performed. What is necessary is just to perform it, and a highly accurate good / bad discrimination is attained.
【００３３】また、第１処理部３ａによる処理をパター
ンマッチング処理として説明したが、例えば、図２
（ｂ）に示す検出アルゴリズムによる良品／不良判別を
高速に実行することができるのであれば、その検出アル
ゴリズムを第１処理部３ａによるパターン認識処理とし
て適用してもよい。但し、現時点において、パターンマ
ッチング処理は、高速処理が可能であり、このパターン
マッチング処理を第１処理部３ａによる処理とするのが
好適である。The processing by the first processing unit 3a has been described as the pattern matching processing.
If the good / bad discrimination by the detection algorithm shown in (b) can be executed at high speed, the detection algorithm may be applied as the pattern recognition processing by the first processing unit 3a. However, at present, the pattern matching process can be performed at high speed, and it is preferable that the pattern matching process be performed by the first processing unit 3a.
【００３４】さらに、上述した図４のフローチャートで
は、第２処理部３ｂによる不明チップに対する良品／不
良品判別を良品チップを基準として判別していたが、不
良品チップすなわちバッドマークが付されたチップを基
準として判別するようにしてもよい。もちろん、第１処
理部３ａも同様である。また、第２処理部３ｂにおける
処理において、まず良品チップを基準として判別し、良
品チップとして判別されなかった不明チップをさらに不
良チップを基準として判別し、確実に全ての不明チップ
を良品／不良品判別するようにしてもよい。Further, in the flowchart of FIG. 4 described above, the non-defective / defective product discrimination for the unknown chip by the second processing unit 3b is discriminated based on the non-defective product chip. May be determined with reference to Of course, the same applies to the first processing unit 3a. In the processing in the second processing section 3b, first, a non-defective chip is determined as a reference, an unknown chip that is not determined as a non-defective chip is further determined based on a defective chip, and all unknown chips are surely determined as non-defective / defective. The determination may be made.
【００３５】上述した実施の形態によれば、第１処理部
３ａによって各チップを高速に良品／不良品／不明の判
別を行い、第２処理部３ｂによって不明チップを精度高
く確実に良品／不良品判別を行うようにしているので、
高速かつ信頼性の高い良品／不良品のチップマップを生
成することができる。According to the above-described embodiment, the first processing section 3a discriminates each chip at a high speed as good / defective / unknown, and the second processing section 3b accurately and reliably determines an unknown chip as good / bad. Because we are trying to determine good products,
A high-speed and highly reliable good / defective chip map can be generated.
【００３６】また、このようにして生成した良品／不良
品のチップマップを生成することによって、このチップ
マップを後工程で用いると、ダイボンディング等の処理
が良品チップのみに対して行われ、効率的な半導体製造
プロセスを行うことができる。Further, by generating a chip map of non-defective / defective products generated in this manner, if this chip map is used in a subsequent process, processing such as die bonding is performed only on non-defective chips, and efficiency is improved. Semiconductor manufacturing process can be performed.
【００３７】さらに、この良品／不良品のチップマップ
を各ウェハに対して生成することによって、半導体製造
プロセスにおける不具合発生原因の追求を支援すること
にもなる。Further, by generating the chip map of the non-defective / defective product for each wafer, it is possible to assist in pursuing the cause of the failure in the semiconductor manufacturing process.
【図１】この発明の実施の形態であるチップマップ生成
装置の構成を示す図である。FIG. 1 is a diagram showing a configuration of a chip map generation device according to an embodiment of the present invention.
【図２】良品チップと不良チップとを有したウェハのチ
ップマップ生成処理を説明する図である。FIG. 2 is a diagram illustrating a chip map generation process for a wafer having good chips and bad chips.
【図３】パターンマッチング処理を説明する図である。FIG. 3 is a diagram illustrating a pattern matching process.
【図４】チップマップ生成処理手順を示すフローチャー
トである。FIG. 4 is a flowchart illustrating a chip map generation processing procedure.
【図５】第２処理部３ｂによる他の処理内容を示す図で
ある。FIG. 5 is a diagram showing another processing content by a second processing unit 3b.
１…入力部 ２…表示部 ３…画像処理部 ３ａ…第１
処理部 ３ｂ…第２処理部 ４…駆動部 ５…チップレイアウト
生成部 ６…格納部 １１…ウェハ １２…ＸＹθテーブル １３…光源 １
４…ハーフミラー １５…光源 １６…撮像素子 １７…レンズDESCRIPTION OF SYMBOLS 1 ... Input part 2 ... Display part 3 ... Image processing part 3a ... First
Processing unit 3b Second processing unit 4 Drive unit 5 Chip layout generation unit 6 Storage unit 11 Wafer 12 XYθ table 13 Light source 1
4 Half mirror 15 Light source 16 Image sensor 17 Lens
フロントページの続き Ｆターム(参考） 4M106 AA01 DA14 DA15 DB01 DB04 DB07 DB12 DB13 DB14 DB21 DJ04 DJ06 DJ14 DJ15 DJ17 DJ18 DJ20 DJ21 DJ23 DJ32 DJ38 Continued on the front page F-term (reference) 4M106 AA01 DA14 DA15 DB01 DB04 DB07 DB12 DB13 DB14 DB21 DJ04 DJ06 DJ14 DJ15 DJ17 DJ18 DJ20 DJ21 DJ23 DJ32 DJ38
Claims (2)
チップ配列されたチップの良品／不良品のチップマップ
を生成するチップマップ生成方法において、 前記チップ配列された各チップに対して第１パターン認
識処理を行って良品チップと不良品チップと不明チップ
とに区分する第１処理工程と、 前記不明チップに対して第２パターン認識処理を行って
良品チップと不良品チップとに区分する第２処理工程
と、 前記第１処理工程および前記第２処理工程によって区分
された良品チップと不良品チップの前記半導体基板上の
位置をもとに良品／不良品のチップマップを生成する生
成工程と、 を含むことを特徴とするチップマップ生成方法。1. A chip map generating method for generating a chip map of non-defective / defective chips arranged on a semiconductor substrate on which a pattern is formed, comprising: a first pattern for each of the chips arranged; A first processing step of performing recognition processing to classify non-defective chips, defective chips and unknown chips, and a second processing step of performing second pattern recognition processing on the unknown chips to classify non-defective chips and defective chips A processing step; and a generation step of generating a chip map of non-defective / defective products based on the positions of the non-defective chips and defective chips classified by the first processing step and the second processing step on the semiconductor substrate. A chip map generation method, comprising:
チップ配列されたチップの良品／不良品のチップマップ
を生成するチップマップ生成装置において、 前記チップ配列された各チップに対して第１パターン認
識処理を行って良品チップと不良品チップと不明チップ
とに区分する第１処理手段と、 前記不明チップに対して第２パターン認識処理を行って
良品チップと不良品チップとに区分する第２処理手段
と、 前記第１処理手段および前記第２処理手段によって区分
された良品チップと不良品チップの前記半導体基板上の
位置をもとに良品／不良品のチップマップを生成する生
成手段と、 を備えたことを特徴とするチップマップ生成装置。2. A chip map generating apparatus for generating a chip map of non-defective / defective chips of chips arranged on a semiconductor substrate on which a pattern is formed, comprising: a first pattern for each of the arranged chips; First processing means for performing recognition processing to classify non-defective chips, defective chips and unknown chips; and second processing means for performing second pattern recognition processing on the unknown chips to classify non-defective chips and defective chips Processing means; and generating means for generating a non-defective / defective chip map based on positions on the semiconductor substrate of non-defective chips and defective chips classified by the first processing means and the second processing means, A chip map generation device comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11098905A JP2000294466A (en) | 1999-04-06 | 1999-04-06 | Method and device for generating chip map |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11098905A JP2000294466A (en) | 1999-04-06 | 1999-04-06 | Method and device for generating chip map |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000294466A true JP2000294466A (en) | 2000-10-20 |
Family
ID=14232156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11098905A Pending JP2000294466A (en) | 1999-04-06 | 1999-04-06 | Method and device for generating chip map |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000294466A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002109515A (en) * | 2000-10-02 | 2002-04-12 | Topcon Corp | Method and device for inspecting chip |
| JP2002109514A (en) * | 2000-10-02 | 2002-04-12 | Topcon Corp | Method and device for inspecting chip |
| JP2008124084A (en) * | 2006-11-08 | 2008-05-29 | Hitachi High-Technologies Corp | Shape monitoring apparatus and shape monitoring method |
| JP2012141693A (en) * | 2010-12-28 | 2012-07-26 | Kashiko Kodate | Image retrieval system and image retrieval program |
| JP2018505388A (en) * | 2014-12-03 | 2018-02-22 | ケーエルエー−テンカー コーポレイション | Prediction and control of critical dimension problems and pattern defects in wafers using interferometry |
-
1999
- 1999-04-06 JP JP11098905A patent/JP2000294466A/en active Pending
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