JP2000286194A - 半導体装置 - Google Patents
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- JP2000286194A JP2000286194A JP8924399A JP8924399A JP2000286194A JP 2000286194 A JP2000286194 A JP 2000286194A JP 8924399 A JP8924399 A JP 8924399A JP 8924399 A JP8924399 A JP 8924399A JP 2000286194 A JP2000286194 A JP 2000286194A
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- Electrostatic, Electromagnetic, Magneto- Strictive, And Variable-Resistance Transducers (AREA)
Abstract
(57)【要約】
【課題】 大面積を要する拡張電極に起因する寄生容量
の一端を高比抵抗にすることで、エレクトレットコンデ
ンサマイク駆動用に好適な半導体装置を得る。 【解決手段】 半導体基板21上に比抵抗が100〜5
000Ω・cmもの高比抵抗の第1のエピタキシャル層
23を形成し、その上に通常の比抵抗を持つ第2のエピ
タキシャル層24を形成する。これらを接合分離して島
領域26を形成する。島領域26にNPNトランジス
タ、接合型電界効果トランジスタを形成する。接合型電
界効果トランジスタのゲート電極に連続して、拡張電極
44を形成する。拡張電極44下部の島領域26の底部
に第1のエピタキシャル層23による高比抵抗層を配置
する。高比抵抗層による抵抗Rを挿入することにより、
拡張電極44から基板21の接地電位GNDへの信号の
流出を防止する。
の一端を高比抵抗にすることで、エレクトレットコンデ
ンサマイク駆動用に好適な半導体装置を得る。 【解決手段】 半導体基板21上に比抵抗が100〜5
000Ω・cmもの高比抵抗の第1のエピタキシャル層
23を形成し、その上に通常の比抵抗を持つ第2のエピ
タキシャル層24を形成する。これらを接合分離して島
領域26を形成する。島領域26にNPNトランジス
タ、接合型電界効果トランジスタを形成する。接合型電
界効果トランジスタのゲート電極に連続して、拡張電極
44を形成する。拡張電極44下部の島領域26の底部
に第1のエピタキシャル層23による高比抵抗層を配置
する。高比抵抗層による抵抗Rを挿入することにより、
拡張電極44から基板21の接地電位GNDへの信号の
流出を防止する。
Description
【0001】
【発明の属する技術分野】本発明は、エレクトレットコ
ンデンサマイクを駆動するために用いて好適な、半導体
装置に関するものである。
ンデンサマイクを駆動するために用いて好適な、半導体
装置に関するものである。
【0002】
【従来の技術】コンデンサマイクロホン(ECM)は、
音声などの空気振動を容量値の変化という電気信号に変
換するための素子である。その出力信号は極めて微弱な
ものであり、これを増幅するための素子には、入力イン
ピーダンスが高く、高ゲインが得られ、且つ低ノイズで
あるという特性が求められる。
音声などの空気振動を容量値の変化という電気信号に変
換するための素子である。その出力信号は極めて微弱な
ものであり、これを増幅するための素子には、入力イン
ピーダンスが高く、高ゲインが得られ、且つ低ノイズで
あるという特性が求められる。
【0003】斯かる要求に適切な素子として、接合型F
ET素子(J−FET)や、MOS型FET素子等があ
げられる。このうちJ−FET素子は、BIP型ICに
集積化が容易である等の特徴を有している。(例えば、
特開昭58−197885号)。
ET素子(J−FET)や、MOS型FET素子等があ
げられる。このうちJ−FET素子は、BIP型ICに
集積化が容易である等の特徴を有している。(例えば、
特開昭58−197885号)。
【0004】図8にこの種のJ−FET(Pチャネル
型)装置を示した。まずP型の半導体基板1には、N型
のエピタキシャル層2が積層され、この間には、N+型
の埋込層3が形成されている。この埋込層3を囲むよう
にP+型の分離領域4がエピタキシャル層2表面から半
導体基板1に貫通して形成され、島領域5を形成してい
る。
型)装置を示した。まずP型の半導体基板1には、N型
のエピタキシャル層2が積層され、この間には、N+型
の埋込層3が形成されている。この埋込層3を囲むよう
にP+型の分離領域4がエピタキシャル層2表面から半
導体基板1に貫通して形成され、島領域5を形成してい
る。
【0005】また島領域5の表面には、N+型のトップ
ゲート領域6が形成され、このトップゲート領域6の下
層には、P型のチャネル領域7が形成されている。前記
チャネル領域の両端には、P+型のソース領域8、P+
型のドレイン領域9が形成され、外側には高濃度のゲー
トコンタクト領域10が形成されている。
ゲート領域6が形成され、このトップゲート領域6の下
層には、P型のチャネル領域7が形成されている。前記
チャネル領域の両端には、P+型のソース領域8、P+
型のドレイン領域9が形成され、外側には高濃度のゲー
トコンタクト領域10が形成されている。
【0006】更に、絶縁膜を介して、ソース電極11
S、ドレイン電極11Dおよびゲート電極11Gが形成
されて、Pチャネル型のJ−FETとして構成される。
ゲート領域にPN接合が形成されているためここを逆バ
イアスし、空乏層の大小によりドレイン電流の制御を行
っている。
S、ドレイン電極11Dおよびゲート電極11Gが形成
されて、Pチャネル型のJ−FETとして構成される。
ゲート領域にPN接合が形成されているためここを逆バ
イアスし、空乏層の大小によりドレイン電流の制御を行
っている。
【0007】また、集積化した場合は、他の島領域5に
は、P型のベース領域12とN+型のエミッタ領域13
及びN+型のコレクタコンタクト領域14を形成してい
る。NPNトランジスタ等の素子は、J−FETが受け
た信号を処理する集積回路網を構成する。
は、P型のベース領域12とN+型のエミッタ領域13
及びN+型のコレクタコンタクト領域14を形成してい
る。NPNトランジスタ等の素子は、J−FETが受け
た信号を処理する集積回路網を構成する。
【0008】
【発明が解決しようとする課題】しかしながら、斯かる
素子をエレクトレットマイクコンデンサの信号増幅用途
に用いるときは、半導体集積回路上に電極パッドよりも
遙かに大きな面積の拡張電極15を設けることを要求さ
れる場合がある。
素子をエレクトレットマイクコンデンサの信号増幅用途
に用いるときは、半導体集積回路上に電極パッドよりも
遙かに大きな面積の拡張電極15を設けることを要求さ
れる場合がある。
【0009】この様な場合、絶縁膜16を挟んで拡張電
極15とエピタキシャル層2とで形成される容量C1、
およびエピタキシャル層2と基板1とで形成されるPN
接合容量C2とが寄生的に発生し、これらが基板バイア
スした接地電位GNDに接続される。これらの容量値は
数十pFにも達し、決して無視できないレベルの値とな
る。
極15とエピタキシャル層2とで形成される容量C1、
およびエピタキシャル層2と基板1とで形成されるPN
接合容量C2とが寄生的に発生し、これらが基板バイア
スした接地電位GNDに接続される。これらの容量値は
数十pFにも達し、決して無視できないレベルの値とな
る。
【0010】図9に容量C1、C2を含めた回路図を示
した。エレクトレットコンデンサマイクECMの一端が
J−FET17のゲート(入力端子)に接続され、J−
FET17のソースが接地され、ドレインが出力端子O
UTに接続される。出力端子OUTは、同一基板上に形
成されたNPNトランジスタ等からなる集積回路網に接
続される。そして、J−FET17のゲートと接地電位
GNDとの間に、上記した容量C1、C2が直列接続さ
れる。すると、エレクトレットコンデンサマイクECM
から出力された信号が容量C1、C2を介して接地電位
GNDに流出し(図示電流i)、J−FET17のゲー
トに印加される信号レベルが低下して、好ましい出力電
圧が得られないという欠点があった。
した。エレクトレットコンデンサマイクECMの一端が
J−FET17のゲート(入力端子)に接続され、J−
FET17のソースが接地され、ドレインが出力端子O
UTに接続される。出力端子OUTは、同一基板上に形
成されたNPNトランジスタ等からなる集積回路網に接
続される。そして、J−FET17のゲートと接地電位
GNDとの間に、上記した容量C1、C2が直列接続さ
れる。すると、エレクトレットコンデンサマイクECM
から出力された信号が容量C1、C2を介して接地電位
GNDに流出し(図示電流i)、J−FET17のゲー
トに印加される信号レベルが低下して、好ましい出力電
圧が得られないという欠点があった。
【0011】
【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、一導電型の半導体基板と、前記基板の上に
形成した第1のエピタキシャル層と、前記第1のエピタ
キシャル層の上に形成した第2のエピタキシャル層と、
前記第1と第2のエピタキシャル層を分離した島領域
と、前記島領域の1つに形成した入力トランジスタと、
前記半導体層の表面を被覆する絶縁膜と、前記入力トラ
ンジスタの入力端子に接続され前記絶縁膜の上に延在さ
れた拡張電極とを備え、前記拡張電極下部の前記第1の
エピタキシャル層の比抵抗を100〜5000Ω・cm
にしたことを特徴とするものである。
みて成され、一導電型の半導体基板と、前記基板の上に
形成した第1のエピタキシャル層と、前記第1のエピタ
キシャル層の上に形成した第2のエピタキシャル層と、
前記第1と第2のエピタキシャル層を分離した島領域
と、前記島領域の1つに形成した入力トランジスタと、
前記半導体層の表面を被覆する絶縁膜と、前記入力トラ
ンジスタの入力端子に接続され前記絶縁膜の上に延在さ
れた拡張電極とを備え、前記拡張電極下部の前記第1の
エピタキシャル層の比抵抗を100〜5000Ω・cm
にしたことを特徴とするものである。
【0012】
【発明の実施の形態】以下、本発明の実施の形態を詳細
に説明する。
に説明する。
【0013】図1は本発明の半導体装置を示す断面図で
ある。電界効果トランジスタJ−FETとしてNチャネ
ル型の素子を形成し、更にはNPNトランジスタと共に
同一基板上に集積化したものである。
ある。電界効果トランジスタJ−FETとしてNチャネ
ル型の素子を形成し、更にはNPNトランジスタと共に
同一基板上に集積化したものである。
【0014】図中、符号21はP型の単結晶シリコン半
導体基板を示す。半導体基板21の上に形成した第1の
エピタキシャル層23と第2のエピタキシャル層24を
P+分離領域25で接合分離して複数の島領域26を形
成する。各紙間領域26の第1と第2のエピタキシャル
層23、24の間にはN+埋め込み層22を埋め込んで
いる。島領域26の1つには、N+埋め込み層22に重
畳してP+埋め込み層27が設けられ、P+埋め込み層
27は島領域26の表面から拡散により形成したPウェ
ル領域28と連結している。Pウェル領域28の表面に
は、N型のチャネル領域29とP+型のトップゲート領
域30を設け、チャネルを構成するN型チャネル領域2
9を第2のエピタキシャル層24表面から下方に埋め込
んでいる。Pウェル領域28がバックゲートとなる。
導体基板を示す。半導体基板21の上に形成した第1の
エピタキシャル層23と第2のエピタキシャル層24を
P+分離領域25で接合分離して複数の島領域26を形
成する。各紙間領域26の第1と第2のエピタキシャル
層23、24の間にはN+埋め込み層22を埋め込んで
いる。島領域26の1つには、N+埋め込み層22に重
畳してP+埋め込み層27が設けられ、P+埋め込み層
27は島領域26の表面から拡散により形成したPウェ
ル領域28と連結している。Pウェル領域28の表面に
は、N型のチャネル領域29とP+型のトップゲート領
域30を設け、チャネルを構成するN型チャネル領域2
9を第2のエピタキシャル層24表面から下方に埋め込
んでいる。Pウェル領域28がバックゲートとなる。
【0015】チャネル領域29とトップゲート領域30
の端部に重畳して、ウェル領域28の低濃度拡散表面を
覆うように、P+型のゲートコンタクト領域31が形成
される。更に、チャネル領域29を貫通するようにし
て、N+型のソース領域32とドレイン領域33とが形
成される。このトランジスタは、ゲートに印加される電
位に応じてチャネル領域29内に空乏層を形成し、ソー
ス・ドレイン間のチャネル電流を制御する。符号34が
ソース電極、符号35がドレイン電極、同じく符号36
がゲート電極である。
の端部に重畳して、ウェル領域28の低濃度拡散表面を
覆うように、P+型のゲートコンタクト領域31が形成
される。更に、チャネル領域29を貫通するようにし
て、N+型のソース領域32とドレイン領域33とが形
成される。このトランジスタは、ゲートに印加される電
位に応じてチャネル領域29内に空乏層を形成し、ソー
ス・ドレイン間のチャネル電流を制御する。符号34が
ソース電極、符号35がドレイン電極、同じく符号36
がゲート電極である。
【0016】他方の島領域26には、第2のエピタキシ
ャル層24表面にP型のベース領域37を形成し、ベー
ス領域37の表面にN+エミッタ領域38を形成して、
島領域26をコレクタとするNPNトランジスタとす
る。符号39はN+コレクタコンタクト領域である。ま
た、符号40はエミッタ電極、符号41はベース電極、
符号42はコレクタ電極である。
ャル層24表面にP型のベース領域37を形成し、ベー
ス領域37の表面にN+エミッタ領域38を形成して、
島領域26をコレクタとするNPNトランジスタとす
る。符号39はN+コレクタコンタクト領域である。ま
た、符号40はエミッタ電極、符号41はベース電極、
符号42はコレクタ電極である。
【0017】これらの電極群は、対応する各拡散領域の
表面にオーミック接触すると共に、第2のエピタキシャ
ル層24表面を被覆するシリコン酸化膜43の上を延在
し、各回路素子間を接続して集積回路網を形成する。こ
のうち、J−FETのゲートに接続されるゲート電極3
6は、酸化膜43の上を拡張されて、例えば直径が1.
0〜1.5mmの円形パターンからなる拡張電極44に
連続する。拡張電極44が、エレクトレットコンデンサ
マイクに接続される。
表面にオーミック接触すると共に、第2のエピタキシャ
ル層24表面を被覆するシリコン酸化膜43の上を延在
し、各回路素子間を接続して集積回路網を形成する。こ
のうち、J−FETのゲートに接続されるゲート電極3
6は、酸化膜43の上を拡張されて、例えば直径が1.
0〜1.5mmの円形パターンからなる拡張電極44に
連続する。拡張電極44が、エレクトレットコンデンサ
マイクに接続される。
【0018】拡張電極44の下部は、酸化膜43を挟ん
でP+分離領域25で囲まれた島領域26の一つが位置
する。N+埋め込み層22は設けていない。また、回路
素子を収納することもない。
でP+分離領域25で囲まれた島領域26の一つが位置
する。N+埋め込み層22は設けていない。また、回路
素子を収納することもない。
【0019】基板21には、電極45によって分離領域
を介して、及び裏面電極を介して接合分離用の接地電位
GNDが与えられる。拡張電極44下部の島領域26は
電位を印加しないフローティング状態で利用する構成と
している。
を介して、及び裏面電極を介して接合分離用の接地電位
GNDが与えられる。拡張電極44下部の島領域26は
電位を印加しないフローティング状態で利用する構成と
している。
【0020】そして、通常のバイポーラ型集積回路のN
PNトランジスタが要求するエピタキシャル層23の比
抵抗が5〜20Ω・cmであるのに対して、本発明の第
1のエピタキシャル層23ではこれを100〜5000
Ω・cmとする。第2のエピタキシャル層24は上記し
たとおり0.5〜20Ω・cmの比抵抗を持つ。
PNトランジスタが要求するエピタキシャル層23の比
抵抗が5〜20Ω・cmであるのに対して、本発明の第
1のエピタキシャル層23ではこれを100〜5000
Ω・cmとする。第2のエピタキシャル層24は上記し
たとおり0.5〜20Ω・cmの比抵抗を持つ。
【0021】その結果、拡張電極44下部の島領域26
は、第2のエピタキシャル層23と基板21との間に1
00〜5000Ω・cmの高比抵抗層が介在することに
なる。この値は、回路的には殆ど絶縁状態にしたのに等
しい。尚、例えば比抵抗が1000Ω・cmともなれば
導電型を定義することが困難であり、表記ではN−型と
しているが、イントリシック(i)型と称しても良い。
は、第2のエピタキシャル層23と基板21との間に1
00〜5000Ω・cmの高比抵抗層が介在することに
なる。この値は、回路的には殆ど絶縁状態にしたのに等
しい。尚、例えば比抵抗が1000Ω・cmともなれば
導電型を定義することが困難であり、表記ではN−型と
しているが、イントリシック(i)型と称しても良い。
【0022】図2は、この半導体装置の全体像を示す平
面図である。チップサイズが略2.5×3.0mm程度
の半導体チップ50のほぼ中央部分に、直径が1.0〜
1.5mm程度の拡張電極44が設けられており、拡張
電極44の一部が延在してJ−FET素子51のゲート
電極36に接続されている。半導体チップ50の周辺部
には、外部接続用のボンディングパッド52が複数個配
置されている。ボンディングパッド52は、1辺が10
0〜300μmの正方形を有する。他の回路素子、例え
ばNPNトランジスタ、抵抗素子、容量素子などは、拡
張電極44を除いた領域に、拡張電極44を取り囲むよ
うにして配置されている。
面図である。チップサイズが略2.5×3.0mm程度
の半導体チップ50のほぼ中央部分に、直径が1.0〜
1.5mm程度の拡張電極44が設けられており、拡張
電極44の一部が延在してJ−FET素子51のゲート
電極36に接続されている。半導体チップ50の周辺部
には、外部接続用のボンディングパッド52が複数個配
置されている。ボンディングパッド52は、1辺が10
0〜300μmの正方形を有する。他の回路素子、例え
ばNPNトランジスタ、抵抗素子、容量素子などは、拡
張電極44を除いた領域に、拡張電極44を取り囲むよ
うにして配置されている。
【0023】図3に等価回路図を示した。第1のエピタ
キシャル層23を高比抵抗としたことによって、拡張電
極44と島領域26との間に形成される寄生容量C1
と、島領域26と基板21との間で形成される寄生容量
C2との間に、第1のエピタキシャル層23が形成する
抵抗Rが直列接続される。この抵抗Rの働きによって、
拡張電極44から基板21(接地電位GND)との間の
回路接続を遮断し、拡張電極44から基板21への信号
の漏れを防止できる。
キシャル層23を高比抵抗としたことによって、拡張電
極44と島領域26との間に形成される寄生容量C1
と、島領域26と基板21との間で形成される寄生容量
C2との間に、第1のエピタキシャル層23が形成する
抵抗Rが直列接続される。この抵抗Rの働きによって、
拡張電極44から基板21(接地電位GND)との間の
回路接続を遮断し、拡張電極44から基板21への信号
の漏れを防止できる。
【0024】尚、島領域26とP+分離領域25とのP
N接合によっても容量C3が発生して、接地電位GND
との間に接続されるものの、面積比で考慮すれば容量C
3は無視し得る範囲内(容量C1の数十pFに対して数
pF)である。容量C3をも考慮するので有れば、少な
くとも拡張電極44を囲む分離領域25表面には接地電
極を配置しないパターン設計が望ましい。
N接合によっても容量C3が発生して、接地電位GND
との間に接続されるものの、面積比で考慮すれば容量C
3は無視し得る範囲内(容量C1の数十pFに対して数
pF)である。容量C3をも考慮するので有れば、少な
くとも拡張電極44を囲む分離領域25表面には接地電
極を配置しないパターン設計が望ましい。
【0025】また、J−FET素子を形成した島領域2
6自体もフローティング状態で利用する構成とした。こ
れにより、P+埋め込み層27、P型ウェル領域28、
ゲートコンタクト領域31など、ゲート電位が印加され
るP型領域と島領域26との接合に生じる空乏層を拡大
して、接地電位GNDに対する寄生容量を小さくするこ
とが出来る。これも、拡張電極44から接地電位への漏
れ電流を防止することに寄与する。
6自体もフローティング状態で利用する構成とした。こ
れにより、P+埋め込み層27、P型ウェル領域28、
ゲートコンタクト領域31など、ゲート電位が印加され
るP型領域と島領域26との接合に生じる空乏層を拡大
して、接地電位GNDに対する寄生容量を小さくするこ
とが出来る。これも、拡張電極44から接地電位への漏
れ電流を防止することに寄与する。
【0026】以下に本発明の製造方法を、図4〜図7を
用いて説明する。
用いて説明する。
【0027】第1工程:図4(A)参照 半導体基板21を準備する。第1のエピタキシャル層2
3を気相成長法によって形成する。膜厚は5〜12μm
とし、比抵抗ρ=100〜5000Ω・cmとする。こ
の様な高比抵抗は、例えば気相成長法によってエピタキ
シャル成長させるときに、不純物を供給しないノンドー
プ成長で形成する事により、得ることが出来る。
3を気相成長法によって形成する。膜厚は5〜12μm
とし、比抵抗ρ=100〜5000Ω・cmとする。こ
の様な高比抵抗は、例えば気相成長法によってエピタキ
シャル成長させるときに、不純物を供給しないノンドー
プ成長で形成する事により、得ることが出来る。
【0028】第2工程:図4(B)参照 第1のエピタキシャル層23の表面を熱酸化して酸化膜
を形成し、ホトエッチング手法によって酸化膜に開口部
分を形成する。該開口部分に露出する第1のエピタキシ
ャル層23表面に、アンチモン(Sb)を拡散してN+
型の埋め込み層22を形成する。
を形成し、ホトエッチング手法によって酸化膜に開口部
分を形成する。該開口部分に露出する第1のエピタキシ
ャル層23表面に、アンチモン(Sb)を拡散してN+
型の埋め込み層22を形成する。
【0029】第3工程:図5(A)参照 選択マスクの開口部分を通して第1のエピタキシャル層
23表面にボロン(B)をイオン注入し、P+型の埋込
層27および分離領域25aを形成する。
23表面にボロン(B)をイオン注入し、P+型の埋込
層27および分離領域25aを形成する。
【0030】第4工程:図5(B)参照 第1のエピタキシャル層23の表面を清浄化し、再度気
相成長法によって第2のエピタキシャル層24を形成す
る。膜厚は5〜12μmとし、比抵抗ρ=0.5〜20
Ω・cmとする。
相成長法によって第2のエピタキシャル層24を形成す
る。膜厚は5〜12μmとし、比抵抗ρ=0.5〜20
Ω・cmとする。
【0031】その後、第2のエピタキシャル層24の表
面にSi酸化膜を形成し、その上にレジストマスクを形
成する。レジストマスクの開口部を通してボロン(B、
BF2)をイオン注入してP型のウェル領域28を形成
する。
面にSi酸化膜を形成し、その上にレジストマスクを形
成する。レジストマスクの開口部を通してボロン(B、
BF2)をイオン注入してP型のウェル領域28を形成
する。
【0032】第5工程:図6(A)参照 全体に1100℃、1〜3時間程度の熱処理を与えて、
イオン注入したP型のウェル領域28を熱拡散し、更に
は、Si酸化膜の上にイオン注入用のレジストマスクを
形成し、上側の分離領域25bに対応する部分の開口部
を介してP型の不純物、ここではボロンをイオン注入す
る。そして前記レジストマスクを除去した後、上側と下
側の分離領域25a、25bが結合するまで、そしてP
型埋め込み層27とP型ウェル領域28とが結合するま
で、同じく1100℃、1〜3時間程度の熱処理で拡散
する。分離領域25によって、第1と第2のエピタキシ
ャル層23、24が接合型電界効果トランジスタ(J−
FET)等を形成すべき島領域26に接合分離される。
イオン注入したP型のウェル領域28を熱拡散し、更に
は、Si酸化膜の上にイオン注入用のレジストマスクを
形成し、上側の分離領域25bに対応する部分の開口部
を介してP型の不純物、ここではボロンをイオン注入す
る。そして前記レジストマスクを除去した後、上側と下
側の分離領域25a、25bが結合するまで、そしてP
型埋め込み層27とP型ウェル領域28とが結合するま
で、同じく1100℃、1〜3時間程度の熱処理で拡散
する。分離領域25によって、第1と第2のエピタキシ
ャル層23、24が接合型電界効果トランジスタ(J−
FET)等を形成すべき島領域26に接合分離される。
【0033】第6工程:図6(B)参照 先の熱処理によって第2のエピタキシャル層24表面に
成長したSiO2膜を除去した後、再度500Å程度の
SiO2膜を付け直す。SiO2膜上にホトレジスト膜
によりイオン注入用マスクを付け、NPNトランジスタ
のベース領域37とゲートコンタクト領域31に対応す
る部分を開口し、ここにベースの不純物であるボロンを
イオン注入する。そしてレジストマスク除去の後、11
00℃、1〜2時間の熱処理によりベース拡散を行う。
ベース領域37とゲートコンタクト領域31はP型ウェ
ル領域28よりは浅い拡散領域とし、ゲートコンタクト
領域31はP型ウェル領域28とN型島領域26とのP
N接合の上部を覆うようにして配置されている。即ち、
ゲートコンタクト領域31はP型ウェル領域28の周辺
部分を環状に取り囲んでいる。そして、再度イオン注入
用マスクを付け直し、形成予定のエミッタ領域38、ソ
ース領域32、ドレイン領域33およびコレクタコンタ
クト領域39に対応する部分を開口し、ここにN型の不
純物であるヒ素またはリンをイオン注入する。
成長したSiO2膜を除去した後、再度500Å程度の
SiO2膜を付け直す。SiO2膜上にホトレジスト膜
によりイオン注入用マスクを付け、NPNトランジスタ
のベース領域37とゲートコンタクト領域31に対応す
る部分を開口し、ここにベースの不純物であるボロンを
イオン注入する。そしてレジストマスク除去の後、11
00℃、1〜2時間の熱処理によりベース拡散を行う。
ベース領域37とゲートコンタクト領域31はP型ウェ
ル領域28よりは浅い拡散領域とし、ゲートコンタクト
領域31はP型ウェル領域28とN型島領域26とのP
N接合の上部を覆うようにして配置されている。即ち、
ゲートコンタクト領域31はP型ウェル領域28の周辺
部分を環状に取り囲んでいる。そして、再度イオン注入
用マスクを付け直し、形成予定のエミッタ領域38、ソ
ース領域32、ドレイン領域33およびコレクタコンタ
クト領域39に対応する部分を開口し、ここにN型の不
純物であるヒ素またはリンをイオン注入する。
【0034】第7工程:図7(A)参照 更に、レジストマスクを付け直して、チャネル領域29
に対応する部分のSi酸化膜上に開口部60を具備する
マスク層61を形成する。開口部60の端は、ゲートコ
ンタクト領域31の上部に位置して、ウェル領域28の
表面及び環状に形成されたゲートコンタクト領域31の
内周端近傍の表面を露出する。そして、マスク層61の
開口部を通してN型の不純物であるヒ素またはリンを1
×1012〜1013atoms/cm2でイオン注入し、チャネル
領域29を形成する。
に対応する部分のSi酸化膜上に開口部60を具備する
マスク層61を形成する。開口部60の端は、ゲートコ
ンタクト領域31の上部に位置して、ウェル領域28の
表面及び環状に形成されたゲートコンタクト領域31の
内周端近傍の表面を露出する。そして、マスク層61の
開口部を通してN型の不純物であるヒ素またはリンを1
×1012〜1013atoms/cm2でイオン注入し、チャネル
領域29を形成する。
【0035】マスク層61をそのままに、開口部60を
通してP型の不純物であるB又はBF2を1×1013〜
1014atoms/cm2でイオン注入し、トップゲート領域3
0を形成する。
通してP型の不純物であるB又はBF2を1×1013〜
1014atoms/cm2でイオン注入し、トップゲート領域3
0を形成する。
【0036】その後前記イオン注入用マスクを取り除
き、1000℃、30〜1時間のエミッタ拡散を行って
エミッタ領域38、ソース領域32、ドレイン領域33
を熱拡散すると共に、チャネル領域29とトップゲート
領域30を熱拡散する。尚、エミッタ熱拡散の後にチャ
ネル領域29とトップゲート領域30のイオン注入と熱
処理を行っても良い。
き、1000℃、30〜1時間のエミッタ拡散を行って
エミッタ領域38、ソース領域32、ドレイン領域33
を熱拡散すると共に、チャネル領域29とトップゲート
領域30を熱拡散する。尚、エミッタ熱拡散の後にチャ
ネル領域29とトップゲート領域30のイオン注入と熱
処理を行っても良い。
【0037】第8工程:図7(B)参照 これらの熱処理によって第2のエピタキシャル層24表
面に形成されたシリコン酸化膜62に、一般的なホトエ
ッチング手法によってコンタクト孔63を形成する。拡
張電極44を形成すべき領域には、既に膜厚8000〜
20000Åのシリコン酸化膜62が形成されている。
これらの酸化膜厚を更に厚くするためにCVD酸化膜、
SiN膜等を形成しても良い。
面に形成されたシリコン酸化膜62に、一般的なホトエ
ッチング手法によってコンタクト孔63を形成する。拡
張電極44を形成すべき領域には、既に膜厚8000〜
20000Åのシリコン酸化膜62が形成されている。
これらの酸化膜厚を更に厚くするためにCVD酸化膜、
SiN膜等を形成しても良い。
【0038】そして、全面にアルミニウム材料をスパッ
タあるいは蒸着手法によって膜厚1.0〜3.0μm膜
厚に形成し、一般的なホトエッチング手法によってホト
エッチングすることにより、ソース電極34、ドレイン
電極35、ゲート電極36、エミッタ電極40、ベース
電極41、コレクタ電極42、接地電極45、及び拡張
電極44を形成して、図1の構成を得る。
タあるいは蒸着手法によって膜厚1.0〜3.0μm膜
厚に形成し、一般的なホトエッチング手法によってホト
エッチングすることにより、ソース電極34、ドレイン
電極35、ゲート電極36、エミッタ電極40、ベース
電極41、コレクタ電極42、接地電極45、及び拡張
電極44を形成して、図1の構成を得る。
【0039】上記の実施例は、J−FETとしてNチャ
ネル型を例にしたが、Pチャネル型J−FETを形成す
ることも可能である。また、入力トランジスタとしてJ
−FETを例にしたが、Nチャネル、Pチャネル型のM
OSFET素子を用いたものでも良い。
ネル型を例にしたが、Pチャネル型J−FETを形成す
ることも可能である。また、入力トランジスタとしてJ
−FETを例にしたが、Nチャネル、Pチャネル型のM
OSFET素子を用いたものでも良い。
【0040】
【発明の効果】本発明によれば、第1のエピタキシャル
層23の比抵抗を増大することによって、拡張電極44
と基板21(接地電位)との間に抵抗Rを直列接続し、
これによって拡張電極44に印加された信号電流が基板
21へ漏れるのを防止できる利点を有する。
層23の比抵抗を増大することによって、拡張電極44
と基板21(接地電位)との間に抵抗Rを直列接続し、
これによって拡張電極44に印加された信号電流が基板
21へ漏れるのを防止できる利点を有する。
【図1】本発明を説明する為の断面図である。
【図2】本発明を説明する為の平面図である。
【図3】本発明を説明するための回路図である。
【図4】本発明の製造方法を説明する為の断面図であ
る。
る。
【図5】本発明の製造方法を説明する為の断面図であ
る。
る。
【図6】本発明の製造方法を説明する為の断面図であ
る。
る。
【図7】本発明の製造方法を説明する為の断面図であ
る。
る。
【図8】従来例を説明するための断面図である。
【図9】従来例を説明するための回路図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/808 H04R 19/01 Fターム(参考) 5D021 CC07 CC12 5F082 BA01 BA02 BA12 BC20 EA09 EA22 GA03 5F102 GA12 GA16 GB01 GC02 GD04 GJ02 GL02 GL03 HC01 HC07
Claims (3)
- 【請求項1】 一導電型の半導体基板と、前記基板の上
に形成した第1のエピタキシャル層と、前記第1のエピ
タキシャル層の上に形成した第2のエピタキシャル層
と、前記第1と第2のエピタキシャル層を分離した島領
域と、前記島領域の1つに形成した入力トランジスタ
と、前記半導体層の表面を被覆する絶縁膜と、前記入力
トランジスタの入力端子に接続され前記絶縁膜の上に延
在された拡張電極とを備え、 前記拡張電極下部の前記第1のエピタキシャル層の比抵
抗を100〜5000Ω・cmにしたことを特徴とする
半導体装置。 - 【請求項2】 前記第1のエピタキシャル層の比抵抗が
前記半導体チップの全域にわたって同じ比抵抗を具備す
ることを特徴とする請求項1記載の半導体装置。 - 【請求項3】 前記入力トランジスタが、接合型電界効
果トランジスタであることを特徴とする請求項1記載の
半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8924399A JP2000286194A (ja) | 1999-03-30 | 1999-03-30 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8924399A JP2000286194A (ja) | 1999-03-30 | 1999-03-30 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000286194A true JP2000286194A (ja) | 2000-10-13 |
Family
ID=13965321
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8924399A Pending JP2000286194A (ja) | 1999-03-30 | 1999-03-30 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000286194A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007026782A1 (ja) * | 2005-08-30 | 2007-03-08 | Yamaha Corporation | コンデンサマイクロホン及びコンデンサマイクロホンの製造方法 |
-
1999
- 1999-03-30 JP JP8924399A patent/JP2000286194A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007026782A1 (ja) * | 2005-08-30 | 2007-03-08 | Yamaha Corporation | コンデンサマイクロホン及びコンデンサマイクロホンの製造方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Effective date: 20050210 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050308 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050927 |