JP2000277706A - 強誘電体メモリ素子及びその製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 ＴＦＴの製造プロセスと強誘電体キャパシタ
の製造プロセスとを分離し、互いの製造プロセスが他方
のデバイスに影響を与えない強誘電体メモリ素子の製造
方法を提供する。 【解決手段】 絶縁基板（４２）上にＴＦＴを形成し、
強誘電体キャパシタを構成する下部電極（３１）をＴＦ
Ｔのソース電極（８）に接合してメモリセルを形成す
る。強誘電体キャパシタは、ＴＦＴの製造プロセスとは
別の製造プロセスで製造される。例えば、所望の薄膜プ
ロセスにより所定の基台上に成膜され、当該基台から剥
離したものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は強誘電体薄膜の分極
特性を利用した強誘電体メモリ素子及びその製造技術に
関わる。

【０００２】

【従来の技術】強誘電体薄膜は比誘電率が数百から数千
と極めて大きく、キャパシタの絶縁膜に用いれば大規模
集積回路に好適な小面積、大容量のキャパシタが得られ
る。強誘電体薄膜は自発分極を持ち、外部電場の作用に
より分極方向を反転させることができるため、この特性
を用いて不揮発性メモリを製造することができる。

【０００３】強誘電体メモリ素子の製造技術に関して
は、例えば、特開平５−９０６０６号公報、特開平２−
２８８３６８号公報、特開平９−１６２３１１号公報等
に開示されているように、メモリ素子を構成するセルト
ランジスタとキャパシタとを一連の製造プロセスで製造
していた。具体的には、基板上にＭＯＳトランジスタ等
のセルトランジスタを形成した後、続いてソース電極上
に拡散防止層、下部電極、強誘電体薄膜及び上部電極を
所望の薄膜プロセスで成膜することで、セルトランジス
タに接合するキャパシタを形成していた。

【０００４】強誘電体薄膜の一般的な成膜法として、Fe
rroelectrics,Voll.116,pp79-93“Recent Result on
Switching,Fatigue and Electrical Characteriza
tionof Sol-Gel based PZT Capacitors”にはゾル
・ゲル法を用いたチタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ_ｘ
Ｔｉ_１−ｘ）Ｏ_３）の成膜法が開示されている。

【０００５】

【発明が解決しようとする課題】しかしながら、本発明
者は、強誘電体薄膜をゾル・ゲル法のような、高温熱処
理を必要とする成膜法で成膜すると、高温熱処理の際
に、表面に露出しているセルトランジスタの結晶構造に
欠陥が生じることを見出した。このゾル・ゲル法は、チ
タン酸ジルコン酸鉛等の強誘電体膜前駆体（ゾル）を下
部電極上に所定の回数に分けて塗布／乾燥／脱脂し、Ｒ
ＴＡ（Rapid Thermal Annealing）によるファイナル
アニールで８００℃前後の高温熱処理で前駆体を結晶化
させる成膜法である。このため、高温酸素雰囲気に接す
るセルトランジスタの結晶構造に欠陥が生じることにな
る。この欠陥を回復するためには水素アニールを行う必
要があるが、この水素アニールにより強誘電体薄膜の酸
素欠陥が生じ、強誘電体薄膜中の化学量論比が変化して
しまう。このため、キャパシタの特性劣化により強誘電
体メモリ素子の性能が劣化する。

【０００６】以上の問題点を考慮すると、セルトランジ
スタとキャパシタは一連の連続プロセスで製造するので
はなく、それぞれを別途のルートで製造することが望ま
れる。そこで、本発明は、セルトランジスタの製造プロ
セスとキャパシタの製造プロセスを分離し、互いの製造
プロセスが他方のデバイスに影響を与えない強誘電体メ
モリ素子の製造方法を提供することを課題とする。ま
た、この製造方法で得られる強誘電体メモリ素子を提供
することを課題とする。

【０００７】

【課題を解決するための手段】本発明の課題は、基板上
にセルトランジスタを形成し、他の基台上で形成した強
誘電体キャパシタを構成する一方の電極（電荷蓄積電
極）をセルトランジスタの電極に接合してメモリセルを
形成することで解決される。このような方法により、一
方のデバイスの製造プロセスが他方のデバイスに悪影響
を与えることがなく、高性能の強誘電体メモリ素子を提
供することができる。また、セルトランジスタとして、
半導体基板上に形成されるＭＯＳトランジスタや、絶縁
基板上に形成される薄膜トランジスタ（ＴＦＴ）であっ
てもよい。

【０００８】強誘電体キャパシタは、セルトランジスタ
の製造プロセスとは別の製造プロセスで製造される。例
えば、所望の薄膜プロセスにより所定の基台上に成膜さ
れ、当該基台から剥離したものである。基台からの剥離
は、例えば、光の照射により剥離を生じる剥離層を介し
て基台上に強誘電体キャパシタを形成し、当該光の照射
により基台から剥離することにより行なう。この場合、
強誘電体キャパシタの基台からの剥離は素子の他の部材
の構成を考慮して、強誘電体キャパシタのセルトランジ
スタへの接合前又は接合後の何れかを選択して行なう。

【０００９】強誘電体キャパシタを構成する強誘電体薄
膜は、ゾル・ゲル法、ＭＯＤ法、スパッタ法又は印刷法
で成膜することができる。また、強誘電体キャパシタを
構成する強誘電体薄膜の組成は、チタン酸鉛、ジルコン
酸チタン酸鉛、ジルコン酸鉛、チタン酸鉛ランタン、ジ
ルコン酸チタン酸鉛ランタン又は、マグネシウムニオブ
酸ジルコニウムチタン酸鉛のうち何れかを使用すること
ができる。

【００１０】本発明の強誘電体メモリ素子は、セルトラ
ンジスタの電極に直接接合する下部電極を備えた強誘電
体キャパシタを、メモリセルを構成するキャパシタとす
るものである。かかる構成により、従来必要とされた拡
散防止層を省略することができる。

【００１１】本発明の強誘電体メモリ素子は、情報処理
機器の不揮発性メモリとして使用することができる。情
報処理機器とは、コンピュータ、プリンタ等のＣＰＵ、
メモリ、データの入出力装置を備えたものをいう。

【００１２】

【発明の実施の形態】以下、各図を参照して本実施の形
態について説明する。まず、図１を参照して強誘電キャ
パシタの製造プロセスについて説明し、図２及び図３を
参照してセルトランジスタの製造プロセスについて説明
する。 （強誘電キャパシタの製造プロセス）本プロセスは、基
台上に強誘電キャパシタを構成する下部電極と強誘電体
薄膜を成膜し、これを基台から剥離して、別プロセスで
形成されたセルトランジスタのソース電極に下部電極を
接合するものである。以下、各工程を順を追って説明す
る。

【００１３】剥離層成膜工程（図１（Ａ）） 本工程において基台４０上に剥離層４１を成膜する。基
台４０は、照射光が透過しうる透光性を有するものであ
って、後述する強誘電体薄膜の成形プロセスに対する耐
熱性および耐食性を備えるものであればよい。照射光の
透過率は、１０％以上であることがことましく、５０％
以上であることがより好ましい。透過率が低すぎると照
射光の減衰が大きくなり、剥離層４１を剥離させるのに
より大きなエネルギーを要するからである。

【００１４】基台４０の耐熱性については、強誘電体薄
膜の成形プロセスによって、例えば４００℃〜９００℃
以上となることがあるため、これらの温度に耐えられる
性質を備えていることが好ましい。基台４０が耐熱性に
優れていれば、強誘電体薄膜の成形条件において、温度
設定が自由に行えるからである。

【００１５】基台４０は、強誘電体薄膜成形時の最高温
度をＴｍａｘとしたとき、歪点がＴｍａｘ以上の材料の
構成されていることが好ましい。具体的には、歪点が３
５０℃以上であることが好ましく、５００℃以上である
ことがさらに好ましい。このような材料としては、例え
ば、石英ガラス、ソーダガラス、コーニング７０５９、
日本電気ガラスＯＡ―２等の耐熱性ガラスがある。特
に、石英ガラスは、耐熱性に優れる。その歪点は、通常
のガラスが４００℃〜６００℃であるのに対し、１００
０℃である。

【００１６】基台４０の厚さには、大きな制限要素はな
いが、０．１ｍｍ〜０．５ｍｍ程度であることが好まし
く、０．５ｍｍ〜１．５ｍｍであることがより好まし
い。基台４０の厚さが薄すぎると強度の低下を招き、逆
に厚すぎると、基台４０の透過率が低い場合に照射光の
減衰を招くからである。ただし、基台４０の照射光の透
過率が高い場合には、前記上限値を越えてその厚みを厚
くすることができる。

【００１７】また、照射光を均等に剥離層に届かせるた
めに、基台４０の厚みは均一であることが好ましい。

【００１８】一方、剥離層４１は、レーザ光等の照射光
により当該層内や界面において剥離（「層内剥離」また
は「界面剥離」ともいう）を生ずる薄膜である。この剥
離層４１に一定強度の光を照射することにより、剥離層
４１を構成する原子または分子における原子間または分
子間の結合力が消失しまたは減少し、アブレーション(a
blation)等を生じ、剥離を起こすものである。また、照
射光の照射により、剥離層４１から気体が放出され、分
離に至る場合もある。剥離層４１に含有されていた成分
が気体となって放出され分離に至る場合と、剥離層４１
が光を吸収して気体になり、その蒸気が放出されて分離
に至る場合とがある。

【００１９】このような剥離層４１の組成としては、以
下の種類が考えられる。 （１）非晶質シリコン(ａ−Ｓｉ) この非晶質シリコン中には、Ｈ（水素）が含有されてい
てもよい。水素の含有量は、２ａｔ％程度以上であるこ
とが好ましく、２ａｔ％〜２０ａｔ％であることがさら
に好ましい。水素が含有されていると、光の照射により
水素が放出されることにより剥離層に内圧が発生し、こ
れが剥離を促進するからである。水素の含有量は、成膜
条件、例えば、ＣＶＤ法を用いる場合には、そのガス組
成、ガス圧力、ガス雰囲気、ガス流量、ガス温度、基板
温度、投入する光のパワー等の条件を適宜設定すること
によって調整する。 （２）酸化ケイ素若しくはケイ酸化合物、酸化チタン若
しくはチタン酸化合物、酸化ジルコニウム若しくはジル
コン酸化合物、酸化ランタン若しくはランタン酸化合物
等の各種酸化物セラミックス、または誘電体あるいは半
導体 酸化珪素としては、ＳｉＯ、ＳｉＯ_２、Ｓｉ_３Ｏ_２が挙
げられる。珪酸化合物としては、例えばＫ_２Ｓｉ_３、Ｌ
ｉ_２ＳｉＯ_３、ＣａＳｉＯ_３、ＺｒＳｉＯ_４、Ｎａ_２Ｓ
Ｏ_３が挙げられる。

【００２０】酸化チタンとしては、ＴｉＯ、Ｔｉ
_２Ｏ_３、ＴｉＯ_２が挙げられる。チタン酸化合物として
は、例えば、ＢａＴｉＯ_４、ＢａＴｉＯ_３、ＣａＴｉＯ
_３、ＳｒＴｉＯ_３、ＰｂＴｉ_３，ＭｇＴｉＯ_３、ＺｒＴ
ｉ_２，ＳｎＴｉＯ_４，Ａｌ_２Ｔｉ_５，ＦｅＴｉＯ_３、Ｂ
ａＴｉ_５Ｏ_１１、が挙げられる。

【００２１】酸化ジルコニウムとしては、ＺｒＯ_２が挙
げられる。ジルコン酸化合物としては、例えば、ＢａＺ
ｒＯ_３、ＺｒＳｉＯ_４、ＰｂＺｒＯ_３、ＭｇＺｒＯ_３、
Ｋ_２ＺｒＯ_３が挙げられる。 （３）窒化ケイ素、窒化アルミ、窒化チタン等の窒化物
セラミックス （４）有機高分子材料 有機高分子材料としては、―ＣＨ_２−、−ＣＯ−（ケト
ン）、−ＣＯＮＨ−（アミド）、−ＮＨ−（イミド）、
−ＣＯＯ−（エステル）、−Ｎ＝Ｎ−（アゾ）、−ＣＨ
＝Ｎ−（シフ）等の結合（光の照射によりこれらの原子
間結合が切断される）を有するもの、特に、これらの結
合を多く有するものであれば、他の組成であってもよ
い。

【００２２】また、有機高分子材料は、構成式中に、芳
香族炭化水素（１または２以上のベンゼン環またはその
縮合環）を有するものであってもよい。このような有機
高分子材料の具体例としては、ポリエチレン、ポリプロ
ピレンのようなポリオレフィン、ポリイミド、ポリアミ
ド、ポリエステル、ポリメチルメタクリレート（ＰＭＭ
Ａ）、ポリフェニレンサルファイド（ＰＰＳ）、ポリエ
ーテルスルホン（ＰＥＳ）、エポキシ樹脂等が挙げられ
る。 （５）金属 金属としては、例えば、Ａｌ、Ｌｉ、Ｔｉ、Ｍｎ，Ｉ
ｎ，Ｓｎ，Ｙ，Ｌａ，Ｃｅ，Ｎｄ，Ｐｒ，Ｇｄ若しくは
Ｓｍ、またはこれらのうち少なくとも一種を含む合金が
挙げられる。

【００２３】剥離層４１の厚さとしては、１ｎｍ〜２０
μｍ程度であるのが好ましく、１０ｎｍ〜２μｍ程度で
あるのがより好ましく、４０ｎｍ〜１μｍ程度であるの
がさらに好ましい。剥離層の厚みが薄すぎると、形成さ
れた膜厚の均一性が失われて剥離にむらが生ずるからで
あり、剥離層４１の厚みが厚すぎると、剥離に必要とさ
れる照射光のパワー（光量）を大きくする必要があった
り、また、剥離後に残された剥離層の残渣を除去するの
に時間を要したりするからである。

【００２４】剥離層４１の形成方法は、均一な厚みで剥
離層を形成可能な方法であればよく、剥離層４１の組成
や厚み等の諸条件に応じて適宜選択することが可能であ
る。例えば、ＣＶＤ（ＭＯＣＶＤ、低圧ＣＶＤ、ＥＣＲ
―ＣＶＤ含む）法、蒸着、分子線蒸着（ＭＢ）、スパッ
タリング法、イオンプレーティング法、ＰＶＤ法等の各
種気相成膜法、電気メッキ、浸漬メッキ（ディッピン
グ）、無電解メッキ法等の各種メッキ法、ラングミュア
・ブロジェット（ＬＢ）法、スピンコート、スプレーコ
ート法、ロールコート法等の塗布法、各種印刷法、転写
法、インクジェット法、粉末ジェット法等に適用でき
る。これらのうち２種以上の方法を組み合わせてもよ
い。

【００２５】特に剥離層４１の組成が非晶質シリコンの
場合には、ＣＶＤ、特に低圧ＣＶＤやプラズマＣＶＤに
より成膜するのが好ましい。また剥離層４１をゾル・ゲ
ル法によりセラミックを用いて成膜する場合や有機高分
子材料で構成する場合には、塗布法、特にスピンコート
により成膜することが好ましい。

【００２６】強誘電体薄膜成膜工程（同図（Ｂ）） 本工程において剥離層４１上に強誘電体薄膜３２を成膜
する。本実施の形態ではゾル・ゲル法で成膜する場合に
ついて説明する。強誘電体薄膜３２は、キャパシタ絶縁
膜に使用できるものあれば、その組成は任意のものを適
用することができる。例えば、ＰＺＴ系圧電性材料の
他、ニオブや酸化ニッケル、酸化マグネシウム等の金属
酸化物を添加したもの等が適用できる。具体的には、チ
タン酸鉛（ＰｂＴｉＯ_３）、ジルコン酸チタン酸鉛（Ｐ
ｂ（Ｚｒ，Ｔｉ）Ｏ_３）、ジルコン酸鉛（ＰｂＺｒ
Ｏ_３）、チタン酸鉛ランタン（（Ｐｂ，Ｌａ），ＴｉＯ
_３）、ジルコン酸チタン酸鉛ランタン（（Ｐｂ，Ｌａ）
（Ｚｒ，Ｔｉ）Ｏ_３）又は、マグネシウムニオブ酸ジル
コニウムチタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）（Ｍｇ，Ｎ
ｂ）Ｏ_３）等を適用することができる。

【００２７】ゾル・ゲル法で成膜する場合は、強誘電体
薄膜を形成可能な金属成分の水酸化物の水和錯体、即
ち、ゾルを剥離層４１上に塗布・乾燥・脱脂処理して強
誘電体膜前駆体とし、この前駆体をＲＴＡ処理で結晶化
して強誘電体薄膜を得る。具体的には、ジルコン酸鉛と
チタン酸鉛とのモル混合比が５６％：４４％となるよう
なアモルファス状態のＰＺＴ系圧電体膜前駆体を、最終
的な膜厚が、０．３μｍとなるまで所望の回数の塗布／
乾燥／脱脂を繰り返して成膜する。まず、剥離層４１上
に塗布するゾルを調製する。

【００２８】例えば、２−ｎ−ブトキシエタノールを主
溶媒として、これにチタニウムテトライソプロポキシ
ド、テトラ−ｎ−プロポキシジルコニウムを混合し、室
温下で２０分間攪拌する。次いで、ジエタノールアミン
を加えて室温で更に２０分間攪拌する。更に酢酸鉛を加
え、８０℃に加熱する。加熱した状態で２０分間攪拌
し、その後、室温になるまで自然冷却する。この工程で
ゾルが得られる。このゾルを剥離層４１上に０．１μｍ
の厚さでスピンコーティングする。ゾルの膜厚を均一に
するために最初は５００ｒｐｍで３０秒間、次に１５０
０ｒｐｍで３０秒間、最後に５００ｒｐｍで１０秒間、
スピンコーティングする。そして、１８０℃／１０分で
乾燥した後、４００℃／３０分で脱脂する。更に、同様
の工程を２回繰り返して強誘電体膜前駆体を成膜する。
この強誘電体膜前駆体にＲＴＡを用いて酸素雰囲気中で
６００℃で５分間、続けて８５０℃で１分間の連続熱処
理を行い、結晶化する。以上の工程で膜厚０．３μｍの
強誘電体膜が得られる。

【００２９】また、強誘電体薄膜の結晶化は水熱処理で
行ってもよい。水熱処理とは、例えば、論文"Applicati
on of Hydrothermal Mechanism for Tailor-making Per
ovskite Titanate Films", IEEE Proc. of the 9^th In
t'l Symp. on Electrets, Shanghai, China, Sept. 25-
30, pp. 617-622(1996), W-ping Xu, Masanori Okuyam
a, et al.,に記述されているように、アルカリ水溶液に
強誘電体膜前駆体を浸漬し、結晶化させる工程である。
この水熱法によれば、比較的低温（例えば、２００℃以
下）で強誘電体膜前駆体を結晶化させることができる。

【００３０】また、上述したゾル・ゲル法に限らず、高
周波スパッタ、ＭＯＤ法（Metal Organic Decomposit
ion Process）、印刷法等でも強誘電体薄膜３２を成膜
することができる。スパッタ成膜法に関しては、特開平
８−２７７１９５号公報や、Japanese Journal of A
pplied Physics Vol.32 pp4122-4125“Preparation
and Characterrization of Pb(Zr_xTi_1-x)O₃ Thin
Films by ReactiveSputtering Using an Alloy
Target”等の文献に詳細に記述されている。

【００３１】また、印刷法による強誘電体薄膜の成膜に
関しては、特開平３−１２８６８１号公報等に詳細に開
示されている。この印刷法は、電歪セラミックス粒子を
主成分とするペーストやスラリーを用いて所望の基板上
に成膜し、熱処理をすることで強誘電体薄膜を得る技術
である。この印刷法を用いれば、リソグラフィ技術やレ
ーザ加工又はスライシング等の機械加工技術の適用が容
易であり、強誘電体薄膜の形状を任意に設計することが
できる。また、設計の自由度が向上することから、メモ
リ素子としてのキャパシタの集積密度を向上させること
ができる。

【００３２】強誘電体薄膜分離工程（同図（Ｃ）） 本工程において強誘電体薄膜３２上に下部電極３１を成
膜し、ＭＯＳトランジスタのソース電極の形状に合わせ
て強誘電体薄膜３２及び下部電極３１を分離する。下部
電極３１は、直流スパッタ法、電子ビーム蒸着法等で厚
さ０．１μｍの白金を成膜することで得られる。白金の
他に好適な電極として、パラジウム等の貴金属電極、Ｉ
ｒＯ_２，ＲｕＯ_２，ＲｅＯ_３等の導電性化合物がある。
但し、下部電極に多結晶シリコンを使用すると、多結晶
シリコンが強誘電体薄膜に酸化されてしまい、界面に低
誘電率のシリコン酸化物が形成されるため、キャパシタ
の特性が劣化してしまう。従って、下部電極の材料の選
択には注意を要する。

【００３３】下部電極３１の成膜後、レジスト（図示せ
ず）を塗布し、ソース電極の形状に合わせてパターニン
グを行い、これをマスクとしてドライエッチングを施
す。この工程により強誘電体薄膜３１が分離される。

【００３４】剥離工程（同図（Ｄ）） 本工程において基台４０の裏面から光を照射し、強誘電
体薄膜３２を基台４０から剥離する。剥離された強誘電
体薄膜３２及び下部電極３１は後述するＭＯＳトランジ
スタの製造プロセスに利用される。詳細については後述
する。

【００３５】照射光としては、剥離層４１に層内剥離お
よび／または界面剥離を起こさせるものであればいかな
るものでもよく、例えば、Ｘ線、紫外線、可視光、赤外
線（熱線）、レーザ光、ミリ波、マイクロ波等の各波長
の光が適用できる。また電子線であっても放射線（α
線、β線、γ線）等であってもよい。それらの中でも、
剥離層にアブレーションを生じさせ易いという点で、レ
ーザ光が好ましい。

【００３６】このレーザ光を発生させるレーザ装置とし
ては、各種気体レーザ、個体レーザ（半導体レーザ）等
が挙げられるが、特にエキシマレーザ、Ｎｄ−ＹＡＧレ
ーザ、アルゴンレーザ、ＣＯ_２レーザ、ＣＯレーザ、Ｈ
ｅ−Ｎｅレーザ等が好ましく、その中でもエシキマレー
ザが特に好ましい。エキシマレーザは、短波長域で高エ
ネルギーを出力するため、極めて短時間で剥離層４１に
アブレーションを生じさせることができる。このため隣
接する層や近接する層に温度上昇を生じさせることがほ
とんどなく、層の劣化や損傷を可能な限り少なくして剥
離を達成することができる。

【００３７】剥離層４１に、アブレーションを生じる波
長依存性がある場合、照射されるレーザ光の波長は、１
００ｎｍ〜３５０ｎｍ程度であることが好ましい。剥離
層４１に、ガス放出、気化または昇華等の層変化を起こ
させるためには、照射されるレーザ光の波長は、３５０
ｎｍ〜１２００ｎｍ程度であることが好ましい。

【００３８】また、照射されるレーザ光のエネルギー密
度は、エキシマレーザの場合、１０〜５０００ｍＪ／ｃ
ｍ^２程度とするのが好ましく、特に１００〜５２９９ｍ
Ｊ／ｃｍ^２程度とするのがより好ましい。１〜１０００
ｎｓｅｃ程度とするのが好ましく、１０〜１００ｎｓｅ
ｃ程度とするのがより好ましい。エネルギー密度が低い
か照射時間が短いと、十分なアブレーションが生ぜず、
エネルギー密度が高いか照射時間が長いと、剥離層４１
を透過した照射光により、強誘電体薄膜３２へ悪影響を
及ぼすことがある。

【００３９】光の照射は、その強度が均一となるように
照射するのが好ましい。光の照射方向は、剥離層４１に
対し垂直な方向に限らず、剥離層４１に対し所定角傾斜
した方向であってもよい。また、剥離層４１の面積が照
射光１回の照射面積より大きい場合には、剥離層４１全
領域に対し、複数回に分け光を照射してもよい。また、
同一箇所に複数回照射してもよい。また、異なる種類、
異なる波長（波長域）の光を同一領域または異なる領域
に複数回照射してもよい。

【００４０】尚、上述の例では強誘電体キャパシタの上
部電極を形成しない例を説明したが、同図（Ａ）に示す
工程において剥離層４１上に上部電極を成膜してもよ
い。この場合、直流スパッタ法、電子ビーム蒸着法等で
厚さ０．１μｍの白金、パラジウム、ＩｒＯ_２，ＲｕＯ
_２，ＲｅＯ_３等の導電性化合物を成膜すればよい。 （セルトランジスタの製造プロセス）次に、図２を参照
してセルトランジスタの製造プロセスについて説明す
る。本例ではセルトランジスタとして半導体基板上にｎ
チャネルＭＯＳトランジスタを形成する場合の製造プロ
セスについて説明する。ＭＯＳトランジスタの製造プロ
セス自体は公知であるため概略を説明する。

【００４１】薄膜成膜工程（図２（Ａ）） 本工程において、強誘電体メモリ素子の大きさに合わせ
た所望の形状のｐ型シリコン基板１の表面にＬＯＣＯＳ
（Local Oxidation of Silicon）用の下地ＳｉＯ_２
膜２と選択マスクとしてのＳｉ_３Ｎ_４膜３を成膜する。
まず、シリコン基板１の汚れを洗浄した後、熱酸化法で
下地ＳｉＯ_２膜２を成膜する。酸素雰囲気の蒸気圧・処
理時間を調整し、膜厚を３５ｎｍ程度にする。次いで、
ＣＶＤ法でＳｉ_３Ｎ_４膜３を膜厚１００ｎｍ程度に堆積
する。

【００４２】アライメント工程（同図（Ｂ）） 本工程においてアクティブ領域とフィールド領域を区画
し、さらにＢイオンの打ち込みによりチャネルストッパ
１１を形成する。まず、Ｓｉ_３Ｎ_４膜３上にレジスト４
を塗布し、所望のマスクパターンをレジスト４に転写し
てアライメントを行う。レジスト４を現像・露光し不要
部分を除去した後、レジスト４をマスクとしてＳｉ_３Ｎ
_４膜３をエッチングする。レジスト４が除去された領域
がフィールド領域に相当する。このフィールド領域にＢ
（ボロン）イオンを１０^１３／ｃｍ^２程度に打ち込み、
チャネルストッパ１１を形成する。

【００４３】フィールド酸化膜成膜工程（同図（Ｃ）） 本工程においてフィールド酸化膜２１を成膜する。レジ
スト４を除去した後、水蒸気を用いた湿式酸化により、
表面に露出している下地ＳｉＯ_２膜２を酸化し、膜厚１
μｍ程度のフィールド酸化膜２１を成膜する。

【００４４】ゲート酸化膜成膜工程（同図（Ｄ）） 本工程においてゲート酸化膜２２を成膜する。ＬＯＣＯ
Ｓ用の選択マスクとして用いたＳｉ_３Ｎ_４膜３と下地Ｓ
ｉＯ_２膜２を除去し、新たに乾式或いはＨＣｌ酸化でゲ
ート酸化膜２２を成膜する。ゲート酸化膜２２は目標と
なるゲート長に応じて膜厚が変わるのでゲート長に応じ
て酸化温度、使用ガス等を設定する。例えば、ゲート酸
化膜２２の膜厚は３５ｎｍ程度とする。次いで、パンチ
スルー防止のため、アクティブ領域にＢイオンを１０
^１２／ｃｍ^２程度に打ち込み、トランジスタの閾値電圧
を１Ｖ程度に調整する。

【００４５】ゲート電極成膜工程（同図（Ｅ）） 本工程において、ゲート電極５を成膜するとともに、Ａ
ｓ（砒素）イオン打ち込みによりドレイン領域１２、ソ
ース領域１３を形成する。ゲート電極５の材質として、
Ｐ（リン）がドーピングされたポリシリコン（n+ poly
-Si）を使用すると界面の安定性が好ましい。ゲート電
極５はＣＶＤ法で成膜することができる。Ｐのドーピン
グはポリシリコンが成膜された後にＰ拡散を行うか、若
しくはＣＶＤ成膜中にin-situでドーピングすればよ
い。ゲート電極５の膜厚は０．３μｍ乃至０．６μｍ程
度に設定する。ポリシリコンの堆積後、所定のパターン
にドライエッチングしてゲート電極５を得る。

【００４６】次に、ゲート電極５をマスクとしてＡｓイ
オンを打ち込む。Ａｓイオンの導入は質量非分離型イオ
ン注入装置を用いてドーパントとなる不純物と水素とを
同時に注入するイオン・ドーピング法や、質量分離型イ
オン注入装置を用いたイオン打ち込み法等を用いること
ができる。不純物濃度をおよそ１０^１６／ｃｍ^２程度に
調整し、ドレイン領域１２、ソース領域１３を形成す
る。Ａｓによるドレイン領域１２、ソース領域１３では
不純物プロファイルが急峻であるために電界が強くなる
傾向がある。そこで、リンのイオン注入を行い、ドレイ
ン近傍のプロファイルを緩やかにしたＬＤＤ構造として
もよい。

【００４７】層間絶縁膜成膜工程（図３（Ｆ）） 本工程において、層間絶縁膜６を成膜する。層間絶縁膜
６は、Ｐ（リン）を含んだＣＶＤ法によるＳｉＯ_２膜
（ＰＳＧ）を成膜することで形成される。ＰＳＧはＰを
１０モル％程度含むと軟化点が大幅に低下し、１０００
℃前後の熱処理によってもリフローを起こし、表面を平
坦化することができる。

【００４８】ドレイン電極・ソース電極形成工程（同図
（Ｇ）） 本工程において、層間絶縁膜６にドライエッチングでコ
ンタクトホールを形成し、ドレイン電極７とソース電極
８を形成する。ドレイン電極７、ソース電極８はアルミ
ニウム、白金等をスパッタ成膜し、これを所定のパター
ンにエッチングすればよい。電極にアルミニウムを用い
る場合は、シリコンを１％〜３％含有させてアロイ・ピ
ットの発生を抑制することが好ましい。本工程で形成さ
れたドレイン電極７はビット線に接続し、ソース電極８
は強誘電キャパシタの下部電極に接合するものである。

【００４９】強誘電キャパシタ接合工程（同図（Ｈ）） 本工程において、上述した強誘電体キャパシタ製造プロ
セス（図１で説明した製造プロセス）で基台４０から剥
離した強誘電体薄膜３２と下部電極３１をＭＯＳトラン
ジスタに転写し、下部電極３１とソース電極８を、ＣＦ
_４を用いた固体接合技術で接合する。

【００５０】尚、図１に示したように予め基台４０から
剥離した強誘電体キャパシタを用いて、これをＭＯＳト
ランジスタに接合する他に、基台４０上に形成されたま
まの状態で強誘電体キャパシタをＭＯＳトランジスタに
接合し、接合後に強誘電体キャパシタを基台４０から剥
離してもよい。

【００５１】ドライブ線パターニング工程（同図
（Ｉ）） 本工程において、ＣＶＤ法でパッシベーション膜９を成
膜し、メモリセルの表面を被覆した後、ドライエッチン
グで強誘電体薄膜３２に連通するコンタクトホールを開
口し、強誘電体キャパシタのドライブ線３３をパターニ
ングする。配線はアルミニウム等を使用すればよい。
尚、上述の工程では半導体基板上にｎ型ＭＯＳトランジ
スタを形成する場合を説明したが、ｐ型ＭＯＳトランジ
スタでもよく、エンハンスメント形（enhancement typ
e）、ディプレッション形（depletion type）のいずれ
でもよい。

【００５２】また、絶縁基板上に薄膜トランジスタ（Ｔ
ＦＴ）を形成するものでもよい。ＴＦＴをセルトランジ
スタとするメモリセルの製造工程の一例を図４に示す。
同図（Ａ）に示すように、絶縁基板４２上にポリシリコ
ンを堆積した後、熱酸化法によるゲート酸化膜２２の成
膜、不純物導入によるドレイン領域１２及びソース領域
１３の形成、スパッタ成膜法等によるドレイン電極７及
びソース電極８の形成等を経てＴＦＴを形成する。一
方、基台４０上には剥離層４１を介して強誘電体薄膜３
２及び下部電極３１を、図１に示すプロセスで予め形成
しておく。次に、強誘電体薄膜３２及び下部電極３１
を、基台４０上に形成されたままの状態で、ソース電極
８に接合する（同図（Ｂ））。基台４０の裏面から所定
の照射光を照射することで、強誘電体薄膜３２が剥離層
４１から剥離する。最後に、パッシベーション膜９、ド
ライブ線３３を形成してメモリセルが完成する（同図
（Ｃ））。

【００５３】この例では基台４０上に形成された強誘電
体キャパシタをＴＦＴに接合した後に基台４０から剥離
したが、図１に示すように、強誘電体キャパシタを予め
基台４０から剥離した状態でＴＦＴに接合することも可
能である。

【００５４】以上、説明したように、本実施の形態の製
造プロセスによれば、セルトランジスタの製造プロセス
とは別の製造プロセスで形成された強誘電体キャパシタ
をソース電極に接合することで強誘電体メモリ素子を製
造することが可能であるため、互いの製造プロセスが他
のデバイスに悪影響を与えることがない。また、強誘電
体メモリやトランジスタ等のデバイスの製造プロセスが
分離されていることにより、それぞれのデバイスの設計
の自由度が増し、最適な条件で製造することができる。
このため、高性能な強誘電体メモリ素子を製造すること
ができる。例えば、強誘電体メモリをゾル・ゲル法や印
刷法等の高温熱処理を要する製造プロセスで製造する場
合については、製造プロセスが分離されているため、半
導体基板の結晶構造に欠陥を与えることがなく、上述し
た従来技術の問題点を解決することができる。また、下
部電極３１とソース電極８とを直接接合するため、両者
の間に拡散防止層を成膜する工程を省略することがで
き、製造プロセスの簡略化を図ることができる。 （強誘電体メモリ素子の構成）本実施の形態に関わる強
誘電体メモリ素子はコンピュータの不揮発性メモリとし
て使用することができる。絶縁基板上に形成されたＴＦ
Ｔをセルトランジスタとする強誘電体メモリ素子の平面
図を図５に示す。同図に示す強誘電体メモリ素子のセル
構造は２Ｔ・２Ｃ（２トランジスタ・２キャパシタ）型
である。基本的な構造はＤＲＡＭのスタック型セルに類
似している。絶縁基板上のメモリ素子に対応するトラン
ジスタ領域にはＴＦＴを構成するポリシリコン領域６２
が形成されている。ＴＦＴのソース電極８は強誘電体キ
ャパシタの下部電極３１と接合している。強誘電体薄膜
３２はソース電極８上に転写形成されており、その上部
をドライブ線３３がパターニングされている。一方、Ｔ
ＦＴのドレイン電極７はビット線７１に接続している。
また、各ＴＦＴのゲート電極５はワード線５５に接続さ
れている。

【００５５】図６にこの強誘電体メモリ素子の構成例を
示す。強誘電体メモリ素子にデータを書き込む場合は、
アドレス端子５１からアドレス信号が供給されるととも
に、チップセレクト端子５２からは選択信号が、書き込
み制御端子５３からは書き込み制御信号が供給される。
一方のビット線７１をオンにし、他方のビット線７１を
オフにした状態で、ワード線デコーダ及びドライバ５０
は指定されたワード線５５をオンにする。ドライブ線デ
コーダ及びドライバ６０は指定されたドライブ線３３に
正のパルスを印加する。すると、強誘電体キャパシタに
は強誘電体薄膜３２のヒステリシス特性による残留分極
が残るため、電源を切っても情報は保される。一方、デ
ータを読み出す場合は、ビット線対をフローティング状
態とした後、ワード線５５をオンにしてセルを選択す
る。次に、ドライブ線３３に正電圧を印加し、キャパシ
タの分極反転による変位電流をセンスアンプ７０で増幅
する。センス・タイミング制御部８０はセンスタイミン
グを制御し、データをデータＩ／Ｏ９０に供給する。デ
ータＩ／Ｏ９０はＣＰＵや他のメモリ素子等の各種デバ
イス６１に接続しており、データのやり取りを制御す
る。本実施の形態によれば、このようなコンパクトな構
造のメモリセルを容易に製造することができる。

【００５６】

【発明の効果】本発明によれば、セルトランジスタの製
造プロセスとは別の製造プロセスで形成された強誘電キ
ャパシタをセルトランジスタの電極に接合することで強
誘電体メモリ素子を製造することが可能であるため、互
いの製造プロセスが他のデバイスに影響を与えることが
ない。従って、強誘電体キャパシタの性能向上により、
強誘電体メモリの書換可能回数の低下を防ぐことができ
る。

【図面の簡単な説明】

【図１】強誘電体キャパシタの製造工程断面図である。

【図２】ＭＯＳトランジスタをセルトランジスタとする
メモリセルの製造工程断面図である。

【図３】ＭＯＳトランジスタをセルトランジスタとする
メモリセルの製造工程断面図である。

【図４】ＴＦＴをセルトランジスタとするメモリセルの
製造工程断面図である。

【図５】強誘電体メモリ素子の平面図である。

【図６】強誘電体メモリ素子の構成図である。

【符号の説明】

１ シリコン基板 ２ ＳｉＯ_２膜 ３ ｉ_３Ｎ_４膜 ４ レジスト ５ ゲート電極 ６ 層間絶縁膜 ７ ドレイン電極 ８ ソース電極 ９ パッシベーション膜 １２ ドレイン領域 １３ ソース領域 ２２ ゲート酸化膜 ３１ 下部電極 ３２ 強誘電体薄膜 ３３ ドライブ線 ４０ 基台 ４１ 剥離層 ４２ 絶縁基板

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 29/788 29/792 (72)発明者 下田 達也 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 Ｆターム(参考） 5F001 AA17 AG12 AG21 AG27 5F038 AC14 AV06 BH03 BH07 DF05 5F083 FR02 JA15 NA02 PR21 PR36

Claims (10)

【特許請求の範囲】
1. 【請求項１】 基板上にセルトランジスタを形成し、他
   の基台上で形成した強誘電体キャパシタを構成する一方
   の電極を前記セルトランジスタの電極に接合してメモリ
   セルを形成する工程を備えた強誘電体メモリ素子の製造
   方法。
2. 【請求項２】 半導体基板上にＭＯＳトランジスタを形
   成し、当該半導体基板とは異なる基台上で形成した強誘
   電体キャパシタを構成する一方の電極を前記ＭＯＳトラ
   ンジスタのドレイン電極又はソース電極のうち何れか一
   方の電極に接合してメモリセルを形成する工程を備えた
   強誘電体メモリ素子の製造方法。
3. 【請求項３】 絶縁基板上に薄膜トランジスタを形成
   し、当該絶縁基板とは異なる基台上で形成した強誘電体
   キャパシタを構成する一方の電極を前記薄膜トランジス
   タのドレイン電極又はソース電極のうち何れか一方の電
   極に接合してメモリセルを形成する工程を備えた強誘電
   体メモリ素子の製造方法。
4. 【請求項４】 前記強誘電体キャパシタは、所望の薄膜
   プロセスにより所定の基台上に成膜され、当該基台から
   剥離したものであることを特徴とする請求項１乃至請求
   項３のうち何れか１項に記載の強誘電体メモリ素子の製
   造方法。
5. 【請求項５】 前記強誘電体キャパシタは、光の照射に
   より剥離を生じる剥離層を介して前記基台上に形成さ
   れ、当該光の照射により前記基台から剥離したものであ
   ることを特徴とする請求項１乃至請求項４のうち何れか
   １項に記載の強誘電体メモリ素子の製造方法。
6. 【請求項６】 前記強誘電体キャパシタを構成する強誘
   電体薄膜は、ゾル・ゲル法、ＭＯＤ法、スパッタ法又は
   印刷法で成膜されたものであることを特徴とする請求項
   １乃至請求項５のうち何れか１項に記載の強誘電体メモ
   リ素子の製造方法。
7. 【請求項７】 前記強誘電体キャパシタを構成する強誘
   電体薄膜の組成は、チタン酸鉛（ＰｂＴｉＯ_３）、ジル
   コン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３）、ジルコ
   ン酸鉛（ＰｂＺｒＯ_３）、チタン酸鉛ランタン（（Ｐ
   ｂ，Ｌａ），ＴｉＯ_３）、ジルコン酸チタン酸鉛ランタ
   ン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ_３）又は、マグネ
   シウムニオブ酸ジルコニウムチタン酸鉛（Ｐｂ（Ｚｒ，
   Ｔｉ）（Ｍｇ，Ｎｂ）Ｏ_３）のうち何れかであることを
   特徴とする請求項１乃至請求項６のうち何れか１項に記
   載の強誘電体メモリ素子の製造方法。
8. 【請求項８】 セルトランジスタの電極に直接接合する
   下部電極を備えた強誘電体キャパシタを、メモリセルを
   構成するキャパシタとする強誘電体メモリ素子。
9. 【請求項９】 絶縁基板上に形成された薄膜トランジス
   タのドレイン電極又はソース電極のうち何れか一方の電
   極に直接接合する下部電極を備えた強誘電体キャパシタ
   を、メモリセルを構成するキャパシタとする強誘電体メ
   モリ素子。
10. 【請求項１０】 請求項１乃至請求項７のうち何れかの
    方法で製造された強誘電体メモリ素子、又は、請求項８
    或は請求項９に記載の強誘電体メモリ素子を不揮発性メ
    モリとして備えた情報処理機器。