JP2000275678A - Thin-film semiconductor device and its production - Google Patents
Thin-film semiconductor device and its productionInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本技術は液晶ディスプレイに
用いる薄膜トランジスタアレイの形成方法に関するもの
である。The present invention relates to a method for forming a thin film transistor array used for a liquid crystal display.
【０００２】[0002]
【従来の技術】現在マルチメディア機器や携帯、通信機
器には非常に多くの液晶ディスプレイが用いられてきて
いる。また、これらの電子機器から液晶ディスプレイに
対して求められている共通の要求は高性能化と高精細化
である。このため薄膜トランジスタ（以下ＴＦＴと称す
る）をもちいた液晶パネルでは画素部構成されているＴ
ＦＴの高性能化が求められてきている。また最近では電
子移動度が従来のアモルファスシリコンより約１〜２桁
高いポリシリコンを半導体層に用い、画素部以外に外部
の駆動回路部分まで内蔵させた液晶表示パネルが開発さ
れている。2. Description of the Related Art At present, a very large number of liquid crystal displays are used for multimedia equipment, portable and communication equipment. Further, a common demand for a liquid crystal display from these electronic devices is higher performance and higher definition. For this reason, in a liquid crystal panel using a thin film transistor (hereinafter referred to as TFT), the T
There is a demand for higher performance FTs. Recently, a liquid crystal display panel has been developed in which polysilicon having electron mobility higher than that of conventional amorphous silicon by about one to two digits is used for a semiconductor layer and an external driving circuit portion is built in addition to a pixel portion.
【０００３】これらの要求を満たすためにＴＦＴは微細
化が進められて、移動度の向上と低電圧化が進められて
いる。In order to satisfy these requirements, TFTs have been miniaturized, and mobility has been improved and voltage has been reduced.
【０００４】図７に従来技術における薄膜トランジスタ
の断面構成を示す。絶縁性基板（例えばガラス基板）１
０上にアンダーコート膜１１が形成され、その上に半導
体層１２が形成され、ゲート絶縁膜１３を介してゲート
電極１４が形成されている。ソース電極１８およびドレ
イン電極１９はゲート電極１４に対して自己整合的にイ
オン注入されて形成されている。また、ゲート電極１４
とソース電極１８およびドレイン電極１９は層間絶縁膜
１７を介して多層配線構造となっている。FIG. 7 shows a sectional structure of a thin film transistor according to the prior art. Insulating substrate (eg, glass substrate) 1
An undercoat film 11 is formed on the substrate 0, a semiconductor layer 12 is formed thereon, and a gate electrode 14 is formed via a gate insulating film 13. The source electrode 18 and the drain electrode 19 are formed by ion-implanting the gate electrode 14 in a self-aligned manner. Also, the gate electrode 14
The source electrode 18 and the drain electrode 19 have a multilayer wiring structure with an interlayer insulating film 17 interposed.
【０００５】[0005]
【発明が解決しようとする課題】図７に示した構造の薄
膜トランジスタにおいて、トランジスタの駆動能力を決
定するドレイン電流は以下の式で決定される。In the thin film transistor having the structure shown in FIG. 7, the drain current that determines the driving capability of the transistor is determined by the following equation.
【０００６】 Id=（C0・μ・W）/L＊(Vg-Vth)Vds-1/2Vds2 ここでC0は酸化膜の容量、μ：電子移動度、Ｗトランジ
スタの幅、Ｌ：トランジスタの長さ、Ｖｇ：ゲート電
圧、Vth：しきい値電圧、Vds:ソース・ドレイン間電圧
である。Id = (C0 · μ · W) / L * (Vg−Vth) Vds−1 / 2Vds2 where C0 is the capacity of the oxide film, μ: electron mobility, width of W transistor, L: length of transistor. Vg: gate voltage, Vth: threshold voltage, Vds: source-drain voltage.
【０００７】この式においてドレイン電流を増大させて
駆動能力を向上させるには半導体層の電子移動度を向上
させたり、ゲート絶縁膜の容量を増大させることなどが
必要になってくる。In this formula, in order to increase the drain current and improve the driving capability, it is necessary to improve the electron mobility of the semiconductor layer, increase the capacity of the gate insulating film, and the like.
【０００８】以下にゲート絶縁膜の容量を増大させてト
ランジスタのドレイン電流を大きくする場合の問題点を
説明する。A problem in the case where the drain current of the transistor is increased by increasing the capacitance of the gate insulating film will be described below.
【０００９】まず、誘電体の容量は以下の式で決定され
る。First, the capacitance of the dielectric is determined by the following equation.
【００１０】C0=（K0・ε0）/td ここでK0は酸化膜の比誘電率、ε0は真空の誘電率、td
は酸化膜の膜厚である。C0 = (K0 ・ ε0) / td where K0 is the relative dielectric constant of the oxide film, ε0 is the dielectric constant of the vacuum, td
Is the thickness of the oxide film.
【００１１】上式において容量：Coを増大させるには酸
化膜の比誘電率を増大させるかまたは膜厚を薄くするし
か手段はない。この場合、これまでには膜厚を薄くして
いく方向で容量を増大させていく取り組が中心になされ
てきた。しかしながら膜厚を薄くしていくことは技術的
にかなり困難な課題が多く発生してくる。In the above formula, the only way to increase the capacitance: Co is to increase the relative dielectric constant of the oxide film or reduce the film thickness. In this case, efforts to increase the capacity in the direction of decreasing the film thickness have been mainly performed. However, reducing the film thickness involves many technically difficult problems.
【００１２】たとえば、図８にＴＦＴの断面図を示す
が、単純にゲート絶縁膜１３の膜厚を薄くすると、半導
体層１２のエッジ部分ではゲート絶縁膜１３は極めて薄
くなっているので、ゲート電極１４との間でリークが発
生する。このため、逆にトランジスタの電気特性が大き
く劣化してく問題が発生する。このため膜厚を薄くして
いくにも限界が生じてくるわけである。For example, FIG. 8 shows a sectional view of a TFT. If the thickness of the gate insulating film 13 is simply reduced, the gate insulating film 13 is extremely thin at the edge portion of the semiconductor layer 12. Leaks occur between them. For this reason, on the contrary, a problem occurs in that the electrical characteristics of the transistor are greatly deteriorated. For this reason, there is a limit in reducing the film thickness.
【００１３】すなわち、ここで酸化膜の膜厚はリーク電
流の課題があるためにある一定以上の膜厚を確保する必
要があるということになる。That is, here, it is necessary to secure a certain or more film thickness of the oxide film because of the problem of leakage current.
【００１４】この課題の解決策として、本発明は酸化膜
に誘電率の大きな材料を用いるものである。たとえば従
来、ＴＦＴのゲート絶縁膜の酸化膜にはシリコン酸化膜
が使用されてきているが、この比誘電率は４．５〜４．
６程度である。しかしシリコン酸化膜以外の誘電体膜で
比誘電率が高いものを使用すれば、同じ膜厚であれば当
然容量は大きくなる。たとえば比誘電率がシリコン酸化
膜の２倍のものを使用した場合、膜厚が同じであれば、
単純に容量は２倍になることになる。As a solution to this problem, the present invention uses a material having a large dielectric constant for an oxide film. For example, conventionally, a silicon oxide film has been used as an oxide film of a gate insulating film of a TFT, and its relative dielectric constant is 4.5 to 4.0.
It is about 6. However, if a dielectric film having a high relative dielectric constant other than the silicon oxide film is used, the capacitance naturally increases if the thickness is the same. For example, when a dielectric constant twice that of a silicon oxide film is used and the film thickness is the same,
The capacity will simply be doubled.
【００１５】[0015]
【課題を解決するための手段】上述で説明したように、
酸化膜の膜厚を薄くすることなくＴＦＴのドレイン電流
を増大させてトランジスタの駆動能力を増大させる方法
として、従来ゲート絶縁膜として用いられてきているシ
リコン酸化膜より比誘電率が高い材料をゲート絶縁膜と
して使用する。As described above, as described above,
As a method of increasing the drain current of the TFT without reducing the thickness of the oxide film and increasing the driving capability of the transistor, a material having a higher dielectric constant than the silicon oxide film conventionally used as the gate insulating film is used for the gate. Used as an insulating film.
【００１６】[0016]
【発明の実施の形態】本発明における薄膜トランジスタ
の一構造を図１を用いて説明する。ここで説明するＴＦ
Ｔ構造はトップゲート構造のＴＦＴである。DESCRIPTION OF THE PREFERRED EMBODIMENTS One structure of a thin film transistor according to the present invention will be described with reference to FIG. TF described here
The T structure is a TFT having a top gate structure.
【００１７】絶縁性基板１０上にアンダーコート膜１１
と半導体層１２が形成されている。この上にゲート絶縁
膜１３が形成されており、このゲート絶縁膜にシリコン
酸化膜より比誘電率の高い材料を用いている。たとえば
比誘電率８．６〜１０．５５であるＡｌ2Ｏ3、さらに大
きなものであると８５．８のＴｉＯ2、５０〜１２０の
ＴａＯ2等である。この上にゲート電極１４を設け、こ
のゲート電極１４の両サイドにソース領域１５とドレイ
ン領域１６が不純物を注入することで形成されている。
ゲート電極１４上からは層間絶縁膜１７が形成されてお
り、ソース領域１５、ドレイン領域１６にそれぞれに達
するコンタクトホールでソース電極１８とドレイン電極
１９が形成された構成となっている。An undercoat film 11 is formed on an insulating substrate 10.
And a semiconductor layer 12 are formed. A gate insulating film 13 is formed thereon, and a material having a higher dielectric constant than a silicon oxide film is used for the gate insulating film. For example, Al 2 O 3 having a relative dielectric constant of 8.6 to 10.55, TiO 2 of 85.8 and TaO 2 of 50 to 120, which are larger, are used. A gate electrode 14 is provided thereon, and a source region 15 and a drain region 16 are formed on both sides of the gate electrode 14 by implanting impurities.
An interlayer insulating film 17 is formed from above the gate electrode 14, and a source electrode 18 and a drain electrode 19 are formed with contact holes reaching the source region 15 and the drain region 16, respectively.
【００１８】また第２の実施例としては図２に示す。FIG. 2 shows a second embodiment.
【００１９】第１の実施例で示したＴＦＴ構造で半導体
層とゲート絶縁膜の界面特性をさらに向上させるために
は以下のような構造が有効である。In order to further improve the interface characteristics between the semiconductor layer and the gate insulating film in the TFT structure shown in the first embodiment, the following structure is effective.
【００２０】半導体層１２までの構造は図１と同様であ
る。しかしここではゲート絶縁膜を２層構造としてい
る。すなわち半導体層１２上にはシリコン酸化膜２１を
形成して、その上に高比誘電率絶縁膜１３を形成する。
ここでシリコン酸化膜２１は半導体層１２との界面特性
を向上させるのが目的であるため、膜厚としては極めて
薄くてもよい。ここでは約１００〜５００Å程度とし
た。高比誘電率材料２２は図１に示したものと同様なも
のを用いた。膜厚は誘電率にも依存するが、リーク電流
がない膜厚とし、しかもシリコン酸化膜より十分に容量
が大きくなるような値を選択した。たとえばＡｌ2Ｏ3を
用いたときは膜厚を約１０００〜２０００Å程度とし
た。膜厚が１０００Åとすれば容量はシリコン酸化膜を
用いた場合の約２倍になるのでドレイン電流も２倍にな
って駆動能力は２倍になることになる。膜厚２０００Å
でもシリコン酸化膜１０００Åと同じ容量が得られるの
で同等の駆動能力のＴＦＴが得られることになる。The structure up to the semiconductor layer 12 is the same as in FIG. However, here, the gate insulating film has a two-layer structure. That is, the silicon oxide film 21 is formed on the semiconductor layer 12, and the high relative dielectric constant insulating film 13 is formed thereon.
Here, since the purpose of the silicon oxide film 21 is to improve the interface characteristics with the semiconductor layer 12, the thickness may be extremely small. Here, the angle is set to about 100 to 500 °. The high relative dielectric constant material 22 used was the same as that shown in FIG. Although the film thickness depends on the dielectric constant, the film thickness was selected so as to have no leakage current and to have a sufficiently larger capacity than the silicon oxide film. For example, when Al 2 O 3 is used, the film thickness is about 1000-2000 °. If the film thickness is 1000 Å, the capacity is about twice that in the case where a silicon oxide film is used, so that the drain current is also doubled and the driving capacity is doubled. 2000mm thick
However, since the same capacitance as that of the silicon oxide film 1000 can be obtained, a TFT having the same driving capability can be obtained.
【００２１】次に第３の実施例を図３とともに説明す
る。ここで説明するＴＦＴ構造はボトムゲート型のＴＦ
Ｔ構造である。まず絶縁性基板１０にアンダーコート膜
１１が形成されており、その上にゲート電極１４が形成
されている。その上からゲート絶縁膜１３と半導体層１
２が積層されている。このゲート絶縁膜１３に上記実施
例と同様にシリコン酸化膜より比誘電率の高い材料を用
いている。たとえば比誘電率８．６〜１０．５５である
Ａｌ2Ｏ3、さらに大きなものであると８５．８のＴｉＯ
2、５０〜１２０のＴａＯ2等である。Next, a third embodiment will be described with reference to FIG. The TFT structure described here is a bottom gate type TF
It has a T structure. First, an undercoat film 11 is formed on an insulating substrate 10, and a gate electrode 14 is formed thereon. From above, the gate insulating film 13 and the semiconductor layer 1
2 are stacked. A material having a higher dielectric constant than the silicon oxide film is used for the gate insulating film 13 as in the above embodiment. For example, Al 2 O 3 having a relative dielectric constant of 8.6 to 10.55, and TiO having a relative dielectric constant of 85.8 is even larger.
2 , TaO 2 of 50 to 120 or the like.
【００２２】ゲート電極１４の両サイドにソース領域１
５とドレイン領域１６を不純物を注入することで形成さ
れている。半導体層１２上からは層間絶縁膜１７が形成
されており、ソース領域１５、ドレイン領域１６にそれ
ぞれに達するコンタクトホールでソース電極１８とドレ
イン電極１９が形成された構成となっている。The source region 1 is provided on both sides of the gate electrode 14.
5 and the drain region 16 are formed by implanting impurities. An interlayer insulating film 17 is formed from above the semiconductor layer 12, and a source electrode 18 and a drain electrode 19 are formed with contact holes reaching the source region 15 and the drain region 16, respectively.
【００２３】また、第４の実施例を図４とともに説明す
る。第３の実施例で示したＴＦＴ構造で半導体層とゲー
ト絶縁膜の界面特性をさらに向上させるためには以下の
ような構造が有効である。A fourth embodiment will be described with reference to FIG. In order to further improve the interface characteristics between the semiconductor layer and the gate insulating film in the TFT structure shown in the third embodiment, the following structure is effective.
【００２４】まず絶縁性基板１０にアンダーコート膜１
１が形成されており、その上にゲート電極１４が形成さ
れている。その上からゲート絶縁膜と半導体層１２が積
層されている。この時、実施例２と同様に界面特性を向
上させるためにシリコン酸化膜２１と高誘電率絶縁材料
２２の２層構造とする。シリコン酸化膜２１は半導体層
１２に接触するように配置し、シリコン酸化膜２１とゲ
ート電極１４の間に高誘電率絶縁材料２２が配置される
ように構成する。この高誘電率絶縁材料２２には上記実
施例と同様にシリコン酸化膜より比誘電率の高い材料を
用いている。たとえば比誘電率８．６〜１０．５５であ
るＡｌ2Ｏ3、さらに大きなものであると８５．８のＴｉ
Ｏ2、５０〜１２０のＴａＯ2等である。First, the undercoat film 1 is formed on the insulating substrate 10.
1 and a gate electrode 14 is formed thereon. A gate insulating film and a semiconductor layer 12 are stacked from above. At this time, a two-layer structure of the silicon oxide film 21 and the high-dielectric-constant insulating material 22 is used to improve the interface characteristics as in the second embodiment. The silicon oxide film 21 is arranged so as to be in contact with the semiconductor layer 12, and the high dielectric constant insulating material 22 is arranged between the silicon oxide film 21 and the gate electrode 14. As the high dielectric constant insulating material 22, a material having a higher relative dielectric constant than the silicon oxide film is used as in the above embodiment. For example, Al 2 O 3 having a relative permittivity of 8.6 to 10.55, and a larger one having a Ti of 85.8.
O 2 , 50 to 120 TaO 2 and the like.
【００２５】ゲート電極１４の両サイドにソース領域１
５とドレイン領域１６を不純物を注入することで形成さ
れている。半導体層１２上からは層間絶縁膜１７が形成
されており、ソース領域１５、ドレイン領域１６にそれ
ぞれに達するコンタクトホールでソース電極１８とドレ
イン電極１９が形成された構成となっている。The source region 1 is provided on both sides of the gate electrode 14.
5 and the drain region 16 are formed by implanting impurities. An interlayer insulating film 17 is formed from above the semiconductor layer 12, and a source electrode 18 and a drain electrode 19 are formed with contact holes reaching the source region 15 and the drain region 16, respectively.
【００２６】次に実施例１〜４までに示したＴＦＴ構造
の製造方法について説明する。まず実施例１および２で
示したトップゲート構造ＴＦＴの製造方法について図５
をもちいて説明する。Next, a method of manufacturing the TFT structure shown in Examples 1 to 4 will be described. First, the method of manufacturing the top-gate TFT shown in Examples 1 and 2
This will be described with reference to FIG.
【００２７】まず図５（ａ）に示すように絶縁性基板１
０上にアンダーコート膜１１としてＳｉＯ2膜を形成す
る。厚さは２０００〜１００００Å程度とした。次に図
５（ｂ）に示すように前面にアモルファスシリコン（ａ
−Ｓｉ）を形成して、エキシマレーザーアニールによっ
てポリシリコン化して、トランジスタを形成する領域の
みにポリシリコン膜１２を残すようにパターンニングす
る。アモルファスシリコンはプラズマＣＶＤ法で形成
し、膜厚は３００〜９００Å程度とした。パターンニン
グはフォトレジストによるパターンニングを行った後、
ドライエッチングによって行った。次の図５（ｃ）に示
すように全面にゲート絶縁膜を形成する。このゲート絶
縁膜には高誘電率絶縁膜１３による単層膜またはシリコ
ン酸化膜との積層膜を用いる。積層する場合にはシリコ
ン酸化膜は必ずポリシリコン１２と接触する順番で積層
する。高誘電率絶縁材料には、たとえば比誘電率８．６
〜１０．５５であるＡｌ2Ｏ3、さらに大きなものである
と８５．８のＴｉＯ2、５０〜１２０のＴａＯ2等を用
い、形成方法としてはおもにスパッタ法で行った。積層
膜とする場合に用いるシリコン酸化膜は主にＣＶＤ法を
用いて形成した。この時にシリコン酸化膜はポリシリコ
ン膜１２との界面特性を向上させるために用いるので膜
厚は極めて薄くてよく、約１００〜５００Å程度とし
た。First, as shown in FIG.
An SiO 2 film is formed as an undercoat film 11 on 0. The thickness was about 2000-10000 °. Next, as shown in FIG.
-Si) is formed and polysilicon is formed by excimer laser annealing, and patterning is performed so that the polysilicon film 12 is left only in a region where a transistor is to be formed. Amorphous silicon was formed by a plasma CVD method, and the film thickness was about 300 to 900 °. After performing patterning with photoresist,
This was performed by dry etching. As shown in FIG. 5C, a gate insulating film is formed on the entire surface. As the gate insulating film, a single layer film of the high dielectric constant insulating film 13 or a laminated film with a silicon oxide film is used. In the case of stacking, the silicon oxide films are always stacked in the order of contact with the polysilicon 12. For example, a high dielectric constant insulating material has a relative dielectric constant of 8.6.
Al 2 O 3 is ～10.55, larger ones in which the TiO 2 of 85.8, using a TaO 2 or the like of 50 to 120, as a method for forming was carried out in mainly sputtering. The silicon oxide film used in the case of forming a laminated film was mainly formed by a CVD method. At this time, since the silicon oxide film is used to improve the interface characteristics with the polysilicon film 12, the thickness may be extremely small, and is about 100 to 500 °.
【００２８】次に図５（ｄ）に示すようにゲート電極と
して金属膜を全面に形成して、ゲート電極に対応した位
置にのみ金属膜を残してゲート電極１４とする。形成方
法はスパッタ法を用い、材料的にはＡｌ系合金や高融点
金属を用いた。次に図５（ｅ）に示すように、この状態
でｎチャネルの薄膜トランジスタを形成する場合には、
ｐ（リン）イオン５１を注入する。注入条件としては加
速電圧が６０〜７０ＫｅＶ、注入量は、１．０Ｅ１５〜
５．０Ｅ１５とした。このときゲート電極外のポリシリ
コン領域は上記の量のｐが注入されてｎ＋層が形成され
て、ソース領域１５およびドレイン領域１６が形成され
ることになる。次に図５（ｆ）に示すように前面に層間
絶縁膜１７を形成する。この膜はＡＰＣＶＤやＴＥＯＳ
プラズマＣＶＤによるＳｉＯ2膜を用い、厚さは約６０
００〜９０００Å程度とした。Next, as shown in FIG. 5D, a metal film is formed on the entire surface as a gate electrode, and the gate electrode 14 is formed by leaving the metal film only at a position corresponding to the gate electrode. A sputtering method was used as a forming method, and an Al-based alloy or a high melting point metal was used as a material. Next, as shown in FIG. 5E, when an n-channel thin film transistor is formed in this state,
P (phosphorus) ions 51 are implanted. As implantation conditions, the acceleration voltage is 60 to 70 KeV, and the implantation amount is 1.0E15 to
It was 5.0E15. At this time, the above amount of p is implanted into the polysilicon region outside the gate electrode to form an n + layer, and the source region 15 and the drain region 16 are formed. Next, an interlayer insulating film 17 is formed on the front surface as shown in FIG. This film is made of APCVD or TEOS
Using a SiO 2 film by plasma CVD, the thickness is about 60
It was about 00-9000 °.
【００２９】次に図５（ｇ）に示すように、ソース領域
１５とドレイン領域１６に相当する部分にコンタクトホ
ールを形成して、金属膜を埋め込んでソース電極１８と
ドレイン電極１９を形成する。これによって薄膜トラン
ジスタが完成したことになる。Next, as shown in FIG. 5G, a contact hole is formed in a portion corresponding to the source region 15 and the drain region 16 and a metal film is buried to form a source electrode 18 and a drain electrode 19. Thus, the thin film transistor is completed.
【００３０】次に図６を用いて実施例３〜４に示したボ
トムゲート構造のＴＦＴの製造方法について説明する。
まず図６（ａ）に示すように絶縁性基板１０上にアンダ
ーコート膜１１としてＳｉＯ2膜を形成する。厚さは２
０００〜１００００Å程度とした。この上からゲート電
極として金属膜を前面に形成して、ゲート電極に対応し
た位置にのみ金属膜を残してゲート電極１４とする。形
成方法はスパッタ法を用い、材料的にはＡｌ系合金や高
融点金属を用いた。次に図６（ｂ）に示すように全面に
ゲート絶縁膜を形成する。このゲート絶縁膜には高誘電
率絶縁膜１３による単層膜またはシリコン酸化膜との積
層膜を用いる。積層する場合にはシリコン酸化膜は必ず
ポリシリコンと接触する順番で積層する。この場合、下
側に高誘電率絶縁膜１３とし、その上にシリコン酸化膜
を積層にした構造とする。高誘電率絶縁材料には、たと
えば比誘電率８．６〜１０．５５であるＡｌ2Ｏ3、さら
に大きなものであると８５．８のＴｉＯ2、５０〜１２
０のＴａＯ2等を用い、形成方法としてはおもにスパッ
タ法で行った。積層膜とする場合に用いるシリコン酸化
膜は主にＣＶＤ法を用いて形成した。この時にシリコン
酸化膜はポリシリコン膜との界面特性を向上させるため
に用いるので膜厚は極めて薄くてよく、約１００〜５０
０Å程度とした。その後、図６（ｃ）に示すように前面
にアモルファスシリコン（ａ−Ｓｉ）を形成して、エキ
シマレーザーアニールによってポリシリコン化して、ト
ランジスタを形成する領域のみに半導体層１２としてポ
リシリコン膜を残すようにパターンニングする。アモル
ファスシリコンはプラズマＣＶＤ法で形成し、膜厚は３
００〜９００Å程度とした。パターンニングはフォトレ
ジストによるパターンニングを行った後、ドライエッチ
ングによって行った。Next, a method of manufacturing the TFT having the bottom gate structure shown in Embodiments 3 and 4 will be described with reference to FIG.
First, as shown in FIG. 6A, an SiO 2 film is formed as an undercoat film 11 on an insulating substrate 10. The thickness is 2
It was about 000 to 10,000 °. A metal film is formed on the front surface as a gate electrode from above, and the metal film is left only at a position corresponding to the gate electrode to form a gate electrode 14. A sputtering method was used as a forming method, and an Al-based alloy or a high melting point metal was used as a material. Next, a gate insulating film is formed on the entire surface as shown in FIG. As the gate insulating film, a single layer film of the high dielectric constant insulating film 13 or a laminated film with a silicon oxide film is used. When stacking, the silicon oxide films are always stacked in the order in which they are in contact with polysilicon. In this case, the structure is such that the high dielectric constant insulating film 13 is formed on the lower side, and a silicon oxide film is stacked thereon. Examples of the high dielectric constant insulating material include Al 2 O 3 having a relative dielectric constant of 8.6 to 10.55, TiO 2 having a relative dielectric constant of 85.8, and 50 to 12
Using TaO 2 of 0 or the like, the formation was mainly performed by a sputtering method. The silicon oxide film used in the case of forming a laminated film was mainly formed by a CVD method. At this time, since the silicon oxide film is used to improve the interface characteristics with the polysilicon film, the film thickness may be extremely small, and is about 100 to 50.
It was about 0 °. Thereafter, as shown in FIG. 6C, amorphous silicon (a-Si) is formed on the front surface, and is converted into polysilicon by excimer laser annealing, leaving a polysilicon film as the semiconductor layer 12 only in the region where the transistor is to be formed. Patterning. Amorphous silicon is formed by a plasma CVD method and has a thickness of 3
It was about 00 to 900 °. The patterning was performed by dry etching after patterning with a photoresist.
【００３１】その後、全面に層間絶縁膜１７を形成し、
その上にゲート電極１４と同じ位置に金属膜６１を形成
する。層間絶縁膜１７にはシリコン酸化膜やシリコンナ
イトライド膜等を用い、形成方法にはＣＶＤ法を用い、
膜厚は約５０００〜１００００Å程度とした。金属膜６
１にはＴａやＴｉ等の高融点金属で密度の高い材料を用
いた。スパッタ法等で形成した後、ドライエッチング等
で選択的にパターンニングして形成した。その後、図６
（ｅ）に示すように、この状態でｎチャネルの薄膜トラ
ンジスタを形成する場合には、ｐ（リン）イオン５１を
注入する。注入条件としては加速電圧が６０〜７０Ｋｅ
Ｖ、注入量は１．０Ｅ１５〜５．０Ｅ１５とした。この
とき金属膜１の直下以外のポリシリコン領域は上記の量
のｐが注入されてｎ＋層が形成されて、ソース領域１５
およびドレイン領域１６が形成されることになる。次に
図６（ｆ）に示すように金属膜６１をエッチングによっ
て除去した後、ソース領域１５とドレイン領域１６に相
当する部分にコンタクトホールを形成して、金属膜を埋
め込んでソース電極１８とドレイン電極１９を形成す
る。これによって薄膜トランジスタが完成したことにな
る。Thereafter, an interlayer insulating film 17 is formed on the entire surface,
A metal film 61 is formed thereon at the same position as the gate electrode 14. A silicon oxide film, a silicon nitride film, or the like is used for the interlayer insulating film 17, and a CVD method is used for the formation method.
The film thickness was about 5000-10000 °. Metal film 6
For 1, a high-melting-point material such as Ta or Ti was used. After being formed by a sputtering method or the like, it was formed by selective patterning by dry etching or the like. Then, FIG.
As shown in (e), when an n-channel thin film transistor is formed in this state, p (phosphorus) ions 51 are implanted. As the injection conditions, the accelerating voltage is 60 to 70 Ke.
V, the injection amount was 1.0E15 to 5.0E15. At this time, the above amount of p is implanted into the polysilicon region other than immediately below the metal film 1 to form an n + layer, and the source region 15 is formed.
And a drain region 16 are formed. Next, as shown in FIG. 6F, after the metal film 61 is removed by etching, contact holes are formed in portions corresponding to the source region 15 and the drain region 16, and the metal film is buried to form the source electrode 18 and the drain electrode. An electrode 19 is formed. Thus, the thin film transistor is completed.
【００３２】[0032]
【発明の効果】以上説明してきたように、本発明によれ
ば、ゲート絶縁膜に高誘電率絶縁材料、もしくはこの材
料を含んだ積層構造とすることによって以下にしめすよ
うな効果がある。As described above, according to the present invention, the following effects can be obtained by forming the gate insulating film with a high dielectric constant insulating material or a laminated structure containing this material.
【００３３】トランジスタのＩｄ−Ｖｇ特性をゲート酸
化膜を薄くすることなく向上させることが可能となる。
特性としてはオン電流が高く移動度の大きい薄膜トラン
ジスタを得ることが出来る。It is possible to improve the Id-Vg characteristics of the transistor without reducing the thickness of the gate oxide film.
As a characteristic, a thin film transistor with high on-current and high mobility can be obtained.
【００３４】また、ゲート酸化膜を薄くすることなく、
上記の効果を実現できるために、ゲートリークの極めて
少ない安定かつ信頼性の高い薄膜トランジスタを実現す
ることができる。Also, without reducing the thickness of the gate oxide film,
Since the above effects can be realized, a stable and highly reliable thin film transistor with extremely little gate leakage can be realized.
【図１】本発明の第１の実施例による薄膜トランジスタ
の構造断面図FIG. 1 is a structural sectional view of a thin film transistor according to a first embodiment of the present invention;
【図２】本発明による第２の実施例の薄膜トランジスタ
の構造断面図FIG. 2 is a structural sectional view of a thin film transistor according to a second embodiment of the present invention.
【図３】本発明による第３の実施例の薄膜トランジスタ
の構造断面図FIG. 3 is a sectional view showing the structure of a thin film transistor according to a third embodiment of the present invention;
【図４】本発明による第４の実施例の薄膜トランジスタ
の構造断面図FIG. 4 is a structural sectional view of a thin film transistor according to a fourth embodiment of the present invention;
【図５】本発明による第１および２の実施例の薄膜トラ
ンジスタ形成工程断面図FIG. 5 is a sectional view of a thin film transistor forming process according to first and second embodiments of the present invention.
【図６】本発明による第１および２の実施例の薄膜トラ
ンジスタ形成工程断面図FIG. 6 is a sectional view of a thin film transistor forming process according to first and second embodiments of the present invention.
【図７】従来技術における薄膜トランジスタの構造断面
図FIG. 7 is a cross-sectional view of a structure of a thin film transistor according to a conventional technique.
【図８】従来技術における課題を説明する断面図FIG. 8 is a cross-sectional view illustrating a problem in the related art.
１０ 基板 １１ アンダーコート膜 １２ 半導体層 １３ 高誘電率絶縁膜 １４ ゲート電極 １５ ソース領域 １６ ドレイン領域 １７ 層間絶縁膜 １８ ソース電極 １９ ドレイン電極 ２１ シリコン酸化膜 DESCRIPTION OF SYMBOLS 10 Substrate 11 Undercoat film 12 Semiconductor layer 13 High dielectric constant insulating film 14 Gate electrode 15 Source region 16 Drain region 17 Interlayer insulating film 18 Source electrode 19 Drain electrode 21 Silicon oxide film
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA25 JA28 JA34 JA36 JA37 JA41 JA46 JB56 KA04 KA05 KA11 KB25 MA08 MA27 MA30 5F110 AA01 AA05 CC02 CC08 DD13 EE03 EE06 EE44 FF01 FF02 FF09 FF28 FF29 GG02 GG13 GG25 GG45 HJ01 HJ04 HJ13 HL02 NN02 NN04 NN23 NN35 PP03 QQ11 QQ30 ──────────────────────────────────────────────────続 き Continued on the front page F-term (reference) 2H092 JA25 JA28 JA34 JA36 JA37 JA41 JA46 JB56 KA04 KA05 KA11 KB25 MA08 MA27 MA30 5F110 AA01 AA05 CC02 CC08 DD13 EE03 EE06 EE44 FF01 FF02 FF09 FF28 FF29 GG02 GG13 GG02 GG29 NN02 NN04 NN23 NN35 PP03 QQ11 QQ30
Claims (8)
有する薄膜半導体装置であって、半導体層、ゲート絶縁
膜層、ゲート電極層の順番で下層から積層され、前記ゲ
ート絶縁膜がシリコン酸化膜より少なくとも誘電率が２
倍以上高い材料で構成されたことを特徴とした薄膜半導
体装置。1. A thin film semiconductor device having a source region, a drain region, and a gate region, wherein a semiconductor layer, a gate insulating film layer, and a gate electrode layer are stacked in this order from a lower layer, wherein the gate insulating film is formed of a silicon oxide film. At least a dielectric constant of 2
A thin-film semiconductor device comprising a material that is at least twice as high.
有する薄膜半導体装置であって、半導体層、ゲート酸化
膜、ゲート電極の順番で下層から積層され、前記ゲート
絶縁膜がシリコン酸化膜と前記シリコン酸化膜より少な
くとも誘電率が２倍以上高い材料で構成され、前記シリ
コン酸化膜は前記半導体層と接触するような順番で積層
されたことを特徴とした薄膜半導体装置。2. A thin film semiconductor device having a source region, a drain region, and a gate region, wherein a semiconductor layer, a gate oxide film, and a gate electrode are stacked in this order from a lower layer, wherein the gate insulating film is a silicon oxide film and the silicon A thin-film semiconductor device comprising a material having a dielectric constant at least twice as high as that of an oxide film, and wherein the silicon oxide films are stacked in such an order as to be in contact with the semiconductor layer.
有する薄膜半導体装置であって、ゲート電極、ゲート酸
化膜、半導体層の順番で下層から積層され、前記ゲート
絶縁膜がシリコン酸化膜より少なくとも誘電率が２倍以
上高い材料で構成されたことを特徴とした薄膜半導体装
置。3. A thin-film semiconductor device having a source region, a drain region, and a gate region, wherein a gate electrode, a gate oxide film, and a semiconductor layer are stacked in this order from a lower layer, wherein the gate insulating film is at least dielectrically more than a silicon oxide film. A thin-film semiconductor device comprising a material having a ratio twice or more higher.
有する薄膜半導体装置であって、ゲート電極、ゲート酸
化膜、半導体層の順番で下層から積層され、前記ゲート
絶縁膜がシリコン酸化膜と前記シリコン酸化膜より少な
くとも誘電率が２倍以上高い材料で構成され、前記シリ
コン酸化膜は前記半導体層と接触するような順番で積層
されたことを特徴とした薄膜半導体装置。4. A thin-film semiconductor device having a source region, a drain region, and a gate region, wherein a gate electrode, a gate oxide film, and a semiconductor layer are stacked in this order from a lower layer, and the gate insulating film is formed of a silicon oxide film and the silicon layer. A thin-film semiconductor device comprising a material having a dielectric constant at least twice as high as that of an oxide film, and wherein the silicon oxide films are stacked in such an order as to be in contact with the semiconductor layer.
有する薄膜半導体装置の製造方法であって、絶縁性基板
上に絶縁性層を形成する工程、前記絶縁性層上に半導体
層を形成する工程、前記半導体層上にシリコン酸化膜よ
り少なくとも誘電率が２倍以上高い材料を形成する工
程、前記シリコン酸化膜より誘電率が高い材料上にゲー
ト電極を形成する工程、しかる後に前記ゲート電極をマ
スクにして不純物を注入してソース領域およびドレイン
領域を形成する工程、その後層間絶縁膜を形成して、前
記ソース領域およびドレイン領域に対応した位置にコン
タクトホールを形成し、電極を埋め込んでソース電極、
ドレイン電極を形成することを特徴とした薄膜半導体装
置の製造方法。5. A method for manufacturing a thin-film semiconductor device having a source region, a drain region, and a gate region, comprising: forming an insulating layer on an insulating substrate; and forming a semiconductor layer on the insulating layer. Forming a material having a dielectric constant at least twice as high as the silicon oxide film on the semiconductor layer, forming a gate electrode on a material having a dielectric constant higher than the silicon oxide film, and then masking the gate electrode Implanting impurities to form a source region and a drain region, then forming an interlayer insulating film, forming a contact hole at a position corresponding to the source region and the drain region, embedding an electrode, forming a source electrode,
A method for manufacturing a thin film semiconductor device, comprising forming a drain electrode.
有する薄膜半導体装置の製造方法であって、絶縁性基板
上に絶縁性層を形成する工程、前記絶縁性層上に半導体
層を形成する工程、前記半導体層上にシリコン酸化膜と
前記シリコン酸化膜より少なくとも誘電率が２倍以上高
い材料を積層形成する工程、前記シリコン酸化膜より誘
電率が高い材料上にゲート電極を形成する工程、しかる
後に前記ゲート電極をマスクにして不純物を注入してソ
ース領域およびドレイン領域を形成する工程、その後層
間絶縁膜を形成して、前記ソース領域およびドレイン領
域に対応した位置にコンタクトホールを形成し、電極を
埋め込んでソース電極、ドレイン電極を形成することを
特徴とした薄膜半導体装置の製造方法。6. A method for manufacturing a thin-film semiconductor device having a source region, a drain region, and a gate region, wherein: a step of forming an insulating layer on an insulating substrate; and a step of forming a semiconductor layer on the insulating layer. Forming a silicon oxide film and a material having a dielectric constant at least twice higher than that of the silicon oxide film on the semiconductor layer, and forming a gate electrode on a material having a dielectric constant higher than the silicon oxide film. Forming a source region and a drain region by implanting impurities by using the gate electrode as a mask, forming an interlayer insulating film, and forming a contact hole at a position corresponding to the source region and the drain region; And forming a source electrode and a drain electrode by embedding the same.
有する薄膜半導体装置の製造方法であって、絶縁性基板
上に絶縁性層を形成する工程、前記絶縁性層上にゲート
電極を形成する工程、前記ゲート電極上にシリコン酸化
膜より少なくとも誘電率が２倍以上高い材料を形成する
工程、前記シリコン酸化膜より誘電率が高い材料上に半
導体層を形成する工程、しかる後に不純物を注入してソ
ース領域およびドレイン領域を形成する工程、その後層
間絶縁膜を形成して、前記ソース領域およびドレイン領
域に対応した位置にコンタクトホールを形成し、電極を
埋め込んでソース電極、ドレイン電極を形成することを
特徴とした薄膜半導体装置の製造方法。7. A method for manufacturing a thin film semiconductor device having a source region, a drain region, and a gate region, wherein: a step of forming an insulating layer on an insulating substrate; and a step of forming a gate electrode on the insulating layer. Forming a material having a dielectric constant at least twice as high as that of a silicon oxide film on the gate electrode, forming a semiconductor layer on a material having a dielectric constant higher than that of the silicon oxide film, and then implanting impurities. Forming a source region and a drain region, and then forming an interlayer insulating film, forming a contact hole at a position corresponding to the source region and the drain region, and embedding the electrode to form a source electrode and a drain electrode. A method for manufacturing a thin film semiconductor device, characterized by:
有する薄膜半導体装置の製造方法であって、絶縁性基板
上に絶縁性層を形成する工程、前記絶縁性層上にゲート
電極を形成する工程、前記ゲート電極上にシリコン酸化
膜より少なくとも誘電率が２倍以上高い材料とシリコン
酸化膜を積層形成する工程、前記シリコン酸化膜上に半
導体層を形成する工程、しかる後に不純物を注入してソ
ース領域およびドレイン領域を形成する工程、その後層
間絶縁膜を形成して、前記ソース領域およびドレイン領
域に対応した位置にコンタクトホールを形成し、電極を
埋め込んでソース電極、ドレイン電極を形成することを
特徴とした薄膜半導体装置の製造方法。8. A method for manufacturing a thin-film semiconductor device having a source region, a drain region, and a gate region, comprising: forming an insulating layer on an insulating substrate; and forming a gate electrode on the insulating layer. Stacking a silicon oxide film and a material having a dielectric constant at least twice higher than that of the silicon oxide film on the gate electrode, forming a semiconductor layer on the silicon oxide film, and then implanting a source Forming a region and a drain region, thereafter forming an interlayer insulating film, forming a contact hole at a position corresponding to the source region and the drain region, and burying the electrode to form a source electrode and a drain electrode. Of manufacturing a thin film semiconductor device.
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