JP2007220818A - Thin-film transistor and manufacturing method thereof - Google Patents

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Takashi Hirao
孝 平尾
Mamoru Furuta
守 古田
Hiroshi Furuta
寛 古田
Tokiyoshi Matsuda
時宜 松田
Takahiro Hiramatsu
孝浩 平松
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a thin-film transistor in which occurrence of current rate limiting is suppressed by reducing parasitic resistance from source-drain electrodes to a channel, and to provide a manufacturing method thereof. <P>SOLUTION: The thin-film transistor has an oxide semiconductor thin-film layer principally containing a zinc oxide and formed as a channel on a substrate; a gate insulating film for covering at least a predetermined range of the oxide semiconductor thin-film layer; and a gate electrode stacked on the gate insulating film. The oxide semiconductor thin-film layer includes a source-drain region where a range other than a portion immediately below the gate electrode has resistance less than that of a range of the portion immediately below the gate electrode. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は薄膜トランジスタ及びその製法に係り、より詳しくは少なくとも酸化物半導体薄膜層を活性層に有する薄膜トランジスタ（以下、TFTと略）及びその製法に関する。   The present invention relates to a thin film transistor and a manufacturing method thereof, and more particularly to a thin film transistor (hereinafter abbreviated as TFT) having at least an oxide semiconductor thin film layer as an active layer and a manufacturing method thereof.

酸化亜鉛あるいは酸化マグネシウム亜鉛等の酸化物が優れた半導体(活性層)の性質を示すことは古くから知られており、近年薄膜トランジスタ、発光デバイス、透明導電膜等の電子デバイス応用を目指し、これらの化合物を用いた半導体薄膜層の研究開発が活発化している。
酸化亜鉛や酸化マグネシウム亜鉛を半導体薄膜層として用いたTFTは、従来液晶ディスプレイに主に用いられているアモルファスシリコン(a−Si：H)を半導体薄膜層として用いたアモルファスシリコンTFTに比較して電子移動度が大きく、優れたTFT特性を有し、また、室温付近の低温でも多結晶薄膜が得られることで高い移動度が期待できる等の利点もあり、積極的な開発が進められている。 It has been known for a long time that oxides such as zinc oxide or magnesium zinc oxide exhibit excellent semiconductor (active layer) properties.In recent years, with the aim of application to electronic devices such as thin film transistors, light-emitting devices, transparent conductive films, etc. Research and development of semiconductor thin film layers using compounds has been activated.
TFTs using zinc oxide or magnesium zinc oxide as semiconductor thin film layers are electrons compared to amorphous silicon TFTs using amorphous silicon (a-Si: H), which is mainly used in conventional liquid crystal displays, as semiconductor thin film layers. Active development is underway, with advantages such as high mobility, excellent TFT characteristics, and the expectation of high mobility by obtaining a polycrystalline thin film even at low temperatures near room temperature.

酸化亜鉛を酸化物半導体薄膜層として用いたTFT(酸化亜鉛TFT)としては、ボトムゲート型及びトップゲート型の構造が報告されている。   As TFTs (zinc oxide TFTs) using zinc oxide as an oxide semiconductor thin film layer, bottom-gate and top-gate structures have been reported.

ボトムゲート型構造の一例としては、基板上より順にゲート電極およびゲート絶縁膜が形成され、その上面を被覆して酸化亜鉛を主成分とする酸化物半導体薄膜層が形成されている構造が知られている（例えば、下記特許文献１参照）。該構造は、液晶ディスプレイの駆動素子として現在事業化されているボトムゲート型アモルファスシリコンTFTと製造プロセスにおいて類似する。そのため、該構造は、該アモルファスシリコンTFTの製造設備等で比較的容易に作成でき、酸化亜鉛TFTとしても多く用いられている。   An example of a bottom-gate structure is a structure in which a gate electrode and a gate insulating film are formed in order from the substrate, and an oxide semiconductor thin film layer mainly composed of zinc oxide is formed covering the upper surface. (For example, refer to Patent Document 1 below). This structure is similar in manufacturing process to the bottom gate type amorphous silicon TFT currently commercialized as a driving element of a liquid crystal display. Therefore, the structure can be created relatively easily with the production equipment of the amorphous silicon TFT, and is often used as a zinc oxide TFT.

しかしながら、ボトムゲート型の薄膜トランジスタは、構造上、酸化物半導体薄膜層がゲート絶縁膜上に積層されているため、結晶性が不十分な成膜初期の領域を活性層として用いざるを得ず、十分な移動度が得られないという問題点を抱えている。一方、トップゲート型の薄膜トランジスタは、酸化物半導体薄膜層の上部にゲート絶縁膜を設ける構造を有するので、酸化物半導体薄膜層の上部の結晶性の良好な領域を活性層として用いることができるという点でボトムゲート型の薄膜トランジスタより有効である。   However, since the bottom gate type thin film transistor has a structure in which an oxide semiconductor thin film layer is stacked on a gate insulating film, an area of initial film formation with insufficient crystallinity must be used as an active layer, There is a problem that sufficient mobility cannot be obtained. On the other hand, a top-gate thin film transistor has a structure in which a gate insulating film is provided over an oxide semiconductor thin film layer, so that a region with good crystallinity above the oxide semiconductor thin film layer can be used as an active layer. This is more effective than a bottom gate type thin film transistor.

トップゲート型構造の一例としては、図７で示す如く、基板１１上より順に一対のソース・ドレイン電極１２、酸化物半導体薄膜層１３、ゲート絶縁膜１４、ゲート電極１５を積層して形成される構造を例示することができる。
しかしながら、この構造はソース・ドレイン電極１２からチャネルに至るまでの酸化物半導体薄膜層１３が寄生抵抗となり、電流律速が生じるという問題がある。 As an example of the top gate structure, as shown in FIG. 7, a pair of source / drain electrodes 12, an oxide semiconductor thin film layer 13, a gate insulating film 14, and a gate electrode 15 are stacked in this order from the substrate 11. The structure can be exemplified.
However, this structure has a problem that the oxide semiconductor thin film layer 13 extending from the source / drain electrode 12 to the channel becomes a parasitic resistance, and current limiting occurs.

特開２００４−３４９５８３号公報Japanese Patent Laid-Open No. 2004-349583

本発明は、上記問題に鑑みてなされたものであり、ソース・ドレイン電極からチャネルまでの寄生抵抗を減少させ、電流律速の抑制された薄膜トランジスタ及びその製法を提供することを解決課題とする。   The present invention has been made in view of the above problems, and an object of the present invention is to provide a thin film transistor in which parasitic resistance from a source / drain electrode to a channel is reduced and current rate is suppressed, and a method for manufacturing the same.

請求項１に係る発明は、基板上にチャネルとして形成される酸化亜鉛を主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層の少なくとも一定範囲を被覆するゲート絶縁膜と、該ゲート絶縁膜の上に積載されたゲート電極とを有する薄膜トランジスタであって、前記酸化物半導体薄膜層において、該ゲート電極の直下方以外の範囲が、該ゲート電極の直下方の範囲より低抵抗化しているソース・ドレイン領域を含むことを特徴とする薄膜トランジスタに関する。   The invention according to claim 1 includes an oxide semiconductor thin film layer mainly composed of zinc oxide formed as a channel on a substrate, a gate insulating film covering at least a certain range of the oxide semiconductor thin film layer, and the gate A thin film transistor having a gate electrode stacked on an insulating film, wherein a range of the oxide semiconductor thin film layer other than directly below the gate electrode is lower than a range directly below the gate electrode. The present invention relates to a thin film transistor including a source / drain region.

請求項２に係る発明は、前記ソース・ドレイン領域が酸化亜鉛に対してドナーとなるイオンをイオン注入法でドーピングされることにより低抵抗化された領域からなることを特徴とする請求項１記載の薄膜トランジスタに関する。
請求項３に係る発明は、前記イオンがIII族からなるイオンであることを特徴とする請求項２記載の薄膜トランジスタに関する。 The invention according to claim 2 is characterized in that the source / drain region is formed of a region whose resistance is reduced by doping ions serving as donors with respect to zinc oxide by an ion implantation method. The present invention relates to a thin film transistor.
A third aspect of the present invention relates to the thin film transistor according to the second aspect, wherein the ions are ions of group III.

請求項４に係る発明は、前記ゲート絶縁膜と前記ゲート電極が自己整合的に同一形状されていることを特徴とする請求項１乃至３いずれか記載の薄膜トランジスタに関する。   The invention according to claim 4 relates to the thin film transistor according to any one of claims 1 to 3, wherein the gate insulating film and the gate electrode have the same shape in a self-aligning manner.

請求項５に係る発明は、前記ゲート絶縁膜が、前記酸化物半導体薄膜層の少なくとも上側全面を被覆する第一ゲート絶縁膜と、該第一ゲート絶縁膜の上に形成され、且つ前記ゲート電極と自己整合的に同一形状に形成される第二ゲート絶縁膜からなることを特徴とする請求項１乃至３いずれか記載の薄膜トランジスタに関する。
請求項６に係る発明は、前記第一ゲート絶縁膜が前記酸化物半導体薄膜層の上側全面のみを被覆することを特徴とする請求項５記載の薄膜トランジスタに関する。 According to a fifth aspect of the present invention, the gate insulating film is formed on the first gate insulating film, the first gate insulating film covering at least the entire upper surface of the oxide semiconductor thin film layer, and the gate electrode 4. The thin film transistor according to claim 1, comprising a second gate insulating film formed in the same shape in a self-aligned manner.
The invention according to claim 6 relates to the thin film transistor according to claim 5, wherein the first gate insulating film covers only the entire upper surface of the oxide semiconductor thin film layer.

請求項７に係る発明は、基板上にチャネルとして働く酸化亜鉛を主成分とする酸化物半導体薄膜層を形成する工程と、該酸化物半導体薄膜層を被覆してゲート絶縁膜を形成する工程と、該ゲート絶縁膜の上にゲート電極を積載する行程を有する薄膜トランジスタの製法において、前記ゲート電極をマスクとして低抵抗化してソース・ドレイン領域とすることを特徴とする薄膜トランジスタの製法に関する。   The invention according to claim 7 is a step of forming an oxide semiconductor thin film layer mainly composed of zinc oxide serving as a channel on a substrate, and a step of covering the oxide semiconductor thin film layer to form a gate insulating film. The present invention relates to a method of manufacturing a thin film transistor having a process of stacking a gate electrode on the gate insulating film, wherein the resistance is reduced using the gate electrode as a mask to form a source / drain region.

請求項８に係る発明は、前記ソース・ドレイン領域を、酸化亜鉛に対してドナーとなるイオンをイオン注入法でドーピングすることにより低抵抗化して形成することを特徴とする請求項７記載の薄膜トランジスタの製法に関する。
請求項９に係る発明は、前記イオンにIII族からなるイオンを用いることを特徴とする請求項８記載の薄膜トランジスタの製法に関する。 The invention according to claim 8 is characterized in that the source / drain regions are formed by reducing the resistance by doping ions serving as donors with respect to zinc oxide by an ion implantation method. Relates to the manufacturing method.
The invention according to claim 9 relates to a method of manufacturing a thin film transistor according to claim 8, characterized in that a group III ion is used as the ion.

請求項１０に係る発明は、前記ゲート電極をマスクとして前記ゲート絶縁膜をエッチングすることを特徴とする請求項７乃至９いずれか記載の薄膜トランジスタに関する。   The invention according to claim 10 relates to the thin film transistor according to any one of claims 7 to 9, wherein the gate insulating film is etched using the gate electrode as a mask.

請求項１１に係る発明は、前記ゲート絶縁膜が第一ゲート絶縁膜と第二ゲート絶縁膜からなり、前記酸化物半導体薄膜層の少なくとも上側全面を被覆して該第一ゲート絶縁膜を形成し、該第一ゲート絶縁膜の上に第二ゲート絶縁膜を成膜し、該第二ゲート絶縁膜の上に前記ゲート電極を積載し、該ゲート電極をマスクにして該第二ゲート絶縁膜をエッチング処理することを特徴とする請求項７乃至９記載の薄膜トランジスタの製法に関する。
請求項１２に係る発明は、前記酸化物半導体薄膜層と前記第一ゲート絶縁膜を一括してエッチングすることを特徴とする請求項１１記載の薄膜トランジスタの製法に関する。 According to an eleventh aspect of the present invention, the gate insulating film includes a first gate insulating film and a second gate insulating film, and covers the entire upper surface of the oxide semiconductor thin film layer to form the first gate insulating film. A second gate insulating film is formed on the first gate insulating film, the gate electrode is stacked on the second gate insulating film, and the second gate insulating film is formed using the gate electrode as a mask. 10. The method of manufacturing a thin film transistor according to claim 7, wherein an etching process is performed.
The invention according to claim 12 relates to the method of manufacturing a thin film transistor according to claim 11, wherein the oxide semiconductor thin film layer and the first gate insulating film are etched together.

請求項１に係る発明によれば、酸化物半導体薄膜層において、ゲート電極の直下方以外の範囲が、ゲート電極の直下方の範囲より低抵抗化しているソース・ドレイン領域を含むことにより、ソース・ドレイン電極からチャネルまでの寄生抵抗を抑えることができ、電流律速を抑制することができる。加えて、ソース・ドレイン領域がゲート電極の直下方以外の範囲に位置することにより、ソース・ドレイン領域とゲート電極間の寄生容量が低減し、動作速度の向上を図ることができる。   According to the first aspect of the present invention, in the oxide semiconductor thin film layer, the region other than the region directly below the gate electrode includes the source / drain region having a lower resistance than the region directly below the gate electrode. -Parasitic resistance from the drain electrode to the channel can be suppressed, and current rate limiting can be suppressed. In addition, since the source / drain regions are located in a range other than directly below the gate electrode, the parasitic capacitance between the source / drain regions and the gate electrode is reduced, and the operation speed can be improved.

請求項２に係る発明によれば、ソース・ドレイン領域が酸化亜鉛に対してドナーとなるイオンをイオン注入法でドーピングされることで低抵抗化された領域からなることにより、酸化物半導体薄膜層の成膜後、事後的にイオンをドーピングすることができる。そのため、ソース・ドレイン領域を、自己整合、且つ選択的に低抵抗化することができる。
請求項３に係る発明によれば、III族元素からなるイオンをイオン注入法でドーピングすることにより、これらのイオンが酸化亜鉛に対してドナーとなり、効果的に低抵抗化をすることができる。 According to the second aspect of the present invention, the source / drain region is made of a region whose resistance is reduced by doping ions serving as donors with respect to zinc oxide by an ion implantation method. After film formation, ions can be doped afterwards. Therefore, the resistance of the source / drain regions can be reduced by self-alignment and selectively.
According to the invention of claim 3, by doping ions made of group III elements by ion implantation, these ions become donors to zinc oxide, and the resistance can be effectively reduced.

請求項４に係る発明によれば、ゲート絶縁膜とゲート電極が自己整合的に同一形状に形成されていることにより、ソース・ドレイン領域がゲート絶縁膜により被覆されていない構造となり、低抵抗化をゲート絶縁膜を介することなく行うことができる。そのため、イオンをドーピングする際の加圧電圧等を小さくすることができ、酸化亜鉛へのイオンをドーピングすることによるダメージを低減することができる。   According to the invention of claim 4, since the gate insulating film and the gate electrode are formed in the same shape in a self-aligning manner, the source / drain region is not covered with the gate insulating film, and the resistance is reduced. Can be performed without a gate insulating film. Therefore, it is possible to reduce a pressurizing voltage or the like when doping ions, and to reduce damage caused by doping ions into zinc oxide.

請求項５に係る発明によれば、第二ゲート絶縁膜とゲート電極が自己整合的に同一形状に形成されているので、ソース・ドレイン領域となる領域上にはゲート絶縁膜として、第一ゲート絶縁膜のみしか存在せず、第一ゲート絶縁膜を薄膜化することで、イオンをドーピングする際の印加電圧等を小さいものとすることができる。
さらに、ゲート絶縁膜が第一ゲート絶縁膜と第二ゲート絶縁膜からなり、第一ゲート絶縁膜が酸化物半導体薄膜層の上側全面を被覆することにより、第一ゲート絶縁膜がソース・ドレイン領域を保護する役割も果たす。そのため、ソース・ドレイン領域のさらなる抵抗低減を図ることができる。
請求項６に係る発明によれば、第一ゲート絶縁膜が酸化物半導体薄膜層の上側全面のみを被覆する構造をとるため、酸化物半導体薄膜層と第一ゲート絶縁膜の界面特性が良好に維持される。 According to the invention of claim 5, since the second gate insulating film and the gate electrode are formed in the same shape in a self-aligning manner, the first gate is formed as a gate insulating film on the region to be the source / drain region. Only the insulating film exists and the first gate insulating film is thinned, whereby the applied voltage or the like when doping ions can be reduced.
Further, the gate insulating film is composed of the first gate insulating film and the second gate insulating film, and the first gate insulating film covers the entire upper surface of the oxide semiconductor thin film layer, so that the first gate insulating film becomes the source / drain region. Also plays a role to protect. Therefore, the resistance of the source / drain regions can be further reduced.
According to the invention of claim 6, since the first gate insulating film covers only the entire upper surface of the oxide semiconductor thin film layer, the interface characteristics between the oxide semiconductor thin film layer and the first gate insulating film are excellent. Maintained.

請求項７に係る発明によれば、ゲート電極をマスクとして低抵抗化してソース・ドレイン領域とすることにより、ソース・ドレイン電極からチャネルまでの寄生抵抗を抑えることができ、電流律速を抑制することができる。加えて、ソース・ドレイン領域がゲート電極の直下方以外の範囲に位置することとなるので、ソース・ドレイン領域とゲート電極間の寄生容量が低減し、動作速度の向上を図ることができる。   According to the seventh aspect of the present invention, the parasitic resistance from the source / drain electrode to the channel can be suppressed by reducing the resistance by using the gate electrode as a mask to form the source / drain region, and the current rate can be suppressed. Can do. In addition, since the source / drain regions are located in a range other than directly below the gate electrode, the parasitic capacitance between the source / drain regions and the gate electrode is reduced, and the operation speed can be improved.

請求項８に係る発明は、ソース・ドレイン領域を、酸化亜鉛に対してドナーとなるイオンをイオン注入法でドーピングすることにより低抵抗化して形成することにより、酸化物半導体薄膜層成膜後、事後的にイオンをドーピングすることができ、ソース・ドレイン領域を、自己整合、且つ選択的に低抵抗化することができる。
請求項９に係る発明は、ソース・ドレイン領域にドーピングするイオンにIII族からなるイオンを用いることにより、これらのイオンが酸化亜鉛に対してドナーとなり、効果的に低抵抗化をすることができる。 In the invention according to claim 8, the source / drain regions are formed by reducing the resistance by doping ions serving as donors with respect to zinc oxide by an ion implantation method. After that, ions can be doped, and the source / drain regions can be self-aligned and selectively reduced in resistance.
In the invention according to claim 9, by using ions made of group III as ions to be doped in the source / drain regions, these ions become donors to zinc oxide and can effectively reduce the resistance. .

請求項１０に係る発明は、ゲート電極をマスクとしてゲート絶縁膜をエッチングすることにより、ソース・ドレイン領域がゲート絶縁膜により被覆されていない構造となり、低抵抗化をゲート絶縁膜を介することなく行うことができる。そのため、イオンをドーピングする際の加圧電圧等を小さくすることができ、酸化亜鉛へのイオンをドーピングすることによるダメージを低減することができる。   In the invention according to claim 10, by etching the gate insulating film using the gate electrode as a mask, the source / drain regions are not covered with the gate insulating film, and the resistance is reduced without using the gate insulating film. be able to. Therefore, it is possible to reduce a pressurizing voltage or the like when doping ions, and to reduce damage caused by doping ions into zinc oxide.

請求項１１に係る発明は、ゲート電極をマスクにして第二ゲート絶縁膜をエッチング処理する工程からなることにより、ソース・ドレイン領域となる領域上にはゲート絶縁膜として、第一ゲート絶縁膜のみしか存在しなくなる。そのため、第一ゲート絶縁膜を薄膜化することで、イオンをドーピングする際の印加電圧等を小さいものとすることができる。
さらに、第一ゲート絶縁膜が酸化物半導体薄膜層の上側全面を被覆することにより、第二ゲート絶縁膜をエッチングする等の製造工程においてソース・ドレイン領域を保護することができる。そのため、ソース・ドレイン領域のさらなる抵抗低減を図ることができる。
請求項１２に係る発明は、前記酸化物半導体薄膜層と前記第一ゲート絶縁膜を一括してエッチングすることにより、第一ゲート絶縁膜が酸化物半導体薄膜層をレジスト剥離液といった各種溶剤から保護する役割を果たし、酸化物半導体薄膜層とゲート絶縁膜の界面特性が良好に維持される。 The invention according to claim 11 comprises the step of etching the second gate insulating film using the gate electrode as a mask, so that only the first gate insulating film is provided as a gate insulating film on the region to be the source / drain region. It will only exist. Therefore, by reducing the thickness of the first gate insulating film, it is possible to reduce the applied voltage when doping ions.
Furthermore, since the first gate insulating film covers the entire upper surface of the oxide semiconductor thin film layer, the source / drain regions can be protected in a manufacturing process such as etching the second gate insulating film. Therefore, the resistance of the source / drain regions can be further reduced.
According to a twelfth aspect of the present invention, the first gate insulating film protects the oxide semiconductor thin film layer from various solvents such as a resist stripping solution by etching the oxide semiconductor thin film layer and the first gate insulating film together. Therefore, the interface characteristics between the oxide semiconductor thin film layer and the gate insulating film are maintained well.

以下、図面を参照しながら、本発明の薄膜トランジスタの実施形態について説明する。
図１は本発明に係る薄膜トランジスタの第一の実施形態を示す断面図である。 Hereinafter, embodiments of the thin film transistor of the present invention will be described with reference to the drawings.
FIG. 1 is a cross-sectional view showing a first embodiment of a thin film transistor according to the present invention.

本発明の第一の実施形態に係る薄膜トランジスタ１００は、基板１、一対のソース・ドレイン電極２、酸化物半導体薄膜層３、ゲート絶縁膜４、ゲート電極６、層間絶縁膜７、コンタクト部８ａ、一対のソース・ドレイン外部電極２ａ、表示電極９を有しており、図１に示すように、これら各構成を積層して形成されており、通常、スタガ型といわれる。   A thin film transistor 100 according to the first embodiment of the present invention includes a substrate 1, a pair of source / drain electrodes 2, an oxide semiconductor thin film layer 3, a gate insulating film 4, a gate electrode 6, an interlayer insulating film 7, a contact portion 8a, It has a pair of source / drain external electrodes 2a and a display electrode 9, and is formed by laminating these components as shown in FIG. 1, and is usually called a stagger type.

薄膜トランジスタ１００は、図１に示す通り、ガラス（SiO2とAl2O3を主成分とする無アルカリガラス）からなる基板１上に形成される。
基板１の材料は、ガラスに限定されず、プラスチックや金属箔に絶縁体をコーティングしたもの等、絶縁体であれば使用可能である。 As shown in FIG. 1, the thin film transistor 100 is formed on a substrate 1 made of glass (non-alkali glass containing SiO 2 and Al 2 O 3 as main components).
The material of the substrate 1 is not limited to glass, and any material can be used as long as it is an insulator such as a plastic or metal foil coated with an insulator.

基板１上には、一対のソース・ドレイン電極２が積層されている。この一対のソース・ドレイン電極２は、基板１上面に間隙を有して配置されている。
ソース・ドレイン電極２は、例えば、インジウムスズ酸化物(ITO)、n＋ZnO等の導電性酸化物、金属、もしくは前記導電性酸化物により少なくとも一部を被覆された金属により形成される。 A pair of source / drain electrodes 2 are stacked on the substrate 1. The pair of source / drain electrodes 2 are disposed on the upper surface of the substrate 1 with a gap.
The source / drain electrode 2 is formed of, for example, a conductive oxide such as indium tin oxide (ITO) or n + ZnO, a metal, or a metal at least partially covered with the conductive oxide.

酸化物半導体薄膜層３は、一対のソース・ドレイン電極２の電極間にチャネルを形成するように配置されており、酸化亜鉛を主成分とする酸化物半導体から形成されている。ここで、酸化亜鉛を主成分とする酸化物半導体とは、真性の酸化亜鉛の他、Li、Na、N、C等のp型ドーパントおよびB、Al、Ga、In等のn型ドーパントがドーピングされた酸化亜鉛およびMg、Be等がドーピングされた酸化亜鉛を含む。
また、酸化物半導体薄膜層はチャネル領域３１と一対のソース・ドレイン領域３２からなる。チャネル領域３１は酸化物半導体薄膜層３のチャネルとして利用される範囲である。
一対のソース・ドレイン領域３２は酸化物半導体薄膜層３のゲート電極に被覆されない領域に自己整合的に形成されている。このとき、酸化亜鉛に対してドナーとなるイオンがイオン注入法により事後的にドーピングされることで形成されることが好ましい。イオン注入法を用いることにより、自己整合、且つ選択的にイオンをドーピングすることができるからである。ソース・ドレイン領域３２にイオンがドーピングされていることにより、事後的にイオンをドーピングされていないチャネル領域３１より抵抗が低くなる。
当該イオンとしては、III族からなる元素、例えばインジウムイオン、ガリウムイオン、アルミニウムイオン等が挙げられる。
このソース・ドレイン領域３２を設けることにより、ソース・ドレイン電極からチャネルまでの寄生抵抗を抑えることができ、電流律速を抑制することができる。
この酸化物半導体薄膜層３の厚みは、特に限定されないが、例えば約25〜200nmに形成され、好ましくは、50〜100nm程度に形成される。なお、図１において、ソース・ドレイン領域３２は、各ソース・ドレイン電極２上に形成されている部分の厚さが、一対のソース・ドレイン電極２間に形成された部分よりも薄く図示されているが、これは単なる図示の都合であって、実際には、両者の厚さはほぼ同一である。 The oxide semiconductor thin film layer 3 is disposed so as to form a channel between the pair of source / drain electrodes 2, and is formed of an oxide semiconductor containing zinc oxide as a main component. Here, the oxide semiconductor containing zinc oxide as a main component is doped with intrinsic zinc oxide, p-type dopants such as Li, Na, N, and C, and n-type dopants such as B, Al, Ga, and In. And zinc oxide doped with Mg, Be and the like.
The oxide semiconductor thin film layer includes a channel region 31 and a pair of source / drain regions 32. The channel region 31 is a range used as a channel of the oxide semiconductor thin film layer 3.
The pair of source / drain regions 32 is formed in a self-aligned manner in a region not covered with the gate electrode of the oxide semiconductor thin film layer 3. At this time, it is preferable that ions serving as donors with respect to zinc oxide are formed afterwards by ion implantation. This is because ions can be selectively doped in a self-aligned manner by using the ion implantation method. Since the source / drain region 32 is doped with ions, the resistance becomes lower than that of the channel region 31 not doped with ions afterwards.
Examples of the ion include a group III element such as indium ion, gallium ion, and aluminum ion.
By providing the source / drain regions 32, the parasitic resistance from the source / drain electrodes to the channel can be suppressed, and the current rate can be suppressed.
Although the thickness of this oxide semiconductor thin film layer 3 is not specifically limited, For example, it forms in about 25-200 nm, Preferably, it forms in about 50-100 nm. In FIG. 1, the source / drain region 32 is illustrated such that the thickness of the portion formed on each source / drain electrode 2 is thinner than the portion formed between the pair of source / drain electrodes 2. However, this is merely for the convenience of illustration, and in fact, the thicknesses of both are almost the same.

ゲート絶縁膜４は、酸化物半導体薄膜層３のチャネル領域３１の上表面のみを被覆するように形成されている。
ゲート絶縁膜４は、酸化珪素（SiOx）膜、酸窒化珪素（SiON）膜、窒化珪素（SiNx）膜あるいは窒化珪素（SiNx）に酸素もしくは酸素を構成元素に含む化合物を用いて酸素をドーピングした膜により形成される。このゲート絶縁膜４は酸化珪素化合物（SiOx）や酸窒化珪素（SiON）に比較して誘電率の大きい、窒化珪素（SiNx）に酸素あるいは酸素を構成元素として含む化合物、例えば酸化窒素(N2O)、を用いて酸素をドーピングした膜が好ましく用いられる。これにより、誘電率が高く、酸化物半導体薄膜層の保護の観点からも優れた薄膜トランジスタとなる。 The gate insulating film 4 is formed so as to cover only the upper surface of the channel region 31 of the oxide semiconductor thin film layer 3.
The gate insulating film 4 is a silicon oxide (SiOx) film, silicon oxynitride (SiON) film, silicon nitride (SiNx) film, or silicon nitride (SiNx) doped with oxygen using oxygen or a compound containing oxygen as a constituent element. It is formed by a film. The gate insulating film 4 has a dielectric constant larger than that of a silicon oxide compound (SiOx) or silicon oxynitride (SiON), and a compound containing oxygen or oxygen as a constituent element in silicon nitride (SiNx), for example, nitrogen oxide (N 2 A film doped with oxygen using O) is preferably used. Accordingly, the thin film transistor has a high dielectric constant and is excellent from the viewpoint of protecting the oxide semiconductor thin film layer.

ゲート電極６は、ゲート絶縁膜４上に形成されている。このゲート電極６は、薄膜トランジスタに印加するゲート電圧により酸化物半導体薄膜層３中の電子密度を制御する役割を果たすものである。
ゲート電極６はCr、Tiで例示される金属膜からなる。
また、ゲート電極６の両端は、一対のソース・ドレイン領域３２の内側端と膜厚方向に揃った位置に存在する。それにより、ソース・ドレイン領域とゲート電極間に寄生容量が低減し、動作速度を向上させることができる。
また、ゲート電極６の両端部はソース・ドレイン電極の内側端部より内側の位置にあることが好ましい。これにより、ゲート電極６とソース・ドレイン電極２間の寄生容量が低減し、動作速度の低下が抑制される。 The gate electrode 6 is formed on the gate insulating film 4. The gate electrode 6 serves to control the electron density in the oxide semiconductor thin film layer 3 by a gate voltage applied to the thin film transistor.
The gate electrode 6 is made of a metal film exemplified by Cr and Ti.
Further, both ends of the gate electrode 6 are present at positions aligned with the inner ends of the pair of source / drain regions 32 in the film thickness direction. Thereby, parasitic capacitance is reduced between the source / drain regions and the gate electrode, and the operation speed can be improved.
Moreover, it is preferable that both ends of the gate electrode 6 are located at positions inside the inner ends of the source / drain electrodes. As a result, the parasitic capacitance between the gate electrode 6 and the source / drain electrode 2 is reduced, and a decrease in the operation speed is suppressed.

層間絶縁膜７は一対のソース・ドレイン電極２、酸化物半導体薄膜層３、ゲート電極６の表面全面を被覆するように積層されている。   The interlayer insulating film 7 is laminated so as to cover the entire surface of the pair of source / drain electrodes 2, the oxide semiconductor thin film layer 3, and the gate electrode 6.

一対のソース・ドレイン外部電極２ａはコンタクト部８ａを介してそれぞれ対応するソース・ドレイン電極２と接続される。   The pair of source / drain external electrodes 2a are connected to the corresponding source / drain electrodes 2 via the contact portions 8a.

表示電極９は、液晶ディスプレイに用いる液晶に薄膜トランジスタを介して電圧を印加するために形成される。この電極は可視光に対する高い透過率が要求されるため、酸化物導電性薄膜であるインジウムスズ酸化物(ITO)などにより形成される。   The display electrode 9 is formed to apply a voltage to the liquid crystal used in the liquid crystal display via a thin film transistor. Since this electrode requires high transmittance for visible light, it is formed of indium tin oxide (ITO), which is an oxide conductive thin film.

また、図３で示すような第二の実施形態も考えられる。第二の実施形態は、通常、コプラナー型といわれるもので、一対のソース・ドレイン領域３２の上にそれぞれ対応するソース・ドレイン電極２を接続した構造を有している。第二の実施形態のTFT２００の一部は、第一の実施形態のTFTと同様の構造を有し、従って、同じ参照番号を付している。第二の実施形態のTFT２００の場合、一対のソース・ドレイン領域３２は少なくとも上表面だけが低抵抗化していればよい。   A second embodiment as shown in FIG. 3 is also conceivable. The second embodiment is usually called a coplanar type, and has a structure in which corresponding source / drain electrodes 2 are connected to a pair of source / drain regions 32, respectively. A part of the TFT 200 of the second embodiment has a structure similar to that of the TFT of the first embodiment, and therefore has the same reference number. In the case of the TFT 200 of the second embodiment, it is sufficient that at least the upper surface of the pair of source / drain regions 32 has a low resistance.

また、図４で示すような第三の実施形態も考えられる。第三の実施形態に係るTFT３００の一部はTFT１００及びTFT２００と同じ構造を有しており、同じ参照番号を付してある。但し、ゲート絶縁膜４は第一ゲート絶縁膜と第二ゲート絶縁膜からなり、便宜上、第一ゲート絶縁膜４１及び第二ゲート絶縁膜５とする。   A third embodiment as shown in FIG. 4 is also conceivable. A part of the TFT 300 according to the third embodiment has the same structure as the TFT 100 and the TFT 200, and is given the same reference number. However, the gate insulating film 4 includes a first gate insulating film and a second gate insulating film. For convenience, the first gate insulating film 41 and the second gate insulating film 5 are used.

第一ゲート絶縁膜４１は、酸化物半導体薄膜層３の上側全面及び側面を被覆するように形成されている。この第一ゲート絶縁膜４１は、一対のソース・ドレイン領域３２を被覆しているため、第二ゲート絶縁膜をエッチングする等の製造工程におけるエッチング処理などから一対のソース・ドレイン領域３２を保護することができる。そのため、ソース・ドレイン領域のさらなる抵抗低減を図ることができる。   The first gate insulating film 41 is formed so as to cover the entire upper surface and side surfaces of the oxide semiconductor thin film layer 3. Since the first gate insulating film 41 covers the pair of source / drain regions 32, the pair of source / drain regions 32 is protected from an etching process in a manufacturing process such as etching the second gate insulating film. be able to. Therefore, the resistance of the source / drain regions can be further reduced.

第二ゲート絶縁膜５は、第一ゲート絶縁膜４１の上部の一部分を覆うように、ゲート電極６と自己整合的に同一形状で形成される。   The second gate insulating film 5 is formed in the same shape as the gate electrode 6 in a self-aligning manner so as to cover a part of the upper part of the first gate insulating film 41.

第一ゲート絶縁膜４１と第二ゲート絶縁膜５は異なる化合物で形成される。これにより、第一ゲート絶縁膜４１をエッチングせずに、第二ゲート絶縁膜のみをエッチングすることができる。具体的には、第一ゲート絶縁膜４１を酸化珪素（SiOx）膜、第二ゲート絶縁膜５を窒化珪素（SiNx）膜とする構成などが挙げられる。   The first gate insulating film 41 and the second gate insulating film 5 are formed of different compounds. Thereby, only the second gate insulating film can be etched without etching the first gate insulating film 41. Specifically, a configuration in which the first gate insulating film 41 is a silicon oxide (SiOx) film and the second gate insulating film 5 is a silicon nitride (SiNx) film is exemplified.

また、図６で示すような第四の実施形態も考えられる。第四の実施形態に係るTFT４００は、TFT３００の第一ゲート絶縁膜４１が、酸化物半導体薄膜層３の上表面のみを被覆した構造である。従って、TFT３００と同じ参照番号を付している。
TFT４００は、第一ゲート絶縁膜が酸化物半導体薄膜層の上側全面のみを被覆する構造をとる。このような構造をとるために、酸化物半導体薄膜層３と第一ゲート絶縁膜４１が一括してエッチングされることとなり、第一ゲート絶縁膜４１が酸化物半導体薄膜層３をレジスト剥離液といった各種薬液から保護する役割を果たす。そのため、酸化物半導体薄膜層の表面あれを防ぐことができる。なお、好ましくは、酸化物半導体薄膜層３と第一ゲート絶縁膜４１を真空中にて連続的に形成した後、大気中に取り出しエッチングするのがよい。これにより、真空中で形成した酸化物半導体薄膜層３と第一ゲート絶縁膜４１の良好な界面が維持され、TFT特性の向上が期待できるからである。 A fourth embodiment as shown in FIG. 6 is also conceivable. The TFT 400 according to the fourth embodiment has a structure in which the first gate insulating film 41 of the TFT 300 covers only the upper surface of the oxide semiconductor thin film layer 3. Therefore, the same reference numbers as those of the TFT 300 are given.
The TFT 400 has a structure in which the first gate insulating film covers only the entire upper surface of the oxide semiconductor thin film layer. In order to adopt such a structure, the oxide semiconductor thin film layer 3 and the first gate insulating film 41 are collectively etched, and the first gate insulating film 41 forms the oxide semiconductor thin film layer 3 as a resist stripping solution. Plays a role in protecting against various chemicals. Therefore, surface roughness of the oxide semiconductor thin film layer can be prevented. Preferably, the oxide semiconductor thin film layer 3 and the first gate insulating film 41 are continuously formed in vacuum, and then taken out into the atmosphere and etched. Thereby, a good interface between the oxide semiconductor thin film layer 3 formed in vacuum and the first gate insulating film 41 is maintained, and an improvement in TFT characteristics can be expected.

なお、本発明には、ゲート絶縁膜が二層からなり、且つソース・ドレイン領域の上にソース・ドレイン電極を接続した構造（コプラナー型）も当然含まれる。また、ゲート絶縁膜が３層以上からなる構造も当然含まれる。   The present invention naturally includes a structure (coplanar type) in which the gate insulating film is formed of two layers and the source / drain electrodes are connected on the source / drain regions. Further, a structure in which the gate insulating film is composed of three or more layers is naturally included.

本発明の第一の実施形態の薄膜トランジスタ（TFT）の製造方法について、図２に基づいて以下に説明する。   A method of manufacturing the thin film transistor (TFT) according to the first embodiment of the present invention will be described below with reference to FIG.

まず、図２（１）に示される如く、基板１及び一対のソース・ドレイン電極２上の全面に酸化物半導体薄膜層３として酸化亜鉛を主成分とする半導体薄膜、好適には真性酸化亜鉛(ZnO)、を例えば50〜100nm程度の膜厚でマグネトロンスパッタ法にて形成し、パターニングする。その上に酸化亜鉛表面が低抵抗化されない手法および条件でゲート絶縁膜４を形成する。
ゲート絶縁膜４の形成方法の一例として、プラズマ化学気相成長（PCVD）法でSiNxを50〜500nm厚で形成する方法が挙げられる。条件例としては、基板温度250℃でNH3とSiH4の混合ガスをNH3がSiH4の４倍の流量となるように調整して行う条件が例示される。 First, as shown in FIG. 2A, a semiconductor thin film mainly composed of zinc oxide as an oxide semiconductor thin film layer 3 is formed on the entire surface of the substrate 1 and the pair of source / drain electrodes 2, preferably intrinsic zinc oxide ( ZnO) is formed by magnetron sputtering with a film thickness of, for example, about 50 to 100 nm and patterned. A gate insulating film 4 is formed thereon by a technique and conditions that do not reduce the resistance of the zinc oxide surface.
An example of a method for forming the gate insulating film 4 is a method of forming SiNx with a thickness of 50 to 500 nm by plasma enhanced chemical vapor deposition (PCVD). Examples of conditions include conditions performed by adjusting the mixed gas of NH 3 and SiH 4 at a substrate temperature of 250 ° C. so that NH 3 has a flow rate four times that of SiH 4 .

図２（２）に示される如く、ゲート絶縁膜４上にゲート電極６を積載し、ゲート電極６をマスクとして、ゲート絶縁膜４をSF6等のガスを用いてドライエッチングする。 As shown in FIG. 2B, a gate electrode 6 is loaded on the gate insulating film 4, and the gate insulating film 4 is dry-etched using a gas such as SF 6 using the gate electrode 6 as a mask.

図２（３）はゲート絶縁膜４をドライエッチングした後の断面図を示しており、ゲート絶縁膜４とゲート電極６が自己整合的に同一形状に形成されている。また、酸化物半導体薄膜層３は当該処理でエッチングを行わないので、両端部分がゲート絶縁膜４で被覆されておらず露出した構造となる。   FIG. 2 (3) shows a cross-sectional view after the gate insulating film 4 is dry-etched. The gate insulating film 4 and the gate electrode 6 are formed in the same shape in a self-aligning manner. In addition, since the oxide semiconductor thin film layer 3 is not etched by the treatment, both end portions are not covered with the gate insulating film 4 and are exposed.

ゲート絶縁膜４のパターン形成後、図２（４）に示される如く、酸化物半導体薄膜層３の膜厚方向全体において、ゲート電極６をマスクとして露出した一対のソース・ドレイン領域３２に酸化亜鉛に対してドナーとなるイオンをイオン注入法によりドーピングし低抵抗化を行うことが好ましい。イオン注入法を用いることにより、酸化物半導体薄膜層の成膜後、事後的にイオンをドーピングすることができ、自己整合、且つ、選択的にイオンをドーピングすることができるからである。
ドナーとなるイオンとしては、III族からなる元素、例えばインジウムイオン、ガリウムイオン、アルミニウムイオン等が挙げられる。
また、これらのイオンはゲート絶縁膜を介さずにドーピングするため、ドーピング時の加圧電圧を小さくでき、酸化亜鉛へのイオン注入によるダメージを低減することができる。 After the pattern formation of the gate insulating film 4, as shown in FIG. 2 (4), zinc oxide is formed on the pair of source / drain regions 32 exposed using the gate electrode 6 as a mask in the entire film thickness direction of the oxide semiconductor thin film layer 3. On the other hand, it is preferable to reduce the resistance by doping ions serving as donors by an ion implantation method. This is because by using the ion implantation method, ions can be doped after the oxide semiconductor thin film layer is formed, and self-alignment can be selectively performed.
Examples of ions serving as donors include Group III elements such as indium ions, gallium ions, and aluminum ions.
Further, since these ions are doped without going through the gate insulating film, the applied voltage during doping can be reduced, and damage caused by ion implantation into zinc oxide can be reduced.

図２（５）に示す如く、前記基板１、一対のソース・ドレイン電極２、酸化物半導体薄膜層３、ゲート電極６上全面に層間絶縁膜７を形成する。   As shown in FIG. 2 (5), an interlayer insulating film 7 is formed on the entire surface of the substrate 1, the pair of source / drain electrodes 2, the oxide semiconductor thin film layer 3, and the gate electrode 6.

その後、図２（６）に示す如く、フォトリソグラフィー法を用いることにより、一対のソース・ドレイン電極２上にコンタクトホールを開口し、一対のソース・ドレイン外部電極２ａをそれぞれ、コンタクト部８ａを介して、対応する各ソース・ドレイン電極２に接続する。最後に、インジウムスズ酸化物(ITO)等からなる表示電極９を形成することでTFTアレイが完成する。   Thereafter, as shown in FIG. 2 (6), by using a photolithography method, contact holes are opened on the pair of source / drain electrodes 2, and the pair of source / drain external electrodes 2a are respectively connected via the contact portions 8a. To the corresponding source / drain electrodes 2. Finally, the display electrode 9 made of indium tin oxide (ITO) or the like is formed to complete the TFT array.

本発明の第二の実施形態の薄膜トランジスタ（TFT）の製造方法について、以下に説明する（図示せず）。
まず、基板１上の全面に酸化物半導体薄膜層３を形成し、パターニングする。その後、酸化物半導体薄膜層３上にゲート絶縁膜４を被覆して、その上にゲート電極７を積載する。ゲート電極７をマスクとして、ゲート絶縁膜４をエッチングし、酸化物半導体薄膜層３の該エッチング処理で露出した部分を低抵抗化してソース・ドレイン領域３２を形成する。
低抵抗化の方法としては、第一の実施形態と同様に酸化亜鉛に対してドナーとなるイオンをイオン注入法によりドーピングすることで行うことが好ましい。また、第二の実施形態ではソース・ドレイン領域は少なくとも上表面が低抵抗化されていればよい。当該イオンとしてはIII族元素からなるイオン、例えばアルミニウムイオン、インジウムイオン、ガリウムイオンなどが挙げられる。
その後、層間絶縁膜７を形成し、コンタクトホールを開口して、一対のソース・ドレイン電極２をそれぞれに対応するソース・ドレイン領域３２と接続する。最後に表示電極９を形成して、第二の実施形態に係るTFTアレイが完成する。 A method for manufacturing a thin film transistor (TFT) according to the second embodiment of the present invention will be described below (not shown).
First, the oxide semiconductor thin film layer 3 is formed on the entire surface of the substrate 1 and patterned. Thereafter, the gate insulating film 4 is coated on the oxide semiconductor thin film layer 3 and the gate electrode 7 is loaded thereon. Using the gate electrode 7 as a mask, the gate insulating film 4 is etched, and the resistance of the exposed portion of the oxide semiconductor thin film layer 3 is reduced to form the source / drain regions 32.
As a method for reducing the resistance, it is preferable to perform doping by ion implantation with ions serving as donors to zinc oxide as in the first embodiment. In the second embodiment, it is sufficient that at least the upper surface of the source / drain region has a low resistance. Examples of the ion include a group III element ion such as an aluminum ion, an indium ion, and a gallium ion.
Thereafter, an interlayer insulating film 7 is formed, contact holes are opened, and the pair of source / drain electrodes 2 are connected to the corresponding source / drain regions 32. Finally, the display electrode 9 is formed, and the TFT array according to the second embodiment is completed.

次に第三の実施形態に係るTFTの製造方法を説明する。
まず、図５（１）に示す如く、基板１及び一対のソース・ドレイン電極２上の全面に酸化物半導体薄膜層３を被覆し、パターニングする。そして、図５（２）に示す如く、酸化亜鉛が低抵抗化されない手法および条件で第一ゲート絶縁膜４１を形成する。 Next, a method for manufacturing a TFT according to the third embodiment will be described.
First, as shown in FIG. 5A, the entire surface of the substrate 1 and the pair of source / drain electrodes 2 is covered with an oxide semiconductor thin film layer 3 and patterned. Then, as shown in FIG. 5 (2), the first gate insulating film 41 is formed by a technique and conditions that do not reduce the resistance of zinc oxide.

図５（３）に示す如く、第一ゲート絶縁膜４１を被覆するように第二ゲート絶縁膜５を形成する。第二ゲート絶縁膜５上にゲート電極６を積載し、ゲート電極６をマスクとして、第二ゲート絶縁膜５をSF6等のガスを用いてドライエッチングする。第一ゲート絶縁膜４１と第二ゲート絶縁膜５を異なる化合物とすることで、第一ゲート絶縁膜４１をエッチングせずに、第二ゲート絶縁膜５のみをエッチングすることができる。そのため、ソース・ドレイン領域３２上に、第一ゲート絶縁膜４１が存在することとなり、第二ゲート絶縁膜５をエッチングする等の製造工程においてソース・ドレイン領域を保護することができ、ソース・ドレイン領域のさらなる抵抗低減を図ることができる。
具体的には、第一ゲート絶縁膜４１としてSiH4とN2Oガスを用いたプラズマCVD法にて形成したSiO2膜を、第二ゲート絶縁膜として前述のプラズマCVD法にて形成したSiN膜を用いることでエッチング選択性を確保でき、該構造が形成可能である。この場合、各層の膜厚は特に限定されないが、第一ゲート絶縁膜に関しては酸化亜鉛膜厚と同等レベルの50〜100nmとすることで、イオン注入等の加速電圧の上昇を防ぐことが可能となる。 As shown in FIG. 5 (3), the second gate insulating film 5 is formed so as to cover the first gate insulating film 41. The gate electrode 6 is loaded on the second gate insulating film 5, and the second gate insulating film 5 is dry-etched using a gas such as SF 6 using the gate electrode 6 as a mask. By making the first gate insulating film 41 and the second gate insulating film 5 different compounds, only the second gate insulating film 5 can be etched without etching the first gate insulating film 41. Therefore, the first gate insulating film 41 exists on the source / drain region 32, and the source / drain region can be protected in a manufacturing process such as etching the second gate insulating film 5, so that the source / drain region is protected. The resistance of the region can be further reduced.
Specifically, the SiO 2 film formed by the plasma CVD method using SiH 4 and N 2 O gas as the first gate insulating film 41, and the SiN formed by the plasma CVD method as the second gate insulating film. By using a film, etching selectivity can be secured and the structure can be formed. In this case, the thickness of each layer is not particularly limited, but it is possible to prevent the acceleration voltage such as ion implantation from increasing by setting the first gate insulating film to a level equivalent to the zinc oxide film thickness of 50 to 100 nm. Become.

図５（４）は第二ゲート絶縁膜５をドライエッチングした後の断面図を示しており、第二ゲート絶縁膜５とゲート電極６が自己整合的に同一形状に形成されている。   FIG. 5 (4) shows a cross-sectional view after the second gate insulating film 5 is dry-etched. The second gate insulating film 5 and the gate electrode 6 are formed in the same shape in a self-aligning manner.

図５（５）に示される如く、酸化物半導体薄膜層３の膜厚方向全体において、ゲート電極６をマスクとして、それぞれのソース・ドレイン領域３２に酸化亜鉛に対してドナーとなるイオンをイオン注入法によりドーピングし低抵抗化を行うことが好ましい。このとき、該イオンとしては、III族元素からなるイオン、例えば、インジウムイオン、ガリウムイオン、アルミニウムイオン等が挙げられる。
このとき、第一ゲート絶縁膜を酸化物半導体薄膜の膜厚と同等レベルの50〜100nmとすることで、イオン注入法で用いる印加電圧を小さくすることができる。
また、第一ゲート絶縁膜４１が一対のソース・ドレイン領域３２を被覆しているため、第二ゲート絶縁膜５をエッチングするときのソース・ドレイン領域へのダメージを防ぐことができる。そのため、ソース・ドレイン領域のさらなる抵抗低減を図ることができる。 As shown in FIG. 5 (5), ions serving as donors for zinc oxide are ion-implanted in the source / drain regions 32 using the gate electrode 6 as a mask in the entire thickness direction of the oxide semiconductor thin film layer 3. Preferably, the resistance is lowered by doping. In this case, examples of the ions include ions composed of group III elements, such as indium ions, gallium ions, and aluminum ions.
At this time, by setting the first gate insulating film to 50 to 100 nm, which is equivalent to the thickness of the oxide semiconductor thin film, the applied voltage used in the ion implantation method can be reduced.
Further, since the first gate insulating film 41 covers the pair of source / drain regions 32, damage to the source / drain regions when the second gate insulating film 5 is etched can be prevented. Therefore, the resistance of the source / drain regions can be further reduced.

その後、基板１、一対のソース・ドレイン電極２、酸化物半導体薄膜層３、ゲート電極６上全面に層間絶縁膜７を形成する。そして、フォトリソグラフィー法を用いてソース・ドレイン電極２上にコンタクトホールを開口し、一対のソース・ドレイン外部電極２ａをコンタクト部８ａを介して、それぞれに対応するソース・ドレイン電極２に接続する。最後に、インジウムスズ酸化物(ITO)等からなる表示電極９を形成することでTFTアレイが完成する（図４参照）。   Thereafter, an interlayer insulating film 7 is formed on the entire surface of the substrate 1, the pair of source / drain electrodes 2, the oxide semiconductor thin film layer 3, and the gate electrode 6. Then, contact holes are opened on the source / drain electrodes 2 using a photolithography method, and the pair of source / drain external electrodes 2a are connected to the corresponding source / drain electrodes 2 via the contact portions 8a. Finally, a display electrode 9 made of indium tin oxide (ITO) or the like is formed to complete the TFT array (see FIG. 4).

最後に、本発明の第四の実施形態に係るTFT４００の製造方法を説明する（図示せず）。
TFT４００の製造方法は、TFT３００の製造方法において、酸化物半導体薄膜層３をエッチングする際、第一ゲート絶縁膜４１とともに一括して行う。具体的には、基板１及び一対のソース・ドレイン電極２上の全面に酸化物半導体薄膜層３を形成し、パターニングをせずに、第一ゲート絶縁膜４１を形成する。この時、酸化物半導体薄膜層をスパッタリング法を用いて真空中にて形成し、大気開放することなく連続してプラズマCVD法やスパッタリング法を用いてゲート絶縁膜を形成することが望ましい。これにより、酸化物半導体薄膜層３と第一ゲート絶縁膜４１の間に良好な界面が形成され、維持される。その後、該基板を大気中に取り出し、第一ゲート絶縁膜４１上にフォトレジストをコーティングし、パターニングされたフォトレジストを形成して、このフォトレジストをマスクとして、第一ゲート絶縁膜４１及び酸化物半導体薄膜層３を一括してドライエッチングする。 Finally, a manufacturing method of the TFT 400 according to the fourth embodiment of the present invention will be described (not shown).
The manufacturing method of the TFT 400 is performed together with the first gate insulating film 41 when the oxide semiconductor thin film layer 3 is etched in the manufacturing method of the TFT 300. Specifically, the oxide semiconductor thin film layer 3 is formed on the entire surface of the substrate 1 and the pair of source / drain electrodes 2, and the first gate insulating film 41 is formed without patterning. At this time, it is desirable to form the oxide semiconductor thin film layer in a vacuum using a sputtering method, and continuously form a gate insulating film using a plasma CVD method or a sputtering method without opening to the atmosphere. Thereby, a favorable interface is formed and maintained between the oxide semiconductor thin film layer 3 and the first gate insulating film 41. Thereafter, the substrate is taken out into the atmosphere, a photoresist is coated on the first gate insulating film 41, a patterned photoresist is formed, and the first gate insulating film 41 and the oxide are formed using the photoresist as a mask. The semiconductor thin film layer 3 is dry etched at once.

これにより、酸化物半導体薄膜層３と同一形状の第一ゲート絶縁膜４１を有するTFT活性層領域が形成される。第一ゲート絶縁膜４１は、酸化物半導体薄膜層３との界面形成に加えて、活性領域をパターン形成する時の酸化物半導体薄膜層を保護する役目も同時に果たしている。すなわち、活性層パターニング後のフォトレジスト４ａを剥離する場合に使用するレジスト剥離液が酸化物半導体薄膜層３表面に接すると、薄膜表面や結晶粒界をエッチングで荒らしてしまうが、第一ゲート絶縁膜４１が酸化物半導体薄膜層３表面に存在することで、フォトリソグラフィー工程におけるレジスト剥離液といった各種薬液に対する保護膜としての機能を果たし、酸化物半導体薄膜層３の表面あれを防ぐことができる。
また、一対のソース・ドレイン領域３２上に、第一ゲート絶縁膜４１が存在することとなり、第二ゲート絶縁膜５をエッチングする等の製造工程においてソース・ドレイン領域を保護することができる。そのため、ソース・ドレイン領域のさらなる抵抗低減を図ることができる。
以上、本発明の実施形態を説明したが、本発明は上記した実施形態により何ら限定されるものでなく、上記した実施形態以外でも、酸化亜鉛を主成分とする酸化物半導体薄膜層を有する薄膜トランジスタにおいて、低抵抗化したソース・ドレイン領域を有するものは当然含まれる。 As a result, a TFT active layer region having the first gate insulating film 41 having the same shape as the oxide semiconductor thin film layer 3 is formed. In addition to forming an interface with the oxide semiconductor thin film layer 3, the first gate insulating film 41 also plays a role of protecting the oxide semiconductor thin film layer when patterning the active region. That is, if the resist stripping solution used for stripping the photoresist 4a after patterning the active layer contacts the surface of the oxide semiconductor thin film layer 3, the surface of the thin film and the crystal grain boundary are roughened by etching, but the first gate insulation The presence of the film 41 on the surface of the oxide semiconductor thin film layer 3 serves as a protective film against various chemicals such as a resist stripping solution in a photolithography process, and the surface roughness of the oxide semiconductor thin film layer 3 can be prevented.
In addition, the first gate insulating film 41 exists on the pair of source / drain regions 32, and the source / drain regions can be protected in a manufacturing process such as etching the second gate insulating film 5. Therefore, the resistance of the source / drain regions can be further reduced.
As mentioned above, although embodiment of this invention was described, this invention is not limited at all by above-described embodiment, The thin-film transistor which has an oxide semiconductor thin film layer which has zinc oxide as a main component besides above-described embodiment Of course, those having source / drain regions with reduced resistance are included.

以上説明した如く、本発明に係る酸化亜鉛を半導体薄膜層に用いた薄膜トランジスタは、優れた性能を有するものであり、液晶表示装置等の駆動素子として好適に使用可能なものである。   As described above, the thin film transistor using the zinc oxide according to the present invention for the semiconductor thin film layer has excellent performance and can be suitably used as a driving element for a liquid crystal display device or the like.

本発明における薄膜トランジスタ（TFT）の第一実施形態を示す断面図である。It is sectional drawing which shows 1st embodiment of the thin-film transistor (TFT) in this invention. 本発明における薄膜トランジスタ（TFT）の第一の実施形態の製法を経時的に示す断面図であり、下記（１）から（６）よりなる。（１）基板上にソース・ドレイン電極、酸化物半導体薄膜層を形成し、ゲート絶縁膜を被膜した構造の断面図（２）ゲート電極を積載した断面図（３）ゲート絶縁膜をパターニングした構造の断面図（４）低抵抗化した後の断面図（５）層間絶縁膜を被膜した断面図（６）コンタクト部、ソース・ドレイン外部電極、表示電極を形成した構造の断面図It is sectional drawing which shows the manufacturing method of 1st embodiment of the thin-film transistor (TFT) in this invention over time, and consists of following (1) to (6). (1) Cross-sectional view of a structure in which source / drain electrodes and oxide semiconductor thin film layers are formed on a substrate and a gate insulating film is coated (2) Cross-sectional view of a stacked gate electrode (3) Structure in which a gate insulating film is patterned (4) Cross-sectional view after resistance reduction (5) Cross-sectional view coated with interlayer insulating film (6) Cross-sectional view of structure in which contact portion, source / drain external electrode and display electrode are formed 本発明における薄膜トランジスタ（TFT）の第二の実施形態を示す断面図である。It is sectional drawing which shows 2nd embodiment of the thin-film transistor (TFT) in this invention. 本発明における薄膜トランジスタ（TFT）の第三の実施形態を示す断面図である。It is sectional drawing which shows 3rd embodiment of the thin-film transistor (TFT) in this invention. 本発明における薄膜トランジスタ（TFT）の第三の実施形態の製法を経時的に示す断面図であり、下記（１）から（５）よりなる。（１）基板上にソース・ドレイン電極、酸化物半導体薄膜層を形成した構造の断面図（２）第一ゲート絶縁膜を形成した断面図（３）第二ゲート絶縁膜とゲート電極を積層した断面図（４）第二ゲート絶縁膜をパターニングした後の断面図（５）低抵抗化した後の断面図It is sectional drawing which shows temporally the manufacturing method of 3rd embodiment of the thin-film transistor (TFT) in this invention, and consists of following (1)-(5). (1) Cross-sectional view of a structure in which a source / drain electrode and an oxide semiconductor thin film layer are formed on a substrate (2) A cross-sectional view in which a first gate insulating film is formed (3) A second gate insulating film and a gate electrode are laminated Sectional view (4) Sectional view after patterning the second gate insulating film (5) Sectional view after lowering the resistance 本発明における薄膜トランジスタ（TFT）の第四の実施形態を示す断面図である。It is sectional drawing which shows 4th embodiment of the thin-film transistor (TFT) in this invention. アモルファスシリコンを半導体薄膜層として利用した薄膜トランジスタ(TFT)を示す断面図である。It is sectional drawing which shows the thin-film transistor (TFT) using an amorphous silicon as a semiconductor thin film layer.

符号の説明Explanation of symbols

１ 基板
２ ソース・ドレイン電極
３ 酸化物半導体薄膜層
３１ チャネル領域
３２ ソース・ドレイン領域
４ ゲート絶縁膜
４１ 第一ゲート絶縁膜
５ 第二ゲート絶縁膜
６ ゲート電極
１００、２００、３００、４００ 薄膜トランジスタ

DESCRIPTION OF SYMBOLS 1 Substrate 2 Source / drain electrode 3 Oxide semiconductor thin film layer 31 Channel region 32 Source / drain region 4 Gate insulating film 41 First gate insulating film 5 Second gate insulating film 6 Gate electrode 100, 200, 300, 400 Thin film transistor

Claims (12)

基板上にチャネルとして形成される酸化亜鉛を主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層の少なくとも一定範囲を被覆するゲート絶縁膜と、該ゲート絶縁膜の上に積載されたゲート電極とを有する薄膜トランジスタであって、前記酸化物半導体薄膜層において、該ゲート電極の直下方以外の範囲が、該ゲート電極の直下方の範囲より低抵抗化しているソース・ドレイン領域を含むことを特徴とする薄膜トランジスタ。 An oxide semiconductor thin film layer mainly composed of zinc oxide formed as a channel on the substrate, a gate insulating film covering at least a certain range of the oxide semiconductor thin film layer, and the gate insulating film stacked on the gate insulating film A thin film transistor having a gate electrode, wherein the oxide semiconductor thin film layer includes a source / drain region in which a range other than immediately below the gate electrode has a lower resistance than a range immediately below the gate electrode A thin film transistor characterized by the above. 前記ソース・ドレイン領域が酸化亜鉛に対してドナーとなるイオンをイオン注入法でドーピングされることにより低抵抗化された領域からなることを特徴とする請求項１記載の薄膜トランジスタ。 2. The thin film transistor according to claim 1, wherein the source / drain region comprises a region whose resistance is reduced by doping ions serving as donors with respect to zinc oxide by an ion implantation method. 前記イオンがIII族からなるイオンであることを特徴とする請求項２記載の薄膜トランジスタ。 3. The thin film transistor according to claim 2, wherein the ion is a group III ion. 前記ゲート絶縁膜と前記ゲート電極が自己整合的に同一形状されていることを特徴とする請求項１乃至３いずれか記載の薄膜トランジスタ。 4. The thin film transistor according to claim 1, wherein the gate insulating film and the gate electrode have the same shape in a self-aligning manner. 前記ゲート絶縁膜が、前記酸化物半導体薄膜層の少なくとも上側全面を被覆する第一ゲート絶縁膜と、該第一ゲート絶縁膜の上に形成され、且つ前記ゲート電極と自己整合的に同一形状に形成される第二ゲート絶縁膜からなることを特徴とする請求項１乃至３いずれか記載の薄膜トランジスタ。 The gate insulating film is formed on the first gate insulating film so as to cover at least the entire upper surface of the oxide semiconductor thin film layer, and has the same shape as the gate electrode in a self-aligning manner. 4. The thin film transistor according to claim 1, comprising a second gate insulating film to be formed. 前記第一ゲート絶縁膜が前記酸化物半導体薄膜層の上側全面のみを被覆することを特徴とする請求項５記載の薄膜トランジスタ。 6. The thin film transistor according to claim 5, wherein the first gate insulating film covers only the entire upper surface of the oxide semiconductor thin film layer. 基板上にチャネルとして働く酸化亜鉛を主成分とする酸化物半導体薄膜層を形成する工程と、該酸化物半導体薄膜層を被覆してゲート絶縁膜を形成する工程と、該ゲート絶縁膜の上にゲート電極を積載する行程を有する薄膜トランジスタの製法において、前記ゲート電極をマスクとして低抵抗化してソース・ドレイン領域とすることを特徴とする薄膜トランジスタの製法。 A step of forming an oxide semiconductor thin film layer mainly composed of zinc oxide serving as a channel on the substrate; a step of covering the oxide semiconductor thin film layer to form a gate insulating film; and on the gate insulating film A method of manufacturing a thin film transistor having a process of stacking a gate electrode, wherein the resistance is reduced to a source / drain region using the gate electrode as a mask. 前記ソース・ドレイン領域を、酸化亜鉛に対してドナーとなるイオンをイオン注入法でドーピングすることにより低抵抗化して形成することを特徴とする請求項７記載の薄膜トランジスタの製法。 8. The method of manufacturing a thin film transistor according to claim 7, wherein the source / drain regions are formed with low resistance by doping ions serving as donors with respect to zinc oxide by an ion implantation method. 前記イオンにIII族からなるイオンを用いることを特徴とする請求項８記載の薄膜トランジスタの製法。 9. The method for producing a thin film transistor according to claim 8, wherein an ion comprising a group III is used as the ion. 前記ゲート電極をマスクとして前記ゲート絶縁膜をエッチングすることを特徴とする請求項７乃至９いずれか記載の薄膜トランジスタ。 10. The thin film transistor according to claim 7, wherein the gate insulating film is etched using the gate electrode as a mask. 前記ゲート絶縁膜が第一ゲート絶縁膜と第二ゲート絶縁膜からなり、前記酸化物半導体薄膜層の少なくとも上側全面を被覆して該第一ゲート絶縁膜を形成し、該第一ゲート絶縁膜の上に第二ゲート絶縁膜を成膜し、該第二ゲート絶縁膜の上に前記ゲート電極を積載し、該ゲート電極をマスクにして該第二ゲート絶縁膜をエッチング処理することを特徴とする請求項７乃至９記載の薄膜トランジスタの製法。 The gate insulating film is composed of a first gate insulating film and a second gate insulating film, and covers the entire upper surface of the oxide semiconductor thin film layer to form the first gate insulating film. A second gate insulating film is formed thereon, the gate electrode is stacked on the second gate insulating film, and the second gate insulating film is etched using the gate electrode as a mask. A method for producing a thin film transistor according to claim 7. 前記酸化物半導体薄膜層と前記第一ゲート絶縁膜を一括してエッチングすることを特徴とする請求項１１記載の薄膜トランジスタの製法。 12. The method of manufacturing a thin film transistor according to claim 11, wherein the oxide semiconductor thin film layer and the first gate insulating film are etched together.
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