JP2000269792A - Comparator - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a comparator with a highly accurate comparison functions by adding a circuit using a switch and a capacitor to the comparator to allow the added circuit to provide a doubled differential voltage to a sampling capacitor. SOLUTION: This comparator has a circuit configuration, such that either of inputs from an input terminal VIN 1 and a comparison reference voltage input terminal VIN 2 is given to a capacitor C1 or C2 via SWs 1, 2 respectively, the outputs of the SWs 1, 2 are connected via an SW5, a C3 and an SW6, and the other input from the input terminals VIN1 and VIN 2 is given to the capacitor C3 via SWs 4, 5 respectively.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、比較する２つの電
圧が入力される第１、第２の入力手段と、入力された電
圧、及びこの入力された電圧の反転電圧をそれぞれ増幅
して出力する増幅手段とを有するコンパレータに関し、
特に、電圧に対する高精度な比較機能を有するコンパレ
ータに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to first and second input means for inputting two voltages to be compared, an input voltage and an inverted voltage of the input voltage, and outputs the amplified voltage. And a comparator having amplification means
In particular, it relates to a comparator having a highly accurate comparison function for voltage.

【０００２】[0002]

【従来の技術】従来、スイッチドキャパシター回路を用
いたコンパレータは、アナログ入力信号をデジタル信号
に変換するアナログ−デジタル変換器の電圧比較器にお
いて、指定した基準電圧よりもアナログ入力電圧が高い
か、低いかを判定する回路として使用されている。この
コンパレータの基準電圧とアナログ入力電圧との比較に
おいては高精度化が要求されており、これに関する問題
点を解決するためのものがこれまで種々提案されてい
る。2. Description of the Related Art Conventionally, a comparator using a switched capacitor circuit has been used in an analog-to-digital converter for converting an analog input signal into a digital signal. It is used as a circuit for determining whether the temperature is low. In comparison between the reference voltage of the comparator and the analog input voltage, higher precision is required, and various proposals have been made to solve the problems related thereto.

【０００３】従来のコンパレータの一例として、その回
路構成を図５に示す。このコンパレータの回路は、アナ
ログ入力電圧（あるいは基準電圧、ここではアナログ入
力電圧とする）ＶＩＮ１の入力端子および比較基準電圧
（あるいはアナログ入力電圧、ここでは比較基準電圧と
する）ＶＩＮ２の入力端子からの各入力をＳＷ（スイッ
チ回路）１、２を介してそれぞれ容量Ｃ１、Ｃ２に接続
し、各ＳＷ１、２の出力間はＳＷ３を介して接続され、
各容量Ｃ１、Ｃ２からの出力はそれぞれＳＷ７、８を入
出力端に接続したＩＮＶ（インバータ）１、２に入力さ
れ、これらＩＮＶ１、２の出力は、ＩＮＶ１、ＩＮＶ２
の出力端がそれぞれＳＷ９、ＳＷ１０を介してＩＮＶ
２、ＩＮＶ１の入力端に接続されることにより構成され
る正循環回路によって、更に論理電圧レベルまで反転増
幅され、そしてその出力となる論理値は次段のＳＲラッ
チによりラッチされ、コンパレータの動作中にこの論理
値が変化しないようにしている。FIG. 5 shows a circuit configuration of an example of a conventional comparator. The circuit of this comparator includes an input terminal for an analog input voltage (or a reference voltage, here, an analog input voltage) VIN1 and an input terminal for a comparison reference voltage (or an analog input voltage, here, a comparison reference voltage) VIN2. Each input is connected to capacitors C1 and C2 via SW (switch circuit) 1 and 2, respectively, and the output of each SW1 and 2 is connected via SW3,
Outputs from the capacitors C1 and C2 are input to INVs (inverters) 1 and 2 having SW7 and SW8 connected to input / output terminals, respectively. Outputs of these INV1 and INV2 are INV1 and INV2.
Output terminal INV via SW9 and SW10, respectively.
2. A normal circulation circuit constituted by being connected to the input terminal of INV1 further inverts and amplifies to the logic voltage level, and the logic value to be output is latched by the next-stage SR latch, during the operation of the comparator. This logical value is not changed.

【０００４】この回路の動作を図２に示されるタイミン
グチャートを用いて説明する。ＳＷ１、２に入力される
タイミングＣＬＫ１がｈｉｇｈの期間にＳＷ１、ＳＷ２
が閉じ、ｌｏｗの期間に開く。また、ＳＷ１、２に入力
されるタイミングＣＬＫ１と同じタイミングでＳＷ４、
５に入力されるタイミングＣＬＫ２がｈｉｇｈの期間に
ＳＷ４、５が閉じ、ｌｏｗの期間に開く。ＳＷ３に入力
されるタイミングＣＬＫ３がｈｉｇｈの期間にＳＷ３が
閉じ、ｌｏｗの期間に開く。ＳＷ９、１０に入力される
タイミングＣＬＫ４がｈｉｇｈの期間にＳＷ９、１０が
閉じ、ｌｏｗの期間に開く。The operation of this circuit will be described with reference to a timing chart shown in FIG. SW1 and SW2 during the period when the timing CLK1 input to SW1 and SW2 is high.
Closes and opens during low periods. Also, SW4, SW4, and SW4 at the same timing as the timing CLK1 input to SW1, 2.
SW4 and SW5 are closed during the period when the timing CLK2 input to the switch 5 is high, and opened during the period when the timing CLK2 is low. SW3 closes when the timing CLK3 input to SW3 is high, and opens when it is low. The switches SW9 and SW10 are closed while the timing CLK4 input to the switches SW9 and SW10 is high, and opened during the period when the timing CLK4 is low.

【０００５】上記の動作は繰り返し行われるが、この動
作のうちタイミングＣＬＫ２（ＣＬＫ１）がｈｉｇｈの
期間をサンプリングモードとする。このサンプリングモ
ードの期間では、ＳＷ７、ＳＷ８が閉じてＯＮの状態に
あるため、ＳＷ７、ＳＷ８を介してＩＮＶ１、ＩＮＶ２
それぞれの入力と出力が短絡され、ＩＮＶ１、ＩＮＶ２
の動作点電圧ＶX1、ＶX2が出力される。またこの期間に
おいてはＳＷ１、ＳＷ２が閉じてＯＮの状態にあるた
め、比較する二つの電圧であるアナログ入力電圧ＶＩＮ
１と基準比較電圧ＶＩＮ２とを入力するが、このときア
ナログ入力電圧ＶＩＮ１は容量Ｃ１の入力端子に印加さ
れ、基準比較電圧ＶＩＮ２は容量Ｃ２の入力端子に印加
される。従って、容量Ｃ１にはＶＩＮ１とＶX1との差電
圧、容量Ｃ２にはＶＩＮ２とＶX2との差電圧をサンプリ
ングすることとなる。[0005] The above operation is repeatedly performed, and the sampling mode is a period during which the timing CLK2 (CLK1) is high. During this sampling mode period, the switches SW7 and SW8 are closed and are in the ON state, so that the switches INV1 and INV2 are switched via the switches SW7 and SW8.
Each input and output are short-circuited, INV1, INV2
Operating point voltages VX1 and VX2 are output. In this period, since the switches SW1 and SW2 are closed and in the ON state, the analog input voltage VIN, which is two voltages to be compared, is used.
1 and the reference comparison voltage VIN2 are input. At this time, the analog input voltage VIN1 is applied to the input terminal of the capacitor C1, and the reference comparison voltage VIN2 is applied to the input terminal of the capacitor C2. Therefore, the difference voltage between VIN1 and VX1 is sampled for the capacitor C1, and the difference voltage between VIN2 and VX2 is sampled for the capacitor C2.

【０００６】次に、ＳＷ７、８（ＳＷ１、２）に入力さ
れるタイミングＣＬＫ２（ＣＬＫ１）がｌｏｗとなり、
ＳＷ３に入力されるタイミングＣＬＫ３がｈｉｇｈとな
った期間を増幅モードとする。この増幅モードの期間で
は、サンプリングモードでＯＮの状態にあったＳＷ４、
５及びＳＷ１、２が開いてＯＦＦの状態となり、ＳＷ３
が閉じてＯＮの状態となるため、容量Ｃ１、Ｃ２のＶＩ
Ｎの入力端子側を短絡し、容量Ｃ１、Ｃ２に蓄えられた
電荷を再分配する。そして、この時、容量Ｃ１、Ｃ２の
ＩＮＶ１、２の出力端子側に生ずる電位変動をＩＮＶ
１、２の入力とする。Next, the timing CLK2 (CLK1) input to SW7, 8 (SW1, 2) becomes low,
The period in which the timing CLK3 input to SW3 is high is defined as the amplification mode. During the period of the amplification mode, SW4 which was ON in the sampling mode,
5 and SW1 and 2 are opened and turned off, and SW3
Are closed and turned on, the VI of the capacitors C1 and C2
The input terminal of N is short-circuited, and the charge stored in the capacitors C1 and C2 is redistributed. At this time, the potential fluctuation occurring on the output terminal side of INV1 and INV2 of the capacitors C1 and C2 is determined by INV
1 and 2 are input.

【０００７】このため、例えば、ＶＩＮ１＞ＶＩＮ２で
あったとすると、容量Ｃ１のＩＮＶ１側の端子の電位が
下がり、逆に容量Ｃ２のＩＮＶ２側端子の電位が上がる
ため、ＩＮＶ１の出力電位が上がりＩＮＶ２の出力電位
が下がる。For this reason, if, for example, VIN1> VIN2, the potential of the INV1 side terminal of the capacitor C1 drops, and conversely, the potential of the INV2 side terminal of the capacitor C2 rises, so that the output potential of the INV1 rises. Output potential drops.

【０００８】その後、ＳＷ９、１０に入力されるタイミ
ングＣＬＫ４がｈｉｇｈとなるが、この期間において
は、ＳＷ９、１０は閉じてＯＮの状態となり、ＩＮＶ１
の出力端子をＩＮＶ２の入力端子に、ＩＮＶ２の出力端
子をＩＮＶ２の入力端子に接続することで、ＩＮＶ１と
ＩＮＶ２で正帰還回路を構成する。この結果ＩＮＶ１と
ＩＮＶ２の出力電圧に正帰還がかかり、ＩＮＶ１、２の
出力電圧を急速に増幅させる。Thereafter, the timing CLK4 input to the switches SW9 and SW10 becomes high. During this period, the switches SW9 and SW10 are closed and turned on, and the INV1 is turned on.
By connecting the output terminal of INV2 to the input terminal of INV2 and the output terminal of INV2 to the input terminal of INV2, a positive feedback circuit is formed by INV1 and INV2. As a result, positive feedback is applied to the output voltages of INV1 and INV2, and the output voltages of INV1 and INV2 are rapidly amplified.

【０００９】ＩＮＶ１とＩＮＶ２で成る正帰還回路で増
幅されたＩＮＶ１、２からの出力電圧は、次段のＩＮＶ
３、４によって論理電圧レベルまで反転増幅され、その
出力となる論理値を次段のＳＲラッチによりラッチし、
コンパレータの動作中にコンパレータの出力値が変化し
ないようにしている。The output voltages from INV1 and INV2 amplified by the positive feedback circuit composed of INV1 and INV2 are supplied to the next stage INV.
The logic value is inverted and amplified up to the logic voltage level by 3 and 4, and the output logic value is latched by the next-stage SR latch,
The output value of the comparator does not change during the operation of the comparator.

【００１０】上記の従来のコンパレータは、基準電圧と
アナログ入力電圧との比較において、コンパレータに供
給される電源電圧のノイズ等による変動を起因としたイ
ンバータの動作点電圧の変動によって生じる問題点を解
決することができるとしている。The above-mentioned conventional comparator solves a problem caused by a change in the operating point voltage of the inverter caused by a change in the power supply voltage supplied to the comparator due to noise or the like in the comparison between the reference voltage and the analog input voltage. I can do that.

【００１１】それは、ＩＮＶ１、ＩＮＶ２とで成る正帰
還回路がＩＮＶ１、ＩＮＶ２の出力電圧を十分大きく増
幅させることにより、電源電圧のノイズ等によって生じ
たサンプリングモード時における動作点電圧に対するそ
の他の期間の動作点電圧の変動が、アナログ入力電圧と
比較基準電圧の差電圧より大きくなった時にも、ＩＮＶ
１の出力電圧とＩＮＶ２の出力電圧の上下関係は変化す
ることはなく、ＩＮＶ１、２で構成される正帰還回路の
出力が反転することはないといった理由からである。The positive feedback circuit composed of INV1 and INV2 amplifies the output voltages of INV1 and INV2 sufficiently large, so that the operation of the operating point voltage in the other period with respect to the operating point voltage in the sampling mode caused by noise of the power supply voltage or the like. Even when the fluctuation of the point voltage becomes larger than the difference voltage between the analog input voltage and the comparison reference voltage, INV
This is because the vertical relationship between the output voltage of INV2 and the output voltage of INV2 does not change, and the output of the positive feedback circuit composed of INV1 and INV2 does not reverse.

【００１２】[0012]

【発明が解決しようとする課題】しかしながら、コンパ
レータにおける基準電圧とアナログ入力電圧との比較精
度に関する問題点は他にもあり、コンパレータ内のイン
バータアンプやスイッチ回路はゲート容量や寄生容量を
もっており、通常、コンデンサにおけるサンプリング容
量と比較して十分小さい値に設定するが、やはりそのゲ
ート容量や寄生容量の影響を受け、インバータアンプの
ゲートに伝わる電位差が小さくなってしまう。However, there is another problem concerning the comparison accuracy between the reference voltage and the analog input voltage in the comparator. The inverter amplifier and the switch circuit in the comparator have a gate capacitance and a parasitic capacitance. Although the value is set to a value sufficiently smaller than the sampling capacitance of the capacitor, the potential difference transmitted to the gate of the inverter amplifier becomes small due to the influence of the gate capacitance and the parasitic capacitance.

【００１３】図３に示す入力端子から入力された電圧Ｖ
ＩＮの電圧の変化をΔＶＩＮとし、そのときの出力端子
から出力されるＶＯＵＴの変化をΔＶＯＵＴとすると、 ΔＶＯＵＴ＝ＣＩＮ／（ＣＩＮ＋ＣＯＵＴ）×ΔＶＩＮ となり、ゲート容量等の寄生容量の影響により、ＣＯＵ
Ｔをいくら小さくしても従来の回路では、 ΔＶＯＵＴ＜入力差電圧（＝ΔＶＩＮ） となってしまう。The voltage V input from the input terminal shown in FIG.
If the change in the voltage of IN is ΔVIN and the change in VOUT output from the output terminal at that time is ΔVOUT, then ΔVOUT = CIN / (CIN + COUT) × ΔVIN, and COU is affected by the parasitic capacitance such as the gate capacitance.
No matter how small T is, in the conventional circuit, ΔVOUT <input differential voltage (= ΔVIN).

【００１４】上記の従来のチョッパ型コンパレータを用
いて説明すると、先ず、サンプリングモードにおいて、
ＳＷ７を閉じてＯＮの状態となり、ＩＮＶ１の出力端子
と入力端子を短絡させることにより得られたＩＮＶ１の
動作点電圧ＶX1と、ＳＷ１を閉じてＯＮとし、容量Ｃ１
の入力端子側に印加されたＶＩＮ１との差電圧ＶＩＮ１
−ＶX1がＣ１にサンプリングされ、Ｃ１に蓄えられる電
荷をＱ１とすると、 Ｑ１＝（ＶＩＮ１−ＶX1) Ｃ１ となる。A description will be given using the above-mentioned conventional chopper type comparator. First, in the sampling mode,
SW7 is closed to be in an ON state, the operating point voltage VX1 of INV1 obtained by short-circuiting the output terminal and the input terminal of INV1, the operating point voltage VX1 of INV1 is closed, and SW1 is closed to be turned ON.
Difference voltage VIN1 from VIN1 applied to the input terminal side of
−VX1 is sampled by C1, and if the charge stored in C1 is Q1, then Q1 = (VIN1−VX1) C1.

【００１５】同時に、一方ではサンプリングモードにお
いて、ＳＷ８を閉じてＯＮとなり、ＩＮＶ２の出力端子
と入力端子を短絡させることにより得られたＩＮＶ２の
動作点電圧ＶX2と、ＳＷ２を閉じてＯＮとし、容量Ｃ２
の入力端子側に印加されたＶＩＮ２との差電圧ＶＩＮ２
−ＶX2がＣ２にサンプリングされ、Ｃ２に蓄えられる電
荷をＱ２とすると、 Ｑ２＝（ＶＩＮ２−ＶX2) Ｃ２ となる。At the same time, on the other hand, in the sampling mode, SW8 is closed and turned on, the operating point voltage VX2 of INV2 obtained by short-circuiting the output terminal and the input terminal of INV2, and SW2 is closed and turned on, and the capacitance C2
Difference voltage VIN2 from VIN2 applied to the input terminal side of
−VX2 is sampled by C2, and if the charge stored in C2 is Q2, then Q2 = (VIN2−VX2) C2.

【００１６】次に、増幅モードの期間において、ＳＷ
１、ＳＷ２は開いてＯＦＦの状態となり、ＳＷ３は閉じ
てＯＮの状態となることより、サンプリングモード期間
中にＣ１、Ｃ２に蓄えられた電荷Ｑ１、Ｑ２は再分配さ
れる。再分配された後においてＣ１、Ｃ２に蓄えられた
電荷をＱとすると、 Ｑ＝Ｑ１−Ｑ２ 従ってインバータ１、２の入力端子間にかかる電圧Ｖ
は、Ｃ１＝Ｃ２＝Ｃとすると、 Ｑ＝Ｃ（（ＶＩＮ１−ＶX1）−（ＶＩＮ２−ＶX2）） Ｖ＝（ＶＩＮ１−ＶX1）−（ＶＩＮ２−ＶX2） ここで、実際にはインバータ１、２を同じ形状としても
製造ばらつき等の影響を受けるので、動作点電圧は厳密
には等しくないが、便宜上等しいものとすると、ＶX1＝
ＶX2より、 Ｖ＝ＶＩＮ１−ＶＩＮ２ となる。Next, during the amplification mode, SW
1, SW2 is opened and turned off, and SW3 is closed and turned on, so that the charges Q1 and Q2 stored in C1 and C2 during the sampling mode period are redistributed. Assuming that the charge stored in C1 and C2 after the redistribution is Q, Q = Q1−Q2. Therefore, the voltage V applied between the input terminals of the inverters 1 and 2
Where C1 = C2 = C, Q = C ((VIN1-VX1)-(VIN2-VX2)) V = (VIN1-VX1)-(VIN2-VX2) Here, the inverters 1 and 2 are actually connected. Although the same shape is affected by manufacturing variations, etc., the operating point voltages are not exactly equal, but if they are equal for convenience, VX1 =
From VX2, V = VIN1-VIN2.

【００１７】増幅モードの期間にインバータアンプＩＮ
Ｖ１、ＩＮＶ２の入力端子間ＶX1、ＶX2にかかる差電圧
は理想では（ＶＩＮ１−ＶＩＮ２）であるが、実際の回
路では、インバータのゲート容量やＳＷの寄生容量など
に電荷を分配してしまうので、差電圧としては、 差電圧＜（ＶＩＮ１ーＶＩＮ２） となってしまい、コンパレータの精度の悪化を招く。During the amplification mode, the inverter amplifier IN
The difference voltage applied between VX1 and VX2 between the input terminals of V1 and INV2 is ideally (VIN1−VIN2), but in an actual circuit, charge is distributed to the gate capacitance of the inverter and the parasitic capacitance of SW. As the difference voltage, the difference voltage is smaller than (VIN1−VIN2), and the accuracy of the comparator is deteriorated.

【００１８】本発明は、上記の問題点に鑑みてなされた
ものであり、スイッチと容量を用いた回路を追加するこ
とにより、この追加した回路でＩＮＶ１、２の入力端子
間にかかる電圧を実際の差電圧の２倍とすることから、
二つのインバータに入力される差電圧が実デバイスに於
ける寄生容量の影響により実差電圧以下となることから
生じる比較機能における精度の悪化を避け、さらに高精
度な比較機能をもつコンパレータを提供することを目的
とする。The present invention has been made in view of the above problems, and by adding a circuit using a switch and a capacitor, the voltage applied between the input terminals of INV1 and INV2 can be actually reduced by the added circuit. Is twice the difference voltage of
To provide a comparator having a more accurate comparison function by avoiding deterioration of accuracy in the comparison function caused by the difference voltage input to the two inverters being less than the actual difference voltage due to the influence of the parasitic capacitance in the actual device. The purpose is to:

【００１９】[0019]

【課題を解決するための手段】かかる目的を達成するた
めに、本発明における請求項１記載の発明は、比較する
２つの電圧が入力される第１、第２の入力手段と、入力
された電圧、及び該入力された電圧の反転電圧をそれぞ
れ増幅して出力する増幅手段とを有するコンパレータに
おいて、第１の入力手段から入力された電圧と第２の入
力手段から入力された電圧との差電圧を２倍にした電圧
を前記増幅手段に出力する手段を有することを特徴とし
ている。In order to achieve the above object, according to the first aspect of the present invention, there are provided first and second input means for inputting two voltages to be compared, In a comparator having a voltage and an amplifying means for amplifying and outputting an inverted voltage of the input voltage, a difference between a voltage input from the first input means and a voltage input from the second input means is provided. It is characterized by having means for outputting a voltage doubled to the amplifying means.

【００２０】請求項２記載の発明は、請求項１記載の発
明において、増幅手段へ電圧を出力する手段は、第１の
入力手段の入力端子に接続され、増幅手段が動作可能と
なる動作点電圧と第１の入力手段で入力した電圧との差
電圧をサンプリングする第１の容量と、第２の入力手段
の入力端子に接続され、動作点電圧と第２の入力手段で
入力した電圧との差電圧をサンプリングする第２の容量
と、両端が第１、第２の入力手段の入力端子に接続さ
れ、第１の入力手段で入力した電圧と第２の入力手段で
入力した電圧との差電圧をサンプリングする第３の容量
とを有し、第１、第２、第３の容量を短絡したとき、第
１の容量の増幅手段側の端子と第２の容量の増幅手段側
の端子間に第１の入力手段で入力した電圧と第２の入力
手段で入力した電圧との差電圧を２倍にした電圧が現れ
ることを特徴としている。According to a second aspect of the present invention, in the first aspect, the means for outputting a voltage to the amplifying means is connected to an input terminal of the first input means, and the operating point at which the amplifying means becomes operable. A first capacitor for sampling a voltage difference between the voltage and the voltage input by the first input means, an operating point voltage connected to the input terminal of the second input means, and a voltage input by the second input means; And a second capacitor for sampling the difference voltage between the first input means and the second input means, both ends of which are connected to the input terminals of the first and second input means. A third capacitor for sampling the differential voltage, wherein when the first, second, and third capacitors are short-circuited, a terminal on the amplifier side of the first capacitor and a terminal on the amplifier side of the second capacitor Between the voltage input by the first input means and the voltage input by the second input means It is characterized in that appears voltage doubling the differential voltage.

【００２１】請求項３記載の発明は、請求項２記載の発
明において、増幅手段へ電圧を出力する手段は、第１の
入力手段と第１の容量とを接続し、第１の入力手段から
第１の容量への入力をＯＮ／ＯＦＦする第１のスイッチ
回路と、第２の入力手段と第２の容量とを接続し、第２
の入力手段から第２の容量への入力をＯＮ／ＯＦＦする
第２のスイッチ回路と、第１の入力手段と第３の容量の
一端とを接続し、第１の入力手段からの入力をＯＮ／Ｏ
ＦＦする第３のスイッチ回路と、第２の入力手段と第３
の容量の他端とを接続し、第２の入力手段からの入力を
ＯＮ／ＯＦＦする第４のスイッチ回路と、第１のスイッ
チ回路の出力端と第４のスイッチ回路の出力端とを接続
し、第１の容量と第３の容量との短絡をＯＮ／ＯＦＦす
る第５のスイッチ回路と、第２のスイッチ回路の出力端
と第３のスイッチ回路の出力端とを接続し、第２の容量
と第３の容量との短絡をＯＮ／ＯＦＦする第６のスイッ
チ回路とを有し、第１、第２、第３、第４、第５、第６
のスイッチ回路が所定のタイミングで動作することによ
り、第１の容量の増幅手段側と第２の容量の増幅手段間
に第１の入力手段で入力した電圧と第２の入力手段で入
力した電圧との差電圧を２倍にした電圧が現れることを
特徴としている。According to a third aspect of the present invention, in the second aspect of the invention, the means for outputting a voltage to the amplifying means connects the first input means and the first capacitor, and outputs the voltage from the first input means. A first switch circuit for turning on / off an input to the first capacitor, a second input means and a second capacitor connected to each other,
A second switch circuit for turning on / off an input from the input means to the second capacitor is connected to one end of the first input means and one end of the third capacity, and the input from the first input means is turned on. / O
A third switch circuit for performing FF, a second input means, and a third switch circuit;
And a fourth switch circuit for turning on / off the input from the second input means, and an output terminal of the first switch circuit and an output terminal of the fourth switch circuit. Connecting a fifth switch circuit for turning on / off a short circuit between the first capacitor and the third capacitor to an output terminal of the second switch circuit and an output terminal of the third switch circuit; And a sixth switch circuit for turning on / off a short circuit between the first and second capacitors and the first, second, third, fourth, fifth and sixth switches.
Is operated at a predetermined timing, so that the voltage input by the first input means and the voltage input by the second input means between the amplifier means of the first capacitor and the amplifier means of the second capacitor. Is characterized by the appearance of a voltage that is twice the difference voltage with respect to.

【００２２】請求項４記載の発明は、請求項３記載の発
明において、第１、第２、第３、第４、第５、第６のス
イッチ回路が動作する所定のタイミングは、先ず、第
１、第２、第３、第４のスイッチ回路をＯＮの状態と
し、そして、第１、第２、第３、第４のスイッチ回路を
ＯＮの状態からＯＦＦの状態にした後、第５、第６のス
イッチ回路をＯＮの状態にすることを特徴としている。According to a fourth aspect of the present invention, in the third aspect of the invention, the predetermined timing at which the first, second, third, fourth, fifth, and sixth switch circuits operate is determined by first After the first, second, third, and fourth switch circuits are turned on, and the first, second, third, and fourth switch circuits are turned off from the on state, the fifth, The sixth switch circuit is turned on.

【００２３】請求項５記載の発明は、請求項２から４の
いずれか１項に記載の発明において、増幅手段は、第
１、第２の容量にそれぞれ接続される第１、第２のイン
バータを有し、第１のインバータの出力端子を第２のイ
ンバータの入力端子に接続し、第２のインバータの出力
端子を第１のインバータの入力端子に接続することによ
り構成される正帰還回路を有することを特徴としてい
る。According to a fifth aspect of the present invention, in the invention according to any one of the second to fourth aspects, the amplifying means includes first and second inverters respectively connected to the first and second capacitors. And a positive feedback circuit configured by connecting the output terminal of the first inverter to the input terminal of the second inverter, and connecting the output terminal of the second inverter to the input terminal of the first inverter. It is characterized by having.

【００２４】請求項６記載の発明は、請求項５記載の発
明において、増幅手段は、第１のインバータの出力端子
と第２のインバータの入力端子とを接続する第９のスイ
ッチ回路と、第２のインバータの出力端子と第１のイン
バータの入力端子とを接続する第１０のスイッチ回路と
を有し、第９、第１０のスイッチ回路が、所定のタイミ
ングで動作することにより前記正帰還回路による正帰還
動作のＯＮ／ＯＦＦすることを特徴としている。According to a sixth aspect of the present invention, in the fifth aspect of the invention, the amplifying means includes a ninth switch circuit for connecting an output terminal of the first inverter and an input terminal of the second inverter, And a tenth switch circuit for connecting an output terminal of the second inverter and an input terminal of the first inverter, wherein the ninth and tenth switch circuits operate at a predetermined timing, so that the positive feedback circuit Is turned on / off for the positive feedback operation.

【００２５】請求項７記載の発明は、請求項６記載の発
明において、第９、第１０のスイッチ回路が動作する所
定のタイミングは、第５、第６のスイッチ回路がＯＮの
状態となった後、第９、第１０のスイッチ回路が共にＯ
Ｎの状態となることを特徴としている。According to a seventh aspect of the present invention, in the sixth aspect of the invention, at the predetermined timing at which the ninth and tenth switch circuits operate, the fifth and sixth switch circuits are turned on. Thereafter, the ninth and tenth switch circuits are both turned on.
N state.

【００２６】請求項８記載の発明は、請求項１から７の
いずれか１項に記載の発明において、増幅手段は、第１
のインバータの出力端子と入力端子とを接続し、該接続
された出力端子と入力端子との短絡をＯＮ／ＯＦＦする
第７のスイッチ回路と、第２のインバータの出力端子と
入力端子とを接続し、該接続された出力端子と入力端子
との短絡をＯＮ／ＯＦＦする第８のスイッチ回路とを有
し、第７、第８のスイッチ回路が、所定のタイミングで
動作することにより動作点電圧を得ることを特徴として
いる。[0026] According to an eighth aspect of the present invention, in the first aspect of the present invention, the amplifying means comprises:
The seventh switch circuit for connecting the output terminal and the input terminal of the second inverter to ON / OFF the short circuit between the connected output terminal and the input terminal, and the output terminal and the input terminal of the second inverter And an eighth switch circuit for turning on / off the short circuit between the connected output terminal and the input terminal. The seventh and eighth switch circuits operate at a predetermined timing, so that the operating point voltage is increased. It is characterized by obtaining.

【００２７】請求項９記載の発明は、請求項８記載の発
明において、第７、第８のスイッチ回路が動作する所定
のタイミングは、第１、第２、第３、第４のスイッチ回
路におけるＯＮ／ＯＦＦの動作のタイミングと同時に、
第７、第８のスイッチ回路が共にＯＮ／ＯＦＦすること
を特徴としている。According to a ninth aspect of the present invention, in the invention of the eighth aspect, the predetermined timing at which the seventh and eighth switch circuits operate is determined by the first, second, third, and fourth switch circuits. At the same time as ON / OFF operation timing,
The seventh and eighth switch circuits are both turned on / off.

【００２８】請求項１０記載の発明は、請求項５から９
のいずれか１項に記載の発明において、正帰還回路から
の出力となる第１のインバータから出力を論理電圧レベ
ルまで増幅させる第３のインバータと、正帰還回路から
の出力となる第２のインバータから出力を論理電圧レベ
ルまで増幅させる第４のインバータとを有することを特
徴としている。The invention according to claim 10 is the invention according to claims 5 to 9
In the invention described in any one of the above, a third inverter that amplifies the output from the first inverter that is an output from the positive feedback circuit to a logic voltage level, and a second inverter that is an output from the positive feedback circuit And a fourth inverter for amplifying the output to a logic voltage level.

【００２９】請求項１１記載の発明は、請求項１０記載
の発明において、第３、第４のインバータからの出力を
ラッチするＮＡＮＤゲートで構成されるＳＲラッチを有
することを特徴としている。An eleventh aspect of the present invention is characterized in that, in the tenth aspect of the present invention, there is provided an SR latch composed of a NAND gate for latching outputs from the third and fourth inverters.

【００３０】[0030]

【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照しながら詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the accompanying drawings.

【００３１】図１は、本発明によるコンパレータの実施
の形態における構成例を示す回路図である。図１によれ
ば、本発明によるコンパレータの回路は、アナログ入力
電圧（あるいは基準電圧、ここではアナログ入力電圧と
する）ＶＩＮ１の入力端子および比較基準電圧（あるい
はアナログ入力電圧、ここでは比較基準電圧とする）Ｖ
ＩＮ２の入力端子からの一方の各入力をそれぞれＳＷ
（スイッチ回路）１、２を介して容量Ｃ１、Ｃ２に接続
し、各ＳＷ１、２の出力間はＳＷ５、Ｃ３、ＳＷ６を介
して接続され、また、ＶＩＮ１、ＶＩＮ２の入力端子か
らの他方の各入力をそれぞれＳＷ３、ＳＷ４を介して容
量Ｃ３に接続している。FIG. 1 is a circuit diagram showing a configuration example of a comparator according to an embodiment of the present invention. According to FIG. 1, the circuit of the comparator according to the invention comprises an input terminal for the analog input voltage (or reference voltage, here the analog input voltage) VIN1 and a reference voltage (or the analog input voltage, here the reference voltage). Do) V
Connect each one input from the input terminal of IN2 to SW
(Switch circuit) Connected to the capacitors C1 and C2 via the switches 1 and 2, the outputs of the switches SW1 and 2 are connected via the switches SW5, C3 and SW6, and the other of the other terminals from the input terminals of VIN1 and VIN2. The input is connected to the capacitor C3 via SW3 and SW4, respectively.

【００３２】各容量Ｃ１、Ｃ２からの出力はそれぞれＳ
Ｗ７、ＳＷ８を入出力端に接続したＩＮＶ（インバー
タ）１、２に入力されて、このＩＮＶ１、２への入力
は、ＩＮＶ１、２の出力端がそれぞれＳＷ１０、９を介
してＩＮＶ２、１の入力端に接続されることにより構成
される正循環回路によって急速に反転増幅され、これら
ＩＮＶ１、ＩＮＶ２の出力は、ＩＮＶ３、４で更に論理
電圧レベルまで増幅される。その出力となる論理値は次
段のＮＡＮＤゲートで構成されるＳＲラッチによりラッ
チされ、コンパレータの動作中にこの論理値が変化しな
いようにしている。The outputs from the capacitors C1 and C2 are S
W7 and SW8 are input to INVs (inverters) 1 and 2 that are connected to input / output terminals. The inputs to INV1 and INV2 are input terminals of INV2 and INV1 through SW10 and SW9, respectively. The output of INV1 and INV2 is further amplified to a logic voltage level by INV3 and INV2 by the forward circulation circuit constituted by being connected to the end. The output logical value is latched by an SR latch composed of a NAND gate in the next stage so that the logical value does not change during the operation of the comparator.

【００３３】この回路の動作を図２のタイミングチャー
トを用いて説明する。ＳＷ１、ＳＷ２に入力されるタイ
ミングＣＬＫ１がｈｉｇｈの期間にＳＷ１、ＳＷ２、Ｓ
Ｗ３、ＳＷ４が閉じ、ｌｏｗの期間に開く。また、ＳＷ
１、ＳＷ２、ＳＷ３、ＳＷ４に入力されるタイミングＣ
ＬＫ１と同じタイミングでＳＷ７、ＳＷ８に入力される
タイミングＣＬＫ２がｈｉｇｈの期間にＳＷ７、ＳＷ８
が閉じ、ｌｏｗの期間に開く。ＳＷ５、ＳＷ６に入力さ
れるタイミングＣＬＫ３がｈｉｇｈの期間にＳＷ５、Ｓ
Ｗ６が閉じ、ｌｏｗの期間に開く。ＳＷ９、ＳＷ１０に
入力されるタイミングＣＬＫ４がｈｉｇｈの期間にＳＷ
９、ＳＷ１０が閉じ、ｌｏｗの期間に開く。The operation of this circuit will be described with reference to the timing chart of FIG. When the timing CLK1 input to SW1 and SW2 is high, SW1, SW2, S
W3 and SW4 are closed and open during a low period. Also, SW
1, timing C input to SW2, SW3, SW4
When the timing CLK2 input to SW7 and SW8 at the same timing as LK1 is high, SW7 and SW8
Closes and opens during low periods. When the timing CLK3 input to SW5 and SW6 is high, SW5 and S5
W6 closes and opens during the low period. When the timing CLK4 input to SW9 and SW10 is high,
9. SW10 closes and opens during low period.

【００３４】上記の動作は繰り返し行われるが、この動
作のうちタイミングＣＬＫ２（ＣＬＫ１）がｈｉｇｈの
期間をサンプリングモードとする。このサンプリングモ
ードの期間では、ＳＷ７、ＳＷ８が閉じてＯＮの状態に
あるため、ＳＷ７、ＳＷ８を介してＩＮＶ１、ＩＮＶ２
それぞれの入力と出力が短絡され、ＩＮＶ１、ＩＮＶ２
の動作可能となる動作点電圧ＶX1、ＶX2が出力される。
またこの期間においてはＳＷ１、ＳＷ２、ＳＷ３、ＳＷ
４が閉じてＯＮの状態にあるため、比較する二つの電圧
であるアナログ入力電圧ＶＩＮ１と基準比較電圧ＶＩＮ
２とを入力するが、このときアナログ入力電圧ＶＩＮ１
は容量Ｃ１の入力端子に印加され、基準比較電圧ＶＩＮ
２は容量Ｃ２の入力端子に印加される。従って、容量Ｃ
１にはＶＩＮ１とＶX1との差電圧、容量Ｃ２にはＶＩＮ
２とＶX2との差電圧をサンプリングする。The above operation is repeatedly performed. In this operation, the period in which the timing CLK2 (CLK1) is high is set as the sampling mode. During this sampling mode period, the switches SW7 and SW8 are closed and are in the ON state, so that the switches INV1 and INV2 are switched via the switches SW7 and SW8.
Each input and output are short-circuited, INV1, INV2
Are output, the operating point voltages VX1 and VX2 enabling the operation of.
In this period, SW1, SW2, SW3, SW
4 is closed and in the ON state, the analog input voltage VIN1 and the reference comparison voltage VIN, which are two voltages to be compared.
2 at this time. At this time, the analog input voltage VIN1
Is applied to the input terminal of the capacitor C1, and the reference comparison voltage VIN
2 is applied to the input terminal of the capacitor C2. Therefore, the capacitance C
1 is the difference voltage between VIN1 and VX1, and the capacitance C2 is VIN
The difference voltage between 2 and VX2 is sampled.

【００３５】また、本発明では、サンプリングモードの
期間に入力電圧ＶＩＮ１とＶＩＮ２をそれぞれＳＷ３、
ＳＷ４を介してＣ３に印加し、容量Ｃ３にはＶＩＮ１と
ＶＩＮ２との差電圧をサンプリングする。In the present invention, the input voltages VIN1 and VIN2 are changed to SW3 and SW3 during the sampling mode, respectively.
The voltage is applied to C3 via SW4, and the difference voltage between VIN1 and VIN2 is sampled in the capacitor C3.

【００３６】次に、ＳＷ７、８（ＳＷ１、２、３、４）
に入力されるタイミングＣＬＫ２（ＣＬＫ１）がｌｏｗ
となり、ＳＷ５、ＳＷ６に入力されるタイミングＣＬＫ
３がｈｉｇｈとなった期間を増幅モードとする。この増
幅モードの期間では、サンプリングモードでＯＮの状態
にあったＳＷ７、ＳＷ８及びＳＷ１、ＳＷ２、ＳＷ３、
ＳＷ４が開いてＯＦＦの状態となり、ＳＷ５、ＳＷ６が
閉じてＯＮの状態となるため、容量Ｃ１、Ｃ２の入力電
圧端子側と容量Ｃ３を短絡し、容量Ｃ１、Ｃ２、Ｃ３に
蓄えられた電荷を再分配する。そして、この時、容量Ｃ
１、Ｃ２のＩＮＶ１、ＩＮＶ２の入力端子側に生ずる電
位変動をＩＮＶ１、ＩＮＶ２の入力とする。Next, SW7, 8 (SW1, 2, 3, 4)
Timing CLK2 (CLK1) input to the
And the timing CLK input to SW5 and SW6
The period in which 3 becomes high is defined as the amplification mode. During the period of the amplification mode, SW7, SW8 and SW1, SW2, SW3, which were in the ON state in the sampling mode,
Since SW4 is opened and turned off, and SW5 and SW6 are closed and turned on, the input voltage terminals of the capacitors C1 and C2 and the capacitor C3 are short-circuited, and the charges stored in the capacitors C1, C2 and C3 are discharged. Redistribute. Then, at this time, the capacity C
1. A potential change occurring on the input terminal side of INV1 and INV2 of C2 is defined as an input of INV1 and INV2.

【００３７】その後、ＳＷ９、ＳＷ１０に入力されるタ
イミングＣＬＫ４がｈｉｇｈとなるが、この期間におい
ては、ＳＷ９、ＳＷ１０が閉じてＯＮの状態となり、Ｉ
ＮＶ１の出力端子をＩＮＶ２の入力端子に、ＩＮＶ２の
出力端子をＩＮＶ２の入力端子に接続することで、ＩＮ
Ｖ１とＩＮＶ２で正帰還回路を構成する。この結果ＩＮ
Ｖ１とＩＮＶ２の出力電圧に正帰還がかかり、ＩＮＶ
１、２の出力電圧を急速に増幅させる。Thereafter, the timing CLK4 input to SW9 and SW10 becomes high. During this period, SW9 and SW10 are closed and turned on, and
By connecting the output terminal of NV1 to the input terminal of INV2 and the output terminal of INV2 to the input terminal of INV2,
V1 and INV2 form a positive feedback circuit. This result IN
Positive feedback is applied to the output voltages of V1 and INV2, and INV
The output voltages of 1 and 2 are rapidly amplified.

【００３８】ＩＮＶ１とＩＮＶ２で成る正帰還回路で増
幅されたＩＮＶ１、ＩＮＶ２からの出力電圧は、次段の
ＩＮＶ３、ＩＮＶ４によって論理電圧レベルまで反転増
幅され、その出力となる論理値を次段のＳＲラッチによ
りラッチし、コンパレータの動作中にコンパレータの出
力値が変化しないようにする。The output voltages from INV1 and INV2 amplified by the positive feedback circuit consisting of INV1 and INV2 are inverted and amplified to the logic voltage level by INV3 and INV4 at the next stage, and the logical value to be output is converted to the SR value at the next stage. Latching is performed by a latch so that the output value of the comparator does not change during operation of the comparator.

【００３９】本発明によるコンパレータは上記の動作に
よって、回路内の容量、及びインバータに入力される差
電圧は以下のようになる。With the above operation of the comparator according to the present invention, the capacitance in the circuit and the difference voltage input to the inverter are as follows.

【００４０】先ず、サンプリングモードにおいて、ＳＷ
７が閉じてＯＮの状態となり、ＩＮＶ１の出力端子と入
力端子を短絡させることにより得られたＩＮＶ１の動作
点電圧ＶX1と、ＳＷ１が閉じてＯＮの状態となり、容量
Ｃ１の入力端子側に印加されたＶＩＮ１との差電圧（Ｖ
ＩＮ１−ＶX1）がＣ１にかけられ、Ｃ１に蓄えられる電
荷をＱ１とすると、 Ｑ１＝（ＶＩＮ１−ＶX1) Ｃ１ となる。First, in the sampling mode, SW
7 is closed and turned on, the operating point voltage VX1 of INV1 obtained by short-circuiting the output terminal and the input terminal of INV1, and SW1 is closed and turned on, and applied to the input terminal side of the capacitor C1. Difference voltage from VIN1 (V
(IN1-VX1) is applied to C1, and if the charge stored in C1 is Q1, then Q1 = (VIN1-VX1) C1.

【００４１】また一方では、サンプリングモードにおい
て、ＳＷ８を閉じてＯＮの状態となり、ＩＮＶ２の出力
端子と入力端子を短絡させることにより得られたＩＮＶ
２の動作点電圧ＶX2と、ＳＷ２を閉じてＯＮの状態とな
り、容量Ｃ２の入力端子側に印加されたＶＩＮ２との差
電圧（ＶＩＮ２−ＶX2）がＣ２にかけられ、Ｃ２に蓄え
られる電荷をＱ２とすると、 Ｑ２＝（ＶＩＮ２−ＶX2) Ｃ２ となる。On the other hand, in the sampling mode, the switch SW8 is closed and turned ON, and the INV2 obtained by short-circuiting the output terminal and the input terminal of the INV2 is obtained.
2 and the switch SW2 is closed and turned on, the difference voltage (VIN2-VX2) between VIN2 applied to the input terminal side of the capacitor C2 is applied to C2, and the charge stored in C2 is Q2. Then, Q2 = (VIN2-VX2) C2.

【００４２】また、本発明では、サンプリングモードに
おいてＳＷ３、ＳＷ４が閉じてＯＮの状態となり、容量
Ｃ３には入力電圧ＶＩＮ１、ＶＩＮ２の差電圧（ＶＩＮ
１−ＶＩＮ２）がサンプリングされ、Ｃ３に蓄えられる
電荷をＱ３とすると、 Ｑ３＝（ＶＩＮ１−ＶＩＮ２）Ｃ３ となる。In the present invention, SW3 and SW4 are closed and turned on in the sampling mode, and the difference between the input voltages VIN1 and VIN2 (VIN) is applied to the capacitor C3.
1−VIN2) is sampled and the charge stored in C3 is Q3, where Q3 = (VIN1−VIN2) C3.

【００４３】次に、増幅モードの期間において、ＳＷ
１、ＳＷ２、ＳＷ３、ＳＷ４は開いてＯＦＦの状態とな
り、ＳＷ５、ＳＷ６は閉じてＯＮの状態となることよ
り、サンプリングモード期間中にＣ１、Ｃ２、Ｃ３に蓄
えられた電荷Ｑ１、Ｑ２、Ｑ３は再分配される。再分配
された後においてＣ１、Ｃ２、Ｃ３に蓄えられた電荷を
Ｑとすると、 Ｑ＝Ｑ１−Ｑ２＋Ｑ３ 従ってインバータ１、２の入力端子間にかかる電圧Ｖ
は、Ｃ１＝Ｃ２＝Ｃ３＝Ｃとすると、 Ｑ＝Ｃ（（ＶＩＮ１−ＶX1）−（ＶＩＮ２−ＶX2）＋
（ＶＩＮ１−ＶＩＮ２）） Ｖ＝（ＶＩＮ１−ＶX1）−（ＶＩＮ２−ＶX2）＋（ＶＩ
Ｎ１−ＶＩＮ２） ここで、実際にはインバータ１、２を同じ形状としても
製造ばらつき等の影響を受けるので、動作点電圧は厳密
には等しくないが、便宜上等しいものとすると、ＶX1＝
ＶX2より、 Ｖ＝２（ＶＩＮ１−ＶＩＮ２） となる。Next, during the period of the amplification mode, SW
1, SW2, SW3, and SW4 are opened and turned off, and SW5 and SW6 are closed and turned on, so that the charges Q1, Q2, and Q3 stored in C1, C2, and C3 during the sampling mode period are reduced. Redistributed. When the charge stored in C1, C2, and C3 after the redistribution is represented by Q, Q = Q1-Q2 + Q3 Therefore, the voltage V applied between the input terminals of the inverters 1 and 2
Is given by C1 = C2 = C3 = C, Q = C ((VIN1-VX1)-(VIN2-VX2) +
(VIN1-VIN2)) V = (VIN1-VX1)-(VIN2-VX2) + (VI
N1−VIN2) Here, even if the inverters 1 and 2 have the same shape, they are affected by manufacturing variations and the like, so that the operating point voltages are not exactly equal, but if they are equal for convenience, VX1 =
From VX2, V = 2 (VIN1-VIN2).

【００４４】以上の結果より、従来回路で現れていた差
電圧を２倍にすることが出来る。そのため、コンパレー
タとしての精度を向上し、高精度なコンパレータを実現
することができる。From the above results, the difference voltage which appeared in the conventional circuit can be doubled. Therefore, the accuracy of the comparator can be improved, and a highly accurate comparator can be realized.

【００４５】つまり、図４に示す入力端子から入力され
た電圧ＶＩＮの電圧の変化をΔＶＩＮとし、そのときの
出力端子から出力されるＶＯＵＴの変化をΔＶＯＵＴと
すると、 ΔＶＯＵＴ＝ＣＩＮ／（ＣＩＮ＋ＣＯＵＴ）×ΔＶＩＮ となり、ゲート容量等の寄生容量の影響により、ＣＯＵ
Ｔをいくら小さくしても従来の回路では、 ΔＶＯＵＴ＜入力差電圧（＝ΔＶＩＮ） となってしまうが、本発明によるコンパレータにおける
サンプリング容量に印加される差電圧は２×ΔＶＩＮと
なるため、 ΔＶＯＵＴ＝ＣＩＮ／（ＣＩＮ＋ＣＯＵＴ）×２×ΔＶ
ＩＮ となり、 ΔＶＯＵＴ＞入力差電圧（＝ΔＶＩＮ） となる。That is, assuming that the change in the voltage VIN input from the input terminal shown in FIG. 4 is ΔVIN and the change in VOUT output from the output terminal at that time is ΔVOUT, ΔVOUT = CIN / (CIN + COUT) × ΔVIN and COU due to the influence of parasitic capacitance such as gate capacitance.
No matter how small T is, in the conventional circuit, ΔVOUT <input difference voltage (= ΔVIN). However, since the difference voltage applied to the sampling capacitor in the comparator according to the present invention is 2 × ΔVIN, ΔVOUT = CIN / (CIN + COUT) × 2 × ΔV
IN, and ΔVOUT> input differential voltage (= ΔVIN).

【００４６】図４に本発明のコンパレータにおける増幅
モード時のＩＮＶ１とＩＮＶ２のゲートに現れる差電位
と、従来技術におけるコンパレータにおける増幅モード
時のＩＮＶ１とＩＮＶ２のゲートに現れる差電位との結
果を示している。FIG. 4 shows the results of the difference potential appearing at the gates of INV1 and INV2 in the amplification mode in the comparator of the present invention and the difference potential appearing at the gates of INV1 and INV2 in the amplification mode in the conventional comparator. I have.

【００４７】本発明、及び従来技術のコンパレータにお
ける２つの入力端子からの入力電圧の差、つまり入力差
電圧は共に２ｍＶであるとし、増幅モード時に実際にＩ
ＮＶ１、ＩＮＶ２のゲートに現れる差電位は、従来技術
においては１．８６ｍＶであり、入力差電圧の２ｍＶに
比べて低下しており、それに対し、本発明においては
３．２７ｍＶであり、入力差電圧の２ｍＶを上回ってい
る。It is assumed that the difference between the input voltages from the two input terminals in the comparator of the present invention and the prior art, that is, the input difference voltage is both 2 mV, and that the I
The difference potential appearing at the gates of NV1 and INV2 is 1.86 mV in the prior art, which is lower than the input difference voltage of 2 mV, whereas it is 3.27 mV in the present invention, and the input difference voltage is Of 2 mV.

【００４８】[0048]

【発明の効果】以上の説明より明らかなように、本発明
によれば、スイッチと容量を用いた回路を追加すること
により、従来の回路に比べてコンパレータへ印加する入
力差電圧が理論上２倍の電圧を加えることを可能とし、
更に高い判定精度を実現するコンパレータを提供するこ
とができる。As is apparent from the above description, according to the present invention, by adding a circuit using a switch and a capacitor, the input difference voltage applied to the comparator can be reduced by 2 in comparison with the conventional circuit. It is possible to apply twice the voltage,
It is possible to provide a comparator that achieves higher determination accuracy.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明によるコンパレータの一実施形態におけ
る回路構成を示した図である。FIG. 1 is a diagram showing a circuit configuration in an embodiment of a comparator according to the present invention.

【図２】本発明、従来技術の各スイッチ回路に入力され
るクロック信号のタイミングチャートの一例である。FIG. 2 is an example of a timing chart of a clock signal input to each switch circuit according to the present invention and the prior art.

【図３】インバータアンプやスイッチ回路のゲート容量
や寄生容量によるインバータアンプに対する影響を説明
するための図である。FIG. 3 is a diagram for explaining the influence on the inverter amplifier due to the gate capacitance and the parasitic capacitance of the inverter amplifier and the switch circuit.

【図４】本発明、及び従来技術のコンパレータにおける
増幅モード時のＩＮＶ１とＩＮＶ２のゲートに現れる差
電位の結果を示す図である。FIG. 4 is a diagram showing a result of a difference potential appearing at the gates of INV1 and INV2 in the amplification mode in the comparator of the present invention and the prior art.

【図５】従来技術におけるコンパレータの一例を示した
回路図である。FIG. 5 is a circuit diagram illustrating an example of a comparator according to the related art.

【符号の説明】[Explanation of symbols]

ＳＷ１〜ＳＷ７ スイッチ回路 Ｃ１、Ｃ２ 容量 ＩＮＶ１〜ＩＮＶ４ インバータ SW1 to SW7 Switch circuit C1, C2 Capacity INV1 to INV4 Inverter

Claims (11)

【特許請求の範囲】[Claims] 【請求項１】 比較する２つの電圧が入力される第１、
第２の入力手段と、入力された電圧、及び該入力された
電圧の反転電圧をそれぞれ増幅して出力する増幅手段と
を有するコンパレータにおいて、 前記第１の入力手段から入力された電圧と前記第２の入
力手段から入力された電圧との差電圧を２倍とした電圧
を前記増幅手段に出力する手段を有することを特徴とす
るコンパレータ。1. The first, to which two voltages to be compared are input,
A comparator comprising: a second input unit; and an amplification unit configured to amplify and output an input voltage and an inverted voltage of the input voltage, respectively, wherein the voltage input from the first input unit is A means for outputting to the amplifying means a voltage obtained by doubling the difference voltage from the voltage inputted from the second input means. 【請求項２】 前記増幅手段へ電圧を出力する手段は、 前記第１の入力手段の入力端子に接続され、前記増幅手
段が動作可能となる動作点電圧と前記第１の入力手段で
入力した電圧との差電圧をサンプリングする前記第１の
容量と、 前記第２の入力手段の入力端子に接続され、前記動作点
電圧と前記第２の入力手段で入力した電圧との差電圧を
サンプリングする第２の容量と、 両端が前記第１、第２の入力手段の入力端子に接続さ
れ、前記第１の入力手段で入力した電圧と前記第２の入
力手段で入力した電圧との差電圧をサンプリングする第
３の容量とを有し、 前記第１、第２、第３の容量を短絡したとき、前記第１
の容量の前記増幅手段側の端子と前記第２の容量の前記
増幅手段側の端子間に前記第１の入力手段で入力した電
圧と前記第２の入力手段で入力した電圧との差電圧を２
倍とした電圧が現れることを特徴とする請求項１記載の
コンパレータ。2. The means for outputting a voltage to the amplifying means is connected to an input terminal of the first input means, and receives an operating point voltage at which the amplifying means is operable and inputs the operating point voltage by the first input means. A first capacitor for sampling a difference voltage from a voltage, and a difference voltage between the operating point voltage and the voltage input by the second input means, connected to an input terminal of the second input means. A second capacitor, both ends of which are connected to input terminals of the first and second input means, and a differential voltage between a voltage input by the first input means and a voltage input by the second input means; A third capacitor for sampling, wherein the first, second, and third capacitors are short-circuited when the first, second, and third capacitors are short-circuited.
The difference voltage between the voltage input by the first input means and the voltage input by the second input means is provided between the terminal of the amplifying means side and the terminal of the second capacity of the second capacity. 2
2. The comparator according to claim 1, wherein a doubled voltage appears. 【請求項３】 前記増幅手段へ電圧を出力する手段は、 前記第１の入力手段と前記第１の容量とを接続し、前記
第１の入力手段から前記第１の容量への入力をＯＮ／Ｏ
ＦＦする第１のスイッチ回路と、 前記第２の入力手段と前記第２の容量とを接続し、前記
第２の入力手段から前記第２の容量への入力をＯＮ／Ｏ
ＦＦする第２のスイッチ回路と、 前記第１の入力手段と前記第３の容量の一端とを接続
し、前記第１の入力手段からの入力をＯＮ／ＯＦＦする
第３のスイッチ回路と、 前記第２の入力手段と前記第３の容量の他端とを接続
し、前記第２の入力手段からの入力をＯＮ／ＯＦＦする
第４のスイッチ回路と、 前記第１のスイッチ回路の出力端と前記第４のスイッチ
回路の出力端とを接続し、前記第１の容量と前記第３の
容量との短絡をＯＮ／ＯＦＦする第５のスイッチ回路
と、 前記第２のスイッチ回路の出力端と前記第３のスイッチ
回路の出力端とを接続し、前記第２の容量と前記第３の
容量との短絡をＯＮ／ＯＦＦする第６のスイッチ回路と
を有し、 前記第１、第２、第３、第４、第５、第６のスイッチ回
路が所定のタイミングで動作することにより、前記第１
の容量の前記増幅手段側と前記第２の容量の前記増幅手
段間に前記第１の入力手段で入力した電圧と前記第２の
入力手段で入力した電圧との差電圧を２倍とした電圧が
現れることを特徴とする請求項２記載のコンパレータ3. The means for outputting a voltage to the amplifying means connects the first input means and the first capacitor, and turns on an input from the first input means to the first capacitor. / O
Connecting a first switch circuit for performing FF, the second input means and the second capacitor, and turning ON / O an input from the second input means to the second capacitor;
A second switch circuit that performs FF, a third switch circuit that connects the first input means and one end of the third capacitor, and turns on / off an input from the first input means; A fourth switch circuit that connects a second input means to the other end of the third capacitor, and turns on / off an input from the second input means; and an output terminal of the first switch circuit. A fifth switch circuit that connects an output terminal of the fourth switch circuit and turns on / off a short circuit between the first capacitor and the third capacitor; and an output terminal of the second switch circuit. A sixth switch circuit that connects an output terminal of the third switch circuit and that turns on / off a short circuit between the second capacitor and the third capacitor; The third, fourth, fifth, and sixth switch circuits operate at predetermined timing. Accordingly, the first
Voltage between the voltage input by the first input means and the voltage input by the second input means between the amplifying means side of the second capacity and the amplifying means of the second capacity. 3. The comparator according to claim 2, wherein 【請求項４】 前記第１、第２、第３、第４、第５、第
６のスイッチ回路が動作する所定のタイミングは、 先ず、前記第１、第２、第３、第４のスイッチ回路をＯ
Ｎの状態とし、そして、前記第１、第２、第３、第４の
スイッチ回路をＯＮの状態からＯＦＦの状態にした後、
前記第５、第６のスイッチ回路をＯＮの状態にすること
を特徴とする請求項３記載のコンパレータ。4. The predetermined timing at which the first, second, third, fourth, fifth, and sixth switch circuits operate is as follows: first, the first, second, third, and fourth switches Circuit O
N, and after changing the first, second, third, and fourth switch circuits from the ON state to the OFF state,
4. The comparator according to claim 3, wherein said fifth and sixth switch circuits are turned on. 【請求項５】 前記増幅手段は、 前記第１、第２の容量にそれぞれ接続される第１、第２
のインバータを有し、 前記第１のインバータの出力端子を前記第２のインバー
タの入力端子に接続し、前記第２のインバータの出力端
子を前記第１のインバータの入力端子に接続することに
より構成される正帰還回路を有することを特徴とする請
求項２から４のいずれか１項に記載のコンパレータ。5. The first and second amplifiers are connected to the first and second capacitors, respectively.
And an output terminal of the first inverter is connected to an input terminal of the second inverter, and an output terminal of the second inverter is connected to an input terminal of the first inverter. The comparator according to any one of claims 2 to 4, further comprising a positive feedback circuit that performs the operation. 【請求項６】 前記増幅手段は、 前記第１のインバータの出力端子と前記第２のインバー
タの入力端子とを接続する第９のスイッチ回路と、 前記第２のインバータの出力端子と前記第１のインバー
タの入力端子とを接続する第１０のスイッチ回路とを有
し、 前記第９、第１０のスイッチ回路が、 所定のタイミングで動作することにより前記正帰還回路
による正帰還動作のＯＮ／ＯＦＦすることを特徴とする
請求項５記載のコンパレータ。6. The amplifying means includes: a ninth switch circuit connecting an output terminal of the first inverter and an input terminal of the second inverter; an output terminal of the second inverter and the first terminal. And a tenth switch circuit for connecting the input terminal of the inverter to the input terminal. The ninth and tenth switch circuits operate at a predetermined timing to turn on / off a positive feedback operation by the positive feedback circuit. The comparator according to claim 5, wherein 【請求項７】 前記第９、第１０のスイッチ回路が動作
する所定のタイミングは、 前記第５、第６のスイッチ回路がＯＮの状態となった
後、前記第９、第１０のスイッチ回路が共にＯＮの状態
となることを特徴とする請求項６記載のコンパレータ。7. The predetermined timing at which the ninth and tenth switch circuits operate is such that the ninth and tenth switch circuits are turned on after the fifth and sixth switch circuits are turned on. 7. The comparator according to claim 6, wherein both are turned on. 【請求項８】 前記増幅手段は、 前記第１のインバータの出力端子と入力端子とを接続
し、該接続された出力端子と入力端子との短絡をＯＮ／
ＯＦＦする第７のスイッチ回路と、 前記第２のインバータの出力端子と入力端子とを接続
し、該接続された出力端子と入力端子との短絡をＯＮ／
ＯＦＦする第８のスイッチ回路とを有し、 前記第７、第８のスイッチ回路が、 所定のタイミングで動作することにより前記動作点電圧
を得ることを特徴とする請求項１から７のいずれか１項
に記載のコンパレータ。8. The amplifying means connects an output terminal and an input terminal of the first inverter, and turns ON / OFF a short circuit between the connected output terminal and the input terminal.
A seventh switch circuit that is turned off, an output terminal and an input terminal of the second inverter are connected, and a short circuit between the connected output terminal and the input terminal is turned on / off.
An eighth switch circuit that turns off, and wherein the seventh and eighth switch circuits operate at a predetermined timing to obtain the operating point voltage. 2. The comparator according to claim 1. 【請求項９】 前記第７、第８のスイッチ回路が動作す
る所定のタイミングは、 前記第１、第２、第３、第４のスイッチ回路におけるＯ
Ｎ／ＯＦＦの動作のタイミングと同時に、前記第７、第
８のスイッチ回路が共にＯＮ／ＯＦＦすることを特徴と
する請求項８記載のコンパレータ。9. The predetermined timing at which the seventh and eighth switch circuits operate is determined by the timing of the first, second, third and fourth switch circuits.
9. The comparator according to claim 8, wherein both the seventh and eighth switch circuits are turned on / off simultaneously with the timing of the N / OFF operation. 【請求項１０】 前記正帰還回路からの出力となる前記
第１のインバータから出力を論理電圧レベルまで増幅さ
せる第３のインバータと、 前記正帰還回路からの出力となる前記第２のインバータ
から出力を論理電圧レベルまで増幅させる第４のインバ
ータとを有することを特徴とする請求項５から９のいず
れか１項に記載のコンパレータ。10. A third inverter for amplifying an output from the first inverter serving as an output from the positive feedback circuit to a logic voltage level, and an output from the second inverter serving as an output from the positive feedback circuit. 10. A comparator according to claim 5, further comprising: a fourth inverter for amplifying the signal to a logic voltage level. 【請求項１１】 前記第３、第４のインバータからの出
力をラッチするＮＡＮＤゲートで構成されるＳＲラッチ
を有することを特徴とする請求項１０記載のコンパレー
タ。11. The comparator according to claim 10, further comprising an SR latch configured by a NAND gate for latching an output from said third and fourth inverters.