JP2000260780A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】素子サイズおよび寄生容量の増大が抑制され、
ベース抵抗が低減された半導体装置およびその製造方法
を提供する。 【解決手段】コレクタ領域１２を含む第１導電型（ｐ
型）基板上に形成された第２導電型（ｎ型）半導体層１
３と、その上層に形成された第１の絶縁膜１７ａと、第
１の絶縁膜に形成された第１の開口部と、第１の開口部
底部に形成された第１導電型ベース領域２０、２２と、
第１の開口部内およびその周囲の第１の絶縁膜上に形成
された第１の導電体層からなるベース取り出し領域１９
と、第１の絶縁膜上に形成された第２の絶縁膜１７ｃ
と、第１の開口部内に形成された複数の第２の開口部
と、少なくとも第２の開口部の内部に形成された第２の
導電体層からなる第２導電型エミッタ領域２３とを有す
る半導体装置およびその製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、ベース抵抗が低減されたバ
イポーラトランジスタおよびその製造方法に関する。

【０００２】

【従来の技術】バイポーラトランジスタを有する半導体
集積回路において、集積密度を向上させるために素子サ
イズの縮小が、また、高速化のために寄生容量および寄
生抵抗の低減が要求されている。これらの要求を満たす
ものとして、ベース取り出しのポリシリコン層とエミッ
タポリシリコン層を基板上に積層させた、いわゆるダブ
ルポリシリコン構造のバイポーラトランジスタが提供さ
れている。

【０００３】図８を参照して、従来のダブルポリシリコ
ン構造のバイポーラトランジスタの構成を以下に説明す
る。図８（Ａ）はｎｐｎ型のバイポーラトランジスタの
概略平面図であり、図８（Ｂ）は図８（Ａ）のＸ−Ｘ’
における断面図である。図８（Ａ）において、Ｂはベー
ス、Ｅはエミッタ、Ｃはコレクタを示し、以下、概略平
面図においては同様に表す。図８（Ｂ）に示すように、
ダブルポリシリコン構造のバイポーラトランジスタは、
コレクタ領域、ベース領域およびエミッタ領域が基板面
に対して垂直な方向に積層され、縦型（ｖｅｒｔｉｃａ
ｌ）バイポーラトランジスタとなっている。

【０００４】図８（Ｂ）に示すように、ｐ型シリコン基
板１１の一主面上のトランジスタ形成領域に、不純物を
高濃度に含有するｎ型コレクタ埋め込み領域１２が形成
されている。ｐ型シリコン基板１１上には、トランジス
タのコレクタ領域を形成する低不純物濃度のｎ型の半導
体層（ｎ型エピタキシャル層）１３がエピタキシャル成
長により形成されている。

【０００５】ｎ型エピタキシャル層１３の表面には、半
導体素子あるいは素子形成領域を互いに電気的に分離す
る素子分離領域１４が形成されている。素子分離領域１
４としては例えば、シリコン窒化膜をマスクとして基板
に局所的な熱酸化（ＬＯＣＯＳ；ｌｏｃａｌ ｏｘｉｄ
ａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）を行って形成され
たシリコン酸化膜が用いられる。また、素子分離領域１
４下部のｎ型エピタキシャル層１３には、ｐ型シリコン
基板１１に接続するｐ型分離領域（ｐ型埋め込み層）１
６が形成される。

【０００６】ｎ型エピタキシャル層１３には、ｎ型不純
物を高濃度に含有し、ｎ型コレクタ埋め込み領域１２に
接続するコレクタ電極取り出し領域（ｎ型コレクタプラ
グ）１５が形成されている。また、ｎ型エピタキシャル
層１３には、ｐ型の不純物を含有する真性ベース領域２
２および外部ベース領域（グラフトベース領域）２０か
らなるトランジスタのベース領域が形成されている。真
性ベース領域２２およびグラフトベース領域２０は、ベ
ース電極取り出しのｐ型ポリシリコン領域１９に、開口
１８を介して接続されている。真性ベース領域２２の上
部にはｎ型のエミッタポリシリコン領域２３が形成され
ている。真性ベース領域２２の表面には、エミッタポリ
シリコン領域２３に含有されるｎ型不純物が拡散され
た、ｎ型エミッタ拡散領域２３’が形成されている。

【０００７】また、ｎ型エピタキシャル層１３上には、
シリコン酸化膜などからなる絶縁膜１７が形成され、絶
縁膜１７にベースあるいはコレクタ電極を形成するため
の電極開口部（コンタクト窓あるいはコンタクトホー
ル）２４が形成されている。電極開口部２４内およびそ
の上部に、アルミニウム等からなる１層目の配線２５が
形成される。図示しないが、その上層にシリコン酸化膜
などからなる層間絶縁膜、アルミニウム等からなる２層
目の配線、および保護膜（パッシベーション膜）などが
積層される。

【０００８】上記のダブルポリシリコン構造のバイポー
ラトランジスタにおいて、ベース抵抗を低減させるた
め、ダブルベース構造のトランジスタが提案されてい
る。図９にダブルベース構造のトランジスタの概略平面
図を、図１０に図９のＸ−Ｘ’における断面図を示す。
図９および図１０に示すように、ダブルベース構造のト
ランジスタにおいては、ベース電極の取り出しがエミッ
タに対して対向する２方向に形成されることを特徴とし
ている。それ以外の構造については、前述した図８に示
すバイポーラトランジスタ（ダブルベース構造と区別す
るため、以下、シングルベース構造とする。）と同様で
ある。

【０００９】また、ベース抵抗を低減させるため、図１
１および図１２に示すように、マルチエミッタ構造とし
たバイポーラトランジスタも一般に用いられている。図
１２は図１１のＸ−Ｘ’における断面図である。ここ
で、従来のマルチエミッタ構造は、素子分離領域１４に
よって周囲と隔離された単一のアクティブ領域上に、複
数のエミッタ領域が形成されていることを特徴としてい
る。上記のダブルベース構造（図９および図１０参照）
とマルチエミッタ構造とを組み合わせた場合、ベース抵
抗の一層の低減が実現される。図１１および図１２に示
す構造の場合、ベース領域（真性ベース領域２２および
グラフトベース領域２０）とベース取り出し（ｐ型ポリ
シリコン領域１９）との接続部分は、エミッタ数と同数
存在する。したがって、ベース抵抗は１／（エミッタ
数）に低減される。

【００１０】

【発明が解決しようとする課題】前述した図９および図
１０に示すようなダブルベース構造のバイポーラトラン
ジスタは、ベース取り出しが２方向から行われるため、
ベース取り出しのｐ型ポリシリコン領域１９から配線２
５までの抵抗が低減される。これにより、ベース抵抗の
削減が可能である。

【００１１】しかしながら、バイポーラトランジスタに
おけるベース抵抗の主要因は、ベース領域（真性ベース
領域２２およびグラフトベース領域２０）とベースポリ
シリコン（ｐ型ポリシリコン領域１９）との接続部分で
ある。上記のダブルベース構造によれば、ベース領域２
２、２０とベース取り出しのｐ型ポリシリコン領域１９
との接続部分の抵抗が低減されないため、トランジスタ
全体としてのベース抵抗が十分に低減されないという問
題があった。

【００１２】上記のダブルベース構造のバイポーラトラ
ンジスタにおいて、ベース抵抗を低減させるには、前述
した図１１および図１２に示すようなマルチエミッタ構
造とする必要があった。しかしながら、エミッタ数を増
加させることにより素子サイズが増大し、それに伴って
素子の寄生容量も増加するという問題があった。

【００１３】本発明は上記の問題点を鑑みてなされたも
のであり、したがって本発明は、素子サイズおよび寄生
容量の増大を抑制しながら、ベース抵抗を十分に低減さ
せることができる半導体装置およびその製造方法を提供
することを目的とする。

【００１４】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、第１導電型半導体基板と、
前記第１導電型半導体基板の表層に形成された第２導電
型コレクタ領域と、前記第２導電型コレクタ領域を含む
前記第１導電型半導体基板上に形成された第２導電型半
導体層と、前記第２導電型半導体層上に形成された第１
の絶縁膜と、前記第１の絶縁膜に形成された、前記第２
導電型半導体層に達する第１の開口部と、前記第１の開
口部底部の前記第２導電型半導体層に形成された第１導
電型ベース領域と、前記第１の開口部内およびその周囲
の前記第１の絶縁膜上に形成された、第１の導電体層か
らなる第１導電型ベース取り出し領域と、前記第１の絶
縁膜上に形成された第２の絶縁膜と、前記第１の開口部
内の前記第２の絶縁膜および前記第１の導電体層に形成
された、前記第２導電型半導体層に達する複数の第２の
開口部と、少なくとも前記第２の開口部の内部に形成さ
れた、第２の導電体層からなる第２導電型エミッタ領域
とを有することを特徴とする。

【００１５】本発明の半導体装置は、好適には、前記第
１の開口部底部に形成された前記ベース領域は、少なく
とも前記第２の開口部底部に形成された複数の真性ベー
ス領域と、前記第１の導電体層の下部に形成され、前記
真性ベース領域と接続する外部ベース領域（グラフトベ
ース領域）とを有することを特徴とする。また、本発明
の半導体装置は、好適には、前記第１の開口部の外側の
前記第２の絶縁膜に形成された、前記第１の導電体層に
達する複数の第３の開口部と、少なくとも前記第３の開
口部内に形成された配線層とを有することを特徴とす
る。

【００１６】本発明の半導体装置は、好適には、前記第
１および第２の導電体層はポリシリコンを含有する層で
あることを特徴とする。また、本発明の半導体装置は好
適には、前記第１導電型はｐ型であり、前記第２導電型
はｎ型であることを特徴とする。本発明の半導体装置
は、さらに好適には、前記第１導電型半導体基板はｐ型
シリコン基板であり、前記第２導電型半導体層はｎ型シ
リコンのエピタキシャル層であることを特徴とする。

【００１７】これにより、バイポーラトランジスタにお
けるベース抵抗の主要因である、基板表層のベース領域
とベース取り出しとの接続抵抗を低減させることができ
る。本発明の半導体装置によれば、ベース取り出しが形
成される第１の開口内に、エミッタが形成される第２の
開口が複数形成される。したがって、１つのエミッタに
着目した場合、同一の第１の開口内に形成された他のエ
ミッタ周囲の接続部分を介してコンタクトホール（第３
の開口）に至る経路も存在する。エミッタ１つ当たりの
ベース抵抗が低減されるため、トランジスタ全体として
のベース抵抗は、従来のマルチエミッタトランジスタに
おける１／（エミッタ数）よりも小さい値に低減され
る。

【００１８】さらに、上記の目的を達成するため、本発
明の半導体装置の製造方法は、第１導電型半導体基板の
表層に、第２導電型コレクタ領域を形成する工程と、前
記第２導電型コレクタ領域を含む前記第１導電型半導体
基板上に、第２導電型半導体層を形成する工程と、前記
第２導電型半導体層上に第１の絶縁膜を形成する工程
と、前記第１の絶縁膜に、前記第２導電型半導体層に達
する第１の開口部を形成する工程と、前記第１の開口部
内およびその周囲の前記第１の絶縁膜上に、第１の導電
体層からなる第１導電型ベース取り出し領域を形成する
工程と、前記第１の絶縁膜上に第２の絶縁膜を形成する
工程と、前記第１の開口部内の前記第２の絶縁膜および
前記第１の導電体層に、前記第２導電型半導体層に達す
る複数の第２の開口部を形成する工程と、前記第２の開
口部底部、および前記第１の開口部内の前記第１の導電
体層下部に、第１導電型ベース領域を形成する工程と、
少なくとも前記第２の開口部の内部に、第２の導電体層
からなる第２導電型エミッタ領域を形成する工程とを有
することを特徴とする。

【００１９】本発明の半導体装置の製造方法は、好適に
は、前記第１導電型ベース領域を形成する工程は、前記
第２の開口部底部に不純物をイオン注入し、複数の真性
ベース領域を形成する工程と、前記第１の導電体層に含
有される不純物を前記第２導電型半導体層に、熱処理に
より拡散させて、前記真性ベース領域と接続する外部ベ
ース領域（グラフトベース領域）を形成する工程とを有
することを特徴とする。本発明の半導体装置の製造方法
は、さらに好適には、前記真性ベース領域を形成する工
程は、前記半導体基板を回転させながら、前記開口部底
部に対し、９０°以下の入射角でイオン注入を行う工程
であることを特徴とする。

【００２０】本発明の半導体装置の製造方法は、好適に
は、前記第１の開口部の外側の前記第２の絶縁膜に、前
記第１の導電体層に達する複数の第３の開口部を形成す
る工程と、少なくとも前記第３の開口部内に配線層を形
成する工程とを有することを特徴とする。

【００２１】本発明の半導体装置の製造方法は、好適に
は、前記第１および第２の導電体層はポリシリコンを含
有する層であることを特徴とする。また、本発明の半導
体装置の製造方法は、好適には、前記第１導電型はｐ型
であり、前記第２導電型はｎ型であることを特徴とす
る。本発明の半導体装置の製造方法は、好適には、前記
第１導電型半導体基板上に、前記第２導電型半導体層を
形成する工程は、ｐ型シリコン基板上にｎ型シリコンを
エピタキシャル成長させる工程であることを特徴とす
る。

【００２２】上記の本発明の半導体装置の製造方法によ
れば、ベース抵抗が低減されたバイポーラトランジスタ
を含む半導体装置を形成することができる。また、本発
明の半導体装置の製造方法は、従来のバイポーラトラン
ジスタの製造方法における第１の開口（ベース取り出し
の１層目のポリシリコンが形成される領域）のパターン
を変更し、第１の開口内に複数の第２の開口（エミッタ
形成領域）を設ければよく、製造装置の大幅な変更等が
不要である。

【００２３】また、本発明の半導体装置の製造方法によ
れば、従来のマルチエミッタトランジスタに比較して、
面積の広い外部ベース領域（グラフトベース領域）が形
成される。真性ベース領域を形成するイオン注入工程を
斜めイオン注入とすることにより、ベース領域の面積が
広い場合にも真性ベース領域と外部ベース領域との接続
抵抗を低減させることができる。

【００２４】

【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態について、図面を参照して
説明する。 （実施形態１）図１に本実施形態のバイポーラトランジ
スタの概略平面図を、図２に図１のＸ−Ｘ’における断
面図を示す。図１および図２には、エミッタ数が３つで
ある場合を示すが、形成するエミッタの数は、トランジ
スタの用途に応じて適宜変更することができる。ベース
の取り出し電極はエミッタに対して対向する２方向に形
成され、ダブルベース構造となっている。

【００２５】従来のダブルベース構造のマルチエミッタ
トランジスタと、本実施形態のトランジスタとの相違点
について以下に説明する。これらのバイポーラトランジ
スタにおいては、外部ベース２０と、その不純物拡散源
となる１層目のポリシリコン層１９を接続する開口１８
が形成される。図１１および図１２に示す従来構造の場
合、上記の開口１８の内部に１つのエミッタ２１が形成
される。それに対し、本実施形態のトランジスタは、１
つの開口１８内に複数のエミッタ２１が形成される。

【００２６】バイポーラトランジスタのベース抵抗は、
真性ベース領域２２における抵抗、外部ベース領域２０
における抵抗、それらのベース領域２０、２２とベース
取り出しのポリシリコン領域１９との接続部分における
抵抗、およびポリシリコン領域１９における抵抗からな
っている。ダブルポリシリコン構造のバイポーラトラン
ジスタの場合、上記の各抵抗成分のうち、ベース領域２
０、２２とベース取り出しのポリシリコン領域１９との
接続部分における抵抗が最も大きい。

【００２７】本実施形態のトランジスタにおいては、単
一の開口１８（ベース領域２０、２２とポリシリコン領
域１９との接続部分）の中に複数のエミッタ２１が形成
される。したがって、１つのエミッタに着目した場合
に、ベース領域２０、２２とポリシリコン領域１９との
接続部分を介した経路以外に、他のエミッタ周囲の接続
部分を介してコンタクトホール２４に通じる経路も存在
する。これにより、エミッタ１つ当たりのベース抵抗が
低減され、トランジスタ全体としてはベース抵抗を１／
（エミッタ数）よりも小さい値に低減させることが可能
となる。

【００２８】また、マルチエミッタトランジスタのエミ
ッタ間隔については、図１１および図１２に示す従来構
造の場合、ポリシリコン領域１９と外部ベース領域２０
を接続する開口１８の間隔と、外部ベース領域２０の幅
が必要であった。それに対し、図１に示す本実施形態の
場合には、外部ベース領域の幅のみ確保すれば十分であ
り、エミッタ間隔を縮小することができる。エミッタ間
隔が縮小されると素子サイズが低減され、また、コレク
タとｐ型シリコン基板１１との間に形成される寄生容量
も低減する。

【００２９】（実施形態２）図３に本実施形態のバイポ
ーラトランジスタの概略平面図を、図４に図３のＸ−
Ｘ’における断面図を示す。本実施形態のトランジスタ
も実施形態１と同様に、単一の開口１８（ベース取り出
しのポリシリコン領域１９とベース領域２０、２２）内
に複数のエミッタが形成されている。本実施形態のトラ
ンジスタは、図３に示すように、ベース取り出しのポリ
シリコン領域１９と１層目の配線層（Ａｌ系金属配線）
２５とを接続するコンタクトホール２４が、エミッタの
周囲３方向に形成されていることを特徴とする。

【００３０】これにより、ベース取り出しのポリシリコ
ン領域１９から金属配線２５までの抵抗を低減させるこ
とができる。また、本実施形態のトランジスタにおいて
は、エミッタ間に形成されるポリシリコン領域１９の上
部にコンタクトホールを形成する必要があるため、外部
ベース領域２０とポリシリコン領域１９との接続幅も広
く形成する必要がある。したがって、外部ベース領域２
０とベース取り出しのポリシリコン領域１９との接続抵
抗を低減させることができる。

【００３１】本実施形態の半導体装置によれば、ベース
抵抗を低減させることが可能であるが、エミッタ間隔が
拡大するため、素子サイズを縮小させる上では実施形態
１に示す構造が有利である。ベース抵抗の低減と素子サ
イズの増大の影響を考慮し、トランジスタの使用目的に
応じて上記の実施形態の構造を使い分ける。

【００３２】（実施形態３）図１および図２に示す実施
形態１の半導体装置の製造方法について、図５〜図７を
参照して以下に説明する。まず、図５（Ａ）に示すよう
に第１導電型、例えばｐ型の半導体（シリコン）基板１
１の表面を熱酸化し、膜厚が例えば３００ｎｍ程度であ
る酸化膜（不図示）を形成する。さらにその上層に、ト
ランジスタ形成部に開口を有するフォトレジストを形成
し、これをマスクとして、ｐ型シリコン基板１１上の酸
化膜にエッチングを行う。このエッチングは、例えばフ
ッ酸（ＨＦ）を用いて行うことができる。ｐ型シリコン
基板１１上の酸化膜に開口を形成した後、フォトレジス
トを除去する。フォトレジストの除去は、例えば過酸化
水素水と硫酸の混合液を用いて行うことができる。

【００３３】続いて、ｐ型シリコン基板１１上の酸化膜
に設けられた開口を介して、ｐ型シリコン基板１１の表
面に第２導電型（本実施形態においてはｎ型）の不純物
を導入し、ｎ型コレクタ埋め込み領域１２を形成する。
ｎ型コレクタ埋め込み領域１２へのｎ型不純物の導入
は、例えば、Ｓｂ₂ Ｏ₃ を固体ソースとして用いた１２
００℃、６０分間の熱拡散により行うことができる。そ
の後、フッ酸を用いたウェットエッチングによりｐ型シ
リコン基板１１上の酸化膜を除去する。

【００３４】次に、図５（Ｂ）に示すように、ｎ型コレ
クタ埋め込み領域１２が形成されたｐ型シリコン基板１
１上に、ｎ型の半導体層１３をエピタキシャル成長させ
る。ｎ型エピタキシャル層１３は例えば膜厚１μｍ、抵
抗率１Ω・ｃｍで形成する。続いて、ｎ型エピタキシャ
ル層１３の表面に、素子分離のための分離絶縁膜（ＬＯ
ＣＯＳ）１４を形成する。

【００３５】分離絶縁膜１４を形成するには、まず、ｎ
型エピタキシャル層１３の表面を熱酸化して、例えば膜
厚３０ｎｍの酸化膜１７ａを形成する。その上層に、例
えば減圧ＣＶＤ法によりシリコン窒化膜（不図示）を、
例えば膜厚６５ｎｍで形成する。シリコン窒化膜の上層
に、素子分離領域に開口を有するフォトレジストを形成
し、これをマスクとしてシリコン窒化膜、酸化膜１７
ａ、さらに、ｎ型エピタキシャル層１３の表面（例えば
４００ｎｍ程度の深さまで）を選択的にエッチング除去
する。このエッチングは、ＲＩＥ（反応性イオンエッチ
ング）により行うことができる。

【００３６】フォトレジストを除去してから、シリコン
窒化膜を耐酸化マスクとしてｎ型エピタキシャル層１３
を熱酸化し、膜厚が例えば８００ｎｍである分離絶縁膜
１４を形成する。この熱酸化は、例えば１０５０℃、Ｏ
₂ 雰囲気における加湿酸化とすることができる。その
後、例えばホットリン酸（１５０℃）を用いたエッチン
グによりシリコン窒化膜を除去する。

【００３７】また、ここで、図５（Ｂ）あるいは図２の
断面図には示されないが、図１の平面図に示されるコレ
クタ電極取り出し領域（ｎ型プラグイン領域）１５を形
成する。ｎ型プラグイン領域１５を形成するには、ま
ず、ｎ型エピタキシャル層１３に形成されたｎ型コレク
タ埋め込み領域１２上の一部に、例えばリン（Ｐ⁺ ）を
イオンエネルギー７０ｋｅＶ、導入量１×１０¹⁶ａｔｏ
ｍｓ／ｃｍ² でイオン注入する。その後、不純物を活性
化するための熱処理を、例えば１０５０℃、窒素雰囲気
で６０分間行う。

【００３８】さらに、図５（Ｂ）に示すように、分離絶
縁膜１４の下部にｐ型の分離領域（ｐ型埋め込み層）１
６を形成する。ｐ型分離領域１６を形成するには、ま
ず、フォトレジストをマスクとして、ホウ素（Ｂ⁺ ）を
例えばイオンエネルギー４００ｋｅＶ、導入量１×１０
¹⁴ａｔｏｍｓ／ｃｍ² でイオン注入する。続いて、熱酸
化膜１７ａの上層に、ＣＶＤ法により膜厚１００ｎｍ程
度の酸化膜１７ｂを堆積させる。その後、不純物を活性
化するための熱処理を、例えば１０００℃で３０分間行
う。これにより、イオン注入されたホウ素（Ｂ⁺ ）がｐ
型シリコン基板１１に達し、ｐ型シリコン基板１１に接
続するｐ型分離領域１６が形成される。ｐ型分離領域１
６形成後、酸化膜１７ｂをフッ酸を用いて除去する。

【００３９】次に、図６（Ａ）に示すように、トランジ
スタのベース・エミッタが形成されるアクティブ領域の
熱酸化膜１７ａをエッチングし、熱酸化膜１７ａに開口
１８を形成する。続いて、開口１８を埋め込むように１
層目のポリシリコン層１９をＣＶＤ法により形成する。
１層目のポリシリコン層１９はｐ型不純物を高濃度に含
有させ、例えば膜厚７０ｎｍとして形成する。その後、
フォトレジスト（不図示）をマスクとしてポリシリコン
層１９にＲＩＥを行い、ベース取り出し領域１９を残し
て除去する。さらに、ＣＶＤ法により例えば膜厚３００
ｎｍの酸化膜１７ｃを形成する。

【００４０】次に、図６（Ｂ）に示すように、真性ベー
ス形成領域上の酸化膜１７ｃおよび１層目のポリシリコ
ン層１９に、フォトレジストをマスクとしてＲＩＥを行
い、ｎ型エピタキシャル層１３に達する開口２１を形成
する。開口２１の内部にはエミッタが形成される。本発
明の半導体装置は、単一の開口１８の内部に複数の開口
２１が形成されていることを特徴としている。

【００４１】その後、乾燥酸化（Ｏ₂ ）を行い、開口２
１の底部に、熱酸化膜（不図示）を膜厚１０ｎｍ程度で
形成する。次に、図７（Ａ）に示すように、開口２１底
部の熱酸化膜をイオン注入用のバッファー膜として、真
性ベース形成領域に、例えばホウ素（Ｂ⁺ ）をイオンエ
ネルギー３０ｋｅＶ、導入量１×１０¹³ａｔｏｍｓ／ｃ
ｍ² でイオン注入する。これにより、図７（Ｂ）に示す
ｐ型真性ベース領域２２が形成される。

【００４２】ここで、図７（Ａ）に矢印で示すように、
ｐ型真性ベース領域２２を形成するためのイオン注入
を、斜め方向からの回転イオン注入とした場合には、開
口２１周囲の酸化膜１７ａ下部、すなわち真性ベース領
域２２と外部ベース領域２０が接続する部分にも、ホウ
素（Ｂ⁺ ）がイオン注入される。これにより、真性ベー
ス領域２２と外部ベース領域２０との接続抵抗が低減さ
れるため、ベース抵抗を一層低減させることが可能とな
る。

【００４３】続く工程は、ダブルポリシリコン構造を有
するバイポーラトランジスタの通常の製造方法に従って
行うことができる。具体的には、まず、ＣＶＤ法により
酸化膜（不図示）を膜厚５５０ｎｍで堆積させる。ｐ型
真性ベース領域２２の不純物を活性化させるため、例え
ば窒素（Ｎ₂ ）雰囲気中で９００℃、１５分の熱処理を
行う。次に、例えばＲＩＥにより上記の酸化膜を６００
ｎｍエッチバックする。これにより、図７（Ｂ）に示す
ように、ベース取り出し用の開口２１の側壁部に、シリ
コン酸化膜からなるサイドウォール１７ｄが形成され
る。

【００４４】次に、エミッタとなるｎ型ポリシリコン層
（２層目のポリシリコン）２３を形成する。ｎ型ポリシ
リコン２３は、例えば減圧ＣＶＤ法によりポリシリコン
層を１５０ｎｍの膜厚で堆積させてから、ｎ型不純物と
して例えばヒ素（Ａｓ⁺ ）をイオンエネルギー５０ｋｅ
Ｖ、導入量１×１０¹⁶ａｔｏｍｓ／ｃｍ² でイオン注入
して形成することができる。

【００４５】イオン注入後、２層目のポリシリコン２３
の上層に、ＣＶＤ法によりシリコン酸化膜を膜厚３００
ｎｍで堆積させる。エミッタに導入された不純物（Ａｓ
⁺ ）を活性化させるため、窒素（Ｎ₂ ）雰囲気で９００
℃、３０分の熱処理を行う。さらに、ランプアニール等
によるＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅ
ａｌｉｎｇ）処理、例えば窒素（Ｎ₂ ）雰囲気で１１０
０℃、１０秒の熱処理を行う。これにより、図２に示す
ように、２層目のポリシリコン２３から真性ベース領域
２２の表層にｎ型の不純物が拡散された、ｎ型エミッタ
拡散領域２３’が形成される。

【００４６】その後、２層目のポリシリコン２３の上層
に形成された酸化膜を、フッ酸（ＨＦ）系のウェットエ
ッチングにより除去する。２層目のポリシリコン２３上
に、エミッタ領域のパターンを有するフォトレジストを
形成し、フォトレジストをマスクとして２層目のポリシ
リコン２３にエッチング、例えばＲＩＥを行う。これに
より、エミッタ領域（エミッタポリシリコン）２３が形
成される。

【００４７】次に、ベース電極およびコレクタ電極を形
成するための開口２４（図１参照）を形成する。酸化膜
１７ｃにＲＩＥを行うことにより、ベース取り出しのｐ
型ポリシリコン領域１９に接続するベース電極用の開口
２４と、ｎ型プラグイン領域１５に接続するコレクタ電
極用の開口２４が形成される。ＲＩＥにより開口２４を
形成する工程で、開口２４底部に露出するｐ型ポリシリ
コン領域１９あるいはｎ型プラグイン領域１５にダメー
ジが与えられる。これを緩和する目的でフォーミングガ
ス（９５％Ｎ₂ ＋５％Ｈ₂ の混合ガス）雰囲気中で、例
えば４００℃、６０分の熱処理（シンタリング）を行
う。

【００４８】その後、例えばスパッタリングにより開口
を埋め込むように、バリアメタル層（あるいは密着層）
を介して金属層を形成する。バリアメタル層としては、
例えば、膜厚３０ｎｍのチタン層、膜厚７０ｎｍの酸化
窒化チタン層および膜厚５０ｎｍのチタン層からなる積
層膜を用いることができる。また、配線となる金属層と
しては、例えばＳｉを１％含有するＡｌ合金からなる膜
厚６００ｎｍの金属層を形成することができる。

【００４９】上記のバリアメタル層を含む金属層を、ト
ランジスタの開口内とその周辺、および配線部分を残
し、ＲＩＥによりエッチング除去する。これにより、図
１に示すように配線２５が形成される。さらに、図示し
ないがシリコン酸化膜などからなる層間絶縁膜を形成し
てから、必要に応じて、その表面をＳＯＧ（ｓｐｉｎ
ｏｎ ｇｌａｓｓ）等により平坦化させる。その上層
に、必要に応じて層間絶縁膜をさらに堆積してから、２
層目の金属配線層を形成する。２層目の金属配線層に所
定のパターニングを行った後、保護膜（パッシベーショ
ン膜）として、例えばシリコン窒化膜からなる絶縁膜を
形成する。

【００５０】以上の工程により、本発明の実施形態１に
係る半導体装置、具体的にはダブルベース構造のマルチ
エミッタトランジスタが形成される。上記の本実施形態
の半導体装置の製造方法によれば、ベース取り出しのｐ
型ポリシリコン領域１９と外部ベース領域２０とを接続
する単一の開口１８内に、複数の開口２１が形成され、
開口２１内にそれぞれエミッタが形成される。

【００５１】したがって、１つのエミッタに着目した場
合には、そのエミッタが形成された開口２１におけるベ
ース領域（真性ベース領域２２および外部ベース領域２
０）とベース取り出しのｐ型ポリシリコン領域１９との
接続部分以外にも、ベース電流の経路が存在することに
なる。すなわち、上記の経路以外に、開口１８内の他の
エミッタが形成された開口２１周囲の接続部分を介して
コンタクトホール２４に至る経路も存在する。これによ
り、エミッタ１つ当たりのベース抵抗が低減され、トラ
ンジスタ全体としてのベース抵抗は、従来のマルチエミ
ッタトランジスタにおける１／（エミッタ数）よりも小
さい値に低減される。

【００５２】本発明の半導体装置およびその製造方法の
実施形態は、上記の説明に限定されない。例えば、基板
中に不純物拡散層を形成する工程におけるイオン注入条
件、、あるいは熱処理条件等は適宜変更することができ
る。その他、本発明の要旨を逸脱しない範囲で、種々の
変更が可能である。

【００５３】

【発明の効果】本発明の半導体装置によれば、バイポー
ラトランジスタを含む半導体装置のベース抵抗を低減さ
せることができる。また、本発明の半導体装置の製造方
法によれば、素子サイズあるいは寄生容量の増大を抑制
しながら、ベース抵抗が十分に低減された半導体装置を
製造することができる。

【図面の簡単な説明】

【図１】本発明の実施形態１に係る半導体装置の概略平
面図である。

【図２】本発明の実施形態１に係る半導体装置を表し、
図１のＸ−Ｘ’における断面図である。

【図３】本発明の実施形態２に係る半導体装置の概略平
面図である。

【図４】本発明の実施形態２に係る半導体装置を表し、
図３のＸ−Ｘ’における断面図である。

【図５】（Ａ）および（Ｂ）は、本発明の実施形態１に
係る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図６】（Ａ）および（Ｂ）は、本発明の実施形態１に
係る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図７】（Ａ）および（Ｂ）は、本発明の実施形態１に
係る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図８】（Ａ）は従来のバイポーラトランジスタの概略
平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ’における断面
図である。

【図９】従来のダブルベース構造のバイポーラトランジ
スタの概略平面図である。

【図１０】図９のＸ−Ｘ’における断面図である。

【図１１】従来のマルチエミッタ構造とダブルベース構
造を組み合わせたバイポーラトランジスタの概略平面図
である。

【図１２】図１１のＸ−Ｘ’における断面図である。

【符号の説明】

１１…ｐ型半導体（シリコン）基板、１２…ｎ型コレク
タ埋め込み領域、１３…ｎ型半導体層（ｎ型エピタキシ
ャル層）、１４…分離絶縁膜（ＬＯＣＯＳ）、１５…ｎ
型プラグイン領域（コレクタ取り出し領域）、１６…ｐ
型分離領域（ｐ型埋め込み層）、１７ａ、１７ｂ、１７
ｃ…絶縁膜（シリコン酸化膜）、１７ｄ…絶縁膜サイド
ウォール、１８…アクティブ領域の開口、１９…１層目
のポリシリコン（ベース取り出しのｐ型ポリシリコン領
域）、２０…ｐ型外部ベース領域（グラフトベース領
域）、２１…エミッタ領域の開口、２２…ｐ型真性ベー
ス領域、２３…２層目のポリシリコン（ｎ型エミッタポ
リシリコン）、２３’…ｎ型エミッタ拡散領域、２４…
電極開口部、２５…１層目の配線層。

Claims (13)

【特許請求の範囲】
1. 【請求項１】第１導電型半導体基板と、 前記第１導電型半導体基板の表層に形成された第２導電
   型コレクタ領域と、 前記第２導電型コレクタ領域を含む前記第１導電型半導
   体基板上に形成された第２導電型半導体層と、 前記第２導電型半導体層上に形成された第１の絶縁膜
   と、 前記第１の絶縁膜に形成された、前記第２導電型半導体
   層に達する第１の開口部と、 前記第１の開口部底部の前記第２導電型半導体層に形成
   された第１導電型ベース領域と、 前記第１の開口部内およびその周囲の前記第１の絶縁膜
   上に形成された、第１の導電体層からなる第１導電型ベ
   ース取り出し領域と、 前記第１の絶縁膜上に形成された第２の絶縁膜と、 前記第１の開口部内の前記第２の絶縁膜および前記第１
   の導電体層に形成された、前記第２導電型半導体層に達
   する複数の第２の開口部と、 少なくとも前記第２の開口部の内部に形成された、第２
   の導電体層からなる第２導電型エミッタ領域とを有する
   半導体装置。
2. 【請求項２】前記第１の開口部底部に形成された前記ベ
   ース領域は、少なくとも前記第２の開口部底部に形成さ
   れた複数の真性ベース領域と、 前記第１の導電体層の下部に形成され、前記真性ベース
   領域と接続する外部ベース領域（グラフトベース領域）
   とを有する請求項１記載の半導体装置。
3. 【請求項３】前記第１の開口部の外側の前記第２の絶縁
   膜に形成された、前記第１の導電体層に達する複数の第
   ３の開口部と、 少なくとも前記第３の開口部内に形成された配線層とを
   有する請求項１記載の半導体装置。
4. 【請求項４】前記第１および第２の導電体層はポリシリ
   コンを含有する層である請求項１記載の半導体装置。
5. 【請求項５】前記第１導電型はｐ型であり、前記第２導
   電型はｎ型である請求項４記載の半導体装置。
6. 【請求項６】前記第１導電型半導体基板はｐ型シリコン
   基板であり、前記第２導電型半導体層はｎ型シリコンの
   エピタキシャル層である請求項５記載の半導体装置。
7. 【請求項７】第１導電型半導体基板の表層に、第２導電
   型コレクタ領域を形成する工程と、 前記第２導電型コレクタ領域を含む前記第１導電型半導
   体基板上に、第２導電型半導体層を形成する工程と、 前記第２導電型半導体層上に第１の絶縁膜を形成する工
   程と、 前記第１の絶縁膜に、前記第２導電型半導体層に達する
   第１の開口部を形成する工程と、 前記第１の開口部内およびその周囲の前記第１の絶縁膜
   上に、第１の導電体層からなる第１導電型ベース取り出
   し領域を形成する工程と、 前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、 前記第１の開口部内の前記第２の絶縁膜および前記第１
   の導電体層に、前記第２導電型半導体層に達する複数の
   第２の開口部を形成する工程と、 前記第２の開口部底部、および前記第１の開口部内の前
   記第１の導電体層下部に、第１導電型ベース領域を形成
   する工程と、 少なくとも前記第２の開口部の内部に、第２の導電体層
   からなる第２導電型エミッタ領域を形成する工程とを有
   する半導体装置の製造方法。
8. 【請求項８】前記第１導電型ベース領域を形成する工程
   は、前記第２の開口部底部に不純物をイオン注入し、複
   数の真性ベース領域を形成する工程と、 前記第１の導電体層に含有される不純物を前記第２導電
   型半導体層に、熱処理により拡散させて、前記真性ベー
   ス領域と接続する外部ベース領域（グラフトベース領
   域）を形成する工程とを有する請求項７記載の半導体装
   置の製造方法。
9. 【請求項９】前記真性ベース領域を形成する工程は、前
   記半導体基板を回転させながら、前記開口部底部に対
   し、９０°以下の入射角でイオン注入を行う工程である
   請求項８記載の半導体装置の製造方法。
10. 【請求項１０】前記第１の開口部の外側の前記第２の絶
    縁膜に、前記第１の導電体層に達する複数の第３の開口
    部を形成する工程と、 少なくとも前記第３の開口部内に配線層を形成する工程
    とを有する請求項７記載の半導体装置の製造方法。
11. 【請求項１１】前記第１および第２の導電体層はポリシ
    リコンを含有する層である請求項７記載の半導体装置の
    製造方法。
12. 【請求項１２】前記第１導電型はｐ型であり、前記第２
    導電型はｎ型である請求項１１記載の半導体装置の製造
    方法。
13. 【請求項１３】前記第１導電型半導体基板上に、前記第
    ２導電型半導体層を形成する工程は、ｐ型シリコン基板
    上にｎ型シリコンをエピタキシャル成長させる工程であ
    る請求項１２記載の半導体装置の製造方法。