JP2000259692A - Method for designing semiconductor integrated circuit - Google Patents
Method for designing semiconductor integrated circuitInfo
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- JP2000259692A JP2000259692A JP11060933A JP6093399A JP2000259692A JP 2000259692 A JP2000259692 A JP 2000259692A JP 11060933 A JP11060933 A JP 11060933A JP 6093399 A JP6093399 A JP 6093399A JP 2000259692 A JP2000259692 A JP 2000259692A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体集積回路の設
計方法に関し、特にスキャンテスト手法を利用した時の
故障検出率を向上するのに有用な半導体集積回路の設計
方法に関する。The present invention relates to a method for designing a semiconductor integrated circuit, and more particularly to a method for designing a semiconductor integrated circuit which is useful for improving a failure detection rate when a scan test technique is used.
【０００２】[0002]
【従来の技術】半導体集積回路の故障検査手法として、
スキャンテストがよく知られている。これは、スキャン
テスト機能をそなえた記憶素子であるスキャンレジスタ
を互いに接続してスキャンチェーンを構成し、そのスキ
ャンチェーンをスキャンテストモード時にシフトレジス
タとして機能させ、回路中の任意のスキャンレジスタの
値を観測可能また制御可能として、そのレジスタに接続
する組合せ回路の故障検出を行うようにした技術であ
る。2. Description of the Related Art As a failure inspection method of a semiconductor integrated circuit,
Scan tests are well known. This is because a scan chain, which is a storage element having a scan test function, is connected to each other to form a scan chain, and the scan chain functions as a shift register in the scan test mode, and the value of any scan register in the circuit is changed. This is a technique in which a failure of a combinational circuit connected to the register is detected as observable or controllable.
【０００３】バス接続を含む回路のスキャンテストを行
う際は、シフト時およびキャプチャ時のバスの衝突を避
けるために、通常はトライステートドライバの制御線を
あらかじめ固定することが多い。しかしながら、その場
合は制御線の値を観測することができないため、その結
果として故障検出率が低下するという課題がある。この
課題に対処するため、従来、観測できなくなる信号( 被
観測信号Ｘ) に対し、この被観測信号Ｘ専用に観測用の
スキャンレジスタを新たに挿入することにより観測を可
能とする手法（以下、「手法Ａ」と称する）、および、
既存回路中のスキャンレジスタの直前にセレクタ回路を
挿入し、スキャンテスト時には本来信号と被観測信号Ｘ
のいずれかを任意に選択することにより観測を可能とす
る手法（以下、「手法Ｂ」と称する）が存在する。In performing a scan test of a circuit including a bus connection, a control line of a tri-state driver is usually fixed in advance in order to avoid a bus collision at the time of shift and capture. However, in this case, the value of the control line cannot be observed, and as a result, there is a problem that the failure detection rate decreases. In order to solve this problem, a method of enabling observation by inserting a new scan register exclusively for the observed signal X into a signal (observed signal X) which cannot be observed conventionally (hereinafter, referred to as a signal). "Method A"), and
A selector circuit is inserted immediately before the scan register in the existing circuit.
There is a method (hereinafter, referred to as “method B”) that enables observation by arbitrarily selecting any of the above.
【０００４】以下、上述の課題と従来におけるその対策
とを、図面を用いてより詳細に説明する。図８は、トラ
イステートバスを含む回路例である。ここで、１０１は
スキャンレジスタ、１０２、１０３はトライステートド
ライバ、１０４は組合せ回路、１０５、１０６は、バス
である。[0004] The above-mentioned problem and the conventional countermeasure will be described in more detail with reference to the drawings. FIG. 8 is a circuit example including a tristate bus. Here, 101 is a scan register, 102 and 103 are tri-state drivers, 104 is a combinational circuit, and 105 and 106 are buses.
【０００５】この図８の回路例では、スキャンパステス
ト時に、制御線を制御するスキャンレジスタ１０１の値
により、トライステートドライバ１０２と１０３の両方
がＯＮになって信号が衝突する場合が考えられる。In the circuit example of FIG. 8, it is conceivable that during a scan path test, both tri-state drivers 102 and 103 are turned on due to the value of a scan register 101 for controlling a control line, causing a signal collision.
【０００６】次に、このような信号の衝突を避けるため
の回路構成の一例を挙げる。Next, an example of a circuit configuration for avoiding such a signal collision will be described.
【０００７】図９は、トライステートドライバを固定し
た回路の例を示す。ここで、２０４はテスト時にＨｉ
（１）に固定される信号線、２０７、２０８は制御信号
線である。ここで、信号線２０４がＨｉの場合は、トラ
イステートドライバ１０２はＯＦＦ、トライステートド
ライバ１０３はＯＮに制御されるため、バス１０５、１
０６において信号の衝突が起こることはない。しかしな
がら、制御信号線２０７および制御信号線２０８を観測
することができなくなるため、組合せ回路１０４を観測
することができなくなる。その場合は組合せ回路１０４
の故障検出を行うことができず、問題である。FIG. 9 shows an example of a circuit in which a tristate driver is fixed. Here, 204 is Hi at the time of the test.
Signal lines fixed to (1), 207 and 208 are control signal lines. Here, when the signal line 204 is Hi, the tristate driver 102 is controlled to be OFF and the tristate driver 103 is controlled to be ON.
No signal collision occurs at 06. However, since the control signal lines 207 and 208 cannot be observed, the combinational circuit 104 cannot be observed. In that case, the combinational circuit 104
Cannot be detected, which is a problem.
【０００８】次に、これに対する従来の対策手法を説明
する。図１０は、手法Ａを適用した場合の従来の回路例
である。ここで３０３は新たに追加したスキャンレジス
タである。このような構成において、被観測点となる信
号線２０７は、新たに挿入されたスキャンレジスタ３０
３により観測可能となり、これによって組み合わせ回路
１０４の故障を検出することが可能となる。Next, a conventional countermeasure for this will be described. FIG. 10 is an example of a conventional circuit to which the technique A is applied. Here, reference numeral 303 denotes a newly added scan register. In such a configuration, the signal line 207 serving as the observation point is connected to the newly inserted scan register 30.
3 makes it possible to observe, whereby it is possible to detect a failure of the combinational circuit 104.
【０００９】図１１は、手法Ｂを適用した場合の従来の
回路例である。ここで、４０２は観測のために挿入した
セレクタ、４０３はセレクタ４０２の制御線、４０４は
既存回路の信号線である。４０５は既存回路のスキャン
レジスタで、今回の観測スキャンレジスタとなる。４０
６は既存回路のスキャンレジスタである。このような構
成において、制御信号線２０７と既存信号線４０４と
は、挿入されたセレクタ４０２によっていずれかが選択
されてスキャンレジスタ４０５に導かれる。そしてスキ
ャンテストする時にセレクタ４０２の信号線４０３を任
意に制御可能とすることにより、既存信号線４０４およ
び制御信号線２０７ともに、既存回路のレジスタ４０５
により観測可能になる。FIG. 11 shows an example of a conventional circuit to which the technique B is applied. Here, 402 is a selector inserted for observation, 403 is a control line of the selector 402, and 404 is a signal line of an existing circuit. Reference numeral 405 denotes a scan register of the existing circuit, which is the current observation scan register. 40
Reference numeral 6 denotes a scan register of the existing circuit. In such a configuration, one of the control signal line 207 and the existing signal line 404 is selected by the inserted selector 402 and guided to the scan register 405. When the scan test is performed, the signal line 403 of the selector 402 can be arbitrarily controlled, so that both the existing signal line 404 and the control signal line 207 are connected to the register 405 of the existing circuit.
Makes it observable.
【００１０】[0010]
【発明が解決しようとする課題】しかしながら、従来手
法（Ａ）を用いた場合には、図１０に示すようにほかの
プリミティブと比して面積が大きいスキャンレジスタ３
０３を新たに挿入する必要があるため、面積増加が著し
い。また、従来手法（Ｂ）を用いた場合は、面積増加は
おさえられるが、本来回路に新たな遅延を挿入すること
になるため、タイミングに悪影響を与える。また、従来
手法（Ａ）（Ｂ）とも、その接続はレイアウト工程以前
に行われるため、配線長の増加、遅延値の増加、さらに
は配線混雑により面積増加を招くという課題がある。However, when the conventional method (A) is used, as shown in FIG. 10, a scan register 3 having a larger area than other primitives is used.
03 needs to be newly inserted, so that the area is significantly increased. In addition, when the conventional method (B) is used, an increase in the area is suppressed, but a new delay is originally inserted into the circuit, which adversely affects the timing. Further, in both of the conventional methods (A) and (B), since the connection is made before the layout step, there is a problem that the wiring length increases, the delay value increases, and the area increases due to wiring congestion.
【００１１】そこで本発明は、このような配線長の増加
や遅延値の増加や面積増加を招くことのない半導体集積
回路の設計方法を提供することを目的とする。It is an object of the present invention to provide a method of designing a semiconductor integrated circuit which does not cause such an increase in wiring length, an increase in delay value, and an increase in area.
【００１２】[0012]
【課題を解決するための手段】従来手法Ｂにおいて、観
測のための接続は、既存回路中のいずれのスキャンレジ
スタに対して行っても論理的な不具合は発生しない性質
のものである。そこで、上述の課題を解決するために、
本発明の半導体集積回路の設計方法は、従来手法Ｂにお
いて、レイアウト工程以前に接続を決定するのではな
く、レイアウト工程時に決定する。Means for Solving the Problems In the conventional method B, the connection for observation does not cause a logical defect even if it is performed for any scan register in the existing circuit. Therefore, in order to solve the above-mentioned problem,
In the method of designing a semiconductor integrated circuit of the present invention, in the conventional method B, the connection is not determined before the layout step, but is determined during the layout step.
【００１３】すなわち本発明は、スキャンレジスタを用
いて被観測信号の観測を行うことで半導体集積回路を設
計するに際し、レイアウト工程時に、素子の配置にもと
づいた遅延値を利用して既存回路のタイミング余裕度を
調べ、各スキャンレジスタを終点とするパスのタイミン
グ余裕度、および、被観測点のタイミング余裕度を算出
し、被観測点とこの被観測点を観測するスキャンレジス
タとを接続した場合の被観測点のタイミング余裕度と、
スキャンレジスタと被観測点との距離とに基づき、観測
候補となるスキャンレジスタを選び、その中から、観測
スキャンレジスタとして一つ選択し、前記工程にて選択
した観測スキャンレジスタを実際に置き換えて、対応す
る被観測信号と接続する回路変更を行うものである。That is, according to the present invention, when designing a semiconductor integrated circuit by observing a signal to be observed by using a scan register, the timing of an existing circuit is designed by utilizing a delay value based on the arrangement of elements in a layout process. Examine the margin, calculate the timing margin of the path ending at each scan register, and the timing margin of the observed point, and connect the observed point and the scan register that observes this observed point. The timing margin of the observed point,
Based on the scan register and the distance between the observed point, select a scan register to be an observation candidate, from among them, select one as an observation scan register, and actually replace the observation scan register selected in the above step, The circuit for connecting to the corresponding observed signal is changed.
【００１４】こうすると、被観測信号と観測スキャンレ
ジスタとの距離を比較的最小に保つことを可能としつ
つ、しかも本来回路にタイミングバイオレーションを発
生することなく、観測用の接続を行うことが可能とな
る。このため、配線長の増加や遅延値の増加や面積増加
を招かないようにすることができる。This makes it possible to keep the distance between the signal to be observed and the observation scan register relatively small, and to perform the observation connection without generating timing violation in the circuit. Becomes Therefore, it is possible to prevent an increase in the wiring length, an increase in the delay value, and an increase in the area.
【００１５】[0015]
【発明の実施の形態】請求項１に記載の本発明は、レイ
アウト工程時に、素子の配置にもとづいた遅延値を利用
して既存回路のタイミング余裕度を調べ、各スキャンレ
ジスタを終点とするパスのタイミング余裕度、および、
被観測点のタイミング余裕度を算出し、被観測点とこの
被観測点を観測するスキャンレジスタとを接続した場合
の被観測点のタイミング余裕度と、スキャンレジスタと
被観測点との距離とに基づき、観測候補となるスキャン
レジスタを選び、その中から、観測スキャンレジスタと
して一つ選択し、前記工程にて選択した観測スキャンレ
ジスタを実際に置き換えて、対応する被観測信号と接続
する回路変更を行うものである。According to the present invention, in a layout process, a timing margin of an existing circuit is checked by using a delay value based on an arrangement of elements, and a path having each scan register as an end point is determined. Timing margin, and
The timing margin of the observed point is calculated, and the timing margin of the observed point when the observed point is connected to the scan register for observing the observed point, and the distance between the scan register and the observed point are calculated. Based on the selected scan register as an observation candidate, one of them is selected as an observation scan register, and the observation scan register selected in the above step is actually replaced to change the circuit connected to the corresponding observed signal. Is what you do.
【００１６】こうすると、被観測信号と観測スキャンレ
ジスタとの距離を比較的最小に保つことを可能としつ
つ、本来回路にタイミングバイオレーションを発生する
ことなく観測用の接続を行うことが可能となり、このた
め、配線長の増加や遅延値の増加や面積増加を招くこと
がないようにすることができる。請求項２に記載の本発
明は、観測スキャンレジスタを一つ選択する工程におい
て選択可能なスキャンレジスタが存在しない場合に、新
たなスキャンレジスタを既存回路に挿入し、そのスキャ
ンレジスタを観測スキャンレジスタに選択するものであ
る。This makes it possible to keep the distance between the signal to be observed and the observation scan register relatively small, and to perform the connection for observation without generating timing violation in the circuit. For this reason, it is possible to prevent an increase in wiring length, an increase in delay value, and an increase in area. According to the second aspect of the present invention, when there is no selectable scan register in the step of selecting one observation scan register, a new scan register is inserted into the existing circuit, and the scan register is set as the observation scan register. To choose.
【００１７】こうすると、回路構成上もしくは配置上に
ついて観測に適したスキャンレジスタが存在しない場合
でも、信号を観測することが可能となる。請求項３に記
載の本発明は、観測スキャンレジスタを一つ選択する工
程において選択可能なスキャンレジスタが存在しない場
合に、先に選択した観測スキャンレジスタを利用すれ
ば、タイミング違反を起こさずに観測のための接続を可
能で、かつ、先に選択した観測スキャンレジスタによっ
て観測する予定であった被観測点が、他の観測レジスタ
を用いても制約違反を起こすことなく観測可能ならば、
そのスキャンレジスタを、今回の被観測点のスキャンレ
ジスタとして選択し、先に選択した被観測点に対して
は、再度、観測スキャンレジスタを一つ選択するもので
ある。This makes it possible to observe signals even when there is no scan register suitable for observation in terms of circuit configuration or arrangement. According to the third aspect of the present invention, when there is no selectable scan register in the step of selecting one observation scan register, if the previously selected observation scan register is used, the observation can be performed without causing a timing violation. If the observation point scheduled to be observed by the observation scan register selected earlier can be observed without causing a constraint violation even if another observation register is used,
The scan register is selected as the scan register of the current observation point, and one observation scan register is selected again for the previously selected observation point.
【００１８】こうすると、既存のスキャンレジスタを観
測に用いることができるので、面積増加の多いスキャン
レジスタを新たに挿入する必要がなく、したがって観測
効率を上げることが可能となる。請求項４に記載の本発
明は、観測スキャンレジスタを一つ選択する工程におい
て選択可能なスキャンレジスタが存在しない場合に、被
観測点から一定距離内に配置されたスキャンレジスタの
中から候補となる観測スキャンレジスタを選択するもの
である。In this case, since the existing scan register can be used for observation, it is not necessary to newly insert a scan register having a large area increase, and therefore, the observation efficiency can be improved. According to a fourth aspect of the present invention, when there is no selectable scan register in the step of selecting one observation scan register, the scan register is a candidate from scan registers arranged within a certain distance from the observed point. This selects the observation scan register.
【００１９】こうすると、探索対象が削減され処理の高
速化が図られる。また、新たな配線長が抑制されるので
小面積化の効果にもつながる。Thus, the number of objects to be searched is reduced and the processing speed is increased. Further, the new wiring length is suppressed, which leads to the effect of reducing the area.
【００２０】（第１の実施の形態）第１の実施の形態に
係る半導体集積回路の設計方法を、図面を参照しながら
説明する。本実施の形態においては、従来の半導体集積
回路の設計手法において使用した図１１の構成を同様に
使用する。制御信号線２０７が被観測点に相当し、レジ
スタ４０５が観測スキャンレジスタに相当する。(First Embodiment) A method of designing a semiconductor integrated circuit according to a first embodiment will be described with reference to the drawings. In the present embodiment, the configuration of FIG. 11 used in a conventional semiconductor integrated circuit design method is similarly used. The control signal line 207 corresponds to the observation point, and the register 405 corresponds to the observation scan register.
【００２１】図１は、本発明の第１の実施の形態に係る
半導体集積回路の設計方法を示すフローチャートであ
る。この図１において、５０１は、半導体集積回路の各
素子の配置を行う工程、５０２は、工程５０１での配置
に基づきその距離等から仮想配線長を求め、回路にあわ
せて遅延時間を算出する工程、５０３は、全てのレジス
タが観測スキャンレジスタに置き換わったとした場合
の、スキャンレジスタのタイミング余裕度を算出し、ま
た、観測点のタイミング余裕度の算出を行う工程であ
る。FIG. 1 is a flowchart showing a method for designing a semiconductor integrated circuit according to the first embodiment of the present invention. In FIG. 1, reference numeral 501 denotes a step of arranging each element of the semiconductor integrated circuit, and 502 denotes a step of obtaining a virtual wiring length from the distance and the like based on the arrangement in the step 501 and calculating a delay time according to the circuit. , 503 are steps for calculating the timing margin of the scan register and calculating the timing margin of the observation point when all the registers are replaced with the observation scan register.
【００２２】５０４は、以降の処理を行うべき、処理済
でない被観測点を一つ選択する工程、５０５は、処理済
でない観測スキャンレジスタから処理候補を選択する工
程、５０６は、観測レジスタと被観測点とを接続した場
合の被観測点のタイミング余裕度の計算を行う工程であ
る。５０７は、工程５０６で計算した被観測点のタイミ
ング余裕度が、決められた制約を満たしているかどうか
を判断する工程、すなわち、この制約を満足する候補が
存在するかどうかを判断する工程である。５０８は、工
程５０７が真であった場合に、それらの候補を被観測点
の観測候補とし、スキャンレジスタと被観測点との間の
距離と、被観測点のタイミング余裕度とによって観測ス
キャンレジスタを決定し、被観測点のペアとして、それ
らを処理済とする工程である。５０９は、５０７工程が
偽の場合に、被観測点のペアは存在しないとして、処理
済とする工程である。Reference numeral 504 denotes a step of selecting one unprocessed observation point to be subjected to subsequent processing, 505 a step of selecting a processing candidate from an unprocessed observation scan register, and 506 a step of selecting an observation register and a target to be processed. This is a step of calculating the timing margin of the observed point when the observation point is connected. Step 507 is a step of judging whether or not the timing margin of the observed point calculated in Step 506 satisfies a predetermined constraint, that is, a step of judging whether there is a candidate satisfying this constraint. . 508: If the step 507 is true, the candidates are set as observation candidates for the observation point, and the observation scan register is determined by the distance between the scan register and the observation point and the timing margin of the observation point. Is determined and processed as a pair of observed points. Step 509 is a step in which, when the step 507 is false, there is no pair of observed points, and the processing is completed.
【００２３】５１０は、全ての被観測点が処理済かどう
かを判断し、そうでない場合は、工程５０５から本工程
５１０までの処理を、まだ処理していない被観測点に対
して行う工程である。５１１は、観測スキャンレジスタ
を実際に置換え、回路を接続し直す工程、５１２は、配
線を行う工程である。工程５０１から工程５０３までは
タイミングの検証工程にあたり、接続を変更しない場合
の遅延値などを計算し、すべてのスキャンレジスタの検
証を行う。工程５０４から工程５１０までは選択工程
で、被観測点とこの被観測点を観測する観測スキャンレ
ジスタとのペアを、その配置を考慮しつつ決定する。工
程５１１以降は、置換えおよび配線工程である。In step 510, it is determined whether or not all the observation points have been processed. If not, the processing from step 505 to step 510 is performed on the observation points which have not been processed yet. is there. 511 is a step of actually replacing the observation scan register and reconnecting the circuit, and 512 is a step of wiring. Steps 501 to 503 correspond to a timing verification step, in which a delay value or the like when the connection is not changed is calculated, and all scan registers are verified. Steps 504 to 510 are selection steps in which a pair of a point to be observed and an observation scan register for observing the point to be observed is determined in consideration of its arrangement. Step 511 and subsequent steps are replacement and wiring steps.
【００２４】ここで、工程５１０において処理済とは、
被観測点についてこの被観測点を観測するスキャンレジ
スタが決定しており、かつ観測スキャンレジスタについ
てこの観測スキャンレジスタが観測する被観測点が決定
している状態をいう。また、工程５０３における被観測
点のタイミング余裕は、その被観測点を通過するパスの
タイミング余裕のうちもっとも小さなものの値をとる。Here, “processed in step 510” means that
This refers to a state in which the scan register that observes the observed point is determined for the observed point, and the observed point that is observed by the observed scan register is determined for the observed scan register. Further, the timing margin of the observed point in the step 503 takes the value of the smallest timing margin of the path passing through the observed point.
【００２５】なお、本実施の形態では、工程５０２にお
いて仮想配線長を用いたが、実際に配線を行いながら抽
出を行っても良い。また、この時に参照する回路中のス
キャンレジスタの特性には、観測スキャンレジスタの特
性を用いても良い。また、配線に基づく遅延計算として
いるが、さらに入力ピン負荷容量等を勘案しても良い。In this embodiment, the virtual wiring length is used in step 502, but the extraction may be performed while actually performing wiring. The characteristics of the scan register in the circuit referred to at this time may be the characteristics of the observation scan register. Although the delay is calculated based on the wiring, the input pin load capacitance and the like may be further considered.
【００２６】なお、工程５０３においては置換えを行っ
た場合のスキャンレジスタのタイミングを用いている
が、置換えを行わない場合の値をもちいてもよい。した
がって、本実施の形態によると、被観測信号と観測スキ
ャンレジスタとの距離を比較的最小に保つことを可能と
しつつ、本来回路にタイミングバイオレーションを発生
することなく観測用の接続を行うことが可能となり、こ
のため配線長の増加や遅延値の増加や面積増加を招かな
いようにすることができる。In step 503, the timing of the scan register when replacement is performed is used, but a value when replacement is not performed may be used. Therefore, according to the present embodiment, while making it possible to keep the distance between the signal to be observed and the observation scan register relatively small, it is possible to perform the observation connection without generating timing violation in the circuit. This makes it possible to prevent an increase in wiring length, delay value, and area.
【００２７】（第２の実施の形態）以下、本発明の第２
の実施の形態に係る半導体集積回路の設計方法を、図面
を参照しながら説明する。図２および図３は、本発明の
第２の実施の形態に係る半導体集積回路の設計方法を示
すフローチャートである。図２において、工程６０１〜
工程６０８、工程６１０〜工程６１２は、図１の工程５
０１〜工程５０８、工程５１０〜工程５１２に対応して
おり、対応する工程はそれぞれ同一内容である。(Second Embodiment) Hereinafter, a second embodiment of the present invention will be described.
A method for designing a semiconductor integrated circuit according to the embodiment will be described with reference to the drawings. 2 and 3 are flowcharts showing a method for designing a semiconductor integrated circuit according to the second embodiment of the present invention. Referring to FIG.
Steps 608 and 610 to 612 correspond to Step 5 in FIG.
The steps correspond to 01 to 508 and 510 to 512, and the corresponding steps have the same contents.
【００２８】工程６０７が偽である場合に実行される工
程６０９は、図１に示されるものと相違する。この工程
６０９は、図３に示すように、工程６２０〜工程６２２
から構成されている。すなわち、６２０は、工程６０７
が偽である場合に、被観測点に対し工程６０９の処理が
初めてかどうかを判断する工程、６２１は、工程６２０
が真の場合、新たなスキャンレジスタを被観測点の近傍
に配置し、それを観測レジスタの候補に追加する工程、
６２２は、工程６２０が偽の場合、被観測点のペアは存
在しないとして、被観測点を処理済とする工程である。
工程６２１を実行した場合は工程６０６に戻り、また工
程６２２を実行した場合は工程６１０へ進む。Step 609, performed when step 607 is false, differs from that shown in FIG. This step 609 includes steps 620 to 622 as shown in FIG.
It is composed of That is, 620 is a step 607
Is false, it is determined whether or not the processing of step 609 is the first time for the observed point.
If is true, placing a new scan register near the observed point and adding it to the observation register candidates;
Step 622 is a step in which, when the step 620 is false, it is determined that the observed point pair does not exist and the observed point is already processed.
If step 621 has been performed, the process returns to step 606; if step 622 has been performed, the process proceeds to step 610.
【００２９】したがって、回路構成上もしくは配置上に
ついて観測に適したスキャンレジスタが存在しない場合
でも、信号を観測することが可能となる。なお、工程６
２２が実行された場合、該当被観測点は、タイミング的
にクリティカルと考えられるので、本手法では、観測可
能とすることができない。また、工程６２１において、
追加するスキャンレジスタの個数を面積の制約に応じて
限定しても良い。Therefore, signals can be observed even when there is no scan register suitable for observation on the circuit configuration or arrangement. Step 6
When Step 22 is executed, the observed point is considered to be critical in terms of timing, and therefore cannot be made observable by this method. Also, in step 621,
The number of scan registers to be added may be limited according to the restriction on the area.
【００３０】（第３の実施の形態）以下、本発明の第３
の実施の形態に係る半導体集積回路の設計方法を、図面
を参照しながら説明する。図４は、本発明の第３の実施
の形態に係る半導体集積回路の設計方法を示すフローチ
ャートである。図４において、工程７０１〜工程７０
８、工程７１０〜工程７１２は、図１の工程５０１〜工
程５０８、工程５１０〜工程５１２に対応しており、対
応する工程はそれぞれ同一内容である。また、工程７２
２は、図６の工程６０９と対応している。(Third Embodiment) Hereinafter, a third embodiment of the present invention will be described.
A method for designing a semiconductor integrated circuit according to the embodiment will be described with reference to the drawings. FIG. 4 is a flowchart showing a method for designing a semiconductor integrated circuit according to the third embodiment of the present invention. In FIG. 4, steps 701 to 70
8, Steps 710 to 712 correspond to Steps 501 to 508 and Steps 510 to 512 in FIG. 1, and the corresponding steps have the same contents. Step 72
2 corresponds to step 609 in FIG.
【００３１】７２０は、工程７０７が偽であるときに、
処理済の観測スキャンレジスタと今回の被観測点とを接
続した場合の、今回被観測点のタイミング余裕度の計算
を行い、今回の被観測点のタイミング余裕度が制約を満
足し、かつ、その観測スキャンレジスタに接続予定であ
った元の被観測点が、複数の観測候補を持つかどうかを
判断する工程である。７２１は、工程７２０が真である
場合に、その観測スキャンレジスタを処理候補とし、ペ
アとなる元の被観測点の観測候補から削除し、その元の
被観測点の観測候補のうちタイミング余裕の最も大きい
ものを元の被観測点の新たなペアとする工程である。工
程７２１を実行した後は、工程７０６に戻る。工程７２
２は、工程７２０が偽である場合に実行される。720 indicates that when step 707 is false,
When the processed observation scan register is connected to the current observation point, the timing margin of the current observation point is calculated, and the timing margin of the current observation point satisfies the constraint, and This is a step of determining whether or not the original observation point to be connected to the observation scan register has a plurality of observation candidates. In step 721, when the process 720 is true, the observation scan register is set as a processing candidate, and is deleted from the observation candidates of the original observed point to be paired. In this step, the largest one is used as a new pair of the original observation points. After performing the step 721, the process returns to the step 706. Step 72
Step 2 is performed if step 720 is false.
【００３２】こうすると、既存のスキャンレジスタを観
測に用いることができるので、面積増加の多いスキャン
レジスタを新たに挿入する必要がなく、したがって観測
効率を上げることが可能となる。In this case, the existing scan register can be used for observation, so that it is not necessary to newly insert a scan register having a large area increase, and thus the observation efficiency can be increased.
【００３３】（第４の実施の形態）以下、本発明の第４
の実施形態に係る半導体集積回路の設計方法を、図面を
参照しながら説明する。図５および図６は、本発明の第
４の実施の形態に係る半導体集積回路の設計方法を示す
フローチャートである。図５において、工程８０１〜工
程８０４、工程８０６〜工程８０８、工程８１０〜工程
８１２は、図１の工程５０１〜工程５０４、工程５０６
〜工程５０８、工程５１０〜工程５１２に対応してお
り、対応する工程はそれぞれ同一内容である。(Fourth Embodiment) Hereinafter, a fourth embodiment of the present invention will be described.
A method for designing a semiconductor integrated circuit according to the embodiment will be described with reference to the drawings. FIGS. 5 and 6 are flowcharts showing a method for designing a semiconductor integrated circuit according to the fourth embodiment of the present invention. 5, steps 801 to 804, steps 806 to 808, and steps 810 to 812 correspond to steps 501 to 504 and 506 in FIG.
Steps 508 and 510 to 512, and the corresponding steps have the same contents.
【００３４】工程８０５では、処理済でない観測スキャ
ンレジスタの中から、被観測点から決められた一定距離
以内に配置された処理候補を選択する。この際、決めら
れた一定距離は、被観測点のタイミング余裕時間と選択
個数との関数として計算する。工程８０７が偽である場
合に実行される工程８０９は、図６に示すように、工程
８２０〜工程８２２から構成されている。すなわち、８
２０は、工程８０７が偽である場合に、処理候補として
の観測スキャンレジスタの選択範囲を拡大可能かどうか
を判断する工程、８２１は、工程８２０が真の場合に、
選択範囲を拡大し、増分を観測スキャンレジスタの候補
に追加する工程、８２２は、工程８２０が偽の場合に、
被観測点のペアは存在しないとして、被観測点を処理済
とする工程である。工程８２１を実行した場合は工程８
０６に戻り、また工程８２２を実行した場合は工程８１
０に進む。In step 805, a processing candidate located within a fixed distance determined from the observed point is selected from the unprocessed observation scan registers. At this time, the determined fixed distance is calculated as a function of the timing margin time of the observed point and the number of selected points. Step 809, which is performed when step 807 is false, includes steps 820 to 822, as shown in FIG. That is, 8
20 is a step for judging whether or not the selection range of the observation scan register as a processing candidate can be expanded when step 807 is false; 821, when step 820 is true,
Expanding the selection and adding the increment to the candidate for the observation scan register, 822, if step 820 is false,
In this step, the observed point is processed, assuming that the observed point pair does not exist. Step 8 when Step 821 is performed
06, and if step 822 has been executed, step 81
Go to 0.
【００３５】こうすると、探索対象が削減され処理の高
速化が図られる。また、新たな配線長が抑制されるので
小面積化の効果にもつながる。なお、工程８０５におけ
る処理候補の選択範囲は、あらかじめ任意に決めた値で
もよい。また、距離に限らず、配線経路を勘案した関数
や、配線混雑度を勘案した関数を用いても良い。Thus, the number of objects to be searched is reduced and the processing speed is increased. Further, the new wiring length is suppressed, which leads to the effect of reducing the area. Note that the selection range of the processing candidates in step 805 may be a value arbitrarily determined in advance. The function is not limited to the distance, and a function that takes into account the wiring route or a function that takes into account the degree of wiring congestion may be used.
【００３６】なお、工程８２０にて拡大する範囲は、あ
らかじめ定められた個数を選択できるまで、としてもよ
いし、あらかじめ決められた距離としてもよいし、工程
８０５で用いている関数でもよい。図７は、本発明にお
いて用いる観測レジスタの実施の形態を示す。ここで、
９０１はマクロセル、９０２はスキャンレジスタ、９０
３はセレクタである。この図７の実施の形態では、スキ
ャンレジスタ９０２とセレクタ９０３とをあらかじめ同
一のマクロセル９０１として実現しているので、セレク
タの追加による遅延値の増加を容易に見積もることがで
きる。The range to be expanded in step 820 may be a range until a predetermined number can be selected, may be a predetermined distance, or may be the function used in step 805. FIG. 7 shows an embodiment of the observation register used in the present invention. here,
901 is a macro cell, 902 is a scan register, 90
3 is a selector. In the embodiment of FIG. 7, since the scan register 902 and the selector 903 are previously realized as the same macrocell 901, it is possible to easily estimate an increase in the delay value due to the addition of the selector.
【００３７】[0037]
【発明の効果】以上のように本発明によれば、レイアウ
ト工程時に、素子の配置にもとづいた遅延値を利用して
既存回路のタイミング余裕度を調べ、各スキャンレジス
タを終点とするパスのタイミング余裕度、および、被観
測点のタイミング余裕度を算出し、被観測点とこの被観
測点を観測するスキャンレジスタとを接続した場合の被
観測点のタイミング余裕度と、スキャンレジスタと被観
測点との距離とに基づき、観測候補となるスキャンレジ
スタを選び、その中から、観測スキャンレジスタとして
一つ選択し、前記工程にて選択した観測スキャンレジス
タを実際に置き換えて、対応する被観測信号と接続する
回路変更を行うため、被観測信号と観測スキャンレジス
タとの距離を比較的最小に保つことを可能としつつ、本
来回路にタイミングバイオレーションを発生することな
く観測用の接続を行うことが可能となり、このため、面
積の増加を押さえつつ、新たなタイミングバイオレーシ
ョンを発生することなく故障検出率の向上を図ることが
できる。As described above, according to the present invention, at the time of the layout process, the timing margin of the existing circuit is examined by using the delay value based on the arrangement of the elements, and the timing of the path ending at each scan register is determined. The margin and the timing margin of the observed point are calculated, and the timing margin of the observed point when the observed point and the scan register for observing the observed point are connected, and the scan register and the observed point are calculated. Based on the distance and, select a scan register to be an observation candidate, from among them, select one as an observation scan register, actually replace the observation scan register selected in the above step, and the corresponding observed signal and Since the connection circuit is changed, the distance between the observed signal and the observation scan register can be kept relatively small, It is possible to make a connection for observation without generating violation, Therefore, while suppressing the increase in area, it is possible to improve the fault coverage without generating new timing violation.
【図１】本発明の第１の実施の形態に係る半導体集積回
路の設計方法を示すフローチャートである。FIG. 1 is a flowchart showing a method for designing a semiconductor integrated circuit according to a first embodiment of the present invention.
【図２】本発明の第２の実施の形態に係る半導体集積回
路の設計方法を示すフローチャートである。FIG. 2 is a flowchart illustrating a method of designing a semiconductor integrated circuit according to a second embodiment of the present invention.
【図３】図２における要部の詳細を示す図である。FIG. 3 is a diagram showing details of a main part in FIG. 2;
【図４】本発明の第３の実施の形態に係る半導体集積回
路の設計方法を示すフローチャートである。FIG. 4 is a flowchart illustrating a method of designing a semiconductor integrated circuit according to a third embodiment of the present invention.
【図５】本発明の第４の実施の形態に係る半導体集積回
路の設計方法を示すフローチャートである。FIG. 5 is a flowchart illustrating a method of designing a semiconductor integrated circuit according to a fourth embodiment of the present invention.
【図６】図５における要部の詳細を示す図である。FIG. 6 is a diagram showing details of a main part in FIG. 5;
【図７】観測スキャンレジスタの例を示す図である。FIG. 7 is a diagram illustrating an example of an observation scan register.
【図８】トライステートバスを含む従来の回路例を示す
図である。FIG. 8 is a diagram illustrating a conventional circuit example including a tri-state bus.
【図９】トライステートドライバを固定した従来の回路
例を示す図である。FIG. 9 is a diagram showing a conventional circuit example in which a tri-state driver is fixed.
【図１０】従来の手法Ａを適用した場合の回路例を示す
図である。FIG. 10 is a diagram illustrating a circuit example when a conventional method A is applied.
【図１１】従来の手法Ｂを適用した場合の回路例を示す
図である。FIG. 11 is a diagram showing an example of a circuit when a conventional method B is applied.
Claims (4)
観測を行うことで半導体集積回路を設計する方法であっ
て、レイアウト工程時に、 素子の配置にもとづいた遅延値を利用して既存回路のタ
イミング余裕度を調べ、各スキャンレジスタを終点とす
るパスのタイミング余裕度、および、被観測点のタイミ
ング余裕度を算出し、 被観測点とこの被観測点を観測するスキャンレジスタと
を接続した場合の被観測点のタイミング余裕度と、スキ
ャンレジスタと被観測点との距離とに基づき、観測候補
となるスキャンレジスタを選び、その中から、観測スキ
ャンレジスタとして一つ選択し、 前記工程にて選択した観測スキャンレジスタを実際に置
き換えて、対応する被観測信号と接続する回路変更を行
うことを特徴とする半導体集積回路の設計方法。1. A method of designing a semiconductor integrated circuit by observing a signal to be observed using a scan register, wherein a timing of an existing circuit is utilized in a layout process using a delay value based on an arrangement of elements. Examine the margin, calculate the timing margin of the path ending at each scan register, and the timing margin of the observed point, and connect the observed point to the scan register that observes this observed point. Based on the timing margin of the observed point and the distance between the scan register and the observed point, a scan register to be an observation candidate was selected, and one of them was selected as an observation scan register, and was selected in the above step. A method of designing a semiconductor integrated circuit, wherein a circuit for connecting to a corresponding signal to be observed is changed by actually replacing an observation scan register. .
程において選択可能なスキャンレジスタが存在しない場
合に、新たなスキャンレジスタを既存回路に挿入し、そ
のスキャンレジスタを観測スキャンレジスタに選択する
ことを特徴とする請求項１記載の半導体集積回路の設計
方法。2. In the step of selecting one observation scan register, if there is no selectable scan register, a new scan register is inserted into an existing circuit, and the new scan register is selected as an observation scan register. The method for designing a semiconductor integrated circuit according to claim 1.
程において選択可能なスキャンレジスタが存在しない場
合に、先に選択した観測スキャンレジスタを利用すれ
ば、タイミング違反を起こさずに観測のための接続を可
能で、かつ、先に選択した観測スキャンレジスタによっ
て観測する予定であった被観測点が、他の観測レジスタ
を用いても制約違反を起こすことなく観測可能ならば、
そのスキャンレジスタを、今回の被観測点のスキャンレ
ジスタとして選択し、先に選択した被観測点に対して
は、再度、観測スキャンレジスタを一つ選択することを
特徴とする請求項１記載の半導体集積回路の設計方法。3. In the step of selecting one observation scan register, when there is no selectable scan register, the connection for observation can be established without causing a timing violation by using the previously selected observation scan register. If the observable point that was scheduled to be observed by the observation scan register selected earlier is observable without causing a constraint violation even if another observation register is used,
2. The semiconductor device according to claim 1, wherein the scan register is selected as a scan register of the current observation point, and one observation scan register is selected again for the previously selected observation point. How to design integrated circuits.
程において選択可能なスキャンレジスタが存在しない場
合に、被観測点から一定距離内に配置されたスキャンレ
ジスタの中から候補となる観測スキャンレジスタを選択
することを特徴とする請求項１記載の半導体集積回路の
設計方法。4. When there is no selectable scan register in the step of selecting one observation scan register, a candidate observation scan register is selected from scan registers arranged within a certain distance from the observed point. 2. The method for designing a semiconductor integrated circuit according to claim 1, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11060933A JP2000259692A (en) | 1999-03-09 | 1999-03-09 | Method for designing semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11060933A JP2000259692A (en) | 1999-03-09 | 1999-03-09 | Method for designing semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000259692A true JP2000259692A (en) | 2000-09-22 |
Family
ID=13156687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11060933A Pending JP2000259692A (en) | 1999-03-09 | 1999-03-09 | Method for designing semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000259692A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007034918A (en) * | 2005-07-29 | 2007-02-08 | Nec Corp | Semiconductor integrated circuit design device and semiconductor integrated circuit design method |
-
1999
- 1999-03-09 JP JP11060933A patent/JP2000259692A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007034918A (en) * | 2005-07-29 | 2007-02-08 | Nec Corp | Semiconductor integrated circuit design device and semiconductor integrated circuit design method |
| JP4561992B2 (en) * | 2005-07-29 | 2010-10-13 | 日本電気株式会社 | Semiconductor integrated circuit design apparatus and semiconductor integrated circuit design method |
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