JP2908339B2 - Simulation method of semiconductor integrated circuit - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路の
シミュレーション方法に関し、特に入力端子間競合の解
析を目的とする半導体集積回路のシミュレーション方法
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for simulating a semiconductor integrated circuit, and more particularly to a method for simulating a semiconductor integrated circuit for analyzing competition between input terminals.
【０００２】[0002]
【従来の技術】通常、設計時に期待していた通りの動作
をするかどうかを集積回路素子が出来上がった後に半導
体集積回路素子にＬＳＩテスターをあてて確認してい
る。しかしながら近年の半導体集積回路の動作速度の向
上に伴い、内部の回路の動作が入力信号の所定のタイミ
ングからのズレによって複数の入力端子からの入力信号
に対して正常な動作をしないという入力端子間競合に起
因する不具合が問題となってきている。かかる不具合は
ＬＳＩテスターでは十分に検出できない。そのため設計
時に、入力端子間競合の可能性を検出し、ＬＳＩテスタ
ーで評価誤動作が起きないよう、ひいては、システム上
のタイミングが多少ずれても問題ないようにあらかじめ
回路を設計しておく必要性が出来ている。2. Description of the Related Art Normally, an LSI tester is applied to a semiconductor integrated circuit device after the integrated circuit device is completed to check whether the operation as expected at the time of design is performed. However, with the recent improvement in the operation speed of the semiconductor integrated circuit, the operation of the internal circuit is not properly operated with respect to input signals from a plurality of input terminals due to a shift of the input signal from a predetermined timing. Problems caused by competition are becoming a problem. Such a defect cannot be sufficiently detected by an LSI tester. Therefore, at the time of design, it is necessary to detect the possibility of contention between input terminals and design a circuit in advance so that an evaluation malfunction does not occur in the LSI tester, and that there is no problem even if the timing on the system is slightly shifted. It is made.
【０００３】かかる入力端子間競合の可能性を回路設計
時に検出するシミュレーション方法が特開平５−７２２
７１号公報に提案されている。これは同時変化している
外部入力信号のテストパターンを１パターンづつずらし
て入力端子間競合の可能性を検出する技術である。次
に、この技術を図３を用いてより詳細に説明する。Japanese Patent Laid-Open No. 5-722 discloses a simulation method for detecting the possibility of competition between input terminals when designing a circuit.
No. 71 has proposed this. This is a technique for detecting a possibility of conflict between input terminals by shifting a test pattern of an external input signal which is simultaneously changing by one pattern. Next, this technique will be described in more detail with reference to FIG.
【０００４】従来の半導体集積回路の入力端子間競合の
可能性の解析の為のシミュレーション方法は、図３に示
したフローチャートに示したようにシミュレーション開
始（工程１２０）により開始し、同時に変化する可能性
のある外部入力信号の存在の有無を入力信号テストパタ
ーンのパターン毎に判断し（工程１１１）、存在してい
た場合には同時に変化する外部入力信号が存在する全て
のテストパターン箇所とその外部入力信号名を検出（工
程１１２）後、検出したパターン箇所の外部入力端子の
並び順及び逆順に同時変化外部入力信号の個数分１パタ
ーンづつずらしたテストパターンを新たに作成（工程１
１３）していく。全ての同時変化外部入力信号パターン
箇所のずらしが完了後、作成したテストパターンを使用
して論理回路動作のシミュレーションを実行（工程１１
４）する。この論理回路動作のシミュレーション結果に
期待値と不一致があるか否かを確認（工程１１５）し、
期待値との不一致があれば入力端子間競合の可能性が有
り、と工程１１６で判断し、期待値との不一致がなけれ
ば入力端子間競合の可能性は無いと工程１１６′で判断
する。A conventional simulation method for analyzing the possibility of competition between input terminals of a semiconductor integrated circuit starts at the start of a simulation (step 120) as shown in the flowchart of FIG. The presence or absence of an external input signal having a characteristic is determined for each pattern of the input signal test pattern (step 111). After the input signal name is detected (step 112), a new test pattern is prepared by shifting the external input terminals in the detected pattern location by one pattern by the number of simultaneously changing external input signals in the arrangement order and reverse order (step 1).
13) Go on. After all the simultaneously changing external input signal pattern locations are shifted, a simulation of the logic circuit operation is executed using the created test pattern (step 11).
4) Yes. It is confirmed whether or not the simulation result of the operation of the logic circuit does not match the expected value (step 115).
If there is a mismatch with the expected value, it is determined in step 116 that there is a possibility of conflict between input terminals. If there is no mismatch with the expected value, it is determined in step 116 'that there is no possibility of conflict between input terminals.
【０００５】かかる従来のシミュレーションを図４を使
用してさらに説明する。同図（Ａ）に示すようにテスト
パターンにおいて同時変化している外部入力信号Ｓ１，
Ｓ３が存在した場合、入力信号Ｓ１〜３のタイミングチ
ャートを図４（Ｂ）に示したように外部入力信号の並び
順に１パターンづつずらしたり、図４（Ｃ）に示したよ
うに外部入力端子の並びの逆順に１パターンづつずらし
たりしてシミュレーションを行っている。このパターン
のずらしおよび並びの変更によって、シミュレーション
結果に期待値との不一致があるかどうかの解析を行って
いる。[0005] Such a conventional simulation will be further described with reference to FIG. As shown in FIG. 7A, external input signals S1 and S1 simultaneously changing in a test pattern.
When S3 is present, the timing charts of the input signals S1 to S3 are shifted by one pattern in the arrangement order of the external input signals as shown in FIG. 4B, or the external input terminals are shifted as shown in FIG. The simulation is performed by shifting one pattern at a time in the reverse order of the arrangement of. An analysis is performed to determine whether or not the simulation result is inconsistent with the expected value due to the shift of the pattern and the change in the arrangement.
【０００６】[0006]
【発明が解決しようとする課題】かかる従来のシミュレ
ーション方法では次のような問題点がある。The conventional simulation method has the following problems.
【０００７】第１の問題点は、入力端子間競合の可能性
のある具体的な外部端子がどれであるか、入力端子間競
合の可能性があるのはテストパターンのどの部分か並び
に入力端子間競合によって誤動作する内部回路が具体的
にどれであるかの断定が困難である。その理由は、この
従来の半導体集積回路のシミュレーション方法では、入
力端子間競合の発生の可能性の有無は確認できるがテス
トパターンの入力信号の全てを１パターンづつずらす方
式ではテストパターン長が実際よりも延長されているか
らである。このため、入力端子間競合と検出されたテス
トパターン箇所はすでに延長されたテストパターンであ
り、実際のテストパターンにおける入力端子間競合可能
性のある実際の箇所が特定できない。更に、期待値との
不一致の有無のみ確認しており、具体的な外部端子や内
部回路を特定していないためである。The first problem is that which specific external terminal has a possibility of conflict between input terminals, which part of the test pattern has a possibility of conflict between input terminals, and the input terminal. It is difficult to determine exactly which internal circuit malfunctions due to the inter-contention. The reason is that in the conventional method for simulating a semiconductor integrated circuit, it is possible to confirm whether or not there is a possibility of conflict between input terminals. However, in the method in which all the input signals of the test pattern are shifted one by one, the test pattern length is longer than the actual length. Is also extended. For this reason, the test pattern portion detected as the conflict between input terminals is an already extended test pattern, and it is not possible to specify an actual portion in the actual test pattern where there is a possibility of conflict between input terminals. Furthermore, only the presence or absence of a mismatch with the expected value is checked, and specific external terminals and internal circuits are not specified.
【０００８】第２の問題点は、本来、入力端子間競合で
はないものまでも、入力端子間競合であると判断されて
しまい、確実な入力端子間競合の検出ができないことで
ある。その理由は、元々遅延を付加する必要のある外部
入力信号があった場合でも、必ずパターン単位でのみ１
パターンづつずらしてしまう為、本来付加すべき遅延が
無効となってしまい、本来入力端子間競合とならないに
も関わらず、期待値不一致が発生して入力端子間競合と
判定されてしまうからである。この問題点も期待値との
不一致の有無のみ確認しているシミュレーション方法で
あるということに起因している。[0008] The second problem is that even if it is not originally a conflict between input terminals, it is determined that the conflict is between input terminals, and it is impossible to reliably detect a conflict between input terminals. The reason is that even if there is an external input signal that originally needs to add a delay,
This is because, because the patterns are shifted one by one, the delay to be originally added becomes invalid, and despite the fact that there is no conflict between input terminals, an expected value mismatch occurs and it is determined that there is a conflict between input terminals. . This problem is also caused by the fact that the simulation method checks only the presence or absence of a mismatch with the expected value.
【０００９】第３の問題点は、搭載している全ブロック
に対して、入力端子間競合の解析を行わなければ、設計
段階で入力間端子競合の原因を判定することができない
ために、解析に非常に時間がかかることである。その理
由は、同期化設計されているフリップフロップを特定す
るには一部のブロックについてのみ解析を行っても特定
できないからである。A third problem is that the cause of the conflict between the input terminals cannot be determined at the design stage unless the analysis of the conflict between the input terminals is performed for all the mounted blocks. Is very time consuming. The reason is that a flip-flop that is designed for synchronization cannot be specified by analyzing only some blocks.
【００１０】[0010]
【課題を解決するための手段】本発明によれば、半導体
集積回路の同時に変化する外部入力信号の各々の遅延時
間を変化させる可変工程と、この可変工程によって可変
された１パターンおよびこのパターンと同じパターンで
あって遅延時間を変化させる前のパターンとを用いてシ
ミュレーションを実行する工程とを有し、外部入力信号
の遅延の変化の前後に於ける半導体集積回路内の全フリ
ップフロップの入力端子の遅延時間を記憶して、この記
憶された外部入力信号の遅延の変化の前と後のフリップ
フロップの入力端子の遅延時間を比較する半導体集積回
路のシミュレーション方法を得る。According to the present invention, a variable step of changing the delay time of each of simultaneously changing external input signals of a semiconductor integrated circuit, one pattern changed by the variable step and this pattern are provided. Executing a simulation using the same pattern but a pattern before changing the delay time, and input terminals of all flip-flops in the semiconductor integrated circuit before and after the change of the delay of the external input signal Is obtained, and the delay time of the input terminal of the flip-flop before and after the change of the delay of the stored external input signal is compared to obtain a simulation method of the semiconductor integrated circuit.
【００１１】本発明による半導体集積回路のシミュレー
ション方法によれば、外部入力信号に遅延を付加ないし
変化する前後の全フリップフロップの入力端子の遅延時
間を観測することにより、外部入力信号による影響の有
無を判別している為、入力端子間競合の発生の可能性の
ある外部端子の特定が可能であり、ひいてはテストパタ
ーンのどの部分で入力端子間競合が発生し、どのフリッ
プフロップに影響したかの特定が可能となる。又、外部
入力信号による影響がないフリップフロップは、同期化
設計されていると直ちに判定することが可能となる。According to the method of simulating a semiconductor integrated circuit according to the present invention, by observing the delay times of the input terminals of all the flip-flops before and after the delay is added or changed to the external input signal, the influence of the external input signal is checked. Can identify external terminals that may cause contention between input terminals, and thus determine which part of the test pattern has contention between input terminals and which flip-flop has been affected. Identification becomes possible. In addition, a flip-flop that is not affected by an external input signal can be immediately determined to be synchronized.
【００１２】よって、ＬＳＩテスターにおけるテスト時
や実際の集積回路動作時における入力端子間競合による
不具合を設計段階で未然に防ぐことが出来る。Therefore, it is possible to prevent problems caused by competition between input terminals at the time of testing in an LSI tester or at the time of actual operation of an integrated circuit at the design stage.
【００１３】[0013]
【発明の実施の形態】次に、本発明について図面を参照
してより詳細に説明する。Next, the present invention will be described in more detail with reference to the drawings.
【００１４】図１は、本発明の一実施の形態を説明する
為のフローチャート図、図２（Ａ）はシミュレートする
半導体集積回路の回路ブロック図、図２（Ｂ），
（Ｃ），（Ｄ）は各信号のタイミングチャート図であ
る。まず、一実施の形態でシミュレートする半導体集積
回路の内部回路の一例を示し、それに基づいて処理を説
明する。図２（Ａ）はかかる内部回路の一例を示したも
ので、外部入力端子Ａ，Ｂから内部論理ゲート１０を経
由して、フリップフロップＦＦのデータ信号端子Ｄ１，
クロック信号端子ＣＬＫ１及び、フリップフロップＦＦ
２のデータ信号端子Ｄ２，クロック信号端子ＣＬＫ２へ
信号が供給される回路構成をしている。なお、各端子
Ａ，Ｂ，Ｄ１，Ｄ２，ＣＬＫ１，ＣＬＫ２の信号も以下
に同じ参照記号を用いて説明する。FIG. 1 is a flowchart for explaining one embodiment of the present invention, FIG. 2A is a circuit block diagram of a simulated semiconductor integrated circuit, and FIGS.
(C), (D) is a timing chart of each signal. First, an example of an internal circuit of a semiconductor integrated circuit to be simulated in an embodiment will be described, and processing will be described based on the example. FIG. 2A shows an example of such an internal circuit. The data signal terminals D1 and D1 of the flip-flop FF are supplied from the external input terminals A and B via the internal logic gate 10.
Clock signal terminal CLK1 and flip-flop FF
2 and a clock signal terminal CLK2. The signals at the terminals A, B, D1, D2, CLK1, and CLK2 are also described below using the same reference symbols.
【００１５】本実施の形態による半導体集積回路のシミ
ュレーションは図１に示すように、工程１００でシミュ
レーションを開始し、まず工程１０２で外部入力信号が
同時に変化しているか否かを１パターンずつ確認してい
く。同時に変化する外部入力信号が存在した場合、搭載
している全フリップフロップの入力端子の遅延時間を記
憶手段に記憶しておく（工程１０３）。As shown in FIG. 1, in the simulation of the semiconductor integrated circuit according to the present embodiment, a simulation is started in a step 100, and first, in a step 102, it is confirmed whether or not the external input signals are simultaneously changed one by one. To go. If there is an external input signal that changes simultaneously, the delay time of the input terminals of all the mounted flip-flops is stored in the storage means (step 103).
【００１６】この記憶工程１０３における記憶のフロー
を図２（Ｂ）にて説明すると、外部入力信号ＡがＬレベ
ルからＨレベル、また外部入力信号ＢがＨレベルからＬ
レベルと同時に変化している。このように、同時に変化
する外部入力信号が存在した場合、搭載している全ての
フリップフロップの入力端子における遅延時間を記憶し
ておく。図２（Ｂ）に示したような場合には、フリップ
フロップＦＦのデータ信号Ｄ１の遅延時間がＡＡ（ｎ
ｓ），クロック信号ＣＬＫ１の遅延時間がＢＢ１（ｎ
ｓ）、及びフリップフロップＦＦ２のデータ信号Ｄ２の
遅延時間がＡＡ２（ｎｓ），クロック信号ＣＬＫ２の遅
延時間がＢＢ２（ｎｓ）であると記憶する。The storage flow in the storage step 103 will be described with reference to FIG. 2B. The external input signal A is changed from L level to H level, and the external input signal B is changed from H level to L level.
It is changing at the same time as the level. As described above, when there is an external input signal that changes at the same time, the delay times at the input terminals of all the mounted flip-flops are stored. In the case shown in FIG. 2B, the delay time of the data signal D1 of the flip-flop FF is AA (n
s), the delay time of the clock signal CLK1 is BB1 (n
s) and that the delay time of the data signal D2 of the flip-flop FF2 is AA2 (ns) and the delay time of the clock signal CLK2 is BB2 (ns).
【００１７】次に、工程１０４により、同時変化してい
る外部入力信号Ａ，Ｂにテストパターンの外部入力信号
の並び順に沿って一外部入力信号づつ遅延を付加してい
く。これは、図２（Ｂ）で示した同時に変化している外
部入力信号Ａに図２（Ｃ）に示したように、遅延を付加
した信号Ａ１とし、次いで同様に、外部入力信号Ｂに対
して図２（Ｄ）に示したように遅延を付加した信号Ｂ１
とするものである。Next, in step 104, the external input signals A and B, which are simultaneously changing, are delayed by one external input signal in the order in which the external input signals of the test pattern are arranged. This is a signal A1 obtained by adding a delay to the external input signal A changing at the same time as shown in FIG. 2 (B) as shown in FIG. 2 (C). The signal B1 with the delay added as shown in FIG.
It is assumed that.
【００１８】次に、工程１０５により、遅延が付加され
た信号Ａ１を含む１パターンのみを用いて論理回路の動
作のシミュレーションを実行する。他の遅延が付加され
た信号Ｂ１を含む１パターンでのシミュレーションも後
に、同様に行う。これは外部入力信号Ａに対して、図２
（Ｃ）に示したように、遅延を付加した信号Ａ１の２パ
ターン目のみで論理回路動作のシミュレーションを実行
するものである。同様に、外部入力信号Ｂに対しても、
図２（Ｄ）に示したように遅延を付加した信号Ｂ１の２
パターン目のみで論理回路動作のシミュレーションを後
に実行する。Next, in step 105, a simulation of the operation of the logic circuit is performed using only one pattern including the signal A1 with the delay added. A simulation with one pattern including the signal B1 to which another delay is added is similarly performed later. This corresponds to FIG. 2 for the external input signal A.
As shown in (C), the simulation of the logic circuit operation is executed only with the second pattern of the signal A1 to which the delay is added. Similarly, for the external input signal B,
As shown in FIG. 2D, 2 of the signal B1 with the delay added.
The simulation of the operation of the logic circuit is executed later only with the pattern.
【００１９】次に、１パターンのみの論理回路動作のシ
ミュレーションが実行された後に再度、記憶工程１０
３′によって、搭載している全フリップフロップの入力
端子の遅延時間を記憶する。Next, after the simulation of the operation of the logic circuit of only one pattern is executed, the storage step 10 is performed again.
By 3 ', the delay times of the input terminals of all the mounted flip-flops are stored.
【００２０】その後、遅延時間の比較判定工程１０６に
よって、あらかじめ記憶している入力信号への遅延付加
前の遅延時間と後で記憶した入力信号への遅延付加後の
遅延時間とを比較する。この遅延時間の比較を図２にて
説明すると、同図（Ｂ）に示したように、あらかじめ記
憶されているフリップフロップＦＦのデータ信号Ｄ１の
遅延時間ＡＡ１（ｎｓ）と、同図（Ｃ）に示したよう
に、入力信号へ遅延を付加した後のフリップフロップＦ
Ｆのデータ信号Ｄ１（１），（２）の遅延時間との比較
及びフリップフロップＦＦのクロック信号ＣＬＫ１の遅
延時間ＢＢ１（ｎｓ）と入力信号へ遅延を付加した後の
フリップフロップＦＦのクロック信号ＣＬＫ１（１），
（２）の遅延時間との比較をする。更に、フリップフロ
ップＦＦ２に対しても同様に、あらかじめ記憶されてい
るフリップフロップＦＦ２のデータ信号Ｄ２の遅延時間
ＡＡ２（ｎｓ）と、入力信号へ遅延を付加した後のフリ
ップフロップＦＦ２のデータ信号Ｄ２（１），（２）の
遅延時間との比較及びフリップフロップＦＦ２のクロッ
ク信号ＣＬＫ２の遅延時間ＢＢ２（ｎｓ）と、入力信号
へ遅延を付加した後のフリップフロップＦＦ２のクロッ
ク信号ＣＬＫ２（１），（２）の遅延時間との比較す
る。Thereafter, in a delay time comparison determination step 106, the delay time before the delay is added to the input signal stored in advance and the delay time after the delay is added to the input signal stored later are compared. The comparison of the delay time will be described with reference to FIG. 2B. As shown in FIG. 2B, the delay time AA1 (ns) of the data signal D1 of the flip-flop FF stored in advance is compared with that of FIG. As shown in FIG. 7, the flip-flop F after adding a delay to the input signal
F, comparing the data signals D1 (1), (2) with the delay time, and the delay time BB1 (ns) of the clock signal CLK1 of the flip-flop FF and the clock signal CLK1 of the flip-flop FF after adding a delay to the input signal. (1),
Compare with the delay time of (2). Further, similarly, for the flip-flop FF2, the delay time AA2 (ns) of the data signal D2 of the flip-flop FF2 stored in advance and the data signal D2 of the flip-flop FF2 after adding a delay to the input signal are also stored. Comparison with the delay times 1) and (2), and the delay time BB2 (ns) of the clock signal CLK2 of the flip-flop FF2 and the clock signal CLK2 (1), (2) of the flip-flop FF2 after adding a delay to the input signal. Compare with 2) delay time.
【００２１】このように遅延時間を比較した結果、遅延
時間比較判定工程１０７によって、変動している遅延時
間が発生した場合、入力端子間競合の可能性が有ると判
断し、出力工程１０８で外部入力信号名（即ち、外部入
力端子名），テストパターンの遅延時間変動発生箇所，
フリップフロップの箇所を出力する。その後、同時変化
外部入力信号の付加完了判定工程１０９によって、同時
変化していた外部入力信号が外にあった場合にはその外
部入力信号毎に１パターンのみの論理回路動作のシミュ
レーション工程１０４〜１０８で繰り返し行う。同時変
化した外部入力信号全てについて論理回路動作のシミュ
レーションを完了した場合、この先のパターンで同時変
化外部入力信号がなくなるまでシミュレーション終了判
定工程１０１で判定して行う。全てのパターンについて
論理回路動作のシミュレーションが終了すると、シミュ
レーション終了判定工程１０１の判定によって終了工程
１１０に行き、終了する。As a result of the comparison of the delay times, if a fluctuating delay time is generated in the delay time comparison determination step 107, it is determined that there is a possibility of conflict between input terminals, and the output step 108 determines whether there is a possibility of external terminal contention. Input signal name (namely, external input terminal name), test pattern delay time variation occurrence location,
Outputs the location of the flip-flop. Thereafter, in the simultaneous completion external input signal addition completion determination step 109, when the external input signal that has changed simultaneously is outside, the simulation steps 104 to 108 of only one pattern of the logic circuit operation are performed for each external input signal. Repeat with. When the simulation of the logic circuit operation has been completed for all the simultaneously changed external input signals, determination is made in the simulation end determination step 101 until the simultaneously changed external input signals disappear in the next pattern. When the simulation of the operation of the logic circuit is completed for all the patterns, the process goes to the end step 110 according to the judgment of the simulation end judgment step 101 and ends.
【００２２】この遅延時間比較工程１０６、遅延時間比
較判定工程１０７および同時変化外部入力信号の付加完
了判定工程１０９を図２にてさらに説明すると、同時
（Ｃ）に示したように、外部入力信号Ａに遅延を付加し
た後のフリップフロップＦＦのデータ信号Ｄ１（１）
が、外部入力信号Ａへの遅延を付加により、遅延時間が
ＡＡ１（ｎｓ）からＡＡＡ１（ｎｓ）へと変動してい
る。又、同図（Ｄ）に示したように外部入力信号Ｂに遅
延を付加させたことにより、遅延付加後のフリップフロ
ップＦＦのクロック信号ＣＬＫ１（２）の遅延時間がＢ
Ｂ１（ｎｓ）からＢＢＢ１（ｎｓ）へ変動しており、か
つ、遅延付加後のフリップフロップＦＦ２のクロック信
号ＣＬＫ２（２）の遅延時間も又ＢＢ２（ｎｓ）からＢ
ＢＢ２（ｎｓ）へと変動している。これによって、同時
変化している外部入力信号Ａ〜Ｂの内、外部入力信号Ａ
は、２パターン目にてフリップフロップＦＦのデータ信
号Ｄ１に対して、入力端子間競合を引き起こす可能性が
あり、かつ外部入力信号Ｂも又、２パターン目にてフリ
ップフロップＦＦのクロック信号ＣＬＫ１及びフリップ
フロップＦＦ２のクロック信号ＣＬＫ２に対して入力端
子間競合を引き起こす可能性があると判定することが可
能となる。The delay time comparison step 106, the delay time comparison determination step 107, and the simultaneous change external input signal addition completion determination step 109 will be further described with reference to FIG. Data signal D1 (1) of flip-flop FF after delay is added to A
However, the delay time varies from AA1 (ns) to AAA1 (ns) due to the addition of a delay to the external input signal A. Also, by adding a delay to the external input signal B as shown in FIG. 3D, the delay time of the clock signal CLK1 (2) of the flip-flop FF after the delay is added
The delay time of the clock signal CLK2 (2) of the flip-flop FF2 after the delay is changed from B1 (ns) to BBB1 (ns).
BB2 (ns). As a result, of the external input signals A and B which are simultaneously changing, the external input signal A
May cause competition between input terminals with respect to the data signal D1 of the flip-flop FF in the second pattern, and the external input signal B also causes the clock signal CLK1 and the clock signal CLK of the flip-flop FF in the second pattern. It is possible to determine that there is a possibility of causing a conflict between input terminals with respect to the clock signal CLK2 of the flip-flop FF2.
【００２３】尚、上記シミュレーションの結果遅延時間
の変動が発生していないフリップフロップは、入力端子
間競合が無い設計、いわゆる同期化設計されているフリ
ップフロップであると判定することができる。It should be noted that as a result of the above simulation, a flip-flop in which the delay time does not fluctuate can be determined to be a flip-flop designed to have no conflict between input terminals, that is, a so-called synchronized design.
【００２４】以上に外部入力信号が同時に変化している
場合に外部入力信号の一方に遅延を付加、即ち、遅延を
新たに加えるか又は長くする場合を説明したが、外部入
力信号があらかじめ持っている遅延を減少せしめても、
同様に論理回路動作のシミュレーションを行い、入力端
子間競合の可能性の有無を特定できる。As described above, the case where a delay is added to one of the external input signals when the external input signals are simultaneously changing, that is, a case where the delay is newly added or lengthened, has been described. Even if you reduce the delay
Similarly, a simulation of the operation of the logic circuit can be performed to determine whether there is a possibility of conflict between input terminals.
【００２５】[0025]
【発明の効果】ここで、本発明の効果をまとめると次の
ようになる。The effects of the present invention can be summarized as follows.
【００２６】第１の効果は、ＬＳＩテスターによる動作
をテスト時や半導体集積回路の実動作時における入力端
子間競合により不具合を設計段階で未然に防ぐことがで
きる。また、この入力端子間競合の可能性の判定を、従
来技術では最低でも２４時間を要したところ、本発明の
適用により１時間で解析が可能となったように、短時間
で判定できる。これは、本発明による半導体集積回路の
シミュレーションにおいては外部入力信号に遅延を付加
する前後の全フリップフロップの入力端子の遅延時間を
観測することにより外部入力信号により影響の有無を判
別している為、入力端子間競合発生可能性のある具体的
外部端子名を特定出来、テストパターンのどこで遅延時
間の変動が生じたか、又どのフリップフロップで遅延時
間の変動が生じたかの特定も可能となるからである。The first effect is that it is possible to prevent failures at the design stage due to competition between input terminals at the time of testing the operation of the LSI tester or at the time of actual operation of the semiconductor integrated circuit. Further, the determination of the possibility of the conflict between the input terminals can be made in a short time as in the prior art, which required at least 24 hours, but by applying the present invention, the analysis was possible in one hour. This is because in the simulation of the semiconductor integrated circuit according to the present invention, the presence or absence of the influence by the external input signal is determined by observing the delay times of the input terminals of all flip-flops before and after adding a delay to the external input signal. Since it is possible to specify the specific external terminal name that may cause a conflict between input terminals, it is also possible to specify where in the test pattern the delay time has changed and which flip-flop has the delay time change. is there.
【００２７】又、外部入力信号による影響がないフリッ
プフロップは、同期化設計されていると判定することも
可能となる。In addition, a flip-flop that is not affected by an external input signal can be determined to be designed for synchronization.
【００２８】第２の効果は、入力端子間競合であるもの
のみを結果出力し、特定出来ることである。その理由
は、元々遅延を付加する必要性のある外部入力信号があ
った場合、従来技術では、必ずパターン単位でのみ１パ
ターンづつずらしていたが、本発明では、パターンパタ
ーン単位でのずらしではなく、遅延量、つまり時間単位
でずらしていくため、元々必要性のある遅延が無効とな
らない。よって、入力端子間競合の可能のある箇所のみ
限定して、特定することが可能となるからである。The second effect is that only a result of competition between input terminals is output and specified. The reason is that, when there is an external input signal that needs to add a delay from the beginning, in the prior art, the pattern is always shifted by one pattern only in pattern units. Since the delay is shifted in units of time, that is, time, the delay originally required is not invalidated. Therefore, it is possible to specify only a portion where there is a possibility of conflict between input terminals.
【００２９】第３の効果は、同期化設計されていないフ
リップフロップ、つまり入力端子間競合発生したフリッ
プフロップをそれに関連するテストパターンでのシミュ
レーションのみで特定できる為、入力端子間競合の解析
を搭載している全フリップフロップに対して行う必要が
なくなったことである。このため本発明によれば、結果
出力されたフリップフロップのみの解析で入力端子間競
合の原因追究が可能となった。The third effect is that a flip-flop not designed for synchronization, that is, a flip-flop in which competition between input terminals has occurred can be specified only by simulation using a test pattern related to the flip-flop. This is no longer necessary for all the flip-flops that are running. Therefore, according to the present invention, it is possible to investigate the cause of the conflict between the input terminals by analyzing only the flip-flop output as a result.
【図１】本発明の一実施の形態におけるフローチャート
である。FIG. 1 is a flowchart according to an embodiment of the present invention.
【図２】（Ａ）は本発明の一実施の形態に適用する半導
体集積回路の一例の回路ブロック図である。（Ｂ）は
（Ａ）に示した回路の各部における信号のタイミングチ
ャートである。（Ｃ）および（Ｄ）は本発明の一実施の
形態による各信号のタイミングチャートである。FIG. 2A is a circuit block diagram of an example of a semiconductor integrated circuit applied to an embodiment of the present invention. 3B is a timing chart of signals in each section of the circuit shown in FIG. (C) and (D) are timing charts of each signal according to the embodiment of the present invention.
【図３】従来技術の一例のフローチャートである。FIG. 3 is a flowchart of an example of the related art.
【図４】（Ａ）は従来技術の一例を説明する入力信号の
タイミングチャートである。（Ｂ）および（Ｃ）は従来
技術で用いるいテスト信号のタイミングチャートであ
る。FIG. 4A is a timing chart of an input signal for explaining an example of a conventional technique. (B) and (C) are timing charts of a test signal used in the prior art.
１０ 内部論理ゲート ＦＦ，ＦＦ２２ フリップフロップ Ｄ１ フリップフロップＦＦのデータ信号 Ｄ２ フリップフロップＦＦ２のデータ信号 Ｄ１（１），（２） 遅延付加後のフリップフロップ
ＦＦのデータ信号 Ｄ２（１），（２） 遅延付加後のフリップフロップ
ＦＦ２のデータ信号 ＣＬＫ１ フリップフロップＦＦのクロック信号 ＣＬＫ２ フリップフロップＦＦ２のクロック信号 ＣＬＫ１（１），（２） 遅延付加後のフリップフロ
ップＦＦのクロック信号 ＣＬＫ２（１），（２） 遅延付加後のフリップフロ
ップＦＦ２のクロック信号 Ａ，Ｂ，Ｓ１〜３ 外部入力信号 ＡＡ１，ＡＡＡ１ フリップフロップＦＦのデータ信
号の遅延時間 ＡＡ２ フリップフロップＦＦ２のデータ信号の遅延
時間 ＢＢ１，ＢＢＢ１ フリップフロップＦＦのクロック
信号の遅延時間 ＢＢ２，ＢＢＢ２ フリップフロップＦＦ２のクロッ
ク信号の遅延時間 １０１ シミュレーション終了判定工程 １０２ 同時変化外部入力信号判定工程 １０３，１０３′ 入力遅延時間の記憶工程 １０４ 遅延の可変工程 １０５ シミュレーション工程 １０６ 遅延時間の比較工程 １０７ 遅延時間の比較判定工程 １０８ 結果出力工程 １０９ 同時変化外部入力信号の付加完了判定工程10 Internal logic gate FF, FF22 Flip-flop D1 Data signal of flip-flop FF D2 Data signal of flip-flop FF2 D1 (1), (2) Data signal of flip-flop FF after adding delay D2 (1), (2) Delay Data signal of flip-flop FF2 after addition CLK1 Clock signal of flip-flop FF CLK2 Clock signal of flip-flop FF2 CLK1 (1), (2) Clock signal of flip-flop FF after addition of delay CLK2 (1), (2) Delay Clock signal of flip-flop FF2 after addition A, B, S1-3 External input signal AA1, AAA1 Delay time of data signal of flip-flop FF AA2 Delay time of data signal of flip-flop FF2 BB1, BBB1 Clock of flip-flop FF Delay time of clock signal BB2, BBB2 Delay time of clock signal of flip-flop FF2 101 Simulation end determination step 102 Simultaneous change external input signal determination step 103, 103 ′ Input delay time storage step 104 Variable delay step 105 Simulation step 106 Delay time comparison step 107 Delay time comparison and determination step 108 Result output step 109 Simultaneous change external input signal addition completion determination step
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−172563（ＪＰ，Ａ) 特開 平９−153073（ＪＰ，Ａ) 特開 平８−221456（ＪＰ，Ａ) 特開 平７−167925（ＪＰ，Ａ) 特開 平７−73216（ＪＰ，Ａ) 特開 平５−189517（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/50 G01R 31/28 ＪＩＣＳＴファイル（ＪＯＩＳ)────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-4-172563 (JP, A) JP-A-9-153073 (JP, A) JP-A 8-221456 (JP, A) JP-A-7- 167925 (JP, A) JP-A-7-73216 (JP, A) JP-A-5-189517 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) G06F 17/50 G01R 31 / 28 JICST file (JOIS)
Claims (12)
た半導体集積回路に加える入力信号の内、同時に変化す
る入力信号の遅延時間を変化させる工程と、該遅延時間
変化工程によって遅延時間が変化せしめられた入力信号
を含む入力テストパターンと、該入力テストパターンと
同じ入力テストパターンであって、前記遅延時間を変化
せしめる前の入力テストパターンとを用いて前記半導体
集積回路の論理回路動作のシミュレーションを行うシミ
ュレーション工程とを有し、前記入力信号の遅延時間を
変化せしめる前の入力テストパターンを与えたときと前
記入力信号の遅延時間を変化せしめた入力テストパター
ンを与えたときとの前記フリップフロップに加わる信号
を比較して、これらフリップフロップに加わる信号の時
間に相違があるかどうかを検出することを特徴とする半
導体集積回路のシミュレーション方法。A step of changing a delay time of an input signal that changes simultaneously among input signals applied to a semiconductor integrated circuit having a logic circuit including a flip-flop; and a step of changing the delay time by the delay time changing step. A simulation of the logic circuit operation of the semiconductor integrated circuit is performed using an input test pattern including the input signal and the input test pattern that is the same as the input test pattern but before changing the delay time. A simulation step, wherein the input test pattern before changing the delay time of the input signal and the input test pattern after changing the delay time of the input signal are applied to the flip-flop. Compare the signals to see if there is a difference in the time of the signals applied to these flip-flops. A method for simulating a semiconductor integrated circuit, comprising:
ュレーション方法において、前記フリップフロップに加
わる信号の時間の相違は遅延時間の相違であることを特
徴とする半導体集積回路のシミュレーション方法。2. The method for simulating a semiconductor integrated circuit according to claim 1, wherein a difference in time between signals applied to the flip-flop is a difference in delay time.
ュレーション方法において、前記フリップフロップに加
わる信号の時間に相違があるときは前記同時に変化する
入力信号が加えられる前記半導体集積回路の入力端子間
には入力端子間競合の可能性があると判断すること特徴
とする半導体集積回路のシミュレーション方法。3. The method of simulating a semiconductor integrated circuit according to claim 2, wherein, when there is a difference in the time of the signal applied to the flip-flop, the input signal of the semiconductor integrated circuit to which the simultaneously changing input signal is applied is applied. A method of simulating a semiconductor integrated circuit, wherein it is determined that there is a possibility of conflict between input terminals.
からの入力信号を内部の回路ブロックに加える半導体集
積回路の論理回路動作をシミュレーションする半導体集
積回路のシミュレーション方法であって、複数の入力信
号パターンを含む入力テスト信号を前記半導体集積回路
に加えて前記回路ブロックに加わる入力信号の時間を記
憶し、前記入力テスト信号の前記入力信号パターンに複
数の前記入力端子に加わる信号が同時に変化するものが
あるときは、これらの同時に変化するものの少なくとも
一方の信号に遅延時間を与えた後再度前記半導体集積回
路に加え、このときの前記回路ブロックに加わる入力信
号の時間を記憶し、その後前記入力信号パターンの信号
に遅延を加える前と後の前記記憶された時間を比較し、
これらの時間の比較の結果から前記同時に変化する信号
が加えられる入力端子間に入力端子間競合の可能性があ
ると判定することを特徴とする半導体集積回路のシミュ
レーション方法。4. A method for simulating a logic operation of a semiconductor integrated circuit having a plurality of input terminals and applying an input signal from these input terminals to an internal circuit block, the method comprising: An input test signal including a signal pattern is added to the semiconductor integrated circuit to store a time of an input signal applied to the circuit block, and signals applied to a plurality of the input terminals change simultaneously in the input signal pattern of the input test signal. When there is a signal, a delay time is given to at least one of these simultaneously changing signals, and then the signal is added to the semiconductor integrated circuit again, the time of the input signal applied to the circuit block at this time is stored, and then the input Comparing the stored time before and after adding a delay to the signal of the signal pattern,
A method for simulating a semiconductor integrated circuit, comprising determining from the result of the comparison of these times that there is a possibility of conflict between input terminals between input terminals to which the simultaneously changing signal is applied.
ュレーション方法であって、前記記憶される前記回路ブ
ロックに加わる入力信号の時間は遅延時間であることを
特徴とする半導体集積回路のシミュレーション方法。5. The method for simulating a semiconductor integrated circuit according to claim 4, wherein a time of the input signal applied to the circuit block to be stored is a delay time. .
ュレーション方法であって、前記回路ブロックには前記
入力端子から論理回路素子を遠して前記入力テスト信号
が加えられるフリップフロップを含み、前記記憶される
回路ブロックに加わる入力信号の時間は前記フリップフ
ロップに加わる入力信号の遅延時間であることを特徴と
する半導体集積回路のシミュレーション方法。6. The method for simulating a semiconductor integrated circuit according to claim 5, wherein the circuit block includes a flip-flop to which a logic circuit element is moved away from the input terminal and the input test signal is applied. A method of simulating a semiconductor integrated circuit, wherein the time of the input signal applied to the stored circuit block is a delay time of the input signal applied to the flip-flop.
のシミュレーション方法であって、前記同時に変化する
前記入力信号パターンの信号の少なくとも一方の信号に
与える遅延時間は遅延時間を付加ないし延長するもので
あることを特徴とする半導体集積回路のシミュレーショ
ン方法。7. The method for simulating a semiconductor integrated circuit according to claim 5, wherein the delay time given to at least one of the signals of the input signal pattern changing simultaneously adds or extends the delay time. A method of simulating a semiconductor integrated circuit, comprising:
のシミュレーション方法であって、前記同時に変化する
前記入力信号パターンの信号の少なくとも一方の信号に
与える遅延時間は遅延時間を減少するものであることを
特徴とする半導体集積回路のシミュレーション方法。8. The method for simulating a semiconductor integrated circuit according to claim 5, wherein a delay time given to at least one of the signals of the input signal pattern that changes simultaneously decreases the delay time. A method for simulating a semiconductor integrated circuit, the method comprising:
ストパターンを入力してその動作のテストを行う半導体
集積回路のシミュレーション方法において、前記テスト
パターンを前記半導体集積回路に加え、該テストパター
ンの入力信号の内、同時に変化しているものがあれば、
該集積回路内の全てのフリップフロップの入力端子での
信号の第１の遅延時間を記憶すると共に、前記同時に変
化しているもののうち少なくとも一方のタイミングをず
らして前記半導体集積回路に再度加えて該集積回路内の
全てのフリップフロップの入力端子での信号の第２の遅
延時間を記憶し、これら第１及び第２の遅延時間を比較
してこれらの遅延時間に相違があるものがあった場合に
は前記同時に変化した入力信号と前記第１及び第２の遅
延時間を生じた入力端子を持つフリップフロップとを少
なくとも特定して出力することを特徴とする半導体集積
回路のシミュレーション方法。9. A method for simulating a semiconductor integrated circuit, in which a test pattern is input to design data of a semiconductor integrated circuit to test its operation, the test pattern is added to the semiconductor integrated circuit, and the input of the test pattern is performed. If any of the signals are changing at the same time,
The first delay times of the signals at the input terminals of all the flip-flops in the integrated circuit are stored, and at least one of the simultaneously changing timings is shifted and added to the semiconductor integrated circuit again. When the second delay times of signals at the input terminals of all flip-flops in the integrated circuit are stored, and the first and second delay times are compared, and there is a difference between these delay times A method of simulating a semiconductor integrated circuit, wherein at least the input signal changed at the same time and a flip-flop having an input terminal having the first and second delay times are specified and output.
ミュレーション方法であって、前記テストパターンの入
力信号の内、同時に変化しているものがあれば、該集積
回路内の全てのフリップフロップの入力端子での信号の
第１の遅延時間を記憶すると共に、前記同時に変化して
いるもののうち一つの信号のタイミングをずらして前記
半導体集積回路に再度加えて該集積回路内の全てのフリ
ップフロップの入力端子での信号の第２の遅延時間を記
憶し、これら第１及び第２の遅延時間を比較してこれら
の遅延時間に相違があるものがあった場合には前記同時
に変化した入力信号と前記第１及び第２の遅延時間を生
じた入力端子を持つフリップフロップとを少なくとも特
定して出力し、その後前記同時に変化しているもののう
ちの他の一つの信号のタイミングをずらして前記第２の
遅延時間の記憶から前記同時に変化した入力信号と前記
第１及び第２の遅延時間を生じた入力端子を持つフリッ
プフロップとを少なくとも特定して出力するまでの処理
を繰り返し、同様に、前記同時に変化しているものの全
てについて同様の処理が終了する迄繰り返し処理される
ことを特徴とする半導体集積回路のシミュレーション方
法。10. The method for simulating a semiconductor integrated circuit according to claim 9, wherein, if any of the input signals of the test pattern changes simultaneously, all of the flip-flops in the integrated circuit are changed. The first delay time of the signal at the input terminal is stored, and the timing of one of the simultaneously changing signals is shifted and re-added to the semiconductor integrated circuit to add all the flip-flops in the integrated circuit. The second delay time of the signal at the input terminal is stored, and the first and second delay times are compared. If there is a difference between these delay times, the input signal and the simultaneously changed input signal are compared. At least a flip-flop having an input terminal having the first and second delay times and outputting the signal, and then another one of the simultaneously changing signals From the storage of the second delay time by shifting the timing of at least the input signal changed at the same time and the flip-flop having the input terminal having the first and second delay times specified and output. And a similar process is repeated until the same process is completed for all of the components that are simultaneously changing.
積回路のシミュレーション方法において、前記タイミン
グのずらしは遅延時間を付加することであることを特徴
とする半導体集積回路のシミュレーション方法。11. The method for simulating a semiconductor integrated circuit according to claim 9, wherein the shift of the timing is to add a delay time.
積回路のシミュレーション方法において、前記タイミン
グのずらしは遅延時間を減少することであることを特徴
とする半導体集積回路のシミュレーション方法。12. The method for simulating a semiconductor integrated circuit according to claim 9, wherein the shift of the timing is to reduce a delay time.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8228921A JP2908339B2 (en) | 1996-08-29 | 1996-08-29 | Simulation method of semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8228921A JP2908339B2 (en) | 1996-08-29 | 1996-08-29 | Simulation method of semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1069503A JPH1069503A (en) | 1998-03-10 |
| JP2908339B2 true JP2908339B2 (en) | 1999-06-21 |
Family
ID=16883950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8228921A Expired - Lifetime JP2908339B2 (en) | 1996-08-29 | 1996-08-29 | Simulation method of semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2908339B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11386251B2 (en) | 2020-09-16 | 2022-07-12 | Kioxia Corporation | Logic simulation verification system, logic simulation verification method, and program |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6209892B2 (en) * | 2013-07-29 | 2017-10-11 | 富士通株式会社 | Timing adjustment program for competition test, timing adjustment method for competition test, and timing adjustment apparatus for competition test |
-
1996
- 1996-08-29 JP JP8228921A patent/JP2908339B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11386251B2 (en) | 2020-09-16 | 2022-07-12 | Kioxia Corporation | Logic simulation verification system, logic simulation verification method, and program |
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|---|---|
| JPH1069503A (en) | 1998-03-10 |
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