JP2000253093A - Signal processor and signal processing method - Google Patents

Abstract

PROBLEM TO BE SOLVED: To reduce the required memory capacity (buffer capacity). SOLUTION: The processor 1C is provided with a frame configuration buffer 101c that generates a frame signal 12c denoting a data quantity in the unit of bytes in response to a 1st data rate on a transmission line 3 on the basis of a received transmission data signal 11c, an error correction code insertion section 102c that inserts an error correction code Ec to the frame signal to generate an error correction code inserted signal 13c, modulation sections 103c, 104c that modulate the error correction code inserted signal 13C to output it to the transmission line 3, demodulation sections 107c, 108c that demodulate a received input data signal 19c received from the transmission line 3 to generate a demodulated signal 21c, an error correction section 109c that applies error correction processing to the demodulated signal 21c to generate an error correction frame signal 26c, and a frame separation buffer 110c that generates a reception output data signal 56c at a 2nd data rate on the basis of the error correction frame signal 26c.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、信号処理装置およ
び信号処理方法に関し、特に、必要なメモリ量を削減す
ることができ、ＬＳＩに集積したときチップサイズを小
さくすることができる信号処理装置および信号処理方法
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal processing device and a signal processing method, and more particularly, to a signal processing device and a signal processing device capable of reducing a required memory amount and reducing a chip size when integrated in an LSI. The present invention relates to a signal processing method.

【０００２】[0002]

【従来の技術】以下、信号処理装置として、ＡＤＳＬ
（Ａｓｙｍｍｅｔｒｉｃ Ｄｉｇｉｔａｌ Ｓｕｂｓｃ
ｒｉｂｅｒ Ｌｉｎｅ：非対称デジタルサブスクライバ
ーライン）モデムを例にとり説明する。ＡＤＳＬは、既
存の電話回線を用いて、高速データ伝送を可能にする技
術であり、近年のインターネットの普及によりその実現
が待たれている。2. Description of the Related Art Hereinafter, ADSL is used as a signal processing device.
(Asymmetric Digital Subsc
river Line: an asymmetric digital subscriber line) modem. ADSL is a technology that enables high-speed data transmission using an existing telephone line, and its realization has been awaited due to the spread of the Internet in recent years.

【０００３】図８に、従来のＡＤＳＬモデムの構成図を
示す。FIG. 8 shows a configuration diagram of a conventional ADSL modem.

【０００４】ターミナル側のＡＤＳＬモデム１ａに入力
された送信データ１１ａは、フレーム構成用バッファ１
０１ａに一度蓄えられた後、ＡＤＳＬフレームに構成さ
れる。ＡＤＳＬフレームの構成に際しては、誤り訂正符
号を挿入するための領域が確保される。The transmission data 11a input to the ADSL modem 1a on the terminal side is stored in the frame configuration buffer 1
01a once, and then configured into an ADSL frame. In configuring the ADSL frame, an area for inserting an error correction code is secured.

【０００５】フレーム構成用バッファ１０１ａは、誤り
訂正符号挿入部１０２ａでの処理に備えて、入力した送
信データ１１ａの転送レートを速めて、誤り訂正符号挿
入部１０２ａに送信データ１２ａを出力する。誤り訂正
符号挿入部１０２ａでは、ＡＤＳＬフレームに構成され
た送信データ１２ａに、誤り訂正符号が付加される。The frame configuration buffer 101a increases the transfer rate of the input transmission data 11a and outputs the transmission data 12a to the error correction code insertion unit 102a in preparation for processing in the error correction code insertion unit 102a. The error correction code insertion unit 102a adds an error correction code to the transmission data 12a formed in the ADSL frame.

【０００６】誤り訂正符号挿入部１０２ａでの処理がバ
イト単位の処理であることから、フレーム構成用バッフ
ァ１０１ａは、バイト単位のバッファである。[0006] Since the processing in the error correction code insertion unit 102a is processing in units of bytes, the frame configuration buffer 101a is a buffer in units of bytes.

【０００７】その後、誤り訂正符号が付加された送信デ
ータ１３ａは、変調部１０３ａで各キャリアに変調さ
れ、ＩＦＦＴ部１０４ａで逆フーリエ変換され、送信フ
ィルタ１０５ａで帯域制限されて、ＡＤＳＬ線路３に送
信データ信号３１ａとして出力される。After that, the transmission data 13a to which the error correction code is added is modulated into each carrier by the modulation section 103a, inverse Fourier transformed by the IFFT section 104a, band-limited by the transmission filter 105a, and transmitted to the ADSL line 3. It is output as a data signal 31a.

【０００８】ＡＤＳＬシステムは、全二重データ伝送方
式であるため、送信と同時に受信も行われる。ＡＤＳＬ
線路３から入力される受信データ信号５１ａから受信フ
ィルタ１０６ａにより帯域制限することでデータ信号を
取り出し、ＦＦＴ部１０７ａでフーリエ変換した後、復
調部１０８ａにおいて復調され、バイトデータ信号５４
ａとして誤り訂正部１０９ａに送られる。データ信号５
４ａがバイトデータであるのは、誤り訂正部１０９ａで
の処理がバイト単位であるためである。[0008] Since the ADSL system is a full-duplex data transmission system, reception is performed simultaneously with transmission. ADSL
A data signal is extracted from the received data signal 51a input from the line 3 by band-limiting by the reception filter 106a, Fourier-transformed by the FFT unit 107a, demodulated by the demodulation unit 108a, and the byte data signal 54
This is sent to the error correction unit 109a as a. Data signal 5
4a is byte data because the processing in the error correction unit 109a is performed in byte units.

【０００９】誤り訂正部１０９ａでは、受信データ信号
５４ａに誤りがあった場合、誤りを訂正してフレーム分
解用バッファ１１０ａにデータ信号５５ａを出力する。
フレーム分解用バッファ１１０ａでは、ＡＤＳＬのフレ
ーム信号５５ａから必要なデータ信号を取り出し、送信
側とは逆に転送レートを遅くして、受信データ信号５６
ａとしてＡＤＳＬモデム１ａから出力する。[0009] When there is an error in the received data signal 54a, the error correction unit 109a corrects the error and outputs the data signal 55a to the frame decomposition buffer 110a.
The frame disassembly buffer 110a extracts a necessary data signal from the ADSL frame signal 55a, and lowers the transfer rate on the contrary to the transmission side to obtain the received data signal 56a.
Output from the ADSL modem 1a as a.

【００１０】なお、局側のＡＤＳＬモデム２ａでも全く
同様な処理が行われるため、その説明を省略する。上記
の処理を行うことで、伝送線路帯域を有効活用し、大量
のデータ転送を可能にしている。Since the same processing is performed in the ADSL modem 2a on the station side, the description is omitted. By performing the above processing, the transmission line bandwidth is effectively used, and a large amount of data can be transferred.

【００１１】[0011]

【発明が解決しようとする課題】ところで、ＩＳＤＮ
（Ｉｎｔｅｇｒａｔｅｄ Ｓｅｒｖｉｃｅｓ Ｄｉｄｉ
ｔａｌ Ｎｅｔｗｏｒｋ）サービスが行われている地域
においては、ＩＳＤＮ回線による近端漏話の影響を受け
るため、ＡＤＳＬの伝送量（ＡＤＳＬ線路３上でのデー
タ伝送量）は、非常に大きな影響を受ける。SUMMARY OF THE INVENTION Incidentally, ISDN
(Integrated Services Didi
In an area where the TAL network service is provided, the transmission amount of ADSL (the amount of data transmission on the ADSL line 3) is greatly influenced by the near-end crosstalk by the ISDN line.

【００１２】この問題を解決するために、図９に示すよ
うに、ＩＳＤＮフレーム信号４１をモニタして近端漏話
の生じるときは、データ転送を行わない、もしくは伝送
レートを落として伝送する方法が、特開平１０−３０３
８７２号や、ＩＴＵ−ＴＧ．ｄｍｔ ＡｎｎｅｘＣで提
案されている。In order to solve this problem, as shown in FIG. 9, when near-end crosstalk occurs by monitoring the ISDN frame signal 41, a method of not performing data transfer or transmitting at a reduced transmission rate is known. JP-A-10-303
872 and ITU-TG. dmt AnnexC.

【００１３】図９は、ＡＤＳＬ回線３に隣接配置される
ＩＳＤＮ回線（図示せず）において、遠くでノイズが発
生している場合（ＦＥＸＴ）には、ＡＤＳＬ回線３への
影響が少ないため、ＡＤＳＬ伝送量（後述する瞬間伝送
可能データ量）を多くする。近くでノイズが発生してい
る場合（ＮＥＸＴ）には、ＡＤＳＬ回線３への影響が大
きいため、ＡＤＳＬ伝送量を少なくしている。このよう
に、ＩＳＤＮフレーム信号４１のモニタ結果に応じて、
ＡＤＳＬ線路３での転送レートを変える方式が提案され
ている。FIG. 9 shows an ADSL line (not shown) which is disposed adjacent to the ADSL line 3 when noise is generated at a distance (FEXT) because the influence on the ADSL line 3 is small. The transmission amount (the amount of instantaneously transmittable data described later) is increased. When noise is generated nearby (NEXT), the influence on the ADSL line 3 is large, so that the ADSL transmission amount is reduced. Thus, according to the monitoring result of the ISDN frame signal 41,
A method of changing the transfer rate in the ADSL line 3 has been proposed.

【００１４】この方法の特徴は、ＡＤＳＬモデムに入力
される送信データ信号１１ａもしくはＡＤＳＬモデムか
ら出力される受信データ信号５６ａのデータレートと、
実際に送受信するＡＤＳＬデータ信号３１ａ，５１ａの
データレートが異なることにあり、この違いを補償する
ために、ＡＤＳＬモデム内部にデータを保管するバッフ
ァが必要になる。This method is characterized in that the data rate of the transmission data signal 11a input to the ADSL modem or the reception data signal 56a output from the ADSL modem,
The data rates of the ADSL data signals 31a and 51a actually transmitted and received are different. To compensate for this difference, a buffer for storing data inside the ADSL modem is required.

【００１５】上記方法を用いた場合のＡＤＳＬモデムの
構成例を、図１０に示す。FIG. 10 shows an example of the configuration of an ADSL modem using the above method.

【００１６】図１０に示すＡＤＳＬモデム１ｂが、図８
のＡＤＳＬモデム１ａと異なる点は、送信バッファ１１
１および受信バッファ１１２が追加されている点であ
る。The ADSL modem 1b shown in FIG.
Is different from the ADSL modem 1a of FIG.
1 and the reception buffer 112 are added.

【００１７】ＡＤＳＬモデム１ｂのデータ送信側におい
て、誤り訂正符号挿入部１０２ｂにより、誤り訂正符号
が挿入されたデータ信号１３ｂは、一度、送信バッファ
１１１に蓄えられる。データ送信側では、ＩＳＤＮフレ
ーム信号４１をモニターし、データ送信が可能なときの
み、送信バッファ１１１からデータ信号１３ｆを出力す
る。On the data transmission side of the ADSL modem 1b, the data signal 13b into which the error correction code has been inserted by the error correction code insertion unit 102b is once stored in the transmission buffer 111. The data transmission side monitors the ISDN frame signal 41, and outputs the data signal 13f from the transmission buffer 111 only when data transmission is possible.

【００１８】また、データ受信側においては、ＩＳＤＮ
フレーム信号４１の状態によって、異なったレートで伝
送されてくるデータ信号５１ｂを、受信バッファ１１２
が一度保管し、一定レートでデータ信号５４ｆを出力す
る。On the data receiving side, the ISDN
Depending on the state of the frame signal 41, the data signal 51b transmitted at a different rate
Stored once, and outputs a data signal 54f at a constant rate.

【００１９】以下、図１１を参照して、ＡＤＳＬモデム
１ｂのデータ送信側の、フレーム構成用バッファ１０１
ｂ、誤り訂正符号挿入部１０２ｂおよび送信バッファ１
１１について説明する。Referring to FIG. 11, a frame configuration buffer 101 on the data transmission side of ADSL modem 1b will be described.
b, error correction code insertion unit 102b and transmission buffer 1
11 will be described.

【００２０】図１１の（ｂ）に示すように、ＡＤＳＬモ
デム１ｂには、送信データ信号１１ｂとして１シンボル
Ｓｙｂ当たり９バイトのデータが入力される。ここで
は、ＡＤＳＬフレームが９バイトのデータから構成され
ているとする。図１１の（ｃ）に示すように、フレーム
構成用バッファ１０１ｂは、入力した送信データ１１ｂ
を一度蓄えた後、９バイトのＡＤＳＬフレームとして構
成したデータ信号１２ｂを出力する。As shown in FIG. 11B, 9 bytes of data per symbol Syb are input to the ADSL modem 1b as the transmission data signal 11b. Here, it is assumed that the ADSL frame is composed of 9 bytes of data. As shown in FIG. 11C, the frame configuration buffer 101b stores the input transmission data 11b.
Is stored once, and a data signal 12b configured as a 9-byte ADSL frame is output.

【００２１】図１１の（ｄ）に示すように、誤り訂正符
号挿入部１０２ｂは、データ信号１２ｂを入力し、ＡＤ
ＳＬフレームの最後に１バイトの誤り訂正用付加データ
Ｅｃを挿入して、１シンボルＳｙｂ当たり１０バイトの
データ信号１３ｂを出力する。As shown in FIG. 11D, the error correction code insertion unit 102b receives the data signal 12b,
One byte of error correction additional data Ec is inserted at the end of the SL frame, and a 10-byte data signal 13b per symbol Syb is output.

【００２２】送信バッファ１１１は、１シンボルＳｙｂ
当たり１０バイトのデータ信号１３ｂを入力する。送信
バッファ１１１は、ＩＳＤＮフレーム信号４１をモニタ
し、前記モニタ結果に基づいて、そのときの１シンボル
Ｓｙｂ当たりに送信可能なＡＤＳＬデータ量（前記瞬間
伝送可能データ量）を決定する。The transmission buffer 111 has one symbol Syb
A data signal 13b of 10 bytes is input. The transmission buffer 111 monitors the ISDN frame signal 41 and determines the amount of ADSL data that can be transmitted per one symbol Syb (the instantaneous transmittable data amount) based on the monitoring result.

【００２３】図１１の（ａ）および（ｅ）に示すよう
に、送信バッファ１１１は、前記モニタの結果、ＩＳＤ
Ｎ回線の近くでノイズが発生している（ＮＥＸＴ）と判
断して、第１のシンボル期間Ｓｙｂ１の前記瞬間伝送可
能データ量を、５バイトと決定している。送信バッファ
１１１は、第１のシンボル期間Ｓｙｂ１では、前記第１
のシンボル期間Ｓｙｂ１で入力したデータ信号１３ｂの
うち前記瞬間伝送可能データ量に応じた５バイトＤａを
出力データ信号１３ｆとして出力する。As shown in FIGS. 11A and 11E, the transmission buffer 111 stores the ISD
It is determined that noise is occurring near the N lines (NEXT), and the instantaneous transmittable data amount in the first symbol period Syb1 is determined to be 5 bytes. In the first symbol period Syb1, the transmission buffer 111
Of the data signal 13b input in the symbol period Syb1 of the above-described symbol period Syb1, 5 bytes Da corresponding to the instantaneous transmittable data amount are output as the output data signal 13f.

【００２４】送信バッファ１１１は、第２のシンボル期
間Ｓｙｂ２の前記瞬間伝送可能データ量を、５バイトと
決定している（図１１（ａ）のＩＳＤＮピンポンフレー
ムはＮＥＸＴ）。送信バッファ１１１は、第２のシンボ
ル期間Ｓｙｂ２では、前記第１のシンボル期間Ｓｙｂ１
で入力したデータ信号１３ｂのうち前記瞬間伝送可能デ
ータ量に応じた残りの５バイトＤｂを出力データ信号１
３ｆとして出力する。送信バッファ１１１は、第２のシ
ンボル期間Ｓｙｂ２で入力した、１０バイトのデータ１
３ｂ（Ｄｃ）を第２のシンボル期間Ｓｙｂ２では出力せ
ずに保持している。The transmission buffer 111 determines that the instantaneous transmittable data amount in the second symbol period Syb2 is 5 bytes (the ISDN ping-pong frame in FIG. 11A is NEXT). The transmission buffer 111 stores the first symbol period Syb1 in the second symbol period Syb2.
The remaining 5 bytes Db corresponding to the instantaneous transmittable data amount among the data signals 13b input at
Output as 3f. The transmission buffer 111 stores the 10-byte data 1 input in the second symbol period Syb2.
3b (Dc) is held without being output in the second symbol period Syb2.

【００２５】送信バッファ１１１は、第３のシンボル期
間Ｓｙｂ３の前記瞬間伝送可能データ量を、１５バイト
と決定している（図１１（ａ）のＩＳＤＮピンポンフレ
ームはＦＥＸＴ）。前記瞬間伝送可能データ量に応じ
て、送信バッファ１１１は、第３のシンボル期間Ｓｙｂ
３では、前記第２のシンボル期間Ｓｙｂ２で入力した１
０バイトのデータ１３ｂの全てＤｃおよび、第３のシン
ボル期間Ｓｙｂ３で入力した１０バイトのデータ信号１
３ｂのうちの５バイトのデータＤｄを、出力データ１３
ｆとして出力する。送信バッファ１１１は、第３のシン
ボル期間Ｓｙｂ３で入力した、１０バイトのデータ信号
１３ｂのうちの残りの５バイトを第３のシンボル期間Ｓ
ｙｂ３では出力せずに保持している。The transmission buffer 111 determines that the instantaneous transmittable data amount in the third symbol period Syb3 is 15 bytes (the ISDN ping-pong frame in FIG. 11A is FEXT). According to the instantaneous transmittable data amount, the transmission buffer 111 sets the third symbol period Syb
In 3, the 1 input in the second symbol period Syb2
All Dc of the 0-byte data 13b and the 10-byte data signal 1 input in the third symbol period Syb3
5b of the data Dd of the output data 13b.
Output as f. The transmission buffer 111 transfers the remaining 5 bytes of the 10-byte data signal 13b input in the third symbol period Syb3 to the third symbol period Syb3.
In yb3, it is held without being output.

【００２６】送信バッファ１１１は、第４のシンボル期
間Ｓｙｂ４の前記瞬間伝送可能データ量を、１５バイト
と決定している（図１１（ａ）のＩＳＤＮピンポンフレ
ームはＦＥＸＴ）。前記瞬間伝送可能データ量に応じ
て、送信バッファ１１１は、第４のシンボル期間Ｓｙｂ
４では、第３のシンボル期間Ｓｙｂ３で入力した１０バ
イトのデータ信号１３ｂのうちの残りの５バイトのデー
タＤｅ、および第４のシンボル期間Ｓｙｂ４で入力した
１０バイトのデータ１３ｂの全てＤｇを、出力データ信
号１３ｆとして出力する。The transmission buffer 111 determines that the instantaneous transmittable data amount in the fourth symbol period Syb4 is 15 bytes (the ISDN ping-pong frame in FIG. 11A is FEXT). According to the instantaneous transmittable data amount, the transmission buffer 111 sets the fourth symbol period Syb
In 4, the remaining 5-byte data De of the 10-byte data signal 13 b input in the third symbol period Syb 3 and all the Dg of the 10-byte data 13 b input in the fourth symbol period Syb 4 are output. Output as a data signal 13f.

【００２７】送信バッファ１１１は、第５のシンボル期
間（図示せず）以降も、上記と同様の処理を行う。The transmission buffer 111 performs the same processing as described above even after the fifth symbol period (not shown).

【００２８】図１０のＡＤＳＬモデム１ｂによれば、送
信用と受信用の２つのバッファ１１１，１１２が必要と
なるため、ＡＤＳＬ回路を集積化したＬＳＩを作成した
とき、チップサイズが増大するという欠点がある。According to the ADSL modem 1b of FIG. 10, since two buffers 111 and 112 for transmission and reception are required, a chip size increases when an LSI in which an ADSL circuit is integrated is produced. There is.

【００２９】ＩＳＤＮフレーム信号４１は、４００Ｈｚ
周期である。これは、ＡＤＳＬシステムにおいては、約
１０シンボル分に相当する。ＩＳＤＮ回線の近端漏話の
影響により、最悪の場合、１０シンボルのうちの半分以
上のシンボルでデータ転送が不可能になることが考えら
れる。このときには、残りの４〜５シンボルでデータの
伝送を行わなければならないことになり、送信バッファ
１１１における入力データ１３ｂと出力データ１３ｆの
伝送レートの比は、１：２以上になる。The ISDN frame signal 41 is 400 Hz
It is a cycle. This corresponds to about 10 symbols in the ADSL system. In the worst case, due to the influence of the near-end crosstalk of the ISDN line, it is conceivable that data transfer becomes impossible with half or more of the 10 symbols. At this time, data must be transmitted in the remaining 4 to 5 symbols, and the transmission rate ratio of the input data 13b to the output data 13f in the transmission buffer 111 is 1: 2 or more.

【００３０】このとき、送信バッファ１１１の容量とし
ては、２シンボル以上のデータ量が必要になる。ＡＤＳ
Ｌモデム１ｂの見かけ上のデータレートを６Ｍｂｐｓ、
１シンボル時間を１／４０００ｓｅｃとすると、１シン
ボル当たりのデータの見かけ上の伝送量は、１５００ｂ
ｉｔとなり、送信バッファ１１１のバッファ容量は、３
０００ｂｉｔ必要ということになる。At this time, the capacity of the transmission buffer 111 requires a data amount of two symbols or more. ADS
The apparent data rate of the L modem 1b is 6 Mbps,
If one symbol time is 1/4000 sec, the apparent transmission amount of data per symbol is 1500b.
and the buffer capacity of the transmission buffer 111 is 3
000 bits are required.

【００３１】本発明は、上記の事情に鑑みてなされたも
ので、必要なメモリ量（バッファ容量）を少なくするこ
とのできる信号処理装置および信号処理方法を提供する
ことを目的としている。The present invention has been made in view of the above circumstances, and has as its object to provide a signal processing apparatus and a signal processing method capable of reducing a required memory amount (buffer capacity).

【００３２】[0032]

【課題を解決するための手段】本発明の信号処理装置
は、入力した送信データ信号（１１ｃ）に基づいて、伝
送線路（３）上の第１のデータレートに応じたバイト単
位のデータ量のフレーム信号（１２ｃ）を生成するフレ
ーム構成用バッファ（１０１ｃ）と、前記フレーム信号
（１２ｃ）に誤り訂正符号（Ｅｃ）を挿入して誤り訂正
符号挿入済信号（１３ｃ）を生成する誤り訂正符号挿入
部（１０２ｃ）と、前記誤り訂正符号挿入済信号（１３
ｃ）を変調して前記伝送線路（３）に出力する変調部
（１０３ｃ，１０４ｃ）と、前記伝送線路（３）から入
力した受信入力データ信号（１９ｃ）を復調して復調信
号（２１ｃ）を生成する復調部（１０７ｃ，１０８ｃ）
と、前記復調信号（２１ｃ）に誤り訂正処理を行って誤
り訂正済フレーム信号（２６ｃ）を生成する誤り訂正部
（１０９ｃ）と、前記誤り訂正済フレーム信号（２６
ｃ）に基づいて、第２のデータレートの受信出力データ
信号（５６ｃ）を生成するフレーム分解用バッファ（１
１０ｃ）とを備えている。ここで、前記伝送線路（３）
は、例えば、ＡＤＳＬ（ＡｓｙｍｍｅｔｒｉｃＤｉｇｉ
ｔａｌ Ｓｕｂｓｃｒｉｂｅｒ Ｌｉｎｅ：非対称デジ
タルサブスクライバーライン）伝送線路である。前記信
号処理装置は、例えば、ＡＤＳＬモデムである。According to the present invention, there is provided a signal processing apparatus for transmitting a data amount in a byte unit corresponding to a first data rate on a transmission line based on an input transmission data signal. A frame configuration buffer (101c) for generating a frame signal (12c) and an error correction code insertion for inserting an error correction code (Ec) into the frame signal (12c) to generate an error correction code inserted signal (13c) (102c) and the error correction code inserted signal (13
(c) modulating the modulated signal (c) and outputting the modulated signal to the transmission line (3); and a demodulation signal (21c) obtained by demodulating the received input data signal (19c) input from the transmission line (3). Demodulators to generate (107c, 108c)
An error correction unit (109c) that performs an error correction process on the demodulated signal (21c) to generate an error corrected frame signal (26c); and an error correction unit (109c).
c), a frame decomposition buffer (1) for generating a reception output data signal (56c) of the second data rate.
10c). Here, the transmission line (3)
Is, for example, ADSL (Asymmetric Digital)
tal Subscriber Line: an asymmetric digital subscriber line) transmission line. The signal processing device is, for example, an ADSL modem.

【００３３】本発明の信号処理装置（１ｄ）において、
更に、前記誤り訂正符号挿入済信号（１３ｃ）につい
て、前記伝送線路（３）上の前記第１のデータレートに
対応するように、ビット単位でデータ量の補正を行って
データ補正済送信信号（１４ｃ）を生成する送信伝送量
補正部（１１４）と、前記復調信号（２１ｃ）につい
て、前記第２のデータレートに対応するようにビット単
位でデータ量の補正を行ってデータ補正済受信信号（２
５ｃ）を生成する受信伝送量補正部（１１６）とを備
え、前記変調部（１０３ｃ，１０４ｃ）は、前記誤り訂
正符号挿入済信号（１３ｃ）に代えて、前記データ補正
済送信信号（１４ｃ）を変調し、前記誤り訂正部（１０
９ｃ）は、前記復調信号（２１ｃ）に代えて、前記デー
タ補正済受信信号（２５ｃ）に誤り訂正処理を行うもの
である。In the signal processing device (1d) of the present invention,
Further, the data amount of the error correction code inserted signal (13c) is corrected in bit units so as to correspond to the first data rate on the transmission line (3), and the data corrected transmission signal (13c) is corrected. 14c), and a data transmission correction unit (114) and a data-corrected reception signal (21c) for the demodulated signal (21c) by correcting the data amount in bit units corresponding to the second data rate. 2
5c), and the modulation section (103c, 104c) replaces the error correction code inserted signal (13c) with the data corrected transmission signal (14c). And the error correction unit (10
9c) performs error correction processing on the data-corrected received signal (25c) instead of the demodulated signal (21c).

【００３４】本発明の信号処理装置（１ｃ）において、
前記送信伝送量補正部（１１４）は、パラレル−シリア
ルバッファであり、前記受信伝送量補正部（１１６）
は、シリアル−パラレルバッファである。In the signal processing device (1c) of the present invention,
The transmission transmission amount correction unit (114) is a parallel-serial buffer, and the reception transmission amount correction unit (116)
Is a serial-parallel buffer.

【００３５】本発明の信号処理装置（１ｃ）において、
前記送信伝送量補正部（１１４）および前記受信伝送量
補正部（１１６）は、それぞれ、入力したデータを遅延
させて出力する遅延部（１１４ｂ）を備え、前記遅延部
（１１４ｂ）の容量は、１バイト以下である。In the signal processing device (1c) of the present invention,
The transmission transmission amount correction unit (114) and the reception transmission amount correction unit (116) each include a delay unit (114b) that delays and outputs input data, and the capacity of the delay unit (114b) is: It is 1 byte or less.

【００３６】本発明の信号処理装置（１ｃ）において、
前記フレーム構成用バッファ（１０１ｃ）は、制御信号
（Ｄｆ）に応答して、前記送信データ信号（１１ｃ）の
１シンボル当たりのバイト数とは異なるバイト数のデー
タをｎシンボル（ｎは正の整数）ごとに、１シンボル当
たりの前記フレーム信号（１２ｃ）として出力し、前記
制御信号（Ｄｆ）は、前記ｎシンボルごとの前記異なる
バイト数のデータ出力を示す信号である。In the signal processing device (1c) of the present invention,
In response to the control signal (Df), the frame configuration buffer (101c) stores data of a number of bytes different from the number of bytes per symbol of the transmission data signal (11c) into n symbols (n is a positive integer). ) Is output as the frame signal (12c) per symbol, and the control signal (Df) is a signal indicating the data output of the different number of bytes for each of the n symbols.

【００３７】本発明の信号処理装置（１ｃ）において、
前記制御信号（Ｄｆ）は、スーパーフレーム信号（Ｓ
ｆ）および前記伝送線路（３）上の前記第１のデータレ
ートを示す信号の少なくともいずれかに基づいて生成さ
れる。In the signal processing device (1c) of the present invention,
The control signal (Df) is a superframe signal (S
f) and / or a signal on the transmission line (3) indicating the first data rate.

【００３８】本発明の信号処理装置（１ｄ）において、
前記フレーム分解用バッファ（１１０ｃ）は、前記誤り
訂正符号（Ｅｃ）の挿入処理単位のデータ量を検出する
ための検出信号（Ｒｆ）および前記制御信号（Ｄｆ）の
少なくともいずれかに基づいて、前記受信出力データ信
号（５６ｃ）を生成する。In the signal processing device (1d) of the present invention,
The frame disassembly buffer (110c) is configured to detect the error correction code (Ec) based on at least one of a detection signal (Rf) and a control signal (Df) for detecting a data amount of an insertion processing unit. A reception output data signal (56c) is generated.

【００３９】本発明の信号処理装置（１ｄ）において、
前記誤り訂正符号挿入部（１０２ｃ）は、前記誤り訂正
符号（Ｅｃ）の挿入処理単位のデータ量を検出するため
の検出信号（Ｒｆ）に応答して、前記フレーム信号（１
２ｃ）に前記誤り訂正符号（Ｅｃ）を挿入し、前記誤り
訂正部（１０９ｃ）は、前記検出信号（Ｒｆ）に応答し
て前記誤り訂正処理を行うものである。In the signal processing device (1d) of the present invention,
The error correction code insertion unit (102c) responds to a detection signal (Rf) for detecting a data amount of an insertion processing unit of the error correction code (Ec) in response to the frame signal (1c).
The error correction code (Ec) is inserted into 2c), and the error correction unit (109c) performs the error correction process in response to the detection signal (Rf).

【００４０】本発明の信号処理装置（１ｄ）において、
前記検出信号（Ｒｆ）は、前記伝送線路（３）上の前記
第１のデータレートを示す信号およびスーパーフレーム
信号（Ｓｆ）の少なくともいずれかに基づいて生成され
るものである。In the signal processing device (1d) of the present invention,
The detection signal (Rf) is generated based on at least one of a signal indicating the first data rate on the transmission line (3) and a superframe signal (Sf).

【００４１】本発明の信号処理装置（１ｄ）において、
前記伝送線路（３）上の前記第１のデータレートは、前
記伝送線路（３）に近接して伝送されるＩＳＤＮ（Ｉｎ
ｔｅｇｒａｔｅｄ Ｓｅｒｖｉｃｅｓ Ｄｉｄｉｔａｌ
Ｎｅｔｗｏｒｋ）フレーム信号（４１）に基づいて、
決定されるものである。In the signal processing device (1d) of the present invention,
The first data rate on the transmission line (3) is determined by the ISDN (In) transmitted in close proximity to the transmission line (3).
graded Services Digital
Network) frame signal (41),
Is to be determined.

【００４２】本発明の信号処理装置（１ｄ）において、
前記フレーム構成用バッファ（１０１ｃ）は、前記フレ
ーム信号（１２ｃ）が前記誤り訂正符号（Ｅｃ）を挿入
するための領域（Ｂｒ）を有するように、前記フレーム
信号（１２ｃ）を生成するものである。In the signal processing device (1d) of the present invention,
The frame configuration buffer (101c) generates the frame signal (12c) such that the frame signal (12c) has an area (Br) for inserting the error correction code (Ec). .

【００４３】本発明の信号処理装置（１ｄ）において、
前記フレーム構成用バッファ（１０１ｃ）は、前記フレ
ーム信号（１２ｃ）が前記誤り訂正符号（Ｅｃ）の挿入
処理単位のデータ量には依存しない独立したデータ量を
有するように、前記フレーム信号（１２ｃ）を生成する
ものである。In the signal processing device (1d) of the present invention,
The frame configuration buffer (101c) controls the frame signal (12c) so that the frame signal (12c) has an independent data amount independent of the data amount of the error correction code (Ec) insertion processing unit. Is generated.

【００４４】本発明の信号処理装置（１ｄ）において、
前記誤り訂正符号挿入部（１０２ｃ）の後段には、イン
ターリーブバッファ（１２０）が設けられ、前記誤り訂
正部（１０９ｃ）の前段には、デインターリーブバッフ
ァ（１２１）が設けられているものである。In the signal processing device (1d) of the present invention,
An interleave buffer (120) is provided downstream of the error correction code insertion unit (102c), and a deinterleave buffer (121) is provided upstream of the error correction unit (109c).

【００４５】本発明の信号処理装置は、送信データ信号
（１１ｃ）に基づいて、第１のデータレートと第２のデ
ータレートに応じたデータ量のフレーム信号（１２ｃ）
を生成するフレーム構成用バッファ（１０１ｃ）と、該
フレーム信号（１２ｃ）に所定の処理を施す信号処理部
（１０２ｃ）と、第１のデータレートと第２のデータレ
ートとで交互に信号を出力する信号出力部（１０３ｃ）
とを備えている。ここで、前記信号処理部（１０２ｃ）
は、例えば、演算回路やパリティ信号生成部や誤り訂正
符号挿入部である。前記信号出力部（１０３ｃ）は、例
えば、単なる出力バッファや変調部である。The signal processing device according to the present invention, based on the transmission data signal (11c), generates a frame signal (12c) having a data amount corresponding to the first data rate and the second data rate.
, A frame processing buffer (101c) for performing predetermined processing on the frame signal (12c), and alternately outputting signals at a first data rate and a second data rate. Signal output section (103c)
And Here, the signal processing unit (102c)
Are, for example, an arithmetic circuit, a parity signal generation unit, and an error correction code insertion unit. The signal output unit (103c) is, for example, a simple output buffer or a modulation unit.

【００４６】本発明の信号処理方法は、第１のデータレ
ートで入力した送信データ信号（１１ｃ）に基づいて、
伝送線路（３）上の第２のデータレートに応じたバイト
単位のデータ量のフレーム信号（１２ｃ）を生成するス
テップ（１０１ｃ）と、前記フレーム信号（１２ｃ）に
誤り訂正符号（Ｅｃ）を挿入して誤り訂正符号挿入済信
号（１３ｃ）を生成するステップ（１０２ｃ）と、前記
誤り訂正符号挿入済信号（１３ｃ）を変調して前記伝送
線路（３）に出力するステップ（１０３ｃ，１０４ｃ）
とを備えている。According to the signal processing method of the present invention, based on the transmission data signal (11c) input at the first data rate,
A step (101c) of generating a frame signal (12c) having a data amount in bytes according to the second data rate on the transmission line (3), and inserting an error correction code (Ec) into the frame signal (12c). Generating an error correction code inserted signal (13c) (102c) and modulating the error correction code inserted signal (13c) and outputting the modulated signal to the transmission line (3) (103c, 104c)
And

【００４７】本発明の信号処理方法は、第２のデータレ
ートでデータ伝送される伝送線路（３）から入力した受
信入力データ信号（１９ｃ）を復調して復調信号（２１
ｃ）を生成するステップ（１０７ｃ，１０８ｃ）と、前
記復調信号（２１ｃ）に誤り訂正処理を行って誤り訂正
済フレーム信号（２６ｃ）を生成するステップ（１０９
ｃ）と、前記誤り訂正済フレーム信号（２６ｃ）に基づ
いて、第１のデータレートの受信出力データ信号（５６
ｃ）を生成するステップ（１１０ｃ）とを備えている。The signal processing method of the present invention demodulates a received input data signal (19c) input from a transmission line (3) through which data is transmitted at a second data rate, and demodulates the demodulated signal (21).
c) generating an error-corrected frame signal (26c) by performing error correction processing on the demodulated signal (21c) (109c).
c) and the received output data signal (56) at the first data rate based on the error-corrected frame signal (26c).
c) generating (c).

【００４８】本発明の信号処理方法において、更に、前
記誤り訂正符号挿入済信号（１３ｃ）について、前記伝
送線路（３）上の前記第２のデータレートに対応するよ
うに、ビット単位でデータ量の補正を行ってデータ補正
済送信信号（１４ｃ）を生成するステップ（１１４）を
備え、前記伝送線路（３）に出力するステップ（１０３
ｃ，１０４ｃ）は、前記誤り訂正符号挿入済信号（１３
ｃ）に代えて、前記データ補正済送信信号（１４ｃ）を
変調するものである。[0048] In the signal processing method of the present invention, the error correction code inserted signal (13c) may further include a data amount in bit units corresponding to the second data rate on the transmission line (3). (114) of generating a data-corrected transmission signal (14c) by performing the above-mentioned correction, and outputting (103) to the transmission line (3).
c, 104c) is the error correction code inserted signal (13
Instead of c), the data-corrected transmission signal (14c) is modulated.

【００４９】本発明の信号処理方法において、更に、前
記復調信号（２１ｃ）について、前記第１のデータレー
トに対応するようにビット単位でデータ量の補正を行っ
てデータ補正済受信信号（２５ｃ）を生成するステップ
（１１６）を備え、前記誤り訂正済フレーム信号（２６
ｃ）を生成するステップ（１０９ｃ）は、前記復調信号
（２１ｃ）に代えて、前記データ補正済受信信号（２５
ｃ）に誤り訂正処理を行うものである。In the signal processing method according to the present invention, further, the demodulated signal (21c) is corrected in data amount in bit units so as to correspond to the first data rate, and the data-corrected received signal (25c) Generating the error-corrected frame signal (26).
The step (109c) of generating the data-corrected received signal (25) is performed in place of the demodulated signal (21c).
The error correction processing is performed in c).

【００５０】本発明の信号処理方法において、前記デー
タ補正済送信信号（１４ｃ）を生成するステップ（１１
４）は、パラレル−シリアルデータ変換およびバッファ
リングを行うものである。In the signal processing method of the present invention, the step (11) of generating the data-corrected transmission signal (14c)
4) performs parallel-serial data conversion and buffering.

【００５１】本発明の信号処理方法において、前記デー
タ補正済受信信号（２５ｃ）を生成するステップ（１１
６）は、シリアル−パラレルデータ変換およびバッファ
リングを行うものである。In the signal processing method of the present invention, the step (11) of generating the data-corrected reception signal (25c)
6) performs serial-parallel data conversion and buffering.

【００５２】本発明の信号処理方法において、前記フレ
ーム信号（１２ｃ）を生成するステップ（１０１ｃ）
は、制御信号（Ｄｆ）に応答して、前記送信データ信号
（１１ｃ）の１シンボル当たりのバイト数とは異なるバ
イト数のデータをｎシンボル（ｎは正の整数）ごとに、
１シンボル当たりの前記フレーム信号（１２ｃ）として
出力し、前記制御信号（Ｄｆ）は、前記ｎシンボルごと
の前記異なるバイト数のデータ出力を示す信号である。In the signal processing method of the present invention, a step (101c) of generating the frame signal (12c).
Responds to the control signal (Df) by transmitting data of a number of bytes different from the number of bytes per symbol of the transmission data signal (11c) every n symbols (n is a positive integer),
The control signal (Df) is output as the frame signal (12c) per symbol, and the control signal (Df) is a signal indicating the data output of the different number of bytes for each of the n symbols.

【００５３】本発明の信号処理方法において、前記誤り
訂正符号挿入済信号（１３ｃ）を生成するステップ（１
０２ｃ）は、前記誤り訂正符号（Ｅｃ）の挿入処理単位
のデータ量を検出するための検出信号（Ｒｆ）に応答し
て、前記フレーム信号（１２ｃ）に前記誤り訂正符号
（Ｅｃ）を挿入するものである。In the signal processing method of the present invention, the step (1) of generating the error correction code inserted signal (13c)
02c) inserts the error correction code (Ec) into the frame signal (12c) in response to a detection signal (Rf) for detecting the data amount of the error correction code (Ec) insertion processing unit. Things.

【００５４】本発明の信号処理方法において、前記誤り
訂正済フレーム信号（２６ｃ）を生成するステップ（１
０９ｃ）は、前記誤り訂正符号（Ｅｃ）の挿入処理単位
のデータ量を検出するための検出信号（Ｒｆ）に応答し
て前記誤り訂正処理を行うものである。In the signal processing method of the present invention, the step (1) of generating the error-corrected frame signal (26c)
09c) performs the error correction processing in response to a detection signal (Rf) for detecting the data amount of the error correction code (Ec) insertion processing unit.

【００５５】本発明の信号処理方法において、前記伝送
線路（３）上の前記第２のデータレートは、前記伝送線
路（３）に近接して伝送されるＩＳＤＮ（Ｉｎｔｅｇｒ
ａｔｅｄ Ｓｅｒｖｉｃｅｓ Ｄｉｄｉｔａｌ Ｎｅｔ
ｗｏｒｋ）フレーム信号（４１）に基づいて、決定され
るものである。In the signal processing method according to the present invention, the second data rate on the transmission line (3) is determined by an ISDN (Integr) transmitted close to the transmission line (3).
ated Services Digital Net
work) frame signal (41).

【００５６】本発明の信号処理方法において、前記フレ
ーム信号（１２ｃ）を生成するステップ（１０１ｃ）
は、前記フレーム信号（１２ｃ）が前記誤り訂正符号
（Ｅｃ）を挿入するための領域（Ｂｒ）を有するよう
に、前記フレーム信号（１２ｃ）を生成するものであ
る。In the signal processing method according to the present invention, a step (101c) of generating said frame signal (12c).
Generates the frame signal (12c) so that the frame signal (12c) has a region (Br) for inserting the error correction code (Ec).

【００５７】本発明の信号処理方法において、前記フレ
ーム信号（１２ｃ）を生成するステップ（１０１ｃ）
は、前記フレーム信号（１２ｃ）が前記誤り訂正符号
（Ｅｃ）の挿入処理単位のデータ量には依存しない独立
したデータ量を有するように、前記フレーム信号（１２
ｃ）を生成するものである。In the signal processing method of the present invention, a step (101c) of generating the frame signal (12c).
Is such that the frame signal (12c) has an independent data amount independent of the data amount of the error correction code (Ec) insertion processing unit.
c).

【００５８】本発明の信号処理方法において、更に、前
記誤り訂正符号挿入済信号（１３ｃ）をインターリーブ
処理するステップ（１２０）を備えたものである。The signal processing method of the present invention further comprises a step (120) of interleaving the error correction code inserted signal (13c).

【００５９】本発明の信号処理方法において、更に、前
記復調信号（２１ｃ）をデインターリーブ処理するステ
ップ（１２１）を備えたものである。The signal processing method of the present invention further comprises a step (121) of deinterleaving the demodulated signal (21c).

【００６０】本発明の信号処理方法は、送信データ信号
（１１ｃ）に基づいて、第１のデータレートと第２のデ
ータレートに応じたデータ量のフレーム信号（１２ｃ）
を生成するステップ（１０１ｃ）と、該フレーム信号
（１２ｃ）に所定の処理を施すステップ（１０２ｃ）
と、第１のデータレートと第２のデータレートとで交互
に信号を出力するステップ（１０３ｃ）とを備えたもの
である。According to the signal processing method of the present invention, a frame signal (12c) having a data amount corresponding to a first data rate and a second data rate based on a transmission data signal (11c).
(101c), and performing a predetermined process on the frame signal (12c) (102c).
And a step (103c) of alternately outputting signals at the first data rate and the second data rate.

【００６１】[0061]

【発明の実施の形態】以下、図面を参照して、本発明の
信号処理装置の一実施形態について説明する。ここで
は、一実施形態として、ＡＤＳＬモデムについて説明す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, an embodiment of a signal processing device according to the present invention will be described with reference to the drawings. Here, an ADSL modem will be described as an embodiment.

【００６２】図１は、第１の実施形態の構成を示す回路
ブロック図である。FIG. 1 is a circuit block diagram showing the configuration of the first embodiment.

【００６３】まず、本実施形態の構成について説明す
る。First, the configuration of the present embodiment will be described.

【００６４】図１に示すように、ＡＤＳＬモデム１ｃ
は、送信側において、フレーム構成用バッファ１０１ｃ
と、誤り訂正符号挿入部１０２ｃと、送信パラレル−シ
リアルバッファ１１４と、変調部１０３ｃと、ＩＦＦＴ
１０４ｃと、送信フィルタ１０５ｃ、送信フレーム制御
部１１３とを備え、受信側において、受信フィルタ１０
６ｃと、ＦＦＴ１０７ｃと、復調部１０８ｃと、受信シ
リアル−パラレルバッファ１１６と、誤り訂正部１０９
ｃと、フレーム分解用バッファ１１０ｃと、受信フレー
ム制御部１１５と、スーパーフレーム検出部１１７とを
備えている。As shown in FIG. 1, the ADSL modem 1c
On the transmitting side, the frame configuration buffer 101c
, An error correction code insertion unit 102c, a transmission parallel-serial buffer 114, a modulation unit 103c, an IFFT
104c, a transmission filter 105c, and a transmission frame control unit 113.
6c, FFT 107c, demodulation section 108c, reception serial-parallel buffer 116, error correction section 109
c, a frame decomposition buffer 110c, a received frame control unit 115, and a superframe detection unit 117.

【００６５】フレーム構成用バッファ１０１ｃは、ＡＤ
ＳＬモデム１ｃの外部から送信データ信号１１ｃを入力
し、第１のバッファ出力信号１２ｃを出力する。第１の
バッファ出力信号１２ｃは、ＩＳＤＮフレーム信号４１
に基づいて決定された瞬間伝送可能データ量に対応する
ＡＤＳＬフレームとして構成された信号である。第１の
バッファ出力信号１２ｃは、誤り訂正符号挿入部１０２
ｃでの処理がバイト単位であることに対応して、バイト
単位でのデータ信号である。The frame configuration buffer 101c is
A transmission data signal 11c is input from outside the SL modem 1c, and a first buffer output signal 12c is output. The first buffer output signal 12c is the ISDN frame signal 41
Is a signal configured as an ADSL frame corresponding to the instantaneous transmittable data amount determined on the basis of the ADSL frame. The first buffer output signal 12 c is
Since the processing in c is performed in byte units, the data signal is in byte units.

【００６６】誤り訂正符号挿入部１０２ｃは、第１のバ
ッファ出力信号１２ｃを入力し、第１のバッファ出力信
号１２ｃに誤り訂正符号挿入処理をしてなるＲＳ出力信
号１３ｃを出力する。誤り訂正符号挿入部１０２ｃは、
シンボルＳｙｂ毎にレート（処理データ量）を変えるこ
とはできず、前記瞬間伝送可能データ量の平均値に相当
する一定値の処理を行う。The error correction code insertion section 102c receives the first buffer output signal 12c and outputs an RS output signal 13c obtained by performing an error correction code insertion process on the first buffer output signal 12c. The error correction code insertion unit 102c
The rate (processing data amount) cannot be changed for each symbol Syb, and processing of a constant value corresponding to the average value of the instantaneously transmittable data amount is performed.

【００６７】送信パラレル−シリアルバッファ１１４
は、ＲＳ出力信号１３ｃを入力して、パラレルデータか
らシリアルデータに変換するとともに、前記瞬間伝送可
能データ量に対応するようにビット単位での補正を行
う。Transmission parallel-serial buffer 114
Receives the RS output signal 13c, converts the parallel data into serial data, and performs bit-wise correction to correspond to the instantaneous transmittable data amount.

【００６８】前記瞬間伝送可能データ量は、バイト単位
で割り切れる値とは限らない。前記瞬間伝送可能データ
量は、シンボルＳｙｂによって、例えば、１．５バイト
であったり、２．５バイトであったりし、平均したとき
にバイト単位で割り切れる（本例では２バイト）値に過
ぎない。したがって、バイト単位での処理しかできない
フレーム構成用バッファ１０１ｃに、図１０のフレーム
構成用バッファ１０１ｂおよび送信バッファ１１１の２
つのバッファの機能を持たせることはできない。したが
って、送信パラレル−シリアルバッファ１１４でのビッ
ト単位の補正が必要となる。よって、送信パラレル−シ
リアルバッファ１１４のシリアルバッファ１１４ｂ（図
４参照）は、バイト単位で割り切れなかった分に相当す
る、１バイト以下の容量で十分である。The instantaneously transmittable data amount is not always a value divisible by a byte unit. The instantaneous transmittable data amount is, for example, 1.5 bytes or 2.5 bytes depending on the symbol Syb, and is only a value (2 bytes in this example) that can be divided by a byte unit when averaged. . Therefore, the frame configuration buffer 101b and the transmission buffer 111 shown in FIG.
It cannot have the function of two buffers. Therefore, it is necessary to perform bit-by-bit correction in the transmission parallel-serial buffer 114. Therefore, the serial buffer 114b (see FIG. 4) of the transmission parallel-serial buffer 114 has a capacity of 1 byte or less, which is equivalent to an indivisible amount in byte units.

【００６９】補正後のビットデータ１４ｃは、変調部１
０３ｃに入力される。The corrected bit data 14c is supplied to the modulation unit 1
03c.

【００７０】送信フレーム制御部１１３は、送信データ
信号１１ｃおよびＩＳＤＮフレーム信号４１に基づい
て、ＲＳフレーム先頭信号（フラグ）Ｒｆおよびデータ
ステータス信号（フラグ）Ｄｆを生成する。送信フレー
ム制御部１１３は、ＲＳフレーム先頭信号Ｒｆを誤り訂
正符号挿入部１０２ｃに出力し、データステータス信号
Ｄｆをフレーム構成用バッファ１０１ｃおよび送信パラ
レル−シリアルバッファ１１４に出力する。Transmission frame control section 113 generates RS frame head signal (flag) Rf and data status signal (flag) Df based on transmission data signal 11c and ISDN frame signal 41. The transmission frame control unit 113 outputs the RS frame head signal Rf to the error correction code insertion unit 102c, and outputs the data status signal Df to the frame configuration buffer 101c and the transmission parallel-serial buffer 114.

【００７１】変調部１０３ｃ、ＩＦＦＴ１０４ｃおよび
送信フィルタ１０５ｃでの処理は、前記従来技術と同様
である。また、受信フィルタ１０６ｃ、ＦＦＴ１０７ｃ
および復調部１０８ｃでの処理も前記従来技術と同様で
ある。The processing in the modulator 103c, the IFFT 104c and the transmission filter 105c is the same as in the above-mentioned prior art. Further, the reception filter 106c, the FFT 107c
The processing in the demodulation unit 108c is the same as that in the conventional technique.

【００７２】受信シリアル−パラレルバッファ１１６
は、復調部１０８ｃから入力したビットデータ（シリア
ルデータ）信号２１ｃからパラレルデータ（バイトデー
タ）信号２５ｃに変換する。Receive serial-parallel buffer 116
Converts the bit data (serial data) signal 21c input from the demodulation unit 108c into a parallel data (byte data) signal 25c.

【００７３】誤り訂正部１０９ｃは、バイトデータ信号
２５ｃを入力して誤り訂正を行ったデータ信号（ＡＤＳ
Ｌフレーム信号）２６ｃを出力する。フレーム分解用バ
ッファ１１０ｃは、ＡＤＳＬフレーム信号２６ｃから所
望のデータ信号を取り出して、受信データ信号５６ｃと
して出力する。The error correction unit 109c receives the byte data signal 25c and corrects the error of the data signal (ADS).
(L frame signal) 26c. The frame decomposing buffer 110c extracts a desired data signal from the ADSL frame signal 26c and outputs it as a received data signal 56c.

【００７４】スーパーフレーム検出部１１７は、前記ビ
ットデータ２１ｃを入力して、スーパーフレーム信号Ｓ
ｆを受信フレーム制御部１１５に出力する。The super frame detecting section 117 receives the bit data 21c and receives the super frame signal S
f is output to the reception frame control unit 115.

【００７５】受信フレーム制御部１１５は、スーパーフ
レーム信号ＳｆおよびＩＳＤＮフレーム信号４１に基づ
いて、ＲＳフレーム先頭信号（フラグ）Ｒｆおよびデー
タステータス信号（フラグ）Ｄｆを生成する。受信フレ
ーム制御部１１５は、ＲＳフレーム先頭信号Ｒｆを誤り
訂正部１０９ｃおよびフレーム分解用バッファ１１０ｃ
に出力し、データステータス信号Ｄｆをフレーム分解用
バッファ１１０ｃおよび受信パラレル−シリアルバッフ
ァ１１６に出力する。Receiving frame control section 115 generates RS frame head signal (flag) Rf and data status signal (flag) Df based on super frame signal Sf and ISDN frame signal 41. The reception frame control unit 115 converts the RS frame head signal Rf into an error correction unit 109c and a frame decomposition buffer 110c.
And outputs the data status signal Df to the frame decomposition buffer 110c and the reception parallel-serial buffer 116.

【００７６】次に、本実施形態の動作について説明す
る。Next, the operation of the present embodiment will be described.

【００７７】まず、送信について説明する。First, transmission will be described.

【００７８】図１および図３に示すように、ターミナル
側において、ＡＤＳＬモデム１ｃには、１シンボルＳｙ
ｂ期間当たりのデータ量が９バイトの送信データ信号１
１ｃが入力される（図３の（ｂ））。入力された送信デ
ータ１１ｃは、フレーム構成用バッファ１０１ｃに一度
蓄えられた後、ＡＤＳＬフレームＦとして構成される
（図３の（ｃ））。なお、１シンボルＳｙｂ期間当たり
の送信データ信号１１ｃのデータ量は一定とは限らない
が、ここでは、説明のために一定値（９バイト）として
いる。As shown in FIGS. 1 and 3, on the terminal side, the ADSL modem 1c has one symbol Sy.
b Transmission data signal 1 whose data amount per period is 9 bytes
1c is input (FIG. 3 (b)). The input transmission data 11c is once stored in the frame configuration buffer 101c and then configured as an ADSL frame F (FIG. 3 (c)). Note that the data amount of the transmission data signal 11c per one symbol Syb period is not always constant, but is set to a constant value (9 bytes) for explanation here.

【００７９】このとき、フレーム構成用バッファ１０１
ｃは、ＩＳＤＮフレーム信号４１（図３の（ａ））をモ
ニタし、そのモニタ結果に基づいて、図３の（ｃ）に示
すような、予め、そのときの送信可能なデータ量（瞬間
伝送可能データ量、図９参照）に合ったフレームＦ（Ｆ
１〜Ｆ４）を構成する。At this time, the frame configuration buffer 101
c monitors the ISDN frame signal 41 ((a) in FIG. 3) and, based on the monitoring result, determines in advance the amount of data that can be transmitted (instantaneous transmission) as shown in (c) of FIG. The frame F (F which matches the possible data amount, see FIG. 9)
1 to F4).

【００８０】図３の（ａ）に示すように、シンボル期間
Ｓｙｂ_１、Ｓｙｂ_２では、近くでノイズが発生している
（ＮＥＸＴ）ため、前記瞬間伝送可能データ量は少な
く、５バイトのフレームＦ１，Ｆ２が生成される。シン
ボル期間Ｓｙｂ_３、Ｓｙｂ_４では、遠くでノイズが発生
している（ＦＥＸＴ）ため、前記瞬間伝送可能データ量
は多く、１５バイトのフレームＦ３，Ｆ４が生成され
る。As shown in FIG. 3A, in the symbol periods Syb ₁ and Syb ₂ , noise is generated nearby (NEXT), so the instantaneously transmittable data amount is small and the 5-byte frame F1 is used. , F2 are generated. In the symbol periods Syb ₃ and Syb ₄ , noise is generated at a long distance (FEXT), so the instantaneous transmittable data amount is large, and 15-byte frames F3 and F4 are generated.

【００８１】このとき構成されるフレームＦは、その後
の、誤り訂正符号挿入部１０２ｃでの誤り訂正符号挿入
を考慮して、適宜、１バイトの誤り訂正符号挿入用ブラ
ンクＢｒを有するように構成される（図２の（ｃ）、図
３の（ｃ）参照）。誤り訂正符号挿入の処理は、常に一
定のデータ長（本例では９バイト）に対して行われるた
めである（図３の（ｄ）参照）。図３の（ｃ）に示すよ
うに、フレーム構成用バッファ１０１ｃで生成されるフ
レームＦのデータ長は、誤り訂正符号挿入処理時のデー
タ長（本例では９バイト）に制約されず、それよりも大
きくても小さくてもよい。The frame F configured at this time is configured so as to appropriately have a 1-byte error correction code insertion blank Br in consideration of the subsequent error correction code insertion in the error correction code insertion unit 102c. (See (c) of FIG. 2 and (c) of FIG. 3). This is because the process of inserting the error correction code is always performed for a fixed data length (9 bytes in this example) (see (d) of FIG. 3). As shown in FIG. 3C, the data length of the frame F generated by the frame configuration buffer 101c is not restricted by the data length (9 bytes in this example) at the time of the error correction code insertion processing. May be larger or smaller.

【００８２】ただし、フレーム構成用バッファ１０１ｃ
でのフレーム構成に際しては、誤り訂正符号挿入部１０
２ｃでの処理がバイト単位であることから、バイト単位
の調整しかできない。したがって、１バイト未満のビッ
ト単位で比べると、フレーム構成用バッファ１０１ｃで
構成されたフレームＦは、前記ＩＳＤＮフレーム信号４
１のモニタ結果に基づいて決定されたそのときの送信可
能なデータ量（前記瞬間伝送可能データ量）よりも、大
きい場合と少ない場合が存在する。However, the frame configuration buffer 101c
In the frame configuration in the error correction code insertion unit 10
Since the processing in 2c is performed in byte units, adjustment can be performed only in byte units. Therefore, when compared in a bit unit of less than 1 byte, the frame F configured by the frame configuration buffer 101c has the ISDN frame signal 4
There are cases where the amount of data that can be transmitted at that time (the amount of data that can be instantaneously transmitted) is larger or smaller than the amount of data that can be transmitted at that time determined based on the monitoring result of No. 1.

【００８３】上記のように、フレーム構成用バッファ１
０１ｃが、前記瞬間伝送可能データ量に合ったフレーム
Ｆを生成する構成にすることで、図１０の送信バッファ
１１１の機能をフレーム構成用バッファ１０１ｃにもた
せることができる。なお、第１のバッファ出力信号１２
ｃを出力した時点では、フレーム構成用バッファ１０１
ｃには、データが残らない。As described above, the frame configuration buffer 1
The configuration of the transmission buffer 111 of FIG. 10 can be provided to the frame configuration buffer 101c by making the frame 01c generate the frame F that matches the instantaneous transmittable data amount. Note that the first buffer output signal 12
c, the frame configuration buffer 101
No data remains in c.

【００８４】またこのとき、図２に示すように、誤り訂
正符号（Ｅｃ）挿入のタイミングｔ１とシンボル期間Ｓ
ｙｂとの関係が一定ではなくなる（図１１では一定であ
る）。したがって、誤り訂正符号挿入処理の基準となる
フレームｆｒ（図３の（ｂ）のｆｒ１，ｆｒ２、ｆｒ３
…）の先頭位置の判別を可能にする必要がある。At this time, as shown in FIG. 2, the timing t1 for inserting the error correction code (Ec) and the symbol period S
The relationship with yb is no longer constant (it is constant in FIG. 11). Therefore, the frame fr (fr1, fr2, fr3 in FIG.
) Must be able to be determined.

【００８５】そのため、送信フレーム制御部１１３は、
ＲＳフレーム先頭信号Ｒｆを生成して、誤り訂正符号挿
入部１０２ｃに供給する。送信フレーム制御部１１３
は、前記ＩＳＤＮフレーム信号４１のモニタ結果に基づ
いて、ＲＳフレーム先頭信号Ｒｆを誤り訂正符号挿入部
１０２に供給するタイミングｔ１を決定する（図２およ
び図３参照）。Therefore, the transmission frame control unit 113
The RS frame head signal Rf is generated and supplied to the error correction code insertion unit 102c. Transmission frame control unit 113
Determines the timing t1 for supplying the RS frame head signal Rf to the error correction code insertion unit 102 based on the monitoring result of the ISDN frame signal 41 (see FIGS. 2 and 3).

【００８６】誤り訂正符号挿入部１０２ｃは、ＲＳフレ
ーム先頭信号Ｒｆを検出し、そのＲＳフレーム先頭信号
Ｒｆのタイミングｔ１に基づいて、逐次的に、第１のバ
ッファ出力データ１２ｃを処理し、前記のように予め定
められた位置（前記誤り訂正符号挿入用ブランクＢｒの
位置）に、１バイトの誤り訂正符号Ｅｃを挿入する。誤
り訂正符号Ｅｃは、必ずフレームｆｒの最後に挿入され
る。The error correction code insertion unit 102c detects the RS frame head signal Rf, and sequentially processes the first buffer output data 12c based on the timing t1 of the RS frame head signal Rf. The one-byte error correction code Ec is inserted into the predetermined position (the position of the error correction code insertion blank Br). The error correction code Ec is always inserted at the end of the frame fr.

【００８７】誤り訂正符号挿入部１０２ｃにより誤り訂
正符号Ｅｃが挿入された信号は、ＲＳ出力信号１３ｃと
して、送信パラレル−シリアルバッファ１１４に出力さ
れる。The signal into which the error correction code Ec has been inserted by the error correction code insertion section 102c is output to the transmission parallel-serial buffer 114 as an RS output signal 13c.

【００８８】ＲＳ出力信号１３ｃは、送信パラレル−シ
リアルバッファ１１４で、変調のためのビットデータ１
４ｃに変換される。このとき、送信パラレル−シリアル
バッファ１１４は、前記ＩＳＤＮフレーム信号のモニタ
結果に基づいて、前記フレーム構成用バッファ１０１ｃ
ではできなかったビット単位の補正を行い、処理データ
量を伝送データ量（前記瞬間伝送可能データ量）に合わ
せる。The RS output signal 13c is sent to a transmission parallel-serial buffer 114, where the bit data 1 for modulation is
4c. At this time, the transmission parallel-serial buffer 114 stores the frame configuration buffer 101c based on the monitoring result of the ISDN frame signal.
Then, the correction is performed in bit units, which cannot be performed, and the processing data amount is adjusted to the transmission data amount (the instantaneous transmittable data amount).

【００８９】また、この補正時には、補正対象のＲＳ出
力信号１３のデータ量が、実際の送信可能なデータ量
（前記瞬間伝送可能データ量）よりも大きいか少ないか
で補正方法を変える必要がある。したがって、前記送信
フレーム制御部１１３により、前記データの大小を示す
データステータス信号（フラグ）Ｄｆを生成し、前記送
信パラレル−シリアルバッファ１１４および前記フレー
ム構成用バッファ１０１ｃに供給する。At the time of this correction, it is necessary to change the correction method depending on whether the data amount of the RS output signal 13 to be corrected is larger or smaller than the actual transmittable data amount (the instantaneous transmittable data amount). . Therefore, the transmission frame control unit 113 generates a data status signal (flag) Df indicating the magnitude of the data, and supplies it to the transmission parallel-serial buffer 114 and the frame configuration buffer 101c.

【００９０】ここで、送信パラレル−シリアルバッファ
１１４の動作について説明する。ここでは、送信データ
信号１１ｃの送信ビット数が、１シンボルＳｙｂ当た
り、８＊ｎ＋２ビットのケースを例にとり説明する。Here, the operation of the transmission parallel-serial buffer 114 will be described. Here, a case where the number of transmission bits of the transmission data signal 11c is 8 * n + 2 bits per symbol Syb will be described as an example.

【００９１】図４に示すように、送信パラレル−シリア
ルバッファ１１４は、パラレル−シリアル変換器（並列
入力直列出力のシフトレジスタ）１１４ａと、ビットバ
ッファ（直列入力直列出力のシフトレジスタ）１１４ｂ
とを備えている。As shown in FIG. 4, the transmission parallel-serial buffer 114 comprises a parallel-serial converter (a parallel input serial output shift register) 114a and a bit buffer (a serial input serial output shift register) 114b.
And

【００９２】フレーム構成用バッファ１０１ｃは、後述
するデータステータスフラグＤｆに基づいて、４シンボ
ルＳｙｂごとに１バイト（８ビット）多いデータを、第
１のバッファ出力信号１２ｃとして出力する。フレーム
構成用バッファ１０１ｃからは、バイト単位のデータし
か出力されないのは前述した通りである。The frame configuration buffer 101c outputs, as the first buffer output signal 12c, data that is larger by one byte (8 bits) for every four symbols Syb based on the data status flag Df described later. As described above, only data in byte units is output from the frame configuration buffer 101c.

【００９３】図５に示すように、フレーム構成用バッフ
ァ１０１ｃは、最初の１シンボルＳｙｂ目で、前記１シ
ンボルＳｙｂ当たりの送信データ信号１１ｃの前記バイ
ト数ｎよりも１バイト多い（ｎ＋１）バイトのデータを
出力する。この場合、送信パラレル−シリアルバッファ
１１４のビットバッファ（第２のバッファ）１１４ｂか
らは、下位２ビットのみ出力されるため、ビットバッフ
ァ１１４ｂに６ビット余る。As shown in FIG. 5, in the frame configuration buffer 101c, at the first one symbol Syb, (n + 1) bytes of one byte larger than the number n of bytes of the transmission data signal 11c per one symbol Syb. Output data. In this case, since only the lower 2 bits are output from the bit buffer (second buffer) 114b of the transmission parallel-serial buffer 114, 6 bits are left in the bit buffer 114b.

【００９４】２シンボルＳｙｂ目では、フレーム構成用
バッファ１０１ｃは、前記１シンボルＳｙｂ当たりの送
信データ信号１１ｃの前記バイト数と同じｎバイトのデ
ータを、第１のバッファ出力信号１２ｃとして出力す
る。このとき、最初の１シンボルＳｙｂ目でビットバッ
ファ１１４ｂに蓄積されていた６ビットを出力し、その
後、残りの８＊ｎビットを出力するので、最後に４ビッ
ト残る。At the second symbol Syb, the frame configuration buffer 101c outputs the same n-byte data as the number of bytes of the transmission data signal 11c per symbol Syb as the first buffer output signal 12c. At this time, 6 bits stored in the bit buffer 114b are output at the first symbol Syb, and then the remaining 8 * n bits are output, so that 4 bits remain at the end.

【００９５】同様に、３シンボルＳｙｂ目では２ビット
余り、４シンボルＳｙｂ目に空になる。このように、フ
レーム構成用バッファ１０１ｃを制御することでビット
単位の制御ができる。Similarly, at the third symbol Syb, two bits are left and the fourth symbol Syb becomes empty. In this way, by controlling the frame configuration buffer 101c, bit-by-bit control can be performed.

【００９６】データステータスフラグＤｆは、このフレ
ーム構成用バッファ１０１ｃから４シンボルＳｙｂ毎に
1バイト多いデータが送られてくるという状態を示す。
例えば、データステータスフラグＤｆが”Ｈ”のとき、
１バイト多いデータをフレーム構成用バッファ１０１ｃ
から出力する。この場合、ビットバッファ１１４ｂに
は、予め何ビット（この例では、８＊ｎ＋２ビット）送
るかという情報を与えておく必要がある。The data status flag Df is output from the frame configuration buffer 101c every four symbols Syb.
This indicates that one byte more data is sent.
For example, when the data status flag Df is “H”,
A frame configuration buffer 101c stores data that is one byte larger.
Output from In this case, it is necessary to provide the bit buffer 114b with information indicating how many bits (8 * n + 2 bits in this example) are to be transmitted.

【００９７】前記送信パラレル−シリアルバッファ１１
４で変換されたビットデータ１４ｃは、その後、変調部
１０３ｃで各キャリア毎に変調され、ＩＦＦＴ部１０４
ｃで逆フーリエ変換され、送信フィルタ１０５ｃで帯域
制限されてＡＤＳＬ線路３に出力される。The transmission parallel-serial buffer 11
The bit data 14c converted in step 4 is then modulated for each carrier by the modulator 103c,
c, undergoes an inverse Fourier transform, is band-limited by the transmission filter 105c, and is output to the ADSL line 3.

【００９８】図１１に示すように、従来のＡＤＳＬモデ
ム１ｂでは、フレーム構成用バッファ（第１のバッフ
ァ）１０１ｂから出力される第１のバッファ出力信号１
２ｂの１シンボルＳｙｂ当たりのデータ量は、誤り訂正
符号挿入部１０２ｂでの処理に合わせたデータ量（９バ
イト）で、前記瞬間伝送可能データ量に合わせるのは、
その後段の送信バッファ（第２のバッファ）１１１であ
った。As shown in FIG. 11, in the conventional ADSL modem 1b, the first buffer output signal 1 output from the frame configuration buffer (first buffer) 101b
The data amount per symbol Syb of 2b is the data amount (9 bytes) according to the processing in the error correction code insertion unit 102b.
The transmission buffer (second buffer) 111 in the subsequent stage was used.

【００９９】これに対し、本実施形態では、フレーム構
成用バッファ（第１のバッファ）１０１ｃで前記瞬間伝
送可能データ量に合わせたフレームＦを生成して、その
フレームＦに対して誤り訂正符号挿入部１０２ｃが処理
（ＲＳ処理）をする。したがって、フレームＦの生成に
際しては、ＲＳ処理用ブランクＢｒを設ける必要があ
る。On the other hand, in the present embodiment, the frame F (first buffer) 101c generates a frame F corresponding to the instantaneously transmittable data amount, and inserts an error correction code into the frame F. The unit 102c performs processing (RS processing). Therefore, when generating the frame F, it is necessary to provide an RS processing blank Br.

【０１００】次に、受信について説明する。Next, reception will be described.

【０１０１】ＡＤＳＬ線路３から入力される受信データ
信号１９ｃは、受信フィルタ１０６ｃにより帯域制限さ
れることで所望のデータ２２ｃが取り出され、ＦＦＴ部
１０７ｃでフーリエ変換された後、復調部１０８ｃにお
いて復調され、ビットデータ２１ｃとして受信シリアル
−パラレルバッファ１１６に送られる。The reception data signal 19c input from the ADSL line 3 is band-limited by the reception filter 106c to extract desired data 22c, which is subjected to Fourier transform by the FFT unit 107c, and then demodulated by the demodulation unit 108c. , Bit data 21c to the reception serial-parallel buffer 116.

【０１０２】前記ビットデータ２１ｃは、一方でスーパ
ーフレーム検出部１１７に送られ、スーパーフレーム信
号Ｓｆが検出される。スーパーフレーム信号Ｓｆとは、
ＡＤＳＬシステムに固有の信号で、相手側（ここでは局
側）の送信フレーマ（フレーム構成用バッファ１０１
ｃ、図示せず）により生成され、６９シンボルＳｙｂに
ごとに１つのスーパーフレーム信号Ｓｆが送信される。
シンボルデータ（受信データ信号１９ｃ）を同期して受
信できるかを確認するために用いられる。On the other hand, the bit data 21c is sent to a superframe detector 117, where a superframe signal Sf is detected. The super frame signal Sf is
A signal unique to the ADSL system, which is a transmission framer (frame configuration buffer 101) on the other side (here, the station side).
c, not shown), and one superframe signal Sf is transmitted for every 69 symbols Syb.
It is used to confirm whether symbol data (received data signal 19c) can be received synchronously.

【０１０３】受信フレーム制御部１１５は、検出された
スーパーフレーム信号Ｓｆおよび前記ＩＳＤＮフレーム
信号４１のモニタ結果に基づいて、送信データ処理時と
同様に、データステータスフラグＤｆを生成して、受信
シリアル−パラレルバッファ１１６および前記フレーム
分解用バッファ１１０ｃに供給する。The reception frame control unit 115 generates a data status flag Df based on the detected superframe signal Sf and the monitoring result of the ISDN frame signal 41 in the same manner as in the transmission data processing, and generates a reception serial signal. The data is supplied to the parallel buffer 116 and the frame decomposition buffer 110c.

【０１０４】また、受信フレーム制御部１１５は、検出
されたスーパーフレーム信号Ｓｆおよび前記ＩＳＤＮフ
レーム信号４１のモニタ結果に基づいて、ＲＳフレーム
先頭信号Ｒｆを生成して、誤り訂正部１０９ｃおよび前
記フレーム分解用バッファ１１０ｃに供給する。Further, based on the detected superframe signal Sf and the monitoring result of the ISDN frame signal 41, the reception frame control section 115 generates an RS frame head signal Rf, and outputs an error correction section 109c and the frame decomposition signal. Supply buffer 110c.

【０１０５】前記受信シリアル−パラレルバッファ１１
６は、データステータスフラグＤｆに基づいて、入力し
た前記ビットデータ２１ｃを、送信データ処理時と同様
の遅延調整を行った後（図４、図５参照）、バイトデー
タ２５ｃに変換して前記誤り訂正部１０９ｃに出力す
る。The receiving serial-parallel buffer 11
6, the input bit data 21c is subjected to the same delay adjustment as in the transmission data processing based on the data status flag Df (see FIGS. 4 and 5), and then converted to byte data 25c to convert the error. Output to the correction unit 109c.

【０１０６】誤り訂正部１０９ｃは、ＲＳフレーム先頭
信号Ｒｆに基づいて、ＲＳフレームを認識して誤り訂正
を行い、フレーム分解用バッファ１１０ｃに出力する。
フレーム分解用バッファ１１０ｃは、ＲＳフレーム先頭
信号ＲｆとデータステータスフラグＤｆに基づいて、Ａ
ＤＳＬフレーム２６ｃからデータ５６ｃを取り出して出
力する。The error correction section 109c recognizes the RS frame based on the RS frame head signal Rf, performs error correction, and outputs the result to the frame decomposition buffer 110c.
The frame disassembly buffer 110c outputs an A signal based on the RS frame head signal Rf and the data status flag Df.
The data 56c is extracted from the DSL frame 26c and output.

【０１０７】本実施形態の効果について説明する。The effects of the present embodiment will be described.

【０１０８】本実施形態によれば、上記構成を採用して
いるため以下の理由により、必要なメモリ量を削減する
ことができ、ＬＳＩに集積したときチップサイズが小さ
くなるという効果が得られる。According to the present embodiment, since the above configuration is employed, the required amount of memory can be reduced for the following reasons, and the effect of reducing the chip size when integrated in an LSI can be obtained.

【０１０９】送信フレーム構成バッファ１０１ｃにバイ
ト単位の送信バッファ機能（図１０の符号１１１参照）
をもたせ、誤り訂正符号挿入（１０２ｃ）後、ビット単
位の微調整を行う（１１４）ことで、バッファメモリの
共用化（図１の１つのバッファ１０１ｃで、図１０の２
つのバッファ１０１ｂ，１１１の機能をもつこと）が可
能になるためである。The transmission buffer function in the transmission frame configuration buffer 101c in units of bytes (see reference numeral 111 in FIG. 10).
After the error correction code is inserted (102c), fine adjustment is performed in units of bits (114), thereby sharing the buffer memory (using one buffer 101c in FIG. 1 and 2 in FIG. 10).
This is because two buffers 101b and 111 have a function).

【０１１０】同様に、受信フレーム構成バッファ１１０
ｃにバイト単位の受信バッファ機能をもたせ、誤り訂正
（１０９ｃ）前に、ビット単位の微調整を行う（１１
６）ことで、バッファメモリの共用化が可能になるため
である。Similarly, the reception frame configuration buffer 110
c is provided with a reception buffer function in units of bytes, and fine adjustment is performed in units of bits before error correction (109c) (11).
6) This allows the buffer memory to be shared.

【０１１１】ビット単位の微調整に必要な、パラレル−
シリアル変換後またはシリアル−パラレル変換前のシリ
アルバッファ１１４ｂの容量は、最低８ビットあれば足
りる。パラレル−シリアル変換前またはシリアル−パラ
レル変換後の、バッファ１１４ａを合わせても数バイト
で済み、回路規模にはほとんど影響を与えない。[0111] The parallel-
The capacity of the serial buffer 114b after serial conversion or before serial-parallel conversion needs to be at least 8 bits. Even if the buffer 114a before and after the parallel-serial conversion or after the serial-parallel conversion is combined, only a few bytes are required, and the circuit scale is hardly affected.

【０１１２】次に、図６を参照して、第２の実施形態に
ついて説明する。Next, a second embodiment will be described with reference to FIG.

【０１１３】第２の実施形態は、第１の実施形態と異な
り、送信パラレル−シリアルバッファ１１４および受信
シリアル−パラレルバッファ１１６を備えていない。送
信データ１１ｄおよび受信データ１９ｄの１シンボルＳ
ｙｂ当たりのデータ量が、通信開始時のイニシャライズ
シーケンスでバイト単位（８＊ｍビット；ｍは正の整
数）に制御される場合には、第１の実施形態のようにビ
ット単位での補正は不要となるためである。また、第２
の実施形態では、送信パラレル−シリアルバッファ１１
４および受信シリアル−パラレルバッファ１１６を備え
ていないことから、データステータスフラグＤｆも不要
となる。The second embodiment differs from the first embodiment in that the transmission parallel-serial buffer 114 and the reception serial-parallel buffer 116 are not provided. One symbol S of transmission data 11d and reception data 19d
When the amount of data per yb is controlled in byte units (8 * m bits; m is a positive integer) in the initialization sequence at the start of communication, correction in bit units as in the first embodiment is performed. This is because it becomes unnecessary. Also, the second
In the embodiment, the transmission parallel-serial buffer 11
4 and the reception serial-parallel buffer 116, the data status flag Df is not required.

【０１１４】次に、図７を参照して、第３の実施形態に
ついて説明する。Next, a third embodiment will be described with reference to FIG.

【０１１５】図６に示すように、誤り訂正符号挿入部１
０２ｅと送信パラレル−シリアルバッファ１１４ｅとの
間には、インターリーブバッファ１２０が挿入されてい
る。また、受信シリアル−パラレルバッファ１１６ｅ
と、誤り訂正回路１０９ｅとの間には、デインターリー
ブバッファ１２１が挿入されている。インターリーブド
データについては、入出力データの数だけが問題となる
ため、インターリーブバッファ１２０、デインターリー
ブバッファ１２１の各入出力データレートを同じにして
おけばよい。したがって、入出力データレートを同じに
しておけば、インターリーブバッファ１２０、デインタ
ーリーブバッファ１２１のそれぞれの大きさを変えるこ
となく、上記実施形態を適用することができる。As shown in FIG. 6, error correction code insertion unit 1
The interleave buffer 120 is inserted between the transmission parallel-serial buffer 02e and the transmission parallel-serial buffer 114e. Also, the receiving serial-parallel buffer 116e
A deinterleave buffer 121 is inserted between the error correction circuit 109e and the error correction circuit 109e. For interleaved data, only the number of input / output data matters, so that the input / output data rates of the interleave buffer 120 and the deinterleave buffer 121 may be the same. Therefore, if the input and output data rates are the same, the above embodiment can be applied without changing the sizes of the interleave buffer 120 and the deinterleave buffer 121.

【０１１６】なお、上記第１から第３の実施形態では、
本発明の信号処理装置の例として、ＡＤＳＬモデムを挙
げたが、本発明は、ＡＤＳＬモデムに限定されるもので
はなく、例えば、ＡＤＳＬ相当の別規格のものについて
も含む。また、本発明の信号処理装置は、モデムに限定
されるわけではなく、広く信号処理装置一般を対象にし
たものである。In the first to third embodiments,
Although the ADSL modem has been described as an example of the signal processing device of the present invention, the present invention is not limited to the ADSL modem, but includes, for example, a device of another standard corresponding to ADSL. Further, the signal processing device of the present invention is not limited to a modem, but is generally intended for a general signal processing device.

【０１１７】[0117]

【発明の効果】本発明の信号処理装置によれば、入力し
た送信データ信号に基づいて、伝送線路上の第１のデー
タレートに応じたバイト単位のデータ量のフレーム信号
を生成するフレーム構成用バッファと、前記フレーム信
号に誤り訂正符号を挿入して誤り訂正符号挿入済信号を
生成する誤り訂正符号挿入部と、前記誤り訂正符号挿入
済信号を変調して前記伝送線路に出力する変調部と、前
記伝送線路から入力した受信入力データ信号を復調して
復調信号を生成する復調部と、前記復調信号に誤り訂正
処理を行って誤り訂正済フレーム信号を生成する誤り訂
正部と、前記誤り訂正済フレーム信号に基づいて、第２
のデータレートの受信出力データ信号を生成するフレー
ム分解用バッファとを備えているため、必要なメモリ量
（バッファ容量）を少なくすることができる。According to the signal processing device of the present invention, a frame signal for generating a frame signal having a data amount in byte units corresponding to a first data rate on a transmission line based on an input transmission data signal. A buffer, an error correction code insertion unit that generates an error correction code inserted signal by inserting an error correction code into the frame signal, and a modulation unit that modulates the error correction code inserted signal and outputs the signal to the transmission line. A demodulation unit that demodulates a received input data signal input from the transmission line to generate a demodulated signal, an error correction unit that performs error correction processing on the demodulated signal to generate an error-corrected frame signal, Based on the completed frame signal,
And a frame decomposing buffer for generating a reception output data signal having a data rate of, the required memory capacity (buffer capacity) can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】図１は、本発明による信号処理装置の第１の実
施形態の構成を示す回路ブロック図である。FIG. 1 is a circuit block diagram showing a configuration of a first embodiment of a signal processing device according to the present invention.

【図２】図２は、第１の実施形態での第１のバッファ出
力信号、ＲＳフレーム先頭フラグ信号、データステータ
ス信号およびスーパーフレーム信号の関係を示すタイミ
ングチャート図である。FIG. 2 is a timing chart illustrating a relationship among a first buffer output signal, an RS frame head flag signal, a data status signal, and a superframe signal according to the first embodiment;

【図３】図３は、第１の実施形態でのＩＳＤＮフレーム
信号、送信データ信号、第１のバッファ出力信号、ＲＳ
出力信号およびＲＳフレーム先頭フラグ信号の関係を示
すタイミングチャート図である。FIG. 3 is a diagram illustrating an ISDN frame signal, a transmission data signal, a first buffer output signal, an RSDN signal according to the first embodiment;
FIG. 4 is a timing chart illustrating a relationship between an output signal and an RS frame head flag signal.

【図４】図４は、送信パラレル−シリアルバッファの概
略構成を示す図である。FIG. 4 is a diagram illustrating a schematic configuration of a transmission parallel-serial buffer;

【図５】図５は、送信パラレル−シリアルバッファの動
作の一例を示す図である。FIG. 5 is a diagram illustrating an example of an operation of a transmission parallel-serial buffer;

【図６】図６は、本発明による信号処理装置の第２の実
施形態の構成を示す回路ブロック図である。FIG. 6 is a circuit block diagram illustrating a configuration of a signal processing device according to a second embodiment of the present invention.

【図７】本発明による信号処理装置の第３の実施形態の
構成を示す回路ブロック図である。FIG. 7 is a circuit block diagram showing a configuration of a third embodiment of the signal processing device according to the present invention.

【図８】従来のＡＤＳＬモデムの構成を示す回路ブロッ
ク図である。FIG. 8 is a circuit block diagram showing a configuration of a conventional ADSL modem.

【図９】図９は、ＩＳＤＮフレーム信号とＡＤＳＬ伝送
量の関係の一例を示す図である。FIG. 9 is a diagram illustrating an example of a relationship between an ISDN frame signal and an ADSL transmission amount;

【図１０】図１０は、従来の他のＡＤＳＬモデムの構成
を示す回路ブロック図である。FIG. 10 is a circuit block diagram showing a configuration of another conventional ADSL modem.

【図１１】図１１は、図１０に示したＡＤＳＬモデムで
のＩＳＤＮフレーム信号、送信データ信号、第１のバッ
ファ出力信号、ＲＳ出力信号および第２のバッファ出力
信号の関係を示すタイミングチャート図である。11 is a timing chart showing a relationship among an ISDN frame signal, a transmission data signal, a first buffer output signal, an RS output signal, and a second buffer output signal in the ADSL modem shown in FIG. is there.

【符号の説明】[Explanation of symbols]

１ａ ＡＤＳＬモデム（信号処理装置） １ｂ ＡＤＳＬモデム（信号処理装置） １ｃ ＡＤＳＬモデム（信号処理装置） ２ａ 局側のＡＤＳＬモデム（信号処理装置） ３ ＡＤＳＬ線路（伝送線路） １１ａ 送信データ（送信データ信号） １１ｂ 送信データ １１ｃ 送信データ信号 １１ｄ 送信データ １２ａ 送信データ １２ｂ データ信号 １２ｃ 第１のバッファ出力信号（第１のバッファ出力
データ） １３ａ 送信データ １３ｂ データ信号（データ、入力データ） １３ｃ ＲＳ出力信号 １３ｆ データ信号（出力データ） １４ｃ ビットデータ １９ｃ 受信データ １９ｄ 受信データ ２１ｃ ビットデータ（シリアルデータ） ２２ｃ データ ２５ｃ パラレルデータ（バイトデータ） ２６ｃ データ信号（ＡＤＳＬフレーム信号） ３１ａ 送信データ信号（ＡＤＳＬデータ信号） ４１ ＩＳＤＮフレーム信号 ５１ａ 受信データ信号（ＡＤＳＬデータ信号） ５１ｂ データ信号 ５４ａ バイトデータ信号（受信データ信号） ５４ｆ データ信号 ５５ａ データ信号（ＡＤＳＬのフレーム信号） ５６ａ 受信データ信号 ５６ｃ 受信データ信号 １０１ａ フレーム構成用バッファ １０１ｂ フレーム構成用バッファ １０１ｃ フレーム構成用バッファ １０２ａ 誤り訂正符号挿入部 １０２ｂ 誤り訂正符号挿入部 １０２ｃ 誤り訂正符号挿入部 １０２ｅ 誤り訂正符号挿入部 １０３ｃ 変調部 １０４ａ ＩＦＦＴ部 １０４ｃ ＩＦＦＴ １０５ａ 送信フィルタ １０５ｃ 送信フィルタ １０６ａ 受信フィルタ １０６ｃ 受信フィルタ １０７ａ ＦＦＴ １０７ｃ ＦＦＴ １０８ａ 復調部 １０８ｃ 復調部 １０９ａ 誤り訂正部 １０９ｃ 誤り訂正部 １０９ｅ 誤り訂正回路 １１０ａ フレーム分解用バッファ １１０ｃ フレーム分解用バッファ １１１ 送信バッファ １１２ 受信バッファ １１３ 送信フレーム制御部 １１４ 送信パラレル−シリアルバッファ １１４ａ パラレル−シリアル変換器 １１４ｂ シリアルバッファ（ビットバッファ、第２の
バッファ） １１４ｅ 送信パラレル−シリアルバッファ １１５ 受信フレーム制御部 １１６ 受信シリアル−パラレルバッファ １１６ｅ 受信シリアル−パラレルバッファ １１７ スーパーフレーム検出部 １２０ インターリーブバッファ １２１ デインターリーブバッファ Ｂｒ 誤り訂正符号挿入用ブランク Ｄａ ５バイト Ｄｂ 残りの５バイト Ｄｃ １０バイト Ｄｄ ５バイト Ｄｅ ５バイト Ｄｇ １０バイト Ｄｆ データステータス信号（フラグ） Ｅｃ 誤り訂正用付加データ Ｆ ＡＤＳＬフレーム Ｆ１ ＡＤＳＬフレーム Ｆ２ ＡＤＳＬフレーム Ｆ３ ＡＤＳＬフレーム Ｆ４ ＡＤＳＬフレーム ｆｒ 誤り訂正符号挿入処理の基準となるフレーム（デ
ータ長） ｆｒ１ 誤り訂正符号挿入処理の基準となるフレーム
（データ長） ｆｒ２ 誤り訂正符号挿入処理の基準となるフレーム
（データ長） ｆｒ３ 誤り訂正符号挿入処理の基準となるフレーム
（データ長） ＦＥＸＴ 遠くでノイズが発生している場合 ＮＥＸＴ 近くでノイズが発生している場合 Ｒｆ ＲＳフレーム先頭信号（フラグ） Ｓｆ スーパーフレーム信号 Ｓｙｂ シンボル Ｓｙｂ１ 第１シンボル期間 Ｓｙｂ２ 第２シンボル期間 Ｓｙｂ３ 第３シンボル期間 Ｓｙｂ４ 第４シンボル期間 Ｓｙｂ５ 第５シンボル期間 ｔ１ 誤り訂正符号挿入のタイミング1a ADSL modem (signal processing device) 1b ADSL modem (signal processing device) 1c ADSL modem (signal processing device) 2a Station side ADSL modem (signal processing device) 3 ADSL line (transmission line) 11a Transmission data (transmission data signal) 11b Transmission data 11c Transmission data signal 11d Transmission data 12a Transmission data 12b Data signal 12c First buffer output signal (first buffer output data) 13a Transmission data 13b Data signal (data, input data) 13c RS output signal 13f Data signal (Output data) 14c Bit data 19c Receive data 19d Receive data 21c Bit data (serial data) 22c Data 25c Parallel data (byte data) 26c Data signal (ADSL frame signal) 31a Transmission data No. (ADSL data signal) 41 ISDN frame signal 51a Received data signal (ADSL data signal) 51b Data signal 54a Byte data signal (received data signal) 54f Data signal 55a Data signal (ADSL frame signal) 56a Received data signal 56c Received data Signal 101a Frame configuration buffer 101b Frame configuration buffer 101c Frame configuration buffer 102a Error correction code insertion unit 102b Error correction code insertion unit 102c Error correction code insertion unit 102e Error correction code insertion unit 103c Modulation unit 104a IFFT unit 104c IFFT 105a Transmission Filter 105c Transmit filter 106a Receive filter 106c Receive filter 107a FFT 107c FFT 108a Demodulator 108c Demodulator 109a Error Correction Unit 109c Error Correction Unit 109e Error Correction Circuit 110a Frame Decomposition Buffer 110c Frame Decomposition Buffer 111 Transmission Buffer 112 Reception Buffer 113 Transmission Frame Control Unit 114 Transmission Parallel-Serial Buffer 114a Parallel-Serial Converter 114b Serial Buffer (Bit Buffer) 114e Transmission parallel-serial buffer 115 Reception frame control unit 116 Reception serial-parallel buffer 116e Reception serial-parallel buffer 117 Superframe detection unit 120 Interleave buffer 121 Deinterleave buffer Br Blank for inserting error correction code Da5 Byte Db Remaining 5 bytes Dc 10 bytes Dd 5 bytes De 5 bytes Dg 10 bytes Df Data status signal (flag) Ec Additional data for error correction F ADSL frame F1 ADSL frame F2 ADSL frame F3 ADSL frame F4 ADSL frame fr Frame (data length) used as a reference for error correction code insertion processing fr1 Reference for error correction code insertion processing Frame (data length) fr2 Frame (data length) as a reference for error correction code insertion processing fr3 Frame (data length) as a reference for error correction code insertion processing FEXT When noise is generated at a long distance Noise near NEXT Rf RS frame head signal (flag) Sf superframe signal Syb symbol Syb1 First symbol period Syb2 Second symbol period Syb3 Third symbol period Syb4 Fourth symbol period Syb5 Fifth symbol Timing Bol period t1 error correcting code inserting

Claims (29)

【特許請求の範囲】[Claims] 【請求項１】 入力した送信データ信号に基づいて、伝
送線路上の第１のデータレートに応じたバイト単位のデ
ータ量のフレーム信号を生成するフレーム構成用バッフ
ァと、 前記フレーム信号に誤り訂正符号を挿入して誤り訂正符
号挿入済信号を生成する誤り訂正符号挿入部と、 前記誤り訂正符号挿入済信号を変調して前記伝送線路に
出力する変調部と、 前記伝送線路から入力した受信入力データ信号を復調し
て復調信号を生成する復調部と、 前記復調信号に誤り訂正処理を行って誤り訂正済フレー
ム信号を生成する誤り訂正部と、 前記誤り訂正済フレーム信号に基づいて、第２のデータ
レートの受信出力データ信号を生成するフレーム分解用
バッファとを備えた信号処理装置。1. A frame configuration buffer for generating a frame signal having a data amount in byte units corresponding to a first data rate on a transmission line based on an input transmission data signal, and an error correction code added to the frame signal. An error correction code insertion unit that generates an error correction code inserted signal by inserting the same, a modulation unit that modulates the error correction code inserted signal and outputs the signal to the transmission line, and reception input data input from the transmission line. A demodulation unit that demodulates a signal to generate a demodulated signal; an error correction unit that performs an error correction process on the demodulated signal to generate an error-corrected frame signal; A signal processing device comprising: a frame decomposition buffer for generating a reception output data signal at a data rate. 【請求項２】 請求項１記載の信号処理装置において、 更に、 前記誤り訂正符号挿入済信号について、前記伝送線路上
の前記第１のデータレートに対応するように、ビット単
位でデータ量の補正を行ってデータ補正済送信信号を生
成する送信伝送量補正部と、 前記復調信号について、前記第２のデータレートに対応
するようにビット単位でデータ量の補正を行ってデータ
補正済受信信号を生成する受信伝送量補正部とを備え、 前記変調部は、前記誤り訂正符号挿入済信号に代えて、
前記データ補正済送信信号を変調し、 前記誤り訂正部は、前記復調信号に代えて、前記データ
補正済受信信号に誤り訂正処理を行う信号処理装置。2. The signal processing apparatus according to claim 1, further comprising: correcting a data amount of the error correction code inserted signal in a bit unit so as to correspond to the first data rate on the transmission line. And a transmission-transmission-amount correction unit that generates a data-corrected transmission signal, and corrects the data amount of the demodulated signal in units of bits so as to correspond to the second data rate to obtain a data-corrected reception signal. And a receiving transmission amount correcting unit for generating, the modulation unit, instead of the error correction code inserted signal,
A signal processing device that modulates the data-corrected transmission signal, and the error correction unit performs an error correction process on the data-corrected reception signal instead of the demodulated signal. 【請求項３】 請求項２記載の信号処理装置において、 前記送信伝送量補正部は、パラレル−シリアルバッファ
であり、 前記受信伝送量補正部は、シリアル−パラレルバッファ
である信号処理装置。3. The signal processing device according to claim 2, wherein the transmission transmission amount correction unit is a parallel-serial buffer, and the reception transmission amount correction unit is a serial-parallel buffer. 【請求項４】 請求項２または３に記載の信号処理装置
において、 前記送信伝送量補正部および前記受信伝送量補正部は、
それぞれ、入力したデータを遅延させて出力する遅延部
を備え、 前記遅延部の容量は、１バイト以下である信号処理装
置。4. The signal processing device according to claim 2, wherein the transmission transmission amount correction unit and the reception transmission amount correction unit
Each of the signal processing devices includes a delay unit that delays input data and outputs the delayed data, wherein the capacity of the delay unit is 1 byte or less. 【請求項５】 請求項２から４のいずれかに記載の信号
処理装置において、 前記フレーム構成用バッファは、制御信号に応答して、
前記送信データ信号の１シンボル当たりのバイト数とは
異なるバイト数のデータをｎシンボル（ｎは正の整数）
ごとに、１シンボル当たりの前記フレーム信号として出
力し、 前記制御信号は、前記ｎシンボルごとの前記異なるバイ
ト数のデータ出力を示す信号である信号処理装置。5. The signal processing device according to claim 2, wherein the frame configuration buffer responds to a control signal,
Data of the number of bytes different from the number of bytes per symbol of the transmission data signal is represented by n symbols (n is a positive integer)
The signal processing device outputs the frame signal per symbol for each of the symbols, and wherein the control signal is a signal indicating data output of the different number of bytes for each of the n symbols. 【請求項６】 請求項５記載の信号処理装置において、 前記制御信号は、スーパーフレーム信号および前記伝送
線路上の前記第１のデータレートを示す信号の少なくと
もいずれかに基づいて生成される信号処理装置。6. The signal processing device according to claim 5, wherein the control signal is generated based on at least one of a superframe signal and a signal indicating the first data rate on the transmission line. apparatus. 【請求項７】 請求項５または６に記載の信号処理装置
において、 前記フレーム分解用バッファは、前記誤り訂正符号の挿
入処理単位のデータ量を検出するための検出信号および
前記制御信号の少なくともいずれかに基づいて、前記受
信出力データ信号を生成する信号処理装置。7. The signal processing device according to claim 5, wherein the frame decomposition buffer is at least one of a detection signal for detecting a data amount of an error correction code insertion process unit and the control signal. A signal processing device that generates the reception output data signal based on 【請求項８】 請求項１から７のいずれかに記載の信号
処理装置において、 前記誤り訂正符号挿入部は、前記誤り訂正符号の挿入処
理単位のデータ量を検出するための検出信号に応答し
て、前記フレーム信号に前記誤り訂正符号を挿入し、 前記誤り訂正部は、前記検出信号に応答して前記誤り訂
正処理を行う信号処理装置。8. The signal processing device according to claim 1, wherein the error correction code insertion unit responds to a detection signal for detecting a data amount of a unit of the error correction code insertion processing. A signal processing device that inserts the error correction code into the frame signal, and the error correction unit performs the error correction process in response to the detection signal. 【請求項９】 請求項７または８に記載の信号処理装置
において、 前記検出信号は、前記伝送線路上の前記第１のデータレ
ートを示す信号およびスーパーフレーム信号の少なくと
もいずれかに基づいて生成される信号処理装置。9. The signal processing device according to claim 7, wherein the detection signal is generated based on at least one of a signal indicating the first data rate on the transmission line and a superframe signal. Signal processing device. 【請求項１０】 請求項１から９のいずれかに記載の信
号処理装置において、 前記伝送線路上の前記第１のデータレートは、前記伝送
線路に近接して伝送されるＩＳＤＮ（Ｉｎｔｅｇｒａｔ
ｅｄ Ｓｅｒｖｉｃｅｓ Ｄｉｄｉｔａｌ Ｎｅｔｗｏ
ｒｋ）フレーム信号に基づいて、決定される信号処理装
置。10. The signal processing apparatus according to claim 1, wherein the first data rate on the transmission line is an ISDN (Integral) signal transmitted close to the transmission line.
ed Services Digital Network
rk) A signal processing device determined based on the frame signal. 【請求項１１】 請求項１から１０のいずれかに記載の
信号処理装置において、 前記フレーム構成用バッファは、前記フレーム信号が前
記誤り訂正符号を挿入するための領域を有するように、
前記フレーム信号を生成する信号処理装置。11. The signal processing device according to claim 1, wherein the buffer for frame configuration has an area for inserting the error correction code into the frame signal.
A signal processing device for generating the frame signal. 【請求項１２】 請求項１から１１のいずれかに記載の
信号処理装置において、 前記フレーム構成用バッファは、前記フレーム信号が前
記誤り訂正符号の挿入処理単位のデータ量には依存しな
い独立したデータ量を有するように、前記フレーム信号
を生成する信号処理装置。12. The signal processing device according to claim 1, wherein the frame configuration buffer is configured to control independent data in which the frame signal does not depend on a data amount of an insertion processing unit of the error correction code. A signal processing device for generating the frame signal to have a quantity. 【請求項１３】 請求項１から１２のいずれかに記載の
信号処理装置において、 前記誤り訂正符号挿入部の後段には、インターリーブバ
ッファが設けられ、 前記誤り訂正部の前段には、デインターリーブバッファ
が設けられている信号処理装置。13. The signal processing device according to claim 1, wherein an interleave buffer is provided at a stage subsequent to the error correction code insertion unit, and a deinterleave buffer is provided at a stage preceding the error correction unit. A signal processing device provided with. 【請求項１４】 送信データ信号に基づいて、第１のデ
ータレートと第２のデータレートに応じたデータ量のフ
レーム信号を生成するフレーム構成用バッファと、 該フレーム信号に所定の処理を施す信号処理部と、 第１のデータレートと第２のデータレートとで交互に信
号を出力する信号出力部とを備えた信号処理装置。14. A frame configuration buffer for generating a frame signal having a data amount corresponding to a first data rate and a second data rate based on a transmission data signal, and a signal for performing predetermined processing on the frame signal A signal processing device comprising: a processing unit; and a signal output unit that outputs a signal alternately at a first data rate and a second data rate. 【請求項１５】 第１のデータレートで入力した送信デ
ータ信号に基づいて、伝送線路上の第２のデータレート
に応じたバイト単位のデータ量のフレーム信号を生成す
るステップと、 前記フレーム信号に誤り訂正符号を挿入して誤り訂正符
号挿入済信号を生成するステップと、 前記誤り訂正符号挿入済信号を変調して前記伝送線路に
出力するステップとを備えた信号処理方法。15. A step of generating, based on a transmission data signal input at a first data rate, a frame signal having a data amount in byte units corresponding to a second data rate on a transmission line; A signal processing method comprising: inserting an error correction code to generate an error correction code inserted signal; and modulating the error correction code inserted signal and outputting the signal to the transmission line. 【請求項１６】 第２のデータレートでデータ伝送され
る伝送線路から入力した受信入力データ信号を復調して
復調信号を生成するステップと、 前記復調信号に誤り訂正処理を行って誤り訂正済フレー
ム信号を生成するステップと、 前記誤り訂正済フレーム信号に基づいて、第１のデータ
レートの受信出力データ信号を生成するステップとを備
えた信号処理方法。16. A demodulated signal generated by demodulating a received input data signal input from a transmission line for transmitting data at a second data rate, and performing an error correction process on the demodulated signal to obtain an error-corrected frame. A signal processing method comprising: generating a signal; and generating a received output data signal at a first data rate based on the error-corrected frame signal. 【請求項１７】 請求項１５記載の信号処理方法におい
て、 更に、 前記誤り訂正符号挿入済信号について、前記伝送線路上
の前記第２のデータレートに対応するように、ビット単
位でデータ量の補正を行ってデータ補正済送信信号を生
成するステップを備え、 前記伝送線路に出力するステップは、前記誤り訂正符号
挿入済信号に代えて、前記データ補正済送信信号を変調
する信号処理方法。17. The signal processing method according to claim 15, further comprising: correcting a data amount of the error correction code inserted signal in bit units so as to correspond to the second data rate on the transmission line. And generating a data-corrected transmission signal by transmitting the data-corrected transmission signal to the transmission line instead of the error-correction-code-inserted signal. 【請求項１８】 請求項１６記載の信号処理方法におい
て、 更に、 前記復調信号について、前記第１のデータレートに対応
するようにビット単位でデータ量の補正を行ってデータ
補正済受信信号を生成するステップを備え、 前記誤り訂正済フレーム信号を生成するステップは、前
記復調信号に代えて、前記データ補正済受信信号に誤り
訂正処理を行う信号処理方法。18. The signal processing method according to claim 16, further comprising: correcting a data amount of the demodulated signal on a bit basis so as to correspond to the first data rate to generate a data corrected reception signal. And a step of generating the error-corrected frame signal, wherein the step of generating the error-corrected frame signal performs an error correction process on the data-corrected received signal instead of the demodulated signal. 【請求項１９】 請求項１７記載の信号処理方法におい
て、 前記データ補正済送信信号を生成するステップは、パラ
レル−シリアルデータ変換およびバッファリングを行う
信号処理方法。19. The signal processing method according to claim 17, wherein the step of generating the data corrected transmission signal performs parallel-serial data conversion and buffering. 【請求項２０】 請求項１８記載の信号処理方法におい
て、 前記データ補正済受信信号を生成するステップは、シリ
アル−パラレルデータ変換およびバッファリングを行う
信号処理方法。20. The signal processing method according to claim 18, wherein the step of generating the data-corrected reception signal performs serial-parallel data conversion and buffering. 【請求項２１】 請求項１７または１９に記載の信号処
理方法において、 前記フレーム信号を生成するステップは、制御信号に応
答して、前記送信データ信号の１シンボル当たりのバイ
ト数とは異なるバイト数のデータをｎシンボル（ｎは正
の整数）ごとに、１シンボル当たりの前記フレーム信号
として出力し、 前記制御信号は、前記ｎシンボルごとの前記異なるバイ
ト数のデータ出力を示す信号である信号処理方法。21. The signal processing method according to claim 17, wherein the step of generating the frame signal comprises, in response to a control signal, a number of bytes different from the number of bytes per symbol of the transmission data signal. Is output as the frame signal per symbol for every n symbols (n is a positive integer), and the control signal is a signal indicating the data output of the different number of bytes for each of the n symbols. Method. 【請求項２２】 請求項１５，１７，１９および２１の
いずれかに記載の信号処理方法において、 前記誤り訂正符号挿入済信号を生成するステップは、前
記誤り訂正符号の挿入処理単位のデータ量を検出するた
めの検出信号に応答して、前記フレーム信号に前記誤り
訂正符号を挿入する信号処理方法。22. The signal processing method according to any one of claims 15, 17, 19 and 21, wherein the step of generating the error correction code inserted signal comprises: A signal processing method for inserting the error correction code into the frame signal in response to a detection signal for detection. 【請求項２３】 請求項１６，１８および２０のいずれ
かに記載の信号処理方法において、 前記誤り訂正済フレーム信号を生成するステップは、前
記誤り訂正符号の挿入処理単位のデータ量を検出するた
めの検出信号に応答して前記誤り訂正処理を行う信号処
理方法。23. The signal processing method according to claim 16, wherein the step of generating the error-corrected frame signal includes the step of detecting a data amount of an error correction code insertion unit. A signal processing method for performing the error correction processing in response to the detection signal of (1). 【請求項２４】 請求項１５から２３のいずれかに記載
の信号処理方法において、 前記伝送線路上の前記第２のデータレートは、前記伝送
線路に近接して伝送されるＩＳＤＮ（Ｉｎｔｅｇｒａｔ
ｅｄ Ｓｅｒｖｉｃｅｓ Ｄｉｄｉｔａｌ Ｎｅｔｗｏ
ｒｋ）フレーム信号に基づいて、決定される信号処理方
法。24. The signal processing method according to any one of claims 15 to 23, wherein the second data rate on the transmission line is determined by an ISDN (Integral) signal transmitted close to the transmission line.
ed Services Digital Network
rk) A signal processing method determined based on the frame signal. 【請求項２５】 請求項１５，１７，１９，２１および
２４のいずれかに記載の信号処理方法において、 前記フレーム信号を生成するステップは、前記フレーム
信号が前記誤り訂正符号を挿入するための領域を有する
ように、前記フレーム信号を生成する信号処理方法。25. The signal processing method according to claim 15, wherein the step of generating the frame signal includes a step for inserting the error correction code into the frame signal. A signal processing method for generating the frame signal. 【請求項２６】 請求項１５，１７，１９，２１，２４
および２５のいずれかに記載の信号処理方法において、 前記フレーム信号を生成するステップは、前記フレーム
信号が前記誤り訂正符号の挿入処理単位のデータ量には
依存しない独立したデータ量を有するように、前記フレ
ーム信号を生成する信号処理方法。26. The method of claim 15, 17, 19, 21, 24.
In the signal processing method according to any one of and 25, the step of generating the frame signal is performed such that the frame signal has an independent data amount independent of a data amount of an insertion processing unit of the error correction code. A signal processing method for generating the frame signal. 【請求項２７】 請求項１５，１７，１９，２１，２
４，２５および２６のいずれかに記載の信号処理方法に
おいて、 更に、 前記誤り訂正符号挿入済信号をインターリーブ処理する
ステップを備えた信号処理方法。27. The method of claim 15, 17, 19, 21, 2.
27. The signal processing method according to any one of 4, 25, and 26, further comprising a step of performing an interleaving process on the error-correction code inserted signal. 【請求項２８】 請求項１６，１８，２０，２３および
２４のいずれかに記載の信号処理方法において、 更に、 前記復調信号をデインターリーブ処理するステップを備
えた信号処理方法。28. The signal processing method according to claim 16, further comprising a step of deinterleaving the demodulated signal. 【請求項２９】 送信データ信号に基づいて、第１のデ
ータレートと第２のデータレートに応じたデータ量のフ
レーム信号を生成するステップと、 該フレーム信号に所定の処理を施すステップと、 第１のデータレートと第２のデータレートとで交互に信
号を出力するステップとを備えた信号処理方法。29. A step of generating a frame signal having a data amount according to a first data rate and a second data rate based on a transmission data signal; performing a predetermined process on the frame signal; Outputting a signal alternately at a first data rate and a second data rate.