JP2000252426A - Semiconductor device and manufacture thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、高耐圧が要求される抵抗を有する半導体装置
に適用して有効な技術に関するものである。The present invention relates to a semiconductor device, and more particularly to a technique effective when applied to a semiconductor device having a resistance that requires a high breakdown voltage.
【０００２】[0002]
【従来の技術】半導体装置は、他の部品等と基板に実装
され電子装置として用いられている。こうした電子装置
は直流電源によって駆動されており、このため通常の使
用では、商用電源である交流電源から直流電源を得るた
めのＡＣ‐ＤＣコンバータ、更に、得られた直流電源か
ら、回路ごとに異なる複数の電圧を供給するためのＤＣ
‐ＤＣコンバータが必要となる。このようなＡＣ‐ＤＣ
コンバータ或いはＤＣ‐ＤＣコンバータ等の電源回路
は、電子装置に内蔵させる或いは外付けのアダプタとし
て提供することによって、直流電源を供給している。2. Description of the Related Art A semiconductor device is mounted on a substrate together with other components and used as an electronic device. Such an electronic device is driven by a DC power supply. Therefore, in a normal use, an AC-DC converter for obtaining a DC power supply from an AC power supply which is a commercial power supply, and further, a different circuit is obtained from the obtained DC power supply. DC to supply multiple voltages
-A DC converter is required. AC-DC like this
A power supply circuit such as a converter or a DC-DC converter supplies DC power by being built in the electronic device or provided as an external adapter.
【０００３】こうした電源回路では、変圧用のトラン
ス、平滑用の大容量コンデンサ、チョークコイル等の集
積回路化が困難な部品が用いられるために、小電力信号
を処理する制御回路を集積回路化してディスクリートな
部品と組み合わせる手法が取られてきた。このため、電
源回路の小型化には自ずと限界があった。In such a power supply circuit, components which are difficult to be integrated such as a transformer for transforming, a large-capacity capacitor for smoothing, and a choke coil are used. Therefore, a control circuit for processing a small power signal is integrated. Techniques for combining discrete components have been used. For this reason, there has been a limit in reducing the size of the power supply circuit.
【０００４】然し乍ら電子装置の小型化が進み、他の回
路が集積化によって飛躍的に小型化されていくに連れ
て、電子装置の容積或いは重量に占める電源回路の比重
が相対的に高くなり、このためこうした電源回路につい
ても大幅な小型化が求められつつあり、今後この傾向は
更に進むものと考えられる。However, as the size of electronic devices has been reduced and other circuits have been dramatically reduced in size by integration, the specific gravity of the power supply circuit in the volume or weight of the electronic device has become relatively high. For this reason, such power supply circuits are also required to be significantly reduced in size, and this trend is expected to further increase in the future.
【０００５】このような電源としては、スイッチングレ
ギュレータが多用されている。スイッチングレギュレー
タでは、交流入力電圧を一旦整流した後にトランジスタ
のオン・オフ回路によって交流に変換し、再び整流回路
によって直流に変換して出力電圧としているが、トラン
ジスタがパルス幅制御されたオン・オフ動作を行なうた
め、損失が少ないので変換効率が高い。加えて、スイッ
チング周波数を高くすることによって、トランス、チョ
ークコイル、コンデンサ等を小型化できるので、電源回
路が軽量化される等の利点がある。こうしたスイッチン
グレギュレータの回路例を図１に示す。As such a power supply, a switching regulator is frequently used. In a switching regulator, an AC input voltage is once rectified, then converted to AC by a transistor ON / OFF circuit, and converted to DC again by a rectifier circuit to obtain an output voltage. , The conversion efficiency is high because the loss is small. In addition, by increasing the switching frequency, a transformer, a choke coil, a capacitor, and the like can be reduced in size, so that there is an advantage that a power supply circuit is reduced in weight. FIG. 1 shows a circuit example of such a switching regulator.
【０００６】スイッチングレギュレータ（破線図示）で
は、パワーＭＩＳＦＥＴによって構成されるメインスイ
ッチＭＳとスタータースイッチＳＳと高抵抗の起動抵抗
ＳＲとからなる高電圧部（二点鎖線図示）と、小電圧信
号を処理する制御部からなっている。このようなスイッ
チングレギュレータを集積回路化するためには、高電圧
部の集積化が必要となってくる。A switching regulator (shown by a broken line) processes a high voltage portion (shown by a two-dot chain line) comprising a main switch MS constituted by a power MISFET, a starter switch SS, and a high-resistance starting resistor SR, and processes a small voltage signal. Control unit. In order to integrate such a switching regulator into an integrated circuit, it is necessary to integrate a high-voltage section.
【０００７】現在、商用電源の交流電圧は国ごとに異な
っており、例えば日本では１００Ｖ又は２００Ｖである
が、米国では１１５Ｖ、欧州では２２０Ｖ〜２４０Ｖと
なっている。２４０Ｖの交流を整流した直流電源と接続
するスイッチングレギュレータでは、最大耐圧７００Ｖ
程度が必要となり、製品値としてこの数字を保証するた
めに、前記高電圧部には最大耐圧７５０Ｖ程度の設計値
が必要となる。また、高電圧印加時の降伏は、面積が大
きい素子にてその表面部分以外にて行なわれるのが望ま
しい。具体的には、面積が小さく表面で降伏しやすい起
動抵抗素子での降伏を回避し、面積が大きく表面で降伏
しにくいパワーＭＩＳＦＥＴにて降伏させるのが望まし
い。このため、パワーＭＩＳＦＥＴの耐圧を７５０Ｖ〜
８００Ｖとすれば、起動抵抗素子の耐圧は８００Ｖ以上
とすることが望ましい。At present, the AC voltage of the commercial power source differs from country to country, for example, 100 V or 200 V in Japan, 115 V in the United States, and 220 V to 240 V in Europe. A switching regulator connected to a DC power supply that rectifies 240 V AC has a maximum withstand voltage of 700 V.
In order to guarantee this figure as a product value, the high voltage portion needs to have a design value with a maximum withstand voltage of about 750V. Further, it is desirable that breakdown at the time of application of a high voltage is performed in an element having a large area except for the surface portion. Specifically, it is desirable to avoid breakdown in a start-up resistance element having a small area and easily breaking down on the surface, and to break down with a power MISFET having a large area and not easily breaking down on the surface. For this reason, the withstand voltage of the power MISFET is set to 750 V or more.
If the voltage is 800 V, it is desirable that the withstand voltage of the starting resistance element be 800 V or more.
【０００８】高電圧部を構成する要素の中で、ＭＩＳＦ
ＥＴについては夫々単体のデバイスとして耐圧確保の技
術手法が確立されており、これらの技術を利用すること
ができる。しかし、起動抵抗となる高耐圧高抵抗の抵抗
素子については、このような８００Ｖ以上の高耐圧の抵
抗素子は、これまで集積回路化されておらず他に例がな
いため、新たに開発を進める必要がある。[0008] Among the elements constituting the high voltage section, MISF
For ET, a technique for ensuring withstand voltage has been established as a single device, and these techniques can be used. However, with respect to the high-breakdown-voltage high-resistance resistor element serving as a starting resistance, such a high-breakdown-voltage resistance element of 800 V or higher has not been integrated into a circuit so far and there is no other example. There is a need.
【０００９】[0009]
【発明が解決しようとする課題】こうした高耐圧高抵抗
の抵抗素子を形成する場合に、フィールド絶縁膜上に抵
抗素子を形成することも考えられるが、スイッチングレ
ギュレータでは、半導体基板が前記高電圧によって正電
位にバイアスされているため、通常のフィールド絶縁膜
では、前記高電圧による高電界が加わり、フィールド絶
縁膜が破壊されてしまうことがある。従って耐圧がフィ
ールド絶縁膜の厚さによって限定されてしまうことにな
る。なお、こうしたフィールド絶縁膜の破壊を防止する
ためにフィールド絶縁膜を厚くするのでは、フィールド
絶縁膜形成の酸化処理に要する時間が長くなり、現実解
とはなりにくい。加えて、フィールド絶縁膜を厚くした
場合にはその段差が大きくなり、ホトレジストを均一に
塗布することが難しくなる等の問題も発生する。In the case of forming such a resistive element having a high withstand voltage and a high resistance, it is conceivable to form a resistive element on a field insulating film. However, in a switching regulator, the semiconductor substrate is exposed to the high voltage. Since the bias is applied to the positive potential, a high electric field due to the high voltage is applied to the normal field insulating film, and the field insulating film may be broken. Therefore, the breakdown voltage is limited by the thickness of the field insulating film. If the thickness of the field insulating film is increased in order to prevent such destruction of the field insulating film, the time required for the oxidation treatment for forming the field insulating film becomes longer, and it is difficult to obtain a realistic solution. In addition, when the thickness of the field insulating film is increased, the level difference becomes large, which causes problems such as difficulty in uniformly applying a photoresist.
【００１０】他に、デプレッション型のＭＩＳＦＥＴを
抵抗として用いることも考えられるが、形成される抵抗
の抵抗値のバラツキが大きいという問題がある。デプレ
ッション領域の不純物濃度を高濃度化して深いデプレッ
ションにすれば、このバラツキを多少は抑えることがで
きるが、耐圧が低下してしまうという問題がある。更
に、抵抗素子を活性領域に形成するためにチップサイズ
が拡大する。In addition, a depletion-type MISFET may be used as a resistor. However, there is a problem that the resistance value of the formed resistor has a large variation. If the impurity concentration in the depletion region is increased to make the depression deeper, this variation can be suppressed to some extent, but there is a problem that the breakdown voltage is reduced. Further, the chip size is increased because the resistance element is formed in the active region.
【００１１】また、ＳＧＳトムソン社は、スイッチング
レギュレータの集積回路化に際して、渦巻状に抵抗素子
を形成し、その中心部分を高電位に接続し、外周部分を
接地電位に接続する技術を採用した。然し乍ら、発明者
等の実験では、この抵抗素子は印加電圧が高くなると抵
抗値が下がり大きな電流が流れてしまうという問題があ
る。また、この抵抗素子も、活性領域に形成されるため
に、チップサイズの拡大を招き、更に、他の素子等との
間で寄生動作を起こすことが考えられる。なお、こうし
た渦巻状の抵抗素子については、例えば、ＩＥＥＥ Ｔ
ｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅｓ，ｖｏｌ４４（Ｎｏ．１１，Ｎｏｖｅｍｂｅ
ｒ，１９９７）２００２頁乃至２０１０頁に記載されて
いる。Further, SGS Thompson has adopted a technology in which a switching element is formed in a spiral shape, and a central part is connected to a high potential, and an outer peripheral part is connected to a ground potential when an integrated circuit of the switching regulator is formed. However, in experiments conducted by the inventors, there is a problem that the resistance value of this resistance element decreases as the applied voltage increases, and a large current flows. In addition, since this resistance element is also formed in the active region, the chip size is increased, and furthermore, it is conceivable that a parasitic operation occurs with another element or the like. It should be noted that, for such a spiral resistance element, for example, IEEE T
transaction on Electron De
voices, vol44 (No. 11, Novembe)
r, 1997), pp. 2002-2010.
【００１２】本発明の課題は、前述した問題を解決し、
高耐圧高抵抗の抵抗素子を形成することが可能な技術を
提供することにある。本発明の前記ならびにその他の課
題と新規な特徴は、本明細書の記述及び添付図面によっ
て明らかになるであろう。An object of the present invention is to solve the above-mentioned problems,
It is an object of the present invention to provide a technique capable of forming a resistance element having high withstand voltage and high resistance. The above and other problems and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【００１３】[0013]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【００１４】半導体基板主面にフローティングの拡散層
が環状に形成された半導体装置について、前記拡散層上
に、絶縁膜を介して、抵抗素子が形成されている。ま
た、半導体基板主面に環状の拡散層が複数形成された半
導体装置について、前記複数の拡散層上に、絶縁膜を介
して、抵抗素子が形成され、この抵抗素子と前記拡散層
とが夫々電気的に接続されている。In a semiconductor device in which a floating diffusion layer is formed in a ring shape on a main surface of a semiconductor substrate, a resistance element is formed on the diffusion layer via an insulating film. Further, in a semiconductor device having a plurality of annular diffusion layers formed on a main surface of a semiconductor substrate, a resistance element is formed on the plurality of diffusion layers via an insulating film, and the resistance element and the diffusion layer are respectively formed. It is electrically connected.
【００１５】その製造方法について、前記半導体基板主
面にフローティングの拡散層を環状に形成する工程と、
前記拡散層上に、絶縁膜を介して、抵抗素子を形成する
工程とを有する。Forming a floating diffusion layer in a ring shape on the main surface of the semiconductor substrate;
Forming a resistance element on the diffusion layer via an insulating film.
【００１６】[0016]
【作用】上述した手段によれば、高電圧の印加時に、前
記抵抗素子に発生する電界と前記拡散層に発生する電界
との差が前記絶縁膜に加わる電界となるため、前記絶縁
膜に加わる電界を緩和することができるので、前記絶縁
膜の破壊を防止することが可能となる。According to the above-mentioned means, when a high voltage is applied, the difference between the electric field generated in the resistance element and the electric field generated in the diffusion layer becomes the electric field applied to the insulating film, and thus the electric field applied to the insulating film is increased. Since the electric field can be reduced, the breakdown of the insulating film can be prevented.
【００１７】[0017]
【発明の実施の形態】以下、本発明の実施の形態を説明
する。なお、実施の形態を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。Embodiments of the present invention will be described below. In all the drawings for describing the embodiments, components having the same functions are denoted by the same reference numerals, and repeated description thereof will be omitted.
【００１８】（実施の形態１）図２は、本発明の一実施
の形態の半導体装置の概略構成を示す平面図であり、図
３は、図２中の抵抗素子ＳＲを拡大して示す要部平面図
であり、図４は、図２中のメインスイッチＭＳを示す縦
断面図であり、図５は、図２中のスタータスイッチＳＳ
及び抵抗素子ＳＲが設けられていない外周部を示す縦断
面図であり、図６は、図２中のスタータスイッチＳＳ及
び抵抗素子ＳＲが設けられた外周部を示す縦断面図であ
る。(Embodiment 1) FIG. 2 is a plan view showing a schematic configuration of a semiconductor device according to an embodiment of the present invention, and FIG. 3 is an enlarged view of a resistance element SR shown in FIG. FIG. 4 is a vertical sectional view showing a main switch MS in FIG. 2, and FIG. 5 is a starter switch SS in FIG.
FIG. 6 is a longitudinal sectional view showing the outer peripheral portion where the resistance element SR is not provided, and FIG. 6 is a longitudinal sectional view showing the outer peripheral portion where the starter switch SS and the resistance element SR in FIG. 2 are provided.
【００１９】本実施の形態の半導体装置は、スイッチン
グレギュレータの高電圧部を構成するメインスイッチと
なるＭＩＳＦＥＴ ＭＳ、スタータスイッチとなるＭＩ
ＳＦＥＴ ＳＳ及び起動抵抗ＳＲとなる抵抗素子を、集
積回路化して形成したものである。The semiconductor device according to the present embodiment has a MISFET MS serving as a main switch and a MI serving as a starter switch constituting a high-voltage section of a switching regulator.
The resistance elements to be the SFET SS and the starting resistance SR are formed in an integrated circuit.
【００２０】ＭＩＳＦＥＴ ＭＳ、ＭＩＳＦＥＴ ＳＳ
は、例えば単結晶珪素からなるｎ＋型半導体基体１に、
例えばエピタキシャル成長によってｎ−型層２を形成し
た半導体基板に形成される。これらのＭＩＳＦＥＴは、
半導体基板の外周に沿って角部を円弧状とした矩形環状
に設けられたフィールド絶縁膜３によって囲まれた領域
内に、プレーナ構造のセルを規則的に複数配置し、半導
体基板主面にゲート絶縁膜４を介して設けた隣接するセ
ルの各ゲート５が互いに接続され、各セルを並列接続し
たメッシュゲート構造で構成される。外周のセルの各ゲ
ート５はセル領域の外周部にて、例えば多結晶珪素を用
いたゲート配線６と接続され、このゲート配線６がゲー
ト５の接続領域であるゲートパッドと接続されている。MISFET MS, MISFET SS
Is formed on an n + type semiconductor substrate 1 made of, for example, single crystal silicon.
For example, it is formed on the semiconductor substrate on which the n − -type layer 2 is formed by epitaxial growth. These MISFETs
A plurality of cells having a planar structure are regularly arranged in a region surrounded by a field insulating film 3 provided in a rectangular annular shape having a circular arc along a periphery of a semiconductor substrate, and a gate is formed on a main surface of the semiconductor substrate. The gates 5 of the adjacent cells provided via the insulating film 4 are connected to each other, and each cell 5 has a mesh gate structure in which the cells are connected in parallel. Each gate 5 of the outer peripheral cell is connected at an outer peripheral portion of the cell region to a gate wiring 6 made of, for example, polycrystalline silicon, and the gate wiring 6 is connected to a gate pad which is a connection area of the gate 5.
【００２１】各セルでは、半導体基体１上に形成された
ｎ−型層２がドレイン領域となり、半導体基板主面に形
成されたｐ型層７がチャネルの形成されるベース領域と
なり、ｐ型層７内に形成されたｎ＋型層８がソース領域
となる縦型ＦＥＴとなっている。In each cell, the n − -type layer 2 formed on the semiconductor substrate 1 serves as a drain region, and the p-type layer 7 formed on the main surface of the semiconductor substrate serves as a base region where a channel is formed. The n + type layer 8 formed in 7 is a vertical FET serving as a source region.
【００２２】ゲート配線６は、層間絶縁膜９を介して上
層に形成され、例えばシリコンを含有させたアルミニウ
ムを用いたゲートガードリング１０と電気的に接続され
ている。ソースとなるｎ＋型層８は、例えばシリコンを
含有させたアルミニウムを用いたソース配線１１と電気
的に接続されており、ソース配線１１は半導体基板主面
上に層間絶縁膜９を介して形成されている。このソース
配線１１は、ソースとなるｎ＋型層８の他に、ベース電
位を一定とするために、ｐ型層７に設けられたｐ＋型の
コンタクト層１２にも電気的に接続されている。The gate wiring 6 is formed in an upper layer via an interlayer insulating film 9 and is electrically connected to a gate guard ring 10 using, for example, aluminum containing silicon. The n + type layer 8 serving as a source is electrically connected to a source wiring 11 made of, for example, aluminum containing silicon, and the source wiring 11 is formed on the main surface of the semiconductor substrate via an interlayer insulating film 9. ing. The source wiring 11 is electrically connected to the p + -type contact layer 12 provided in the p-type layer 7 in order to keep the base potential constant, in addition to the n + -type layer 8 serving as a source.
【００２３】半導体基板の外周に沿って角部を円弧状と
した矩形環状に設けられたフィールド絶縁膜３の下部に
は、フローティングのｐ型拡散層からなるリング１３を
同心環状に複数配置したＦＬＲ（Field Limiting Rin
g）が設けられている。このＦＬＲでは、印加電圧の増
加に連れて、アバランシェ降伏が起きる前に内周のリン
グ１３から外周のリング１３に空乏層が延びてパンチス
ルーする構成となっており、最終的には最外周のリング
１３の接合部分にて降伏する。また、前述の如く、高電
圧印加時の降伏は、面積が大きい素子にてその表面部分
以外にて行なわれるのが望ましい。このため、面積が小
さく表面で降伏しやすいＦＬＲでの降伏を回避し、面積
が大きく表面で降伏しにくいパワーＭＩＳＦＥＴにて降
伏させるため、パワーＭＩＳＦＥＴの耐圧を７５０Ｖ〜
８００Ｖとすれば、ＦＬＲの耐圧は８００Ｖ以上とす
る。An FLR in which a plurality of rings 13 made of a floating p-type diffusion layer are concentrically arranged below the field insulating film 3 provided in a rectangular annular shape having an arcuate corner along the outer periphery of the semiconductor substrate. (Field Limiting Rin
g) is provided. In this FLR, as the applied voltage increases, a depletion layer extends from the inner ring 13 to the outer ring 13 and punches through before the avalanche breakdown occurs. Yield occurs at the joint of the ring 13. Further, as described above, it is desirable that breakdown at the time of applying a high voltage be performed in a device having a large area except for the surface portion. Therefore, in order to avoid breakdown in the FLR which has a small area and easily breaks down on the surface, and to break down with a power MISFET which has a large area and does not easily break down on the surface, the breakdown voltage of the power MISFET is set to 750 V or more.
If the voltage is 800 V, the withstand voltage of the FLR is 800 V or more.
【００２４】このＦＬＲの降伏電圧は、理論上各リング
１３間のパンチスルー耐圧及び最外周リングの降伏電圧
の和となるため、リング１３の本数を増やすことによっ
て高耐圧化することができるが、ターミネーション長を
考慮して、本実施の形態ではリング１３を４本としてあ
る。そして、このＦＬＲの形成されたフィールド絶縁膜
３上に、抵抗素子ＳＲが形成されている。抵抗素子ＳＲ
は例えばｐ型不純物であるボロン又はｎ型の不純物であ
るリン等を含有した多結晶シリコンからなり、図３に明
らかなように、ＦＬＲの各リング１３に直交する方向に
蛇行させて設けられている（但し断面図では、概念的に
理解しやすくするために直線状に単純化してある）。抵
抗素子ＳＲは、放熱を考慮して断面面積に対して表面積
を増加させるために、扁平形状とする。Since the breakdown voltage of the FLR is theoretically the sum of the punch-through breakdown voltage between the rings 13 and the breakdown voltage of the outermost ring, the breakdown voltage can be increased by increasing the number of rings 13. In the present embodiment, four rings 13 are provided in consideration of the termination length. Then, on the field insulating film 3 on which the FLR is formed, a resistance element SR is formed. Resistance element SR
Is made of polycrystalline silicon containing, for example, boron which is a p-type impurity or phosphorus which is an n-type impurity, and is provided so as to meander in a direction orthogonal to each ring 13 of the FLR, as is apparent from FIG. (However, in the cross-sectional view, it is simplified in a straight line for easy conceptual understanding.) The resistance element SR has a flat shape in order to increase the surface area with respect to the cross-sectional area in consideration of heat radiation.
【００２５】高電圧の印加時に、抵抗素子ＳＲに発生す
る電界とＦＬＲに発生する電界との差が、それらの間に
位置するフィールド絶縁膜３に加わる電界となる。この
ため、ＦＬＲの形成されたフィールド絶縁膜３上に、抵
抗素子ＳＲを形成することによって、フィールド絶縁膜
３に加わる電界を緩和することができる。従って、抵抗
素子ＳＲはＦＬＲの最外周のリング１３よりも外側まで
設け、抵抗素子ＳＲに生じる電界とＦＬＲに生じる電界
とを略同一とすることによって、フィールド絶縁膜３に
加わる電界を最小化することができる。また、フィール
ド絶縁膜３の外周には半導体基板主面に設けたｎ＋型の
半導体領域１４ａに、例えばシリコンを含有させたアル
ミニウムを用いた配線１４ｂを接続したガードリング１
４が設けられており、ガードリング１４の配線１４ｂが
抵抗素子ＳＲの一端に接続されてドレインと導通し、抵
抗素子ＳＲの他端がスタータスイッチＳＳのゲートと接
続されており、ドレインの接続領域としては、半導体基
板裏面の全面に、ｎ＋型半導体基体１と導通するドレイ
ン電極が、例えばニッケル，チタン，ニッケル，銀を積
層した積層膜として形成される。When a high voltage is applied, the difference between the electric field generated in the resistance element SR and the electric field generated in the FLR becomes the electric field applied to the field insulating film 3 located therebetween. Therefore, the electric field applied to the field insulating film 3 can be reduced by forming the resistance element SR on the field insulating film 3 on which the FLR is formed. Therefore, the resistance element SR is provided outside the outermost ring 13 of the FLR, and the electric field generated in the resistance element SR and the electric field generated in the FLR are made substantially the same, thereby minimizing the electric field applied to the field insulating film 3. be able to. A guard ring 1 is provided on the outer periphery of the field insulating film 3 in which an n + -type semiconductor region 14a provided on the main surface of the semiconductor substrate is connected to a wiring 14b made of, for example, aluminum containing silicon.
4, the wiring 14b of the guard ring 14 is connected to one end of the resistance element SR to conduct to the drain, the other end of the resistance element SR is connected to the gate of the starter switch SS, and the drain connection area For example, a drain electrode conducting to the n + type semiconductor substrate 1 is formed on the entire back surface of the semiconductor substrate as a laminated film in which nickel, titanium, nickel, and silver are laminated, for example.
【００２６】このような本発明の半導体装置における抵
抗素子ＳＲとＦＬＲとの関係を説明する。先ず、図７に
示すのは、ＦＬＲを設けずにフィールド絶縁膜上に抵抗
素子を形成した場合の電位分布を示す縦断面図である。
図７中の（ａ）は抵抗素子ＳＲに直接高電位を加える場
合であり、（ｂ）は抵抗素子ＳＲにドレイン領域を介し
て高電位を加える場合である。何れの場合にも、高電圧
の印加時に、抵抗素子ＳＲに発生する電界によって、等
電位線はフィールド絶縁膜３に対して横方向に間隔を密
にして表われる。即ち電位は縦方向に急激に変化するこ
ととなり、この急激な電位の変化が、フィールド絶縁膜
３の絶縁破壊を引き起こす。The relationship between the resistance element SR and the FLR in such a semiconductor device of the present invention will be described. First, FIG. 7 is a vertical cross-sectional view showing a potential distribution when a resistance element is formed on a field insulating film without providing an FLR.
7A shows a case where a high potential is directly applied to the resistance element SR, and FIG. 7B shows a case where a high potential is applied to the resistance element SR via the drain region. In any case, the equipotential lines appear in the horizontal direction with respect to the field insulating film 3 at close intervals due to the electric field generated in the resistance element SR when a high voltage is applied. That is, the potential changes abruptly in the vertical direction, and this sudden change in the potential causes dielectric breakdown of the field insulating film 3.
【００２７】図８に示すのは、ＦＬＲを設けフィールド
絶縁膜上に抵抗素子を形成した本発明の場合の電位分布
を示す縦断面図である。図８中の（ａ）は抵抗素子ＳＲ
に直接高電位を加える場合であり、（ｂ）は抵抗素子Ｓ
Ｒにドレイン領域を介して高電位を加える場合である。
何れの場合にも、高電圧の印加時に、抵抗素子ＳＲに発
生する電界とＦＬＲに発生する電界（破線にて空乏層を
示す）とによって、等電位線はフィールド絶縁膜３に対
して縦方向に間隔をおいて表われる。即ち電位は横方向
に緩やかに変化することとなり、フィールド絶縁膜３に
加わる電界を緩和することができるので、高電圧印加時
のフィールド絶縁膜３の破壊を防止することが可能とな
る。こうして、フィールド絶縁膜３の絶縁破壊を防止す
ることが可能となることによって、フィールド絶縁膜３
上に抵抗素子ＳＲを配置することができる。このため、
活性領域に抵抗素子の領域を設ける必要がなくなるため
に、チップサイズを縮小することができる。FIG. 8 is a longitudinal sectional view showing a potential distribution in the case of the present invention in which an FLR is provided and a resistance element is formed on a field insulating film. (A) in FIG. 8 shows the resistance element SR.
Is a case where a high potential is directly applied to the resistance element S.
This is a case where a high potential is applied to R via the drain region.
In any case, when a high voltage is applied, the equipotential lines extend in the vertical direction with respect to the field insulating film 3 due to the electric field generated in the resistance element SR and the electric field generated in the FLR (a depletion layer is indicated by a broken line). Appear at intervals. That is, the potential gradually changes in the horizontal direction, and the electric field applied to the field insulating film 3 can be reduced. Therefore, it is possible to prevent the field insulating film 3 from being broken when a high voltage is applied. In this way, it is possible to prevent the dielectric breakdown of the field insulating film 3, so that the field insulating film 3
A resistance element SR can be arranged thereon. For this reason,
Since there is no need to provide a region for the resistance element in the active region, the chip size can be reduced.
【００２８】これに対して、例えば、図９に示すデプレ
ッション型のＭＩＳＦＥＴを抵抗として用いる場合に
は、形成される抵抗の抵抗値のバラツキが大きいという
問題がある。デプレッション領域の不純物濃度を高濃度
化して深いデプレッションにすれば、このバラツキを多
少は抑えることができるが、耐圧が低下してしまうとい
う問題がある。更に、抵抗素子を活性領域に形成するた
めにチップサイズが拡大する。On the other hand, for example, when a depletion-type MISFET shown in FIG. 9 is used as a resistor, there is a problem that the resistance value of the formed resistor has a large variation. If the impurity concentration in the depletion region is increased to make the depression deeper, this variation can be suppressed to some extent, but there is a problem that the breakdown voltage is reduced. Further, the chip size is increased because the resistance element is formed in the active region.
【００２９】また、図１０に示すように、渦巻状に抵抗
素子（ＳＪＴ）を形成し、その中心部分を高電位に接続
し、外周部分を接地電位に接続する場合には、印加電圧
が高くなると抵抗素子の抵抗値が下がり大きな電流が流
れてしまうという問題がある。また、この抵抗素子も、
活性領域に形成されるために、チップサイズの拡大を招
き、更に、他の素子等との間で寄生動作を起こすことが
考えられる。これに対して、本発明の抵抗素子では、工
程数が増加することもなく、他の素子等との間で寄生動
作を起こすこともない。As shown in FIG. 10, when a resistance element (SJT) is formed in a spiral shape and its central portion is connected to a high potential and its outer peripheral portion is connected to a ground potential, the applied voltage is high. Then, there is a problem that the resistance value of the resistance element decreases and a large current flows. Also, this resistance element
Since it is formed in the active region, it is conceivable that the chip size is increased, and furthermore, a parasitic operation is caused between the device and other elements. On the other hand, the resistance element of the present invention does not increase the number of steps and does not cause a parasitic operation with other elements.
【００３０】図１１に示すのは、シート抵抗を変えて本
発明の抵抗素子を形成し、電圧‐電流特性を測定した結
果を示すグラフである。シート抵抗が高い場合には、印
加電圧が高くなるに連れて、抵抗素子の発熱によって抵
抗値が下降する。従って、電圧‐電流特性をリニアにす
るためには、シート抵抗を１０ｋΩ／□以下にする必要
がある。FIG. 11 is a graph showing the result of measuring the voltage-current characteristics of the resistance element of the present invention formed by changing the sheet resistance. When the sheet resistance is high, the resistance value decreases due to the heat generated by the resistance element as the applied voltage increases. Therefore, in order to make the voltage-current characteristics linear, the sheet resistance needs to be 10 kΩ / □ or less.
【００３１】図１２に示すのは、不純物濃度を変えて本
発明の抵抗素子を形成し、温度‐シート抵抗特性を測定
した結果を示すグラフである。このグラフからシート抵
抗が大きな抵抗素子が負の温度特性をもち、シート抵抗
が高いほど温度による抵抗変化が大きくなることが理解
されよう。また、本実施の形態では、スイッチングレギ
ュレータの高電圧部を集積回路化し、制御回路について
は別チップとする半導体装置について説明を行なった。
この構成によって、高電圧部と制御回路の夫々に適した
半導体基板を用いることが可能となる。しかし、より集
積回路化を進める場合には、図１３に示すように、制御
回路を一体化したスイッチングレギュレータの半導体装
置として、本発明を適用することも可能である。FIG. 12 is a graph showing the results of measuring the temperature-sheet resistance characteristics by forming the resistance element of the present invention while changing the impurity concentration. From this graph, it can be understood that a resistance element having a large sheet resistance has a negative temperature characteristic, and the higher the sheet resistance, the greater the resistance change due to temperature. Further, in this embodiment, the semiconductor device in which the high-voltage portion of the switching regulator is formed into an integrated circuit and the control circuit is formed as a separate chip has been described.
With this configuration, it is possible to use a semiconductor substrate suitable for each of the high-voltage section and the control circuit. However, in the case of further increasing the degree of integration, as shown in FIG. 13, the present invention can be applied to a semiconductor device of a switching regulator in which a control circuit is integrated.
【００３２】次に、前述した半導体装置の製造方法を図
１４乃至図１８を用いて工程毎に説明する。各図中で
は、左側にＭＩＳＦＥＴ部分を、右側に同一工程での抵
抗素子部分を示してある。先ず、例えばヒ素（Ａｓ）が
導入された単結晶珪素からなるｎ＋型半導体基体１上
に、エピタキシャル成長によってｎ−型層２を形成す
る。そして、このｎ−型層２にＦＬＲのリング１３とな
るｐ型ウエルを形成し、この半導体基板の主面に酸化珪
素膜を、例えば熱酸化法で形成し、この酸化珪素膜上に
窒化珪素（ＳｉＮ）膜のマスクを形成し、この窒化珪素
膜をマスクとした選択的熱酸化によりフィールド絶縁膜
３を形成する。この状態を図１４に示す。Next, a method of manufacturing the above-described semiconductor device will be described step by step with reference to FIGS. In each figure, the MISFET portion is shown on the left side, and the resistance element portion in the same step is shown on the right side. First, an n − -type layer 2 is formed by epitaxial growth on an n + -type semiconductor substrate 1 made of, for example, single crystal silicon into which arsenic (As) has been introduced. Then, a p-type well serving as the FLR ring 13 is formed in the n − -type layer 2, a silicon oxide film is formed on the main surface of the semiconductor substrate by, for example, a thermal oxidation method, and a silicon nitride film is formed on the silicon oxide film. A (SiN) film mask is formed, and the field insulating film 3 is formed by selective thermal oxidation using the silicon nitride film as a mask. This state is shown in FIG.
【００３３】次に、半導体基板主面に、熱酸化膜或いは
熱酸化膜にＣＶＤ（Chemical VaporDiposition）による
酸化珪素膜を積層したゲート絶縁膜４を形成し、半導体
基板主面全面にゲート５或いは抵抗素子ＳＲの導電膜と
なる多結晶珪素膜５´をＣＶＤにより形成し、この多結
晶珪素膜５´に、ゲート５となる領域には例えばリン
を、抵抗素子ＳＲの導電膜となる領域には例えばボロン
を導入する。この状態を図１５に示す。Next, a gate insulating film 4 is formed on the main surface of the semiconductor substrate by forming a thermal oxide film or a silicon oxide film on the thermal oxide film by CVD (Chemical Vapor Diposition). A polycrystalline silicon film 5 ′ serving as a conductive film of the element SR is formed by CVD, for example, phosphorus is applied to the region serving as the gate 5 on the polycrystalline silicon film 5 ′, and For example, boron is introduced. This state is shown in FIG.
【００３４】次に、多結晶珪素膜５´を、エッチング除
去によってパターニングし、ゲート５及び抵抗素子ＳＲ
の導電膜を形成し、ＭＩＳＦＥＴのｐ型層７、ｎ＋型層
８，コンタクト層１２をホトリソグラフィによるマスク
を用いたイオン注入によって形成する。この際に抵抗素
子ＳＲの導電膜の両端に接続抵抗を低減するためのｐ＋
型層（導電膜がｎ型の場合には、ｎ＋型層）を形成す
る。この状態を図１６に示す。Next, the polycrystalline silicon film 5 'is patterned by etching and removal, and the gate 5 and the resistance element SR are removed.
Is formed, and the p-type layer 7, the n + -type layer 8, and the contact layer 12 of the MISFET are formed by ion implantation using a photolithographic mask. At this time, p + for reducing the connection resistance is provided at both ends of the conductive film of the resistance element SR.
A mold layer (n + -type layer when the conductive film is n-type) is formed. FIG. 16 shows this state.
【００３５】次に、半導体基板主面上の全面に、例えば
ＰＳＧ（Phosphorus Silicate Glass）膜を堆積させ、
ＳＯＧ（Spin On Glass）膜を塗布形成して層間絶縁膜
９を形成し、この層間絶縁膜９に、ソース領域となるｎ
＋型層８，ゲート配線６，抵抗素子ＳＲの接続領域を露
出させる開口を設ける。この状態を図１７に示す。Next, for example, a PSG (Phosphorus Silicate Glass) film is deposited on the entire surface of the main surface of the semiconductor substrate,
An SOG (Spin On Glass) film is applied and formed to form an interlayer insulating film 9, and the interlayer insulating film 9 has an n serving as a source region.
An opening is provided to expose a connection region between the + type layer 8, the gate wiring 6, and the resistance element SR. This state is shown in FIG.
【００３６】次に、この開口内を含む半導体基板主面上
の全面に例えばシリコンを含むアルミニウムからなる導
電膜（金属膜）を形成し、この金属膜をパターニングし
て、ゲートガードリング１０，ソース配線１１，ガード
リング１４を形成し、例えばソースガスの主体としてテ
トラエトキシシラン（ＴＥＯＳ）ガスを用いたプラズマ
ＣＶＤによる酸化珪素膜にポリイミドを塗布積層し、半
導体基板主面の全面を覆う保護絶縁膜１５を形成し、ｎ
＋型半導体基体１の裏面に研削処理を施し、この裏面に
例えば蒸着によりニッケル，チタン，ニッケル，銀を順
次積層したドレイン電極１６を形成して、図１８に示す
状態となる。Next, a conductive film (metal film) made of, for example, aluminum containing silicon is formed on the entire surface of the main surface of the semiconductor substrate including the inside of the opening, and the metal film is patterned to form the gate guard ring 10 and the source. A wiring 11 and a guard ring 14 are formed. For example, a silicon oxide film is formed by plasma CVD using tetraethoxysilane (TEOS) gas as a main source gas, polyimide is applied and laminated, and a protective insulating film covering the entire surface of the semiconductor substrate main surface. 15 to form n
A grinding process is performed on the back surface of the + type semiconductor substrate 1, and a drain electrode 16 in which nickel, titanium, nickel, and silver are sequentially laminated is formed on the back surface by, for example, vapor deposition, and a state shown in FIG. 18 is obtained.
【００３７】このように、本発明の抵抗素子では他の素
子の形成工程を利用して形成することができるので、工
程数を増加させることがない。As described above, the resistive element of the present invention can be formed by utilizing the steps of forming other elements, so that the number of steps is not increased.
【００３８】（実施の形態２）図１９は、本発明の他の
実施の形態である半導体装置の抵抗素子ＳＲを拡大して
示す要部平面図であり、図２０は、スタータスイッチＳ
Ｓ及び抵抗素子ＳＲが設けられた外周部を示す縦断面図
である。なお、抵抗素子ＳＲとリング１３とを接続する
配線１７は、図１９中の断面Ａ−Ａ´，Ｂ−Ｂ´，Ｃ−
Ｃ´に示すように、リング１３上に設けた開口部と抵抗
素子ＳＲ上に設けた開口部とを接続するが、図２０にお
いては、概念的に理解しやすくするために、リング１３
と抵抗素子ＳＲとを直接的に接続して表している。(Embodiment 2) FIG. 19 is an enlarged plan view showing a main part of a resistance element SR of a semiconductor device according to another embodiment of the present invention, and FIG.
FIG. 4 is a longitudinal sectional view showing an outer peripheral portion provided with S and a resistance element SR. The wiring 17 connecting the resistance element SR and the ring 13 has a cross section AA ', BB', C-
As shown in C ', the opening provided on the ring 13 and the opening provided on the resistance element SR are connected. In FIG. 20, the ring 13 is provided for easy conceptual understanding.
And the resistance element SR are directly connected.
【００３９】本実施の形態の半導体装置は、スイッチン
グレギュレータの高電圧部を構成するメインスイッチと
なるＭＩＳＦＥＴ ＭＳ、スタータスイッチとなるＭＩ
ＳＦＥＴ ＳＳ及び起動抵抗ＳＲとなる抵抗素子を、集
積回路化して形成したものである。The semiconductor device according to the present embodiment has a MISFET MS serving as a main switch and a MI serving as a starter switch constituting a high voltage portion of a switching regulator.
The resistance elements to be the SFET SS and the starting resistance SR are formed in an integrated circuit.
【００４０】ＭＩＳＦＥＴ ＭＳ、ＭＩＳＦＥＴ ＳＳ
は、例えば単結晶珪素からなるｎ＋型半導体基体１に、
例えばエピタキシャル成長によってｎ−型層２を形成し
た半導体基板に形成される。MISFET MS, MISFET SS
Is formed on an n + type semiconductor substrate 1 made of, for example, single crystal silicon.
For example, it is formed on the semiconductor substrate on which the n − -type layer 2 is formed by epitaxial growth.
【００４１】これらのＭＩＳＦＥＴは、半導体基板の外
周に沿って角部を円弧状とした矩形環状に設けられたフ
ィールド絶縁膜３によって囲まれた領域内に、プレーナ
構造のセルを規則的に複数配置し、半導体基板主面にゲ
ート絶縁膜４を介して設けた隣接するセルの各ゲート５
が互いに接続され、各セルを並列接続したメッシュゲー
ト構造で構成される。外周のセルの各ゲート５はセル領
域の外周部にて、例えば多結晶珪素を用いたゲート配線
６と接続され、このゲート配線６がゲート５の接続領域
であるゲートパッドと接続されている。In these MISFETs, a plurality of cells having a planar structure are regularly arranged in a region surrounded by a field insulating film 3 provided in a rectangular ring shape having a circular arc along the outer periphery of a semiconductor substrate. Each gate 5 of an adjacent cell provided on the main surface of the semiconductor substrate via the gate insulating film 4
Are connected to each other, and each cell is connected in parallel to form a mesh gate structure. Each gate 5 of the outer peripheral cell is connected at an outer peripheral portion of the cell region to a gate wiring 6 made of, for example, polycrystalline silicon, and the gate wiring 6 is connected to a gate pad which is a connection area of the gate 5.
【００４２】各セルでは、半導体基体１上に形成された
ｎ−型層２がドレイン領域となり、半導体基板主面に形
成されたｐ型層７がチャネルの形成されるベース領域と
なり、ｐ型層７内に形成されたｎ＋型層８がソース領域
となる縦型ＦＥＴとなっている。In each cell, the n − type layer 2 formed on the semiconductor substrate 1 serves as a drain region, the p type layer 7 formed on the main surface of the semiconductor substrate serves as a base region where a channel is formed, and the p type layer The n + type layer 8 formed in 7 is a vertical FET serving as a source region.
【００４３】ゲート配線６は、層間絶縁膜９を介して上
層に形成され、例えばシリコンを含有させたアルミニウ
ムを用いたゲートガードリング１０と電気的に接続され
ている。ソースとなるｎ＋型層８は、例えばシリコンを
含有させたアルミニウムを用いたソース配線１１と電気
的に接続されており、ソース配線１１は半導体基板主面
上に層間絶縁膜９を介して形成されている。このソース
配線１１は、ソースとなるｎ＋型層８の他に、ベース電
位を一定とするために、ｐ型層７に設けられたｐ＋型の
コンタクト層１２にも電気的に接続されている。The gate wiring 6 is formed in an upper layer via an interlayer insulating film 9 and is electrically connected to a gate guard ring 10 using, for example, aluminum containing silicon. The n + type layer 8 serving as a source is electrically connected to a source wiring 11 made of, for example, aluminum containing silicon, and the source wiring 11 is formed on the main surface of the semiconductor substrate via an interlayer insulating film 9. ing. The source wiring 11 is electrically connected to the p + -type contact layer 12 provided in the p-type layer 7 in order to keep the base potential constant, in addition to the n + -type layer 8 serving as a source.
【００４４】半導体基板の外周に沿って角部を円弧状と
した矩形環状に設けられたフィールド絶縁膜３の下部に
は、フローティングのｐ型拡散層からなるリング１３を
同心環状に複数配置したＦＬＲ（Field Limiting Rin
g）が設けられている。このＦＬＲでは、印加電圧の増
加に連れて、アバランシェ降伏が起きる前に内周のリン
グ１３から外周のリング１３に空乏層が延びてパンチス
ルーする構成となっており、最終的には最外周のリング
１３の接合部分にて降伏する。また、前述の如く、高電
圧印加時の降伏は、面積が大きい素子にてその表面部分
以外にて行なわれるのが望ましい。このため、面積が小
さく表面で降伏しやすいＦＬＲでの降伏を回避し、面積
が大きく表面で降伏しにくいパワーＭＩＳＦＥＴにて降
伏させるため、パワーＭＩＳＦＥＴの耐圧を７５０Ｖ〜
８００Ｖとすれば、ＦＬＲの耐圧は８００Ｖ以上とす
る。An FLR in which a plurality of rings 13 made of a floating p-type diffusion layer are concentrically arranged below the field insulating film 3 provided in a rectangular ring shape having an arcuate corner along the outer periphery of the semiconductor substrate. (Field Limiting Rin
g) is provided. In this FLR, as the applied voltage increases, a depletion layer extends from the inner ring 13 to the outer ring 13 and punches through before the avalanche breakdown occurs. Yield occurs at the joint of the ring 13. Further, as described above, it is desirable that breakdown at the time of applying a high voltage be performed in a device having a large area except for the surface portion. Therefore, in order to avoid breakdown in the FLR which has a small area and easily breaks down on the surface, and to break down with a power MISFET which has a large area and does not easily break down on the surface, the breakdown voltage of the power MISFET is set to 750 V or more.
If the voltage is 800 V, the withstand voltage of the FLR is 800 V or more.
【００４５】このＦＬＲの降伏電圧は、理論上各リング
１３間のパンチスルー耐圧及び最外周リングの降伏電圧
の和となるため、リング１３の本数を増やすことによっ
て高耐圧化することができるが、ターミネーション長を
考慮して、本実施の形態ではリング１３を４本としてあ
る。The breakdown voltage of the FLR is theoretically the sum of the punch-through breakdown voltage between the rings 13 and the breakdown voltage of the outermost ring. Therefore, the breakdown voltage can be increased by increasing the number of rings 13. In the present embodiment, four rings 13 are provided in consideration of the termination length.
【００４６】そして、このＦＬＲの形成されたフィール
ド絶縁膜３上に、抵抗素子ＳＲが形成されている。抵抗
素子ＳＲは例えばｐ型不純物であるボロンを含有した多
結晶シリコンからなり、図１９に明らかなように、ＦＬ
Ｒの各リング１３に直交する方向に蛇行させて設けられ
ている（但し断面図では、概念的に理解しやすくするた
めに直線状に単純化してある）。抵抗素子ＳＲは、放熱
を考慮して断面面積に対して表面積を増加させるため
に、扁平形状とする。Then, on the field insulating film 3 on which the FLR is formed, a resistance element SR is formed. The resistance element SR is made of, for example, polycrystalline silicon containing boron which is a p-type impurity, and as is apparent from FIG.
It is provided so as to meander in a direction orthogonal to each ring 13 of R (however, in the cross-sectional view, it is simplified in a straight line for easy understanding conceptually). The resistance element SR has a flat shape in order to increase the surface area with respect to the cross-sectional area in consideration of heat radiation.
【００４７】本実施の形態では、各リング１３と抵抗素
子ＳＲとは、フィールド絶縁膜３に設けられた開口に形
成された接続配線１７によって、複数個所にて夫々電気
的に接続してある。このような接続を行なうことによっ
て、夫々の電位を固定してある。In the present embodiment, each ring 13 and resistance element SR are electrically connected at a plurality of locations by connection wiring 17 formed in an opening provided in field insulating film 3. By making such a connection, the respective potentials are fixed.
【００４８】高電圧の印加時に、抵抗素子ＳＲに発生す
る電界とＦＬＲに発生する電界との差が、それらの間に
位置するフィールド絶縁膜３に加わる電界となる。この
ため、ＦＬＲの形成されたフィールド絶縁膜３上に、抵
抗素子ＳＲを形成することによって、フィールド絶縁膜
３に加わる電界を緩和することができる。従って、抵抗
素子ＳＲはＦＬＲの最外周のリング１３よりも外側まで
設け、抵抗素子ＳＲに生じる電界とＦＬＲに生じる電界
とを略同一とすることによって、フィールド絶縁膜３に
加わる電界を最小化することができる。When a high voltage is applied, the difference between the electric field generated in resistance element SR and the electric field generated in FLR becomes the electric field applied to field insulating film 3 located therebetween. Therefore, the electric field applied to the field insulating film 3 can be reduced by forming the resistance element SR on the field insulating film 3 on which the FLR is formed. Therefore, the resistance element SR is provided outside the outermost ring 13 of the FLR, and the electric field generated in the resistance element SR and the electric field generated in the FLR are made substantially the same, thereby minimizing the electric field applied to the field insulating film 3. be able to.
【００４９】本実施の形態では、各リング１３と抵抗素
子ＳＲとを接続することによって、夫々の電位が固定さ
れ、抵抗素子ＳＲとＦＬＲとの電界に生じる誤差が低減
されるため、フィールド絶縁膜３に加わる電界が更に緩
和されることとなる。また、フィールド絶縁膜３の外周
には半導体基板主面に設けたｎ＋型の半導体領域１４ａ
に、例えばシリコンを含有させたアルミニウムを用いた
配線１４ｂを接続したガードリング１４が設けられてお
り、ガードリング１４の配線１４ｂが抵抗素子ＳＲの一
端に接続されてドレインと導通し、抵抗素子ＳＲの他端
がスタータスイッチＳＳのゲートと接続されており、ド
レインの接続領域としては、半導体基板裏面の全面に、
ｎ＋型半導体基体１と導通するドレイン電極が、例えば
ニッケル，チタン，ニッケル，銀を積層した積層膜とし
て形成される。また、本実施の形態では、スイッチング
レギュレータの高電圧部を集積回路化し、制御回路につ
いては別チップとする半導体装置について説明を行なっ
た。この構成によって、高電圧部と制御回路の夫々に適
した半導体基板を用いることが可能となる。しかし、よ
り集積回路化を進める場合には、図１３に示すように、
制御回路を一体化したスイッチングレギュレータの半導
体装置として、本発明を適用することも可能である。In this embodiment, since each ring 13 is connected to the resistance element SR, the respective potentials are fixed, and the error generated in the electric field between the resistance element SR and the FLR is reduced. The electric field applied to 3 is further reduced. Further, on the outer periphery of the field insulating film 3, an n + type semiconductor region 14a provided on the main surface of the semiconductor substrate is provided.
Is provided with a guard ring 14 to which a wiring 14b made of, for example, aluminum containing silicon is connected, and the wiring 14b of the guard ring 14 is connected to one end of the resistance element SR and is electrically connected to the drain. Is connected to the gate of the starter switch SS, and as a connection region for the drain,
A drain electrode that is electrically connected to the n + type semiconductor substrate 1 is formed as a laminated film in which nickel, titanium, nickel, and silver are laminated, for example. Further, in this embodiment, the semiconductor device in which the high-voltage portion of the switching regulator is formed into an integrated circuit and the control circuit is formed as a separate chip has been described. With this configuration, it is possible to use a semiconductor substrate suitable for each of the high-voltage section and the control circuit. However, in the case of further increasing the degree of integration, as shown in FIG.
The present invention can be applied to a semiconductor device of a switching regulator in which a control circuit is integrated.
【００５０】続いて、前述した半導体装置の製造方法を
説明する。先ず、図１４に示すように、例えばヒ素（Ａ
ｓ）が導入された単結晶珪素からなるｎ＋型半導体基体
１上に、エピタキシャル成長によってｎ−型層２を形成
する。そして、このｎ−型層２にＦＬＲのリング１３と
なるｐ型ウエルを形成し、この半導体基板の主面に酸化
珪素膜を、例えば熱酸化法で形成し、この酸化珪素膜上
に窒化珪素（ＳｉＮ）膜のマスクを形成し、この窒化珪
素膜をマスクとした選択的熱酸化によりフィールド絶縁
膜３を形成する。Subsequently, a method of manufacturing the above-described semiconductor device will be described. First, as shown in FIG. 14, for example, arsenic (A
An n− type layer 2 is formed by epitaxial growth on an n + type semiconductor substrate 1 made of single crystal silicon into which s) has been introduced. Then, a p-type well serving as the FLR ring 13 is formed in the n − -type layer 2, a silicon oxide film is formed on the main surface of the semiconductor substrate by, for example, a thermal oxidation method, and a silicon nitride film is formed on the silicon oxide film. A (SiN) film mask is formed, and the field insulating film 3 is formed by selective thermal oxidation using the silicon nitride film as a mask.
【００５１】次に、半導体基板主面に、熱酸化膜或いは
熱酸化膜にＣＶＤ（Chemical VaporDiposition）による
酸化珪素膜を積層したゲート絶縁膜４を形成し、半導体
基板主面全面にゲート５或いは抵抗素子ＳＲの導電膜と
なる多結晶珪素膜５´をＣＶＤにより形成する。この多
結晶珪素膜５´に、ゲート５となる領域には例えばリン
を、抵抗素子ＳＲの導電膜となる領域には例えばボロン
を導入する。この状態を図１５に示す。Next, a gate insulating film 4 is formed on the main surface of the semiconductor substrate by depositing a thermal oxide film or a silicon oxide film on the thermal oxide film by CVD (Chemical Vapor Diposition). A polycrystalline silicon film 5 'serving as a conductive film of the element SR is formed by CVD. In the polycrystalline silicon film 5 ', for example, phosphorus is introduced into a region to be the gate 5, and boron is introduced into a region to be a conductive film of the resistance element SR. This state is shown in FIG.
【００５２】次に、多結晶珪素膜５´を、エッチング除
去によってパターニングし、ゲート５及び抵抗素子ＳＲ
の導電膜を形成し、ＭＩＳＦＥＴのｐ型層７、ｎ＋型層
８，コンタクト層１２をホトリソグラフィによるマスク
を用いたイオン注入によって形成する。この際に抵抗素
子ＳＲの導電膜の両端に接続抵抗を低減するためのｐ＋
型層（導電膜がｎ型の場合には、ｎ＋型層）を形成す
る。この状態を図１６に示す。Next, the polycrystalline silicon film 5 'is patterned by etching and removal, and the gate 5 and the resistance element SR are formed.
Is formed, and the p-type layer 7, the n + -type layer 8, and the contact layer 12 of the MISFET are formed by ion implantation using a photolithographic mask. At this time, p + for reducing the connection resistance is provided at both ends of the conductive film of the resistance element SR.
A mold layer (n + -type layer when the conductive film is n-type) is formed. FIG. 16 shows this state.
【００５３】次に、半導体基板主面上の全面に、例えば
ＰＳＧ（Phosphorus Silicate Glass）膜を堆積させ、
ＳＯＧ（Spin On Glass）膜を塗布形成して層間絶縁膜
９を形成し、この層間絶縁膜９に、ソース領域となるｎ
＋型層８，ゲート配線６，抵抗素子ＳＲの接続領域を露
出させる開口を設ける。この状態を図１７に示す。な
お、この際に、図１７図示とは別の断面では、図１９に
示したように、リング１３上と抵抗素子ＳＲ上にも開口
を設ける。Next, for example, a PSG (Phosphorus Silicate Glass) film is deposited on the entire surface of the main surface of the semiconductor substrate,
An SOG (Spin On Glass) film is applied and formed to form an interlayer insulating film 9, and the interlayer insulating film 9 has an n serving as a source region.
An opening is provided to expose a connection region between the + type layer 8, the gate wiring 6, and the resistance element SR. This state is shown in FIG. At this time, in a cross section different from that shown in FIG. 17, openings are provided also on the ring 13 and the resistance element SR as shown in FIG.
【００５４】次に、この開口内を含む半導体基板主面上
の全面に例えばシリコンを含むアルミニウムからなる導
電膜（金属膜）を形成し、この金属膜をパターニングし
て、ゲートガードリング１０，ソース配線１１，ガード
リング１４及びリング１３と抵抗素子ＳＲとを接続する
配線１７を形成し、例えばソースガスの主体としてテト
ラエトキシシラン（ＴＥＯＳ）ガスを用いたプラズマＣ
ＶＤによる酸化珪素膜にポリイミドを塗布積層し、半導
体基板主面の全面を覆う保護絶縁膜１５を形成し、ｎ＋
型半導体基体１の裏面に研削処理を施し、この裏面に例
えば蒸着によりニッケル，チタン，ニッケル，銀を順次
積層したドレイン電極１６を形成して、図１８及び図１
９に示す状態となる。Next, a conductive film (metal film) made of, for example, aluminum containing silicon is formed on the entire surface of the main surface of the semiconductor substrate including the inside of the opening, and the metal film is patterned to form the gate guard ring 10 and the source. A wiring 17 for connecting the wiring 11, the guard ring 14, and the ring 13 to the resistance element SR is formed, and for example, a plasma C using tetraethoxysilane (TEOS) gas as a main source gas is used.
Polyimide is applied and laminated on the silicon oxide film by VD to form a protective insulating film 15 covering the entire main surface of the semiconductor substrate.
Grinding is performed on the back surface of the mold semiconductor substrate 1, and a drain electrode 16 in which nickel, titanium, nickel, and silver are sequentially laminated is formed on the back surface by, for example, vapor deposition.
The state shown in FIG.
【００５５】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。例えば本発明は、パワーＭＩＳＦＥＴを設
けた半導体装置以外にも、ＩＧＢＴ（Integrated Gate
Bipolar Transistor）等を設けた半導体装置にも適用が
可能である。As described above, the invention made by the present inventor is:
Although a specific description has been given based on the above-described embodiment, the present invention is not limited to the above-described embodiment, and it is needless to say that various modifications can be made without departing from the gist of the invention. For example, the present invention provides an IGBT (Integrated Gate) other than a semiconductor device provided with a power MISFET.
The present invention is also applicable to a semiconductor device provided with a bipolar transistor or the like.
【００５６】[0056]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）本発明によれば、高電圧の印加時に、抵抗素子に
発生する電界とＦＬＲに発生する電界との差がフィール
ド絶縁膜に加わる電界となるため、前記フィールド絶縁
膜に加わる電界を緩和することができるという効果があ
る。 （２）本発明によれば、上記効果（１）により、フィー
ルド絶縁膜の破壊を防止することが可能となるという効
果がある。 （３）本発明によれば、上記効果（２）により、フィー
ルド絶縁膜上に高耐圧抵抗を形成することができるとい
う効果がある。 （４）本発明によれば、上記効果（３）により、チップ
サイズを縮小することができるという効果がある。The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows. (1) According to the present invention, when a high voltage is applied, the difference between the electric field generated in the resistive element and the electric field generated in the FLR becomes an electric field applied to the field insulating film, so that the electric field applied to the field insulating film is reduced. There is an effect that can be. (2) According to the present invention, the above-mentioned effect (1) has an effect that the breakdown of the field insulating film can be prevented. (3) According to the present invention, there is an effect that a high withstand voltage resistance can be formed on the field insulating film by the effect (2). (4) According to the present invention, the effect (3) has an effect that the chip size can be reduced.
【図１】スイッチングレギュレータの構成を示す回路図
である。FIG. 1 is a circuit diagram showing a configuration of a switching regulator.
【図２】本発明の一実施の形態である半導体装置の概略
構成を示す平面図である。FIG. 2 is a plan view illustrating a schematic configuration of a semiconductor device according to an embodiment of the present invention;
【図３】図２中の抵抗素子を示す部分平面図である。FIG. 3 is a partial plan view showing a resistance element in FIG. 2;
【図４】図２中のメインスイッチを示す部分縦断面図で
ある。FIG. 4 is a partial vertical sectional view showing a main switch in FIG. 2;
【図５】図２中のスタータスイッチＳＳ及び抵抗素子Ｓ
Ｒが設けられていない外周部を示す部分縦断面図であ
る。FIG. 5 shows a starter switch SS and a resistance element S in FIG.
FIG. 4 is a partial longitudinal sectional view showing an outer peripheral portion where R is not provided.
【図６】図２中のスタータスイッチＳＳ及び抵抗素子Ｓ
Ｒが設けられた外周部を示す部分縦断面図である。FIG. 6 shows a starter switch SS and a resistance element S in FIG.
FIG. 4 is a partial longitudinal sectional view showing an outer peripheral portion provided with R.
【図７】フィールド絶縁膜上に設けられた抵抗素子によ
る電界を示す部分縦断面図である。FIG. 7 is a partial longitudinal sectional view showing an electric field generated by a resistance element provided on a field insulating film.
【図８】フィールド絶縁膜上に設けられた抵抗素子とＦ
ＬＲとによる電界を示す部分縦断面図である。FIG. 8 shows a resistance element provided on a field insulating film and F
FIG. 4 is a partial vertical sectional view showing an electric field generated by LR.
【図９】ディプレッション型の抵抗素子を示す部分縦断
面図である。FIG. 9 is a partial longitudinal sectional view showing a depletion-type resistance element.
【図１０】渦巻型の抵抗素子を示す部分縦断面図であ
る。FIG. 10 is a partial longitudinal sectional view showing a spiral type resistance element.
【図１１】本発明の抵抗素子の特性を示すグラフであ
る。FIG. 11 is a graph showing characteristics of the resistance element of the present invention.
【図１２】本発明の抵抗素子の温度特性を示すグラフで
ある。FIG. 12 is a graph showing temperature characteristics of the resistance element of the present invention.
【図１３】本発明の変形例の概略構成を示す平面図であ
る。FIG. 13 is a plan view showing a schematic configuration of a modified example of the present invention.
【図１４】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。FIG. 14 is a longitudinal sectional view showing a main part of a semiconductor device according to an embodiment of the present invention for each manufacturing process.
【図１５】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。FIG. 15 is a longitudinal sectional view showing a main part of a semiconductor device according to an embodiment of the present invention for each manufacturing process.
【図１６】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。FIG. 16 is a longitudinal sectional view showing a main part of a semiconductor device according to an embodiment of the present invention for each manufacturing process.
【図１７】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。FIG. 17 is a longitudinal sectional view showing a main part of a semiconductor device according to an embodiment of the present invention for each manufacturing process.
【図１８】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。FIG. 18 is a longitudinal sectional view showing a main part of a semiconductor device according to an embodiment of the present invention for each manufacturing process.
【図１９】本発明の他の実施の形態である半導体装置の
抵抗素子を示す部分平面図である。FIG. 19 is a partial plan view showing a resistance element of a semiconductor device according to another embodiment of the present invention.
【図２０】本発明の他の実施の形態である半導体装置の
スタータスイッチＳＳ及び抵抗素子ＳＲが設けられた外
周部を示す部分縦断面図である。FIG. 20 is a partial longitudinal sectional view showing an outer peripheral portion provided with a starter switch SS and a resistor SR of a semiconductor device according to another embodiment of the present invention;
１…半導体基体、２…ｎ−型層（ドレイン領域）、３…
フィールド絶縁膜、４…ゲート絶縁膜、５…ゲート、６
…ゲート配線、７…ｐ型層（チャネル形成領域）、８…
ｎ＋型層（ソース領域）、９…層間絶縁膜、１０…ゲー
トガードリング、１１…ソース配線、１２…コンタクト
層、１３…リング、１４…ガードリング、１５…保護絶
縁膜、１６…ドレイン電極、１７…接続配線。DESCRIPTION OF SYMBOLS 1 ... Semiconductor base, 2 ... n-type layer (drain region), 3 ...
Field insulating film, 4 gate insulating film, 5 gate, 6
... gate wiring, 7 ... p-type layer (channel formation region), 8 ...
n + type layer (source region), 9 interlayer insulating film, 10 gate guard ring, 11 source wiring, 12 contact layer, 13 ring, 14 guard ring, 15 protective insulating film, 16 drain electrode, 17 ... Connection wiring.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 町田 信夫 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 (72)発明者 工藤 聡 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 (72)発明者 山内 俊一 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内 Ｆターム(参考） 5F038 AR10 AV06 AZ10 BH09 BH20 DF01 EZ20 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Nobuo Machida 5-2-1, Josuihoncho, Kodaira-shi, Tokyo Inside the Semiconductor Division, Hitachi, Ltd. 5-20-1, Hitachi, Ltd. Semiconductor Business Headquarters, Ltd. (72) Inventor Shunichi Yamauchi 15-floor Asahidai, Moroyama-cho, Iruma-gun, Saitama F-term in Hitachi Eastern Semiconductor Co., Ltd. 5F038 AR10 AV06 AZ10 BH09 BH20 DF01 EZ20
Claims (10)
層が環状に形成された半導体装置において、 前記拡散層上に、絶縁膜を介して、抵抗素子が形成され
ていることを特徴とする半導体装置。1. A semiconductor device in which a floating diffusion layer is formed in a ring shape on a main surface of a semiconductor substrate, wherein a resistance element is formed on the diffusion layer via an insulating film. .
成された半導体装置において、 前記複数の拡散層上に、絶縁膜を介して、抵抗素子が形
成され、この抵抗素子と前記拡散層とが夫々電気的に接
続されていることを特徴とする半導体装置。2. A semiconductor device in which a plurality of annular diffusion layers are formed on a main surface of a semiconductor substrate, a resistance element is formed on the plurality of diffusion layers via an insulating film, and the resistance element and the diffusion layer are formed. Are electrically connected to each other.
□以下であることを特徴とする請求項１又は請求項２に
記載の半導体装置。3. A sheet resistance of said resistance element is 10 kΩ /
3. The semiconductor device according to claim 1, wherein:
タの起動抵抗として用いられていることを特徴とする請
求項１乃至請求項３の何れか一項に記載の半導体装置。4. The semiconductor device according to claim 1, wherein said resistance element is used as a starting resistance of a switching regulator.
ン又はｎ型の不純物であるリン等を含有する多結晶シリ
コンからなることを特徴とする請求項１乃至請求項４の
何れか一項に記載の半導体装置。5. The semiconductor device according to claim 1, wherein the resistance element is made of polycrystalline silicon containing boron as a p-type impurity or phosphorus as an n-type impurity. 3. The semiconductor device according to claim 1.
層が環状に形成された半導体装置の製造方法において、 前記半導体基板主面にフローティングの拡散層を環状に
形成する工程と、 前記拡散層上に、絶縁膜を介して、抵抗素子を形成する
工程とを有することを特徴とする半導体装置の製造方
法。6. A method of manufacturing a semiconductor device in which a floating diffusion layer is formed in an annular shape on a main surface of a semiconductor substrate, wherein: a step of forming a floating diffusion layer in an annular shape on the main surface of the semiconductor substrate; Forming a resistance element via an insulating film.
成された半導体装置の製造方法において、 前記半導体基板主面に環状の拡散層を複数環状に形成す
る工程と、 前記複数の拡散層上に、絶縁膜を介して、抵抗素子を形
成する工程とを有し、この抵抗素子と前記複数の拡散層
とが夫々電気的に接続されていることを特徴とする半導
体装置の製造方法。7. A method of manufacturing a semiconductor device in which a plurality of annular diffusion layers are formed on a main surface of a semiconductor substrate, wherein: a step of forming a plurality of annular diffusion layers on the main surface of the semiconductor substrate; Forming a resistive element via an insulating film, wherein the resistive element and the plurality of diffusion layers are electrically connected to each other.
□以下であることを特徴とする請求項６又は請求項７に
記載の半導体装置の製造方法。8. The sheet resistance of the resistance element is 10 kΩ /
□ The method of manufacturing a semiconductor device according to claim 6, wherein:
タの起動抵抗として用いられていることを特徴とする請
求項６乃至請求項８の何れか一項に記載の半導体装置の
製造方法。9. The method according to claim 6, wherein the resistance element is used as a starting resistance of a switching regulator.
ロン又はｎ型の不純物であるリン等を含有する多結晶シ
リコンからなることを特徴とする請求項６乃至請求項９
の何れか一項に記載の半導体装置の製造方法。10. The resistive element is made of polycrystalline silicon containing boron as a p-type impurity or phosphorus as an n-type impurity.
13. The method for manufacturing a semiconductor device according to claim 1.
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