JP2000251485A - 不揮発性半導体記憶装置およびそのデータ書き込み方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルにｎビット（ｎ≧２）の多値デー
タを書き込む場合に、書き込み時間を短縮する。 【解決手段】 ４値型のＮＡＮＤ型フラッシュメモリに
おいて、ＩＳＰＰ方式を用いて選択されたメモリセルに
ページ単位で２ビットデータを書き込む。この際、書き
込み開始から、メモリセルのしきい値電圧Ｖthが中間プ
ログラム状態（Ｖth＝０Ｖ）に達するまでの間は、選択
ワード線にプログラム電圧ＶPGM (N) を印加しつつ、ビ
ット線に初期ビット線電圧ＶＢ０を印加してデータの書
き込みを行い、その都度、選択ワード線にしきい値比較
電圧ＶVF（＝０Ｖ）を印加して、メモリセルのしきい値
電圧Ｖthが中間プログラム状態に達したか否かを検知す
ることでベリファイを行う。ベリファイの結果、メモリ
セルのしきい値電圧Ｖthが中間プログラム状態に達した
と判断された場合、次回の書き込みでは、ビット線に書
き込みデータに応じたビット線電圧を印加してデータの
書き込みを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は不揮発性半導体記
憶装置およびそのデータ書き込み方法に関し、特に、１
つのメモリセルに２ビット以上の多値データを記憶する
ようにした多値型の不揮発性半導体記憶装置に適用して
好適なものである。

【０００２】

【従来の技術】従来より、ページ単位でデータの書き込
みおよび読み出しを行うフラッシュメモリ、例えばＮＡ
ＮＤ型フラッシュメモリは、大容量データの記憶格納用
に使用されている。近年では、フラッシュメモリチップ
の集積度が向上し、記憶容量が益々大容量化していると
共に、記憶方式に関しても１つのメモリセルに２ビット
以上の多値データを記憶する多値記憶方式が開発されて
いる。

【０００３】図６は、１つのメモリセルに２ビットから
なり４値をとるデータを記憶するようにした４値型のフ
ラッシュメモリにおける、メモリセルのしきい値電圧の
分布と記憶データ内容との対応関係を示す。図６におい
て、グラフの縦軸はメモリセルのしきい値電圧Ｖthを示
し、グラフの横軸はメモリセルの分布頻度を示す。

【０００４】図６に示すように、４値型のフラッシュメ
モリにおけるメモリセルのしきい値電圧Ｖthは、デー
タ”００”、”０１”、”１０”、”１１”に対応した
４状態をとる。すなわち、図６において、分布Ａはデー
タ”００”が書き込まれて第３の正のしきい値電圧のプ
ログラム状態とされるメモリセルの分布であり、分布Ｂ
はデータ”０１”が書き込まれて第２の正のしきい値電
圧のプログラム状態とされるメモリセルの分布であり、
分布Ｃはデータ”１０”が書き込まれて第１の正のしき
い値電圧のプログラム状態とされるメモリセルの分布で
ある。これらのプログラム状態の分布幅は例えば０．２
Ｖ程度である。また、分布Ｄはデータ”１１”が書き込
まれて負のしきい値電圧の消去状態とされるメモリセル
の分布である。なお、図６においては、書き込みベリフ
ァイ動作時の各プログラム状態に対応する選択ワード線
電圧がＶVF1,ＶVF2,ＶVF3 で示され、読み出し動作時の
各プログラム状態に対応する選択ワード線電圧がＶRD1,
ＶRD2,ＶRD3 で示されている。その大小関係は、ＶVF3
＞ＶRD3 ＞ＶVF2 ＞ＶRD2 ＞ＶVF1 ＞ＶRD1 である。一
例を挙げると、ＶVF3 ＝２．８Ｖ、ＶRD3 ＝２．４Ｖ、
ＶVF2 ＝１．６Ｖ、ＶRD2 ＝１．２Ｖ、ＶVF1 ＝０．４
Ｖ、ＶRD1 ＝０Ｖである。

【０００５】この４値型のフラッシュメモリにおいて
は、上述のようなメモリセルのしきい値電圧と記憶デー
タ内容との対応関係に基づいて、データの書き込みおよ
び読み出しが行われる。

【０００６】

【発明が解決しようとする課題】しかしながら、上述の
ような多値型のフラッシュメモリは、２値型のフラッシ
ュメモリと比較して、データの読み出し時間および書き
込み時間が増大するという問題がある。以下に、その理
由について説明する。

【０００７】従来の多値型のフラッシュメモリのデータ
書き込み方法においては、書き込みデータに応じてビッ
ト線電圧を変化させて多値データを一括に書き込む、い
わゆる多値並列書き込み方式が主流となっている。ま
た、一般に、この書き込みの際には、ワード線に印加す
る書き込みパルス電圧を所定の初期電圧から一定のステ
ップ幅で段階的に増加させて順次書き込みを行う、いわ
ゆるＩＳＰＰ（Incremental Step Pulse Programming）
方式が採用される。この場合、各回の書き込み動作毎
に、ビット線に書き込みデータに応じたビット線電圧を
与えて書き込みを行い、その都度、メモリセルのプログ
ラム状態（しきい値電圧）を確認する書き込みベリファ
イが実行される。そして、ページ内の全メモリセルの書
き込みが完了するまで、上述の書き込み動作およびベリ
ファイ動作が繰り返される。

【０００８】ベリファイ動作の際には、ビット線を所定
電位にプリチャージした状態で、選択ワード線に所定の
比較電圧を印加し、このときのセル電流の有無をビット
線と接続されたセンスアンプ回路で検出することにより
メモリセルのしきい値電圧の判定を行う。つまり、メモ
リセルのしきい値電圧以上の比較電圧がそのゲートに供
給されてセル電流が流れる場合には、ビット線の電圧が
降下する。また、メモリセルトランジスタのしきい値電
圧未満の比較電圧がそのゲートに供給される場合には、
セル電流が流れず、ビット線はプリチャージレベルに保
持される。ベリファイ動作時には、この関係に基づいて
メモリセルのしきい値電圧の判定がなされる。このと
き、多値型のフラッシュメモリにおいては、ｎビットの
記憶データに対応した２ⁿ −１個のプログラム状態を判
別するために、選択ワード線に印加する比較電圧を２ⁿ
−１段階に変化させて順次しきい値電圧の判定を行う必
要がある。具体的には、例えば、図６に示すようなしき
い値電圧と記憶データ内容との対応関係を有する４値型
のフラッシュメモリにおいては、選択ワード線に印加す
る比較電圧を例えばＶVF3 →ＶVF2 →ＶVF1 の順序で段
階的に下げながらメモリセルのしきい値電圧の判定がな
される。

【０００９】読み出し動作の場合も同様に、ｎビットの
記憶データに対応した２ⁿ −１個のプログラム状態を判
別するために、選択ワード線に印加する比較電圧を２ⁿ
−１段階に変化させて順次しきい値電圧を判定する必要
があり、例えば、図６に示すようなしきい値電圧と記憶
データ内容との対応関係を有する４値型のフラッシュメ
モリにおいては、選択ワード線に印加する比較電圧を例
えばＶRD3 →ＶRD2 →ＶRD1 の順序で段階的に下げなが
らメモリセルのしきい値電圧の判定がなされる。

【００１０】このように、従来の多値型のフラッシュメ
モリでは、読み出し動作時やベリファイ動作時に、ワー
ド線に印加する比較電圧をプログラム状態の数に対応さ
せて段階的に変化させる必要があるため、比較電圧が１
つで済む２値型のフラッシュメモリに比べて比較回数が
増加し、トータルの読み出し動作時間およびトータルの
書き込み時間が増加することになる。例えば、従来公知
の逐次比較方式の４値型のフラッシュメモリでは、２値
型のフラッシュメモリの４〜５倍程度の読み出し時間お
よび書き込み時間を要するのが現状である。特に、多値
型のフラッシュメモリにおける書き込み時間の増大は、
信頼性の低下（多値化によるデータ保持特性の低下）の
問題と共に、その実用化の大きな障害となっている。

【００１１】したがって、この発明の目的は、メモリセ
ルにｎビット（ｎ≧２）の多値データを書き込む場合
に、書き込み時間を短縮することができる不揮発性半導
体記憶装置およびそのデータ書き込み方法を提供するこ
とにある。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明は、ワード線およびビット線
への印加電圧に応じて電荷蓄積部に蓄積された電荷量が
変化し、その変化に応じてしきい値電圧が変化すること
によってしきい値電圧に応じた値のデータを記憶すると
共に、ｎビット（ただしｎ≧２）のデータを記憶するた
めに消去状態と２ⁿ −１個のプログラム状態とを有する
メモリセルを有し、書き込み動作時に、書き込み回数に
応じてワード線に印加する書き込みパルス電圧を所定の
初期電圧から所定のステップ幅で段階的に上昇させ、選
択されたメモリセルにページ単位でデータを書き込むよ
うにした不揮発性半導体記憶装置であって、ワード線に
書き込みパルス電圧を印加しつつビット線に所定の初期
ビット線電圧を印加してメモリセルにデータを書き込
み、この際、メモリセルのしきい値電圧が２ⁿ −１個の
プログラム状態のうちの最も浅いプログラム状態よりも
浅い所定の中間プログラム状態に達したことを検知する
検知手段と、書き込み開始からの書き込み回数を計数す
る計数手段と、メモリセルのしきい値電圧が中間プログ
ラム状態に達するや、そのメモリセルと接続されるビッ
ト線に書き込みデータに応じたビット線電圧を印加する
ビット線電圧印加手段とを有することを特徴とするもの
である。

【００１３】この発明の第２の発明は、ワード線および
ビット線への印加電圧に応じて電荷蓄積部に蓄積された
電荷量が変化し、その変化に応じてしきい値電圧が変化
することによってしきい値電圧に応じた値のデータを記
憶すると共に、ｎビット（ただしｎ≧２）のデータを記
憶するために消去状態と２ⁿ −１個のプログラム状態と
を有するメモリセルを有し、書き込み動作時に、書き込
み回数に応じてワード線に印加する書き込みパルス電圧
を所定の初期電圧から所定のステップ幅で段階的に上昇
させ、選択されたメモリセルにページ単位でデータを書
き込むようにした不揮発性半導体記憶装置のデータ書き
込み方法であって、書き込み開始からメモリセルのしき
い値電圧が２ⁿ −１個のプログラム状態のうちの最も浅
いプログラム状態よりも浅い所定の中間プログラム状態
に達するまでの間は、ワード線に書き込みパルス電圧を
印加しつつビット線に所定の初期ビット線電圧を印加し
てメモリセルにデータを書き込む第１の書き込みステッ
プを行うと共に、その都度、メモリセルのしきい値電圧
が中間プログラム状態に達したか否かを検知するベリフ
ァイステップを行い、メモリセルのしきい値電圧が中間
プログラム状態に達するや、そのメモリセルと接続され
るビット線に書き込みデータに応じたビット線電圧を印
加してデータを書き込む第２の書き込みステップを行う
ことを特徴とするものである。

【００１４】この発明において、不揮発性半導体記憶装
置は、典型的には、ＮＡＮＤ型フラッシュメモリであ
る。

【００１５】この発明において、２ⁿ −１個のプログラ
ム状態は各々レベルの異なる正のしきい値電圧とされる
状態であり、消去状態は負のしきい値電圧とされる状態
である。また、初期ビット線電圧は、最も浅いプログラ
ム状態とされる書き込みデータに応じたビット線電圧よ
り高く、かつ、書き込み時にワード線に印加する書き込
みパルス電圧の初期電圧より低い所定の電圧に選ばれ
る。また、中間プログラム状態は、最も浅いプログラム
状態と消去状態との間のプログラム状態であり、具体的
には、例えばメモリセルのしきい値電圧が０Ｖとされる
プログラム状態である。

【００１６】上述のように構成されたこの発明において
は、メモリセルにｎビット（ただしｎ≧２）のデータを
書き込む場合に、書き込み開始からメモリセルのしきい
値電圧が２ⁿ −１個のプログラム状態のうちの最も浅い
プログラム状態よりも浅い所定の中間プログラム状態に
達するまでの間は、ビット線に所定の初期ビット線電圧
を与えてデータの書き込みがなされ、その都度、メモリ
セルのしきい値電圧が中間プログラム状態に達したか否
かを検知することでベリファイがなされる。そして、こ
のベリファイの結果、メモリセルのしきい値電圧が中間
プログラム状態に達していると判断されると、そのメモ
リセルと接続されるビット線に書き込みデータに応じた
ビット線電圧が印加され実質的な多値データの書き込み
がなされ、この１回の書き込みで、メモリセルのしきい
値電圧は書き込みデータに対応した２ⁿ −１個のプログ
ラム状態に分離される。このようにすることで、メモリ
セルにｎビットの多値データを書き込む場合に、ベリフ
ァイ動作時のメモリセルのしきい値電圧の比較回数が１
回で済むようになる（２値のベリファイでよい）ため、
従来に比べて、トータルの書き込み時間が大幅に短縮さ
れる。

【００１７】この発明の第１の発明において、検知手段
は、典型的には、ワード線に中間プログラム状態を判別
することが可能な所定の比較電圧を印加し、このときの
セル電流の有無を検出することにより、メモリセルのし
きい値電圧が中間プログラム状態に達したか否かを検知
する。この発明の第２の発明において、ベリファイステ
ップでは、典型的には、ワード線に中間プログラム状態
を判別することが可能な所定の比較電圧を印加し、この
ときのセル電流の有無を検出することにより、メモリセ
ルのしきい値電圧が中間プログラム状態に達したか否か
を検知する。このとき、ワード線に印加する比較電圧
は、最も浅いプログラム状態におけるメモリセルのしき
い値電圧と、消去状態におけるメモリセルのしきい値電
圧との間の電圧であり、具体的には、例えば、中間プロ
グラム状態におけるメモリセルのしきい値電圧が０Ｖと
される場合、０Ｖに選ばれる。

【００１８】この発明の第１の発明において、ビット線
電圧印加手段は、好適には、書き込みデータに応じたビ
ット線電圧を、書き込み回数に応じて所定のステップ幅
で段階的に減少させる。この発明に第２の発明において
は、好適には、第２の書き込みステップでビット線に印
加すべき書き込みデータに応じたビット線電圧を、書き
込み回数に応じて所定のステップ幅で段階的に減少させ
る。書き込み時に、ビット線電圧を初期ビット線電圧か
ら書き込みデータに応じたビット線電圧に切り換えた場
合のメモリセルのしきい値電圧の変化量は、メモリセル
特性に依存する。具体的には、このときメモリセルのし
きい値電圧の変化量は、書き込みの早いメモリセルほど
大きくなり、書き込みの遅いメモリセルほど小さくな
る。一方、ビット線電圧を初期ビット線電圧から書き込
みデータに応じたビット線電圧に切り換えた場合のメモ
リセルのしきい値電圧の変化量は、ビット線電圧の変化
量（初期ビット線電圧と書き込みデータに応じたビット
線電圧との差分）にも依存する。具体的には、このとき
メモリセルのしきい値電圧の変化量は、ビット線電圧の
変化量が大きいほど大きくなり、ビット線電圧の変化量
が小さいほど小さくなる。そこで、この発明では、中間
プログラム状態に達するまでの書き込み回数が、書き込
みの早いメモリセルほど少なく、書き込みの遅いメモリ
セルほど多くなることを利用し、上述のように、書き込
みデータに応じたビット線電圧を、書き込み回数に応じ
て減少させる。このようにすることで、ビット線電圧を
初期ビット線電圧から書き込みデータに応じたビット線
電圧に切り換えたときに、書き込みの早いメモリセルに
おいてはビット線電圧の変化量を小さくすることがで
き、書き込みの遅いメモリセルにおいてはビット線電圧
の変化量を大きくすることができるので、このときのメ
モリセルのしきい値電圧の変化量を、メモリセル特性に
よらずほぼ一定とすることができる。これにより、各プ
ログラム状態におけるメモリセルの分布幅を狭くするこ
とができる。なお、この場合、書き込みデータに応じた
ビット線電圧を書き込み回数に応じて低下させる際のス
テップ幅は、予め統計データにより求めておく。

【００１９】この発明の第１の発明において、不揮発性
半導体記憶装置は、好適には、しきい値電圧が中間プロ
グラム状態に達したと検知されたメモリセルに書き込み
データに応じたビット線電圧を印加して書き込みを行っ
た後、そのメモリセルへのデータの書き込みを禁止する
書き込み制御手段をさらに有するものである。この発明
の第２の発明においては、好適には、第２の書き込みス
テップで、しきい値電圧が中間プログラム状態に達した
と検知されたメモリセルに書き込みデータに応じたビッ
ト線電圧を印加して書き込みを行った後、そのメモリセ
ルへのデータの書き込みを禁止する。これにより、しき
い値電圧が所望のプログラム状態に達したメモリセルへ
の過剰書き込みが防止される。

【００２０】この発明の第１の発明において、不揮発性
半導体記憶装置は、好適には、ページ単位の書き込み終
了後に、メモリセルに所望のデータが書き込まれたか否
かをを確認する確認手段をさらに有するものである。こ
の発明の第２の発明においては、好適には、書き込み終
了後に、メモリセルに所望のデータが書き込まれたか否
かを確認する確認ステップを行う。

【００２１】

【発明の実施の形態】以下、この発明の一実施形態につ
いて図面を参照しながら説明する。図１は、この発明の
一実施形態によるＮＡＮＤ型フラッシュメモリの構成例
を示す略線図である。

【００２２】図１に示すように、このＮＡＮＤ型フラッ
シュメモリは、メモリセルアレイ１、メインロウデコー
ダ２、サブロウデコーダ３、昇圧回路（レベル変換回
路）４、データラッチ回路５、ビット線電圧発生回路
６、制御回路７などを有している。

【００２３】メモリセルアレイ１は、行方向および列方
向にマトリクス状に配列された複数のＮＡＮＤストリン
グと、これらのＮＡＮＤストリングと接続されたワード
線、ビット線、選択ゲート線、ソース線などにより構成
されている。ＮＡＮＤストリングは、所定数のメモリセ
ルと選択トランジスタとが直列に接続されたものからな
る。このメモリセルアレイ１は、通常、列方向に複数の
ブロックに分割されている。各ブロック内においては、
行方向にワード線および選択ゲート線を共有する所定数
のＮＡＮＤストリングが並列に配列されている。これら
のブロックは、メモリセルに記憶されたデータを消去す
る際の消去単位となっている。このメモリセルアレイ１
の具体的な構成については、後に図２を参照して詳細に
説明する。

【００２４】メインロウデコーダ２は、アドレスデコー
ダ、レベル変換回路、ワード線および選択ゲート線のト
ランスファゲートを含んでいる。メインロウデコーダ２
は、アドレスデコード信号に従って、選択ブロック内の
トランスファゲートのみをオンさせワード線および選択
ゲート線をドライブする。サブロウデコーダ３は、動作
モードおよび選択情報に従って、昇圧回路４によって所
定レベルにレベル変換された信号を出力する。昇圧回路
４としては、例えば、書き込み動作時に選択ワード線に
印加するプログラム電圧（ＶPGM ）用のもの、書き込み
動作時に非選択ワード線に印加する書き込みパス電圧
（Ｖpass）用のもの、書き込みベリファイ動作時および
読み出し動作時に選択ワード線に印加するしきい値比較
電圧用のもの、書き込みベリファイ動作時および読み出
し動作時に非選択ワード線に印加する読み出しパス電圧
（Ｐ５Ｖ）用のものが用意されている。サブロウデコー
ダ３からの出力は、メインロウデコーダ２のトランスフ
ァゲートを介してメモリセルアレイ１のワード線および
選択ゲート線に供給される。

【００２５】データラッチ回路５は、メモリセルアレイ
１のビット線と接続され、大別すると、ビット線電圧設
定回路、ラッチ回路、ベリファイ／リード制御回路など
により構成される。データラッチ回路５のビット線電圧
設定回路は、ビット線電圧発生回路６から導出されるビ
ット線電圧供給ラインと接続されている。これらのデー
タラッチ回路５およびビット線電圧発生回路６の具体的
な構成については、後に図３を参照して詳細に説明す
る。

【００２６】制御回路７は、このＮＡＮＤ型フラッシュ
メモリの動作を制御するためのものである。この制御回
路７からは、メインロウデコーダ２、サブロウデコーダ
３、昇圧回路４、データラッチ回路５などに対して制御
信号を供給するための信号線が導出されている。

【００２７】ここで、このＮＡＮＤ型フラッシュメモリ
のメモリセルアレイ１の具体的な構成について説明す
る。図２は、メモリセルアレイ１の構成例を示す等価回
路図である。

【００２８】図２に示すように、メモリセルアレイ１に
おいては、複数のビット線が並列に配列され、各ビット
線毎にＮＡＮＤストリングが接続されている。すなわ
ち、ビット線ＢＬ０にＮＡＮＤストリングＡ０が接続さ
れ、ビット線ＢＬ１にＮＡＮＤストリングＡ１が接続さ
れている。なお、図２においては、ビット線ＢＬ２以降
のビット線が図示省略されている。

【００２９】ＮＡＮＤストリングＡ０は、選択トランジ
スタＤＳ０、メモリセルＭ_0-0 〜Ｍ_15-0および選択トラ
ンジスタＳＳ０により構成されている。ＮＡＮＤストリ
ングＡ１は、選択トランジスタＤＳ１、メモリセルＭ
_0-1 〜Ｍ_15-1および選択トランジスタＳＳ１により構成
されている。これらのＮＡＮＤストリングＡ０，Ａ１
は、ワード線および選択ゲート線を共有しており、同一
ブロック内に配列されたＮＡＮＤストリングである。

【００３０】ＮＡＮＤストリングＡ０においては、メモ
リセルＭ_15-0のドレインが選択トランジスタＤＳ０を介
してビット線ＢＬ０と接続され、メモリセルＭ_0-0 のソ
ースが選択トランジスタＳＳ０を介してソース線ＳＬと
接続されている。ＮＡＮＤストリングＡ１においては、
メモリセルＭ_15-1のドレインが選択トランジスタＤＳ１
を介してビット線ＢＬ１と接続され、メモリセルＭ_0-1
のソースが選択トランジスタＳＳ１を介してソース線Ｓ
Ｌと接続されている。

【００３１】メモリセルＭ_0-0 〜Ｍ_15-0およびメモリセ
ルＭ_0-1 〜Ｍ_15-1は、スタックゲート型のｎチャネルＭ
ＯＳトランジスタからなり、各々２ビットのメモリセル
として機能する。これらのメモリセルＭ_0-0 〜Ｍ_15-0お
よびメモリセルＭ_0-1 〜Ｍ_15-1のコントロールゲート
は、それぞれワード線ＷＬ０〜ＷＬ１５と接続されてい
る。選択トランジスタＤＳ０，ＤＳ１のゲートは選択ゲ
ート線ＤＳＧと接続され、選択トランジスタＳＳ０，Ｓ
Ｓ１のゲートは選択ゲート線ＳＳＧと接続されている。
図示省略したビット線ＢＬ２以降の各ビット線に接続さ
れるＮＡＮＤストリングについても、上述と同様の接続
関係とされる。

【００３２】次に、このＮＡＮＤ型フラッシュメモリの
データラッチ回路５およびビット線電圧発生回路６の具
体的な構成について説明する。図３は、データラッチ回
路５およびビット線電圧発生回路６の構成例を示す略線
図である。

【００３３】図３に示すように、データラッチ回路５
は、ビット線電圧設定回路５ａ、ラッチ回路５ｂ、ベリ
ファイ／リード制御回路５ｃを有する。

【００３４】データラッチ回路５のビット線電圧設定回
路５ａは、例えば、ｎチャネルＭＯＳトランジスタから
なるトランジスタＮＴ１〜ＮＴ１０およびｐチャネルＭ
ＯＳトランジスタからなるトランジスタＰＴ１〜ＰＴ３
により構成されている。

【００３５】このビット線電圧設定回路５ａにおいて
は、ノードＳＡと電源電圧Ｖcc（Ｖ_CCは例えば３．３
Ｖ）の供給ラインとの間にトランジスタＰＴ１が接続さ
れている。トランジスタＰＴ１のゲートには制御信号Ｖ
ref が供給される。また、ノードＳＡと接地ラインとの
間にトランジスタＮＴ１が接続されている。トランジス
タＮＴ１のゲートには制御信号ＤＩＳＣが供給される。

【００３６】トランジスタＮＴ３のドレインおよびトラ
ンジスタＰＴ３のドレインが、トランジスタＮＴ２およ
びトランジスタＰＴ２からなるトランスファゲートを介
してノードＳＡと接続されている。トランスファゲート
を構成する一方のトランジスタＮＴ２のゲートには制御
信号ＰＲＧが供給され、他方のトランジスタＰＴ２のゲ
ートには制御信号ＰＲＧの反転信号である制御信号／Ｐ
ＲＧ（／は反転を表す）が供給される。

【００３７】トランジスタＰＴ３のソースが電圧ＶＢ０
（初期ビット線電圧）の供給ライン（図示せず）と接続
されている。トランジスタＮＴ３のソースがトランジス
タＮＴ４，ＮＴ６、ＮＴ８のドレインと接続されてい
る。トランジスタＮＴ３のソースとビット線電圧供給ラ
インＶＢＬ３との間にトランジスタＮＴ４，ＮＴ５が直
列に接続されている。トランジスタＮＴ３のソースとビ
ット線電圧供給ラインＶＢＬ２との間にトランジスタＮ
Ｔ６，ＮＴ７が直列に接続されている。トランジスタＮ
Ｔ３のソースとビット線電圧供給ラインＶＢＬ１との間
にトランジスタＮＴ８，ＮＴ９が直列に接続されてい
る。ノードＳＡとビット線との間にトランジスタＮＴ１
０が接続されている。トランジスタＮＴ１０のゲートに
は制御信号ＢＣが供給される。

【００３８】ここで、ビット線電圧供給ラインＶＢＬ
１、ＶＢＬ２、ＶＢＬ３は、それぞれ、ビット線に書き
込みデータに応じたビット線電圧を供給するために用い
られる電圧供給ラインであり、ビット線電圧発生回路６
から導出されている。具体的には、この場合、ビット線
電圧供給ラインＶＢＬ１は、書き込みデータが”１０”
の場合にビット線に印加すべきビット線電圧ＶＢ(DATA
="10") の供給ラインであり、ビット線電圧供給ライン
ＶＢＬ２は、書き込みデータが”０１”の場合にビット
線に印加すべきビット線電圧ＶＢ(DATA="01") の供給ラ
インであり、ビット線電圧供給ラインＶＢＬ３は、書き
込みデータが”００”の場合にビット線に印加すべきビ
ット線電圧ＶＢ(DATA="00") の供給ラインである。ただ
し、ＶＢ０＞ＶＢ(DATA="10") ＞ＶＢ(DATA="01") ＞Ｖ
Ｂ(DATA="00") である。この一実施形態において、上述
の書き込みデータに応じたビット線電圧ＶＢ(DATA="1
0") 、ＶＢ(DATA="01") 、ＶＢ(DATA="00") が、各々、
書き込み回数Ｎの増加と共に所定のステップ幅で減少し
てゆく電圧であるのが特徴である。

【００３９】以下においては、書き込み回数Ｎに応じて
変化（減少）するビット線電圧ＶＢ(DATA="10") 、ＶＢ
(DATA="01") 、ＶＢ(DATA="00") を、それぞれ、電圧Ｖ
Ｂ１(N) 、ＶＢ２(N) 、ＶＢ３(N) （ただし、ＶＢ１
(1) ＞ＶＢ１(2) ＞・・・＞ＶＢ１(N) 、ＶＢ２(1) ＞
ＶＢ２(2) ＞・・・＞ＶＢ２(N) 、ＶＢ３(1) ＞ＶＢ３
(2) ＞・・・＞ＶＢ３(N) ）を用いて表すことがある。
なお、これらの電圧ＶＢ１(N) 、ＶＢ２(N) 、ＶＢ３
(N) の初期電圧ＶＢ１(1) 、ＶＢ２(1) 、ＶＢ３(1) お
よびステップ幅は、統計データにより求めておく。

【００４０】データラッチ回路５のラッチ回路５ｂは、
例えば、インバータＵ１およびインバータＵ２からなる
ラッチ回路ＬＤ１と、インバータＵ３およびインバータ
Ｕ４からなるラッチ回路ＬＤ０とにより構成されてい
る。

【００４１】このラッチ回路５ｂにおいて、ラッチ回路
ＬＤ１は、２ビットデータのうちの上位ビットのデータ
を格納するためのものであり、この場合、インバータＵ
１の出力端子とインバータＵ２の入力端子との共通接続
点が記憶ノードＤ１とされ、インバータＵ１の入力端子
とインバータＵ２の出力端子との共通接続点が反転記憶
ノード／Ｄ１とされている。ラッチ回路ＬＤ０は、２ビ
ットデータのうちの下位ビットのデータを格納するため
のものであり、この場合、インバータＵ３の出力端子と
インバータＵ４の入力端子との共通接続点が記憶ノード
Ｄ０とされ、インバータＵ３の入力端子とインバータＵ
４の出力端子との共通接続点が反転記憶ノード／Ｄ０と
されている。ラッチ回路ＬＤ１の記憶ノードＤ１および
ラッチ回路ＬＤ０の記憶ノードＤ０は、それぞれ、デー
タバス線と接続される。

【００４２】ラッチ回路ＬＤ１の反転記憶ノード／Ｄ１
がトランジスタＮＴ４，ＮＴ６のゲートと接続され、記
憶ノードＤ１がトランジスタＮＴ８のゲートと接続され
ている。ラッチ回路ＬＤ０の反転記憶ノード／Ｄ０がト
ランジスタＮＴ５，ＮＴ９のゲートと接続され、記憶ノ
ードＤ０がトランジスタＮＴ７のゲートと接続されてい
る。

【００４３】データラッチ回路５のベリファイ／リード
制御回路５ｃは、例えば、インバータＵ５およびインバ
ータＵ６からなるラッチ回路ＬＱと、ｎチャネルＭＯＳ
トランジスタからなるトランジスタＮＴ１１〜ＮＴ２０
とにより構成されている。

【００４４】このベリファイ／リード制御回路５ｃにお
いて、ラッチ回路ＬＱは、ベリファイ動作時に、メモリ
セルのしきい値電圧判定用のフリップフロップとして動
作するものであり、この場合、インバータＵ５の出力端
子とインバータＵ６の入力端子との共通接続点が記憶ノ
ードＱとされ、インバータＵ５の入力端子とインバータ
Ｕ６の出力端子との共通接続点が反転記憶ノード／Ｑと
されている。

【００４５】ラッチ回路ＬＱの反転記憶ノード／Ｑと接
地ラインとの間にトランジスタＮＴ１１，ＮＴ１２が直
列に接続されている。ラッチ回路ＬＱの記憶ノードＱと
接地ラインとの間にトランジスタＮＴ１３，ＮＴ１４が
直列に接続され、さらに、トランジスタＮＴ１３のソー
スと接地ラインとの間に、トランジスタＮＴ１５がトラ
ンジスタＮＴ１４と並列に接続されている。ラッチ回路
ＬＱの記憶ノードＱとノードＳＡとの間にトランジスタ
ＮＴ１６が接続されている。トランジスタＮＴ１１のゲ
ートに制御信号ＬＡＴ１が供給され、トランジスタＮＴ
１３のゲートに制御信号ＬＡＴ２が供給され、トランジ
スタＮＴ１６のゲートに制御信号ＬＡＴ３が供給され
る。トランジスタＮＴ１２のゲートがノードＳＡと接続
されている。トランジスタＮＴ１４のゲートがラッチ回
路ＬＤ０の反転記憶ノード／Ｄ０と接続され、トランジ
スタＮＴ１５のゲートがラッチ回路ＬＤ１の反転記憶ノ
ード／Ｄ１と接続されている。

【００４６】ラッチ回路ＬＤ１の反転記憶ノード／Ｄ１
と接地ラインとの間にトランジスタＮＴ１７，ＮＴ１８
が直列に接続され、ラッチ回路ＬＤ０の反転記憶ノード
／Ｄ０と接地ラインとの間にトランジスタＮＴ１９，Ｎ
Ｔ２０が直列に接続されている。トランジスタＮＴ１７
のゲートに制御信号ＲＤ１が供給され、トランジスタＮ
Ｔ１９のゲートに制御信号ＲＤ０が供給される。トラン
ジスタＮＴ１８のゲートおよびトランジスタＮＴ２０の
ゲートが、それぞれノードＳＡと接続されている。

【００４７】ビット線電圧発生回路６は、カウンタ１
１、ＲＯＭ１２およびＤ／Ａ変換器１３〜１５により構
成されている。カウンタ１１は、書き込み動作時に、例
えば書き込み開始からの書き込み回数Ｎを計数する。こ
のカウンタ１１のカウントデータはＲＯＭ１２に入力さ
れる。ＲＯＭ１２は、所定の変換テーブルを用いて、カ
ウントデータに対応したビット線電圧発生データを出力
する。このＲＯＭ１２のビット線電圧発生データは、Ｄ
／Ａ変換器１３〜１５に入力される。Ｄ／Ａ変換器１３
〜１５は、ビット線電圧発生データをＤ／Ａ変換するこ
とにより所定の電圧信号を生成する。Ｄ／Ａ変換器１３
の電圧信号は、ビット線電圧ＶＢ(DATA="10") に対応す
る電圧ＶＢ１(N) としてビット線電圧供給ラインＶＢＬ
１に出力され、Ｄ／Ａ変換器１４の電圧信号は、ビット
線電圧ＶＢ(DATA="01") に対応する電圧ＶＢ２(N) とし
てビット線電圧供給ラインＶＢＬ２に出力され、Ｄ／Ａ
変換器１５の電圧信号は、ビット線電圧ＶＢ(DATA="0
0") に対応する電圧ＶＢ３(N)としてビット線電圧供給
ラインＶＢＬ３に出力される。

【００４８】次に、上述のように構成されたこの一実施
形態によるＮＡＮＤ型フラッシュメモリのデータ書き込
み方法について説明する。図４および図５は、この一実
施形態によるＮＡＮＤ型フラッシュメモリのデータ書き
込み方法を説明するための略線図である。ここで、図４
は、Ｎ回目の書き込み動作後のメモリセルのしきい値電
圧（しきい値電圧の変化特性）を示し、図５は、Ｎ回目
の書き込み動作時の選択ワード線電圧およびビット線電
圧の設定例を示す。また、図４には、この一実施形態に
よるＮＡＮＤ型フラッシュメモリにおけるメモリセルの
しきい値電圧分布と記憶データとの対応関係をあわせて
示す。

【００４９】図４に示すように、このＮＡＮＤ型フラッ
シュメモリにおけるメモリセルのしきい値電圧Ｖthは、
データ”００”、”０１”、”１０”、”１１”に対応
した４状態をとる。すなわち、図４において、分布Ａは
データ”００”が書き込まれて第３の正のしきい値電圧
Ｖth(DATA="00") のプログラム状態とされるメモリセル
の分布であり、分布Ｂはデータ”０１”が書き込まれて
第２の正のしきい値電圧Ｖth(DATA="01") のプログラム
状態とされるメモリセルの分布であり、分布Ｃはデー
タ”１０”が書き込まれて第１の正のしきい値電圧Ｖth
(DATA="10") のプログラム状態とされるメモリセルの分
布である。また、分布Ｄはデータ”１１”が書き込まれ
て負のしきい値電圧Ｖth(DATA="11") の消去状態とされ
るメモリセルの分布である。なお、書き込みベリファイ
動作時および読み出し動作時の各プログラム状態に対応
する選択ワード線電圧は、例えば図６と同様であるので
説明を省略する。このＮＡＮＤ型フラッシュメモリにお
いては、図４に示す関係に基づいてデータの書き込みが
行われる。また、このデータ書き込み方法においては、
ワード線に印加する書き込みパルス電圧を所定の初期電
圧から所定のステップ幅で段階的に増加させるＩＳＰＰ
方式により、選択されたメモリセルにページ単位でデー
タを書き込むものとし、ページ単位の書き込みが完了す
るまで、書き込み動作とベリファイ動作とを繰り返し行
うものとする。

【００５０】このとき、この一実施形態によるデータ書
き込み方法においては、書き込み開始からメモリセルの
しきい値電圧が所定の中間プログラム状態に達するまで
の間は、選択ワード線に書き込みパルス電圧としてプロ
グラム電圧ＶPGM(N)（ただし、Ｎは書き込み回数）を印
加し、かつ、非選択ワード線に書き込みパス電圧Ｖpass
(N) （＜ＶPGM(N)、ただし、Ｎは書き込み回数）を印加
しつつ、ビット線に初期ビット線電圧ＶＢ０を印加して
メモリセルにデータを書き込む第１の書き込みステップ
が実行され、その都度、メモリセルのしきい値電圧が中
間プログラム状態に達したか否かを検知するベリファイ
ステップが実行される。なお、書き込み動作は、書き込
みデータが”１１”以外の場合（ラッチ回路５ｂのラッ
チデータが（Ｄ１，Ｄ０）≠（１，１）の場合）に実行
され、書き込みデータが”１１”の場合（ラッチ回路５
ｂのラッチデータが（Ｄ１，Ｄ０）＝（１，１）の場
合）、ビット線はハイインピーダンス状態とされ書き込
み禁止とされる。

【００５１】ここで、中間プログラム状態とは、２ビッ
トデータを記憶する場合の２² −１＝３個のプログラム
状態のうち最も浅いプログラム状態、すなわち、デー
タ”１０”に対応したプログラム状態より浅いプログラ
ム状態である。具体的には、この中間プログラム状態
は、しきい値電圧がＶth(DATA="10") とされるデータ”
１０”に対応したプログラム状態（分布Ｃ）と、しきい
値電圧がＶth(DATA="11")とされるデータ”１１”に対
応した消去状態（分布Ｄ）との間のプログラム状態であ
る。この一実施形態においては、例えば、メモリセルの
しきい値電圧が０Ｖとされるプログラム状態を中間プロ
グラム状態とする。

【００５２】ベリファイステップでは、選択ワード線に
所定のしきい値比較電圧ＶVFを印加し、このときのセル
電流の有無を検知することにより、メモリセルのしきい
値電圧Ｖthが中間プログラム状態（Ｖth＝０Ｖ）に達し
たか否かを検知する。この場合、選択ワード線に印加さ
れるしきい値比較電圧ＶVFは０Ｖに選ばれる。

【００５３】このベリファイステップにおいて、メモリ
セルのしきい値電圧が中間プログラム状態に達したと判
断されると、そのメモリセルに関しては、次回の書き込
み動作では、ラッチ回路５ｂのラッチデータ（Ｄ１，Ｄ
０）に応じて、ビット線にビット線電圧ＶＢ(DATA="1
0") 、ＶＢ(DATA="01") 、ＶＢ(DATA="00") の何れかを
与えてメモリセルにデータを書き込む第２の書き込みス
テップが実行される。この第２の書き込みステップは、
実質的な多値データの書き込みステップであり、この第
２の書き込みステップの１回の書き込みにより、メモリ
セルのしきい値電圧は書き込みデータに応じたプログラ
ム状態に分離される。

【００５４】以下、図４および図５に示す例について、
具体的に説明する。なお、以下においては、データラッ
チ回路５の動作説明の際に特に明記しないトランジスタ
などは、通常、オフ状態とされているものとする。

【００５５】図４および図５に示すように、書き込み動
作が起動される前、書き込みページ内の全メモリセルは
消去状態とされ、そのしきい値電圧はＶth(DATA="11")
＜０とされている。また、制御信号ＰＲＧがローレベル
に、制御信号／ＰＲＧがハイレベルに設定されることで
トランジスタＮＴ２，ＰＴ２がオフ状態にされ、ビット
線はビット線電圧供給ラインから切り離されている。

【００５６】この状態で書き込み動作が起動されると、
実際の書き込み動作に先立って、書き込みデータがデー
タバスを介してラッチ回路５ｂに供給される。これによ
り、メモリセルに書き込むべき２ビットデータのうち、
上位ビットのデータがラッチ回路ＬＤ１の記憶ノードＤ
１にセットされ、下位ビットのデータがラッチ回路ＬＤ
０の記憶ノードＤ０にセットされる。

【００５７】また、制御信号Ｖref がローレベルに設定
されることでトランジスタＰＴ１がオン状態にされる。
この状態で、パルス状の信号である制御信号ＬＡＴ１が
ハイレベルに設定さる。これにより、トランジスタＮＴ
１１，ＮＴ１２がオン状態にされる。このことにより、
ベリファイ／リード制御回路５ｃにおいては、ラッチ回
路ＬＱの反転記憶ノード／Ｑがローレベルに引き込ま
れ、記憶ノードＱがハイレベル（Ｑ＝”１”）に設定さ
れる。

【００５８】続いて、パルス状の信号である制御信号Ｌ
ＡＴ２がハイレベルに設定に設定され、トランジスタＮ
Ｔ１３がオン状態にされる。このとき、書き込みデータ
が”１１”以外の場合（ラッチ回路５ｂのラッチデータ
が（Ｄ１，Ｄ０）≠（１，１）の場合）は、トランジス
タＮＴ１４またはトランジスタＮＴ１５の少なくとも一
方がオン状態であることにより、ラッチ回路ＬＱの記憶
ノードＱがローレベル（Ｑ＝”０”）に反転する。一
方、書き込みデータが”１１”の場合（ラッチ回路５ｂ
のラッチデータが（Ｄ１，Ｄ０）＝（１，１）の場合）
は、ラッチ回路ＬＱの記憶ノードＱはハイレベル（Ｑ
＝”１”）に保持される。

【００５９】また、１回目の書き込み動作の際、ビット
線電圧供給ラインＶＢＬ１には電圧ＶＢ１(1) が供給さ
れ、ビット線電圧供給ラインＶＢＬ２には電圧ＶＢ２
(1) が供給され、ビット線電圧供給ラインＶＢＬ３には
電圧ＶＢ３(1) が供給されている。

【００６０】その後、制御信号Ｖref がハイレベルに設
定されトランジスタＰＴ１がオフ状態にされる。そし
て、制御信号ＤＩＳＣがハイレベルに設定されトランジ
スタＮＴ１がオン状態にされると共に、制御信号ＢＣが
所定のハイレベルに設定されトランジスタＮＴ１０がオ
ン状態にされる。これによりビット線が接地される。そ
の後、制御信号ＤＩＳＣがローレベルに切り換えられ、
ビット線が接地ラインから切り離される。そして、制御
信号Ｖref がローレベルに設定され、ビット線がＶccレ
ベルに充電される。

【００６１】その後、制御信号ＰＲＧがハイレベルに、
制御信号／ＰＲＧがローレベルに設定されてトランジス
タＮＴ２，ＰＴ２がオン状態に切り換えられる。このこ
とで、ビット線が、ラッチ回路５ｂのラッチデータ（Ｄ
１，Ｄ０）およびベリファイ／リード制御回路５ｃのラ
ッチデータＱに応じて、所定のビット線電圧供給ライン
と接続される。

【００６２】すなわち、ベリファイ／リード制御回路５
ｃのラッチデータＱがＱ＝”０”の場合は、トランジス
タＰＴ３がオン状態となり、ラッチ回路５ｂのラッチデ
ータ（Ｄ１，Ｄ０）によらず、ビット線は初期ビット線
電圧ＶＢ０の供給ラインと接続される。ベリファイ／リ
ード制御回路５ｃのラッチデータＱがＱ＝”１”の場合
は、トランジスタＮＴ３がオン状態となり、ラッチ回路
５ｂのラッチデータ（Ｄ１，Ｄ０）に応じて、ビット線
とビット線電圧供給ラインＶＢＬ１〜ＶＢＬ３との接続
状態が、（１）〜（４）のように変化する。（１）（Ｄ
１，Ｄ０）＝（０，０）のとき、トランジスタＮＴ４，
ＮＴ５がオン状態となり、ビット線はビット線電圧供給
ラインＶＢＬ３と接続される。（２）（Ｄ１，Ｄ０）＝
（０，１）のとき、トランジスタＮＴ６，ＮＴ７がオン
状態となり、ビット線はビット線電圧供給ラインＶＢＬ
２と接続される。（３）（Ｄ１，Ｄ０）＝（１，０）の
とき、トランジスタＮＴ８，ＮＴ９がオン状態となり、
ビット線はビット線電圧供給ラインＶＢＬ１と接続され
る。（４）（Ｄ１，Ｄ０）＝（１，１）のとき、トラン
ジスタＮＴ４，ＮＴ５，ＮＴ６，ＮＴ９がオフ状態であ
るため、ビット線は、どのビット線電圧供給ラインとも
接続されず、プリチャージレベルのままフローティング
状態にされる。

【００６３】この１回目の書き込み動作の際には、ラッ
チ回路５ｂのラッチデータ（Ｄ１，Ｄ０）が（Ｄ１，Ｄ
０）≠（１，１）の場合、ベリファイ／リード制御回路
５ｃのラッチデータＱがＱ＝”０”に設定されているこ
とにより、ビット線は初期ビット線電圧ＶＢ０の供給ラ
インと接続される。したがって、この場合、ビット線に
は初期ビット線電圧ＶＢ０が印加される。一方、ラッチ
回路５ｂのラッチデータ（Ｄ１，Ｄ０）が（Ｄ１，Ｄ
０）＝（１，１）の場合、ビット線はビット線電圧供給
ラインＶＢＬ１〜ＶＢＬ３のいずれとも接続されず、ま
た、初期ビット線電圧ＶＢ０の供給ラインにも接続され
ない。したがって、この場合、ビット線はハイインピー
ダンス状態とされ書き込み禁止とされる。

【００６４】その後、ワード線ＷＬ０〜ＷＬ１５のう
ち、書き込み対象のメモリセルに接続された選択ワード
線に書き込みパルス電圧としてプログラム電圧ＶPGM(1)
が印加されると共に、それ以外の非選択ワード線に書き
込みパス電圧Ｖpass(1) が印加される。ここで、ＶPGM
(1)およびＶpass(1) は、それぞれ、書き込み回数Ｎに
応じて所定のステップ幅で段階的に増加するプログラム
電圧ＶPGM(N)および書き込みパス電圧Ｖpass(N) の初期
電圧である。この場合、プログラム電圧ＶPGM(N)および
書き込みパス電圧Ｖpass(N) のステップ幅をｄＶ（＞
０）とすると、これらは、ＶPGM(N)＝ＶPGM （１）＋ｄ
Ｖ×（Ｎ−１）、Ｖpass(N) ＝Ｖpass（１）＋ｄＶ×
（Ｎ−１）と表される。ただし、ＶPGM(N)＞Ｖpass(N)
＞ＶＢ０である。

【００６５】この１回目の書き込み動作では、ラッチ回
路５ｂのラッチデータ（Ｄ１，Ｄ０）が（Ｄ１，Ｄ０）
≠（１，１）の場合に、上述のように、選択ワード線に
プログラム電圧ＶPGM(1)が印加され、ビット線に初期ビ
ット線電圧ＶＢ０が印加されることにより、メモリセル
には（ＶPGM(1)−ＶＢ０）の電圧パルス（パルス幅＝数
１０μｓ）が印加される。そして、この電界によってフ
ローティングゲートへの電荷注入が起こり、メモリセル
のしきい値電圧が上昇する。

【００６６】このようにして選択されたメモリセルに書
き込みを行った後、全ワード線が接地レベルに設定され
る。そして、制御信号ＰＲＧがローレベルに、制御信号
／ＰＲＧがハイレベルに設定されることでトランジスタ
ＮＴ２およびＰＴ２がオフ状態にされ、ビット線とビッ
ト線電圧供給ラインとが切り離される。これにより、１
回目の書き込み動作が終了する。ここでは、この１回目
の書き込み動作により、図４に示すように、書き込みの
速いメモリセルのしきい値電圧はＶth1 になり、書き込
みの遅いメモリセルのしきい値電圧はＶth2 になるもの
とする。ただし、これらのしきい値電圧Ｖth1 ，Ｖth2
は、０＞Ｖth1 ＞Ｖth2 ＞Ｖth(DATA="11") の関係を満
たすものとする。

【００６７】この後、制御信号ＤＩＳＣがハイレベルに
設定され、この間に、ビット線が接地される。そして、
一定時間経過後、制御信号ＤＩＳＣがローレベルに切り
換えられ、ベリファイ動作が実行される。

【００６８】上述の書き込み動作に続いて行われるこの
ベリファイ動作では、選択ワード線にしきい値判定電圧
ＶVF（＝０Ｖ）を印加してメモリセルのしきい値電圧の
判定を行うことにより、書き込み動作によってメモリセ
ルのしきい値電圧が中間プログラム状態に達したか否か
が検知される。

【００６９】この場合、まず、制御信号ＤＩＳＣがロー
レベルに切り換えられた後、ベリファイ動作が実行され
る前に、パルス状の信号である制御信号ＬＡＴ３がハイ
レベルに設定されトランジスタＮＴ１６がオン状態にさ
れると共に、パルス状の信号である制御信号ＲＤ１およ
びＲＤ０がハイレベルに設定されトランジスタＮＴ１
７，ＮＴ１９がオン状態にされる。

【００７０】このとき、ベリファイ／リード制御回路５
ｃのラッチデータＱがＱ＝”１”に設定されている場合
は、トランジスタＮＴ１８，ＮＴ２０がオン状態とな
り、さらに、トランジスタＮＴ１７，ＮＴ１９がオン状
態であることにより、ラッチ回路５ｂのラッチ回路ＬＤ
１の反転記憶ノード／Ｄ１およびラッチ回路ＬＤ０の反
転記憶ノード／Ｄ０はローレベルに引き込まれ、記憶ノ
ードＤ１および記憶ノードＤ０はハイレベルに反転す
る。これにより、ラッチ回路５ｂのラッチデータ（Ｄ
１，Ｄ０）は（Ｄ１，Ｄ０）＝（１，１）となり、次回
以降の書き込み動作の際には、書き込み禁止状態とされ
る。

【００７１】一方、ベリファイ／リード制御回路５ｃの
ラッチデータＱがＱ＝”０”に設定されている場合は、
トランジスタＮＴ１８，ＮＴ２０がオンすることがない
ので、ラッチ回路５ｂのラッチデータ（Ｄ１，Ｄ０）は
設定状態に保持される。

【００７２】なお、１回目の書き込み動作終了後、この
時点でベリファイ／リード制御回路５ｃのラッチ回路Ｌ
Ｑの記憶ノードＱがハイレベルに設定されているのは、
ラッチ回路５ｂのラッチデータが（Ｄ１，Ｄ０）＝
（１，１）の場合のみであり、したがって、この時点で
は、ラッチ回路５ｂのラッチデータ（Ｄ１，Ｄ０）は実
質的に変化しない。

【００７３】上述のように、ラッチデータ（Ｄ１，Ｄ
０）の反転処理が実行された後、制御信号Ｖref がロー
レベルに設定されてトランジスタＰＴ１がオン状態にさ
れ、ビット線に対して電源電圧Ｖccでの充電がなされ
る。ある程度時間が経過すると、ビット線は所定の電位
に充電され、ノードＳＡはＶccレベルとなる。ビット線
の充電が完了すると、制御信号Ｖref がビット線のリー
ク電流を補償するだけの電流をトランジスタＰＴ１が流
すことが可能な所定レベルの電圧に設定される。

【００７４】ベリファイ動作では、上述の状態で以て、
選択ワード線電圧を所定値とし、このときのセル電流の
有無をビット線およびノードＳＡの電圧に反映させて、
メモリセルのしきい値電圧の判定がなされ、さらに、一
定時間経過後、パルス状の信号である制御信号ＬＡＴ１
がハイレベルに設定されることにより、その判定結果
を、ベリファイ／リード制御回路５ｃのラッチ回路ＬＱ
のラッチデータに反映させる。この際、この一実施形態
においては、後述の説明から明らかなように、ベリファ
イ動作時におけるメモリセルの状態として、（Ａ）メモ
リセルのしきい値電圧が０Ｖより大きく、かつ、図４に
おいて分布Ａ〜分布Ｃで示されるいずれのプログラム状
態にも達していない場合と、（Ｂ）メモリセルのしきい
値電圧が図４において分布Ａ〜分布Ｃで示されるいずれ
かのプログラム状態に達している場合と、（Ｃ）メモリ
セルのしきい値電圧が０Ｖより小さく中間プログラム状
態に達していない場合とが考えられる。

【００７５】（Ａ）の場合は、メモリセルに書き込むべ
き本来の書き込みデータが”１１”以外であって、メモ
リセルのしきい値電圧が、今回の書き込み動作によって
初めて０Ｖを越え、中間プログラム状態に達した場合に
対応する。この場合、選択ワード線にしきい値比較電圧
ＶVF（＝０Ｖ）を印加してもセル電流が流れないことに
より、ビット線の電圧は変化せず、ノードＳＡはＶccレ
ベルに保持される。これにより、トランジスタＮＴ１２
がオン状態とされる。そして、一定時間経過後に、制御
信号ＬＡＴ１がハイレベルに設定されると、トランジス
タＮＴ１１がオン状態となり、このときトランジスタＮ
Ｔ１２がオン状態であることにより、データラッチ回路
５のベリファイ／リード制御回路５ｃにおいては、ラッ
チ回路ＬＱの反転記憶ノード／Ｑがローレベルに引き込
まれ、記憶ノードＱがローレベルからハイレベルに反転
する。

【００７６】（Ｂ）の場合は、本来の書き込みデータ
が”１１”以外であって、メモリセルのしきい値電圧
が、前回以前の書き込み動作によって０Ｖを越えてお
り、すでに、図４において分布Ａ〜分布Ｃで示されるい
ずれかのプログラム状態に達している場合に対応する。
この場合の動作は、（Ａ）の場合と同様であるが、前回
以前のベリファイ動作において、すでにラッチ回路ＬＱ
の記憶ノードＱがハイレベルに反転されているため、こ
こでは変化しない。

【００７７】（Ｃ）の場合は、さらに、（Ｃ−１）本来
の書き込みデータが”１１”以外であって、メモリセル
のしきい値電圧Ｖthが０Ｖより小さい場合と、（Ｃ−
２）本来の書き込みデータが”１１”である場合とが考
えられる。

【００７８】（Ｃ−１）の場合は、選択ワード線にしき
い値比較電圧ＶVF（＝０Ｖ）を印加することにより、リ
ーク補償電流より大きいセル電流が流れ、ノードＳＡの
電圧が降下して、ビット線の容量ＣBLとノードＳＡの容
量ＣSA（＜＜ＣBL）との間で電荷の再分配が起こり、ノ
ードＳＡの電圧がビット線の電圧とほぼ同程度のローレ
ベル（例えば１Ｖ程度）となる。このため、制御信号Ｌ
ＡＴ１によりトランジスタＮＴ１１がオンしても、トラ
ンジスタＮＴ１２のゲートがローレベル（例えば、１Ｖ
程度）となっているため、ベリファイ／リード制御回路
５ｃにおいては、ラッチ回路ＬＱの記憶ノードＱを反転
させるのに必要な電流を流すことができず、ラッチ回路
ＬＱの記憶ノードＱは、設定状態のままのローレベルな
状態に保持される。

【００７９】（Ｃ−２）の場合は、本来の書き込みデー
タが”１１”であることにより、メモリセルにはデータ
の書き込みがなされず、メモリセルのしきい値電圧Ｖth
が、図４において分布Ｄで示される消去状態とされてい
る場合に対応する。この場合、ラッチ回路ＬＱの記憶ノ
ードＱは、常に、ハイレベルに設定されている。したが
って、この場合は、（Ｃ−１）の場合と同様の動作によ
り、ラッチ回路ＬＱの記憶ノードＱは、設定状態のまま
のハイレベルな状態に保持される。

【００８０】その後、全ワード線が接地レベルに設定さ
れることでベリファイ動作が終了されると、制御信号Ｖ
ref がハイレベルに設定されることでトランジスタＰＴ
１がオフ状態にされる。そして、制御信号ＤＩＳＣがハ
イレベルに設定されることでトランジスタＮＴ１がオン
状態にされる。これによりビット線が接地される。

【００８１】以上のようにベリファイ動作が実行され
る。図４に示す例では、１回目の書き込み動作終了の時
点では、どのメモリセルもしきい値電圧が中間プログラ
ム状態（Ｖth＝０Ｖ）に達していないため、書き込みデ
ータが”１１”以外のメモリセルに対応するデータラッ
チ回路５においては、ベリファイ／リード制御回路５ｃ
のラッチデータＱが全てＱ＝”０”となっている。

【００８２】次に、上述のベリファイ動作の結果を受け
て、２回目の書き込み動作が実行される。この２回目の
書き込み動作が起動されると、１回目の書き込み動作時
におけると同様に、制御信号ＤＩＳＣがローレベルに切
り換えられ、ビット線が接地ラインと切り離される。そ
して、制御信号Ｖref がローレベルに設定され、ビット
線がＶ_CCレベルに充電される。

【００８３】また、２回目の書き込み動作時には、ビッ
ト線電圧発生回路６からビット線電圧供給ラインＶＢＬ
１〜ＶＢＬ３に供給される電圧が、１回目の書き込み動
作時よりも低減される。すなわち、ビット線電圧供給ラ
インＶＢＬ１には電圧ＶＢ１(2) （＜ＶＢ１(1) ）が供
給され、ビット線電圧供給ラインＶＢＬ２には電圧ＶＢ
２(2) （＜ＶＢ２(1) ）が供給され、ビット線電圧供給
ラインＶＢＬ３には電圧ＶＢ３(2) （＜ＶＢ３(1) ）が
供給される。

【００８４】その後、制御信号Ｖref が、ビット線のリ
ーク電流を補償するだけの電流をトランジスタＰＴ１が
流すことが可能な所定レベルの電圧に設定される。そし
て、一定時間経過後、制御信号ＰＲＧがハイレベルに、
制御信号／ＰＲＧがローレベルに設定されることでトラ
ンジスタＮＴ２，ＰＴ２がオン状態に切り換えられる。
このことで、ビット線が、ラッチ回路５ｂのラッチデー
タ（Ｄ１，Ｄ０）およびベリファイ／リード制御回路５
ｃのラッチデータＱに応じて、所定のビット線電圧供給
ラインと接続される。その後、選択ワード線にプログラ
ム電圧ＶPGM(2)が印加されると共に、非選択ワード線に
書き込みパス電圧Ｖpass(2) が印加され、選択されたメ
モリセルに対してデータの書き込みがなされる。なお、
図４に示す例では、この２回目の書き込み動作時におい
ては、ラッチデータ（Ｄ１，Ｄ０）が（Ｄ１，Ｄ０）≠
（１，１）とされるメモリセルは、いずれもしきい値電
圧が中間プログラム状態に達していないため、ラッチデ
ータＱがＱ＝”０”である。したがって、これらのメモ
リセルにおいては、ＶPGM(2)−ＶＢ０＝ＶPGM(1)＋ｄＶ
−ＶＢ０の電圧パルスによって書き込みがなされる。

【００８５】以降、メモリセルのしきい値電圧が中間プ
ログラム状態に達するまでの間は、同様の書き込み動作
およびベリファイ動作が繰り返される。

【００８６】図４において、最も書き込みの速いメモリ
セルは、３回目の書き込み動作によって、しきい値電圧
が０Ｖを越えて中間プログラム状態に達する。そして、
この３回目の書き込み動作終了後に行われるベリファイ
動作によって、この最も書き込みの速いメモリセルに対
応するデータラッチ回路５においては、ベリファイ／リ
ード制御回路５ｃのラッチデータＱがＱ＝”１”に反転
する。これにより、次回の４回目の書き込み動作の際に
は、ベリファイ／リード制御回路５ｃのラッチデータＱ
がＱ＝”１”であることにより、トランジスタＮＴ３が
オン状態になり、ビット線は、ラッチ回路５ｂのラッチ
データ（Ｄ１，Ｄ０）に応じて、ビット線電圧供給ライ
ンＶＢＬ１〜ＶＢＬ３のいずれかと接続される。

【００８７】図４に示す例では、最も書き込みの速いメ
モリセルに書き込むべき本来の書き込みデータが”０
０”である。この場合、この最も書き込みの速いメモリ
セルに対応するデータラッチ回路５においては、ベリフ
ァイ／リード制御回路５ｃのラッチデータＱがＱ＝”
１”であり、かつ、ラッチ回路５ｂのラッチデータ（Ｄ
１，Ｄ０）が（Ｄ１，Ｄ０）＝（０，０）であることに
より、ビット線はビット線電圧供給ラインＶＢＬ３と接
続される。したがって、中間プログラム状態に達した最
も書き込みの速いメモリセルにおいては、ＶPGM(4)−Ｖ
Ｂ３(4) ＝ＶPGM(1)＋ｄＶ×３−ＶＢ３(4) の電圧パル
スによって書き込みがなされる。その結果、この最も書
き込みの速いメモリセルのしきい値電圧は、図４におい
て分布Ａで示されるプログラム状態、すなわち、しきい
値電圧がＶth（DATA="00")とされるデータ”００”に対
応したプログラム状態に達する。一方、中間プログラム
状態に達していない他のメモリセルにおいては、ＶPGM
(4)−ＶＢ０＝ＶPGM(1)＋ｄＶ×３−ＶＢ０の電圧パル
スによって書き込みがなされる。

【００８８】そして、この４回目の書き込み動作終了後
に行われるラッチデータ（Ｄ１，Ｄ０）の反転処理の
際、最も書き込みの速いメモリセルに対応するデータラ
ッチ回路５においては、前回のベリファイ動作によって
ベリファイ／リード制御回路５ｃのラッチデータＱがＱ
＝”１”に反転されていることにより、制御信号ＬＡＴ
３によってトランジスタＮＴ１６がオン状態にされ、制
御信号ＲＤ１，ＲＤ０によってトランジスタＮＴ１７，
ＮＴ１９がオン状態にされると、ラッチ回路５ｂのラッ
チデータ（Ｄ１，Ｄ０）が（Ｄ１，Ｄ０）＝（１，１）
に反転する。これにより、次回以降の書き込み動作で
は、この最も書き込みの速いメモリセルへの書き込みが
禁止される。

【００８９】さらに、図４に示す例では、６回目の書き
込み動作によって、最も書き込みの速いメモリセルより
も書き込みの遅い所定のメモリセルのしきい値電圧Ｖth
が、０Ｖを越えて中間プログラム状態に達する。この場
合も同様に、ベリファイ動作の結果、ベリファイ／リー
ド制御回路５ｃのラッチデータＱがＱ＝”１”に反転さ
れ、次回の７回目の書き込み動作の際、ビット線は、ラ
ッチ回路５ｂのラッチデータ（Ｄ１，Ｄ０）に応じて、
ビット線電圧供給ラインＶＢＬ１〜ＶＢＬ３のいずれか
と接続される。図４に示す例では、この書き込みの遅い
メモリセルに書き込むべき書き込みデータが”０１”で
ある。この場合、この書き込みの遅いメモリセルに対応
するデータラッチ回路５においては、ベリファイ／リー
ド制御回路５ｃのラッチデータＱがＱ＝”１”であり、
かつ、ラッチ回路５ｂのラッチデータ（Ｄ１，Ｄ０）が
（Ｄ１，Ｄ０）＝（０，１）であることにより、ビット
線は、ビット線電圧供給ラインＶＢＬ２と接続される。
したがって、７回目の書き込み動作の際、この書き込み
の遅いメモリセルにおいては、ＶPGM(7)−ＶＢ２(7) ＝
ＶPGM(1)＋ｄＶ×６−ＶＢ２(7) の電圧パルスによって
書き込みがなされる。その結果、この書き込みの遅いメ
モリセルのしきい値電圧は、図４において分布Ｂで示さ
れるプログラム状態、すなわち、しきい値電圧がＶth(D
ATA="01") とされるデータ”０１”に対応したプログラ
ム状態に達する。そして、この７回目の書き込み動作終
了後に行われるラッチデータ（Ｄ１，Ｄ０）の反転処理
の際、この書き込みの遅いメモリセルに対応するデータ
ラッチ回路５においては、ラッチ回路５ｂのラッチデー
タ（Ｄ１，Ｄ０）が（Ｄ１，Ｄ０）＝（１，１）に反転
される。

【００９０】このようにして、他のメモリセルについて
も同様な書き込みを行い、そのしきい値電圧が所望のプ
ログラム状態に達したものから順次、ラッチ回路５ｂの
ラッチデータ（Ｄ１，Ｄ０）を（１，１）に反転させて
ゆく。そして、全てのデータラッチ回路５において、ラ
ッチ回路５ｂのラッチデータ（Ｄ１，Ｄ０）が（Ｄ１，
Ｄ０）＝（１，１）に反転した時点で、全体の書き込み
が終了する。なお、指定された書き込み回数以内に書き
込みが完了しなければ書き込みエラーとする。

【００９１】ここで、上述のデータ書き込み方法におい
ては、メモリセルに２ビットの多値データを書き込む際
に、以下に示すメモリセルの特性を利用している。

【００９２】すなわち、ＩＳＰＰ方式は、ワード線に印
加する書き込みパルス電圧を、所定の初期電圧から所定
のステップ幅で段階的に増加させて、メモリセルに順次
データを書き込んでゆく方式である。このとき、ビット
線に、ある一定のビット線電圧、例えばＶＢ０が印加さ
れるものとする。この場合、書き込みパルス電圧の初期
電圧をＶWL0 、ステップ幅をｄＶとし、書き込み回数を
ｎとすると、メモリセルに印加される電圧パルスは、Ｖ
WL0 ＋ｄＶ×（ｎ−１）−ＶＢ０となり、各書き込み回
数毎のメモリセルのしきい値電圧の変化量ｄＶthは、急
速にワード線電圧の変化量ｄＶに収束する。

【００９３】次に、メモリセルのしきい値電圧の変化量
ｄＶthがほぼｄＶに収束したｍ回目の書き込み時に、ビ
ット線電圧をある電圧ＶＢに変化させる。この場合、メ
モリセルに印加される電圧パルスは、ＶWL0 ＋ｄＶ×
（ｍ−１）−ＶＢとなり、このときのメモリセルのしき
い値電圧の変化量ｄＶth´は、近似的にｄＶth´＝ｄＶ
＋ａ（ＶＢ０−ＶＢ）となる。ただし、ＶＢ０＞ＶＢ、
０＜ａ＜１とする。したがって、ビット線電圧の差分Ｖ
Ｂ０−ＶＢを書き込みデータに対応させることにより、
この書き込み後のメモリセルのしきい値電圧を分離する
ことが可能となる。ここで、係数ａは、書き込みパルス
電圧のパルス幅およびメモリセル特性に依存するが、ビ
ット線電圧をＶＢ０からＶＢへと変化させたときの書き
込み回数ｍにはほとんど依存しないという特徴がある。
また、この係数ａは、書き込みパルス電圧のパルス幅を
ある程度大きな値（例えば５０μｓ程度）に設定すれ
ば、ほぼ１に近づく。さらに、この係数ａは、書き込み
の速いメモリセルほど大きくなり、書き込みの遅いメモ
リセルほど小さくなるという特徴がある。

【００９４】以上のことを、上述の一実施形態の場合に
当てはめて考察する。すなわち、上述の一実施形態にお
いては、メモリセルのしきい値電圧が中間プログラム状
態に達するまでの間、ビット線に初期ビット線電圧ＶＢ
０が与えられて書き込みがなされる。このとき、１回目
の書き込みの際には、書き込みの速いメモリセルと書き
込みの遅いメモリセルとで、しきい値電圧の変化量ｄＶ
thに差が生じるが、それ以降のＭ回目の書き込みでは、
しきい値電圧の変化量ｄＶthがほぼｄＶ（ｄＶは、選択
ワード線に印加するプログラム電圧ＶPGM(N)のステップ
幅）に収束する。

【００９５】そして、しきい値電圧の変化量ｄＶthがｄ
Ｖに収束したＭ回目以降のある回（例えばｘ−１回目）
の書き込み時に、メモリセルのしきい値電圧Ｖthが中間
プログラム状態に達すると、次回（ｘ回目）の書き込み
時には、ラッチ回路５ｂのラッチデータ（Ｄ１，Ｄ０）
が、 （１，０）の場合、ＶＢ（DATA="10")＝ＶＢ１(x) ， （０，１）の場合、ＶＢ（DATA="01")＝ＶＢ２(x) ， （０，０）の場合、ＶＢ（DATA="00")＝ＶＢ３(x) ， といった具合に、ビット線に書き込みデータに応じたビ
ット線電圧が与えられて書き込みがなされる。

【００９６】この場合、しきい値電圧の変化量ｄＶth´
は、ラッチ回路５ｂのラッチデータ（Ｄ１，Ｄ０）が、 （１，０）の場合、ｄＶth´＝ｄＶ＋ａ（ＶＢ０−ＶＢ（DATA="10")） ＝ｄＶ＋ａ（ＶＢ０−ＶＢ１(x) ）， （０，１）の場合、ｄＶth´＝ｄＶ＋ａ（ＶＢ０−ＶＢ（DATA="01")） ＝ｄＶ＋ａ（ＶＢ０−ＶＢ２(x) ）， （０，０）の場合、ｄＶth´＝ｄＶ＋ａ（ＶＢ０−ＶＢ（DATA="00")） ＝ｄＶ＋ａ（ＶＢ０−ＶＢ３(x) ）， となる。

【００９７】このｘ回目の書き込みによって、メモリセ
ルのしきい値電圧Ｖthは、ラッチ回路５ｂのラッチデー
タ（Ｄ１，Ｄ０）が、 （１，０）の場合、Ｖth＝Ｖth（DATA="10")， （０，１）の場合、Ｖth＝Ｖth（DATA="01")， （０，０）の場合、Ｖth＝Ｖth（DATA="00")， となり、書き込みデータに対応した各プログラム状態に
分離される。なお、この一実施形態においては、ビット
線に書き込みデータに応じたビット線電圧を与えて行わ
れるｘ回目の書き込み後のメモリセルのしきい値電圧
と、ラッチ回路５ｂのラッチデータ（Ｄ１，Ｄ０）とが
上述のような対応関係となるように、予め、メモリセル
のしきい値電圧特性の統計データに基づいて、ビット線
電圧の差分（ビット線電圧の変化量）ＶＢ０−ＶＢ１
(x) 、ＶＢ０−ＶＢ２(x) 、ＶＢ０−ＶＢ３(x) が設定
されている。

【００９８】また、この一実施形態においては、書き込
みの遅いメモリセルほど、言い換えれば、しきい値電圧
が中間プログラム状態に達する書き込み回数が多いメモ
リセルほど係数ａが小さくなるのを考慮して、書き込み
データに応じたビット線電圧ＶＢ（DATA="10")、ＶＢ
（DATA="01")、ＶＢ（DATA="00")を、書き込み回数に応
じて単調に減少させている。これは、次のような理由に
よる。すなわち、書き込み時に、ビット線電圧を初期ビ
ット線電圧ＶＢ０から書き込みデータに応じたビット線
電圧に切り換えた場合のメモリセルのしきい値電圧の変
化量ｄＶth´は、係数ａに依存し、係数ａの大きい書き
込みの速いメモリセルほど大きくなり、係数ａの小さい
書き込みの遅いメモリセルほど小さくなる。一方、この
メモリセルのしきい値電圧の変化量ｄＶth´は、ビット
線電圧の変化量にも依存し、ビット線電圧の変化量が大
きいほど大きくなり、ビット線電圧の変化量が小さいほ
ど小さくなる。そこで、この一実施形態においては、中
間プログラム状態に達するまでの書き込み回数が、書き
込みの速いメモリセルほど少なく、書き込みの遅いメモ
リセルほど多くなることを利用し、書き込みデータに応
じたビット線電圧を、書き込み回数に応じて減少させ
る。このようにすることで、ビット線電圧を初期ビット
線電圧ＶＢ０から書き込みデータに応じたビット線電圧
に切り換えたときに、書き込みの速いメモリセルにおい
てはビット線電圧の変化量を小さくすることができ、書
き込みの遅いメモリセルにおいてはビット線電圧の変化
量を大きくすることができるので、このときのメモリセ
ルのしきい値電圧の変化量ｄＶth´を、メモリセル特性
によらずほぼ一定とすることができるからである。その
結果、この一実施形態においては、同一のデータが書き
込まれるメモリセルのしきい値電圧が、ほぼ等しい書き
込みレベルまで上昇するので、各プログラム状態におけ
るメモリセルの分布幅が狭くなる。

【００９９】上述のように構成されたこの一実施形態に
よれば、ＩＳＰＰ方式によりページ単位で選択されたメ
モリセルに２ビットのデータを書き込む場合に、ベリフ
ァイ動作時におけるメモリセルのしきい値電圧の比較回
数が１回で済むため、トータルの書き込み時間が大幅に
短縮されるという利点を得ることができる。

【０１００】ここで、上述のように構成されたこの一実
施形態によるデータ書き込み方法における、ページ単位
の書き込みが完了するまでの書き込み回数およびトータ
ルの書き込み時間について評価する。

【０１０１】ＩＳＰＰ方式による書き込み方法の場合、
書き込みページ内の全メモリセルの書き込みが完了する
までの最大書き込み回数Ｎp および最大書き込み時間Ｔ
p は、 Ｎp ＝（ＤＶ_C ＋ＤＶpp＋ＤＶch）／ｄＶ＋２ （１） Ｔp ＝Ｎp ×（Ｔpulse ＋Ｔvfy ×Ｎvfy ）−Ｔvfy （２） で定義される。ここで、 ＤＶ_C ：１回目の書き込み後の、最も書き込みの速いメ
モリセルと最も書き込みの遅いメモリセルとのしきい値
電圧の変化の差 ＤＶpp ：昇圧回路の出力変動 ＤＶch ：チャネル電圧の変動 ｄＶ ：ＩＳＰＰ方式を用いた場合の書き込みパルス
電圧のステップ幅 Ｔpulse ：書き込みパルス電圧のパルス幅 Ｔvfy ：ベリファイ動作時の１回のしきい値電圧の比
較時間 Ｎvfy ：ベリファイ動作時のしきい値電圧の比較回数 である。

【０１０２】（１）式および（２）式において、従来の
４値型のＮＡＮＤ型フラッシュメモリのデータ書き込み
方法における条件、例えば、ＤＶ_C ＝２．０Ｖ，ＤＶpp
＝０．５Ｖ，ＤＶch＝０．１Ｖ，ｄＶ＝０．３Ｖ（４値
の場合の暫定値）、Ｔpulse＝２０μｓ、Ｔvfy ＝２μ
ｓ、Ｎvfy ＝３回を代入して、最大書き込み回数Ｎpお
よび最大書き込み時間Ｔp を各々求めると、 Ｎp ＝（２．０＋０．５＋０．１）／０．３＋２＝１１
（回） Ｔp ＝（２０＋２×３）×１１−２×３＝２８０（μ
ｓ） となる。これに対して、この一実施形態によるデータ書
き込み方法では、Ｎvfy＝１回であることにより、最大
書き込み時間Ｔp は、 Ｔp ＝（２０＋２×１）×１１−２×１＝２４０（μ
ｓ） となり、従来に比べてトータルの書き込み時間が大幅に
短縮されることがわかる。

【０１０３】さらに、この一実施形態によるデータ書き
込み方法と同様な手法を、８値型のＮＡＮＤ型フラッシ
ュメモリに適用した場合の書き込み回数およびトータル
の書き込み時間について評価する。

【０１０４】（１）式および（２）式において、従来の
８値型のＮＡＮＤ型フラッシュメモリのデータ書き込み
方法における条件、例えば、ＤＶ_C ＝２．０Ｖ，ＤＶpp
＝０．５Ｖ，ＤＶch＝０．１Ｖ，ｄＶ＝０．１５Ｖ（８
値の場合の暫定値）、Ｔpulse ＝２０μｓ、Ｔvfy ＝２
μｓ、Ｎvfy ＝７回を代入して、最大書き込み回数Ｎp
および最大書き込み時間Ｔp を各々求めると、 Ｎp ＝（２．０＋０．５＋０．１）／０．１５＋２＝２
０（回） Ｔp ＝（２０＋２×７）×２０−２×７＝６６６（μ
ｓ） となる。これに対して、この一実施形態によるデータ書
き込み方法と同様な手法では、Ｎvfy ＝１回であること
により、最大書き込み時間Ｔp は、 Ｔp ＝（２０＋２×１）×２０−２×１＝４３８（μ
ｓ） となり、この場合も、従来に比べてトータルの書き込み
時間が大幅に短縮される。

【０１０５】また、この一実施形態によれば、書き込み
データに応じたビット線電圧を書き込み回数に応じて減
少させていることにより、各プログラム状態におけるメ
モリセルの分布を狭くすることができるという利点を得
ることもできる。

【０１０６】以上この発明の実施形態について具体的に
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、上述の一実施形態において挙
げた構成、数値、動作タイミングなどは一例に過ぎず、
必要に応じて、これらと異なる構成、数値、動作タイミ
ングなどを用いてもよい。具体的には、上述の一実施形
態におけるＮＡＮＤ型フラッシュメモリの全体構成、メ
モリセルアレイ１、データラッチ回路５、ビット線電圧
発生回路６の構成などは一例に過ぎず、例示したものと
異なる構成であってもよい。

【０１０７】また、上述の一実施形態においては、ペー
ジ単位の書き込み完了後に、メモリセルに所望のデータ
が書き込まれたか否かを確認するようにしてもよい。こ
の場合、ページ単位の書き込み完了後、そのページ内の
全メモリセルのデータ読み出しを実行する。そして、例
えば、予め、書き込みの際にページデータに追加してお
いた検査ビットにより誤り検査を行う。また、ページ読
み出しの実行後、例えば、読み出したページデータと、
書き込みページデータのコピーデータとの全比較を行う
ことにより、完全な書き込み確認を行うようにしてもよ
い。

【０１０８】また、上述の一実施形態においては、デー
タラッチ回路５にビット線選択回路をさらに設け、１つ
のデータラッチ回路５を複数（例えば２つ）のビット線
で共有するようにしてもよい。

【０１０９】また、上述の一実施形態においては、この
発明を１つのメモリセルに２ビットからなり４値をとる
データを記憶する４値型のＮＡＮＤ型フラッシュメモリ
に適用した場合について説明したが、この発明は、１つ
のメモリセルに３ビット以上のデータを記憶するＮＡＮ
Ｄ型フラッシュメモリに適用することもできる。

【０１１０】

【発明の効果】以上説明したように、この発明によれ
ば、メモリセルにｎビット（ただしｎ≧２）のデータを
書き込む場合に、ベリファイ動作時におけるメモリセル
のしきい値電圧の比較回数が１回で済むため、従来に比
べて、トータルの書き込み時間を大幅に短縮することが
できるという効果がある。

【図面の簡単な説明】

【図１】 この発明の一実施形態によるＮＡＮＤ型フラ
ッシュメモリの構成例を示す略線図である。

【図２】 この発明の一実施形態によるＮＡＮＤ型フラ
ッシュメモリのメモリセルアレイの構成例を示す等価回
路図である。

【図３】 この発明の一実施形態によるＮＡＮＤ型フラ
ッシュメモリのデータラッチ回路およびビット線電圧発
生回路の構成例を示す略線図である。

【図４】 この発明の一実施形態によるＮＡＮＤ型フラ
ッシュメモリのデータ書き込み方法を説明するための略
線図である。

【図５】 この発明の一実施形態によるＮＡＮＤ型フラ
ッシュメモリのデータ書き込み方法を説明するための略
線図である。

【図６】 １つのメモリセルに２ビットからなり４値を
とるデータを記憶するフラッシュメモリにおける、メモ
リセルのしきい値電圧と記憶データ内容との対応関係を
説明するための略線図である。

【符号の説明】

１・・・メモリセルアレイ、２・・・メインロウデコー
ダ、３・・・サブロウデコーダ、４・・・昇圧回路、５
・・・データラッチ回路、５ａ・・・ビット線電圧設定
回路、５ｂ・・・ラッチ回路、５ｃ・・・ベリファイ／
リード制御回路、６・・・ビット線電圧発生回路、１１
・・・カウンタ、１２・・・ＲＯＭ、１３〜１５・・・
Ｄ／Ａ変換器、Ａ０，Ａ１・・・ＮＡＮＤストリング、
Ｍ_0-0 〜Ｍ_15-0，Ｍ_0-1 〜Ｍ_15-1・・・メモリセル、Ｄ
Ｓ０，ＤＳ１，ＳＳ０，ＳＳ１・・・選択トランジス
タ、ＢＬ０，ＢＬ１・・・ビット線、ＳＬ・・・ソース
線、ＷＬ０〜ＷＬ１５・・・ワード線、ＤＳＧ，ＳＳＧ
・・・選択ゲート線、ＮＴ１〜ＮＴ２０，ＰＴ１〜ＰＴ
３・・・トランジスタ

Claims (13)

【特許請求の範囲】
1. 【請求項１】 ワード線およびビット線への印加電圧に
   応じて電荷蓄積部に蓄積された電荷量が変化し、その変
   化に応じてしきい値電圧が変化することによってしきい
   値電圧に応じた値のデータを記憶すると共に、ｎビット
   （ただしｎ≧２）のデータを記憶するために消去状態と
   ２ⁿ −１個のプログラム状態とを有するメモリセルを有
   し、書き込み動作時に、ワード線に印加する書き込みパ
   ルス電圧を書き込み回数に応じて所定の初期電圧から所
   定のステップ幅で段階的に増加させ、選択された上記メ
   モリセルにページ単位でデータを書き込むようにした不
   揮発性半導体記憶装置であって、 ワード線に上記書き込みパルス電圧を印加しつつビット
   線に所定の初期ビット線電圧を印加して上記メモリセル
   にデータを書き込み、この際、上記メモリセルのしきい
   値電圧が上記２ⁿ −１個のプログラム状態のうちの最も
   浅いプログラム状態よりも浅い所定の中間プログラム状
   態に達したことを検知する検知手段と、 書き込み開始からの書き込み回数を計数する計数手段
   と、 上記メモリセルのしきい値電圧が上記中間プログラム状
   態に達するや、そのメモリセルと接続されるビット線に
   書き込みデータに応じたビット線電圧を印加するビット
   線電圧印加手段とを有することを特徴とする不揮発性半
   導体記憶装置。
2. 【請求項２】 上記検知手段は、ワード線に上記中間プ
   ログラム状態を判別することが可能な所定の比較電圧を
   印加し、このときのセル電流の有無を検出することによ
   り、上記メモリセルのしきい値電圧が上記中間プログラ
   ム状態に達したか否かを検知することを特徴とする請求
   項１記載の不揮発性半導体記憶装置。
3. 【請求項３】 上記ビット線電圧印加手段は、上記書き
   込みデータに応じたビット線電圧を、書き込み回数に応
   じて所定のステップ幅で段階的に減少させることを特徴
   とする請求項１記載の不揮発性半導体記憶装置。
4. 【請求項４】 上記ビット線電圧印加手段に上記書き込
   みデータに応じたビット線電圧を供給するビット線電圧
   発生手段をさらに有し、上記ビット線電圧発生手段は、
   上記書き込みデータに応じたビット線電圧を、上記計数
   手段の計数値に基づいて変化させることを特徴とする請
   求項３記載の不揮発性半導体記憶装置。
5. 【請求項５】 しきい値電圧が上記中間プログラム状態
   に達したと検知されたメモリセルに上記書き込みデータ
   に応じたビット線電圧を印加して書き込みを行った後、
   そのメモリセルへのデータの書き込みを禁止するように
   した書き込み制御手段をさらに有することを特徴とする
   請求項１記載の不揮発性半導体記憶装置。
6. 【請求項６】 ページ単位の書き込み終了後に、上記メ
   モリセルに所望のデータが書き込まれたか否かを確認す
   る確認手段をさらに有することを特徴とする請求項１記
   載の不揮発性半導体記憶装置。
7. 【請求項７】 上記不揮発性半導体記憶装置はＮＡＮＤ
   型フラッシュメモリであることを特徴とする請求項１記
   載の不揮発性半導体記憶装置。
8. 【請求項８】 ワード線およびビット線への印加電圧に
   応じて電荷蓄積部に蓄積された電荷量が変化し、その変
   化に応じてしきい値電圧が変化することによってしきい
   値電圧に応じた値のデータを記憶すると共に、ｎビット
   （ただしｎ≧２）のデータを記憶するために消去状態と
   ２ⁿ −１個のプログラム状態とを有するメモリセルを有
   し、書き込み動作時に、ワード線に印加する書き込みパ
   ルス電圧を書き込み回数に応じて所定の初期電圧から所
   定のステップ幅で段階的に増加させ、選択された上記メ
   モリセルにページ単位でデータを書き込むようにした不
   揮発性半導体記憶装置のデータ書き込み方法であって、 書き込み開始から上記メモリセルのしきい値電圧が上記
   ２ⁿ −１個のプログラム状態のうちの最も浅いプログラ
   ム状態よりも浅い所定の中間プログラム状態に達するま
   での間は、ワード線に上記書き込みパルス電圧を印加し
   つつビット線に所定の初期ビット線電圧を印加して上記
   メモリセルにデータを書き込む第１の書き込みステップ
   を行うと共に、その都度、上記メモリセルのしきい値電
   圧が上記中間プログラム状態に達したか否かを検知する
   ベリファイステップを行い、 上記メモリセルのしきい値電圧が上記中間プログラム状
   態に達するや、そのメモリセルと接続されるビット線に
   書き込みデータに応じたビット線電圧を印加してデータ
   を書き込む第２の書き込みステップを行うことを特徴と
   する不揮発性半導体記憶装置のデータ書き込み方法。
9. 【請求項９】 上記ベリファイステップでは、ワード線
   に上記中間プログラム状態を判別することが可能な所定
   の比較電圧を印加し、このときのセル電流の有無を検出
   することにより、上記メモリセルのしきい値電圧が上記
   中間プログラム状態に達したか否かを検知することを特
   徴とする請求項８記載の不揮発性半導体記憶装置のデー
   タ書き込み方法。
10. 【請求項１０】 上記第２の書き込みステップでビット
    線に印加すべき上記書き込みデータに応じたビット線電
    圧を、書き込み回数に応じて所定のステップ幅で段階的
    に減少させるようにしたことを特徴とする請求項８記載
    の不揮発性半導体記憶装置のデータ書き込み方法。
11. 【請求項１１】 上記第２の書き込みステップで、しき
    い値電圧が上記中間プログラム状態に達したと検知され
    たメモリセルに上記書き込みデータに応じたビット線電
    圧を印加して書き込みを行った後、そのメモリセルへの
    データの書き込みを禁止するようにしたことを特徴とす
    る請求項８記載の不揮発性半導体記憶装置のデータ書き
    込み方法。
12. 【請求項１２】 ページ単位の書き込み終了後に、上記
    メモリセルに所望のデータが書き込まれたか否かを確認
    する確認ステップを行うようにしたことを特徴とする請
    求項８記載の不揮発性半導体記憶装置のデータ書き込み
    方法。
13. 【請求項１３】 上記不揮発性半導体記憶装置はＮＡＮ
    Ｄ型フラッシュメモリであることを特徴とする請求項８
    記載の不揮発性半導体記憶装置のデータ書き込み方法。