JP2000251485A - 不揮発性半導体記憶装置およびそのデータ書き込み方法 - Google Patents
不揮発性半導体記憶装置およびそのデータ書き込み方法Info
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- JP2000251485A JP2000251485A JP11051598A JP5159899A JP2000251485A JP 2000251485 A JP2000251485 A JP 2000251485A JP 11051598 A JP11051598 A JP 11051598A JP 5159899 A JP5159899 A JP 5159899A JP 2000251485 A JP2000251485 A JP 2000251485A
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Abstract
タを書き込む場合に、書き込み時間を短縮する。 【解決手段】 4値型のNAND型フラッシュメモリに
おいて、ISPP方式を用いて選択されたメモリセルに
ページ単位で2ビットデータを書き込む。この際、書き
込み開始から、メモリセルのしきい値電圧Vthが中間プ
ログラム状態(Vth=0V)に達するまでの間は、選択
ワード線にプログラム電圧VPGM (N) を印加しつつ、ビ
ット線に初期ビット線電圧VB0を印加してデータの書
き込みを行い、その都度、選択ワード線にしきい値比較
電圧VVF(=0V)を印加して、メモリセルのしきい値
電圧Vthが中間プログラム状態に達したか否かを検知す
ることでベリファイを行う。ベリファイの結果、メモリ
セルのしきい値電圧Vthが中間プログラム状態に達した
と判断された場合、次回の書き込みでは、ビット線に書
き込みデータに応じたビット線電圧を印加してデータの
書き込みを行う。
Description
憶装置およびそのデータ書き込み方法に関し、特に、1
つのメモリセルに2ビット以上の多値データを記憶する
ようにした多値型の不揮発性半導体記憶装置に適用して
好適なものである。
みおよび読み出しを行うフラッシュメモリ、例えばNA
ND型フラッシュメモリは、大容量データの記憶格納用
に使用されている。近年では、フラッシュメモリチップ
の集積度が向上し、記憶容量が益々大容量化していると
共に、記憶方式に関しても1つのメモリセルに2ビット
以上の多値データを記憶する多値記憶方式が開発されて
いる。
なり4値をとるデータを記憶するようにした4値型のフ
ラッシュメモリにおける、メモリセルのしきい値電圧の
分布と記憶データ内容との対応関係を示す。図6におい
て、グラフの縦軸はメモリセルのしきい値電圧Vthを示
し、グラフの横軸はメモリセルの分布頻度を示す。
モリにおけるメモリセルのしきい値電圧Vthは、デー
タ”00”、”01”、”10”、”11”に対応した
4状態をとる。すなわち、図6において、分布Aはデー
タ”00”が書き込まれて第3の正のしきい値電圧のプ
ログラム状態とされるメモリセルの分布であり、分布B
はデータ”01”が書き込まれて第2の正のしきい値電
圧のプログラム状態とされるメモリセルの分布であり、
分布Cはデータ”10”が書き込まれて第1の正のしき
い値電圧のプログラム状態とされるメモリセルの分布で
ある。これらのプログラム状態の分布幅は例えば0.2
V程度である。また、分布Dはデータ”11”が書き込
まれて負のしきい値電圧の消去状態とされるメモリセル
の分布である。なお、図6においては、書き込みベリフ
ァイ動作時の各プログラム状態に対応する選択ワード線
電圧がVVF1,VVF2,VVF3 で示され、読み出し動作時の
各プログラム状態に対応する選択ワード線電圧がVRD1,
VRD2,VRD3 で示されている。その大小関係は、VVF3
>VRD3 >VVF2 >VRD2 >VVF1 >VRD1 である。一
例を挙げると、VVF3 =2.8V、VRD3 =2.4V、
VVF2 =1.6V、VRD2 =1.2V、VVF1 =0.4
V、VRD1 =0Vである。
は、上述のようなメモリセルのしきい値電圧と記憶デー
タ内容との対応関係に基づいて、データの書き込みおよ
び読み出しが行われる。
ような多値型のフラッシュメモリは、2値型のフラッシ
ュメモリと比較して、データの読み出し時間および書き
込み時間が増大するという問題がある。以下に、その理
由について説明する。
書き込み方法においては、書き込みデータに応じてビッ
ト線電圧を変化させて多値データを一括に書き込む、い
わゆる多値並列書き込み方式が主流となっている。ま
た、一般に、この書き込みの際には、ワード線に印加す
る書き込みパルス電圧を所定の初期電圧から一定のステ
ップ幅で段階的に増加させて順次書き込みを行う、いわ
ゆるISPP(Incremental Step Pulse Programming)
方式が採用される。この場合、各回の書き込み動作毎
に、ビット線に書き込みデータに応じたビット線電圧を
与えて書き込みを行い、その都度、メモリセルのプログ
ラム状態(しきい値電圧)を確認する書き込みベリファ
イが実行される。そして、ページ内の全メモリセルの書
き込みが完了するまで、上述の書き込み動作およびベリ
ファイ動作が繰り返される。
電位にプリチャージした状態で、選択ワード線に所定の
比較電圧を印加し、このときのセル電流の有無をビット
線と接続されたセンスアンプ回路で検出することにより
メモリセルのしきい値電圧の判定を行う。つまり、メモ
リセルのしきい値電圧以上の比較電圧がそのゲートに供
給されてセル電流が流れる場合には、ビット線の電圧が
降下する。また、メモリセルトランジスタのしきい値電
圧未満の比較電圧がそのゲートに供給される場合には、
セル電流が流れず、ビット線はプリチャージレベルに保
持される。ベリファイ動作時には、この関係に基づいて
メモリセルのしきい値電圧の判定がなされる。このと
き、多値型のフラッシュメモリにおいては、nビットの
記憶データに対応した2n −1個のプログラム状態を判
別するために、選択ワード線に印加する比較電圧を2n
−1段階に変化させて順次しきい値電圧の判定を行う必
要がある。具体的には、例えば、図6に示すようなしき
い値電圧と記憶データ内容との対応関係を有する4値型
のフラッシュメモリにおいては、選択ワード線に印加す
る比較電圧を例えばVVF3 →VVF2 →VVF1 の順序で段
階的に下げながらメモリセルのしきい値電圧の判定がな
される。
記憶データに対応した2n −1個のプログラム状態を判
別するために、選択ワード線に印加する比較電圧を2n
−1段階に変化させて順次しきい値電圧を判定する必要
があり、例えば、図6に示すようなしきい値電圧と記憶
データ内容との対応関係を有する4値型のフラッシュメ
モリにおいては、選択ワード線に印加する比較電圧を例
えばVRD3 →VRD2 →VRD1 の順序で段階的に下げなが
らメモリセルのしきい値電圧の判定がなされる。
モリでは、読み出し動作時やベリファイ動作時に、ワー
ド線に印加する比較電圧をプログラム状態の数に対応さ
せて段階的に変化させる必要があるため、比較電圧が1
つで済む2値型のフラッシュメモリに比べて比較回数が
増加し、トータルの読み出し動作時間およびトータルの
書き込み時間が増加することになる。例えば、従来公知
の逐次比較方式の4値型のフラッシュメモリでは、2値
型のフラッシュメモリの4〜5倍程度の読み出し時間お
よび書き込み時間を要するのが現状である。特に、多値
型のフラッシュメモリにおける書き込み時間の増大は、
信頼性の低下(多値化によるデータ保持特性の低下)の
問題と共に、その実用化の大きな障害となっている。
ルにnビット(n≧2)の多値データを書き込む場合
に、書き込み時間を短縮することができる不揮発性半導
体記憶装置およびそのデータ書き込み方法を提供するこ
とにある。
に、この発明の第1の発明は、ワード線およびビット線
への印加電圧に応じて電荷蓄積部に蓄積された電荷量が
変化し、その変化に応じてしきい値電圧が変化すること
によってしきい値電圧に応じた値のデータを記憶すると
共に、nビット(ただしn≧2)のデータを記憶するた
めに消去状態と2n −1個のプログラム状態とを有する
メモリセルを有し、書き込み動作時に、書き込み回数に
応じてワード線に印加する書き込みパルス電圧を所定の
初期電圧から所定のステップ幅で段階的に上昇させ、選
択されたメモリセルにページ単位でデータを書き込むよ
うにした不揮発性半導体記憶装置であって、ワード線に
書き込みパルス電圧を印加しつつビット線に所定の初期
ビット線電圧を印加してメモリセルにデータを書き込
み、この際、メモリセルのしきい値電圧が2n −1個の
プログラム状態のうちの最も浅いプログラム状態よりも
浅い所定の中間プログラム状態に達したことを検知する
検知手段と、書き込み開始からの書き込み回数を計数す
る計数手段と、メモリセルのしきい値電圧が中間プログ
ラム状態に達するや、そのメモリセルと接続されるビッ
ト線に書き込みデータに応じたビット線電圧を印加する
ビット線電圧印加手段とを有することを特徴とするもの
である。
ビット線への印加電圧に応じて電荷蓄積部に蓄積された
電荷量が変化し、その変化に応じてしきい値電圧が変化
することによってしきい値電圧に応じた値のデータを記
憶すると共に、nビット(ただしn≧2)のデータを記
憶するために消去状態と2n −1個のプログラム状態と
を有するメモリセルを有し、書き込み動作時に、書き込
み回数に応じてワード線に印加する書き込みパルス電圧
を所定の初期電圧から所定のステップ幅で段階的に上昇
させ、選択されたメモリセルにページ単位でデータを書
き込むようにした不揮発性半導体記憶装置のデータ書き
込み方法であって、書き込み開始からメモリセルのしき
い値電圧が2n −1個のプログラム状態のうちの最も浅
いプログラム状態よりも浅い所定の中間プログラム状態
に達するまでの間は、ワード線に書き込みパルス電圧を
印加しつつビット線に所定の初期ビット線電圧を印加し
てメモリセルにデータを書き込む第1の書き込みステッ
プを行うと共に、その都度、メモリセルのしきい値電圧
が中間プログラム状態に達したか否かを検知するベリフ
ァイステップを行い、メモリセルのしきい値電圧が中間
プログラム状態に達するや、そのメモリセルと接続され
るビット線に書き込みデータに応じたビット線電圧を印
加してデータを書き込む第2の書き込みステップを行う
ことを特徴とするものである。
置は、典型的には、NAND型フラッシュメモリであ
る。
ム状態は各々レベルの異なる正のしきい値電圧とされる
状態であり、消去状態は負のしきい値電圧とされる状態
である。また、初期ビット線電圧は、最も浅いプログラ
ム状態とされる書き込みデータに応じたビット線電圧よ
り高く、かつ、書き込み時にワード線に印加する書き込
みパルス電圧の初期電圧より低い所定の電圧に選ばれ
る。また、中間プログラム状態は、最も浅いプログラム
状態と消去状態との間のプログラム状態であり、具体的
には、例えばメモリセルのしきい値電圧が0Vとされる
プログラム状態である。
は、メモリセルにnビット(ただしn≧2)のデータを
書き込む場合に、書き込み開始からメモリセルのしきい
値電圧が2n −1個のプログラム状態のうちの最も浅い
プログラム状態よりも浅い所定の中間プログラム状態に
達するまでの間は、ビット線に所定の初期ビット線電圧
を与えてデータの書き込みがなされ、その都度、メモリ
セルのしきい値電圧が中間プログラム状態に達したか否
かを検知することでベリファイがなされる。そして、こ
のベリファイの結果、メモリセルのしきい値電圧が中間
プログラム状態に達していると判断されると、そのメモ
リセルと接続されるビット線に書き込みデータに応じた
ビット線電圧が印加され実質的な多値データの書き込み
がなされ、この1回の書き込みで、メモリセルのしきい
値電圧は書き込みデータに対応した2n −1個のプログ
ラム状態に分離される。このようにすることで、メモリ
セルにnビットの多値データを書き込む場合に、ベリフ
ァイ動作時のメモリセルのしきい値電圧の比較回数が1
回で済むようになる(2値のベリファイでよい)ため、
従来に比べて、トータルの書き込み時間が大幅に短縮さ
れる。
は、典型的には、ワード線に中間プログラム状態を判別
することが可能な所定の比較電圧を印加し、このときの
セル電流の有無を検出することにより、メモリセルのし
きい値電圧が中間プログラム状態に達したか否かを検知
する。この発明の第2の発明において、ベリファイステ
ップでは、典型的には、ワード線に中間プログラム状態
を判別することが可能な所定の比較電圧を印加し、この
ときのセル電流の有無を検出することにより、メモリセ
ルのしきい値電圧が中間プログラム状態に達したか否か
を検知する。このとき、ワード線に印加する比較電圧
は、最も浅いプログラム状態におけるメモリセルのしき
い値電圧と、消去状態におけるメモリセルのしきい値電
圧との間の電圧であり、具体的には、例えば、中間プロ
グラム状態におけるメモリセルのしきい値電圧が0Vと
される場合、0Vに選ばれる。
電圧印加手段は、好適には、書き込みデータに応じたビ
ット線電圧を、書き込み回数に応じて所定のステップ幅
で段階的に減少させる。この発明に第2の発明において
は、好適には、第2の書き込みステップでビット線に印
加すべき書き込みデータに応じたビット線電圧を、書き
込み回数に応じて所定のステップ幅で段階的に減少させ
る。書き込み時に、ビット線電圧を初期ビット線電圧か
ら書き込みデータに応じたビット線電圧に切り換えた場
合のメモリセルのしきい値電圧の変化量は、メモリセル
特性に依存する。具体的には、このときメモリセルのし
きい値電圧の変化量は、書き込みの早いメモリセルほど
大きくなり、書き込みの遅いメモリセルほど小さくな
る。一方、ビット線電圧を初期ビット線電圧から書き込
みデータに応じたビット線電圧に切り換えた場合のメモ
リセルのしきい値電圧の変化量は、ビット線電圧の変化
量(初期ビット線電圧と書き込みデータに応じたビット
線電圧との差分)にも依存する。具体的には、このとき
メモリセルのしきい値電圧の変化量は、ビット線電圧の
変化量が大きいほど大きくなり、ビット線電圧の変化量
が小さいほど小さくなる。そこで、この発明では、中間
プログラム状態に達するまでの書き込み回数が、書き込
みの早いメモリセルほど少なく、書き込みの遅いメモリ
セルほど多くなることを利用し、上述のように、書き込
みデータに応じたビット線電圧を、書き込み回数に応じ
て減少させる。このようにすることで、ビット線電圧を
初期ビット線電圧から書き込みデータに応じたビット線
電圧に切り換えたときに、書き込みの早いメモリセルに
おいてはビット線電圧の変化量を小さくすることがで
き、書き込みの遅いメモリセルにおいてはビット線電圧
の変化量を大きくすることができるので、このときのメ
モリセルのしきい値電圧の変化量を、メモリセル特性に
よらずほぼ一定とすることができる。これにより、各プ
ログラム状態におけるメモリセルの分布幅を狭くするこ
とができる。なお、この場合、書き込みデータに応じた
ビット線電圧を書き込み回数に応じて低下させる際のス
テップ幅は、予め統計データにより求めておく。
半導体記憶装置は、好適には、しきい値電圧が中間プロ
グラム状態に達したと検知されたメモリセルに書き込み
データに応じたビット線電圧を印加して書き込みを行っ
た後、そのメモリセルへのデータの書き込みを禁止する
書き込み制御手段をさらに有するものである。この発明
の第2の発明においては、好適には、第2の書き込みス
テップで、しきい値電圧が中間プログラム状態に達した
と検知されたメモリセルに書き込みデータに応じたビッ
ト線電圧を印加して書き込みを行った後、そのメモリセ
ルへのデータの書き込みを禁止する。これにより、しき
い値電圧が所望のプログラム状態に達したメモリセルへ
の過剰書き込みが防止される。
半導体記憶装置は、好適には、ページ単位の書き込み終
了後に、メモリセルに所望のデータが書き込まれたか否
かをを確認する確認手段をさらに有するものである。こ
の発明の第2の発明においては、好適には、書き込み終
了後に、メモリセルに所望のデータが書き込まれたか否
かを確認する確認ステップを行う。
いて図面を参照しながら説明する。図1は、この発明の
一実施形態によるNAND型フラッシュメモリの構成例
を示す略線図である。
シュメモリは、メモリセルアレイ1、メインロウデコー
ダ2、サブロウデコーダ3、昇圧回路(レベル変換回
路)4、データラッチ回路5、ビット線電圧発生回路
6、制御回路7などを有している。
向にマトリクス状に配列された複数のNANDストリン
グと、これらのNANDストリングと接続されたワード
線、ビット線、選択ゲート線、ソース線などにより構成
されている。NANDストリングは、所定数のメモリセ
ルと選択トランジスタとが直列に接続されたものからな
る。このメモリセルアレイ1は、通常、列方向に複数の
ブロックに分割されている。各ブロック内においては、
行方向にワード線および選択ゲート線を共有する所定数
のNANDストリングが並列に配列されている。これら
のブロックは、メモリセルに記憶されたデータを消去す
る際の消去単位となっている。このメモリセルアレイ1
の具体的な構成については、後に図2を参照して詳細に
説明する。
ダ、レベル変換回路、ワード線および選択ゲート線のト
ランスファゲートを含んでいる。メインロウデコーダ2
は、アドレスデコード信号に従って、選択ブロック内の
トランスファゲートのみをオンさせワード線および選択
ゲート線をドライブする。サブロウデコーダ3は、動作
モードおよび選択情報に従って、昇圧回路4によって所
定レベルにレベル変換された信号を出力する。昇圧回路
4としては、例えば、書き込み動作時に選択ワード線に
印加するプログラム電圧(VPGM )用のもの、書き込み
動作時に非選択ワード線に印加する書き込みパス電圧
(Vpass)用のもの、書き込みベリファイ動作時および
読み出し動作時に選択ワード線に印加するしきい値比較
電圧用のもの、書き込みベリファイ動作時および読み出
し動作時に非選択ワード線に印加する読み出しパス電圧
(P5V)用のものが用意されている。サブロウデコー
ダ3からの出力は、メインロウデコーダ2のトランスフ
ァゲートを介してメモリセルアレイ1のワード線および
選択ゲート線に供給される。
1のビット線と接続され、大別すると、ビット線電圧設
定回路、ラッチ回路、ベリファイ/リード制御回路など
により構成される。データラッチ回路5のビット線電圧
設定回路は、ビット線電圧発生回路6から導出されるビ
ット線電圧供給ラインと接続されている。これらのデー
タラッチ回路5およびビット線電圧発生回路6の具体的
な構成については、後に図3を参照して詳細に説明す
る。
メモリの動作を制御するためのものである。この制御回
路7からは、メインロウデコーダ2、サブロウデコーダ
3、昇圧回路4、データラッチ回路5などに対して制御
信号を供給するための信号線が導出されている。
のメモリセルアレイ1の具体的な構成について説明す
る。図2は、メモリセルアレイ1の構成例を示す等価回
路図である。
おいては、複数のビット線が並列に配列され、各ビット
線毎にNANDストリングが接続されている。すなわ
ち、ビット線BL0にNANDストリングA0が接続さ
れ、ビット線BL1にNANDストリングA1が接続さ
れている。なお、図2においては、ビット線BL2以降
のビット線が図示省略されている。
スタDS0、メモリセルM0-0 〜M15-0および選択トラ
ンジスタSS0により構成されている。NANDストリ
ングA1は、選択トランジスタDS1、メモリセルM
0-1 〜M15-1および選択トランジスタSS1により構成
されている。これらのNANDストリングA0,A1
は、ワード線および選択ゲート線を共有しており、同一
ブロック内に配列されたNANDストリングである。
リセルM15-0のドレインが選択トランジスタDS0を介
してビット線BL0と接続され、メモリセルM0-0 のソ
ースが選択トランジスタSS0を介してソース線SLと
接続されている。NANDストリングA1においては、
メモリセルM15-1のドレインが選択トランジスタDS1
を介してビット線BL1と接続され、メモリセルM0-1
のソースが選択トランジスタSS1を介してソース線S
Lと接続されている。
ルM0-1 〜M15-1は、スタックゲート型のnチャネルM
OSトランジスタからなり、各々2ビットのメモリセル
として機能する。これらのメモリセルM0-0 〜M15-0お
よびメモリセルM0-1 〜M15-1のコントロールゲート
は、それぞれワード線WL0〜WL15と接続されてい
る。選択トランジスタDS0,DS1のゲートは選択ゲ
ート線DSGと接続され、選択トランジスタSS0,S
S1のゲートは選択ゲート線SSGと接続されている。
図示省略したビット線BL2以降の各ビット線に接続さ
れるNANDストリングについても、上述と同様の接続
関係とされる。
データラッチ回路5およびビット線電圧発生回路6の具
体的な構成について説明する。図3は、データラッチ回
路5およびビット線電圧発生回路6の構成例を示す略線
図である。
は、ビット線電圧設定回路5a、ラッチ回路5b、ベリ
ファイ/リード制御回路5cを有する。
路5aは、例えば、nチャネルMOSトランジスタから
なるトランジスタNT1〜NT10およびpチャネルM
OSトランジスタからなるトランジスタPT1〜PT3
により構成されている。
は、ノードSAと電源電圧Vcc(VCCは例えば3.3
V)の供給ラインとの間にトランジスタPT1が接続さ
れている。トランジスタPT1のゲートには制御信号V
ref が供給される。また、ノードSAと接地ラインとの
間にトランジスタNT1が接続されている。トランジス
タNT1のゲートには制御信号DISCが供給される。
ンジスタPT3のドレインが、トランジスタNT2およ
びトランジスタPT2からなるトランスファゲートを介
してノードSAと接続されている。トランスファゲート
を構成する一方のトランジスタNT2のゲートには制御
信号PRGが供給され、他方のトランジスタPT2のゲ
ートには制御信号PRGの反転信号である制御信号/P
RG(/は反転を表す)が供給される。
(初期ビット線電圧)の供給ライン(図示せず)と接続
されている。トランジスタNT3のソースがトランジス
タNT4,NT6、NT8のドレインと接続されてい
る。トランジスタNT3のソースとビット線電圧供給ラ
インVBL3との間にトランジスタNT4,NT5が直
列に接続されている。トランジスタNT3のソースとビ
ット線電圧供給ラインVBL2との間にトランジスタN
T6,NT7が直列に接続されている。トランジスタN
T3のソースとビット線電圧供給ラインVBL1との間
にトランジスタNT8,NT9が直列に接続されてい
る。ノードSAとビット線との間にトランジスタNT1
0が接続されている。トランジスタNT10のゲートに
は制御信号BCが供給される。
1、VBL2、VBL3は、それぞれ、ビット線に書き
込みデータに応じたビット線電圧を供給するために用い
られる電圧供給ラインであり、ビット線電圧発生回路6
から導出されている。具体的には、この場合、ビット線
電圧供給ラインVBL1は、書き込みデータが”10”
の場合にビット線に印加すべきビット線電圧VB(DATA
="10") の供給ラインであり、ビット線電圧供給ライン
VBL2は、書き込みデータが”01”の場合にビット
線に印加すべきビット線電圧VB(DATA="01") の供給ラ
インであり、ビット線電圧供給ラインVBL3は、書き
込みデータが”00”の場合にビット線に印加すべきビ
ット線電圧VB(DATA="00") の供給ラインである。ただ
し、VB0>VB(DATA="10") >VB(DATA="01") >V
B(DATA="00") である。この一実施形態において、上述
の書き込みデータに応じたビット線電圧VB(DATA="1
0") 、VB(DATA="01") 、VB(DATA="00") が、各々、
書き込み回数Nの増加と共に所定のステップ幅で減少し
てゆく電圧であるのが特徴である。
変化(減少)するビット線電圧VB(DATA="10") 、VB
(DATA="01") 、VB(DATA="00") を、それぞれ、電圧V
B1(N) 、VB2(N) 、VB3(N) (ただし、VB1
(1) >VB1(2) >・・・>VB1(N) 、VB2(1) >
VB2(2) >・・・>VB2(N) 、VB3(1) >VB3
(2) >・・・>VB3(N) )を用いて表すことがある。
なお、これらの電圧VB1(N) 、VB2(N) 、VB3
(N) の初期電圧VB1(1) 、VB2(1) 、VB3(1) お
よびステップ幅は、統計データにより求めておく。
例えば、インバータU1およびインバータU2からなる
ラッチ回路LD1と、インバータU3およびインバータ
U4からなるラッチ回路LD0とにより構成されてい
る。
LD1は、2ビットデータのうちの上位ビットのデータ
を格納するためのものであり、この場合、インバータU
1の出力端子とインバータU2の入力端子との共通接続
点が記憶ノードD1とされ、インバータU1の入力端子
とインバータU2の出力端子との共通接続点が反転記憶
ノード/D1とされている。ラッチ回路LD0は、2ビ
ットデータのうちの下位ビットのデータを格納するため
のものであり、この場合、インバータU3の出力端子と
インバータU4の入力端子との共通接続点が記憶ノード
D0とされ、インバータU3の入力端子とインバータU
4の出力端子との共通接続点が反転記憶ノード/D0と
されている。ラッチ回路LD1の記憶ノードD1および
ラッチ回路LD0の記憶ノードD0は、それぞれ、デー
タバス線と接続される。
がトランジスタNT4,NT6のゲートと接続され、記
憶ノードD1がトランジスタNT8のゲートと接続され
ている。ラッチ回路LD0の反転記憶ノード/D0がト
ランジスタNT5,NT9のゲートと接続され、記憶ノ
ードD0がトランジスタNT7のゲートと接続されてい
る。
制御回路5cは、例えば、インバータU5およびインバ
ータU6からなるラッチ回路LQと、nチャネルMOS
トランジスタからなるトランジスタNT11〜NT20
とにより構成されている。
いて、ラッチ回路LQは、ベリファイ動作時に、メモリ
セルのしきい値電圧判定用のフリップフロップとして動
作するものであり、この場合、インバータU5の出力端
子とインバータU6の入力端子との共通接続点が記憶ノ
ードQとされ、インバータU5の入力端子とインバータ
U6の出力端子との共通接続点が反転記憶ノード/Qと
されている。
地ラインとの間にトランジスタNT11,NT12が直
列に接続されている。ラッチ回路LQの記憶ノードQと
接地ラインとの間にトランジスタNT13,NT14が
直列に接続され、さらに、トランジスタNT13のソー
スと接地ラインとの間に、トランジスタNT15がトラ
ンジスタNT14と並列に接続されている。ラッチ回路
LQの記憶ノードQとノードSAとの間にトランジスタ
NT16が接続されている。トランジスタNT11のゲ
ートに制御信号LAT1が供給され、トランジスタNT
13のゲートに制御信号LAT2が供給され、トランジ
スタNT16のゲートに制御信号LAT3が供給され
る。トランジスタNT12のゲートがノードSAと接続
されている。トランジスタNT14のゲートがラッチ回
路LD0の反転記憶ノード/D0と接続され、トランジ
スタNT15のゲートがラッチ回路LD1の反転記憶ノ
ード/D1と接続されている。
と接地ラインとの間にトランジスタNT17,NT18
が直列に接続され、ラッチ回路LD0の反転記憶ノード
/D0と接地ラインとの間にトランジスタNT19,N
T20が直列に接続されている。トランジスタNT17
のゲートに制御信号RD1が供給され、トランジスタN
T19のゲートに制御信号RD0が供給される。トラン
ジスタNT18のゲートおよびトランジスタNT20の
ゲートが、それぞれノードSAと接続されている。
1、ROM12およびD/A変換器13〜15により構
成されている。カウンタ11は、書き込み動作時に、例
えば書き込み開始からの書き込み回数Nを計数する。こ
のカウンタ11のカウントデータはROM12に入力さ
れる。ROM12は、所定の変換テーブルを用いて、カ
ウントデータに対応したビット線電圧発生データを出力
する。このROM12のビット線電圧発生データは、D
/A変換器13〜15に入力される。D/A変換器13
〜15は、ビット線電圧発生データをD/A変換するこ
とにより所定の電圧信号を生成する。D/A変換器13
の電圧信号は、ビット線電圧VB(DATA="10") に対応す
る電圧VB1(N) としてビット線電圧供給ラインVBL
1に出力され、D/A変換器14の電圧信号は、ビット
線電圧VB(DATA="01") に対応する電圧VB2(N) とし
てビット線電圧供給ラインVBL2に出力され、D/A
変換器15の電圧信号は、ビット線電圧VB(DATA="0
0") に対応する電圧VB3(N)としてビット線電圧供給
ラインVBL3に出力される。
形態によるNAND型フラッシュメモリのデータ書き込
み方法について説明する。図4および図5は、この一実
施形態によるNAND型フラッシュメモリのデータ書き
込み方法を説明するための略線図である。ここで、図4
は、N回目の書き込み動作後のメモリセルのしきい値電
圧(しきい値電圧の変化特性)を示し、図5は、N回目
の書き込み動作時の選択ワード線電圧およびビット線電
圧の設定例を示す。また、図4には、この一実施形態に
よるNAND型フラッシュメモリにおけるメモリセルの
しきい値電圧分布と記憶データとの対応関係をあわせて
示す。
シュメモリにおけるメモリセルのしきい値電圧Vthは、
データ”00”、”01”、”10”、”11”に対応
した4状態をとる。すなわち、図4において、分布Aは
データ”00”が書き込まれて第3の正のしきい値電圧
Vth(DATA="00") のプログラム状態とされるメモリセル
の分布であり、分布Bはデータ”01”が書き込まれて
第2の正のしきい値電圧Vth(DATA="01") のプログラム
状態とされるメモリセルの分布であり、分布Cはデー
タ”10”が書き込まれて第1の正のしきい値電圧Vth
(DATA="10") のプログラム状態とされるメモリセルの分
布である。また、分布Dはデータ”11”が書き込まれ
て負のしきい値電圧Vth(DATA="11") の消去状態とされ
るメモリセルの分布である。なお、書き込みベリファイ
動作時および読み出し動作時の各プログラム状態に対応
する選択ワード線電圧は、例えば図6と同様であるので
説明を省略する。このNAND型フラッシュメモリにお
いては、図4に示す関係に基づいてデータの書き込みが
行われる。また、このデータ書き込み方法においては、
ワード線に印加する書き込みパルス電圧を所定の初期電
圧から所定のステップ幅で段階的に増加させるISPP
方式により、選択されたメモリセルにページ単位でデー
タを書き込むものとし、ページ単位の書き込みが完了す
るまで、書き込み動作とベリファイ動作とを繰り返し行
うものとする。
き込み方法においては、書き込み開始からメモリセルの
しきい値電圧が所定の中間プログラム状態に達するまで
の間は、選択ワード線に書き込みパルス電圧としてプロ
グラム電圧VPGM(N)(ただし、Nは書き込み回数)を印
加し、かつ、非選択ワード線に書き込みパス電圧Vpass
(N) (<VPGM(N)、ただし、Nは書き込み回数)を印加
しつつ、ビット線に初期ビット線電圧VB0を印加して
メモリセルにデータを書き込む第1の書き込みステップ
が実行され、その都度、メモリセルのしきい値電圧が中
間プログラム状態に達したか否かを検知するベリファイ
ステップが実行される。なお、書き込み動作は、書き込
みデータが”11”以外の場合(ラッチ回路5bのラッ
チデータが(D1,D0)≠(1,1)の場合)に実行
され、書き込みデータが”11”の場合(ラッチ回路5
bのラッチデータが(D1,D0)=(1,1)の場
合)、ビット線はハイインピーダンス状態とされ書き込
み禁止とされる。
トデータを記憶する場合の22 −1=3個のプログラム
状態のうち最も浅いプログラム状態、すなわち、デー
タ”10”に対応したプログラム状態より浅いプログラ
ム状態である。具体的には、この中間プログラム状態
は、しきい値電圧がVth(DATA="10") とされるデータ”
10”に対応したプログラム状態(分布C)と、しきい
値電圧がVth(DATA="11")とされるデータ”11”に対
応した消去状態(分布D)との間のプログラム状態であ
る。この一実施形態においては、例えば、メモリセルの
しきい値電圧が0Vとされるプログラム状態を中間プロ
グラム状態とする。
所定のしきい値比較電圧VVFを印加し、このときのセル
電流の有無を検知することにより、メモリセルのしきい
値電圧Vthが中間プログラム状態(Vth=0V)に達し
たか否かを検知する。この場合、選択ワード線に印加さ
れるしきい値比較電圧VVFは0Vに選ばれる。
セルのしきい値電圧が中間プログラム状態に達したと判
断されると、そのメモリセルに関しては、次回の書き込
み動作では、ラッチ回路5bのラッチデータ(D1,D
0)に応じて、ビット線にビット線電圧VB(DATA="1
0") 、VB(DATA="01") 、VB(DATA="00") の何れかを
与えてメモリセルにデータを書き込む第2の書き込みス
テップが実行される。この第2の書き込みステップは、
実質的な多値データの書き込みステップであり、この第
2の書き込みステップの1回の書き込みにより、メモリ
セルのしきい値電圧は書き込みデータに応じたプログラ
ム状態に分離される。
具体的に説明する。なお、以下においては、データラッ
チ回路5の動作説明の際に特に明記しないトランジスタ
などは、通常、オフ状態とされているものとする。
作が起動される前、書き込みページ内の全メモリセルは
消去状態とされ、そのしきい値電圧はVth(DATA="11")
<0とされている。また、制御信号PRGがローレベル
に、制御信号/PRGがハイレベルに設定されることで
トランジスタNT2,PT2がオフ状態にされ、ビット
線はビット線電圧供給ラインから切り離されている。
実際の書き込み動作に先立って、書き込みデータがデー
タバスを介してラッチ回路5bに供給される。これによ
り、メモリセルに書き込むべき2ビットデータのうち、
上位ビットのデータがラッチ回路LD1の記憶ノードD
1にセットされ、下位ビットのデータがラッチ回路LD
0の記憶ノードD0にセットされる。
されることでトランジスタPT1がオン状態にされる。
この状態で、パルス状の信号である制御信号LAT1が
ハイレベルに設定さる。これにより、トランジスタNT
11,NT12がオン状態にされる。このことにより、
ベリファイ/リード制御回路5cにおいては、ラッチ回
路LQの反転記憶ノード/Qがローレベルに引き込ま
れ、記憶ノードQがハイレベル(Q=”1”)に設定さ
れる。
AT2がハイレベルに設定に設定され、トランジスタN
T13がオン状態にされる。このとき、書き込みデータ
が”11”以外の場合(ラッチ回路5bのラッチデータ
が(D1,D0)≠(1,1)の場合)は、トランジス
タNT14またはトランジスタNT15の少なくとも一
方がオン状態であることにより、ラッチ回路LQの記憶
ノードQがローレベル(Q=”0”)に反転する。一
方、書き込みデータが”11”の場合(ラッチ回路5b
のラッチデータが(D1,D0)=(1,1)の場合)
は、ラッチ回路LQの記憶ノードQはハイレベル(Q
=”1”)に保持される。
線電圧供給ラインVBL1には電圧VB1(1) が供給さ
れ、ビット線電圧供給ラインVBL2には電圧VB2
(1) が供給され、ビット線電圧供給ラインVBL3には
電圧VB3(1) が供給されている。
定されトランジスタPT1がオフ状態にされる。そし
て、制御信号DISCがハイレベルに設定されトランジ
スタNT1がオン状態にされると共に、制御信号BCが
所定のハイレベルに設定されトランジスタNT10がオ
ン状態にされる。これによりビット線が接地される。そ
の後、制御信号DISCがローレベルに切り換えられ、
ビット線が接地ラインから切り離される。そして、制御
信号Vref がローレベルに設定され、ビット線がVccレ
ベルに充電される。
制御信号/PRGがローレベルに設定されてトランジス
タNT2,PT2がオン状態に切り換えられる。このこ
とで、ビット線が、ラッチ回路5bのラッチデータ(D
1,D0)およびベリファイ/リード制御回路5cのラ
ッチデータQに応じて、所定のビット線電圧供給ライン
と接続される。
cのラッチデータQがQ=”0”の場合は、トランジス
タPT3がオン状態となり、ラッチ回路5bのラッチデ
ータ(D1,D0)によらず、ビット線は初期ビット線
電圧VB0の供給ラインと接続される。ベリファイ/リ
ード制御回路5cのラッチデータQがQ=”1”の場合
は、トランジスタNT3がオン状態となり、ラッチ回路
5bのラッチデータ(D1,D0)に応じて、ビット線
とビット線電圧供給ラインVBL1〜VBL3との接続
状態が、(1)〜(4)のように変化する。(1)(D
1,D0)=(0,0)のとき、トランジスタNT4,
NT5がオン状態となり、ビット線はビット線電圧供給
ラインVBL3と接続される。(2)(D1,D0)=
(0,1)のとき、トランジスタNT6,NT7がオン
状態となり、ビット線はビット線電圧供給ラインVBL
2と接続される。(3)(D1,D0)=(1,0)の
とき、トランジスタNT8,NT9がオン状態となり、
ビット線はビット線電圧供給ラインVBL1と接続され
る。(4)(D1,D0)=(1,1)のとき、トラン
ジスタNT4,NT5,NT6,NT9がオフ状態であ
るため、ビット線は、どのビット線電圧供給ラインとも
接続されず、プリチャージレベルのままフローティング
状態にされる。
チ回路5bのラッチデータ(D1,D0)が(D1,D
0)≠(1,1)の場合、ベリファイ/リード制御回路
5cのラッチデータQがQ=”0”に設定されているこ
とにより、ビット線は初期ビット線電圧VB0の供給ラ
インと接続される。したがって、この場合、ビット線に
は初期ビット線電圧VB0が印加される。一方、ラッチ
回路5bのラッチデータ(D1,D0)が(D1,D
0)=(1,1)の場合、ビット線はビット線電圧供給
ラインVBL1〜VBL3のいずれとも接続されず、ま
た、初期ビット線電圧VB0の供給ラインにも接続され
ない。したがって、この場合、ビット線はハイインピー
ダンス状態とされ書き込み禁止とされる。
ち、書き込み対象のメモリセルに接続された選択ワード
線に書き込みパルス電圧としてプログラム電圧VPGM(1)
が印加されると共に、それ以外の非選択ワード線に書き
込みパス電圧Vpass(1) が印加される。ここで、VPGM
(1)およびVpass(1) は、それぞれ、書き込み回数Nに
応じて所定のステップ幅で段階的に増加するプログラム
電圧VPGM(N)および書き込みパス電圧Vpass(N) の初期
電圧である。この場合、プログラム電圧VPGM(N)および
書き込みパス電圧Vpass(N) のステップ幅をdV(>
0)とすると、これらは、VPGM(N)=VPGM (1)+d
V×(N−1)、Vpass(N) =Vpass(1)+dV×
(N−1)と表される。ただし、VPGM(N)>Vpass(N)
>VB0である。
路5bのラッチデータ(D1,D0)が(D1,D0)
≠(1,1)の場合に、上述のように、選択ワード線に
プログラム電圧VPGM(1)が印加され、ビット線に初期ビ
ット線電圧VB0が印加されることにより、メモリセル
には(VPGM(1)−VB0)の電圧パルス(パルス幅=数
10μs)が印加される。そして、この電界によってフ
ローティングゲートへの電荷注入が起こり、メモリセル
のしきい値電圧が上昇する。
き込みを行った後、全ワード線が接地レベルに設定され
る。そして、制御信号PRGがローレベルに、制御信号
/PRGがハイレベルに設定されることでトランジスタ
NT2およびPT2がオフ状態にされ、ビット線とビッ
ト線電圧供給ラインとが切り離される。これにより、1
回目の書き込み動作が終了する。ここでは、この1回目
の書き込み動作により、図4に示すように、書き込みの
速いメモリセルのしきい値電圧はVth1 になり、書き込
みの遅いメモリセルのしきい値電圧はVth2 になるもの
とする。ただし、これらのしきい値電圧Vth1 ,Vth2
は、0>Vth1 >Vth2 >Vth(DATA="11") の関係を満
たすものとする。
設定され、この間に、ビット線が接地される。そして、
一定時間経過後、制御信号DISCがローレベルに切り
換えられ、ベリファイ動作が実行される。
ベリファイ動作では、選択ワード線にしきい値判定電圧
VVF(=0V)を印加してメモリセルのしきい値電圧の
判定を行うことにより、書き込み動作によってメモリセ
ルのしきい値電圧が中間プログラム状態に達したか否か
が検知される。
レベルに切り換えられた後、ベリファイ動作が実行され
る前に、パルス状の信号である制御信号LAT3がハイ
レベルに設定されトランジスタNT16がオン状態にさ
れると共に、パルス状の信号である制御信号RD1およ
びRD0がハイレベルに設定されトランジスタNT1
7,NT19がオン状態にされる。
cのラッチデータQがQ=”1”に設定されている場合
は、トランジスタNT18,NT20がオン状態とな
り、さらに、トランジスタNT17,NT19がオン状
態であることにより、ラッチ回路5bのラッチ回路LD
1の反転記憶ノード/D1およびラッチ回路LD0の反
転記憶ノード/D0はローレベルに引き込まれ、記憶ノ
ードD1および記憶ノードD0はハイレベルに反転す
る。これにより、ラッチ回路5bのラッチデータ(D
1,D0)は(D1,D0)=(1,1)となり、次回
以降の書き込み動作の際には、書き込み禁止状態とされ
る。
ラッチデータQがQ=”0”に設定されている場合は、
トランジスタNT18,NT20がオンすることがない
ので、ラッチ回路5bのラッチデータ(D1,D0)は
設定状態に保持される。
時点でベリファイ/リード制御回路5cのラッチ回路L
Qの記憶ノードQがハイレベルに設定されているのは、
ラッチ回路5bのラッチデータが(D1,D0)=
(1,1)の場合のみであり、したがって、この時点で
は、ラッチ回路5bのラッチデータ(D1,D0)は実
質的に変化しない。
0)の反転処理が実行された後、制御信号Vref がロー
レベルに設定されてトランジスタPT1がオン状態にさ
れ、ビット線に対して電源電圧Vccでの充電がなされ
る。ある程度時間が経過すると、ビット線は所定の電位
に充電され、ノードSAはVccレベルとなる。ビット線
の充電が完了すると、制御信号Vref がビット線のリー
ク電流を補償するだけの電流をトランジスタPT1が流
すことが可能な所定レベルの電圧に設定される。
選択ワード線電圧を所定値とし、このときのセル電流の
有無をビット線およびノードSAの電圧に反映させて、
メモリセルのしきい値電圧の判定がなされ、さらに、一
定時間経過後、パルス状の信号である制御信号LAT1
がハイレベルに設定されることにより、その判定結果
を、ベリファイ/リード制御回路5cのラッチ回路LQ
のラッチデータに反映させる。この際、この一実施形態
においては、後述の説明から明らかなように、ベリファ
イ動作時におけるメモリセルの状態として、(A)メモ
リセルのしきい値電圧が0Vより大きく、かつ、図4に
おいて分布A〜分布Cで示されるいずれのプログラム状
態にも達していない場合と、(B)メモリセルのしきい
値電圧が図4において分布A〜分布Cで示されるいずれ
かのプログラム状態に達している場合と、(C)メモリ
セルのしきい値電圧が0Vより小さく中間プログラム状
態に達していない場合とが考えられる。
き本来の書き込みデータが”11”以外であって、メモ
リセルのしきい値電圧が、今回の書き込み動作によって
初めて0Vを越え、中間プログラム状態に達した場合に
対応する。この場合、選択ワード線にしきい値比較電圧
VVF(=0V)を印加してもセル電流が流れないことに
より、ビット線の電圧は変化せず、ノードSAはVccレ
ベルに保持される。これにより、トランジスタNT12
がオン状態とされる。そして、一定時間経過後に、制御
信号LAT1がハイレベルに設定されると、トランジス
タNT11がオン状態となり、このときトランジスタN
T12がオン状態であることにより、データラッチ回路
5のベリファイ/リード制御回路5cにおいては、ラッ
チ回路LQの反転記憶ノード/Qがローレベルに引き込
まれ、記憶ノードQがローレベルからハイレベルに反転
する。
が”11”以外であって、メモリセルのしきい値電圧
が、前回以前の書き込み動作によって0Vを越えてお
り、すでに、図4において分布A〜分布Cで示されるい
ずれかのプログラム状態に達している場合に対応する。
この場合の動作は、(A)の場合と同様であるが、前回
以前のベリファイ動作において、すでにラッチ回路LQ
の記憶ノードQがハイレベルに反転されているため、こ
こでは変化しない。
の書き込みデータが”11”以外であって、メモリセル
のしきい値電圧Vthが0Vより小さい場合と、(C−
2)本来の書き込みデータが”11”である場合とが考
えられる。
い値比較電圧VVF(=0V)を印加することにより、リ
ーク補償電流より大きいセル電流が流れ、ノードSAの
電圧が降下して、ビット線の容量CBLとノードSAの容
量CSA(<<CBL)との間で電荷の再分配が起こり、ノ
ードSAの電圧がビット線の電圧とほぼ同程度のローレ
ベル(例えば1V程度)となる。このため、制御信号L
AT1によりトランジスタNT11がオンしても、トラ
ンジスタNT12のゲートがローレベル(例えば、1V
程度)となっているため、ベリファイ/リード制御回路
5cにおいては、ラッチ回路LQの記憶ノードQを反転
させるのに必要な電流を流すことができず、ラッチ回路
LQの記憶ノードQは、設定状態のままのローレベルな
状態に保持される。
タが”11”であることにより、メモリセルにはデータ
の書き込みがなされず、メモリセルのしきい値電圧Vth
が、図4において分布Dで示される消去状態とされてい
る場合に対応する。この場合、ラッチ回路LQの記憶ノ
ードQは、常に、ハイレベルに設定されている。したが
って、この場合は、(C−1)の場合と同様の動作によ
り、ラッチ回路LQの記憶ノードQは、設定状態のまま
のハイレベルな状態に保持される。
れることでベリファイ動作が終了されると、制御信号V
ref がハイレベルに設定されることでトランジスタPT
1がオフ状態にされる。そして、制御信号DISCがハ
イレベルに設定されることでトランジスタNT1がオン
状態にされる。これによりビット線が接地される。
る。図4に示す例では、1回目の書き込み動作終了の時
点では、どのメモリセルもしきい値電圧が中間プログラ
ム状態(Vth=0V)に達していないため、書き込みデ
ータが”11”以外のメモリセルに対応するデータラッ
チ回路5においては、ベリファイ/リード制御回路5c
のラッチデータQが全てQ=”0”となっている。
て、2回目の書き込み動作が実行される。この2回目の
書き込み動作が起動されると、1回目の書き込み動作時
におけると同様に、制御信号DISCがローレベルに切
り換えられ、ビット線が接地ラインと切り離される。そ
して、制御信号Vref がローレベルに設定され、ビット
線がVCCレベルに充電される。
ト線電圧発生回路6からビット線電圧供給ラインVBL
1〜VBL3に供給される電圧が、1回目の書き込み動
作時よりも低減される。すなわち、ビット線電圧供給ラ
インVBL1には電圧VB1(2) (<VB1(1) )が供
給され、ビット線電圧供給ラインVBL2には電圧VB
2(2) (<VB2(1) )が供給され、ビット線電圧供給
ラインVBL3には電圧VB3(2) (<VB3(1) )が
供給される。
ーク電流を補償するだけの電流をトランジスタPT1が
流すことが可能な所定レベルの電圧に設定される。そし
て、一定時間経過後、制御信号PRGがハイレベルに、
制御信号/PRGがローレベルに設定されることでトラ
ンジスタNT2,PT2がオン状態に切り換えられる。
このことで、ビット線が、ラッチ回路5bのラッチデー
タ(D1,D0)およびベリファイ/リード制御回路5
cのラッチデータQに応じて、所定のビット線電圧供給
ラインと接続される。その後、選択ワード線にプログラ
ム電圧VPGM(2)が印加されると共に、非選択ワード線に
書き込みパス電圧Vpass(2) が印加され、選択されたメ
モリセルに対してデータの書き込みがなされる。なお、
図4に示す例では、この2回目の書き込み動作時におい
ては、ラッチデータ(D1,D0)が(D1,D0)≠
(1,1)とされるメモリセルは、いずれもしきい値電
圧が中間プログラム状態に達していないため、ラッチデ
ータQがQ=”0”である。したがって、これらのメモ
リセルにおいては、VPGM(2)−VB0=VPGM(1)+dV
−VB0の電圧パルスによって書き込みがなされる。
ログラム状態に達するまでの間は、同様の書き込み動作
およびベリファイ動作が繰り返される。
セルは、3回目の書き込み動作によって、しきい値電圧
が0Vを越えて中間プログラム状態に達する。そして、
この3回目の書き込み動作終了後に行われるベリファイ
動作によって、この最も書き込みの速いメモリセルに対
応するデータラッチ回路5においては、ベリファイ/リ
ード制御回路5cのラッチデータQがQ=”1”に反転
する。これにより、次回の4回目の書き込み動作の際に
は、ベリファイ/リード制御回路5cのラッチデータQ
がQ=”1”であることにより、トランジスタNT3が
オン状態になり、ビット線は、ラッチ回路5bのラッチ
データ(D1,D0)に応じて、ビット線電圧供給ライ
ンVBL1〜VBL3のいずれかと接続される。
モリセルに書き込むべき本来の書き込みデータが”0
0”である。この場合、この最も書き込みの速いメモリ
セルに対応するデータラッチ回路5においては、ベリフ
ァイ/リード制御回路5cのラッチデータQがQ=”
1”であり、かつ、ラッチ回路5bのラッチデータ(D
1,D0)が(D1,D0)=(0,0)であることに
より、ビット線はビット線電圧供給ラインVBL3と接
続される。したがって、中間プログラム状態に達した最
も書き込みの速いメモリセルにおいては、VPGM(4)−V
B3(4) =VPGM(1)+dV×3−VB3(4) の電圧パル
スによって書き込みがなされる。その結果、この最も書
き込みの速いメモリセルのしきい値電圧は、図4におい
て分布Aで示されるプログラム状態、すなわち、しきい
値電圧がVth(DATA="00")とされるデータ”00”に対
応したプログラム状態に達する。一方、中間プログラム
状態に達していない他のメモリセルにおいては、VPGM
(4)−VB0=VPGM(1)+dV×3−VB0の電圧パル
スによって書き込みがなされる。
に行われるラッチデータ(D1,D0)の反転処理の
際、最も書き込みの速いメモリセルに対応するデータラ
ッチ回路5においては、前回のベリファイ動作によって
ベリファイ/リード制御回路5cのラッチデータQがQ
=”1”に反転されていることにより、制御信号LAT
3によってトランジスタNT16がオン状態にされ、制
御信号RD1,RD0によってトランジスタNT17,
NT19がオン状態にされると、ラッチ回路5bのラッ
チデータ(D1,D0)が(D1,D0)=(1,1)
に反転する。これにより、次回以降の書き込み動作で
は、この最も書き込みの速いメモリセルへの書き込みが
禁止される。
込み動作によって、最も書き込みの速いメモリセルより
も書き込みの遅い所定のメモリセルのしきい値電圧Vth
が、0Vを越えて中間プログラム状態に達する。この場
合も同様に、ベリファイ動作の結果、ベリファイ/リー
ド制御回路5cのラッチデータQがQ=”1”に反転さ
れ、次回の7回目の書き込み動作の際、ビット線は、ラ
ッチ回路5bのラッチデータ(D1,D0)に応じて、
ビット線電圧供給ラインVBL1〜VBL3のいずれか
と接続される。図4に示す例では、この書き込みの遅い
メモリセルに書き込むべき書き込みデータが”01”で
ある。この場合、この書き込みの遅いメモリセルに対応
するデータラッチ回路5においては、ベリファイ/リー
ド制御回路5cのラッチデータQがQ=”1”であり、
かつ、ラッチ回路5bのラッチデータ(D1,D0)が
(D1,D0)=(0,1)であることにより、ビット
線は、ビット線電圧供給ラインVBL2と接続される。
したがって、7回目の書き込み動作の際、この書き込み
の遅いメモリセルにおいては、VPGM(7)−VB2(7) =
VPGM(1)+dV×6−VB2(7) の電圧パルスによって
書き込みがなされる。その結果、この書き込みの遅いメ
モリセルのしきい値電圧は、図4において分布Bで示さ
れるプログラム状態、すなわち、しきい値電圧がVth(D
ATA="01") とされるデータ”01”に対応したプログラ
ム状態に達する。そして、この7回目の書き込み動作終
了後に行われるラッチデータ(D1,D0)の反転処理
の際、この書き込みの遅いメモリセルに対応するデータ
ラッチ回路5においては、ラッチ回路5bのラッチデー
タ(D1,D0)が(D1,D0)=(1,1)に反転
される。
も同様な書き込みを行い、そのしきい値電圧が所望のプ
ログラム状態に達したものから順次、ラッチ回路5bの
ラッチデータ(D1,D0)を(1,1)に反転させて
ゆく。そして、全てのデータラッチ回路5において、ラ
ッチ回路5bのラッチデータ(D1,D0)が(D1,
D0)=(1,1)に反転した時点で、全体の書き込み
が終了する。なお、指定された書き込み回数以内に書き
込みが完了しなければ書き込みエラーとする。
ては、メモリセルに2ビットの多値データを書き込む際
に、以下に示すメモリセルの特性を利用している。
加する書き込みパルス電圧を、所定の初期電圧から所定
のステップ幅で段階的に増加させて、メモリセルに順次
データを書き込んでゆく方式である。このとき、ビット
線に、ある一定のビット線電圧、例えばVB0が印加さ
れるものとする。この場合、書き込みパルス電圧の初期
電圧をVWL0 、ステップ幅をdVとし、書き込み回数を
nとすると、メモリセルに印加される電圧パルスは、V
WL0 +dV×(n−1)−VB0となり、各書き込み回
数毎のメモリセルのしきい値電圧の変化量dVthは、急
速にワード線電圧の変化量dVに収束する。
dVthがほぼdVに収束したm回目の書き込み時に、ビ
ット線電圧をある電圧VBに変化させる。この場合、メ
モリセルに印加される電圧パルスは、VWL0 +dV×
(m−1)−VBとなり、このときのメモリセルのしき
い値電圧の変化量dVth´は、近似的にdVth´=dV
+a(VB0−VB)となる。ただし、VB0>VB、
0<a<1とする。したがって、ビット線電圧の差分V
B0−VBを書き込みデータに対応させることにより、
この書き込み後のメモリセルのしきい値電圧を分離する
ことが可能となる。ここで、係数aは、書き込みパルス
電圧のパルス幅およびメモリセル特性に依存するが、ビ
ット線電圧をVB0からVBへと変化させたときの書き
込み回数mにはほとんど依存しないという特徴がある。
また、この係数aは、書き込みパルス電圧のパルス幅を
ある程度大きな値(例えば50μs程度)に設定すれ
ば、ほぼ1に近づく。さらに、この係数aは、書き込み
の速いメモリセルほど大きくなり、書き込みの遅いメモ
リセルほど小さくなるという特徴がある。
当てはめて考察する。すなわち、上述の一実施形態にお
いては、メモリセルのしきい値電圧が中間プログラム状
態に達するまでの間、ビット線に初期ビット線電圧VB
0が与えられて書き込みがなされる。このとき、1回目
の書き込みの際には、書き込みの速いメモリセルと書き
込みの遅いメモリセルとで、しきい値電圧の変化量dV
thに差が生じるが、それ以降のM回目の書き込みでは、
しきい値電圧の変化量dVthがほぼdV(dVは、選択
ワード線に印加するプログラム電圧VPGM(N)のステップ
幅)に収束する。
Vに収束したM回目以降のある回(例えばx−1回目)
の書き込み時に、メモリセルのしきい値電圧Vthが中間
プログラム状態に達すると、次回(x回目)の書き込み
時には、ラッチ回路5bのラッチデータ(D1,D0)
が、 (1,0)の場合、VB(DATA="10")=VB1(x) , (0,1)の場合、VB(DATA="01")=VB2(x) , (0,0)の場合、VB(DATA="00")=VB3(x) , といった具合に、ビット線に書き込みデータに応じたビ
ット線電圧が与えられて書き込みがなされる。
は、ラッチ回路5bのラッチデータ(D1,D0)が、 (1,0)の場合、dVth´=dV+a(VB0−VB(DATA="10")) =dV+a(VB0−VB1(x) ), (0,1)の場合、dVth´=dV+a(VB0−VB(DATA="01")) =dV+a(VB0−VB2(x) ), (0,0)の場合、dVth´=dV+a(VB0−VB(DATA="00")) =dV+a(VB0−VB3(x) ), となる。
ルのしきい値電圧Vthは、ラッチ回路5bのラッチデー
タ(D1,D0)が、 (1,0)の場合、Vth=Vth(DATA="10"), (0,1)の場合、Vth=Vth(DATA="01"), (0,0)の場合、Vth=Vth(DATA="00"), となり、書き込みデータに対応した各プログラム状態に
分離される。なお、この一実施形態においては、ビット
線に書き込みデータに応じたビット線電圧を与えて行わ
れるx回目の書き込み後のメモリセルのしきい値電圧
と、ラッチ回路5bのラッチデータ(D1,D0)とが
上述のような対応関係となるように、予め、メモリセル
のしきい値電圧特性の統計データに基づいて、ビット線
電圧の差分(ビット線電圧の変化量)VB0−VB1
(x) 、VB0−VB2(x) 、VB0−VB3(x) が設定
されている。
みの遅いメモリセルほど、言い換えれば、しきい値電圧
が中間プログラム状態に達する書き込み回数が多いメモ
リセルほど係数aが小さくなるのを考慮して、書き込み
データに応じたビット線電圧VB(DATA="10")、VB
(DATA="01")、VB(DATA="00")を、書き込み回数に応
じて単調に減少させている。これは、次のような理由に
よる。すなわち、書き込み時に、ビット線電圧を初期ビ
ット線電圧VB0から書き込みデータに応じたビット線
電圧に切り換えた場合のメモリセルのしきい値電圧の変
化量dVth´は、係数aに依存し、係数aの大きい書き
込みの速いメモリセルほど大きくなり、係数aの小さい
書き込みの遅いメモリセルほど小さくなる。一方、この
メモリセルのしきい値電圧の変化量dVth´は、ビット
線電圧の変化量にも依存し、ビット線電圧の変化量が大
きいほど大きくなり、ビット線電圧の変化量が小さいほ
ど小さくなる。そこで、この一実施形態においては、中
間プログラム状態に達するまでの書き込み回数が、書き
込みの速いメモリセルほど少なく、書き込みの遅いメモ
リセルほど多くなることを利用し、書き込みデータに応
じたビット線電圧を、書き込み回数に応じて減少させ
る。このようにすることで、ビット線電圧を初期ビット
線電圧VB0から書き込みデータに応じたビット線電圧
に切り換えたときに、書き込みの速いメモリセルにおい
てはビット線電圧の変化量を小さくすることができ、書
き込みの遅いメモリセルにおいてはビット線電圧の変化
量を大きくすることができるので、このときのメモリセ
ルのしきい値電圧の変化量dVth´を、メモリセル特性
によらずほぼ一定とすることができるからである。その
結果、この一実施形態においては、同一のデータが書き
込まれるメモリセルのしきい値電圧が、ほぼ等しい書き
込みレベルまで上昇するので、各プログラム状態におけ
るメモリセルの分布幅が狭くなる。
よれば、ISPP方式によりページ単位で選択されたメ
モリセルに2ビットのデータを書き込む場合に、ベリフ
ァイ動作時におけるメモリセルのしきい値電圧の比較回
数が1回で済むため、トータルの書き込み時間が大幅に
短縮されるという利点を得ることができる。
施形態によるデータ書き込み方法における、ページ単位
の書き込みが完了するまでの書き込み回数およびトータ
ルの書き込み時間について評価する。
書き込みページ内の全メモリセルの書き込みが完了する
までの最大書き込み回数Np および最大書き込み時間T
p は、 Np =(DVC +DVpp+DVch)/dV+2 (1) Tp =Np ×(Tpulse +Tvfy ×Nvfy )−Tvfy (2) で定義される。ここで、 DVC :1回目の書き込み後の、最も書き込みの速いメ
モリセルと最も書き込みの遅いメモリセルとのしきい値
電圧の変化の差 DVpp :昇圧回路の出力変動 DVch :チャネル電圧の変動 dV :ISPP方式を用いた場合の書き込みパルス
電圧のステップ幅 Tpulse :書き込みパルス電圧のパルス幅 Tvfy :ベリファイ動作時の1回のしきい値電圧の比
較時間 Nvfy :ベリファイ動作時のしきい値電圧の比較回数 である。
4値型のNAND型フラッシュメモリのデータ書き込み
方法における条件、例えば、DVC =2.0V,DVpp
=0.5V,DVch=0.1V,dV=0.3V(4値
の場合の暫定値)、Tpulse=20μs、Tvfy =2μ
s、Nvfy =3回を代入して、最大書き込み回数Npお
よび最大書き込み時間Tp を各々求めると、 Np =(2.0+0.5+0.1)/0.3+2=11
(回) Tp =(20+2×3)×11−2×3=280(μ
s) となる。これに対して、この一実施形態によるデータ書
き込み方法では、Nvfy=1回であることにより、最大
書き込み時間Tp は、 Tp =(20+2×1)×11−2×1=240(μ
s) となり、従来に比べてトータルの書き込み時間が大幅に
短縮されることがわかる。
込み方法と同様な手法を、8値型のNAND型フラッシ
ュメモリに適用した場合の書き込み回数およびトータル
の書き込み時間について評価する。
8値型のNAND型フラッシュメモリのデータ書き込み
方法における条件、例えば、DVC =2.0V,DVpp
=0.5V,DVch=0.1V,dV=0.15V(8
値の場合の暫定値)、Tpulse =20μs、Tvfy =2
μs、Nvfy =7回を代入して、最大書き込み回数Np
および最大書き込み時間Tp を各々求めると、 Np =(2.0+0.5+0.1)/0.15+2=2
0(回) Tp =(20+2×7)×20−2×7=666(μ
s) となる。これに対して、この一実施形態によるデータ書
き込み方法と同様な手法では、Nvfy =1回であること
により、最大書き込み時間Tp は、 Tp =(20+2×1)×20−2×1=438(μ
s) となり、この場合も、従来に比べてトータルの書き込み
時間が大幅に短縮される。
データに応じたビット線電圧を書き込み回数に応じて減
少させていることにより、各プログラム状態におけるメ
モリセルの分布を狭くすることができるという利点を得
ることもできる。
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、上述の一実施形態において挙
げた構成、数値、動作タイミングなどは一例に過ぎず、
必要に応じて、これらと異なる構成、数値、動作タイミ
ングなどを用いてもよい。具体的には、上述の一実施形
態におけるNAND型フラッシュメモリの全体構成、メ
モリセルアレイ1、データラッチ回路5、ビット線電圧
発生回路6の構成などは一例に過ぎず、例示したものと
異なる構成であってもよい。
ジ単位の書き込み完了後に、メモリセルに所望のデータ
が書き込まれたか否かを確認するようにしてもよい。こ
の場合、ページ単位の書き込み完了後、そのページ内の
全メモリセルのデータ読み出しを実行する。そして、例
えば、予め、書き込みの際にページデータに追加してお
いた検査ビットにより誤り検査を行う。また、ページ読
み出しの実行後、例えば、読み出したページデータと、
書き込みページデータのコピーデータとの全比較を行う
ことにより、完全な書き込み確認を行うようにしてもよ
い。
タラッチ回路5にビット線選択回路をさらに設け、1つ
のデータラッチ回路5を複数(例えば2つ)のビット線
で共有するようにしてもよい。
発明を1つのメモリセルに2ビットからなり4値をとる
データを記憶する4値型のNAND型フラッシュメモリ
に適用した場合について説明したが、この発明は、1つ
のメモリセルに3ビット以上のデータを記憶するNAN
D型フラッシュメモリに適用することもできる。
ば、メモリセルにnビット(ただしn≧2)のデータを
書き込む場合に、ベリファイ動作時におけるメモリセル
のしきい値電圧の比較回数が1回で済むため、従来に比
べて、トータルの書き込み時間を大幅に短縮することが
できるという効果がある。
ッシュメモリの構成例を示す略線図である。
ッシュメモリのメモリセルアレイの構成例を示す等価回
路図である。
ッシュメモリのデータラッチ回路およびビット線電圧発
生回路の構成例を示す略線図である。
ッシュメモリのデータ書き込み方法を説明するための略
線図である。
ッシュメモリのデータ書き込み方法を説明するための略
線図である。
とるデータを記憶するフラッシュメモリにおける、メモ
リセルのしきい値電圧と記憶データ内容との対応関係を
説明するための略線図である。
ダ、3・・・サブロウデコーダ、4・・・昇圧回路、5
・・・データラッチ回路、5a・・・ビット線電圧設定
回路、5b・・・ラッチ回路、5c・・・ベリファイ/
リード制御回路、6・・・ビット線電圧発生回路、11
・・・カウンタ、12・・・ROM、13〜15・・・
D/A変換器、A0,A1・・・NANDストリング、
M0-0 〜M15-0,M0-1 〜M15-1・・・メモリセル、D
S0,DS1,SS0,SS1・・・選択トランジス
タ、BL0,BL1・・・ビット線、SL・・・ソース
線、WL0〜WL15・・・ワード線、DSG,SSG
・・・選択ゲート線、NT1〜NT20,PT1〜PT
3・・・トランジスタ
Claims (13)
- 【請求項1】 ワード線およびビット線への印加電圧に
応じて電荷蓄積部に蓄積された電荷量が変化し、その変
化に応じてしきい値電圧が変化することによってしきい
値電圧に応じた値のデータを記憶すると共に、nビット
(ただしn≧2)のデータを記憶するために消去状態と
2n −1個のプログラム状態とを有するメモリセルを有
し、書き込み動作時に、ワード線に印加する書き込みパ
ルス電圧を書き込み回数に応じて所定の初期電圧から所
定のステップ幅で段階的に増加させ、選択された上記メ
モリセルにページ単位でデータを書き込むようにした不
揮発性半導体記憶装置であって、 ワード線に上記書き込みパルス電圧を印加しつつビット
線に所定の初期ビット線電圧を印加して上記メモリセル
にデータを書き込み、この際、上記メモリセルのしきい
値電圧が上記2n −1個のプログラム状態のうちの最も
浅いプログラム状態よりも浅い所定の中間プログラム状
態に達したことを検知する検知手段と、 書き込み開始からの書き込み回数を計数する計数手段
と、 上記メモリセルのしきい値電圧が上記中間プログラム状
態に達するや、そのメモリセルと接続されるビット線に
書き込みデータに応じたビット線電圧を印加するビット
線電圧印加手段とを有することを特徴とする不揮発性半
導体記憶装置。 - 【請求項2】 上記検知手段は、ワード線に上記中間プ
ログラム状態を判別することが可能な所定の比較電圧を
印加し、このときのセル電流の有無を検出することによ
り、上記メモリセルのしきい値電圧が上記中間プログラ
ム状態に達したか否かを検知することを特徴とする請求
項1記載の不揮発性半導体記憶装置。 - 【請求項3】 上記ビット線電圧印加手段は、上記書き
込みデータに応じたビット線電圧を、書き込み回数に応
じて所定のステップ幅で段階的に減少させることを特徴
とする請求項1記載の不揮発性半導体記憶装置。 - 【請求項4】 上記ビット線電圧印加手段に上記書き込
みデータに応じたビット線電圧を供給するビット線電圧
発生手段をさらに有し、上記ビット線電圧発生手段は、
上記書き込みデータに応じたビット線電圧を、上記計数
手段の計数値に基づいて変化させることを特徴とする請
求項3記載の不揮発性半導体記憶装置。 - 【請求項5】 しきい値電圧が上記中間プログラム状態
に達したと検知されたメモリセルに上記書き込みデータ
に応じたビット線電圧を印加して書き込みを行った後、
そのメモリセルへのデータの書き込みを禁止するように
した書き込み制御手段をさらに有することを特徴とする
請求項1記載の不揮発性半導体記憶装置。 - 【請求項6】 ページ単位の書き込み終了後に、上記メ
モリセルに所望のデータが書き込まれたか否かを確認す
る確認手段をさらに有することを特徴とする請求項1記
載の不揮発性半導体記憶装置。 - 【請求項7】 上記不揮発性半導体記憶装置はNAND
型フラッシュメモリであることを特徴とする請求項1記
載の不揮発性半導体記憶装置。 - 【請求項8】 ワード線およびビット線への印加電圧に
応じて電荷蓄積部に蓄積された電荷量が変化し、その変
化に応じてしきい値電圧が変化することによってしきい
値電圧に応じた値のデータを記憶すると共に、nビット
(ただしn≧2)のデータを記憶するために消去状態と
2n −1個のプログラム状態とを有するメモリセルを有
し、書き込み動作時に、ワード線に印加する書き込みパ
ルス電圧を書き込み回数に応じて所定の初期電圧から所
定のステップ幅で段階的に増加させ、選択された上記メ
モリセルにページ単位でデータを書き込むようにした不
揮発性半導体記憶装置のデータ書き込み方法であって、 書き込み開始から上記メモリセルのしきい値電圧が上記
2n −1個のプログラム状態のうちの最も浅いプログラ
ム状態よりも浅い所定の中間プログラム状態に達するま
での間は、ワード線に上記書き込みパルス電圧を印加し
つつビット線に所定の初期ビット線電圧を印加して上記
メモリセルにデータを書き込む第1の書き込みステップ
を行うと共に、その都度、上記メモリセルのしきい値電
圧が上記中間プログラム状態に達したか否かを検知する
ベリファイステップを行い、 上記メモリセルのしきい値電圧が上記中間プログラム状
態に達するや、そのメモリセルと接続されるビット線に
書き込みデータに応じたビット線電圧を印加してデータ
を書き込む第2の書き込みステップを行うことを特徴と
する不揮発性半導体記憶装置のデータ書き込み方法。 - 【請求項9】 上記ベリファイステップでは、ワード線
に上記中間プログラム状態を判別することが可能な所定
の比較電圧を印加し、このときのセル電流の有無を検出
することにより、上記メモリセルのしきい値電圧が上記
中間プログラム状態に達したか否かを検知することを特
徴とする請求項8記載の不揮発性半導体記憶装置のデー
タ書き込み方法。 - 【請求項10】 上記第2の書き込みステップでビット
線に印加すべき上記書き込みデータに応じたビット線電
圧を、書き込み回数に応じて所定のステップ幅で段階的
に減少させるようにしたことを特徴とする請求項8記載
の不揮発性半導体記憶装置のデータ書き込み方法。 - 【請求項11】 上記第2の書き込みステップで、しき
い値電圧が上記中間プログラム状態に達したと検知され
たメモリセルに上記書き込みデータに応じたビット線電
圧を印加して書き込みを行った後、そのメモリセルへの
データの書き込みを禁止するようにしたことを特徴とす
る請求項8記載の不揮発性半導体記憶装置のデータ書き
込み方法。 - 【請求項12】 ページ単位の書き込み終了後に、上記
メモリセルに所望のデータが書き込まれたか否かを確認
する確認ステップを行うようにしたことを特徴とする請
求項8記載の不揮発性半導体記憶装置のデータ書き込み
方法。 - 【請求項13】 上記不揮発性半導体記憶装置はNAN
D型フラッシュメモリであることを特徴とする請求項8
記載の不揮発性半導体記憶装置のデータ書き込み方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11051598A JP2000251485A (ja) | 1999-02-26 | 1999-02-26 | 不揮発性半導体記憶装置およびそのデータ書き込み方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (1)
Publication Number | Publication Date |
---|---|
JP2000251485A true JP2000251485A (ja) | 2000-09-14 |
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ID=12891353
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Application Number | Title | Priority Date | Filing Date |
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JP11051598A Pending JP2000251485A (ja) | 1999-02-26 | 1999-02-26 | 不揮発性半導体記憶装置およびそのデータ書き込み方法 |
Country Status (1)
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- 1999-02-26 JP JP11051598A patent/JP2000251485A/ja active Pending
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