JP2000243942A - 半導体基板とその製造方法 - Google Patents
半導体基板とその製造方法Info
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Abstract
源となり難い半導体基板及びその製造方法を提供するこ
とを課題とする。 【解決手段】 支持基体1と、該支持基体1上に配され
た絶縁層2と、該絶縁層2上に配された半導体層3とを
有する半導体基板5において、前記半導体層3の外周端
3Aが前記支持基体1の外周端1Aより内側にあり、且
つ前記絶縁層2の外周端2Aが前記半導体層3の外周端
3Aと前記支持基体1の外周端1Aの間にあり、前記絶
縁層2及び前記半導体層3の各外周部10が階段状に形
成されていることを特徴とする。
Description
体層を有して他方の基体に半導体層を移行する半導体基
板と該半導体基板の製造方法に関するものである。
として、SOI(Semiconductor On Insulator)構造を
有する基板(SOI基板)が知られている。このSOI
基板を採用したデバイスは、通常のSi基板では達成し
得ない数々の優位点を有する。この優位点としては、例
えば、以下のものが挙げられる。
ている。 (2)放射線耐性に優れている。 (3)浮遊容量が小さく、素子の動作速度の高速化が可
能である。 (4)ウェル工程が不要である。 (5)ラッチアップを防止できる。 (6)薄膜化による完全な空乏型電解効果トランジスタ
の形成が可能である。
位点を有するため、ここ数十年、その製造方法に関する
研究が進められてきた。
ァイア基板上にSiをCVD(化学気相成長)法でヘテ
ロエピタキシャル成長させて形成するSOS(Silicon
On Sapphire)技術が知られている。このSOS技術
は、最も成熟したSOI技術として一応の評価を得たも
のの、Si層と下地のサファイア基板との界面における
格子不整合による大量の結晶欠陥の発生、サファイア基
板を構成するアルミニウムのSi層への混入、基板の価
格、大面積化への遅れ等の理由により実用化が進んでい
ない。
tion by Ion Implanted Oxygen)技術が登場した。この
SIMOX技術に関して、結晶欠陥の低減や製造コスト
の低減等を目指して様々な方法が試みられてきた。他の
方法としては、酸化膜を挟んで2枚のウェハを貼り合わ
せて一方のウェハを研磨又はエッチングして、薄い単結
晶Si層を酸化膜上に残す方法、更には、酸化膜が形成
されたSi基板の表面から所定の深さに水素イオンを打
ち込み、他方の基板と貼り合わせた後に、加熱処理等に
より該酸化膜上に薄い単結晶Si層を残して、貼り合わ
せた基板(他方の基板)を剥離する方法等が挙げられ
る。
の1つに2枚のシリコンウェハを絶縁膜を介して互いに
貼り合わせ、一方を薄膜化することで、絶縁膜上にSi
層を形成する方法がある。この様な方法で互いに2つの
シリコン基板を貼り合わせる場合、シリコン基板の外周
部は基板の面取りなどの影響により、接着強度が落ちた
り、非接着の状態になりやすい。
バイスの製造時などに、この接着強度の弱い部分からチ
ッピングが生じ、このSi破片でウェハ表面が損傷さ
れ、高品質の半導体装置を高歩留りで製造することがで
きない。
層を除去する方法がとられてきた。例えば、特許番号第
2658135号記載公報によれば、支持体上に半導体
層を有する半導体基板において、支持体の外周端をダイ
ヤ電着面を有するホイールでメカニカル的に研削するこ
とで、チッピングの発生を防止することが記載されてい
る。しかし、高集積化及び高密度化する半導体装置のた
めには、微細なゴミの発生をさらに防止しなければなら
ない。
法によるシリコンの除去例を示す。図13(a)に貼り
合わせとエッチバックにより製造したSOI基板即ち、
支持基体1の上に絶縁膜2及びシリコン層3を薄膜化し
たSOI基板5を示す。このSOI基板5の外周のシリ
コン層は、接着強度が弱いため除去する必要がある。半
導体の技術でシリコン層を除去する際に最も一般的な方
法はフォトリソグラフィによる除去である。SOI基板
上にフォトレジストを塗布し、塗布されたフォトレジス
トを露光し、シリコン層3を除去する部分上にあるフォ
トレジストを除去する。
トレジストマスク4を得る。次に図13(c)のように
フォトレジストマスク4を用いて、露出している接着力
の弱い領域のシリコン層3の端部を除去する。次にシリ
コン層3の下に位置する絶縁膜2の端部を除去する。絶
縁膜2の除去には下地の支持基体1にダメージを与えな
いフッ酸をエッチャントとするウェットエッチングが用
いられることが多い。ウェットエッチングは等方的に進
行するためシリコン層3の下の絶縁膜2の外周端の上部
にもエッチングが進み、図13(d)に示すようにアン
ダーカットが生じる。最後にフォトレジスト4を除去す
る(図13(e))。
コン層3を除去する。
SOI基板5を作る際に支持基体1との貼り合わせ界面
が、支持基体1と絶縁膜2の間の界面になっているた
め、絶縁膜2の除去も必要であった。
の弱い領域であるシリコン層3の端部を除去しても、シ
リコン層3の下方にある絶縁膜2の端部を除去する際
に、シリコン層3の下方にサイドエッチングが入り、ア
ンダーカットを生じると、その上方にあるシリコン層3
の外周端は非接着領域となってしまう。すると今度はこ
の部分即ち、シリコン層3の外周端がチッピングや発塵
の発生源となってしまう恐れがあった。
ピングや発塵の発生源となり難い半導体基板及びその製
造方法を提供することにある。
では、支持基体と、該支持基体上に配された絶縁層と、
該絶縁層上に配された半導体層とを有する半導体基板に
おいて、前記半導体層の外周端が前記支持基体の外周端
より内側にあり、且つ前記絶縁層の外周端が前記半導体
層の外周端と前記支持基体の外周端の間にあり、前記絶
縁層及び前記半導体層の外周部が階段状に形成されてい
ることを特徴とする。
おいて、前記絶縁層の外周端と前記半導体層の外周端の
両方が前記支持基体の外周端の内側に位置するように前
記絶縁層の端部と前記半導体層の端部を除去する工程
と、前記半導体層の外周端が前記絶縁層の外周端の内側
に位置するように前記半導体層の端部を除去する工程
と、を有することを特徴とする。
セス途中でサイドエッチングが生じても、半導体層の外
周端がオーバーハング構造になり難く、チッピングの発
生を大幅に少なくすることが可能となる。
ため基板周辺部からの異物の発生を十分に少なくするこ
とができる。
図1(b)は本発明の基本的な実施形態による半導体基
板の上面図及び断面図である。
導体層3の外周端3Aが支持基体1の外周端1Aより内
側にあり、絶縁層2の外周端2Aが半導体層3の外周端
3Aと支持基体1の外周端1Aの間にあり、半導体層3
及び絶縁層2の外周部10が階段状に形成されている。
即ち、半導体層3の外周端下部と絶縁層2の外周端上部
とは互いにオフセットしており、そのオフセット量dの
存在により半導体層3の外周端は図13(e)のような
オーバーハング構造になっていない。即ち、絶縁層2の
外周部は幅d1のテラスを有している。よって、半導体
層3の外周端はチッピング発塵の発生源になり難い。
ては、Si,Ge,GaAs,InP等の半導体を母材
とする基板である。具体的には、Siウェハーがより好
ましく用いられる。
酸化シリコン、窒化シリコン等の絶縁層である。
は、Si,Ge等の半導体や、SiGe,SiC,Ga
As,GaAlAs,InP,GaN等の化合物半導体
の群から選択される少なくとも1つの層である。
ロン以上であり、より好ましくは、2ミクロン以上10
00ミクロン以下である。
のオフセット量eは、0.5ミリメートル以上にすると
よい。
としては、10ナノメートル以上10ミクロン以下、よ
り好ましくは10ナノメートル以上2ミクロン以下であ
る。
しては、10ナノメートル以上10ミクロン以下、より
好ましくは10ナノメートル以上2ミクロン以下であ
る。
のSOI基板5の作製方法としては、貼り合わせ工程を
用いるものが好適に使用される。具体的には、特許掲載
公報第2608351号や米国特許5,371,037
号や特開平7−302889号公報に記載されたもの
や、特開平5−211128号公報や米国特許第5,3
74,564号に記載されたもの等を採用することがで
きる。
は米国特許5,371,037号や特開平7−3028
89号公報に開示されているものは、多孔質単結晶半導
体層と非多孔質単結晶半導体層とを有する第1の部材を
用意する工程と、前記第1の部材と第2の部材とを絶縁
層を介して、且つ前記非多孔質単結晶半導体層が内側に
位置する多層構造体が得られるように貼り合わせる工程
と、及び前記多層構造体から前記多孔質単結晶半導体層
を除去する工程と、を有する半導体部材の製造方法であ
る。ここでの半導体層とはシリコンを包含するものであ
り、この製造方法を採用すると、結晶性が単結晶ウェハ
ー並に優れたシリコン単結晶を有するSOI基板を作製
することができる。
国特許5,374,564号に開示されているのは、単
結晶シリコンウェハー基板表面に酸化シリコン層を形成
した後、該酸化シリコン層側から水素ガスイオン又は希
ガスイオンの中から選択されるイオンを注入し、単結晶
シリコンウェハー内に微小気泡(マイクロバブル)層を
形成し、次いで酸化シリコン層側を別の支持体に貼り合
わせた後、貼り合わせ基板を微小気泡層を境に分離して
SOI基板を得る手法である。この後、上記実施形態で
説明したSOI基板を製造する。
の出発材料としてSiウェハのような半導体ウェハを用
いる場合、ウェハの外周端の上部及び下部は面取りされ
ている。よって、本発明による外周部加工前のSOI基
板においては、半導体層(又は絶縁層)の外周端と支持
基体の外周端との間には若干のオフセットが生じている
こともある。
縁層の外周部を図1(a)、図1(b)に示すように階
段状に加工する。
いたウェットエッチング又はドライエッチング、又は化
学機械研磨(CMP)のような研磨が好適に用いられ
る。
としては、後述するように各層の上面と側面とが直角よ
り大きな角度で交わるようなテーパー加工された階段状
のものであってもよい。
エッチング、ドライエッチングのいずれの方法を用いて
もかまわない。例えばシリコン層のエッチャントとして
は、ウェットエッチングでは、フッ化水素と硝酸の混合
液やTMAH(トリメチルアンモニウムハイドロオキサ
イド)がある。またドライエッチングとしては、塩素、
CF4、SF6などがある。同様に、シリコン酸化膜(絶
縁膜2)のエッチャントとしては、ウェットエッチング
では、フッ化水素酸溶液と、緩衝フッ酸液が一般的であ
り、またドライエッチングの場合は、CH3などでエッ
チングできる。そして、エッチングのモードは等方性で
あっても、異方性であってもよい。
ッチング、エッジエッチャー、エッジポリッシャーを用
いるとよい。
態を基に各種変更がなされたものである。
形態による製造工程を示す。貼り合わせ法によって図2
(a)に示すようなSOI基板5を作製する。このSO
I基板5は、単結晶シリコン基板の支持基体1上に、O
2ガスのみで反応させるドライ酸化法又は水蒸気を用い
るウェット酸化法等により形成された絶縁膜2と、Si
をCVD(化学気相成長:Chemical Vapor Depositio
n)法でエピタキシャル成長させて形成した半導体層を
有する。
2上のシリコン層3の端部の接着強度の弱いシリコンを
除去するためにフォトレジスト4でエッチングマスクを
形成する(図2(b))。フォトレジスト4をマスクと
してシリコン層3の端部をエッチング除去する(図2
(c))。フォトレジスト4を除去した後、絶縁膜2の
エッチング用のフォトレジスト6を塗布し、パターニン
グを行う(図2(d))。下地の支持基体1との選択比
を得るためフッ酸を用いたウェットエッチングで絶縁膜
2のエッチングを行った。
チングが生じるが、アンダーカットしてもシリコン層3
の直下にある絶縁膜2が、エッチングされないようマス
ク寸法を規定した(図2(e))。最後にフォトレジス
ト6を除去することで、図2Fの様な断面形状のSOI
基板を得た。ここで用いたフォトレジスト4,6は、通
常のポジ型、ネガ型のどちらでも可能であり、ポジ型の
材料としては、ノボラック樹脂が一般的で、塗布方法は
スピン塗布でよい。ただし、エッチングマスクを形成で
きればよいので、塗布されたフォトレジストをパターニ
ングする代わりに、マスク材を貼り合わせてもよい。
作製方法については、上述した作製方法に限らず、いず
れの製造方法であってもよい。
(e)に第3の実施形態によるSOI基板の製造工程を
示す。支持基体1上に絶縁膜2とシリコン層3とを有す
るSOI基板5を準備して不図示の処理台に供給し(図
3(a))、SOI基板5上にフォトレジスト4を塗布
し、所望の形状にパターニングを行う(図3(b))。
次にシリコン層3の端部と絶縁膜2の端部とを連続して
エッチング除去する(図3(c))。
ト4で覆われていない部分のシリコン層3と絶縁膜2と
が同時に除去される。つぎに、フォトレジスト4を除去
した後、別のフォトレジスト6のパターンを形成する。
このレジストパターンの外周端は1回目のレジストパタ
ーンの外周端の位置より内側になるようにする。尚、フ
ォトレジスト6を除去せずに、そのまま1回目のレジス
トパターンを内側に後退させても同様の効果は得られる
(図3(d))。
グすることで、シリコン層3と絶縁膜2の外周端の位置
をずらすことができる(図3(e))。
について述べてきたが、本構造を達成するには特にフォ
トリソグラフィのプロセスに限定されるわけではなく、
テープなどでシリコン基板をマスクしてエッチングを行
ってもよい。また、シリコン基板の周辺のみをエッチン
グできるエッジエッチャーでステップ的にエッチングす
ることでも可能である。またエッジポリッシャー等で外
周部の構造を図2Fの様な形状に加工することも十分に
可能である。
(f)に本発明の第3の実施形態によるSOI基板の製
造方法の工程図を示す。
1上に例えば2μmの厚さの絶縁膜2と、例えば2μm
の厚さのシリコン層3とからなるSOI基板5を準備
し、図4(b)のようにSOI基板5上に1度目のフォ
トレジスト4を塗布して、所望の形状にパターニングを
行う。パターニングの方法はウェハ形状と相似形のフォ
トマスクを用いて露光する方法もあるが、本実施形態で
は周辺部のみに露光できる周辺露光機を用いて支持基体
の外周端から幅L1の部分を露光し、除去するとよい。
板5のシリコン層3と絶縁膜2の端部を連続してエッチ
ングを行う。続いて、フォトレジスト4を除去した後、
2度目のフォトレジスト6を塗布して、再度周辺露光機
を用いてウェハエッジから幅L2の部分を露光し、図4
(d)のようなフォトレジスト6のパターンを形成す
る。即ち1度目のフォトレジスト4に対して(L2−L
1)分内側にレジストパターンの外周端が位置するよう
にする。
1mm程度であることを考慮するとL1を1.8mm、
L2を2.0mmくらいにすると良い。さらに精度の良
いパターニング精度がある露光装置を用いる場合、1度
目のフォトレジスト4と2度目のフォトレジスト6の幅
の差をより小さくすることは可能である。
チングの際に等方的なエッチングを用いた場合、45度
のテーパー形状を持つと絶縁膜2の膜厚分(2μm)の
サイドエッチングが起こる。このために、この幅を絶縁
膜2のサイドエッチング量2μmより小さくするとシリ
コン層3の下部にアンダーカットが発生する可能性があ
る。
は、1度目のフォトレジスト4と2度目のフォトレジス
ト6の幅の差(L2−L1)は、絶縁膜2のサイドエッ
チング量より大きい必要がある。またこの幅の上限に制
限はないが、幅を大きく取るとシリコン活性層を用いた
デバイスの取れ数が減少するため、露光機などの精度に
より5ミクロン以上、周辺露光機などを用いる場合には
100ミクロン〜500ミクロン程度を用いるのが好ま
しい。
ン層3のみをエッチングして、最後にフォトレジスト6
を除去して、図4(f)に示すように、fが約2.0m
m、eが約1.8mm、dが約198μmの階段状周辺
除去が実現できる。
のシリコン層3及び絶縁層2によるチッピングの発生を
確実に防止できる。
の傾斜角が半導体層の側面の傾斜角より緩い形状に加工
するものである。
実施形態によるSOI基板の製造方法の工程図を示す。
コン基板1上に、絶縁層である例えば厚さT2が2μm
のシリコン酸化膜2と、例えば厚さT3が2μmのシリ
コン層3とを有するSOI基板5を貼り合わせ法により
準備し、図5(b)に示すようにSOI基板5上に1度
目のフォトレジスト6を塗布して、所望の形状にパター
ニングを行う。
ハ半径に対してL2(=2.0mm)程小さい相似形の
フォトマスクを用いて露光する方法によりウェハエッジ
から幅L2の部分のみを露光した。
層3の端部のみのエッチングを行う。この時のエッチン
グはウェットエッチングであれば、アルカリのTMAH
(トリメチルアンモニウムハイドロオキシサイド)エッ
チング液又は、フッ酸と硝酸の混合溶液などのエッチン
グ液を用いる。また、ドライエッチングであればRIE
(リアクティブイオンエッチング)やCDE(ケミカル
ドライエッチング)などの装置でCF4やSF6などのガ
スを用いるのが一般的である。ウェットエッチングは通
常等方的なエッチングになるが、ドライエッチングの場
合も等方的なエッチングになるように条件を選ぶことが
必要である。例えば平行平板型のRIEでSF6とO2ガ
スを用いて、放電の圧力は50Paと大きくすれば、イ
オンの平均自由工程が短くなりイオン性のエッチングを
低減させ、等方的なラジカルエッチングにすることがで
きる。
シリコン層3の側面はテーパー形状となり側面と上面の
なす角は鈍角となり、角AG3はほぼ45度になる。ま
た下地のシリコン酸化膜2のエッチング速度とシリコン
層3のエッチング速度の選択性は、充分大きくとること
ができ、シリコン層3のみがテーパー形状を持ってエッ
チングされる。
度目のフォトレジスト4を塗布して、1度目のフォトマ
スクより8ミクロンだけ相似形に大きなフォトマスクを
用いてウェハエッジから幅L1の部分を露光し、図5
(d)に示すようなフォトレジスト4のパターンを形成
する。L1を1.992mmとすれば、1度目のフォト
レジスト6に対して8ミクロン外側にレジストの外周端
が位置合わせされたレジストパターンとなる。
板5のシリコン酸化膜2端部のみをエッチングする。こ
の時のエッチングはウェットエッチングであれば、フッ
酸または緩衝フッ酸(BHF)溶液などのエッチング液
を用いて、ドライエッチングであればRIE(リアクテ
ィブイオンエッチング)やCDE(ケミカルドライエッ
チング)などの装置でCF4やCHF3、H2などのガス
を用いるのが一般的である。ウェットエッチングは通常
等方的なエッチングになるが、ドライエッチングの場合
も等方的なエッチングになるように条件を選ぶことが必
要である。
たウェットエッチングを行いオーバーエッチングを多少
行うとエッチングは完全に等方的に進行し、角AG2は
ほぼ30度となる。また下地のシリコン酸化膜2のエッ
チング速度とシリコン層3のエッチング速度の選択性
は、充分大きくとることができ、シリコン酸化膜2のみ
が、図5(e)に示すように、角AG2が30度のテー
パー形状にエッチングされる。
の外周部で角AG2が30度となるようなテーパー形状
に加工すると、絶縁膜のシリコン酸化膜2の膜厚分の2
μmに対して、2.8μmのサイドエッチングが起こ
る。このために、この幅を絶縁膜2のサイドエッチング
量より小さくすると、シリコン層3の下部にアンダーカ
ットが発生する可能性がある。
は、1度目のフォトレジスト6と2度目のフォトレジス
ト4の幅の差(L2−L1)は、絶縁膜2のサイドエッ
チング量より大きい必要がある。またこの幅の上限に制
限はないが、幅を大きく取るとシリコン活性層を用いた
デバイスの取れ数が減少するため、露光機などの精度に
より5ミクロン以上、周辺露光機などを用いる場合には
100ミクロン〜500ミクロン程度を用いるのが好ま
しい。
5(f)に示すように、角AG2が30度のテーパー形
状と、幅dが5.2μmのテラス形状を持った階段状が
実現できる。このように、緩いテーパー形状とテラス形
状を持つことで、通常のその後の洗浄やエッチングプロ
セスにおいても、サイドエッチングによるアンダーカッ
トが生じることはない。アンダーカットが生じると、シ
リコン層3のチッピングや洗浄の水きれが悪くなること
により、パーティクル発生の原因になる。また特にシリ
コン酸化膜のサイドエッチングによるプロセスが予想さ
れる場合は、アンダーカット形状にならないように、1
度目のフォトレジスト6と2度目のフォトレジスト4の
幅の差はあらかじめ大きくしておけばよい。そして、幅
e(=L1)に亘って、絶縁層の端部が除去された半導
体基板が得られる。
(f)に本発明の第6の実施形態によるSOI基板の製
造方法の工程図を示す。
コン基板1上に絶縁層である例えば厚さ200nmのシ
リコン酸化膜2と、例えば厚さ200nmのシリコン層
3とからなる8インチ(直径200mm)のSOI基板
5を貼り合わせ法により準備する。
板5上に1度目のマスクテープ14をウェハ中央にマス
クテープ14の中央を合わせて貼り付ける。本実施形態
ではマスクテープ4は例えば直径196.8mmのもの
を用いる。次に、図6(c)に示すように、シリコン層
3と絶縁膜2の端部を連続してエッチングする。シリコ
ン酸化膜2とシリコン層3の各側面はエッチング時間等
により、鋭角の傾斜角を有するように形成される。
より剥離した後、図6(d)に示すように、例えば直径
196.0mmのマスクテープ16をウェハ中央にマス
クテープ16の中央を合わせて貼り付ける。すなわち2
度目のマスクテープ16に対して、1度目のマスクテー
プ14は、片側で0.4mm内側に貼り付けられる。こ
れは本実施形態に用いたテープ貼り付け機のアライメン
ト精度が±0.2mm程度であることにより決定した。
さらに精度の良いテープ貼り付け機を用いる場合、1度
目のマスクテープ14による露出部と2度目のマスクテ
ープ16による露出部の幅の差(L2−L1)はより小
さくできる。またこの幅L1,L2の上限に制限はない
が、幅を大きく取るとシリコン活性層を用いたデバイス
の取れ数が減少するため、テープ貼り付け機などの精度
により、10ミクロン〜1mm、現実的には100ミク
ロン〜500ミクロン程度を用いるのが好ましい。
シリコン層3のみをエッチングして、最後にマスクテー
プ16をテープ剥離機により剥離して、図6(f)に示
すように階段状に外周部を加工できる。
り、フォトレジストのように高解像度に数ミクロンの段
差を形成することはできないが、レジストや現像液など
の溶液に比べて、マスクテープ自体の材料費のコストは
半分程度のローコストとなり、装置コストもテープ貼り
付け機、剥離機の方がレジストコーター、露光機などに
より一般的に安いため、実用上は非常に有利である。
(c)に本発明の第7の実施形態によるSOI基板の製
造方法の工程図を示す。
の支持シリコン基板1上に絶縁層である例えば厚さ20
0nmのシリコン酸化膜2と、例えば厚さ200nmの
シリコン層3とを有する8インチ(直径200mm)の
SOI基板5を貼り合わせ法により処理するために供給
して準備する。
一枚単位でエッチングする回転式の枚葉エッジエッチャ
ー装置でSOI基板5のシリコン層3のエッチングを行
う。このエッジエッチャー装置は、例えば特公平7−1
5897号公報に開示されているような装置で、エッチ
ング液が供給され、染み込んだローラーパッド7にウェ
ハを押しつけエッチングを行うものである。エッチング
時には基板の上部より不図示のリング状ノズルから窒素
ガスN2が吹き出し、エッチング液の蒸気が基板表面に
回り込むことがないように構成されており、エッチング
マスクを必要としない装置である。
ラーパッド7の深さDP3は、1.8mm程度にして押
しつけ圧力を適当に選ぶことにより、シリコン層3はウ
ェハ端部より1.8〜2.0mm程度の緩やかなテーパ
ー形状でエッチングできる。またシリコン層のエッチン
グ速度とシリコン酸化膜2のエッチング速度の選択性
は、アルカリのTMAH(トリメチルアンモニウムハイ
ドロオキサイド)エッチング液等を選ぶことで、充分大
きくとることができシリコン層3のみがエッチングされ
る。フッ酸と硝酸の組成比を選ぶことでも可能である。
こうして図7(b)のようにシリコン層を加工できる。
後、図8(b)に示す装置を用いて、外周部のシリコン
酸化膜2のエッチングを行う。シリコン酸化膜2のエッ
チングを行うローラーパッド8の深さDP2は、1.4
mm程度にして押しつけ圧力を適当に選ぶことにより、
シリコン酸化膜2の外周端は支持基体の外周端よりe=
1.4〜1.6mm程度後退しており、緩やかなテーパ
ー形状にエッチングされる。この時もシリコン層のエッ
チング速度とシリコン酸化膜2のエッチング速度の選択
性は、フッ酸または緩衝フッ酸(BHF)溶液などのエ
ッチング液等を選ぶことで、充分大きくとることがで
き、シリコン酸化膜2のみがエッチングされ、最終的に
図7(c)に示すように緩やかなテーパーを有する階段
状の外周部が得られる。
では、1度目と2度目のエッチングを行うローラーパッ
ドの深さDP3,DP2はそれぞれ1.4mmと1.8
mmと、0.4mmの差で構成した装置を用いたが、エ
ッチング液の種類や組成、またローラーパッドの押しつ
け圧力条件などにより、エッチングのテーパー形状は変
動するので、適当な条件を選ぶことで、この幅(f−
e)を小さくすることは可能である。またこの幅(f−
e)の上限に制限はないが、幅(f−e)を大きく取る
とシリコン活性層を用いたデバイスの取れ数が減少する
ため、一般的なエッジエッチャー装置では幅(f−e)
を10ミクロン〜1mm、条件を最適化することにより
100ミクロン〜500ミクロン程度にするとよい。最
後にエッチング液を純水により置換して緩やかなテーパ
ーを持った階段状の外周部が得られる。
によっては除去幅が大きくなる場合があるが、レジスト
やテープを用いないので、コスト的には有利である。
置について述べたが、回転式の枚葉エッジポリッシュ装
置を用いても同様に実現できる。本発明に用いることの
できるエッジポリッシュ装置は、回転しながら研磨剤が
供給されたパッドに基板を角度を変えて押しつけること
により研磨がなされる装置である。この角度と押しつけ
圧力とパッドの材質と硬さを変えることで、研磨された
部分の形状を制御できる。SOI膜の層の厚さが厚いな
どの構成によっては、研磨に時間がかかる場合があり、
やはり緩やかなテーパー形状のために、条件によっては
除去幅が大きくなる場合があるが、レジストやテープを
用いないので、エッジエッチャー装置と同様にコスト的
には有利である。
のエッチングをテープ方式、2回目(又は1回目)をエ
ッジエッチャー(又はエッジポリッシャー)方式という
ように組み合わせることも可能である。これらは除去幅
の制限、テーパー形状などと、コストの有利性により、
少なくともレジスト方式、テープ方式、エッジエッチャ
ー方式、エッジポリッシュ方式などを組み合わせて任意
に選ぶことができる。
実施形態による半導体基板の外周部の構造を、図9
(b)はサイドエッチされた後の外周部の構造(S1
2)を示す。一方、図10(a)は比較例による半導体
基板の外周部の構造を、図10(b)はサイドエッチさ
れた後の端部の構造を示している。
浄のようにフッ酸を含む洗浄液を用いた洗浄工程等サイ
ドエッチ作用のある工程を経ると、図10(b)に示す
構造のように半導体層3の外周端の下部(絶縁層2の外
周端の上部)にアンダーカットUCを生じる恐れがあ
る。
層3と絶縁層2の外周部が階段状になっており、絶縁層
2がテラスをもつ構造では、半導体層3の外周端の下部
より絶縁層2の外周端の上部が2ミクロン以上外側(水
平方向)にオフセットしているため、若干のサイドエッ
チが生じても、絶縁層2の外周端の上部が半導体層3の
外周端の下部より内側にオフセットし難くなっている。
よって、図9(a)の構造では、アンダーカットが生じ
ない。
体層3の外周部の側面と、絶縁層2の外周部の側面と
が、同一の斜面にあり、互いにオフセットしていない場
合には、図10(b)に示すように、絶縁層2の外周端
の上部よりサイドエッチが進行し、アンダーカットUC
を生じてしまう。
半導体層3の外周端の下部と、絶縁層2の外周端の下部
との差、すなわちオフセット量dの下限を2ミクロンと
したが、これは絶縁層2をエイドエッチングできる作用
のある工程において、サイドエッチング作用がより強い
場合には、そのサイドエッチ量に応じて下限を定めれば
よい。また、そのサイドエッチ量に応じた下限に対し
て、オフセット量の上限は半導体層を効果的に活用でき
ることを限度として設定すればよく、ウェハの大きさ
と、必要とする半導体チップサイズと製造数等によって
設定は異なる。
慮すれば、オフセット量dは、2ミクロン以上1ミリメ
ートル以下、より好ましくは5ミクロン以上1ミリメー
トル以下、更に好ましくは100ミクロン以上500ミ
クロン以下である。
形態による半導体基板の端部の構造を示している。これ
は図9(a)の構造を変形したもので、半導体層3の外
周の側面上、支持基体1の裏面、外周部の側面、外周部
の上面の上に、薄い絶縁膜24,21,22,23が形
成されている。
部の下部と、絶縁層2の外周部の上部との間には、2ミ
クロン以上のオフセット量dが存在する階段状の外周端
を有しており、アンダーカットがより一層生じ難くなっ
ている。
導体層3の上面をマスクして、酸化するか、図9(a)
に示した構造全体を酸化した後、半導体層3の上面上の
酸化膜を除去すれば、得られる。
の半導体基板の外周部の断面図である。支持基体1の外
周端の上部と下部はそれぞれ面取りされている。半導体
層3の外周端の下部と絶縁層2の外周端の上部とは2μ
m以上オフセットしており、絶縁層2の上面にテラスが
形成されている。
の外周端とは1mm以上オフセットしている。
層2の厚さより厚くしたが、その大小関係を逆にしても
よい。又、各層2,3の側面をテーパー加工してもよい
し、支持基体の外周部の側面又は基体裏面に、図11の
ような絶縁膜(21,22)を設けてもよい。又、本発
明に用いられる支持基体1は実際には厚さが数百ミクロ
ンであり層2,3に比べて十分大きい。
態によれば、接着強度の弱い部分、特にSOI基板の周
辺端部分の半導体層と絶縁層を除去し、半導体層と絶縁
層の外周端を階段状にすることにより、チッピングの発
生を効果的に防止でき、安定した高品質のSOI基板を
製造することが可能となる。
傾斜させて加工することにより、チッピングや発塵等の
防止効果を高めることができ、高品質の半導体装置を歩
留まりより一層高く製造できる。又、SOI基板として
SIMOXウェハを用いることもできる。
る比較例について説明する。
のSiウェハを用意し、その表面を陽極化成により表面
から10μm程の深さまで多孔質化した。多孔質化され
た層を400℃で熱酸化した後、希フッ酸に浸して多孔
質層上面の酸化膜を除去した。その後、水素雰囲気中で
プリベークした後、CVDにより多孔質層の上に非多孔
質のSi層を120nm程エピタキシャル成長させた。
酸化して厚さ40nm程の酸化膜を形成し、別に用意し
たハンドルウェハとしての8インチSiウェハに貼り合
わせ熱処理した。プライムウェハの裏面を研削し、RI
Eにより多孔質層を露出させた後、フッ酸と過酸化水素
とアルコールとを含むエッチング液により多孔質層を選
択的に除去した。水素雰囲気中で熱処理を行いハンドル
ウェハ上に移設された非多孔質のSi層の露出面を平滑
化した。こうして、SOI基板を複数作製した。
同様の処理を施し、図7(c)に示したような構造の半
導体基板を複数得た。
返し洗浄し、洗浄の毎に各半導体基板に付着しているパ
ーティクルの数を測定した。
パーティクルの数は0.02個/cm2 〜0.1個/c
m2 であり、大きな変動は認められなかった。
板を複数作製した。その後、図13(a)〜図13
(e)と同様の処理を行った。こうして得られた半導体
基板を繰り返し洗浄した後、各半導体基板に付着してい
るパーティクルの数を測定した。
パーティクルの数は0.05個/cm2 〜4個/cm2
であり、しかも測定の毎にその数が大きく増減した。特
にパーティクルの数が増加した時は、主として0.15
μm〜0.4μm径のパーティクルが増えていた。
ッピングや発塵の発生源となり難い半導体基板及びその
製造方法を提供することができる。
やSOI基板の周辺端部分の半導体層と絶縁層を除去
し、半導体層と絶縁層の外周端を階段状等にすることに
より、洗浄等を経ても、チッピングの発生を効果的に防
止でき、安定した高品質のSOI基板を製造することが
できる。
る。
図である。
図である。
製造工程図である。
図である。
図である。
図である。
る。
面図である。
る。
である。
である。
造工程図である。
では、支持基体と、該支持基体上に配された絶縁層と、
該絶縁層上に配された半導体層とを有する半導体基板に
おいて、前記半導体層の外周端が前記支持基体の外周端
より内側にあり、且つ前記絶縁層の外周端が前記半導体
層の外周端と前記支持基体の外周端の間にあり、前記絶
縁層及び前記半導体層の各外周部が前記半導体層の外周
端下部と前記絶縁層の外周端上部との間のオフセット量
が2ミクロン以上となるように階段状に形成されてお
り、該絶縁層の外周部の側面が上面となす角が鈍角とな
ることを特徴とする。
Claims (15)
- 【請求項1】 支持基体と、該支持基体上に配された絶
縁層と、該絶縁層上に配された半導体層とを有する半導
体基板において、 前記半導体層の外周端が前記支持基体の外周端より内側
にあり、且つ前記絶縁層の外周端が前記半導体層の外周
端と前記支持基体の外周端の間にあり、前記絶縁層及び
前記半導体層の各外周部が階段状に形成されていること
を特徴とする半導体基板。 - 【請求項2】 請求項1に記載の半導体基板において、
前記半導体層の外周端が前記絶縁層の外周端の内側に位
置し、かつ前記半導体層及び前記絶縁層の両外周端の距
離が、前記絶縁層のエッチング時のサイドエッチング量
より大きいことを特徴とする半導体基板。 - 【請求項3】 請求項1に記載の半導体基板において、
前記絶縁層の外周部が表面側にテラスを有して、かつ該
絶縁層の外周部の側面の傾斜角が45度以下であること
を特徴とする半導体基板。 - 【請求項4】 請求項1に記載の半導体基板の製造方法
において、 前記絶縁層の外周端と前記半導体層の外周端の両方が前
記支持基体の外周端の内側に位置するように前記絶縁層
の端部と前記半導体層の端部を除去する工程と、前記半
導体層の外周端が前記絶縁層の外周端の内側に位置する
ように前記半導体層の端部を除去する工程と、を有する
ことを特徴とする半導体基板の製造方法。 - 【請求項5】 請求項1に記載の半導体基板の製造方法
において、 前記半導体層の外周端が前記支持基体の外周端の内側
に、且つ前記絶縁層の外周端の内側に位置するように前
記半導体層の端部を除去する工程と、前記絶縁層の外周
端が前記半導体層の外周端と前記支持基体の外周端の間
に位置するように前記絶縁層の端部を除去する工程と、
を有することを特徴とする半導体基板の製造方法。 - 【請求項6】 前記半導体層の端部及び前記絶縁層の端
部の除去工程は、レジスト塗布工程とエッチング工程を
用いてなされることを特徴とする請求項5に記載された
半導体基板の製造方法。 - 【請求項7】 請求項4又は5に記載の半導体基板の製
造方法において、前記半導体層の端部の除去工程に先立
って、多孔質単結晶シリコン層と非多孔質単結晶シリコ
ン層とを有する第1の部材を準備する工程と、前記第1
の部材と他方の基体となる第2の部材とを前記絶縁層を
介して、且つ前記非多孔質単結晶シリコン層が前記絶縁
層側である内側に位置する多層構造体が得られるように
貼り合わせる工程と、及び前記多層構造体から前記多孔
質単結晶シリコン層を除去する工程と、を行うことを特
徴とする半導体基板の製造方法。 - 【請求項8】 請求項4又は5に記載の半導体基板の製
造方法において、前記半導体層の端部の除去工程に先立
って、 前記支持基体である単結晶シリコンウェハー基板表面に
前記絶縁層である酸化シリコン層を形成する工程、前記
酸化シリコン層側から水素ガスイオン又は希ガスイオン
の中から選択されるイオンを注入し、前記単結晶シリコ
ンウェハー内に微小気泡(マイクロバブル)層を形成す
る工程、前記酸化シリコン層を別の支持体に貼り合わせ
る工程を行うことを特徴とする半導体基板の製造方法。 - 【請求項9】 請求項4又は5に記載の半導体基板の製
造方法において、前記半導体層の外周端が前記絶縁層の
外周端の内側に位置するようにするための前記半導体層
の端部の除去工程及び前記絶縁層の端部の除去工程とに
それぞれ用いるエッチングマスクの幅の差は、5ミクロ
ン以上1mm以下であることを特徴とする半導体基板の
製造方法。 - 【請求項10】 請求項4又は5に記載の半導体基板の
製造方法において、前記半導体層の外周端が前記絶縁層
の外周端の内側に位置するようにするための前記半導体
層の端部の除去工程と、前記絶縁層の端部の除去工程と
にそれぞれ用いるエッチングマスクの幅の差は、100
ミクロン以上500ミクロン以下であることを特徴とす
る半導体基板の製造方法。 - 【請求項11】 請求項4又は5に記載の半導体基板の
製造方法において、前記半導体層の端部と前記絶縁層の
端部の除去工程は、エッチングマスクテープ貼り付け工
程と、エッチング工程及びテープ剥離工程を用いてなさ
れることを特徴とする半導体基板の製造方法。 - 【請求項12】 請求項4又は5に記載の半導体基板の
製造方法において、前記半導体層の端部と前記絶縁層の
端部の除去工程は、エッジエッチング装置又はエッジポ
リッシング装置を用いてなされることを特徴とする半導
体基板の製造方法。 - 【請求項13】 前記半導体層の外周端下部と、前記絶
縁層の外周端上部との間のオフセット量が2ミクロン以
上である請求項1記載の半導体基板。 - 【請求項14】 請求項1又は13に記載の半導体基板
において、前記半導体層又は前記絶縁層のうち少なくと
もいずれか一方の外周部の側面が傾斜していることを特
徴とする半導体基板。 - 【請求項15】 請求項1又は13に記載の半導体基板
において、前記半導体層及び前記絶縁層はそれぞれ、そ
れらの側面と上面とのなす角が直角又は鈍角であること
を特徴とする半導体基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02410099A JP3496925B2 (ja) | 1998-02-04 | 1999-02-01 | 半導体基板とその製造方法 |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10-23066 | 1998-02-04 | ||
JP2306698 | 1998-02-04 | ||
JP37031698 | 1998-12-25 | ||
JP10-370316 | 1998-12-25 | ||
JP02410099A JP3496925B2 (ja) | 1998-02-04 | 1999-02-01 | 半導体基板とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000243942A true JP2000243942A (ja) | 2000-09-08 |
JP3496925B2 JP3496925B2 (ja) | 2004-02-16 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
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---|---|
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