JP2000243942A

JP2000243942A - 半導体基板とその製造方法

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Publication number: JP2000243942A
Application number: JP11024100A
Authority: JP
Inventors: Tadashi Ahei; 忠司阿閉; Yutaka Akino; 豊秋野
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1998-02-04
Filing date: 1999-02-01
Publication date: 2000-09-08
Anticipated expiration: 2019-02-01
Also published as: JP3496925B2

Abstract

(57)【要約】【課題】半導体層の外周端がチッピングや発塵の発生
源となり難い半導体基板及びその製造方法を提供するこ
とを課題とする。【解決手段】支持基体１と、該支持基体１上に配され
た絶縁層２と、該絶縁層２上に配された半導体層３とを
有する半導体基板５において、前記半導体層３の外周端
３Ａが前記支持基体１の外周端１Ａより内側にあり、且
つ前記絶縁層２の外周端２Ａが前記半導体層３の外周端
３Ａと前記支持基体１の外周端１Ａの間にあり、前記絶
縁層２及び前記半導体層３の各外周部１０が階段状に形
成されていることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、支持基体上に半導
体層を有して他方の基体に半導体層を移行する半導体基
板と該半導体基板の製造方法に関するものである。

【０００２】

【従来の技術】絶縁層上に単結晶半導体層を有する基板
として、ＳＯＩ（Semiconductor On Insulator）構造を
有する基板（ＳＯＩ基板）が知られている。このＳＯＩ
基板を採用したデバイスは、通常のＳｉ基板では達成し
得ない数々の優位点を有する。この優位点としては、例
えば、以下のものが挙げられる。

【０００３】（１）誘電体分離が容易で高集積化に適し
ている。（２）放射線耐性に優れている。（３）浮遊容量が小さく、素子の動作速度の高速化が可
能である。（４）ウェル工程が不要である。（５）ラッチアップを防止できる。（６）薄膜化による完全な空乏型電解効果トランジスタ
の形成が可能である。

【０００４】このＳＯＩ構造は、上記のような様々な優
位点を有するため、ここ数十年、その製造方法に関する
研究が進められてきた。

【０００５】ＳＯＩ技術としては、古くは、単結晶サフ
ァイア基板上にＳｉをＣＶＤ（化学気相成長）法でヘテ
ロエピタキシャル成長させて形成するＳＯＳ（Silicon
On Sapphire）技術が知られている。このＳＯＳ技術
は、最も成熟したＳＯＩ技術として一応の評価を得たも
のの、Ｓｉ層と下地のサファイア基板との界面における
格子不整合による大量の結晶欠陥の発生、サファイア基
板を構成するアルミニウムのＳｉ層への混入、基板の価
格、大面積化への遅れ等の理由により実用化が進んでい
ない。

【０００６】ＳＯＳ技術に次いで、ＳＩＭＯＸ（Separa
tion by Ion Implanted Oxygen）技術が登場した。この
ＳＩＭＯＸ技術に関して、結晶欠陥の低減や製造コスト
の低減等を目指して様々な方法が試みられてきた。他の
方法としては、酸化膜を挟んで２枚のウェハを貼り合わ
せて一方のウェハを研磨又はエッチングして、薄い単結
晶Ｓｉ層を酸化膜上に残す方法、更には、酸化膜が形成
されたＳｉ基板の表面から所定の深さに水素イオンを打
ち込み、他方の基板と貼り合わせた後に、加熱処理等に
より該酸化膜上に薄い単結晶Ｓｉ層を残して、貼り合わ
せた基板（他方の基板）を剥離する方法等が挙げられ
る。

【０００７】ところで、ＳＯＩの半導体基板の製造方法
の１つに２枚のシリコンウェハを絶縁膜を介して互いに
貼り合わせ、一方を薄膜化することで、絶縁膜上にＳｉ
層を形成する方法がある。この様な方法で互いに２つの
シリコン基板を貼り合わせる場合、シリコン基板の外周
部は基板の面取りなどの影響により、接着強度が落ちた
り、非接着の状態になりやすい。

【０００８】この様な状態のＳＯＩウェハは、半導体デ
バイスの製造時などに、この接着強度の弱い部分からチ
ッピングが生じ、このＳｉ破片でウェハ表面が損傷さ
れ、高品質の半導体装置を高歩留りで製造することがで
きない。

【０００９】そこで、この接着力の弱い領域のシリコン
層を除去する方法がとられてきた。例えば、特許番号第
２６５８１３５号記載公報によれば、支持体上に半導体
層を有する半導体基板において、支持体の外周端をダイ
ヤ電着面を有するホイールでメカニカル的に研削するこ
とで、チッピングの発生を防止することが記載されてい
る。しかし、高集積化及び高密度化する半導体装置のた
めには、微細なゴミの発生をさらに防止しなければなら
ない。

【００１０】また、図１３に本発明者らが先に試みた方
法によるシリコンの除去例を示す。図１３（ａ）に貼り
合わせとエッチバックにより製造したＳＯＩ基板即ち、
支持基体１の上に絶縁膜２及びシリコン層３を薄膜化し
たＳＯＩ基板５を示す。このＳＯＩ基板５の外周のシリ
コン層は、接着強度が弱いため除去する必要がある。半
導体の技術でシリコン層を除去する際に最も一般的な方
法はフォトリソグラフィによる除去である。ＳＯＩ基板
上にフォトレジストを塗布し、塗布されたフォトレジス
トを露光し、シリコン層３を除去する部分上にあるフォ
トレジストを除去する。

【００１１】こうして、図１３（ｂ）に示すようなフォ
トレジストマスク４を得る。次に図１３（ｃ）のように
フォトレジストマスク４を用いて、露出している接着力
の弱い領域のシリコン層３の端部を除去する。次にシリ
コン層３の下に位置する絶縁膜２の端部を除去する。絶
縁膜２の除去には下地の支持基体１にダメージを与えな
いフッ酸をエッチャントとするウェットエッチングが用
いられることが多い。ウェットエッチングは等方的に進
行するためシリコン層３の下の絶縁膜２の外周端の上部
にもエッチングが進み、図１３（ｄ）に示すようにアン
ダーカットが生じる。最後にフォトレジスト４を除去す
る（図１３（ｅ））。

【００１２】こうすることで接着力の弱い周辺部のシリ
コン層３を除去する。

【００１３】ここでは貼り合わせとエッチバックにより
ＳＯＩ基板５を作る際に支持基体１との貼り合わせ界面
が、支持基体１と絶縁膜２の間の界面になっているた
め、絶縁膜２の除去も必要であった。

【００１４】

【発明が解決しようとする課題】しかしながら、接着力
の弱い領域であるシリコン層３の端部を除去しても、シ
リコン層３の下方にある絶縁膜２の端部を除去する際
に、シリコン層３の下方にサイドエッチングが入り、ア
ンダーカットを生じると、その上方にあるシリコン層３
の外周端は非接着領域となってしまう。すると今度はこ
の部分即ち、シリコン層３の外周端がチッピングや発塵
の発生源となってしまう恐れがあった。

【００１５】本発明の目的は、半導体層の外周端がチッ
ピングや発塵の発生源となり難い半導体基板及びその製
造方法を提供することにある。

【００１６】

【課題を解決するための手段】本発明による半導体基板
では、支持基体と、該支持基体上に配された絶縁層と、
該絶縁層上に配された半導体層とを有する半導体基板に
おいて、前記半導体層の外周端が前記支持基体の外周端
より内側にあり、且つ前記絶縁層の外周端が前記半導体
層の外周端と前記支持基体の外周端の間にあり、前記絶
縁層及び前記半導体層の外周部が階段状に形成されてい
ることを特徴とする。

【００１７】また、上記半導体基板のための製造方法に
おいて、前記絶縁層の外周端と前記半導体層の外周端の
両方が前記支持基体の外周端の内側に位置するように前
記絶縁層の端部と前記半導体層の端部を除去する工程
と、前記半導体層の外周端が前記絶縁層の外周端の内側
に位置するように前記半導体層の端部を除去する工程
と、を有することを特徴とする。

【００１８】この様に形成された半導体基板では、プロ
セス途中でサイドエッチングが生じても、半導体層の外
周端がオーバーハング構造になり難く、チッピングの発
生を大幅に少なくすることが可能となる。

【００１９】又、接着強度の弱い部分は除去されている
ため基板周辺部からの異物の発生を十分に少なくするこ
とができる。

【００２０】

【発明の実施の形態】（第１の実施形態）図１（ａ）、
図１（ｂ）は本発明の基本的な実施形態による半導体基
板の上面図及び断面図である。

【００２１】本実施形態の半導体基板５においては、半
導体層３の外周端３Ａが支持基体１の外周端１Ａより内
側にあり、絶縁層２の外周端２Ａが半導体層３の外周端
３Ａと支持基体１の外周端１Ａの間にあり、半導体層３
及び絶縁層２の外周部１０が階段状に形成されている。
即ち、半導体層３の外周端下部と絶縁層２の外周端上部
とは互いにオフセットしており、そのオフセット量ｄの
存在により半導体層３の外周端は図１３（ｅ）のような
オーバーハング構造になっていない。即ち、絶縁層２の
外周部は幅ｄ１のテラスを有している。よって、半導体
層３の外周端はチッピング発塵の発生源になり難い。

【００２２】本発明に好適に用いられる支持基体１とし
ては、Ｓｉ，Ｇｅ，ＧａＡｓ，ＩｎＰ等の半導体を母材
とする基板である。具体的には、Ｓｉウェハーがより好
ましく用いられる。

【００２３】本発明に好適に用いられる絶縁層としては
酸化シリコン、窒化シリコン等の絶縁層である。

【００２４】本発明に好適に用いられる半導体層として
は、Ｓｉ，Ｇｅ等の半導体や、ＳｉＧｅ，ＳｉＣ，Ｇａ
Ａｓ，ＧａＡｌＡｓ，ＩｎＰ，ＧａＮ等の化合物半導体
の群から選択される少なくとも１つの層である。

【００２５】本発明に好適なオフセット量ｄは、２ミク
ロン以上であり、より好ましくは、２ミクロン以上１０
００ミクロン以下である。

【００２６】絶縁層の外周端と支持基体の外周端との間
のオフセット量ｅは、０．５ミリメートル以上にすると
よい。

【００２７】本発明に好適に用いられる半導体層の厚さ
としては、１０ナノメートル以上１０ミクロン以下、よ
り好ましくは１０ナノメートル以上２ミクロン以下であ
る。

【００２８】本発明に好適に用いられる絶縁層の厚さと
しては、１０ナノメートル以上１０ミクロン以下、より
好ましくは１０ナノメートル以上２ミクロン以下であ
る。

【００２９】本発明に好適に用いられる、外周部加工前
のＳＯＩ基板５の作製方法としては、貼り合わせ工程を
用いるものが好適に使用される。具体的には、特許掲載
公報第２６０８３５１号や米国特許５，３７１，０３７
号や特開平７−３０２８８９号公報に記載されたもの
や、特開平５−２１１１２８号公報や米国特許第５，３
７４，５６４号に記載されたもの等を採用することがで
きる。

【００３０】特に、特許掲載公報第２６０８３５１号又
は米国特許５，３７１，０３７号や特開平７−３０２８
８９号公報に開示されているものは、多孔質単結晶半導
体層と非多孔質単結晶半導体層とを有する第１の部材を
用意する工程と、前記第１の部材と第２の部材とを絶縁
層を介して、且つ前記非多孔質単結晶半導体層が内側に
位置する多層構造体が得られるように貼り合わせる工程
と、及び前記多層構造体から前記多孔質単結晶半導体層
を除去する工程と、を有する半導体部材の製造方法であ
る。ここでの半導体層とはシリコンを包含するものであ
り、この製造方法を採用すると、結晶性が単結晶ウェハ
ー並に優れたシリコン単結晶を有するＳＯＩ基板を作製
することができる。

【００３１】また、特開平５−２１１１２８号公報や米
国特許５，３７４，５６４号に開示されているのは、単
結晶シリコンウェハー基板表面に酸化シリコン層を形成
した後、該酸化シリコン層側から水素ガスイオン又は希
ガスイオンの中から選択されるイオンを注入し、単結晶
シリコンウェハー内に微小気泡（マイクロバブル）層を
形成し、次いで酸化シリコン層側を別の支持体に貼り合
わせた後、貼り合わせ基板を微小気泡層を境に分離して
ＳＯＩ基板を得る手法である。この後、上記実施形態で
説明したＳＯＩ基板を製造する。

【００３２】貼り合わせ法により作製されたＳＯＩ基板
の出発材料としてＳｉウェハのような半導体ウェハを用
いる場合、ウェハの外周端の上部及び下部は面取りされ
ている。よって、本発明による外周部加工前のＳＯＩ基
板においては、半導体層（又は絶縁層）の外周端と支持
基体の外周端との間には若干のオフセットが生じている
こともある。

【００３３】そして、本発明においては半導体層及び絶
縁層の外周部を図１（ａ）、図１（ｂ）に示すように階
段状に加工する。

【００３４】加工方法としては、エッチングマスクを用
いたウェットエッチング又はドライエッチング、又は化
学機械研磨（ＣＭＰ）のような研磨が好適に用いられ
る。

【００３５】又、半導体層及び絶縁層の各外周部の形状
としては、後述するように各層の上面と側面とが直角よ
り大きな角度で交わるようなテーパー加工された階段状
のものであってもよい。

【００３６】尚各層２，３のエッチング方法はウェット
エッチング、ドライエッチングのいずれの方法を用いて
もかまわない。例えばシリコン層のエッチャントとして
は、ウェットエッチングでは、フッ化水素と硝酸の混合
液やＴＭＡＨ（トリメチルアンモニウムハイドロオキサ
イド）がある。またドライエッチングとしては、塩素、
ＣＦ₄、ＳＦ₆などがある。同様に、シリコン酸化膜（絶
縁膜２）のエッチャントとしては、ウェットエッチング
では、フッ化水素酸溶液と、緩衝フッ酸液が一般的であ
り、またドライエッチングの場合は、ＣＨ₃などでエッ
チングできる。そして、エッチングのモードは等方性で
あっても、異方性であってもよい。

【００３７】テーパー形状に加工する場合は、等方性エ
ッチング、エッジエッチャー、エッジポリッシャーを用
いるとよい。

【００３８】以下に述べる各実施形態は上述した実施形
態を基に各種変更がなされたものである。

【００３９】（第２の実施形態）以下に、本発明の実施
形態による製造工程を示す。貼り合わせ法によって図２
（ａ）に示すようなＳＯＩ基板５を作製する。このＳＯ
Ｉ基板５は、単結晶シリコン基板の支持基体１上に、Ｏ
₂ガスのみで反応させるドライ酸化法又は水蒸気を用い
るウェット酸化法等により形成された絶縁膜２と、Ｓｉ
をＣＶＤ（化学気相成長：Chemical Vapor Depositio
n）法でエピタキシャル成長させて形成した半導体層を
有する。

【００４０】まず、このＳＯＩ基板５において、絶縁膜
２上のシリコン層３の端部の接着強度の弱いシリコンを
除去するためにフォトレジスト４でエッチングマスクを
形成する（図２（ｂ））。フォトレジスト４をマスクと
してシリコン層３の端部をエッチング除去する（図２
（ｃ））。フォトレジスト４を除去した後、絶縁膜２の
エッチング用のフォトレジスト６を塗布し、パターニン
グを行う（図２（ｄ））。下地の支持基体１との選択比
を得るためフッ酸を用いたウェットエッチングで絶縁膜
２のエッチングを行った。

【００４１】このウェットエッチングの際にサイドエッ
チングが生じるが、アンダーカットしてもシリコン層３
の直下にある絶縁膜２が、エッチングされないようマス
ク寸法を規定した（図２（ｅ））。最後にフォトレジス
ト６を除去することで、図２Ｆの様な断面形状のＳＯＩ
基板を得た。ここで用いたフォトレジスト４，６は、通
常のポジ型、ネガ型のどちらでも可能であり、ポジ型の
材料としては、ノボラック樹脂が一般的で、塗布方法は
スピン塗布でよい。ただし、エッチングマスクを形成で
きればよいので、塗布されたフォトレジストをパターニ
ングする代わりに、マスク材を貼り合わせてもよい。

【００４２】なお、本実施形態に用いるＳＯＩ基板５の
作製方法については、上述した作製方法に限らず、いず
れの製造方法であってもよい。

【００４３】（第３の実施形態）図３（ａ）〜図３
（ｅ）に第３の実施形態によるＳＯＩ基板の製造工程を
示す。支持基体１上に絶縁膜２とシリコン層３とを有す
るＳＯＩ基板５を準備して不図示の処理台に供給し（図
３（ａ））、ＳＯＩ基板５上にフォトレジスト４を塗布
し、所望の形状にパターニングを行う（図３（ｂ））。
次にシリコン層３の端部と絶縁膜２の端部とを連続して
エッチング除去する（図３（ｃ））。

【００４４】これにより、支持基体１上のフォトレジス
ト４で覆われていない部分のシリコン層３と絶縁膜２と
が同時に除去される。つぎに、フォトレジスト４を除去
した後、別のフォトレジスト６のパターンを形成する。
このレジストパターンの外周端は１回目のレジストパタ
ーンの外周端の位置より内側になるようにする。尚、フ
ォトレジスト６を除去せずに、そのまま１回目のレジス
トパターンを内側に後退させても同様の効果は得られる
（図３（ｄ））。

【００４５】次に、シリコン層３の端部のみをエッチン
グすることで、シリコン層３と絶縁膜２の外周端の位置
をずらすことができる（図３（ｅ））。

【００４６】以上、フォトレジストを使用した製造方法
について述べてきたが、本構造を達成するには特にフォ
トリソグラフィのプロセスに限定されるわけではなく、
テープなどでシリコン基板をマスクしてエッチングを行
ってもよい。また、シリコン基板の周辺のみをエッチン
グできるエッジエッチャーでステップ的にエッチングす
ることでも可能である。またエッジポリッシャー等で外
周部の構造を図２Ｆの様な形状に加工することも十分に
可能である。

【００４７】（第４の実施形態）図４（ａ）〜図４
（ｆ）に本発明の第３の実施形態によるＳＯＩ基板の製
造方法の工程図を示す。

【００４８】まず、図４（ａ）に示すように、支持基体
１上に例えば２μｍの厚さの絶縁膜２と、例えば２μｍ
の厚さのシリコン層３とからなるＳＯＩ基板５を準備
し、図４（ｂ）のようにＳＯＩ基板５上に１度目のフォ
トレジスト４を塗布して、所望の形状にパターニングを
行う。パターニングの方法はウェハ形状と相似形のフォ
トマスクを用いて露光する方法もあるが、本実施形態で
は周辺部のみに露光できる周辺露光機を用いて支持基体
の外周端から幅Ｌ１の部分を露光し、除去するとよい。

【００４９】次に、図４（ｃ）に示すように、ＳＯＩ基
板５のシリコン層３と絶縁膜２の端部を連続してエッチ
ングを行う。続いて、フォトレジスト４を除去した後、
２度目のフォトレジスト６を塗布して、再度周辺露光機
を用いてウェハエッジから幅Ｌ２の部分を露光し、図４
（ｄ）のようなフォトレジスト６のパターンを形成す
る。即ち１度目のフォトレジスト４に対して（Ｌ２−Ｌ
１）分内側にレジストパターンの外周端が位置するよう
にする。

【００５０】一般的な周辺露光機の露光幅精度が±０．
１ｍｍ程度であることを考慮するとＬ１を１．８ｍｍ、
Ｌ２を２．０ｍｍくらいにすると良い。さらに精度の良
いパターニング精度がある露光装置を用いる場合、１度
目のフォトレジスト４と２度目のフォトレジスト６の幅
の差をより小さくすることは可能である。

【００５１】しかしながら、図４（ｅ）の絶縁層のエッ
チングの際に等方的なエッチングを用いた場合、４５度
のテーパー形状を持つと絶縁膜２の膜厚分（２μｍ）の
サイドエッチングが起こる。このために、この幅を絶縁
膜２のサイドエッチング量２μｍより小さくするとシリ
コン層３の下部にアンダーカットが発生する可能性があ
る。

【００５２】したがって、本実施形態を実施するために
は、１度目のフォトレジスト４と２度目のフォトレジス
ト６の幅の差（Ｌ２−Ｌ１）は、絶縁膜２のサイドエッ
チング量より大きい必要がある。またこの幅の上限に制
限はないが、幅を大きく取るとシリコン活性層を用いた
デバイスの取れ数が減少するため、露光機などの精度に
より５ミクロン以上、周辺露光機などを用いる場合には
１００ミクロン〜５００ミクロン程度を用いるのが好ま
しい。

【００５３】次に、図４（ｅ）のように外周部のシリコ
ン層３のみをエッチングして、最後にフォトレジスト６
を除去して、図４（ｆ）に示すように、ｆが約２．０ｍ
ｍ、ｅが約１．８ｍｍ、ｄが約１９８μｍの階段状周辺
除去が実現できる。

【００５４】本実施形態により、ＳＯＩ基板５の周辺端
のシリコン層３及び絶縁層２によるチッピングの発生を
確実に防止できる。

【００５５】（第５の実施形態）本形態は絶縁層の側面
の傾斜角が半導体層の側面の傾斜角より緩い形状に加工
するものである。

【００５６】図５（ａ）〜図５（ｆ）に本発明の第５の
実施形態によるＳＯＩ基板の製造方法の工程図を示す。

【００５７】先ず、図５（ａ）に示すように、支持シリ
コン基板１上に、絶縁層である例えば厚さＴ２が２μｍ
のシリコン酸化膜２と、例えば厚さＴ３が２μｍのシリ
コン層３とを有するＳＯＩ基板５を貼り合わせ法により
準備し、図５（ｂ）に示すようにＳＯＩ基板５上に１度
目のフォトレジスト６を塗布して、所望の形状にパター
ニングを行う。

【００５８】本実施形態ではパターニングの方法はウェ
ハ半径に対してＬ２（＝２．０ｍｍ）程小さい相似形の
フォトマスクを用いて露光する方法によりウェハエッジ
から幅Ｌ２の部分のみを露光した。

【００５９】次に、図５（ｃ）に示すように、シリコン
層３の端部のみのエッチングを行う。この時のエッチン
グはウェットエッチングであれば、アルカリのＴＭＡＨ
（トリメチルアンモニウムハイドロオキシサイド）エッ
チング液又は、フッ酸と硝酸の混合溶液などのエッチン
グ液を用いる。また、ドライエッチングであればＲＩＥ
（リアクティブイオンエッチング）やＣＤＥ（ケミカル
ドライエッチング）などの装置でＣＦ₄やＳＦ₆などのガ
スを用いるのが一般的である。ウェットエッチングは通
常等方的なエッチングになるが、ドライエッチングの場
合も等方的なエッチングになるように条件を選ぶことが
必要である。例えば平行平板型のＲＩＥでＳＦ₆とＯ₂ガ
スを用いて、放電の圧力は５０Ｐａと大きくすれば、イ
オンの平均自由工程が短くなりイオン性のエッチングを
低減させ、等方的なラジカルエッチングにすることがで
きる。

【００６０】このエッチングは完全に等方的に進行し、
シリコン層３の側面はテーパー形状となり側面と上面の
なす角は鈍角となり、角ＡＧ３はほぼ４５度になる。ま
た下地のシリコン酸化膜２のエッチング速度とシリコン
層３のエッチング速度の選択性は、充分大きくとること
ができ、シリコン層３のみがテーパー形状を持ってエッ
チングされる。

【００６１】次に、フォトレジスト６を除去した後、２
度目のフォトレジスト４を塗布して、１度目のフォトマ
スクより８ミクロンだけ相似形に大きなフォトマスクを
用いてウェハエッジから幅Ｌ１の部分を露光し、図５
（ｄ）に示すようなフォトレジスト４のパターンを形成
する。Ｌ１を１．９９２ｍｍとすれば、１度目のフォト
レジスト６に対して８ミクロン外側にレジストの外周端
が位置合わせされたレジストパターンとなる。

【００６２】次に、図５（ｅ）に示すように、ＳＯＩ基
板５のシリコン酸化膜２端部のみをエッチングする。こ
の時のエッチングはウェットエッチングであれば、フッ
酸または緩衝フッ酸（ＢＨＦ）溶液などのエッチング液
を用いて、ドライエッチングであればＲＩＥ（リアクテ
ィブイオンエッチング）やＣＤＥ（ケミカルドライエッ
チング）などの装置でＣＦ₄やＣＨＦ₃、Ｈ₂などのガス
を用いるのが一般的である。ウェットエッチングは通常
等方的なエッチングになるが、ドライエッチングの場合
も等方的なエッチングになるように条件を選ぶことが必
要である。

【００６３】例えば、緩衝フッ酸（ＢＨＦ）溶液を用い
たウェットエッチングを行いオーバーエッチングを多少
行うとエッチングは完全に等方的に進行し、角ＡＧ２は
ほぼ３０度となる。また下地のシリコン酸化膜２のエッ
チング速度とシリコン層３のエッチング速度の選択性
は、充分大きくとることができ、シリコン酸化膜２のみ
が、図５（ｅ）に示すように、角ＡＧ２が３０度のテー
パー形状にエッチングされる。

【００６４】このエッチングにより、シリコン酸化膜２
の外周部で角ＡＧ２が３０度となるようなテーパー形状
に加工すると、絶縁膜のシリコン酸化膜２の膜厚分の２
μｍに対して、２．８μｍのサイドエッチングが起こ
る。このために、この幅を絶縁膜２のサイドエッチング
量より小さくすると、シリコン層３の下部にアンダーカ
ットが発生する可能性がある。

【００６５】したがって、本実施形態を実施するために
は、１度目のフォトレジスト６と２度目のフォトレジス
ト４の幅の差（Ｌ２−Ｌ１）は、絶縁膜２のサイドエッ
チング量より大きい必要がある。またこの幅の上限に制
限はないが、幅を大きく取るとシリコン活性層を用いた
デバイスの取れ数が減少するため、露光機などの精度に
より５ミクロン以上、周辺露光機などを用いる場合には
１００ミクロン〜５００ミクロン程度を用いるのが好ま
しい。

【００６６】最後に、フォトレジスト４を除去して、図
５（ｆ）に示すように、角ＡＧ２が３０度のテーパー形
状と、幅ｄが５．２μｍのテラス形状を持った階段状が
実現できる。このように、緩いテーパー形状とテラス形
状を持つことで、通常のその後の洗浄やエッチングプロ
セスにおいても、サイドエッチングによるアンダーカッ
トが生じることはない。アンダーカットが生じると、シ
リコン層３のチッピングや洗浄の水きれが悪くなること
により、パーティクル発生の原因になる。また特にシリ
コン酸化膜のサイドエッチングによるプロセスが予想さ
れる場合は、アンダーカット形状にならないように、１
度目のフォトレジスト６と２度目のフォトレジスト４の
幅の差はあらかじめ大きくしておけばよい。そして、幅
ｅ（＝Ｌ１）に亘って、絶縁層の端部が除去された半導
体基板が得られる。

【００６７】（第６の実施形態）図６（ａ）〜図６
（ｆ）に本発明の第６の実施形態によるＳＯＩ基板の製
造方法の工程図を示す。

【００６８】先ず、図６（ａ）に示すように、支持シリ
コン基板１上に絶縁層である例えば厚さ２００ｎｍのシ
リコン酸化膜２と、例えば厚さ２００ｎｍのシリコン層
３とからなる８インチ（直径２００ｍｍ）のＳＯＩ基板
５を貼り合わせ法により準備する。

【００６９】次に、図６（ｂ）に示すように、ＳＯＩ基
板５上に１度目のマスクテープ１４をウェハ中央にマス
クテープ１４の中央を合わせて貼り付ける。本実施形態
ではマスクテープ４は例えば直径１９６．８ｍｍのもの
を用いる。次に、図６（ｃ）に示すように、シリコン層
３と絶縁膜２の端部を連続してエッチングする。シリコ
ン酸化膜２とシリコン層３の各側面はエッチング時間等
により、鋭角の傾斜角を有するように形成される。

【００７０】次に、マスクテープ１４をテープ剥離機に
より剥離した後、図６（ｄ）に示すように、例えば直径
１９６．０ｍｍのマスクテープ１６をウェハ中央にマス
クテープ１６の中央を合わせて貼り付ける。すなわち２
度目のマスクテープ１６に対して、１度目のマスクテー
プ１４は、片側で０．４ｍｍ内側に貼り付けられる。こ
れは本実施形態に用いたテープ貼り付け機のアライメン
ト精度が±０．２ｍｍ程度であることにより決定した。
さらに精度の良いテープ貼り付け機を用いる場合、１度
目のマスクテープ１４による露出部と２度目のマスクテ
ープ１６による露出部の幅の差（Ｌ２−Ｌ１）はより小
さくできる。またこの幅Ｌ１，Ｌ２の上限に制限はない
が、幅を大きく取るとシリコン活性層を用いたデバイス
の取れ数が減少するため、テープ貼り付け機などの精度
により、１０ミクロン〜１ｍｍ、現実的には１００ミク
ロン〜５００ミクロン程度を用いるのが好ましい。

【００７１】次に、図６（ｅ）に示すように、外周部の
シリコン層３のみをエッチングして、最後にマスクテー
プ１６をテープ剥離機により剥離して、図６（ｆ）に示
すように階段状に外周部を加工できる。

【００７２】また、マスクテープ１４，１６の精度によ
り、フォトレジストのように高解像度に数ミクロンの段
差を形成することはできないが、レジストや現像液など
の溶液に比べて、マスクテープ自体の材料費のコストは
半分程度のローコストとなり、装置コストもテープ貼り
付け機、剥離機の方がレジストコーター、露光機などに
より一般的に安いため、実用上は非常に有利である。

【００７３】（第７の実施形態）図７（ａ）〜図７
（ｃ）に本発明の第７の実施形態によるＳＯＩ基板の製
造方法の工程図を示す。

【００７４】まず、図７（ａ）に示すように、支持基体
の支持シリコン基板１上に絶縁層である例えば厚さ２０
０ｎｍのシリコン酸化膜２と、例えば厚さ２００ｎｍの
シリコン層３とを有する８インチ（直径２００ｍｍ）の
ＳＯＩ基板５を貼り合わせ法により処理するために供給
して準備する。

【００７５】次に、図８（ａ）に示すような、ウェハを
一枚単位でエッチングする回転式の枚葉エッジエッチャ
ー装置でＳＯＩ基板５のシリコン層３のエッチングを行
う。このエッジエッチャー装置は、例えば特公平７−１
５８９７号公報に開示されているような装置で、エッチ
ング液が供給され、染み込んだローラーパッド７にウェ
ハを押しつけエッチングを行うものである。エッチング
時には基板の上部より不図示のリング状ノズルから窒素
ガスＮ₂が吹き出し、エッチング液の蒸気が基板表面に
回り込むことがないように構成されており、エッチング
マスクを必要としない装置である。

【００７６】このシリコン層３のエッチングを行うロー
ラーパッド７の深さＤＰ３は、１．８ｍｍ程度にして押
しつけ圧力を適当に選ぶことにより、シリコン層３はウ
ェハ端部より１．８〜２．０ｍｍ程度の緩やかなテーパ
ー形状でエッチングできる。またシリコン層のエッチン
グ速度とシリコン酸化膜２のエッチング速度の選択性
は、アルカリのＴＭＡＨ（トリメチルアンモニウムハイ
ドロオキサイド）エッチング液等を選ぶことで、充分大
きくとることができシリコン層３のみがエッチングされ
る。フッ酸と硝酸の組成比を選ぶことでも可能である。
こうして図７（ｂ）のようにシリコン層を加工できる。

【００７７】次に、エッチング液を純水により置換した
後、図８（ｂ）に示す装置を用いて、外周部のシリコン
酸化膜２のエッチングを行う。シリコン酸化膜２のエッ
チングを行うローラーパッド８の深さＤＰ２は、１．４
ｍｍ程度にして押しつけ圧力を適当に選ぶことにより、
シリコン酸化膜２の外周端は支持基体の外周端よりｅ＝
１．４〜１．６ｍｍ程度後退しており、緩やかなテーパ
ー形状にエッチングされる。この時もシリコン層のエッ
チング速度とシリコン酸化膜２のエッチング速度の選択
性は、フッ酸または緩衝フッ酸（ＢＨＦ）溶液などのエ
ッチング液等を選ぶことで、充分大きくとることがで
き、シリコン酸化膜２のみがエッチングされ、最終的に
図７（ｃ）に示すように緩やかなテーパーを有する階段
状の外周部が得られる。

【００７８】本実施形態に用いたエッジエッチャー装置
では、１度目と２度目のエッチングを行うローラーパッ
ドの深さＤＰ３，ＤＰ２はそれぞれ１．４ｍｍと１．８
ｍｍと、０．４ｍｍの差で構成した装置を用いたが、エ
ッチング液の種類や組成、またローラーパッドの押しつ
け圧力条件などにより、エッチングのテーパー形状は変
動するので、適当な条件を選ぶことで、この幅（ｆ−
ｅ）を小さくすることは可能である。またこの幅（ｆ−
ｅ）の上限に制限はないが、幅（ｆ−ｅ）を大きく取る
とシリコン活性層を用いたデバイスの取れ数が減少する
ため、一般的なエッジエッチャー装置では幅（ｆ−ｅ）
を１０ミクロン〜１ｍｍ、条件を最適化することにより
１００ミクロン〜５００ミクロン程度にするとよい。最
後にエッチング液を純水により置換して緩やかなテーパ
ーを持った階段状の外周部が得られる。

【００７９】この緩やかなテーパー形状のために、条件
によっては除去幅が大きくなる場合があるが、レジスト
やテープを用いないので、コスト的には有利である。

【００８０】また本実施形態では、エッジエッチャー装
置について述べたが、回転式の枚葉エッジポリッシュ装
置を用いても同様に実現できる。本発明に用いることの
できるエッジポリッシュ装置は、回転しながら研磨剤が
供給されたパッドに基板を角度を変えて押しつけること
により研磨がなされる装置である。この角度と押しつけ
圧力とパッドの材質と硬さを変えることで、研磨された
部分の形状を制御できる。ＳＯＩ膜の層の厚さが厚いな
どの構成によっては、研磨に時間がかかる場合があり、
やはり緩やかなテーパー形状のために、条件によっては
除去幅が大きくなる場合があるが、レジストやテープを
用いないので、エッジエッチャー装置と同様にコスト的
には有利である。

【００８１】また、例えば、１回目（又は２回目の）層
のエッチングをテープ方式、２回目（又は１回目）をエ
ッジエッチャー（又はエッジポリッシャー）方式という
ように組み合わせることも可能である。これらは除去幅
の制限、テーパー形状などと、コストの有利性により、
少なくともレジスト方式、テープ方式、エッジエッチャ
ー方式、エッジポリッシュ方式などを組み合わせて任意
に選ぶことができる。

【００８２】（第８の実施形態）図９（ａ）は、第８の
実施形態による半導体基板の外周部の構造を、図９
（ｂ）はサイドエッチされた後の外周部の構造（Ｓ１
２）を示す。一方、図１０（ａ）は比較例による半導体
基板の外周部の構造を、図１０（ｂ）はサイドエッチさ
れた後の端部の構造を示している。

【００８３】図１０（ａ）の構造では、例えばＲＣＡ洗
浄のようにフッ酸を含む洗浄液を用いた洗浄工程等サイ
ドエッチ作用のある工程を経ると、図１０（ｂ）に示す
構造のように半導体層３の外周端の下部（絶縁層２の外
周端の上部）にアンダーカットＵＣを生じる恐れがあ
る。

【００８４】これに対して、図９（ａ）のように半導体
層３と絶縁層２の外周部が階段状になっており、絶縁層
２がテラスをもつ構造では、半導体層３の外周端の下部
より絶縁層２の外周端の上部が２ミクロン以上外側（水
平方向）にオフセットしているため、若干のサイドエッ
チが生じても、絶縁層２の外周端の上部が半導体層３の
外周端の下部より内側にオフセットし難くなっている。
よって、図９（ａ）の構造では、アンダーカットが生じ
ない。

【００８５】一方、図１０（ａ）の構造のように、半導
体層３の外周部の側面と、絶縁層２の外周部の側面と
が、同一の斜面にあり、互いにオフセットしていない場
合には、図１０（ｂ）に示すように、絶縁層２の外周端
の上部よりサイドエッチが進行し、アンダーカットＵＣ
を生じてしまう。

【００８６】図９（ａ）の構造に関する上記説明では、
半導体層３の外周端の下部と、絶縁層２の外周端の下部
との差、すなわちオフセット量ｄの下限を２ミクロンと
したが、これは絶縁層２をエイドエッチングできる作用
のある工程において、サイドエッチング作用がより強い
場合には、そのサイドエッチ量に応じて下限を定めれば
よい。また、そのサイドエッチ量に応じた下限に対し
て、オフセット量の上限は半導体層を効果的に活用でき
ることを限度として設定すればよく、ウェハの大きさ
と、必要とする半導体チップサイズと製造数等によって
設定は異なる。

【００８７】半導体基板の一般的な洗浄・加工工程を考
慮すれば、オフセット量ｄは、２ミクロン以上１ミリメ
ートル以下、より好ましくは５ミクロン以上１ミリメー
トル以下、更に好ましくは１００ミクロン以上５００ミ
クロン以下である。

【００８８】（第９の実施形態）図１１は、第９の実施
形態による半導体基板の端部の構造を示している。これ
は図９（ａ）の構造を変形したもので、半導体層３の外
周の側面上、支持基体１の裏面、外周部の側面、外周部
の上面の上に、薄い絶縁膜２４，２１，２２，２３が形
成されている。

【００８９】本実施形態においても、半導体層３の外周
部の下部と、絶縁層２の外周部の上部との間には、２ミ
クロン以上のオフセット量ｄが存在する階段状の外周端
を有しており、アンダーカットがより一層生じ難くなっ
ている。

【００９０】このような構造は、図９（ａ）の構造の半
導体層３の上面をマスクして、酸化するか、図９（ａ）
に示した構造全体を酸化した後、半導体層３の上面上の
酸化膜を除去すれば、得られる。

【００９１】（第１０の実施形態）図１２は本発明の別
の半導体基板の外周部の断面図である。支持基体１の外
周端の上部と下部はそれぞれ面取りされている。半導体
層３の外周端の下部と絶縁層２の外周端の上部とは２μ
ｍ以上オフセットしており、絶縁層２の上面にテラスが
形成されている。

【００９２】又、絶縁層２の外周端の下部と支持基体１
の外周端とは１ｍｍ以上オフセットしている。

【００９３】図１２の構造では半導体層３の厚さを絶縁
層２の厚さより厚くしたが、その大小関係を逆にしても
よい。又、各層２，３の側面をテーパー加工してもよい
し、支持基体の外周部の側面又は基体裏面に、図１１の
ような絶縁膜（２１，２２）を設けてもよい。又、本発
明に用いられる支持基体１は実際には厚さが数百ミクロ
ンであり層２，３に比べて十分大きい。

【００９４】以上説明したように、本発明の各実施の形
態によれば、接着強度の弱い部分、特にＳＯＩ基板の周
辺端部分の半導体層と絶縁層を除去し、半導体層と絶縁
層の外周端を階段状にすることにより、チッピングの発
生を効果的に防止でき、安定した高品質のＳＯＩ基板を
製造することが可能となる。

【００９５】また、半導体層及び／又は絶縁膜の側面を
傾斜させて加工することにより、チッピングや発塵等の
防止効果を高めることができ、高品質の半導体装置を歩
留まりより一層高く製造できる。又、ＳＯＩ基板として
ＳＩＭＯＸウェハを用いることもできる。

【００９６】

【実施例】以下、本発明による特徴的な実施例と対応す
る比較例について説明する。

【００９７】（実施例）プライムウェハとして８インチ
のＳｉウェハを用意し、その表面を陽極化成により表面
から１０μｍ程の深さまで多孔質化した。多孔質化され
た層を４００℃で熱酸化した後、希フッ酸に浸して多孔
質層上面の酸化膜を除去した。その後、水素雰囲気中で
プリベークした後、ＣＶＤにより多孔質層の上に非多孔
質のＳｉ層を１２０ｎｍ程エピタキシャル成長させた。

【００９８】エピタキシャル成長させたＳｉ層の表面を
酸化して厚さ４０ｎｍ程の酸化膜を形成し、別に用意し
たハンドルウェハとしての８インチＳｉウェハに貼り合
わせ熱処理した。プライムウェハの裏面を研削し、ＲＩ
Ｅにより多孔質層を露出させた後、フッ酸と過酸化水素
とアルコールとを含むエッチング液により多孔質層を選
択的に除去した。水素雰囲気中で熱処理を行いハンドル
ウェハ上に移設された非多孔質のＳｉ層の露出面を平滑
化した。こうして、ＳＯＩ基板を複数作製した。

【００９９】次に、前述した図７（ａ）〜図７（ｃ）と
同様の処理を施し、図７（ｃ）に示したような構造の半
導体基板を複数得た。

【０１００】こうして得られた複数の半導体基板を繰り
返し洗浄し、洗浄の毎に各半導体基板に付着しているパ
ーティクルの数を測定した。

【０１０１】その結果、０．１５μｍ径以上の大きさの
パーティクルの数は０．０２個／ｃｍ²〜０．１個／ｃ
ｍ²であり、大きな変動は認められなかった。

【０１０２】（比較例）実施例と同様にして、ＳＯＩ基
板を複数作製した。その後、図１３（ａ）〜図１３
（ｅ）と同様の処理を行った。こうして得られた半導体
基板を繰り返し洗浄した後、各半導体基板に付着してい
るパーティクルの数を測定した。

【０１０３】その結果、０．１５μｍ径以上の大きさの
パーティクルの数は０．０５個／ｃｍ²〜４個／ｃｍ²
であり、しかも測定の毎にその数が大きく増減した。特
にパーティクルの数が増加した時は、主として０．１５
μｍ〜０．４μｍ径のパーティクルが増えていた。

【０１０４】

【発明の効果】本発明によれば、半導体層の外周端がチ
ッピングや発塵の発生源となり難い半導体基板及びその
製造方法を提供することができる。

【０１０５】特に、半導体基板中、接着強度の弱い部分
やＳＯＩ基板の周辺端部分の半導体層と絶縁層を除去
し、半導体層と絶縁層の外周端を階段状等にすることに
より、洗浄等を経ても、チッピングの発生を効果的に防
止でき、安定した高品質のＳＯＩ基板を製造することが
できる。

【図面の簡単な説明】

【図１】本発明の実施形態による半導体基板の図であ
る。

【図２】本発明の実施形態による半導体基板の製造工程
図である。

【図３】本発明の実施形態による半導体基板の製造工程
図である。

【図４】本発明による別の実施形態による半導体基板の
製造工程図である。

【図５】本発明の実施形態による半導体基板の製造工程
図である。

【図６】本発明の実施形態による半導体基板の製造工程
図である。

【図７】本発明の実施形態による半導体基板の製造工程
図である。

【図８】本発明に用いられるエッジエッチャーの図であ
る。

【図９】本発明の実施形態による半導体基板の一部分断
面図である。

【図１０】比較例による半導体基板の一部分断面図であ
る。

【図１１】本発明による別の半導体基板の一部分断面図
である。

【図１２】本発明による別の半導体基板の一部分断面図
である。

【図１３】従来の方法による実施形態の半導体基板の製
造工程図である。

【符号の説明】

１支持基体１Ａ支持基体１の外周端２絶縁層２Ａ絶縁層２の外周端３半導体層３Ａ半導体層３の外周端４他方の基体５半導体基板６フォトレジスト１０半導体層３及び絶縁層２の外周部

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１２年１月７日（２０００．１．７）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１６

【補正方法】変更

【補正内容】

【００１６】

【課題を解決するための手段】本発明による半導体基板
では、支持基体と、該支持基体上に配された絶縁層と、
該絶縁層上に配された半導体層とを有する半導体基板に
おいて、前記半導体層の外周端が前記支持基体の外周端
より内側にあり、且つ前記絶縁層の外周端が前記半導体
層の外周端と前記支持基体の外周端の間にあり、前記絶
縁層及び前記半導体層の各外周部が前記半導体層の外周
端下部と前記絶縁層の外周端上部との間のオフセット量
が２ミクロン以上となるように階段状に形成されてお
り、該絶縁層の外周部の側面が上面となす角が鈍角とな
ることを特徴とする。

Claims

【特許請求の範囲】

【請求項１】支持基体と、該支持基体上に配された絶
縁層と、該絶縁層上に配された半導体層とを有する半導
体基板において、前記半導体層の外周端が前記支持基体の外周端より内側
にあり、且つ前記絶縁層の外周端が前記半導体層の外周
端と前記支持基体の外周端の間にあり、前記絶縁層及び
前記半導体層の各外周部が階段状に形成されていること
を特徴とする半導体基板。
【請求項２】請求項１に記載の半導体基板において、
前記半導体層の外周端が前記絶縁層の外周端の内側に位
置し、かつ前記半導体層及び前記絶縁層の両外周端の距
離が、前記絶縁層のエッチング時のサイドエッチング量
より大きいことを特徴とする半導体基板。
【請求項３】請求項１に記載の半導体基板において、
前記絶縁層の外周部が表面側にテラスを有して、かつ該
絶縁層の外周部の側面の傾斜角が４５度以下であること
を特徴とする半導体基板。
【請求項４】請求項１に記載の半導体基板の製造方法
において、前記絶縁層の外周端と前記半導体層の外周端の両方が前
記支持基体の外周端の内側に位置するように前記絶縁層
の端部と前記半導体層の端部を除去する工程と、前記半
導体層の外周端が前記絶縁層の外周端の内側に位置する
ように前記半導体層の端部を除去する工程と、を有する
ことを特徴とする半導体基板の製造方法。
【請求項５】請求項１に記載の半導体基板の製造方法
において、前記半導体層の外周端が前記支持基体の外周端の内側
に、且つ前記絶縁層の外周端の内側に位置するように前
記半導体層の端部を除去する工程と、前記絶縁層の外周
端が前記半導体層の外周端と前記支持基体の外周端の間
に位置するように前記絶縁層の端部を除去する工程と、
を有することを特徴とする半導体基板の製造方法。
【請求項６】前記半導体層の端部及び前記絶縁層の端
部の除去工程は、レジスト塗布工程とエッチング工程を
用いてなされることを特徴とする請求項５に記載された
半導体基板の製造方法。
【請求項７】請求項４又は５に記載の半導体基板の製
造方法において、前記半導体層の端部の除去工程に先立
って、多孔質単結晶シリコン層と非多孔質単結晶シリコ
ン層とを有する第１の部材を準備する工程と、前記第１
の部材と他方の基体となる第２の部材とを前記絶縁層を
介して、且つ前記非多孔質単結晶シリコン層が前記絶縁
層側である内側に位置する多層構造体が得られるように
貼り合わせる工程と、及び前記多層構造体から前記多孔
質単結晶シリコン層を除去する工程と、を行うことを特
徴とする半導体基板の製造方法。
【請求項８】請求項４又は５に記載の半導体基板の製
造方法において、前記半導体層の端部の除去工程に先立
って、前記支持基体である単結晶シリコンウェハー基板表面に
前記絶縁層である酸化シリコン層を形成する工程、前記
酸化シリコン層側から水素ガスイオン又は希ガスイオン
の中から選択されるイオンを注入し、前記単結晶シリコ
ンウェハー内に微小気泡（マイクロバブル）層を形成す
る工程、前記酸化シリコン層を別の支持体に貼り合わせ
る工程を行うことを特徴とする半導体基板の製造方法。
【請求項９】請求項４又は５に記載の半導体基板の製
造方法において、前記半導体層の外周端が前記絶縁層の
外周端の内側に位置するようにするための前記半導体層
の端部の除去工程及び前記絶縁層の端部の除去工程とに
それぞれ用いるエッチングマスクの幅の差は、５ミクロ
ン以上１ｍｍ以下であることを特徴とする半導体基板の
製造方法。
【請求項１０】請求項４又は５に記載の半導体基板の
製造方法において、前記半導体層の外周端が前記絶縁層
の外周端の内側に位置するようにするための前記半導体
層の端部の除去工程と、前記絶縁層の端部の除去工程と
にそれぞれ用いるエッチングマスクの幅の差は、１００
ミクロン以上５００ミクロン以下であることを特徴とす
る半導体基板の製造方法。
【請求項１１】請求項４又は５に記載の半導体基板の
製造方法において、前記半導体層の端部と前記絶縁層の
端部の除去工程は、エッチングマスクテープ貼り付け工
程と、エッチング工程及びテープ剥離工程を用いてなさ
れることを特徴とする半導体基板の製造方法。
【請求項１２】請求項４又は５に記載の半導体基板の
製造方法において、前記半導体層の端部と前記絶縁層の
端部の除去工程は、エッジエッチング装置又はエッジポ
リッシング装置を用いてなされることを特徴とする半導
体基板の製造方法。
【請求項１３】前記半導体層の外周端下部と、前記絶
縁層の外周端上部との間のオフセット量が２ミクロン以
上である請求項１記載の半導体基板。
【請求項１４】請求項１又は１３に記載の半導体基板
において、前記半導体層又は前記絶縁層のうち少なくと
もいずれか一方の外周部の側面が傾斜していることを特
徴とする半導体基板。
【請求項１５】請求項１又は１３に記載の半導体基板
において、前記半導体層及び前記絶縁層はそれぞれ、そ
れらの側面と上面とのなす角が直角又は鈍角であること
を特徴とする半導体基板。