JP2000243082A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 低電源電圧下においても、高速でセンス動作
を行なうことのできる半導体記憶装置を実現する。 【解決手段】 ビット線（ＢＬ，／ＢＬ）とセンスアン
プ（ＳＡ）と接続した状態で、結合容量素子（Ｃ１）を
介してセンス駆動線（ＳＡＬｂ）を所定の電圧レベルよ
りもオーバードライブした後所定期間経過後センス駆動
線を所定の電圧レベルに保持する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特にメモリセルが容量を有するダイナミック型半
導体記憶装置に関する。より特定的には、この発明はダ
イナミック型半導体記憶装置において、メモリセルデー
タを検知・増幅するセンスアンプの駆動方式に関する。

【０００２】

【従来の技術】図３０は、従来のダイナミック型半導体
記憶装置の要部の構成を概略的に示す図である。図３０
において、行方向に延在するワード線ＷＬと列方向に延
在するビット線対ＢＬＰの交差部に対応してメモリセル
ＭＣが配置される。ワード線ＷＬには１行に整列して配
置されるメモリセルが接続され、またビット線ＢＬおよ
び／ＢＬを含むビット線対ＢＬＰには、１列に整列して
配置されるメモリセルが接続される。図３０において
は、ワード線ＷＬとビット線ＢＬの交差部に配置される
メモリセルＭＣを代表的に示す。メモリセルＭＣは、情
報を電荷の形で格納するためのメモリセルキャパシタＭ
Ｑと、ワード線ＷＬ上の電圧に応答してメモリセルキャ
パシタＭＱをビット線ＢＬに接続するｎチャネルＭＯＳ
トランジスタで構成されるアクセストランジスタＭＴを
含む。ビット線ＢＬと対をなす補のビット線／ＢＬとワ
ード線ＷＬの交差部にはメモリセルは配置されない。

【０００３】ビット線対ＢＬＰには、さらに、イコライ
ズ指示信号φＥＱの活性化に応答してビット線ＢＬおよ
び／ＢＬを所定のプリチャージ電圧ＶＢＬにプリチャー
ジしかつイコライズするビット線プリチャージ／イコラ
イズ回路Ｐ／Ｅと、センス駆動信号φＳＤＰおよびφＳ
ＤＮの活性化に応答して活性化され、ビット線ＢＬおよ
び／ＢＬの電圧を差動増幅するセンスアンプＳＡと、列
選択信号Ｙに応答してビット線対ＢＬＰを内部データ線
対ＩＯＰに接続する列選択ゲートＣＳＧが設けられる。
列選択ゲートＣＳＧは、ビット線ＢＬおよび／ＢＬそれ
ぞれに対して設けられる転送ゲートを含む。

【０００４】センスアンプＳＡは、通常の交差結合され
たｐチャネルＭＯＳトランジスタと、交差結合されたｎ
チャネルＭＯＳトランジスタを含む。次に動作について
簡単に説明する。

【０００５】スタンバイサイクル時においては、ワード
線ＷＬは、接地電圧レベルにあり、メモリセルＭＣのア
クセストランジスタＭＴは非導通状態にある。また、セ
ンスアンプＳＡも非活性状態にあり、列選択ゲートＣＳ
Ｇも非導通状態にある。一方、イコライズ指示信号φＥ
Ｑは活性状態にあり、ビット線プリチャージ／イコライ
ズ回路Ｐ／Ｅが活性化され、ビット線ＢＬおよび／ＢＬ
が所定の電圧ＶＢＬレベルに保持される。

【０００６】メモリサイクルが始まると、まず、イコラ
イズ指示信号φＥＱが非活性状態となり、ビット線プリ
チャージ／イコライズ回路Ｐ／Ｅによるビット線プリチ
ャージ／イコライズ動作が停止する。ビット線ＢＬおよ
び／ＢＬが、このプリチャージ電圧ＶＢＬレベルでフロ
ーティング状態となる。

【０００７】行選択動作が行なわれ、アドレス信号に従
ってワード線ＷＬが選択状態へ駆動され、その電圧レベ
ルが上昇する。応じて、アクセストランジスタＭＴが導
通し、メモリセルキャパシタＭＱがビット線ＢＬに電気
的に接続され、このビット線ＢＬとメモリセルキャパシ
タＭＱの間で電荷の移動が生じる。メモリセルＭＣがＨ
レベルデータを記憶している場合には、ビット線ＢＬの
電圧レベルが上昇し、一方、メモリセルＭＣがＬレベル
データを格納している場合には、ビット線ＢＬの電圧レ
ベルは低下する。補のビット線／ＢＬは、プリチャージ
電圧ＶＢＬの電圧レベルを保持する。

【０００８】ビット線ＢＬおよび／ＢＬの電圧差が十分
に拡大されると、センス駆動信号φＳＤＰおよびφＳＤ
Ｎが活性状態へ駆動され、センスアンプＳＡが、ビット
線ＢＬおよび／ＢＬの電圧を差動増幅してラッチする。

【０００９】次いで列選択動作が行なわれ、アドレス信
号に従って列選択信号Ｙが選択状態へ駆動され、列選択
ゲートＣＳＧが導通し、ビット線対ＢＬＰが内部データ
線対ＩＯＰに接続される。これによりメモリセルＭＣに
対するデータの読出またはデータの書込が行なわれる。

【００１０】ダイナミック型半導体記憶装置は、メモリ
セルＭＣが１個のキャパシタと１個のトランジスタとで
構成されており、メモリセルの占有面積は小さい。すな
わち、メモリセルは高集積化に適した構造を有してお
り、大記憶容量の半導体記憶装置として、ＤＲＡＭ（ダ
イナミック・ランダム・アクセス・メモリ）などのダイ
ナミック型半導体記憶装置が広く用いられている。

【００１１】半導体記憶装置の高集積化に伴って、素子
のサイズも小さくされる。構成要素であるＭＯＳトラン
ジスタ（絶縁ゲート型電界効果トランジスタ）のゲート
絶縁膜などの耐圧特性を保証するために、電源電圧を低
くすることが必要となる。この素子サイズの縮小時に
は、所定のスケーリング則に沿ってサイズの縮小が行な
われる。しかしながら、ＭＯＳトランジスタは、そのし
きい値電圧を、所定のスケーリング則に沿って電源電圧
の低下に伴って低くすることは一般に困難である。これ
は、ＭＯＳトランジスタのゲート−ソース間電圧Ｖｇｓ
が０Ｖとなっても流れるリーク電流（サブスレッショル
ド電流）が、しきい値電圧の絶対値を小さくした場合大
きくなり、このリーク電流を無視することができなくな
るためである。したがって、しきい値電圧の絶対値は、
所定の値（サブスレッショルドリーク電流が十分小さい
電圧レベル）に設定される。

【００１２】図３１は、センスアンプＳＡの構成を示す
図である。図３１において、センスアンプＳＡは、セン
ス駆動信号線ＳＤＰとビット線ＢＬの間に接続されかつ
そのゲートがビット線／ＢＬに接続されるｐチャネルＭ
ＯＳトランジスタＰＴ１と、センス駆動信号線ＳＤＰと
ビット線／ＢＬの間に接続されかつそのゲートがビット
線ＢＬに接続されるｐチャネルＭＯＳトランジスタＰＴ
２と、センス駆動信号線ＳＤＮとビット線ＢＬとの間に
接続されかつそのゲートがビット線／ＢＬに接続される
ｎチャネルＭＯＳトランジスタＮＴ１と、センス駆動信
号線ＳＤＮとビット線／ＢＬとの間に接続されかつその
ゲートがビット線ＢＬに接続されるｎチャネルＭＯＳト
ランジスタＮＴ２を含む。

【００１３】センス駆動信号線ＳＤＰ上にはセンス駆動
信号φＳＤＰが伝達され、センス駆動信号線ＳＤＮ上に
はセンス駆動信号φＳＤＮが伝達される。センス駆動信
号φＳＤＰの振幅はＶＢＬとＶｃｃの間であり、センス
駆動信号φＳＤＮは、電圧ＶＢＬと接続電圧Ｖｓｓの間
で変化する。ｐチャネルＭＯＳトランジスタＰＴ１およ
びＰＴ２は、センス駆動信号φＳＤＰの活性化時（電源
電圧Ｖｃｃレベル）、ビット線ＢＬおよび／ＢＬの高電
位のビット線を電源電圧Ｖｃｃレベルへ駆動する。ｎチ
ャネルＭＯＳトランジスタＮＴ１およびＮＴ２は、セン
ス駆動信号φＳＴＮの活性化時（接地電圧Ｖｓｓレベ
ル）、ビット線ＢＬおよび／ＢＬの低電位のビット線を
接地電圧Ｖｓｓレベルに駆動する。

【００１４】通常、センス動作時においては、センス駆
動信号φＳＤＮが最初に活性化され、次いでセンス駆動
信号φＳＤＰが活性化される。ビット線ＢＬおよび／Ｂ
Ｌが、中間電圧ＶＢＬ（＝Ｖｃｃ／２）の電圧レベルに
プリチャージされている場合、主にｎチャネルＭＯＳト
ランジスタＮＴ１およびＮＴのゲート−ソース間電圧Ｖ
ｇｓの最大値は、ΔＶ＋Ｖｃｃ／２である。ここで、Δ
Ｖは、ビット線に読出される読出電圧を示す。したがっ
て、電源電圧Ｖｃｃの電圧レベルが低くなった場合、ｎ
チャネルＭＯＳトランジスタＮＴ１およびＮＴ２のゲー
ト−ソース間電圧が低くなり、この駆動力が小さくなり
（ＭＯＳトランジスタの電流駆動力は、ゲート−ソース
間電圧に依存する）、高速でセンス動作を行なうことが
できなくなる。また、ドレイン−ソース間電圧Ｖｄｓも
同様、小さくなり、ドレイン電流が小さくなり、高速充
放電（センス動作）が行なえない。

【００１５】また、ｐチャネルＭＯＳトランジスタＰＴ
１およびＰＴ２においても、このｎチャネルＭＯＳトラ
ンジスタＮＴ１およびＮＴ２のセンス動作により拡大さ
れたビット線電圧を増幅する。しかしながら、電源電圧
Ｖｃｃが低くなった場合、これらのｐチャネルＭＯＳト
ランジスタＰＴ１およびＰＴ２のゲート−ソース間電圧
の最大値Ｖｃｃが低く、高速で、センス動作（リストア
動作）を行なうことができなくなる。

【００１６】特に、現世代の６４ＭビットＤＲＡＭにお
いては、１つのビット線対に１２６ビットのメモリセル
が接続されているが、次世代のＤＲＡＭにおいては、１
つのビット線に接続されるメモリセルの数が２５６とな
り、ビット線容量が増加する。このため、低電源電圧条
件下において、高速で大きなビット線負荷を駆動するこ
とができず、高速アクセスを実現することができなくな
るという問題が生じる。

【００１７】このような、低電源電圧条件下において
も、センス動作を高速で行なうための構成が、種々提案
されている。

【００１８】図３２（Ａ）は、従来のセンス駆動制御回
路の構成を概略的に示す図である。図３２（Ａ）におい
て、ビット線ＢＬおよび／ＢＬは、ビット線分離ゲート
ＢＩＧによりセルビット線ＢＬＣおよび／ＢＬＣと、セ
ンスビット線ＢＬＳおよび／ＢＬＳに分割される。セル
ビット線ＢＬＣおよび／ＢＬＣにメモリセルＭＣが接続
される。一方、センスビット線ＢＬＳおよび／ＢＬＳに
は、センスアンプＳＡが接続される。ビット線分離ゲー
トＢＩＧへは、ビット線分離制御信号／φＢＩがインバ
ータＩＶ１を介して与えられる。

【００１９】センスアンプＳＡは、先の図３１に示す構
成と同様、交差結合されるｐチャネルＭＯＳトランジス
タＰＴ１およびＰＴ２と、交差結合されるｎチャネルＭ
ＯＳトランジスタＮＴ１およびＮＴ２を含む。センスア
ンプＳＡのソースノードＳＰＬにセンス駆動線ＳＡＬａ
が接続され、センスアンプＳＡのソースノードＳＮＬに
センス駆動線ＳＡＬｂが接続される。

【００２０】センス駆動線ＳＡＬａには、昇圧制御信号
φＢＳＰを一方電極に受ける昇圧容量Ｃｓｐと、センス
活性化信号／φＬＰの非活性化時導通し中間電圧Ｖｃｃ
／２を伝達するｎチャネルＭＯＳトランジスタＮＲ３
と、センス活性化信号／φＬＰの活性化時導通し電源電
圧Ｖｃｃを伝達するｐチャネルＭＯＳトランジスタＰＲ
３が結合される。センス駆動線ＳＡＬｂには、一方電極
に昇圧制御信号φＢＳＮを受ける昇圧容量Ｃｓｎと、セ
ンス活性化信号／φＬＮの非活性化時導通し中間電圧Ｖ
ｃｃ／２を伝達するｎチャネルＭＯＳトランジスタＮＲ
４と、インバータＩＶ２を介してセンス活性化信号／φ
ＬＮをゲートに受け、このセンス活性化信号／φＬＮの
活性化時（Ｌレベル）導通し、接地電圧Ｖｓｓを伝達す
るｎチャネルＭＯＳトランジスタＮＲ５が接続される。
次に、この図３２（Ａ）に示すセンス駆動制御回路の動
作を図３２（Ｂ）に示す信号波形図を参照して説明す
る。

【００２１】スタンバイサイクル時においては、分離制
御信号／φＢＩはＬレベルであり、インバータＩＶ１の
出力信号はＨレベルであり、ビット線分離ゲートＢＩＧ
は導通状態にある。したがって、セルビット線ＢＬＣお
よび／ＢＬＣは、それぞれ、センスビット線ＢＬＳおよ
び／ＢＬＳに接続される。また、昇圧制御信号φＢＳＰ
は接地電圧レベルであり、また昇圧制御信号φＢＳＮ
は、電源電圧Ｖｃｃレベルである。センス駆動線ＳＡＬ
ａおよびＳＡＬｂは、ＭＯＳトランジスタＮＲ３および
ＮＲ４により、それぞれ、中間電圧Ｖｃｃ／２の電圧レ
ベルにプリチャージされている。ビット線ＢＬおよび／
ＢＬも、同様図示しないビット線プリチャージ／イコラ
イズ回路（図３０参照）により中間電圧Ｖｃｃ／２の電
圧レベルにプリチャージされている。

【００２２】メモリサイクルが始まると、まず行アドレ
ス信号に従ってワード線ＷＬが選択状態へ駆動される。
このワード線ＷＬの電圧上昇に従って、メモリセルＭＣ
の記憶データがビット線ＢＬＣおよびＢＬＳ上に伝達さ
れる（図３２（Ｂ）においては、Ｈレベルデータが読出
されたときの信号波形を示す）。ビット線／ＢＬＣおよ
び／ＢＬＳは、メモリセルが接続されていないため、中
間電圧Ｖｃｃ／２のレベルを維持する。

【００２３】センスビット線ＢＬＳおよび／ＢＬＳの電
圧差が大きくなると、所定のタイミングで、ビット線分
離制御信号／φＢＩがＨレベルとなり、ビット線分離ゲ
ートＢＩＧが非導通状態となる。これにより、センスビ
ット線ＢＬＳおよび／ＢＬＳが、セルビット線ＢＬＣお
よび／ＢＬＣから分離される。センスビット線ＢＬＳお
よび／ＢＬＳには、メモリセルは接続されていない。し
たがってセンスアンプＳＡが駆動する負荷は十分小さく
される。このビット線分離ゲートＢＩＧの非導通とほぼ
同時に、センス活性化信号／φＬＮおよび／φＬＰがそ
れぞれ、Ｌレベルの活性状態へ駆動される。これによ
り、ＭＯＳトランジスタＮＲ３およびＮＲ４が非導通状
態となり、一方ＭＯＳトランジスタＰＲ３およびＮＲ５
が導通状態となる。センス駆動線ＳＡＬｂには、接地電
圧Ｖｓｓが伝達され、ＭＯＳトランジスタＮＴ１および
ＮＴ２により、センスビット線ＢＬＳおよび／ＢＬＳの
うちの低電位のセンスビット線（／ＢＬＳ）が接地電圧
レベルへ放電される。また、センス駆動線ＳＡＬａに
は、電源電圧Ｖｃｃが伝達され、ＭＯＳトランジスタＰ
Ｔ１およびＰＴ２により、センスビット線ＢＬＳの電圧
レベルが電源電圧Ｖｃｃへ駆動される。このセンスアン
プＳＡのセンス動作時、単に、センスビット線ＢＬＳお
よび／ＢＬＳが駆動されるだけである。したがって、セ
ンスアンプＳＡが駆動する負荷は、このセンスビット線
ＢＬＳおよび／ＢＬＳの寄生容量と、ＭＯＳトランジス
タＮＴ１、ＮＴ２、ＰＴ１およびＰＴ２の接合容量など
の寄生容量のみである。したがって負荷は十分小さく、
電源電圧Ｖｃｃの電圧レベルが低くても、高速でセンス
動作を行なうことができる。

【００２４】このセンスアンプＳＡがセンス動作を完了
すると、所定のタイミングで、分離制御信号／φＢＩが
Ｌレベルへ駆動され、ビット線分離ゲートＢＩＧが導通
し、ビット線ＢＬＣおよびＢＬＳならびに補のビット線
／ＢＬＣおよび／ＢＬＳが結合される。このとき、また
昇圧制御信号φＢＳＰが接地電圧レベルから電源電圧レ
ベルへ駆動され、昇圧制御信号φＢＳＮが、電源電圧レ
ベルから接地電圧レベルへ駆動される。これにより、セ
ンス駆動線ＳＡＬａおよびＳＡＬｂが、過駆動（オーバ
ドライブ）され、センス駆動線ＳＡＬａの電圧レベルは
電源電圧Ｖｃｃよりも高くなり、またセンス駆動線ＳＡ
Ｌｂの電圧レベルは接地電圧Ｖｓｓよりも低くなる。こ
のセンス駆動線ＳＡＬａおよびＳＡＬｂをオーバドライ
ブすることにより、センスビット線ＢＬＳおよび／ＢＬ
Ｓが、セルビット線ＢＬＣおよび／ＢＬＣに接続され、
センスビット線ＢＬＳおよび／ＢＬＳの電圧レベルが変
動する場合においても、高速で、電荷を補充して、セン
スビット線ＢＬＳおよび／ＢＬＳの電圧変動を抑制する
ことができ、正確かつ確実に、メモリセルＭＣへデータ
の再書込（リストア）を行なうことを図る。

【００２５】このリストア動作の完了後、メモリセルに
対するアクセス動作（列選択動作）が行なわれ、データ
の書込／読出が行なわれる。

【００２６】

【発明が解決しようとする課題】この図３２（Ａ）に示
すセンスアンプ分離およびセンス駆動線オーバドライブ
方式の場合、ビット線分離ゲートＢＩＧを非導通状態に
するタイミングとセンス動作を開始するタイミングを正
確に設定する必要がある。センス動作を速く行なうため
に、ビット線分離ゲートＢＩＧを速いタイミングで非導
通状態とすると、センスビット線ＢＬＳおよび／ＢＬＳ
には、十分な電圧差は生じず、正確なセンス動作を行な
うことができない。また、センス動作開始後に、ビット
線分離ゲートＢＩＧを非導通状態に設定した場合には、
センスアンプＳＡの駆動する負荷は大きく、高速でセン
ス動作を行なうことはできない。センス動作開始タイミ
ング（センス活性化信号／φＬＮの活性化）タイミング
を、ビット線分離ゲートＢＩＧの非導通状態移行タイミ
ングと同じように設定するのが最も簡単である。しかし
ながら、この場合においても、これらのビット線分離ゲ
ートＢＩＧおよびセンスアンプＳＡは別々の制御信号に
より駆動されており、タイミングマージンを見込む必要
があり（センスアンプＳＡを低負荷で活性化する必要が
あるため）、タイミング制御が難しく、高速のセンス動
作を実現するのが困難である。

【００２７】また、センス動作後リストア動作を行なう
必要があり、リストアを行なう期間だけ、メモリサイク
ルが長くなり、高速アクセスを実現することができなく
なるという問題が生じる。

【００２８】それゆえ、この発明の目的は、低電源電圧
下においても、高速でセンス動作を容易に行なうことの
できる半導体記憶装置を提供することである。

【００２９】この発明の他の目的は、特別にリストア時
間を設ける必要がなく、メモリサイクルを短縮すること
のできる半導体記憶装置を提供することである。

【００３０】この発明のさらに他の目的は、占有面積を
増加させることなく低電源電圧下でも容易に高速アクセ
スを実現することのできる半導体記憶装置を提供するこ
とである。

【００３１】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、少なくとも１列に整列して配置される複数の
メモリセルと、この１列に整列して配置されるメモリセ
ルが接続するビット線対と、このビット線対に結合さ
れ、センス駆動線上の電圧に従ってビット線対の電圧を
差動増幅するためのセンスアンプと、センス駆動線に結
合され、センス動作指示信号の活性化に応答してセンス
駆動線を結合容量素子の容量結合動作により所定電圧を
超えて所定期間オーバドライブした後、この所定電圧に
センス駆動線を保持するためのセンス駆動制御回路を含
む。ビット線対とセンスアンプとは少なくともセンス動
作指示信号が活性状態の間継続して接続される。

【００３２】請求項２に係る半導体記憶装置は、請求項
１のメモリセルの各々はメモリ容量を含み、結合容量素
子が、このメモリ容量と同一構造を有する容量を有し、
センス駆動制御回路がさらに、センス動作指示信号の活
性化に応答して、この結合容量素子を駆動してセンス駆
動線へ所定期間電荷を供給するセンス駆動回路を含む。

【００３３】請求項３に係る半導体記憶装置は、請求項
２のセンス駆動制御回路が、さらに、所定期間の経過後
センス駆動線を所定電圧を供給する電圧供給源に結合す
るゲート素子を含む。

【００３４】請求項４に係る半導体記憶装置は、請求項
２または３のセンス駆動回路が、センス駆動線と結合容
量素子との間に接続され、所定期間センス駆動線と結合
容量素子とを接続しかつ所定期間経過後センス駆動線と
結合容量素子とを切離すための分離ゲートと、センス動
作指示信号の活性化に応答して、この結合容量素子を駆
動して電荷を分離ゲートへ伝達するためのドライバとを
含む。

【００３５】請求項５に係る半導体記憶装置は、請求項
２のセンス駆動回路が、センス動作指示信号の活性化に
応答して、結合容量素子を駆動してセンス駆動線へ電荷
を供給するためのドライバと、このドライバに結合さ
れ、センス動作指示信号の活性化に応答してこのドライ
バを所定期間経過後非活性化して結合容量素子の駆動を
停止させるためのゲート素子とを含む。

【００３６】請求項６に係る半導体記憶装置は、請求項
２または３のセンス駆動制御回路が、センス動作指示信
号の活性化に応答して、所定期間活性化されて前記結合
容量素子を駆動して電荷をセンス駆動線へ供給するため
のドライバを含む。

【００３７】請求項７に係る半導体記憶装置は、請求項
１のセンス駆動線が、メモリセルの記憶データのＨレベ
ルデータに対応する電圧とＬレベルデータに対応する電
圧をそれぞれ伝達する第１および第２の駆動電圧伝達線
を含み、センス駆動制御回路が、第１および第２の駆動
電圧伝達線それぞれに対して設けられる。

【００３８】請求項８に係る半導体記憶装置は、請求項
１のセンス駆動線が、メモリセルの記憶するＨレベルデ
ータに対応する電圧を伝達する第１の駆動電圧伝達線
と、メモリセルの記憶するＬレベルデータに対応する電
圧を伝達する第２の駆動電圧伝達線とを含み、センス駆
動制御回路が、第１および第２の駆動電圧伝達線の一方
に設けられる。

【００３９】請求項９に係る半導体記憶装置は、請求項
２の装置において、センス駆動回路から結合容量素子へ
与えられる駆動信号の振幅は、メモリセルの記憶データ
のＨレベルおよびＬレベル各々に対応する電圧の差の
１．０倍以上１．５倍以下である。

【００４０】請求項１０に係る半導体記憶装置は、請求
項２の装置において、複数のメモリセルが、複数行・複
数列のマトリックス状に配列され、センスアンプは、各
列に対応して配置され、センス駆動制御回路がセンスア
ンプそれぞれに共通に設けられかつさらにセンス駆動制
御回路が、各列に対応して配置されるセンスアンプに共
通に設けられる。

【００４１】請求項１１に係る半導体記憶装置は、請求
項１の装置において、複数のメモリセルが、複数行・複
数列のマトリックス状に配列される。このマトリックス
は、各々が複数行のメモリセルを含む複数のアレイブロ
ックに分割される。複数のアレイブロックは、各々が所
定数のアレイブロックを含む１以上のグローバルブロッ
クに分割される。各メモリセルは容量を含む。またセン
スアンプは各アレイブロックにおいて各列に対応して配
置される。センス駆動線は各アレイブロックに対応して
設けられ、各々に対応のアレイブロックのセンスアンプ
が共通に接続する複数のサブセンス駆動線を含む。セン
ス駆動制御回路は、グローバルブロックに対応して設け
られ、かつメモリ容量と同一構造を有する結合容量素子
と、結合容量素子に対応して設けられ、センス動作指示
信号の活性化に応答して対応の結合容量素子を駆動する
ドライバと、アレイブロックそれぞれに対応して設けら
れ、センス動作指示信号とアレイブロック指示信号とに
応答して導通して、対応の結合容量素子からの電荷を対
応のサブセンス駆動線へ伝達する複数のゲートを含む。

【００４２】請求項１２に係る半導体記憶装置は、請求
項３のゲート素子は、センス駆動線上の電圧の最大絶対
値とＰＮ接合コンタクトポテンシャルの差以上の絶対値
の電圧をバックゲートに受ける絶縁ゲート型電界効果ト
ランジスタを備える。

【００４３】請求項１３に係る半導体記憶装置は、請求
項４の分離ゲートは、センス駆動線上の電圧の最大絶対
値とＰＮ接合コンタクトポテンシャルの差以上の絶対値
の電圧をバックゲートに受ける絶縁ゲート型電界効果ト
ランジスタを備える。

【００４４】請求項１４記載の半導体記憶装置は、請求
項２のメモリ容量が、半導体基板領域表面に形成される
不純物領域に接続する第１電極層と、この第１電極層上
に絶縁膜を介して形成される第２電極層とを備える。結
合容量素子は、不純物領域と同一不純物濃度を有する第
２の不純物領域に接続する第１電極層と同一層の第３電
極層と、この第３電極層上に第２の絶縁膜を介して第２
電極層と同一層に形成される第４導電層を備える。

【００４５】請求項１５に係る半導体記憶装置は、請求
項２の装置において、メモリセルが、ゲート電極と、ビ
ット線対の一方のビット線に接続する第１の導通ノード
と、第２の導通ノードとを有する絶縁ゲート型電界効果
トランジスタと、この第２の導通ノードに接続するスト
レージノード電極層と、このストレージノード電極層と
絶縁膜を介して対向するように形成されるセルプレート
電極層とを有するセルキャパシタとを備える。結合容量
素子は、このゲート電極層と同一層に形成される第１導
電層と、ストレージノード電極層と同一層に形成されか
つ第１導電層に接続する第２導電層と、第２導電層に対
向してセルプレート電極層と同一層に形成される第３導
電層を備える。

【００４６】請求項１６に係る半導体記憶装置は、請求
項２の装置において、メモリセルが、ビット線対の一方
のビット線に接続する第１の導通ノードと、第２の導通
ノードとを有するアクセストランジスタと、第２の導通
ノードに接続するストレージノード電極層と、このスト
レージノード電極層に絶縁膜を介して対向して配置され
かつストレージノード電極層上層に形成されるセルプレ
ート電極層とを有するセルキャパシタとを含む。結合容
量素子は、このビット線と同一層に形成される第１導電
層と、第１導電層に接続されかつストレージノード電極
層と同一層に形成される第２導電層と、セルプレート電
極層と同一層に第２導電層と対向して形成される第３導
電層を有する。

【００４７】請求項１７に係る半導体記憶装置は、請求
項１の装置が、さらに、スタンバイサイクル時、メモリ
セルの記憶データのＨレベルデータおよびＬレベルデー
タそれぞれに対応する第１および第２の電圧ならびに第
１および第２の電圧の和の１／２のレベルの電圧のいず
れかにセンス駆動線を保持するための回路をさらに備え
る。ビット線対の各ビット線は、スタンバイサイクル
時、センス駆動線と同一電圧レベルに保持される。

【００４８】ビット線とセンスアンプとを接続した状態
でセンスアンプを活性化しているため、リストア動作が
センス動作と同時に行なわれ、リストアサイクルを特に
設ける必要がなく、メモリサイクルを短縮することがで
きる。

【００４９】また、センス駆動線を、センス動作時過駆
動（オーバドライブ）することにより、センス動作時の
センスアンプ電流の消耗を抑制して安定にセンス動作を
行なうことができる。また、センスアンプトランジスタ
は、大きな駆動力を持ってビット線をドライブすること
ができ、高速のセンス動作が実現される。これにより、
低電源電圧下でも速いタイミングでビット線電圧を確定
することができ、列選択タイミングを速くでき、高速ア
クセスが実現される。

【００５０】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置の全体の構成を
概略的に示す図である。図１において、半導体記憶装置
は、行列状に配列される複数のメモリセルＭＣを有する
メモリアレイ１を含む。メモリアレイ１においては、メ
モリセルＭＣの各列に対応してビット線対ＢＬＰ０〜Ｂ
ＬＰｎが配設され、メモリセルＭＣの各行に対応してワ
ード線ＷＬ…が配設される。図１においては、１本のワ
ード線ＷＬを代表的に示す。

【００５１】この半導体記憶装置は、さらに、ビット線
対ＢＬＰ０−ＢＬＰｎそれぞれに対応して設けられるセ
ンスアンプＳＡを含むセンスアンプ群２と、活性化時メ
モリアレイ１のアドレス指定された行に対応するワード
線を選択状態へ駆動するための行選択回路３と、活性化
時、センスアンプ群２のセンスアンプＳＡに共通に設け
られるセンス駆動線ＳＡＬを駆動するセンス駆動制御回
路４と、活性化時、アドレス指定された列に対応するビ
ット線対（またはセンスアンプ）を選択して図示しない
内部データバスへ接続するための列選択回路５と、外部
からの制御信号ＥＸＴに従って行選択回路３、センス駆
動制御回路４、および列選択回路５を選択的に活性化す
る主制御回路６を含む。

【００５２】主制御回路６は、外部制御信号ＥＸＴに従
って行選択動作が指示されたときには、行選択動作指示
信号φＲＣを活性化して行選択回路３へ与える。列選択
動作（またはデータ書込／読出）が指定されたときに
は、この主制御回路６は、列選択動作指示信号φＣＣを
活性化して列選択回路５へ与える。行選択動作が指定さ
れたときには、所定のタイミングで、主制御回路６は、
センス動作指示（活性化）信号φＳＡを活性化してセン
ス駆動制御回路４へ与える。

【００５３】センス駆動制御回路４は、結合容量素子を
含んでおり、このセンス動作指示信号φＳＡの活性化に
従って、センス動作初期時においては、結合容量素子を
介してセンス駆動線ＳＡＬを、所定電圧レベルを超えて
オーバードライブし、センス動作開始時におけるセンス
電源電圧の消耗を防止し、高速でセンス動作を行なわせ
る。所定期間経過後においては、このセンス駆動線ＳＡ
Ｌは所定の電圧レベルに保持される。これにより、電流
消費を低減し、かつビット線電圧を安定化させる。

【００５４】センスアンプ群２のセンスアンプＳＡは、
センス駆動線ＳＡＬ上の電圧に従って対応のビット線対
ＢＬＰ０−ＢＬＰｎ上の電圧を差動増幅する。ビット線
対ＢＬＰ０−ＢＬＰｎは、それぞれ対応のセンスアンプ
ＳＡに直結されており、センスアンプＳＡのセンス動作
時、このセンスアンプに従ってビット線対ＢＬＰ０−Ｂ
ＬＰｎも駆動される。したがって、リストアサイクルを
特別に別に設ける必要がなく、サイクル時間を短縮する
ことができる。

【００５５】図２は、図１に示すセンス駆動制御回路４
およびセンスアンプ群２の構成を示す図である。図２に
おいては、１つのセンスアンプＳＡを代表的に示す。

【００５６】ビット線対ＢＬＰは、ビット線ＢＬおよび
／ＢＬを含む。このビット線対ＢＬＰには、従来と同
様、ビット線イコライズ指示信号φＥＱの活性化に応答
してビット線ＢＬおよび／ＢＬを所定電圧ＶＢＬにプリ
チャージしかつイコライズするためのビット線プリチャ
ージ／イコライズ回路Ｐ／Ｅが設けられる。また、ビッ
ト線ＢＬとワード線ＷＬの交差部に対応してメモリセル
ＭＣが配置される。メモリセルＭＣは、図３２に示すメ
モリセルと同一の構成を有し、１つのメモリキャパシタ
と１つのアクセストランジスタとで構成される。

【００５７】センスアンプＳＡに対するセンス駆動線Ｓ
ＡＬは、１対のセンス駆動線ＳＡＬａおよびＳＡＬｂを
含む。センスアンプＳＡは、図３２に示す従来のセンス
アンプＳＡと同様に、交差結合されたｐチャネルＭＯＳ
トランジスタＰＴ１およびＰＴ２と、交差結合されたｎ
チャネルＭＯＳトランジスタＮＴ１およびＮＴ２を含
む。本実施の形態においては、センス駆動線ＳＡＬｂ
が、接地電圧を超えて負電圧レベルにオーバードライブ
されるため、センスアンプＳＡのｎチャネルＭＯＳトラ
ンジスタＮＴ１およびＮＴ２のバックゲートへは、負電
圧ＶＢＢが与えられる。これにより、オーバードライブ
時ＭＯＳトランジスタＮＴ１およびＮＴ２の基板領域
（バックゲート）とソースとが導通するのを防止する。

【００５８】センス駆動線ＳＡＬａおよびＳＡＬｂに対
し、スタンバイサイクル時、このセンス駆動線ＳＡＬａ
およびＳＡＬｂを、中間電圧ＶＢＬ（＝ＶＣＣ／２）に
プリチャージしかつイコライズするためのセンスプリチ
ャージ／イコライズ回路１２が設けられる。このセンス
プリチャージ／イコライズ回路１２は、イコライズ指示
信号φＰＥの活性化に応答して導通し、センス駆動線Ｓ
ＡＬａおよびＳＡＬｂを電気的に短絡するためのｎチャ
ネルＭＯＳトランジスタＮＴ３と、プリチャージ指示信
号φＰＰの活性化に応答して導通し、センス駆動線ＳＡ
ＬａおよびＳＡＬｂに中間電圧ＶＢＬ（＝ＶＣＣ／２）
を伝達するｎチャネルＭＯＳトランジスタＮＴ４および
ＮＴ５を含む。これらのＭＯＳトランジスタＮＴ３、Ｎ
Ｔ４およびＮＴ５のバックゲートへは、バイアス電圧Ｖ
ＢＢが与えられる。このセンスプリチャージ／イコライ
ズ回路１２の構成は、ビット線プリチャージ／イコライ
ズ回路Ｐ／Ｅの構成と同じである（与えられる制御信号
が異なる）。

【００５９】センス駆動制御回路４は、センスドライブ
制御信号φＳ１に従ってノードＮＤ１を駆動するドライ
バ１４と、ノードＮＤ１とノードＮＤ２の間に設けら
れ、このドライバ１４の出力信号を容量結合によりノー
ドＮＤ２に伝達する結合容量素子Ｃ１と、センスドライ
ブ制御信号／φＳ２に従ってノードＮＤ２とセンス駆動
線ＳＡＬｂとを電気的に接続するｎチャネルＭＯＳトラ
ンジスタＱＮ３と、センス駆動制御信号φＳ３に従って
センス駆動線ＳＡＬｂに接地電圧を伝達するｎチャネル
ＭＯＳトランジスタＱＮ２を含む。ＭＯＳトランジスタ
ＱＮ２およびＱＮ３のバックゲートへは、バイアス電圧
ＶＢＢが与えられる。このセンス駆動線ＳＡＬａに対し
ては、センス制御信号／φＳＰに従って電源電圧ＶＣＣ
をセンス駆動線ＳＡＬａに伝達するｐチャネルＭＯＳト
ランジスタＱＰ２が設けられる。

【００６０】ビット線ＢＬおよび／ＢＬには、寄生容量
ＣｂａおよびＣｂｂが存在する。センスアンプＳＡは、
ビット線ＢＬおよび／ＢＬに常時接続されており、活性
化時これらの寄生容量ＣｂａおよびＣｂｂを駆動する。
次に、この図２に示す回路の動作を、図３に示す信号波
形図を参照して説明する。

【００６１】スタンバイ状態時においては、プリチャー
ジ指示信号φＰＰは、電源電圧ＶＣＣレベルにあり、ま
たイコライズ指示信号φＰＥおよびφＥＱも電源電圧Ｖ
ＣＣレベルにある。したがって、ビット線ＢＬおよび／
ＢＬならびにセンス駆動線ＳＡＬａおよびＳＡＬｂは、
それぞれ、プリチャージ／イコライズ回路Ｐ／Ｅおよび
１２により、中間電圧ＶＢＬレベルに保持される。

【００６２】メモリサイクルが始まると（メモリセル行
選択動作開始指示が与えられると）、プリチャージ指示
信号φＰＰならびにイコライズ指示信号φＰＥおよびφ
ＥＱが、負電圧−ＶＣＣ／２の電圧レベルに低下する。
また、ビット線イコライズ指示信号Ｐ／Ｅが非活性化さ
れ、ビット線ＢＬおよび／ＢＬは、中間電圧ＶＢＬレベ
ルでフローティング状態となる。また、プリチャージ／
イコライズ回路１２も非活性化され、ＭＯＳトランジス
タＮＴ３−ＮＴ５が非導通状態となり、センス駆動線Ｓ
ＡＬａおよびＳＡＬｂも、中間電圧ＶＢＬレベルでフロ
ーティング状態となる（時刻ｔ１）。

【００６３】次いで、図１に示す行選択回路３の行選択
動作により、アドレス指定された行に対応するワード線
ＷＬの電圧レベルが、時刻ｔ２において、上昇する。通
常、この選択ワード線ＷＬの電圧レベルは、電源電圧Ｖ
ＣＣよりも高い高電圧レベルに駆動される（これは、メ
モリセルＭＣのアクセストランジスタのしきい値電圧損
失をなくし、かつ高速でメモリキャパシタとビット線Ｂ
Ｌの間で電荷転送を行なうためである）。

【００６４】時刻ｔ２においてワード線ＷＬの電圧レベ
ルが上昇すると、メモリセルＭＣに格納されていたデー
タが、ビット線ＢＬ上に読出される。図３においては、
メモリセルＭＣにおいては、Ｌレベルデータ（接地電圧
レベル）が記憶されている場合の信号波形を示す。この
Ｌレベルデータが保持されている場合には、ビット線Ｂ
Ｌの電圧レベルが、プリチャージ電圧ＶＢＬから低下す
る。一方、ビット線／ＢＬは、メモリセルＭＣは接続さ
れていないため、プリチャージ電圧ＶＢＬ（＝ＶＣＣ／
２）の電圧レベルを保持する。

【００６５】このビット線ＢＬの電圧が、所定値以上変
化すると、時刻ｔ３において、センス駆動制御信号φＳ
１が、接地電圧ＧＮＤレベルから、電源電圧ＶＣＣレベ
ルに上昇する。応じて、ドライバ１４により、ノードＮ
Ｄ１が、電源電圧ＶＣＣレベルから接地電圧ＧＮＤレベ
ルに低下する。このノードＮＤ１の電圧変化が、結合容
量素子Ｃ１を介してノードＮＤ２に伝達され、ノードＮ
Ｄ２の電圧が、それまでのプリチャージ電圧ＶＢＬ（＝
ＶＣＣ／２）のレベルから−ＶＣＣ／２の負電圧レベル
に変化する（最大変化時）。ここで、制御信号／φＳ２
は、電源電圧ＶＣＣレベルに保持されており、また制御
信号φＳ３は、負電圧−ＶＣＣ／２の電圧レベルに保持
されている。ノードＮＤ２に結合容量素子Ｃ１を介して
伝達された電荷が、ＭＯＳトランジスタＱＮ３を介して
センス駆動線ＳＡＬｂに伝達され、センス駆動線ＳＡＬ
ｂの電圧レベルが、プリチャージ電圧ＶＢＬ（＝ＶＣＣ
／２）から負電圧−ＶＣＣ／２の電圧レベルに低下す
る。このセンス駆動線ＳＡＬｂの電圧レベルが低下する
と、センスアンプＳＡにおいて、交差結合されたＭＯＳ
トランジスタＮＴ１およびＮＴ２で構成されるＮセンス
アンプが活性化され、ビット線ＢＬおよび／ＢＬの電圧
の差動増幅を行なう。

【００６６】センス駆動線ＳＡＬｂの電圧レベルは、ほ
ぼ−ＶＣＣ／２の電圧レベルであり、ＭＯＳトランジス
タＮＴ１およびＮＴ２のゲート−ソース間電圧およびド
レイン−ソース間電圧は、電源電圧ＶＣＣの電圧レベル
にほぼ等しく、これらのＭＯＳトランジスタは、大きな
駆動力をもって、センス動作を行なう。ビット線ＢＬの
電圧レベルは、ビット線／ＢＬの電圧レベルよりも低い
ため、ビット線ＢＬが、ＭＯＳトランジスタＮＴ１を介
して放電されてその電圧レベルが低下する。この放電動
作時において、ＭＯＳトランジスタＮＴ１のゲート−ソ
ース間電圧は、ほぼ電源電圧ＶＣＣに等しく、このＭＯ
ＳトランジスタＮＴ１による放電動作は高速で行なわれ
る。このビット線ＢＬの電圧は、同時に充放電されるビ
ット線の合計容量値ΣＣｂと結合容量素子Ｃ１の容量値
の比に応じて低下する。

【００６７】時刻ｔ４において、センス制御信号／φＳ
Ｐが活性化され、センス駆動トランジスタＱＰ２が導通
し、センス駆動線ＳＡＬａの電圧レベルが電源電圧ＶＣ
Ｃレベルに上昇し、ｐチャネルＭＯＳトランジスタＰＴ
１およびＰＴ２によるビット線プルアップ動作が行なわ
れる。このＭＯＳトランジスタＰＴ１およびＰＴ２によ
り、ビット線／ＢＬの電圧レベルが、中間電圧ＶＣＣ／
２からＨレベルデータに対応する電源電圧ＶＣＣレベル
に上昇する。

【００６８】ビット線合計容量値ΣＣｂよりも結合容量
素子Ｃ１の容量値が十分大きい場合には、このセンス駆
動線ＳＡＬｂは、ほぼ負電圧−ＶＣＣ／２に保持される
ため、ビット線ＢＬの電圧レベルは、負電圧−ＶＣＣ／
２の電圧レベルに向かって低下する。しかしながら、ビ
ット線ＢＬの電圧レベルが接地電圧ＧＮＤ以下の負電圧
レベルになると、このビット線ＢＬの電圧が、メモリセ
ルＭＣに含まれる容量素子に伝達され、このメモリセル
キャパシタの電極間に印加される電圧はＶＣＣ／２より
も大きくなり、キャパシタ絶縁膜に印加される電界が大
きくなり、絶縁特性を劣化させる可能性がある。したが
って、このビット線ＢＬの電圧を、接地電圧以下に低下
するのを防止するために、時刻ｔ５において、センス制
御信号／φＳ２を、負電圧ＶＣＣ／２の電圧レベルに設
定して、ＭＯＳトランジスタＱＮ３を非導通状態に設定
し、ノードＮＤ２とセンス駆動線ＳＡＬｂとを分離す
る。これにより、結合容量素子Ｃ１からの電荷供給を停
止させる。この状態においては、センス駆動線ＳＡＬｂ
は、放電ビット線からの電荷により、その電圧レベルが
緩やかに上昇する。このセンス駆動線ＳＡＬｂの電圧レ
ベルが不安定になるのを防止するために、時刻ｔ６にお
いてセンス制御信号φＳ３を、負電圧−ＶＣＣ／２から
電源電圧ＶＣＣレベルに立上げて、ＭＯＳトランジスタ
ＱＮ２を導通させる。これにより、センス駆動線ＳＡＬ
ｂは、接地電圧レベルに保持され、ビット線ＢＬの電圧
レベルは、接地電圧レベルに保持される。これにより、
時刻ｔ５においてフローティング状態となったセンス駆
動線ＳＡＬｂが、時刻ｔ６において接地電圧ＧＮＤに固
定され、メモリセルＭＣに格納されるＬレベルデータの
電圧レベルは、安定した接地電圧レベルとなる。

【００６９】センスアンプＳＡにおいてＮセンスアンプ
（ＭＯＳトランジスタＮＴ１およびＮＴ２）の活性化を
時刻ｔ３において行ない、ビット線ＢＬおよび／ＢＬに
電圧差が生じると、時刻ｔ４においてＰセンスアンプ
（ＭＯＳトランジスタＰＴ１およびＰＴ２）を活性化す
る。これにより、ビット線ＢＬおよび／ＢＬの差動増幅
動作において、センスアンプＳＡ内でビット線の電圧変
化の正帰還が行なわれ、センスアンプＳＡが高速に動作
する。センスアンプＳＡは、ビット線ＢＬおよび／ＢＬ
と直結されている。したがって、センスアンプＳＡのセ
ンス動作完了時において、メモリセルＭＣには、この記
憶データの再書込（リストア動作）が行なわれている。
したがって、特にリストア時間を、別に設ける必要はな
い。

【００７０】時刻ｔ６において、図１に示す列選択回路
５により、列選択動作が行なわれ、メモリセルＭＣへの
データの書込または読出が行なわれる。

【００７１】メモリサイクルが完了すると、選択状態に
あったワード線ＷＬが、時刻ｔ７において非選択状態へ
駆動される。次いで、各制御信号が、スタンバイ状態に
それぞれ所定のシーケンスで復帰する。なお、センス制
御信号φＳ１の非活性化は、このメモリサイクル完了時
に行なわれてもよく、また、制御信号／φＳ２が活性化
され、ノードＮＤ２とセンス駆動線ＳＡＬｂが切り離さ
れた後に行なわれてもよい。すなわち、このセンス制御
信号φＳ１は、時刻ｔ５以降の適当なタイミングで非活
性化されてもよい。

【００７２】なお、ビット線イコライズ指示信号φＥＱ
も、非活性化時、負電圧ＶＣＣ／２の電圧レベルに駆動
されている。これは、ビット線ＢＬおよび／ＢＬの低電
位のビット線が、負電圧に駆動される場合がある可能性
を考慮して行なわれている。しかしながら、このビット
線イコライズ指示信号φＥＱは、電源電圧ＶＣＣと接地
電圧ＧＮＤの間で変化するように構成されてもよい。

【００７３】ＭＯＳトランジスタＱＮ２、ＱＮ３、ＮＴ
３−ＮＴ５のバックゲートには、負のバイアス電圧ＶＢ
Ｂが印加される。これは、センス駆動線ＳＡＬｂが負電
圧レベルに駆動されたとき、これらのＭＯＳトランジス
タＱＮ２、ＱＮ３、ＮＴ３およびＮＴ５のバックゲート
とセンス駆動線ＳＡＬｂの間で不要な電流が流れるのを
防止するためである。この電流が流れない条件は、次式
で示される。

【００７４】｜ＶＢＢ｜＞｜ＶＮ２｜−ＶＢ ＶＮ２は、ノードＮＤ２の電圧、ＶＢは、各ＭＯＳトラ
ンジスタのＰＮ接合（不純物領域−バックゲート間）の
コンタクトポテンシャル（約０．７Ｖ）を示す。

【００７５】ＭＯＳトランジスタＮＴ４は、特にそのバ
ックゲートに負のバイアス電圧ＶＢＢを印加する必要は
ない。しかしながら、ＭＯＳトランジスタＮＴ４および
ＮＴ５のしきい値電圧を等しくし、これらのＭＯＳトラ
ンジスタＮＴ４およびＮＴ５の電気的特性を等しくする
ために、ＭＯＳトランジスタＮＴ４のバックゲートへ
は、負のバイアス電圧ＶＢＢが印加される。

【００７６】センスアンプＳＡにおいて、ＭＯＳトラン
ジスタＮＴ１およびＮＴ２のバックゲートへバイアス電
圧ＶＢＢを印加するのは、以下の理由による。ＭＯＳト
ランジスタＮＴ１およびＮＴ２のバックゲートは、図２
において破線で示すように、ソース（センス駆動線ＳＡ
Ｌｂ）に接続してもよい。しかしながら、この場合、セ
ンス駆動線ＳＡＬｂにこれらのセンスアンプＳＡに含ま
れるＭＯＳトランジスタＮＴ１およびＮＴ２のバックゲ
ートの寄生容量が接続され、センス駆動線ＳＡＬｂの寄
生容量が大きくなり、電圧変化速度が低下する。また、
センス駆動線ＳＡＬｂの電圧が負電圧レベルとなったと
き、これらのＭＯＳトランジスタＮＴ１およびＮＴ２の
それぞれのバックゲート−ソース間電圧の絶対値が小さ
くなり、応じてＭＯＳトランジスタＮＴ１およびＮＴ２
のしきい値電圧が小さくなり、応じてセンスアンプの動
作速度が速くなるというバックゲートバイアス変調効果
がなくなる。したがって、センスアンプＳＡにおいて、
ＭＯＳトランジスタＮＴ１およびＮＴ２は、バックゲー
トとソースを同電圧とせず、バックゲートにはバックゲ
ートバイアス電圧ＶＢＢが印加される。

【００７７】センス駆動線ＳＡＬｂの電圧レベルが、−
ＶＣＣ／２の電圧レベルまで駆動されるのは、同時に動
作するビット線の合計容量ΣＣｂよりも結合容量素子Ｃ
１の容量値を十分大きく設定することにより実現され
る。これは、たとえばＣ１＝１０・ΣＣｂの条件により
実現される。

【００７８】図４は、図２に示すセンス駆動制御信号を
発生する部分の構成を概略的に示す図である。このセン
ス制御信号を発生する回路は、図２に示すセンス駆動制
御回路４に含まれる。図４において、センス駆動信号発
生部は、センス活性化信号（センス動作指示信号）φＳ
Ａに応答してセンス制御信号／φＳＰを発生するＳＰ制
御回路４０ａと、センス活性化信号φＳＡに応答してセ
ンス制御信号φＳ１を発生するＳ１制御回路４０ｂと、
Ｓ１制御回路４０ｂの出力信号φＳ１とセンス活性化信
号φＳＡとに従ってセンス制御信号／φＳ２を発生する
Ｓ２制御回路４０ｃと、Ｓ２制御回路４０ｃの出力信号
／φＳ２とセンス活性化信号φＳＡとに従ってセンス制
御信号φＳ３を発生するＳ３制御回路４０ｄを含む。

【００７９】センス活性化信号φＳＡは、接地電圧（０
Ｖ）と電源電圧ＶＣＣの間で変化する。センス制御信号
／φＳＰは、電源電圧ＶＣＣと中間電圧ＶＣＣ／２の間
で変化する。センス制御信号φＳ１は、接地電圧（０
Ｖ）と電源電圧ＶＣＣの間で変化する。センス制御信号
／φＳ２およびφＳ３は、電源電圧ＶＣＣと負電圧−Ｖ
ＣＣ／２の間で変化する。したがって、これらのＳＰ制
御回路４０ａ、Ｓ２制御回路４０ｃおよびＳ３制御回路
４０ｄは、それぞれレベル変換機能を有する。

【００８０】Ｓ２制御回路４０ｃは、センス制御信号φ
Ｓ１の活性化に応答して所定時間経過後に、センス制御
信号／φＳ２を負電圧−ＶＣＣ／２の電圧レベルへ駆動
する。Ｓ３制御回路４０ｄは、このセンス制御信号／φ
Ｓ２の負電圧レベル移行に応答して、そのセンス制御信
号φＳ３を負電圧レベルへ駆動する。Ｓ２制御回路４０
ｃおよびＳ３制御回路４０ｄは、センス活性化信号φＳ
Ａが非活性状態へ駆動されると、その出力信号／φＳ２
およびφＳ３を所定のスタンバイ状態（ＶＣＣおよび−
ＶＣＣ／２）へ駆動する。

【００８１】次に、この図４に示すセンス駆動信号発生
部の動作を図５に示す信号波形図を参照して説明する。
図５においては、図２に示す外部制御信号ＥＸＴ、およ
び行選択制御信号φＲＣを併せて示す。

【００８２】外部制御信号ＥＸＴが行選択動作開始を指
示すると、図１に示す主制御回路６からの行選択動作指
示信号φＲＣが活性状態（図５においてＨレベル）へ駆
動される。この行選択動作指示信号φＲＣの活性化に応
答して行選択回路が動作し、選択ワード線の電圧レベル
が上昇する。この行選択動作指示信号φＲＣが活性化さ
れると、所定のタイミングでセンス活性化信号φＳＡが
活性化され、応じて、センス制御信号／φＳＰ、φＳ
１、／φＳ２、φＳ３が、それぞれ所定のタイミング
（図３参照）で変化する。このセンス活性化信号φＳＡ
の活性化に応答して所定期間、センス駆動線をオーバー
ドライブするオーバードライブ期間が設けられ、このオ
ーバードライブ期間経過後、センス駆動線の電圧が固定
される。この状態は、行選択完了が外部信号ＥＸＴによ
り指示されるまで保持される。

【００８３】行選択完了が外部信号ＥＸＴにより指示さ
れると、行選択動作指示信号φＲＣが非活性化され、応
じて選択ワード線ＷＬの電圧レベルが低下し、非選択状
態へ駆動される。次いで、センス活性化信号φＳＡが非
活性化され、センス制御信号／φＳＰ、φＳ１、／φＳ
２、φＳ３がそれぞれ所定の状態（スタンバイ状態）へ
駆動される。これにより、半導体記憶装置は、スタンバ
イサイクルに入る。

【００８４】なお、図２においては、センス駆動制御回
路４において、ドライバ１４は、ＣＭＯＳインバータで
構成されており、センス制御信号φＳ１は、Ｌレベルか
らＨレベルへ駆動されている。しかしながら、このセン
ス制御信号φＳ１は、ドライバ１４がたとえばＮＡＮＤ
ゲート、またはＮＯＲゲート等の論理ゲートで構成され
る場合、ドライバ１４の構成に応じてその論理レベルは
適当に調整される。

【００８５】なお、ビット線イコライズ指示信号φＥＱ
を発生する部分の構成は示していない。このビット線イ
コライズ指示信号φＥＱは、行選択動作指示信号φＲＣ
に従って変化する。

【００８６】以上のように、この発明の実施の形態１に
従えば、センスアンプとビット線対とを接続した状態で
センス動作を行ないかつセンス開始時センス駆動線をオ
ーバードライブしており、低電源電圧下でも高速でセン
ス動作を行なうことができるとともに、リストア時間を
特別に設ける必要がなく、メモリサイクルを短縮するこ
とができる。

【００８７】［実施の形態２］センス駆動線ＳＡＬｂを
十分にオーバードライブするためには、結合容量素子Ｃ
１の容量値を十分大きく（たとえば、Ｃ１＝１０・ΣＣ
ｂ）設定する必要がある。この結合容量素子Ｃ１を、通
常用いられる方法、すなわちＭＯＳトランジスタのゲー
ト容量で実現した場合を考える。ＤＲＡＭの記憶容量を
６４Ｍビットと想定すると、リフレッシュサイクル数
（４Ｋサイクル）の規定から、同時に活性化される（セ
ンス動作される）ビット線対の数は１６Ｋとなる。ビッ
ト線１本当りの寄生容量Ｃｂ（Ｃｂａ，Ｃｂｂ）は、約
０．２ｐＦであるため、合計容量ΣＣｂは、０．２ｐＦ
・１６Ｋ＝３．２ｎＦとなる。この合計容量の１０倍の
容量値を有する容量をＭＯＳトランジスタのゲートと同
一構造を有する容量で形成することを考えると、この容
量の占有面積は、以下のようになる。

【００８８】すなわち、一般的な６４ＭビットＤＲＡＭ
のゲート絶縁膜の厚さは、約１００Åである。ゲート絶
縁膜の誘電率εが約３．６・１０^-10 であり、結合容量
素子Ｃ１の占有面積は、約９．０ｍｍ² となる。６４Ｍ
ビットＤＲＡＭのチップ面積は約１００ｍｍ² であり、
結合容量素子Ｃ１のチップ面積占有率は、約９％に達す
る。

【００８９】一方、以下に詳細に説明するメモリセル容
量と同一構造を有する容量を用いた場合、この結合容量
素子の占有面積は、以下のようになる。すなわち、６４
ＭビットＤＲＡＭの単位セルの面積は、約１μｍ² であ
り、メモリセルキャパシタの容量値は約２５ｆＦであ
る。したがって、容量値３．２ｎＦを有する容量素子の
占有面積は３．２ｎＦ／２５ｆＦ〜１．３ｍｍ² であ
る。したがって、ＭＯＳトランジスタ構造の容量素子に
対して、メモリセル容量を利用する結合容量素子の占有
面積は約１／７に低減され、チップ面積に対する比率
も、ほぼ許容できるレベル（チップ面積の約１．３％）
となる。今後、さらに、メモリの記憶容量が大きくなる
につれて、この占有面積の差は拡大するため、このメモ
リセル容量と同一構造を有する容量素子を使用する効果
がますます大きくなる。本実施の形態においては、この
小面積で大容量、すなわち面積効率のよい容量素子を昇
圧容量素子化結合容量素子）として利用することによ
り、チップ寸法の小さい、低電源電圧で高速動作可能な
ＤＲＡＭを実現する。

【００９０】なお、上述の説明において、結合容量素子
の容量値は、ビット線の合計容量値の１０倍に設定して
いるが、これに限定はされない。結合容量素子Ｃ１の占
有面積を小さくするために、Ｃ１＝ΣＣｂとしてもよ
い。この場合には、センス駆動線ＳＡＬｂに供給された
電荷が、ビット線寄生容量により消費される（各ビット
線対において１本のビット線が放電される）。センス駆
動線の負電圧レベルでのセンス動作開始後、センス駆動
線の電圧レベルが上昇するため、センス直後、センスア
ンプの動作速度が低下することが考えられる。したがっ
て、できるだけ、この結合容量素子Ｃ１の容量値を大き
くすることが望ましい。以下に、この結合容量素子の構
造について説明する。

【００９１】［メモリセル構造］この発明が適用される
ダイナミック型半導体記憶装置の１つであるＤＲＡＭの
メモリセルは、スタックトキャパシタ構造のメモリセル
キャパシタを有する。このスタックトキャパシタには、
フィン形、円筒形およびＴ形構造のいずれの構造が用い
られてもよい。また、ストレージノードを構成する電極
層表面が球状の凹凸表面を有する構造であってもよい。
図６においては、Ｔ字形スタックトキャパシタを有する
メモリセルの構造を代表例として示す。

【００９２】図６において、Ｐ型半導体基板５１の表面
に、互いに間を置いて複数（３つ）の高濃度Ｎ型不純物
領域５２ａ，５２ｂおよび５２ｃが配置される。半導体
基板領域５１は、半導体基板そのものであってもよく、
またエピタキシャル層であってもよく、またウェル領域
であってもよい。この半導体基板領域５１は、メモリセ
ルに対する基板として作用する機能を有していればよ
い。

【００９３】不純物領域５２ａおよび５２ｂの間の半導
体基板領域５１表面に、ゲート絶縁膜５４ａを介して所
定形状にパターニングされたゲート電極層（ワード線）
５３ａが配設され、また不純物領域５２ａおよび５２ｃ
の間の半導体基板領域５１表面上に、ゲート絶縁膜５４
ｂを介してゲート電極層（ワード線）５３ｂが配設され
る。ゲート電極層５３ａおよび５３ｂは、不純物が導入
された低抵抗のポリシリコンで構成される。また、これ
に代えて、これらのゲート電極層５３ａおよび５３ｂ
は、タングステンまたはモリブデンなどの高融点金属と
ポリシリコンとの低抵抗の複合構造であってもよく、ま
た低抵抗の高融点金属シリサイド構造を有してもよい。
メモリセルは、先に述べたように、行および列のマトリ
クス状に配列されており、これらのゲート電極層５３ａ
および５３ｂは、メモリセルの各行に対応して配置さ
れ、それぞれに対応の行のメモリセルが接続される。

【００９４】不純物領域５２ａに対しては、メモリセル
キャパシタのストレージノードを構成する導電層５６ａ
が配置され、また不純物領域５２ｃには、断面Ｔ字型の
形状を有する、ストレージノードでもある導電層５６ｂ
が形成される。これらのストレージノードとなる導電層
５６ａおよび５６ｂは、不純物が導入された低抵抗のポ
リシリコンで構成される。導電層５６ａおよび５６ｂ
は、対応の不純物領域５２ａおよび５２ｃに電気的に接
続され、その上部は、比較的高さの高い矩形形状を有す
る（後に説明するセルプレートとの対向面積を大きくす
るため）。ここで、「電気的に接続される」という用語
は、領域相互間で電気信号の授受が可能なように接続さ
れる態様を示す。間に別の配線層（たとえばバリア層）
が存在してもよく、またスイッチングトランジスタを介
して相互接続される構成であってもよい。

【００９５】不純物領域５２ｂには、ビット線となる導
電層５５が電気的に接続される。導電層５５は、ゲート
電極層５３ａおよび５３ｂとストレージノードの上部と
の間に配設されるように示される。しかしながら、この
ビット線となる導電層５５は、ストレージノードおよび
セルプレート（後に説明する）よりも上方に配設される
ように構成されてもよい。ビット線となる導電層５５
は、タングステンなどの高融点金属とポリシリコンとの
複合構造または高融点金属シリサイド構造のいずれの構
造を有してもよい。この導電層５５は、メモリセルの列
方向に延在して、各列に対応して配置され、それぞれに
対応の列のメモリセルが接続される。

【００９６】不純物領域５２ａおよび５２ｃに隣接し
て、隣接メモリセルとの分離を実現するためのたとえば
ＬＯＣＯＳ膜（局所表面酸化シリコン膜）で構成される
素子分離膜（熱酸化膜）５８ａおよび５８ｂが形成され
る。これらの素子分離膜５８ａおよび５８ｂ上には、隣
接行のメモリセルに対応してそれぞれ配置されるゲート
電極層（ワード線）５３ｃおよび５３ｄが配設される。

【００９７】ストレージノードとなる導電層５６ａおよ
び５６ｂ表面に、絶縁膜５７ａおよび５７ｂを介して対
向するようにセルプレートとなる導電層５９が配設され
る。このセルプレートとなる導電層５９は、不純物が導
入された低抵抗のポリシリコンで構成される。キャパシ
タ絶縁膜５７ａおよび５７ｂは、シリコン窒化膜および
シリコン酸化膜の２層構造を有し、その大きな誘電率に
より、キャパシタ絶縁膜の実効膜厚の厚膜化を図る。

【００９８】図６に示す構成において、不純物領域５２
ａ、５２ｂ、ゲート電極層５３ａ、ストレージノードと
しての導電層５６ａ、絶縁膜５７ａおよびセルプレート
としての導電層５９により、１つのメモリセルが形成さ
れる。別のメモリセルが、不純物領域５２ｂおよび５２
ｃ、ゲート電極層５３ｂ、導電層５６ｂ、絶縁膜５７
ｂ、および導電層５９により形成される。隣接メモリセ
ルで１つの不純物領域５２ｂを共有することにより、メ
モリセル占有面積の低減を図る。

【００９９】この図６に示す構成から明らかなように、
メモリセルトランジスタ、すなわちアクセストランジス
タと平面的に見て重なり合うようにメモリセルキャパシ
タが配置される。このような３次元的なセル構造とする
ことにより、セル占有面積を低減する。一方、ストレー
ジノードを構成する導電層５６ａおよび５６ｂは、比較
的その上部の膜厚が厚くされ、セルプレートとなる導電
層５９との対向面積が大きくされる。平面図的に見た占
有面積の増大をもたらすことなくキャパシタ電極間の対
向面積を増大させ、メモリセルキャパシタの容量値を増
大する。すなわち、スタックトキャパシタ構造のキャパ
シタは、面積効率の優れたキャパシタを実現する。本実
施の形態２においては、このメモリセルキャパシタの構
造を利用する。

【０１００】［結合容量素子の構造１］図７は、この発
明の実施の形態２に従う結合容量素子の構成を概略的に
示す図である。図７において、Ｐ型半導体基板領域５１
表面上に、Ｎウェル（Ｎ型半導体層）６０が形成され
る。このＮウェル６０を基板領域として、図６に示すメ
モリセルと同一の構造を有する容量素子が形成される。
すなわち、Ｎウェル６０の表面に、互いに間をおいて高
濃度Ｎ型不純物領域５２ｄ−５２ｇが形成される。不純
物領域５２ｄ−５２ｇは、図６に示すメモリセルの不純
物領域５２ａ−５２ｃと同一製造プロセスにおいて形成
され、同一不純物濃度を有する。以下の説明において、
図６に示す構成要素と図７に示す構成要素において、添
字を除いて同じ参照数字が付される構成要素は同一の製
造プロセスで形成される。

【０１０１】不純物領域５２ｆに隣接して、素子分離用
のたとえば熱酸化膜（ＬＯＣＯＳ膜）である素子分離膜
５８ｄが形成される。また、不純物領域５２ｄおよび５
２ｇの間に素子分離膜５８ｃが形成される。不純物領域
５２ｇの外部に接して素子分離膜５８ｅが形成される。
これらの素子分離膜５８ｅおよび５８ｄにより、容量素
子の形成領域が規定される。

【０１０２】不純物領域５２ｄおよび５２ｅの間の半導
体基板領域（Ｎウェル）６０上に、ゲート絶縁膜５４ｅ
を介してゲート電極層（導電層）５３ｅが形成される。
不純物領域５２ｅおよび５２ｆの間の半導体基板領域６
０表面上に、ゲート絶縁膜５４ｆを介して導電層５３ｆ
が形成される。また、素子分離膜５８ｃおよび５８ｄ上
に導電層５３ｉおよび５３ｊが形成される。これらの導
電層５３ｅ、５３ｆ、５３ｉおよび５３ｊは、図６に示
すゲート電極層５３ａおよび５３ｂと同様の、不純物が
導入された低抵抗のポリシリコン高融点金属たまは高融
点金属シリサイド層で構成され、かつ同一配線層に形成
される。すなわち、これらの導電層５３ｅ、５３ｆ、５
３ｉおよび５３ｊは、ワード線に相当する導電層であ
る。

【０１０３】不純物領域５２ｄおよび５２ｆに対し、断
面がＴ字型形状を有する第１の導電層５６ｃおよび５６
ｄがそれぞれ形成され、これらの第１の導電層５６ｃお
よび５６ｄは不純物領域５２ｄおよび５２ｆにそれぞれ
電気的に接続される。これらの第１の導電層５６ｃおよ
び５６ｄの各々は、対応の不純物領域５２ｄおよび５２
ｆと電気的に接続するためのプラグ部分（脚部分）と、
実際に容量を形成するための比較的大きな表面面積を有
するフラット部分とを有する。これらの第１の導電層５
６ｃおよび５６ｄは、図６に示すメモリセルのストレー
ジノードを構成する導電層５６ａおよび５６ｂと同一の
製造プロセスで形成され、かつ同一の構造および材料
（不純物ドープトポリシリコン）を有しかつ同一層に形
成される。第１の導電層５６ｃおよび５６ｄは、所定形
状にパターニングされており、互いに層間絶縁膜により
分離されている。第１の導電層５６ｃおよび５６ｄ上
に、絶縁膜５７ｃを介して第１の導電層５６ｃおよび５
６ｄ表面に対向して低抵抗の高濃度に不純物がドープさ
れたポリシリコンで構成される第２の導電層５９ａが形
成される。この第２の導電層５９ａは、セルプレート電
極層と同一製造プロセスで同一層に形成され、かつ一方
電極ノードＶＡに電気的に接続される。半導体基板領域
６０表面に形成された不純物領域５２ｇが、他方電極ノ
ードＶＢに接続される。

【０１０４】さらに、不純物領域２ｅは、図の水平方向
に沿って延在する第３の導電層５５ａに電気的に接続さ
れる。この第３の導電層５５ａは、図６に示すメモリセ
ルのビット線を構成する導電層５５に対応し、同一製造
プロセスで形成され、かつこのビット線に対応する導電
層５５と同一の材料の高融点金属シリサイドなどで形成
されかつ同一配線層に形成される。

【０１０５】図７に示す構成においては、第２の導電層
５９ａが一方電極を形成し、第１の導電層５６ｃおよび
５６ｄが不純物領域５２ｇおよび５２ｆを介してＮウェ
ル（半導体基板領域）６０に電気的に接続されて他方電
極ノードＶＢにさらに電気的に接続される。したがっ
て、領域ＡおよびＢに形成される容量が互いに並列に電
極ノードＶＡおよびＶＢの間に接続される。これらの電
極ノードＶＡおよびＶＢが、図２に示すノードＮＤ１お
よびＮＤ２に接続される。ノードＮＤ２は、中間電圧Ｖ
ＣＣ／２にプリチャージされている。そのときには、ノ
ードＮＤ１の電圧は、電源電圧ＶＣＣレベルである。ノ
ードＮＤ１が、接地電圧レベルに低下したとき、ノード
ＮＤ２は、容量結合により、−ＶＣＣ／２の電圧レベル
に低下する。したがって、これらのノードＮＤ１および
ＮＤ２の間に印加される電圧は、中間電圧ＶＣＣ／２で
ある。したがって、このメモリセル容量と同一構造の容
量素子を用いて結合容量素子を形成しても、キャパシタ
絶縁膜５７ｃに印加される電圧は、最大ＶＣＣ／２であ
り、十分に、キャパシタ絶縁膜の絶縁破壊は防止され
る。これにより、小占有面積で大きな容量値を有する結
合容量素子を実現することができる。

【０１０６】すなわち、この図７に示す容量素子は、メ
モリセルと同一の構造を有しており、領域ＡおよびＢに
形成される容量素子の占有面積は十分小さい。キャパシ
タ絶縁膜５７ｃは、メモリセルのキャパシタ絶縁膜５７
ａおよび５７ｂと同様、シリコン窒化膜およびシリコン
酸化膜の２層構造を有しており、十分大きな容量値を小
占有面積で実現することができる。

【０１０７】また、領域ＡおよびＢに形成される容量素
子は、メモリセルと同一の構成を有しているため、半導
体基板領域（Ｎウェル）６０の形成を除いてすべてメモ
リセルの対応の構成要素の製造工程と同一の工程でこれ
らの構成要素を形成することができ（同一不純物濃度、
同一配線層、同一材料、同一膜厚）、ＤＲＡＭにおいて
製造工程数を増加させることなく面積効率の優れた結合
容量素子を実現することができる。

【０１０８】図８は、図７に示す容量素子の平面レイア
ウトを示す図である。図８において、不純物領域５２ｄ
および５２ｅの間に、導電層５３ｅが配設され、不純物
領域５２ｅおよび５２ｆの間に導電層５３ｆが配設され
る。不純物領域５２ｅは、コンタクト孔６５を介してビ
ット線に相当する導電層５５ａに電気的に接続される。
導電層５３ｅおよび５３ｆと導電層５５ａとは、互いに
直交する方向に配設される。これは、先に説明したよう
に、この容量素子はメモリセルと同一構成を有してお
り、導電層５３ｅおよび５３ｆがワード線に相当し、導
電層５５ａがビット線に相当するためである。不純物領
域５２ｄは、破線で示すプラグ部分を介して第１の導電
層５６ｃに電気的に接続され、不純物領域５２ｆは、破
線で示すプラグ部分を介して導電層５６ｄに電気的に接
続される。これらの第１の導電層５６ｃおよび５６ｄ上
に第２の導電層５９ａが配置される。容量素子の電極ノ
ードを構成する第１の導電層５６ｃおよび５６ｄは、と
もに、導電層３ｅおよび３ｆ上まで延在している。

【０１０９】図７に示すように、この第１の導電層５６
ｃおよび５６ｄの上側平坦部分は膜厚が厚くされてお
り、その側面の表面積が十分大きくされている。したが
って、第２の導電層５９ａおよび第１の導電層５６ｃお
よび５６ｄの対向面積が十分に大きくされる。この図７
および図８に示す容量素子がメモリセルのアレイ構成と
同様に、必要な数だけ行および列方向に配置される。

【０１１０】図９（Ａ）および図９（Ｂ）は、１つの単
位容量素子の電気的等価回路を示し、図９（Ｃ）は、こ
の発明に従う結合容量素子の電気的等価回路を示す図で
ある。図９（Ａ）で示すように、１つの単位容量素子
は、導電層５９ａおよび５６（５６ｃまたは５６ｄ）で
形成される容量ＣＳと、導電層５３（５３ｅ，５３ｆ）
と半導体基板領域（Ｎウェル）６０とで形成される容量
Ｃｐを含む。容量Ｃｐおよび容量ＣＳは、半導体基板領
域６０に並列に接続される。容量ＣＳの一方電極がノー
ドＶＡに接続される。半導体基板領域６０は、他方電極
ノードＶＢに接続される。

【０１１１】図９（Ｂ）に示すように、容量Ｃｐは、メ
モリセルトランジスタ（アクセストランジスタ）ＭＴに
相当するＭＯＳキャパシタであり、アクセストランジス
タＭＴのゲート容量に相当する。この容量Ｃｐの耐圧
は、電源電圧ＶＣＣ以上であり、導電層５３に固定的に
電源電圧ＶＣＣが与えられても何ら信頼性が損なわれる
ことはない。しかしながら、この容量Ｃｐを形成する導
電層５３は、フローティング状態とされてもよい。一
方、容量ＣＳは、メモリセルキャパシタＭＱに相当す
る。容量ＣＳの絶縁膜は十分薄く、耐圧は中間電圧ＶＣ
Ｃ／２である。しかしながら、この電源ノードＶＡおよ
びＶＢの間に印加される電圧は、最大ＶＣＣ／２であ
り、この容量ＣＳの絶縁膜の信頼性が損なわれることは
ない。

【０１１２】この図９（Ａ）に示す単位容量素子が、図
９（Ｃ）に示すように、ノードＶＡおよびＶＢの間に複
数個互いに並列に接続される。図９（Ｃ）においては、
容量Ｃｐは、容量ＣＳに比べてその容量値が十分小さい
ため、示していない。この図９（Ｃ）に示すように、容
量ＣＳが並列にノードＶＡおよびＶＢの間に接続され
る。容量ＣＳの数をＸとすると、この結合容量素子は、
Ｘ・ＣＳの容量値を有する。したがって、メモリセルキ
ャパシタに相当する単位容量素子ＣＳを並列に必要な数
だけ接続することにより、必要とされる容量値を有する
結合容量素子を低占有面積で容易に実現することができ
る。

【０１１３】［結合容量素子の構造２］図１０（Ａ）
は、この発明の実施の形態２の結合容量素子の他の構成
を概略的に示す図である。図１０（Ａ）において、Ｐ型
半導体基板領域５１表面に、結合容量素子の基板領域と
して機能するＮウェル（以下、単にＮウェルと称す）６
０ａが形成される。このＮウェル６０ａは、フィールド
絶縁膜（素子分離膜）５８ｅおよび５８ｄにより、その
周辺領域が規定される。Ｎウェル６０ａの表面ほぼ全域
にわたってゲート絶縁膜６４ａを介してワード線に相当
する導電層６３ａが形成される。Ｎウェル６０ａは、そ
の周辺部に形成された高濃度Ｎ型不純物領域５２ｇを介
して電極ノードＶＢに電気的に接続され、一方、導電層
６３ａは、電極ノードＶＡに接続される。導電層６３
ａ、ゲート絶縁膜６４ａおよびＮウェル６０ａにより、
従来と同様のアクセストランジスタのゲート容量に相当
するゲートキャパシタＣａが形成される。

【０１１４】図１０（Ａ）においてさらに、導電層６３
ａ上に、ストレージノードに相当する導電層５６ａ１−
５６ａｎが形成される。これらの導電層５６ａ１−５６
ａｎは、メモリセルがストレージノードと同様、Ｔ型の
断面形状を有する。メモリセルキャパシタ形成時におい
て、アクセストランジスタのゲート電極層（ワード線）
を形成した後、このストレージノードが形成される。こ
のストレージノード形成時においてアクセストランジス
タの不純物領域とのコンタクトをとるためのコンタクト
孔が形成される。したがって、この図１０（Ａ）に示す
構成においても、先の図７に示す容量素子形成のための
不純物領域とストレージノード相当導電層との電気的接
続をとるためのコンタクト孔形成プロセスを利用して、
このストレージノードに相当する導電層５６ａ１−ａｎ
と導電層６３ａとの電気的コンタクトをとるためのコン
タクト孔を形成することができる。したがって、メモリ
セルのストレージノード形成時と同一のプロセスでこれ
らのストレージノード相当導電層５６ａ１−５６ａｎを
形成することができる。したがって、マスク数および工
程数を増加させる必要はない。

【０１１５】ストレージノードに相当する導電層５６ａ
１−５６ａｎ上に、メモリセルのキャパシタ絶縁膜に相
当する絶縁膜６７ａを介してセルプレートに相当する導
電層５９ａが形成される。導電層５６ａ１−５６ａｎと
導電層５９ａとにより容量が形成されるのは、先の図７
に示す構成と同じである。導電層５６ａｉと導電層５６
ａとの間に単位容量素子ＣＳが形成される。導電層５９
ａは、電極ノードＶＢに電気的に接続される。用語「相
当する」は「同一製造プロセスで形成される」ことを示
す。

【０１１６】この図１０（Ａ）に示す構成の場合、その
電気的等価回路を図１０（Ｂ）に示すように、電極ノー
ドＶＡおよびＶＢの間に、容量素子Ｃａおよび単位容量
素子ＣＳ１−ＣＳｎが互いに並列に電気的に接続され
る。ストレージノードに相当する導電層５６ａ１−５６
ａｎと絶縁膜６７ａと導電層５９ａとで構成される容量
素子は、導電層６３ａ、絶縁膜６４ａおよびＮウェル６
０ａにより形成されるＭＯＳキャパシタの上部に形成さ
れる。したがって、従来のようなＭＯＳキャパシタの上
部に、階層的に追加の容量素子が形成されるため、何ら
面積増加を伴うことなく、容量素子の容量値を増大させ
ることができる。

【０１１７】この図１０（Ａ）に示す結合容量素子の構
成においても、電極ノードＶＡおよびＶＢの間に、電源
電圧ＶＣＣの１／２の電圧を印加することができる。し
たがって、耐圧特性を損なうことなく、低占有面積の面
積効率のよい結合容量素子を実現することができる。

【０１１８】［結合容量素子の構成３］図１１（Ａ）
は、この発明の実施の形態２に従う結合容量素子のさら
に他の構成を概略的に示す図である。この図１１（Ａ）
に示す構成においては、Ｎウェル６０ａ表面に、絶縁膜
６４ａを介してワード線に相当する導電層６３ａがＮウ
ェル６０ａの表面上にわたって形成される。この導電層
６３ａ上に、層間絶縁膜７６ａを介して、ビット線に相
当する導電層７５ａが、この導電層６３ａとほぼ全面に
わたって対向するように形成される。導電層７５ａ上
に、ストレージノードに相当する導電層５６ａ１−５６
ａｎが形成される。これらの導電層５６ａ１−５６ａｎ
は、導電層７５ａに共通に電気的に接続される。メモリ
セルのストレージノードの容量形成部分（頭部の平坦部
分）は、ビット線よりも上部に形成される。したがっ
て、メモリセル製造プロセスにおいて、このストレージ
ノードは、ビット線製造後に形成される。

【０１１９】したがって、この図１１（Ａ）に示す結合
容量素子の構成においても、先の図７に示す単位容量素
子と対応の不純物領域とを接続するためのコンタクト孔
形成と同様にして、メモリセルキャパシタ製造プロセス
と同一製造プロセスで、これらの導電層５６ａ１−５６
ａｎとビット線に相当する導電層７５ａと電気的に接続
するためのコンタクト孔を形成することができる。した
がって、この図１１（Ａ）に示す構成においても、マス
ク数および製造プロセス数を増加させることはない。

【０１２０】Ｎウェル６０ａは、不純物領域５２ｇを介
して電極ノードＶＢに電気的に接続され、導電層６３ａ
が電極ノードＶＡに電気的に接続され、また導電層７５
ａが電極ノードＶＢに電気的に接続される。

【０１２１】この図１１（Ａ）に示す結合容量素子の構
成においては、ワード線に相当する導電層６３ａとビッ
ト線に相当する導電層７５ａと層間絶縁膜７６ａとによ
り容量Ｃｑが形成される。ストレージノードに相当する
導電層５６ａ１−５６ａｎと導電層５９ａとは、先の図
１０（Ａ）に示す構成と同様、ｎ・ＣＳの容量値を有す
る容量を実現する。導電層７５ａが形成されていても、
導電層５６ａ１−５６ａｎと導電層５９ａとにより形成
される容量は、これらの導電層５６ａ１−５６ａｎの頭
部の平坦部分の表面面積によりその容量値が決定される
ため、これらの導電層５９ａと導電層５６ａ１−５６ａ
ｎと絶縁膜６７ａとにより形成される容量の容量値は、
先の図１０（Ａ）に示す結合容量素子の容量値と同じで
ある。

【０１２２】この図１１（Ａ）に示す結合容量素子の構
成において、図１１（Ｂ）にその電気的等価回路を示す
ように、電極ノードＶＡおよびＶＢの間に、容量Ｃａ、
ＣＳ１、…、ＣＳｎおよびＣｑが並列に接続される。し
たがって、導電層７５ａ、層間絶縁膜７６ａおよび導電
層６３ａにより形成される容量Ｃｑの容量値だけ結合容
量素子の容量値を図１０（Ａ）に示す容量素子よりも増
加させることができる。層間絶縁膜７６ａの膜厚は、ゲ
ート絶縁膜５４ａよりも、約２０倍程度厚くされてい
る。これは、配線間の寄生容量による容量結合を防止す
るためである。したがって、容量Ｃｑの容量値は、容量
Ｃａの容量値の５％程度の値となり、この図１１（Ａ）
に示す結合容量素子の容量値は、図１０（Ａ）に示す結
合容量素子の容量値を５％程度増大させることができ
る。

【０１２３】ビット線に相当する導電層７５ａは、タン
グステンまたはモリブデンなどの高融点金属とポリシリ
コンとの複合構造または高融点金属シリサイド構造のい
ずれの構成を備えていてもよい。これは、ワード線に相
当する導電層６３ａについても同様である。

【０１２４】なお、図１０（Ａ）および図１１（Ａ）に
示す構成において、Ｎウェル６０ａの表面に、反転層を
形成するために、Ｎ型不純物領域５２ｇに隣接して、Ｐ
型不純物領域を設け、このＰ型不純物領域を電極ノード
ＶＢに電気的に接続してもよい。この場合、ゲート容量
に代えて、ＭＯＳキャパシタが形成される。

【０１２５】以上のように、この発明の実施の形態２に
従えば、結合容量素子として、メモリセルの容量と同一
構造を有する容量素子を用いているため、小占有面積で
容量値の大きい、面積利用効率の優れた結合容量素子を
製造工程を増加させることなく実現することができる。

【０１２６】［実施の形態３］図１２は、この発明の実
施の形態３に従うＤＲＡＭの要部の構成を概略的に示す
図である。図１２に示すＤＲＡＭは、６４Ｍビットの記
憶容量を有し、メモリアレイ８０は、４Ｋ行・１６Ｋ列
に配列されるメモリセルを有する。ここで、４Ｋ行は、
リフレッシュサイクルが、４Ｋサイクルであり、１つの
リフレッシュサイクルにおいて１つの行のリフレッシュ
が行なわれる状態を想定している。したがって、このメ
モリアレイ８０の４Ｋ行・１６Ｋ列のメモリセルの配置
は、論理的なメモリセルの配置を示す。

【０１２７】メモリアレイ８０は、３２個のセンスブロ
ックＳＢ０−ＳＢ３１に分割される。センスブロックＳ
Ｂ０−ＳＢ３１の各々は、メモリセルが行列状に配列さ
れるメモリサブアレイと、センスアンプ群とを含む。セ
ンスアンプ群は、対応のメモリサブアレイのメモリセル
の各列に対応して配置されるセンスアンプを含む。メモ
リアレイ８０を、複数のメモリサブアレイに分割し、各
メモリサブアレイに対してセンスアンプ群を設けること
により、メモリサブアレイのビット線の長さを短くする
ことができ、ビット線容量を低減し、メモリセルからの
読出電圧を確保する。通常動作モード時においては、こ
のセンスブロックＳＢ０−ＳＢ３１のうち１つのセンス
ブロックが選択状態（メモリサブアレイのワード線が選
択状態）へ駆動される。

【０１２８】センス駆動制御回路４は、センスブロック
ＳＢ０−ＳＢ３１それぞれに対応して設けられる電荷供
給用のｎチャネルＭＯＳトランジスタＱＮ３−０〜ＱＮ
３−３１と、これらのＭＯＳトランジスタＱＮ３−０〜
ＱＮ３−３１に共通にセンス主駆動線ＭＳＡＬｂを介し
て結合される結合容量素子Ｃ１と、センス制御信号φＳ
１に従って、結合容量素子Ｃ１を駆動するドライバ１４
とを含む。

【０１２９】ＭＯＳトランジスタＱＮ３−０〜ＱＮ３−
３１の各々のゲートへは、ブロックセンス制御信号／φ
Ｓ２−０〜／φＳ２−３１が与えられる。選択センスブ
ロックに対して設けられたブロックセンス制御信号のみ
が選択状態へ駆動され、選択センスブロックへ、対応の
ＭＯＳトランジスタＱＮ３−ｉ（ｉは０−３１のいずれ
か）を介して対応のセンスアンプ群に対して設けられた
サブセンス駆動線ＳＳＡＬｂ−ｉを介して電荷（負電
荷）を供給する。

【０１３０】動作時においては、センスブロックＳＢ０
−ＳＢ３１それぞれに対応して設けられるサブセンス駆
動線ＳＳＡＬｂ−０〜ＳＳＡＬｂ−３１の１つが主セン
ス駆動線ＭＳＡＬｂに結合される。したがって、センス
ブロックＳＢ０−ＳＢ３１に共通に結合容量素子Ｃ１を
設けることにより、このセンス駆動制御回路の占有面積
を低減する。

【０１３１】ドライバ１４および結合容量素子Ｃ１の動
作は、先の実施の形態１に示すセンス駆動制御回路４の
動作と同じである。ドライバ１４により、ノードＮＤ１
の電圧レベルが変化すると、その電圧変化がノードＮＤ
２に伝達され、選択センスブロックに対応するサブセン
ス駆動線へこの電荷が供給される。

【０１３２】図１３（Ａ）は、センス制御信号／φＳ２
−ｉを発生する部分の構成を概略的に示す図である。図
１３（Ａ）において、センス制御信号発生部は、センス
ブロックを特定するブロックアドレス信号ＢＡをデコー
ドしてセンスブロック特定信号φＢＳｉを生成するブロ
ックデコーダ８５ａと、ブロックデコーダ８５ａからの
センスブロック特定信号φＢＳｉとセンス制御信号／φ
Ｓ２とを受けるＮＡＮＤ回路８５ｂと、ＮＡＮＤ８５ｂ
の出力信号と行選択動作指示信号φＲＣとを受けてブロ
ックセンス制御信号／φＳ２−ｉを生成するＮＡＮＤ回
路８５ｃを含む。行選択動作指示信号φＲＣは、図５に
示すように、行選択開始指示が与えられるとＨレベルの
活性状態へ駆動され、行選択完了指示が与えられるとＬ
レベルの非活性状態へ駆動される。ブロックデコーダ８
５ａは、ブロックアドレス信号ＢＡが指定するセンスブ
ロックに対するセンスブロック特定信号φＢＳｉを活性
状態（Ｈレベル）へ駆動する。次に、この図１３（Ａ）
に示すセンス制御信号発生部の動作を、図１３（Ｂ）に
示す信号波形図を参照して説明する。

【０１３３】行選択動作指示信号φＲＣが活性化される
と、ブロックデコーダ８５ａが活性化され、ブロックア
ドレス信号ＢＡをデコードし、アドレス指定されたセン
スブロックに対するセンスブロック特定信号φＢＳｉを
活性状態へ駆動する。スタンバイサイクル時において
は、行選択動作指示信号φＲＣはＬレベルであり、セン
ス制御信号／φＳ２−ｉはＨレベルである。したがっ
て、このスタンバイ状態時においては、図１２に示すサ
ブセンス駆動線ＳＳＡＬｂ−０〜ＳＳＡＬｂ−３１は、
すべて主センス駆動線ＭＳＡＬｂに結合されて中間電圧
にプリチャージされている。

【０１３４】行選択動作開始指示が与えられ、ブロック
デコーダ８５ａからのセンスブロック特定信号φＢＳｉ
がＨレベルとなると、ＮＡＮＤ回路８５ｂがインバータ
として動作し、また、行選択動作指示信号φＲＣがＨレ
ベルであり、ＮＡＮＤ回路８５ｃがインバータとして動
作する。したがって、選択センスブロックに対しては、
センス制御信号／φＳ２に従って、ブロックセンス制御
信号／φＳ２−ｉが生成される。一方、非選択センスブ
ロックに対して、センスブロック特定信号φＢＳｉはＬ
レベルを維持する。したがって、ＮＡＮＤ回路８５ｂの
出力信号がＨレベルとなり、ＮＡＮＤ回路８５ｃからの
ブロックセンス制御信号φＳ２−ｉはＬレベルとなる。
したがって、非選択センスブロックに対して設けられた
サブセンス駆動線は、主センス駆動線ＭＳＡＬｂから切
り離される。これにより、選択センスブロックに対して
のみ、結合容量素子Ｃ１からの電荷を供給することがで
きる。

【０１３５】行選択動作が完了し、１つのメモリサイク
ルが完了すると、行選択動作指示信号φＲＣがＬレベル
となり、センス制御信号／φＳ２−ｉがＨレベルへ立上
がり、サブセンス駆動線ＳＳＡＬｂ−０〜ＳＳＡＬｂ−
３１が、主センス駆動線ＭＳＡＬｂに結合される。

【０１３６】なお、図１２においては明確に示していな
いが、サブセンス駆動線ＳＳＡＬｂ−０〜ＳＳＡＬｂ−
３１に対しては、図２に示す接地電圧固定用のｎレベル
ＭＯＳトランジスタＱＮ２がそれぞれ設けられている。
この接地電位固定用のＭＯＳトランジスタＱＮ２の制御
は、図１３（Ａ）に示す制御信号発生部と同様の構成を
用いて実現することができる（選択ブロックは接地、非
選択ブロックはフローティング）。

【０１３７】また、図２に示すように、センスアンプ群
に含まれるＰセンスアンプに対するサブセンス駆動線Ｓ
ＳＡＬａに対するセンス駆動トランジスタ（ＱＰ２）の
制御も、センスブロック単位で実行される。この場合、
ブロックデコーダからのセンスブロック特定信号とセン
ス制御信号／φＳＰとの組合せにより選択センスブロッ
クに対するセンス制御信号／φＳＰｉが活性化される。

【０１３８】［変更例１］図１４は、この発明の実施の
形態３の変更例１の構成を概略的に示す図である。図１
４においては、メモリアレイ８０に含まれるセンスブロ
ックＳＢ０−ＳＢ３１が、複数のグローバルセンスブロ
ックＧＢ０−ＧＢｎに分割される。図１４においては、
一例として、グローバルセンスブロックＧＢ０が、セン
スブロックＳＢ０−ＳＢａを含み、グローバルセンスブ
ロックＧＢｎが、センスブロックＳＢｂ−ＳＢ３１を含
む。これらのグローバルセンスブロックＧＢ０〜ＧＢｎ
に対応して、グローバルセンス駆動線ＧＳＡＬｂ０〜Ｇ
ＳＡＬｂｎが配置される。これらのグローバルセンス駆
動線ＧＳＡＬｂ０〜ＳＡＳＬｂｎの各々はそれぞれ対応
のグローバルセンスブロックに含まれるセンスブロック
に対するサブセンス駆動線にＭＯＳトランジスタＱ３Ｎ
を介して結合される。たとえば、グローバルセンス駆動
線ＧＳＡＬｂ０は、ＭＯＳトランジスタＱＮ３−０〜Ｑ
Ｎ３−ａを介してセンスブロックＳＢ０〜ＳＢａに対し
て設けられたサブセンス駆動線ＳＳＡＬｂ−０〜ＳＳＡ
ＳＬｂ−ａに結合される。グローバルセンス駆動線ＧＳ
ＡＬｂｎは、ＭＯＳトランジスタＱＮ３−ｂ〜ＱＮ３−
３１を介して、センスブロックＳＢｂ〜ＳＢ３１に対し
て設けられたサブセンス駆動線ＳＳＡＬｂ−ｂ〜ＳＳＡ
Ｌｂ−３１に結合される。

【０１３９】グローバルセンス駆動線ＧＳＡＬｂ０〜Ｓ
ＡＳＬｂｎそれぞれに対応して結合容量素子Ｃ１−０〜
Ｃ１−ｎが設けられ、これらの結合容量素子Ｃ１−０〜
Ｃ１−ｎに対応して、それぞれセンス制御信号φＳ１−
０〜φＳ１−ｎを受けるドライバ１４−０〜１４−ｎが
設けられる。

【０１４０】ＭＯＳトランジスタＱＮ３−０〜ＱＮ３−
３１は、先の図１２に示す構成と同様、選択センスブロ
ックに対して設けられたもののみが、センス動作時に導
通状態とされ、残りは非導通状態に保持される。選択セ
ンスブロックを含むグローバルセンスブロックＧＢｊに
対して設けられたドライバ１４−ｊに対するセンス制御
信号φＳ１−ｊが活性化される。したがって、この図１
４に示す構成の場合、グローバルセンス駆動線ＧＳＡＬ
ｂ０−ＧＳＡＬｂｎの各々は、その配線長さが短いた
め、配線抵抗および配線容量に起因する遅延を有するこ
となく、高速で、電荷を選択センスブロックに対して設
けられたセンス駆動線へ伝達することができ、高速でセ
ンス動作を行なうことができる。

【０１４１】図１５は、センス制御信号φＳ１−ｊを発
生する部分の構成を概略的に示す図である。図１５にお
いて、センス制御信号発生部は、グローバルブロックを
特定するグローバルアドレス信号ＧＡをデコードして、
グローバルブロック特定信号φＧＢｊを生成するグロー
バルブロックデコーダ８７ａと、グローバルブロック特
定信号φＧＢｊとセンス制御信号φＳ１とを受けて、セ
ンス制御信号φＳ１−ｊを生成するＡＮＤ回路８７ｂを
含む。グローバルブロックアドレス信号ＧＡは、ロウア
ドレス信号の特定のアドレスビットにより構成され、選
択センスブロックを含むグローバルセンスブロックがグ
ローバルセンスブロックＧＢｊのとき、対応のグローバ
ルブロック特定信号φＧＢｊが活性状態（Ｈレベル）へ
駆動される。したがって、選択センスグローバルブロッ
クに対してのみ、センス制御信号φＳ１−ｊが、センス
制御信号φＳ１に従って変化する。非選択センスグロー
バルブロックに対しては、センス制御信号φＳ１−ｊ
は、Ｌレベルの非活性状態を維持する。

【０１４２】なお、このグローバルセンスブロック特定
信号φＧＢｊが、図１３（Ａ）に示すＮＡＮＤ回路８５
ｃへ与えられてもよい。この場合、選択グローバルセン
スブロックにおいてのみ、サブセンス駆動線と対応のグ
ローバルセンス駆動線との接続制御が行なわれ、非選択
グローバルセンスブロックにおいては、サブセンス駆動
線ＳＳＡＬｂが対応のグローバルセンス駆動線ＧＳＡＬ
ｂに常時結合される（ただしこの場合、センス駆動線の
プリチャージ／イコライズ動作も、センスブロック単位
で実行されている）。

【０１４３】なお、図１２および図１４に示す構成にお
いて、メモリアレイ８０の分割ブロックの数は、３２に
限定されず、任意である。また、グローバルセンスブロ
ックＧＢ０−ＧＢｎそれぞれに含まれるセンスブロック
の数は、４、８、および１６のいずれであってもよい。
その数は、グローバルセンス駆動線における配線遅延に
応じて、適当に定められればよい。

【０１４４】［変更例２］図１６は、この発明の実施の
形態３の変更例２の構成を示す図である。図１６におい
ては、メモリサブブロックＭＡＬおよびＭＡＲそれぞれ
の１列に関連する部分の構成を概略的に示す。メモリサ
ブブロックＭＡＬにおいては、ビット線ＢＬＬおよび／
ＢＬＬが、ビット線分離ゲートＢＩＧＬを介してセンス
ノードＳＮａおよびＳＮｂにそれぞれ結合され、また、
メモリサブブロックＭＡＲのビット線ＢＬＲおよび／Ｂ
ＬＲが、ビット線分離ゲートＢＩＧＲを介してセンスノ
ードＳＮａおよびＳＮｂに結合される。センスノードＳ
ＮａおよびＳＮｂ上の電圧が、センスアンプＳＡにより
差動増幅される。ビット線ＢＬＬおよび／ＢＬＬならび
にＢＬＲおよび／ＢＬＲＣそれぞれには、１列のメモリ
セルが接続されるが、図１６においては、ワード線ＷＬ
Ｌとビット線ＢＬＬの交差部に対応して配置されるメモ
リセルＭＣと、ビット線ＢＬＲとワード線ＷＬＲの交差
部に対応し配置されるメモリセルＭＣを代表的に示す。

【０１４５】センスアンプＳＡは、センス駆動制御回路
４により駆動されるセンス駆動線ＳＡＬａおよびＳＡＬ
ｂ上の信号電圧に従って活性化されて、センスノードＳ
ＮａおよびＳＮｂ上の電圧を差動増幅する。センス駆動
制御回路４の構成は、先の図１２および図１４に示す構
成のいずれであってもよい。

【０１４６】この図１６に示す構成は、いわゆる「シェ
アードセンスアンプ構成」として知られている。このシ
ェアードセンスアンプ構成においても、センス駆動線Ｓ
ＡＬａおよびＳＡＬｂを、センス動作時にオーバードラ
イブすることにより、高速のセンス動作が実現される。

【０１４７】ビット線分離ゲートＢＩＧＬおよびＢＩＧ
Ｒは、それぞれビット線分離指示信号φＢＩＬおよびφ
ＢＩＲに従って選択的に導通／非導通状態に設定され
る。メモリサブブロックＭＡＬおよびＭＡＲの一方が選
択メモリセルを含むとき、この選択メモリサブブロック
に対応するビット線分離ゲートは導通状態を維持し、一
方非選択メモリサブブロックに対して設けられたビット
線分離ゲートは非導通状態となる。したがって、センス
アンプＳＡは、一方のメモリサブブロックのビット線対
に結合されるだけであり、これらに説明した実施の形態
と同様、高速のセンス動作が実現される。

【０１４８】ここで、ビット線分離指示信号φＢＩＬお
よびφＢＩＲは、高電圧Ｖｐｐと接地電圧ＧＮＤの間で
変化する信号であり、ビット線分離ゲートＢＩＧＬおよ
びＢＩＧＲは、導通時、低抵抗状態であり、センスアン
プＳＡのセンス動作に対し、何ら悪影響を及ぼさない。
したがって、この図１６に示すような、シェアードセン
スアンプ構成においても、センス駆動制御回路４によ
り、センス動作時センス駆動線をオーバードライブする
ことにより、低電源電圧下においても、高速のセンス動
作を実現することができる。

【０１４９】図１７（Ａ）は、ビット線分離指示信号発
生部の構成を概略的に示す図である。図１７（Ａ）にお
いて、ビット線分離指示信号発生部は、メモリサブブロ
ック特定信号φＢＳＲを反転して、ビット線分離指示信
号φＢＩＬを生成するレベル変換機能付インバータ回路
８９ａと、メモリサブブロック特定信号φＢＳＬを反転
してビット線分離指示信号φＢＩＲを生成するレベル変
換機能付インバータ回路８９ｂを含む。これらのインバ
ータ回路８９ａおよび８９ｂは、電源電圧よりも高い高
電圧Ｖｐｐを一方動作電源電圧として受けて動作し、ビ
ット線分離指示信号φＢＩＬおよびφＢＩＲをＨレベル
を高電圧Ｖｐｐレベルに設定する。メモリサブブロック
特定信号φＢＳＲおよびφＢＳＬは、それぞれ、メモリ
サブブロックＭＡＲおよびＭＡＬを指定し、選択状態時
においては、Ｈレベル（電源電圧レベル）となる。

【０１５０】メモリサブブロック特定信号φＢＳＲおよ
びφＢＳＬは、ＯＲ回路９０において、論理和がとら
れ、センス制御信号φＳ２を制御するための制御信号φ
Ｓ２Ｃを生成する。したがって、メモリサブブロックＭ
ＡＬおよびＭＡＲの一方が選択されたとき（選択メモリ
セルを含むとき）、センスアンプＳＡがセンス駆動制御
回路４により活性化される。メモリサブブロックＭＡＬ
およびＭＡＲがともに非選択状態のとき（選択メモリセ
ルを含まないとき）、センスアンプＳＡは非活性状態を
維持する。次に、この図１７（Ａ）に示すビット線分離
指示信号発生部の動作を、図１７（Ｂ）に示す信号波形
図を参照して説明する。

【０１５１】スタンバイサイクル時においては、メモリ
サブブロック特定信号φＢＳＲおよびφＢＳＬは、とも
に、Ｌレベルであり、メモリサブブロックＭＡＬおよび
ＭＡＲは、非選択状態にある。この状態においては、イ
ンバータ回路８９ａおよび８９ｂにより、ビット線分離
指示信号φＢＩＬおよびφＢＩＲは、高電圧Ｖｐｐレベ
ルにある。したがって、図１６に示すビット線分離ゲー
トＢＩＧＬおよびＢＩＧＲはともに導通状態にあり、ビ
ット線ＢＬＬおよびＢＬＲが、センスノードＳＮａに結
合され、ビット線／ＢＬＬおよび／ＢＬＲがセンスノー
ドＳＮｂに結合される。この状態において、図示しない
プリチャージ／イコライズ回路により、このビット線Ｂ
ＬＬ，／ＢＬＬ，ＢＬＲ，／ＢＬＲおよびセンスノード
ＳＮａおよびＳＮｂが中間電圧レベルにプリチャージさ
れかつイコライズされる。

【０１５２】メモリサイクルが始まり、メモリサブブロ
ックＭＡＲが選択メモリセルを含むとき、メモリサブブ
ロック特定信号φＢＳＲがＨレベルへ立上がり、応じて
ビット線分離指示信号φＢＩＬが接地電圧レベルへ低下
する。したがって、この状態においては図１６に示すビ
ット線分離ゲートＢＩＧＬが非導通状態となり、ビット
線ＢＬＬおよび／ＢＬＬが、センスノードＳＮａおよび
ＳＮｂから分離される。一方、ビット線分離ゲートＢＩ
ＧＲは、ビット線分離指示信号φＢＩＲが高電圧Ｖｐｐ
レベルであり、導通状態を維持する。この状態において
は、ＯＲ回路９０からの制御信号φＳ２Ｃにより、セン
スアンプＳＡが活性化され、メモリサブブロックＭＡＲ
のビット線ＢＬＲおよび／ＢＬＲのメモリセルデータの
検知および増幅動作が行なわれる。

【０１５３】一方、メモリサブブロックＭＡＬが選択さ
れたときは、メモリサブブロック特定信号φＢＳＬがＨ
レベルへ立上がり、次いで、ビット線分離指示信号φＢ
ＩＲが接地電圧レベルへ立下がる。この状態において
は、ビット線分離ゲートＢＩＧＲが非導通状態なり、ビ
ット線ＢＬＲおよび／ＢＬＲが、センスアンプＳＡから
分離される。ビット線分離ゲートＢＩＧＬは、導通状態
にあり、センスアンプＳＡは、ビット線ＢＬＬおよび／
ＢＬＬに結合されており、ワード線ＷＬＬが選択された
後、センスアンプＳＡが活性化され、（ＯＲ回路９０か
らの制御信号φＳ２Ｃにより）メモリセルデータの検
知、および増幅が行なわれる。

【０１５４】この図１７（Ａ）に示す制御信号発生部を
利用することにより、選択メモリサブブロックに対して
設けられたセンスアンプ群のみを活性状態へ駆動するこ
とができる。

【０１５５】なお、このシェアードセンスアンプ構成
が、メモリサブブロックの列方向についての両側にセン
スアンプが交互に配置される「交互配置型シェアードセ
ンスアンプ構成」であっても、同様の効果を得ることが
できる。

【０１５６】以上のように、この発明の実施の形態３に
従えば、メモリアレイを複数のメモリサブブロックに分
割し、所定数のサブブロックごとに、結合容量素子およ
びドライバを設けて、選択メモリサブブロックに対する
センス駆動線に対してのみ、この結合容量素子からの電
荷を供給しているため、低消費電力で高速動作するセン
スアンプ回路を実現することができる。

【０１５７】［実施の形態４］図１８は、この発明の実
施の形態４の構成を概略的に示す図である。図１８に示
す構成は、図２に示す構成と、センス駆動制御回路４の
構成が、以下の点において異なっている。すなわち、結
合容量素子Ｃ１からの電荷は、ノードＮＤ２を介して直
接、センス駆動線ＳＡＬｂに供給される。ノードＮＤ２
とセンス駆動線ＳＡＬｂとを分離するためのｎチャネル
ＭＯＳトランジスタＱＮ３は設けられていない。

【０１５８】一方、ドライバ１４は、センス制御信号φ
Ｓ１をゲートに受けるＭＯＳトランジスタＱＰ１および
ＱＮ１と、ＭＯＳトランジスタＱＮ１と接地ノードに接
続され、かつゲートにセンス制御信号／φＳ２を受ける
ｎチャネルＭＯＳトランジスタＱＮ４を含む。このＭＯ
ＳトランジスタＱＮ４が、図２に示す分離用のＭＯＳト
ランジスタＱＮ３と同様の機能を実現する。

【０１５９】他の構成は、図２に示す構成と同じであ
り、対応する部分には同一参照番号を付し、その詳細説
明は省略する。

【０１６０】この図１８に示す構成においては、制御信
号φＳ１がＬレベルからＨレベルへ立上がると、ノード
ＮＤ１が、電源電圧ＶＣＣレベルから接地電圧レベルへ
低下する。応じて、ノードＮＤ２が、負電圧レベルに低
下する。ノードＮＤ２の電圧レベルが負電圧に低下した
後、所定のタイミングでセンス制御信号／φＳ２はＨレ
ベルからＬレベルに立下がり、ｎチャネルＭＯＳトラン
ジスタＱＮ４を非導通状態に設定する。これにより、ド
ライバ１４は、出力ハイインピーダンス状態となり、結
合容量素子Ｃ１を介したノードＮＤ２への電荷の供給は
停止される。一方、ＭＯＳトランジスタＱＮ２は、セン
ス制御信号φＳ３に従って所定期間経過後導通し、ノー
ドＮＤ２を、接地電圧レベルに固定する。したがって、
この図１８に示す回路の動作は、図３に示す信号波形図
のそれとほぼ同じである。

【０１６１】この図１８に示す構成においては、ノード
ＮＤ２は、センス駆動線ＳＡＬｂに直接結合されてい
る。したがって、結合容量素子Ｃ１からの電荷は、セン
ス駆動線ＳＡＬｂへ、効率的にかつ高速で伝達すること
ができる。また、スタンバイサイクル時において、中間
電圧へのプリチャージ時において、センスプリチャージ
／イコライズ回路１２からの電荷は、センス駆動線ＳＡ
Ｌｂを介してノードＮＤ２へ直接、トランジスタ素子を
介することなく伝達されるため、高速で、このノードＮ
Ｄ２の中間電圧レベルへのプリチャージを行なうことが
できる。ノードＮＤ２の電圧レベルが、接地電圧レベル
からの中間電圧レベルへ上昇する場合、ノードＮＤ１
は、ドライバ１４により、電源電圧ＶＣＣレベルに固定
されており、このノードＮＤ１の電圧レベルは変化しな
い。

【０１６２】以上のように、この発明の実施の形態４に
従えば、結合容量素子の電荷は、直接センス駆動線へ伝
達するように構成しているため、効率的に電荷の授受
を、この結合容量素子の電極ノードとセンス駆動線との
間で行なうことができ、高速のセンス動作ならびに高速
のプリチャージ／イコライズ動作を実現することができ
る。

【０１６３】［実施の形態５］図１９は、この発明の実
施の形態５の要部の構成を示す図である。この図１９に
示す構成は、図２に示す構成と、センス駆動制御回路４
の構成が異なる。図１９に示すセンス駆動制御回路４に
おいては、結合容量素子Ｃ１の電極ノードＮＤ２は、セ
ンス駆動線ＳＡＬｂに直結される。また、ドライバ１４
においては、ｐチャネルＭＯＳトランジスタＱＰ１は、
センス制御信号φＳ１をゲートに受け、一方、ｎチャネ
ルＭＯＳトランジスタＱＮ１は、センス駆動制御信号φ
Ｓ１ａをゲートに受ける。他の構成は、図２に示す構成
と同じであり、対応する部分には同一参照番号を付しそ
の詳細説明は省略する。センス制御信号φＳ１ａは、セ
ンス制御信号φＳ１とほぼ同じタイミングで立上がり、
次いで、所定時間経過後に、接地電圧レベルのＬレベル
となる。次に、この図１９に示すセンス駆動制御回路４
の動作を、図２０に示す信号波形図を参照して説明す
る。

【０１６４】時刻ｔ１においてメモリサイクルが始ま
り、ビット線ＢＬおよび／ＢＬのチャージ／イコライズ
動作が完了し、またセンス駆動線ＳＡＬａおよびＳＡＬ
ｂのプリチャージ／イコライズ動作が完了する。

【０１６５】時刻ｔ２においてワード線ＷＬが選択さ
れ、ビット線ＢＬおよび／ＢＬには、メモリセルＭＣの
記憶データに応じた電圧差が生じる。図２０において
は、ビット線ＢＬに、Ｌレベルデータが読出される場合
の信号波形を示す。

【０１６６】次いで、ビット線ＢＬおよび／ＢＬの電圧
差が十分拡大されると、時刻ｔ３においてセンス制御信
号φＳ１およびφＳ１ａが、Ｈレベル（電源電圧ＶＣＣ
レベル）へ駆動される。これにより、ドライバ１４にお
いてＭＯＳトランジスタＱＰ１が非導通状態、ＭＯＳト
ランジスタＱＮ１が導通状態となり、ノードＮＤ１が、
電源電圧ＶＣＣレベルから、接地電圧ＧＮＤレベルへ低
下する。応じて、ノードＮＤ２の電圧レベルが、中間電
圧ＶＣＣ／２から負の電圧−ＶＣＣ／２の電圧レベルへ
低下する。ノードＮＤ２が、センス駆動線ＳＡＬｂに直
結されおり、センス駆動線ＳＡＬｂの電圧レベルも同様
に変化する。応じて、センスアンプＳＡのＮセンスアン
プが活性化され、ビット線ＢＬの電圧レベルが、さらに
低下する。

【０１６７】時刻ｔ４において、ビット線ＢＬの電圧レ
ベルが、ほぼ接地電圧レベルに低下すると、センス制御
信号φＳ１ａが、接地電圧レベルへ駆動される。応じ
て、ドライバ１４が、出力ハイインピーダンス状態とな
り、結合容量素子Ｃ１を介してのノードＮＤ２への電荷
の供給が停止される。センス制御信号／φＳＰが、活性
化され、センス駆動線ＳＡＬａがＨレベルデータに対応
する電源電圧ＶＣＣレベルに駆動され、センスアンプＳ
ＡのＰセンスアンプが活性化され、ビット線／ＢＬの電
圧レベルが上昇する。

【０１６８】時刻ｔ６において、センス制御信号φＳ３
がＨレベルへ駆動され、ＭＯＳトランジスタＱＮ２が導
通し、センス駆動線ＳＡＬｂが接地電圧レベルに駆動さ
れる。これにより、ビット線ＢＬに安定な接地電圧が供
給される。

【０１６９】この時刻ｔ６以降、適当なタイミングで、
センス制御信号φＳ１が、非活性状態へ駆動され、ノー
ドＮＤ１の電圧レベルが、応じて電源電圧ＶＣＣレベル
に上昇する。この場合、結合容量素子Ｃ１からの供給電
荷は、ＭＯＳトランジスタＱＮ２を介して放電される。
時刻ｔ７においてメモリサイクルが完了する。

【０１７０】したがって、この図１９に示す構成におい
て、低電圧のビット線（ＢＬ）の電圧レベルが、接地電
圧レベルに到達するまでの期間のみ、ドライバ１４にお
いてＭＯＳトランジスタＱＮ１を導通状態とすることに
より、結合容量素子Ｃ１を介して、必要な期間のみ、電
荷（負電荷）を供給することができる。またノードＮＤ
２は、センス駆動線ＳＡＬｂに直結されており、効率的
に、電荷をセンス駆動線ＳＡＬｂに供給して、高速なセ
ンス動作を実現することができる。

【０１７１】ドライバ１４においては、ＭＯＳトランジ
スタＱＮ１の導通／非導通が制御信号φＳ１ａに従って
制御されおり、ノードＮＤ１の電圧レベルは、高速で、
接地電圧レベルへ、必要な期間駆動される。これによ
り、高速でノードＤＮ１の電圧レベルを変化させること
ができ、応じてセンス駆動線ＳＡＬｂの電圧レベルを高
速で変化させることができ、応じて高速のセンス動作を
実現することができる。

【０１７２】なお、図２０に示す信号波形図において
は、センス制御信号φＳ１は、時刻ｔ６以降の適当なタ
イミングで非活性化されている。しかしながら、センス
駆動線ＳＡＬｂを、確実に接地電圧レベルに固定するた
め、このセンス制御信号φＳ１は、メモリサイクルが完
了する時刻ｔ７以降において、非活性状態へ駆動されて
もよい。

【０１７３】図２１は、センス制御信号発生部の構成を
概略的に示す図である。図２１において、センス制御信
号発生部は、センス活性化信号φＳＡに応答して、セン
ス制御信号φＳ１を発生するＳ１制御回路４０ｂと、セ
ンス活性化信号φＳＡの活性化に応答してワンショット
パルスを発生するワンショットパルス発生回路４０ｅを
含む。このワンショットパルス発生回路４０ｅから、セ
ンス制御信号φＳ１ａが出力される。この図２１に示す
センス制御信号発生部の構成は、図４に示すセンス制御
信号発生部の構成に対応している。この図２１に示す構
成を利用することにより、センス制御信号φＳ１ａは、
センス制御信号φＳ１とほぼ同じタイミングでＨレベル
に立上がり（活性化され）、かつ所定期間この活性状態
を維持することができる。

【０１７４】以上のように、この発明の実施の形態５に
従えば、結合容量素子をセンス駆動線に直結し、かつ結
合容量素子を駆動するＣＭＯＳインバータ型ドライバの
各トランジスタへ、互いに異なる制御信号を与えている
ため、このドライバの出力ノードの充放電を高速で行な
うことができ、応じて結合容量素子を介してセンス駆動
線を高速で駆動することができ、センス動作を高速化す
ることができる。

【０１７５】［実施の形態６］図２２は、この発明の実
施の形態６に従う半導体記憶装置の要部の構成を示す図
である。図２２においては、センス駆動線ＳＡＬａに
は、Ｐセンス駆動制御回路４ｐが設けられ、センス駆動
線ＳＡＬｂには、Ｎセンス駆動制御回路４ｎが設けられ
る。このセンス駆動制御回路４ｎは、先の図２に示すセ
ンス駆動制御回路４の構成と同じであり、センスアンプ
ＳＡに含まれるＮセンス（ＭＯＳトランジスタＮＴ１，
ＮＴ２）の活性化時、センス駆動線ＳＡＬｂを、オーバ
ードライブする。

【０１７６】Ｐセンス駆動制御回路４ｐは、センス制御
信号／φＳ１Ｐに従ってノードＮＤ３を駆動するドライ
バ１０４と、ドライバ１０４の出力信号を容量結合によ
りノードＮＤ４に伝達する結合容量素子Ｃ２と、センス
制御信号φＳ２Ｐに従ってノードＮＤ４をセンス駆動線
ＳＡＬａに結合するｐチャネルＭＯＳトランジスタＱＰ
３と、センス制御信号／φＳ３Ｐに従ってセンス駆動線
ＳＡＬａと電源ノードとを電気的に接続するｐチャネル
ＭＯＳトランジスタＱＰ２を含む。

【０１７７】ドライバ１０４は、ｐチャネルＭＯＳトラ
ンジスタＱＰ４およびｎチャネルＭＯＳトランジスタＱ
Ｎ４からなるＣＭＯＳインバータで構成される。ＭＯＳ
トランジスタＰＱ２およびＱＰ３のバックゲートには、
電源電圧ＶＣＣよりも高い高電圧Ｖｐｐが与えられる。
この高電圧ＶＰＰは、３・ＶＣＣ／２の電圧レベルであ
る。これは、後にその動作は詳細に説明するが、センス
駆動線ＳＡＬａがオーバードライブされ、その電圧レベ
ルが、３・ＶＣＣ／２の電圧レベルに上昇したとき、Ｍ
ＯＳトランジスタＱＰ２およびＱＰ３の不純物領域とバ
ックゲートの間のＰＮ接合ダイオードが、導通するのを
防止するためである（ＶＰＰ＞３・ＶＣＣ／２−Ｖ
Ｂ）。

【０１７８】他のビット線周辺回路は、先の図２に示す
構成と同じであり、対応する部分には同一参照番号を付
し、その詳細説明は省略する。次に、図２２に示すセン
ス駆動制御回路の動作を、図２３を参照して説明する。

【０１７９】ここで、Ｎセンス駆動制御回路４ｎの動作
は、図３に示す信号波形図により示される動作と同じで
あり、以下の説明において、Ｐセンス駆動制御回路４ｐ
の動作について説明する。

【０１８０】時刻ｔａ以前のスタンバイサイクル時にお
いては、プリチャージ指示信号φＰＰおよびイコライズ
指示信号φＥＱおよびφＰＥは、電源電圧ＶＣＣレベル
であり、ビット線プリチャージ／イコライズ回路Ｐ／Ｅ
およびセンスプリチャージ／イコライズ回路１２が活性
化され、ビット線ＢＬおよび／ＢＬならびにセンス駆動
線ＳＡＬａおよびＳＡＬｂは、中間電圧ＶＣＣ／２の電
圧レベルにプリチャージされている。

【０１８１】時刻ｔａにおいてメモリサイクルが始まる
と、ビット線プリチャージ／イコライズ指示信号φＥＱ
が、接地電圧レベルに低下し、一方、センスプリチャー
ジ指示信号φＰＰおよびセンスイコライズ指示信号φＰ
Ｅが、負電圧−ＶＣＣ／２の電圧レベルに低下する。こ
れにより、プリチャージ／イコライズ動作が完了する。

【０１８２】次いで、図示しない回路により、行選択動
作が行なわれ、アドレス指定された行に対応して配置さ
れたワード線ＷＬが選択状態へ駆動される。この選択ワ
ード線ＷＬの電圧が上昇すると、メモリセルＭＣの記憶
データが、ビット線ＢＬに伝達される。図２３において
は、ビット線ＢＬに、Ｌレベルデータが読出された場合
の動作波形が示される。

【０１８３】次いで、時刻ｔ０においてＮセンス駆動制
御回路４ｎが活性化され、低電位レベルのビット線ＢＬ
の電圧レベルが、接地電圧レベルへ駆動される。時刻ｔ
ｂにおいて、センス制御信号φＳ１Ｐが電源電圧ＶＣＣ
レベルから接地電圧ＧＮＤレベルへ低下し、ドライバ１
０４により、ノードＮＤ３の電圧レベルが、接地電圧Ｇ
ＮＤレベルから電源電圧ＶＣＣレベルに上昇する。この
ノードＮＤ３の電圧変化が、結合容量素子Ｃ２によりノ
ードＮＤ４に伝達される。センス制御信号φＳ２Ｐは、
接地電圧レベルであり、ＭＯＳトランジスタＱＰ３は導
通状態にあり、このノードＮＤ４に伝達された電荷が、
センス駆動線ＳＡＬａに伝達され、センス駆動線ＳＡＬ
ａの電圧レベルが、中間電圧ＶＣＣ／２の電圧レベルか
ら、最大３・ＶＣＣ／２の電圧レベルに上昇する。この
センス駆動線ＳＡＬａの電圧レベルの上昇に従って、セ
ンスアンプＳＡに含まれるＰセンス（ＭＯＳトランジス
タＰＴ１，ＰＴ２）が活性化され、高電位のビット線／
ＢＬの電圧レベルが中間電圧ＶＣＣ／２から電源電圧Ｖ
ＣＣレベルへ高速で上昇する。

【０１８４】このビット線／ＢＬの電圧レベルが、電源
電圧ＶＣＣレベルに上昇すると、時刻ｔｃにおいて、セ
ンス駆動制御信号φＳ２Ｐが、Ｈレベル（３・ＶＣＣ／
２の電圧レベル）に上昇し、ＭＯＳトランジスタＱＰ３
が非導通状態となり、ノードＮＤ４とセンス駆動線ＳＡ
Ｌａが分離される。これにより、ビット線／ＢＬが電源
電圧以上に駆動されて、メモリセルキャパシタにＶＣＣ
／２よりも高い電圧が印加されるのを防止する。

【０１８５】時刻ｔｄにおいて、センス制御信号／φＳ
３Ｐが３・ＶＣＣ／２の電圧レベルから接地電圧ＧＮＤ
レベルに低下し、ＭＯＳトランジスタＱＰ２が導通し、
センス駆動線ＳＡＬａが、Ｈレベルデータに対応する電
源電圧ＶＣＣレベルに固定され、ビット線／ＢＬへ、安
定に電源電圧ＶＣＣが供給される。

【０１８６】時刻ｔｅにおいて、メモリサイクルが完了
すると、選択ワード線ＷＬの電圧レベルが低下し、メモ
リセルＭＣとビット線ＢＬとが切離される。次いで、各
制御信号が、所定のシーケンスでスタンバイサイクル時
と同様の電圧レベルへ駆動される。

【０１８７】なお、図２３に示す信号波形図において、
センス制御信号／φＳ１Ｐは、センス制御信号φＳ２Ｐ
がＨレベル（３・ＶＣＣ／２の高電圧レベル）に立上が
った後、Ｈレベルに駆動されてもよい。

【０１８８】Ｐセンス駆動回路４ｐにおいても、ＭＯＳ
トランジスタＱＰ２およびＱＰ３のゲートには、高電圧
３・ＶＣＣ／２レベルの制御信号が与えられる。しかし
ながら、通常、選択ワード線ＷＬも、高電圧ＶＰＰレベ
ルに駆動されるため、これらのＭＯＳトランジスタＱＰ
２およびＱＰ３を、メモリセルＭＣに含まれるアクセス
トランジスタと同一構造のＭＯＳトランジスタを用いる
ことにより、その信頼性が保証される。これは、ｎセン
ス駆動制御回路４ｎに含まれるＭＯＳトランジスタＱＮ
２およびＱＮ３も同様である。

【０１８９】図２４は、センス制御信号発生部の構成を
概略的に示す図である。図２４において、このセンス駆
動信号発生部は、センス活性化信号φＳＡに従ってｎセ
ンス駆動制御回路に対するセンス制御信号φＳ１、／φ
Ｓ２、およびφＳ３を生成するＳＮ制御回路１４０ａ
と、センス活性化信号φＳＡに従ってセンス制御信号／
φＳ１Ｐを生成するＰＳ１制御回路１４０ｂと、ＰＳ１
制御回路１４０ｂの出力するセンス制御信号／φＳ１Ｐ
に従ってセンス制御信号φＳ２Ｐを生成するＰＳ２制御
回路１４０ｃと、ＰＳ２制御回路１４０ｃの出力するセ
ンス制御信号φＳ２Ｐに従ってセンス制御信号／φＳ３
Ｐを生成するＰＳ３制御回路１４０ｄを含む。

【０１９０】センス制御信号φＳ２Ｐおよび／φＳ３Ｐ
は、接地電圧ＧＮＤと高電圧３・ＶＣＣ／２の電圧レベ
ルの間で変化する。したがって、これらの制御回路１４
０ｃおよび１４０ｄは、電圧レベル変換機能を備える。
これらのＰＳ２制御回路１４０ｃおよびＰＳ３制御回路
１４０ｄには、センス活性化信号φＳＡがまた与えられ
ており、このセンス活性化信号の非活性化時、センス制
御信号φＳ２Ｐおよび／φＳ３Ｐが非活性化される。し
たがってこの図２４に示すＰセンスアンプに対するセン
ス制御信号発生部は、図２３に示す信号波形において実
線で示す信号波形を実現する。

【０１９１】ＳＮ制御回路１４０ａは、図４に示す制御
回路４０ｂ−４０ｄの構成と同様の構成を備える。

【０１９２】なお、これらのセンス制御信号／φＳ１
Ｐ、φＳ２Ｐ、および／φＳ３Ｐとセンスブロック特定
信号またはグローバルセンスブロック特定信号とを組合
せることにより、センスブロック単位またはグローバル
センスブロック単位でセンス駆動制御回路の動作を制御
することができる。したがって、これらのＰセンス駆動
制御回路４ｐには、先の実施の形態３から５において説
明したような、Ｎセンス駆動制御回路４と同様の構成を
適用することができる。また、実施の形態３から６にお
いて、ドライバのｎチャネルＭＯＳトランジスタを、ｐ
チャネルＭＯＳトランジスタで置換えることにより、Ｐ
センス駆動制御回路に対する構成を実現することができ
る。

【０１９３】［変更例］センス駆動線ＳＡＬａが、中間
電圧ＶＣＣ／２にプリチャージされており、ドライバ１
０４の出力信号の振幅が、電源電圧ＶＣＣのときには、
結合容量素子Ｃ２の電極間には、ＶＣＣ／２の電圧が印
加される。結合容量素子Ｃ２として、先の実施の形態２
において説明した結合容量素子Ｃ１の構成と同様、メモ
リセル容量を利用することができる。

【０１９４】しかしながら、このドライバ１０４の出力
信号の振幅を電源電圧ＶＣＣよりも大きくした場合、結
合容量素子Ｃ２の電極間には、ＶＣＣ／２の中間電圧よ
りも大きな電圧が印加される。この場合、図２５に示す
ように、容量素子Ｃ２ａおよびＣ２ｂを直列に接続し
て、結合容量素子Ｃ２として利用する。容量素子Ｃ２ａ
およびＣ２ｂは、メモリセル容量と同一構造を有してい
る場合、これらの容量素子Ｃ２ａおよびＣ２ｂそれぞれ
には、最大ＶＣＣ／２の電圧を印加することができ、応
じて、ノードＮＤ３およびＮＤ４の間の電圧を、最大、
電源電圧ＶＣＣレベルに設定することができる。これに
より、ＰセンスアンプのＭＯＳトランジスタＰＴ１およ
びＰＴ２のゲート−ソース間電圧をＶＣＣよりも大きく
することができ、より高速でセンス動作を行なうことが
できる。これにより、電源電圧ＶＣＣの電圧レベルが低
い低電源電圧下においても高速で動作するセンスアンプ
を実現することができる。

【０１９５】出力ドライバ１０４の出力信号振幅を、３
・ＶＣＣ／２の電圧レベルにするためには、単に、この
ドライバ１０４に高電圧Ｖｐｐを、電源電圧ＶＣＣに代
えて与えればよい。このセンス駆動線の信号の振幅を、
電源電圧ＶＣＣよりも大きくする構成は、また、Ｎセン
スの駆動制御回路に対しても適用することができる。

【０１９６】以上のように、この発明の実施の形態６に
従えば、Ｐセンスアンプを駆動するセンス駆動線に対し
ても、Ｐセンスアンプの活性化時、所定期間オーバード
ライブしているため、低電源電圧下においても、高速で
センス動作を行なうことができる。

【０１９７】［実施の形態７］図２６は、この発明の実
施の形態７に従う構成を示す図である。この図２６に示
す構成においては、ビット線ＢＬおよび／ＢＬならびに
センス駆動線ＳＡＬａおよびＳＡＬｂは、電源電圧ＶＣ
Ｃレベルにプリチャージされる。センス駆動制御回路４
においては、ドライバ１４が、昇圧電圧ＶＢＳＴを電源
電圧ＶＣＣに代えて受ける。他の構成は、図２に示す構
成と同じであり、対応する部分には同一参照番号を付し
その詳細説明は省略する。この昇圧電圧ＶＢＳＴは、結
合容量素子Ｃ１の電極間に中間電圧ＶＣＣ／２以上の電
圧が印加されないように、最大、３・ＶＣＣ／２の電圧
レベルに設定される。

【０１９８】この図２６に示す構成においては、ノード
ＮＤ２およびセンス駆動線ＳＡＬｂは、電源電圧ＶＣＣ
と負電圧ＶＣＣ−ＶＢＳＴ（≧−ＶＣＣ／２）の間で変
化する。したがって、この場合、センスアンプＳＡのＮ
センスアンプを構成するトランジスタＮＴ１およびＮＴ
２のドレイン−ソース間には、最大３・ＶＣＣ／２の電
圧が印加されるため、先の実施の形態と同様、低電源電
圧下でも高速でセンス動作を行なうことができる。

【０１９９】また、図２７に示す信号波形図において、
制御信号φＰＰ、φＰＥおよびφＥＱは、そのＨレベル
が電源電圧ＶＣＣより高い電圧ＶＣＣ＋ΔＶに設定され
ている。これは、プリチャージ／イコライズ回路Ｐ／Ｅ
および１２においてｎチャネルＭＯＳトランジスタが設
けられており、そのしきい値電圧の影響を防止し、確実
に、ビット線ＢＬおよび／ＢＬならびにセンス駆動線Ｓ
ＡＬａおよびＳＡＬｂを電源電圧ＶＣＣレベルにプリチ
ャージするためである。これらのプリチャージ／イコラ
イズ回路Ｐ／Ｅおよび１２においてｐチャネルＭＯＳト
ランジスタが構成要素として用いられもよい。

【０２００】また、図２７に示す信号波形図において、
高電位側のビット線／ＢＬの電圧レベルが、プリチャー
ジ電圧ＶＣＣよりも、データ読出において少し低下して
いる。これは、通常、ダミーメモリセルが接続されてお
り、このダミーセルにより、ＨレベルおよびＬレベルの
中間レベルの電圧変化が生じているためであり、またこ
のとき、センス駆動線ＳＡＬａが、フローティング状態
にあり、その電源電圧ＶＣＣレベルにあるため電荷が消
費されてその電圧レベルが低下する。Ｐセンスアンプ
（トランジスタＰＴ１およびＰＴ２）の活性化時、いわ
ゆるリストア動作が行なわれるだけである。

【０２０１】なお、この制御信号φＰＰ、φＰＴおよび
φＥＱのＨレベルが、電源電圧ＶＣＣレベルに設定され
ており、ビット線ＢＬおよびＢＬならびにセンス駆動線
ＳＡＬａおよびＳＡＬｂのプリチャージ電圧レベルが電
源電圧ＶＣＣよりも少し低い電圧レベルに設定されても
よい。センスアンプＳＡのセンス動作時において構成要
素のＭＯＳトランジスタのゲート−ドレイン間に電源電
圧よりも大きな電圧が印加されればよい。

【０２０２】なおこの実施の形態７においても、Ｐセン
スアンプを駆動するＰセンス駆動線ＳＡＬａに対して
も、同様、Ｐセンス駆動制御回路を設け、センス駆動線
ＳＡＬａの電圧レベルを、電源電圧ＶＣＣよりも高い電
圧レベルにオーバードライブする構成が用いられてもよ
い。すなわち、図２２に示す構成においてＰセンス駆動
制御回路４ｐにおいて、ドライバ１０４の動作電源電圧
として電源電圧ＶＣＣに代えて昇圧電圧ＶＢＳＴが与え
られてもよい。

【０２０３】さらに、この実施の形態７において、セン
ス駆動制御回路の構成として、先の実施の形態４および
５と同様の構成を利用することができ、またこのＰセン
ス駆動制御回路に対しても、実施の形態４および５と同
様の構成が適用されてもよい。

【０２０４】この制御信号発生部の構成は、先の図２に
示す構成と同様の構成を利用することができ、単に制御
信号φＳ１が、昇圧電圧ＶＢＳＴの接地電圧ＧＮＤの間
で変化し、また制御信号／φＳ２およびφＳ３が、電源
電圧ＶＣＣと負電圧ＶＣＣ−ＶＢＳＴの間で変化するだ
けである。したがってレベル変換回路のレベル変換する
電圧レベルを変更するだけで、図４に示す構成をこの実
施の形態７においても利用することができる。

【０２０５】なお、ビット線は、電源電圧ＶＣＣレベル
に近い電圧レベルにプリチャージされてもよい。

【０２０６】以上のように、この発明の実施の形態７に
従えば、電源電圧レベルにプリチャージされる構成にお
いて、センス駆動制御回路の結合容量素子を駆動するド
ライバへ、電源電圧よりも高い昇圧電圧を動作電源電圧
として与えているため、センス動作時においてセンス駆
動線をオーバードライブして、センスアンプのトランジ
スタのドレイン−ソース間に電源電圧よりも高い電圧を
印加することができ、低電源電圧下でも高速でセンス動
作を行なうことができる。

【０２０７】［実施の形態８］図２８は、この発明の実
施の形態８の構成を示す図である。この図２８に示す構
成は、以下の点において、図２２に示す構成と異なって
いる。Ｎセンス駆動線ＳＡＬｂは、センス制御信号φＳ
３に応答して導通するｎチャネルＭＯＳトランジスタＱ
Ｎ２により駆動される。センス駆動線ＳＡＬｂのオーバ
ードライブは行なわれない。一方、Ｐセンス駆動線ＳＡ
Ｌａを駆動するＰセンス駆動制御回路４ｐは、ドライバ
１０４が、動作電源電圧として、昇圧電圧ＶＢＳＴを受
ける。また、ビット線ＢＬおよび／ＢＬならびにセンス
駆動線ＳＡＬａおよびＳＡＬｂは、接地電圧ＧＮＤにプ
リチャージされる。他の構成は、図２２に示す構成と同
じであり、対応する部分には同一参照番号を付し、その
詳細説明は省略する。

【０２０８】この図２８に示す構成の動作波形を、図２
９に示す。図２９に示すように、Ｐセンス駆動制御回路
４ｐにおいて、ノードＮＤ３およびＮＤ４は、接地電圧
ＧＮＤと昇圧電圧ＶＢＳＴの間で変化する。ビット線Ｂ
Ｌおよび／ＢＬは、接地電圧ＧＮＤレベルにプリチャー
ジされかつイコライズされており、ワード線ＷＬの電圧
は、Ｈレベルデータが読出された場合、そのビット線の
電圧レベルが、ダミーセルからのデータが読出されたビ
ット線よりも高くなる。

【０２０９】次いで、Ｎセンス駆動線ＳＡＬｂが接地電
圧レベルに固定されて、低電位のビット線が、安定に接
地電圧レベルに固定される。次いで、Ｐセンス駆動回路
４ｐにおいて、センス駆動線ＳＡＬａのオーバードライ
ブが行なわれ、Ｐセンスアンプによるセンス動作が行な
われ、高電位のビット線が電源電圧ＶＣＣレベルに駆動
される。センス制御信号／φＳ１Ｐが、昇圧電圧ＶＢＳ
Ｔから接地電圧ＧＮＤに時刻ｔｂにおいて立下がると、
ノードＮＤ３の電圧レベルが昇圧電圧ＶＢＳＴレベルに
立上がり、応じて結合容量素子Ｃ２を介してノードＮＤ
４の電圧レベルも昇圧電圧ＶＢＳＴレベルに上昇する。
これにより、センス駆動線ＳＡＬａも同様、昇圧電圧Ｖ
ＢＳＴレベルにまで駆動されて、高速でＰセンスアンプ
（トランジスタＰＴ１，ＰＴ２）によるセンス動作が行
なわれる。

【０２１０】これらのビット線電圧が、電源電圧ＶＣＣ
レベルに上昇すると、制御信号φＳ２Ｐが、接地電圧Ｇ
ＮＤレベルから昇圧電圧ＶＢＳＴレベルに上昇し、ノー
ドＮＤ４とセンス駆動線ＳＡＬａと切離し、次いで時刻
ｔｄにおいて、センス制御信号／φＳ３Ｐが昇圧電圧Ｖ
ＢＳＴから接地電圧ＧＮＤレベルに立下がり、センス駆
動線ＳＡＬａが、電源電圧ＶＣＣレベルに固定される。

【０２１１】したがって、この図２８に示すこれらのＰ
センスアンプに関連する部分の動作は、先の図２３に示
す信号波形図とノードの信号電圧が異なるだけであり、
実質的に同じである。ＰセンスアンプのＭＯＳトランジ
スタＰＴ１およびＰＴ２のソース−ドレイン間には、電
源電圧ＶＣＣよりも高い電圧ＶＢＳＴが印加され、高速
でセンス動作を行なうことができる。

【０２１２】なお、昇圧電圧ＶＢＳＴは、トランジスタ
の耐圧特性を考慮して、最大３・ＶＣＣ／２の電圧レベ
ルに設定される。ノードＮＤ３およびＮＤ４は、ほぼ同
相で変化するため、ノードＮＤ３およびＮＤ４の電位差
は、ほぼ０Ｖである。しかしながら、先の実施の形態４
または５に示されるような構成を、このＰセンス駆動制
御回路に適用した場合、この結合容量素子Ｃ２の電極ノ
ード間には、ＶＢＳＴ−ＶＣＣの電圧が印加される。こ
の場合、ＶＢＳＴ≦３・ＶＣＣ／２とすることにより、
メモリセル容量と同一構造の容量素子を結合容量素子Ｃ
２として利用することができる。しかしながら、このメ
モリセル容量と同一構造の容量素子を直列に接続するこ
とにより（図２５参照）、この昇圧電圧ＶＢＳＴの電圧
レベルは、結合容量素子Ｃ２の耐圧特性に関する限り、
３・ＶＣＣ／２よりも高くすることができる。

【０２１３】なお、この実施の形態８においても、Ｎセ
ンス駆動線ＳＡＬｂに対するＮセンス駆動制御回路とし
て、実施の形態４および５において用いた回路を適用し
てもよい。このＮセンス駆動制御回路を適用する場合に
おいても、このＮセンス駆動制御回路の動作電源電圧と
して昇圧電圧ＶＢＳＴが用いられてもよい（図２６に示
す構成参照）。

【０２１４】以上のように、この発明の実施の形態８に
従えば、接地電圧レベルにビット線がプリチャージされ
る場合、Ｐセンスアンプを駆動するＰセンス駆動線を、
電源電圧ＶＣＣよりも高い昇圧電圧ＶＢＳＴレベルにオ
ーバードライブしているため、電源電圧ＶＣＣの電圧レ
ベルが低い場合においても、高速でセンス動作を行なう
ことができる。なお、ビット線のプリチャージ電圧は、
接地電圧に近い電圧レベルであっても、同様の効果を得
ることができる。

【０２１５】

【発明の効果】以上のように、この発明に従えば、セン
ス動作時、センス駆動線を所定期間オーバードライブす
るように構成しているため、メモリセルキャパシタの信
頼性を損なうことなく、低電源電圧下においても、高速
でセンス動作を行なうことができる。

【０２１６】請求項１に係る発明に従えば、センスアン
プとビット線対とを接続した状態で、結合容量素子を用
いて所定期間センス駆動線をオーバードライブした後セ
ンス駆動線を所定電圧に保持しているため、高速でセン
ス動作を行なってビット線電圧を変化させることがで
き、リストア動作がセンス動作時に同時に行なわれるた
め、メモリサイクル時間を短縮することができ、低電源
電圧下でも高速動作する半導体記憶装置を実現すること
ができる。

【０２１７】請求項２に係る発明に従えば、結合容量素
子としてメモリセル容量と同一構造の容量素子を利用し
ているため、小占有面積で大きな容量値を有する結合容
量素子を何ら製造工程を増加させることなく実現するこ
とができる。

【０２１８】請求項３に係る発明に従えば、センス駆動
線のオーバードライブの後、センス駆動線を所定電圧供
給源に結合しているため、センス駆動線を介してビット
線電圧が所定電圧レベルに安定に保持され、正確に、メ
モリセルデータのリストアを行なうことができる。

【０２１９】請求項４に係る発明に従えば、結合容量素
子とセンス駆動線の間に分離ゲートを設け、所定期間経
過後、センス駆動線と結合容量素子とを分離しているた
め、容易に、センス駆動線が、長期間必要以上の期間に
わたってオーバードライブされるのを防止することがで
き、メモリセルキャパシタの絶縁特性が劣化するのを防
止することができる。

【０２２０】請求項５に係る発明に従えば、結合容量素
子とセンス駆動線とを直結し、この結合容量素子を介し
てセンス駆動線の駆動するドライバを、所定期間経過
後、非活性化するように構成しているため、センス駆動
線と結合容量素子との間で効率的に電荷を伝達すること
ができ、高速のセンス動作および高速のセンス駆動線プ
リチャージ動作を実現することができる。

【０２２１】請求項６に係る発明に従えば、所定期間の
間での結合容量素子を駆動してセンス駆動線へ電荷を供
給するように構成しているため、高速で、結合容量素子
に対して電荷供給動作を行なってオーバードライブを行
なうことができる。

【０２２２】請求項７に係る発明に従えば、センスアン
プのＨレベルおよびＬレベルデータ駆動用のセンス駆動
線それぞれに対しセンス駆動回路を設けているため、ビ
ット線充放電を、ともに、高速で行なうことができる。

【０２２３】請求項８に係る発明に従えば、Ｈレベルデ
ータおよびＬレベルデータを駆動するためのセンス駆動
線の一方に、センス駆動制御回路を設けているため、動
作状況に応じて必要なセンス駆動線のみオーバードライ
ブするだけでよく、消費電流および占有面積を増加させ
ることなく、高速で低電源電圧下においてもセンス動作
を行なうことができる。

【０２２４】請求項９に係る発明に従えば、結合容量素
子の駆動信号の振幅を、メモリセルの記憶データのＨレ
ベルおよびＬレベルそれぞれに対応する電圧差の１．５
倍以下かつ１．０倍以上の電圧レベルに設定しているた
め、結合容量素子としてメモリセル容量を用いても、そ
の信頼性を損なうことがなく、確実にセンス駆動線を所
定期間オーバードライブすることができる。

【０２２５】請求項１０に係る発明に従えば、センス駆
動制御回路は、センスアンプ群に共通に設けられてお
り、センス駆動制御回路の数を低減することができ、セ
ンス駆動制御回路の占有面積を低減することができる。

【０２２６】請求項１１に係る発明に従えば、所定数の
アレイブロックごとにセンス駆動制御回路を設け、選択
アレイブロックのセンスアンプ駆動線に対してのみ電荷
を供給しているようにしているため、結合容量素子およ
びドライバを必要最小限の数に設定して、回路占有面積
を低減することができる。

【０２２７】請求項１２に係る発明に従えば、センス駆
動線を一定の電圧レベルに保持するためのゲート素子
を、ＭＯＳトランジスタで構成し、そのバックゲート
を、センス駆動線上の電圧の最大絶対値とＰＮ接合コン
タクトポテンシャルの差以上の絶対値を有するバイアス
電圧を与えているため、センス駆動線オーバードライブ
時においては、確実に、このゲート素子を非導通状態に
保持することができ、正確に、センス駆動線をオーバー
ドライブすることができる。

【０２２８】請求項１３に係る発明に従えば、結合容量
素子とセンス駆動線とを分離するための分離ゲートを、
ＭＯＳトランジスタで構成し、そのバックゲートへ、セ
ンス駆動線上の電圧の最大絶対値とＰＮ接合コンタクト
ポテンシャルの差以上の絶対値を有するバイアス電圧を
印加するように構成しているため、センス駆動線のオー
バードライブ時、センス駆動線とバックゲートとの間が
導通するのを防止することができ、正確にセンス駆動線
をオーバードライブすることができる。

【０２２９】請求項１４に係る発明に従えば、結合容量
素子は、メモリセルの不純物領域と同一不純物濃度を有
する不純物領域と、この不純物領域上にこれと接続しか
つメモリセルキャパシタの第２電極層と同層に形成され
る第３の電極層と、この第３電極層上に、第２の絶縁膜
を介して第２電極層と同層に形成される第４電極層とで
構成しているため、この結合容量素子の容量値をメモリ
セルキャパシタの容量値の整数倍とすることができ、必
要とされる容量値を、小占有面積で容易に実現すること
ができる。

【０２３０】請求項１５に係る発明に従えば、結合容量
素子を、ゲート電極層と同層に形成される第１の導電層
と、このゲート電極層に電気的に結合されかつストレー
ジノード電極層と同一層に形成される第２の導電層と、
この第２の導電層上に第２の絶縁膜を介してセルプレー
ト電極層と同一層に形成される第３の導電層とで構成し
ているため、何ら製造工程を増加させることなく、メモ
リセルキャパシタの容量値の少なくとも整数倍の容量値
を有するキャパシタを容易に実現することができる。

【０２３１】請求項１６に係る発明に従えば、結合容量
素子を、ビット線に相当する第１の導電層と、この第１
導電層に電気的に結合され、かつストレージ電極層と同
層に形成される第２の導電層と、第２の絶縁膜を介して
この第２の導電層に対向して形成されるセルプレート電
極層と同層の第３の導電層とで構成しているため、何ら
製造工程を増加させることなく、容易に必要な容量値を
有する容量素子を小占有面積で形成することができる。

【０２３２】請求項１７に係る発明に従えば、スタンバ
イサイクル時、保持回路により、センス駆動線は、ビッ
ト線と同じ電圧レベルでかつ、Ｈレベルデータ、および
Ｌレベルデータそれぞれに対応する電圧およびこれらの
中間電圧のいずれかに設定しているため、このビット線
プリチャージ電圧レベルにかかわらず、低電源電圧下に
おいても、正確に、高速でセンス動作を行なうことがで
きる。

【図面の簡単な説明】

【図１】 この発明に従う半導体記憶装置の全体の構成
を概略的に示す図である。

【図２】 この発明の実施の形態１に従う半導体記憶装
置の要部の構成を示す図である。

【図３】 図２に示す構成の動作を示す信号波形図であ
る。

【図４】 図２に示す構成の制御信号を発生する部分の
構成を概略的に示す図である。

【図５】 図４に示す構成の動作を示す信号波形図であ
る。

【図６】 図１に示すメモリセルの断面構造を概略的に
示す図である。

【図７】 この発明の実施の形態２に従う結合容量素子
の断面構造を概略的に示す図である。

【図８】 図７に示す結合容量素子の平面レイアウトを
概略的に示す図である。

【図９】 （Ａ）−（Ｃ）は、図７に示す結合容量素子
の電気的等価回路を示す図である。

【図１０】 （Ａ）は、この発明の実施の形態２に従う
結合容量素子の第２の構成を示し、（Ｂ）は、（Ａ）に
示す構成の電気的等価回路を示す図である。

【図１１】 （Ａ）は、この発明の実施の形態２に従う
結合容量素子の第３の構成を概略的に示す図であり、
（Ｂ）は、（Ａ）に示す構成の電気的等価回路を示す図
である。

【図１２】 この発明の実施の形態３に従う半導体記憶
装置の要部の構成を概略的に示す図である。

【図１３】 （Ａ）は、図１２に示す制御信号を発生す
る部分の構成を概略的に示し、（Ｂ）は、（Ａ）に示す
構成の動作を示す信号波形図である。

【図１４】 この発明の実施の形態３の第１の変更例の
構成を概略的に示す図である。

【図１５】 図１４に示す制御信号を発生する部分の構
成を概略的に示す図である。

【図１６】 この発明の実施の形態３の変更例２の構成
を概略的に示す図である。

【図１７】 （Ａ）は、図１６に示す構成の制御信号を
発生する部分の構成を概略的に示し、（Ｂ）は、（Ａ）
に示す構成の動作を示す信号波形図である。

【図１８】 この発明の実施の形態４に従う構成を示す
図である。

【図１９】 この発明の実施の形態５に従う構成を示す
図である。

【図２０】 図１９に示す構成の動作を示す信号系図で
ある。

【図２１】 図１９に示す制御信号を発生する部分の構
成を概略的に示す図である。

【図２２】 この発明の実施の形態６の構成を示す図で
ある。

【図２３】 図２０に示す構成の動作を示す信号波形図
である。

【図２４】 図２２に示す制御信号を発生する部分の構
成を概略的に示す図である。

【図２５】 この発明の実施の形態６の変更例の構成を
概略的に示す図である。

【図２６】 この発明の実施の形態７に従う構成を示す
図である。

【図２７】 図２６に示す構成の動作を示す信号波形図
である。

【図２８】 この発明の実施の形態８に従う構成を示す
図である。

【図２９】 図２８に示す構成の動作を示す信号波形図
である。

【図３０】 従来の半導体記憶装置のアレイ部の構成を
概略的に示す図である。

【図３１】 従来のセンスアンプの構成の一例を示す図
である。

【図３２】 （Ａ）は、従来の半導体記憶装置の他の構
成を示す図であり、（Ｂ）は、（Ａ）に示す構成の動作
を示す信号波形図である。

【符号の説明】

１ メモリセルアレイ、２ センスアンプ群、３ 行選
択回路、４，４ｎ，４ｐ センス駆動制御回路、５ 列
選択回路、６ 集積回路、ＳＡ センスアンプ、Ｐ／Ｅ
ビット線プリチャージ／イコライズ回路、１２ セン
スプリチャージ／イコライズ回路、ＰＴ１，ＰＴ２，Ｑ
Ｐ１ ｐチャネルＭＯＳトランジスタ、ＮＴ１〜ＮＴ
５，ＱＮ１−ＱＮ３ ｎチャネルＭＯＳトランジスタ、
Ｃ１ 結合容量素子、ＢＬ，／ＢＬ ビット線、５２ａ
−５２ｃ 不純物領域、５５ ビット線、５６ａ，５６
ｂ ストレージノード、５７ａ，５７ｂ キャパシタ絶
縁膜、５９ セルプレート、５２ｄ−５２ｇ 不純物領
域、５６ｃ，５６ｄ 第１の導電層、５７ｃ 絶縁膜、
５９ａ 第２の導電層、５６ａ１−５６ａｎ 第１の導
電層、６３ａ ワード線相当導電層、６４ａ 絶縁膜、
７５ａ ビット線相当導電層、ＳＢ０−ＳＢ３１ セン
スブロック、ＱＮ３−０〜ＱＮ３−３１ ｎチャネルＭ
ＯＳトランジスタ、１４，１４−０，１４−ｎ ドライ
バ、Ｃ１−０〜Ｃ１−ｎ 結合容量素子、ＧＢ０〜ＧＢ
ｎ グローバルセンスブロック、ＢＩＧＬ，ＢＩＧＲ
ビット線分離ゲート、ＱＮ４ ｎチャネルＭＯＳトラン
ジスタ、ＱＰ２ ｐチャネルＭＯＳトランジスタ、Ｃ２
結合容量素子、１０４ ドライバ、ＳＡＬ，ＳＡＬ
ａ，ＳＡＬｂ センス駆動線。

Claims (17)

【特許請求の範囲】
1. 【請求項１】 少なくとも１列に整列して配置される複
   数のメモリセル、前記１列に整列して配置されるメモリ
   セルが接続するビット線対、 前記ビット線対に結合され、センス駆動線上の電圧に従
   って前記ビット線対の電圧を差動増幅するためのセンス
   アンプ、および前記センス駆動線に結合され、センス動
   作指示信号の活性化に応答して前記センス駆動線を結合
   容量素子の容量結合動作により所定電圧を超えて所定期
   間過駆動した後、前記所定電圧に前記センス駆動線を保
   持するためのセンス駆動制御回路を備え、前記ビット線
   対と前記センスアンプとは少なくとも前記センス動作指
   示信号が活性状態の間継続して接続される、半導体記憶
   装置。
2. 【請求項２】 各前記メモリセルはメモリ容量を含み、
   前記結合容量素子は前記メモリ容量と同一構造の容量を
   含み、 前記センス駆動制御回路は、前記センス動作指示信号の
   活性化に応答して、前記結合容量素子を駆動して前記セ
   ンス駆動線へ前記所定期間電荷を供給するセンス駆動回
   路を含む、請求項１記載の半導体記憶装置。
3. 【請求項３】 前記センス駆動制御回路はさらに、前記
   所定期間の経過後、前記センス駆動線を前記所定電圧を
   供給する電圧供給源に結合するゲート素子を含む、請求
   項２記載の半導体記憶装置。
4. 【請求項４】 前記センス駆動回路は、 前記センス駆動線と前記結合容量素子との間に接続さ
   れ、前記所定期間前記センス駆動線と前記結合容量素子
   とを接続しかつ前記所定期間経過後前記センス駆動線と
   前記結合容量素子とを切離すための分離ゲートと、 前記センス動作指示信号の活性化に応答して、前記結合
   容量素子を駆動して電荷を前記分離ゲートへ伝達するた
   めのドライバを含む、請求項２または３記載の半導体記
   憶装置。
5. 【請求項５】 前記センス駆動回路は、 前記センス動作指示信号の活性化に応答して、前記結合
   容量素子を駆動して前記センス駆動線へ電荷を供給する
   ためのドライバと、 前記ドライバに結合され、前記センス動作指示信号の活
   性化に応答して前記ドライバを前記所定期間経過後非活
   性化して前記結合容量素子の駆動を停止させるためのゲ
   ート素子とを含む、請求項２または３記載の半導体記憶
   装置。
6. 【請求項６】 前記センス駆動制御回路は、前記センス
   動作指示信号の活性化に応答して、前記所定期間活性化
   されて前記結合容量素子を駆動して電荷を前記センス駆
   動線へ供給するためのドライバを含む、請求項２または
   ３記載の半導体記憶装置。
7. 【請求項７】 前記センス駆動線は、メモリセルが記憶
   するＨレベルデータに対応する電圧と前記メモリセルが
   記憶するＬレベルデータに対応するデータをそれぞれ伝
   達する第１および第２の駆動電圧伝達線を含み、 前記センス駆動制御回路は、前記第１および第２の駆動
   電圧伝達線それぞれに対して設けられる、請求項１記載
   の半導体記憶装置。
8. 【請求項８】 前記センス駆動線は、前記メモリセルの
   記憶するＨレベルデータに対応する電圧を伝達する第１
   の駆動電圧伝達線と、前記メモリセルの記憶するＬレベ
   ルデータに対応する電圧を伝達する第２の駆動電圧伝達
   線とを含み、前記センス駆動制御回路は、前記第１およ
   び第２の駆動電圧伝達線の一方に設けられる、請求項１
   記載の半導体記憶装置。
9. 【請求項９】 前記センス駆動回路から前記結合容量素
   子へ与えられる駆動信号の振幅は、前記メモリセルの記
   憶データのＨレベルおよびＬレベル各々に対応する電圧
   の差の１．０倍以上１．５倍以下である、請求項２記載
   の半導体記憶装置。
10. 【請求項１０】 前記複数のメモリセルは複数行・複数
    列のマトリックス状に配列され、 前記センスアンプは、各前記列に対応して配置され、 前記センス駆動制御回路は各前記列に対応して配置され
    るセンスアンプに共通に設けられる、請求項２記載の半
    導体記憶装置。
11. 【請求項１１】 前記複数のメモリセルは、複数行・複
    数列のマトリックス状に配列され、前記マトリックス
    は、各々が複数行のメモリセルを有する複数のアレイブ
    ロックに分割され、各メモリセルはメモリ容量を含み、 前記センスアンプは各アレイブロックにおいて各列に対
    応して配置され、 前記センス駆動線は、各前記アレイブロックに対応して
    設けられ、各々に対応のアレイブロックのセンスアンプ
    が共通に接続する複数のサブセンス駆動線を含み、 前記複数のアレイブロックは各々が所定数のアレイブロ
    ックを含む１以上のグローバルブロックに分割され、前
    記センス駆動制御回路は、 前記グローバルブロックに対応して設けられ、かつ前記
    メモリ容量と同一構造を有する結合容量素子と、 前記結合容量素子に対応して設けられ、センス動作指示
    信号に応答して対応の結合容量素子を駆動するドライバ
    と、 前記複数のアレイブロック各々に対応して設けられ、前
    記センス動作指示信号とアレイブロック指示信号とに応
    答して導通し、対応の結合容量素子からの電荷を対応の
    サブセンス駆動線へ伝達するための複数のゲートを含
    む、請求項１記載の半導体記憶装置。
12. 【請求項１２】 前記ゲート素子は、前記センス駆動線
    上の電圧の最大絶対値とＰＮ接合コンタクトポテンシャ
    ルの差以上の絶対値の電圧をバックゲートに受ける絶縁
    ゲート型電界効果トランジスタを備える、請求項３記載
    の半導体記憶装置。
13. 【請求項１３】 前記分離ゲートは、前記センス駆動線
    上の電圧の最大絶対値とＰＮ接合コンタクトポテンシャ
    ルの差以上の絶対値の電圧をバックゲートに受ける絶縁
    ゲート型電界効果トランジスタを備える、請求項４記載
    の半導体記憶装置。
14. 【請求項１４】 前記メモリセルのメモリ容量は、 半導体基板領域表面に形成される不純物領域に接続する
    第１電極層と、 前記第１電極層上に絶縁膜を介して形成される第２電極
    層とを備え、 前記結合容量素子は、前記不純物領域と同一不純物濃度
    を有する第２の不純物領域に接続する前記第１電極層と
    同一層に形成される第３電極層と、前記第２電極層と同
    一層に前記第３電極層と対向して形成される第４の電極
    層とを両電極層として備える、請求項２記載の半導体記
    憶装置。
15. 【請求項１５】 前記メモリセルは、 ゲート電極と、前記ビット線対の一方のビット線に接続
    する第１の導通ノードと、第２の導通ノードとを有する
    絶縁ゲート型電界効果トランジスタと、 前記第２の導通ノードに接続するストレージノード電極
    層と、前記ストレージノード電極層と絶縁膜を介して対
    向するように形成されるセルプレート電極層とを有する
    セルキャパシタとを備え、 前記結合容量素子は、前記ゲート電極と同一層に形成さ
    れる第一導電層と、前記セルプレート電極層と同一層に
    形成されかつ前記第１導電層に接続する第２導電層と、
    前記第２導電層上に前記セルプレート電極層と同一層に
    形成される第３導電層とを有する、請求項２記載の半導
    体記憶装置。
16. 【請求項１６】 前記メモリセルは、 前記ビット線対の一方のビット線に接続する第１の導通
    ノードと、第２の導通ノードとを有するアクセストラン
    ジスタと、 前記第２の導通ノードに接続するストレージノード電極
    層と、前記ストレージノード電極層に絶縁膜を介して対
    向して前記ストレージノード電極層上に配置されるセル
    プレート電極層とを有するセルキャパシタとを含み、 前記結合容量素子は、前記ビット線と同一層に形成され
    る第１導電層と、前記第１導電層に接続されかつ前記ス
    トレージノード電極層と同一層に形成される第２導電層
    と、前記セルプレート電極層と同一層に前記第２導電層
    と対向して形成される第３導電層を備える、請求項２記
    載の半導体記憶装置。
17. 【請求項１７】 スタンバイサイクル時、前記メモリセ
    ルの記憶データのＨレベルデータおよびＬレベルデータ
    各々に対応する第１および第２の電圧ならびに前記第１
    および第２の電圧の和の１／２のレベルの電圧のいずれ
    かに前記センス駆動線を保持するための回路をさらに備
    え、前記ビット線対の各ビット線は前記スタンバイサイ
    クル時前記センス駆動線と同一電圧レベルに保持され
    る、請求項１記載の半導体記憶装置。