JP2000236073A - Semiconductor device and manufacture of the semiconductor device - Google Patents
Semiconductor device and manufacture of the semiconductor deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものであり、特に、厚い酸化膜と薄
い酸化膜とをともに有する半導体装置及びその製造方法
に関する。The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device having both a thick oxide film and a thin oxide film and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】図１２は、一般的な不揮発性半導体記憶
装置におけるメモリトランジスタ部分の断面を模式的に
示す図である。この図１２からわかるように、不揮発性
半導体記憶装置は、シリコン等からなる半導体基板１１
０上に形成されたゲート酸化膜１１２を備えて構成され
ている。このゲート酸化膜１１２上には、電気的に浮遊
したフローティングゲート（浮遊ゲート）１１４が形成
されている。このフローティングゲート１１４上には、
層間絶縁膜１１６が形成されている。この層間絶縁膜１
１６上には、フローティングゲート１１４を電気的に制
御するコントロールゲート（制御ゲート）１１８が形成
されている。2. Description of the Related Art FIG. 12 is a diagram schematically showing a cross section of a memory transistor portion in a general nonvolatile semiconductor memory device. As can be seen from FIG. 12, the nonvolatile semiconductor memory device has a semiconductor substrate 11 made of silicon or the like.
The gate oxide film 112 is formed on the gate electrode 0. An electrically floating floating gate (floating gate) 114 is formed on the gate oxide film 112. On this floating gate 114,
An interlayer insulating film 116 is formed. This interlayer insulating film 1
On 16, a control gate (control gate) 118 for electrically controlling the floating gate 114 is formed.
【０００３】図１２に示すような不揮発性半導体記憶装
置では、フローティングゲート１１４にゲート酸化膜１
１２を介して電気的に電子を注入したり、注入した電子
を引き抜いたりすることにより、このメモリトランジス
タのしきい値が変わることを利用して、データの「１」
と「０」とを識別している。このようにフローティング
ゲート１１４に電子を注入したり、フローティングゲー
ト１１４から電子を引き抜いたりするには、２０Ｖ程度
の電圧が必要となる。すなわち、図１３からわかるよう
に、データを書き込むために電子をフローティングゲー
ト１１４に注入する場合には、コントロールゲート１１
８に＋２０Ｖを印加し、半導体基板１１０側に０Ｖを印
加する必要がある。逆に、データを消去するために電子
をフローティングゲート１１４から引き抜く場合には、
コントロールゲート１１８に０Ｖを印加し、半導体基板
１１０側に＋２０Ｖを印加する必要がある。In a nonvolatile semiconductor memory device as shown in FIG. 12, a gate oxide film 1 is
Taking advantage of the fact that the threshold value of the memory transistor changes by electrically injecting electrons through the transistor 12 or extracting the injected electrons, the data "1" is used.
And "0". In order to inject electrons into the floating gate 114 or to extract electrons from the floating gate 114, a voltage of about 20 V is required. That is, as shown in FIG. 13, when electrons are injected into the floating gate 114 to write data, the control gate 11
It is necessary to apply +20 V to 8 and 0 V to the semiconductor substrate 110 side. Conversely, when electrons are extracted from the floating gate 114 to erase data,
It is necessary to apply 0 V to the control gate 118 and +20 V to the semiconductor substrate 110 side.
【０００４】不揮発性半導体記憶装置やＬＳＩ等の半導
体装置において、このような高い電圧をコントロールす
るには、酸化膜の膜厚が厚い高耐圧系のトランジスタを
半導体装置内に作り込む必要がある。これに対して、高
耐圧の駆動をしないトランジスタは、トランジスタとし
てのパフォーマンスを要求されるため、一般的には、高
耐圧系のトランジスタよりも薄い酸化膜を用いて半導体
装置内に作り込む必要がある。つまり、上述したような
不揮発性半導体記憶装置においては、１つの半導体装置
内に２種類以上の膜厚の酸化膜を形成する必要がある。In a semiconductor device such as a nonvolatile semiconductor memory device or an LSI, in order to control such a high voltage, it is necessary to form a high breakdown voltage transistor having a thick oxide film in the semiconductor device. On the other hand, a transistor that is not driven with a high withstand voltage requires performance as a transistor. Therefore, it is generally necessary to use a thinner oxide film than a transistor with a high withstand voltage in a semiconductor device. is there. That is, in the above-described nonvolatile semiconductor memory device, it is necessary to form two or more types of oxide films in one semiconductor device.
【０００５】ところで、近年においては、半導体装置の
微細化が進んでいる。このため、素子分離用の酸化膜の
形成方法も、ＬＯＣＯＳ法から、半導体基板をエッチン
グしてトレンチを掘りそこに酸化膜を埋め込むトレンチ
アイソレーションへ、移りつつある。このトレンチアイ
ソレーションの製造プロセスにおいては、トレンチに埋
め込んだ酸化膜をＣＭＰ（Chemical Mechanical Polis
h）等を用いて平坦化させる必要が生じる。製造プロセ
スにおいて、このトレンチアイソレーションを形成する
タイミングとしては、トレンチアイソレーション形成後
にトランジスタのゲート酸化膜（薄い酸化膜）を形成す
る方法（ゲート後作り）と、トレンチアイソレーション
形成前にトランジスタのゲート酸化膜（薄い酸化膜）を
形成する方法（ゲート先作り）とが、ある。[0005] In recent years, semiconductor devices have been miniaturized. For this reason, the method of forming an oxide film for element isolation is also shifting from the LOCOS method to trench isolation in which a semiconductor substrate is etched to dig a trench and bury an oxide film therein. In this trench isolation manufacturing process, the oxide film embedded in the trench is subjected to CMP (Chemical Mechanical Polis).
It is necessary to planarize using h) and the like. In the manufacturing process, the timing of forming the trench isolation includes a method of forming a gate oxide film (thin oxide film) of the transistor after the formation of the trench isolation (a post-gate formation) and a method of forming the gate of the transistor before the formation of the trench isolation. There is a method of forming an oxide film (thin oxide film) (making a gate destination).
【０００６】ＤＲＡＭやＳＲＡＭ、ロジックＩＣ等の製
品は、特に薄い酸化膜であるゲート酸化膜にトンネル電
流を流すような使われ方をしないので、前者のようにト
レンチアイソレーション形成後に薄い酸化膜であるゲー
ト酸化膜を形成しても差し支えない。しかし、ＮＡＮＤ
型ＥＥＰＲＯＭ等のＥＥＰＲＯＭでは、薄い酸化膜であ
るゲート酸化膜１１２にトンネル電流を流すような使わ
れ方をする。すなわち、薄い酸化膜であるゲート酸化膜
１１２に強い電界がかかるような使われ方をする。この
ため、ゲート酸化膜１１２は、ＤＲＡＭ等の他の製品と
比べて、高い信頼性や、低いリーク電流等の特性が要求
される。したがって、ＥＥＰＲＯＭの製造プロセスにお
いては、トレンチアイソレーション形成前に薄い酸化膜
であるゲート酸化膜１１２を形成する必要がある。これ
は、詳しく説明すると次のような理由によるものであ
る。Products such as DRAMs, SRAMs, and logic ICs are not used in such a way that a tunnel current flows through a gate oxide film, which is a thin oxide film. Therefore, a thin oxide film is formed after trench isolation is formed as in the former case. A certain gate oxide film may be formed. But NAND
An EEPROM such as a type EEPROM is used such that a tunnel current flows through a gate oxide film 112 which is a thin oxide film. That is, it is used in such a manner that a strong electric field is applied to the gate oxide film 112 which is a thin oxide film. For this reason, the gate oxide film 112 is required to have characteristics such as higher reliability and lower leakage current than other products such as DRAM. Therefore, in the manufacturing process of the EEPROM, it is necessary to form the gate oxide film 112 which is a thin oxide film before forming the trench isolation. This is explained in detail for the following reason.
【０００７】すなわち、図１４からわかるように、トレ
ンチアイソレーション１２０形成後に薄い酸化膜である
ゲート酸化膜１１２を形成する場合には、一度、トレン
チ形成時のバッファー酸化膜を剥離して、改めて、薄い
酸化膜であるゲート酸化膜１１２を形成し直す必要があ
る。このバッファー酸化膜を剥離する際に、トレンチア
イソレーション１２０のエッジ部に窪み１２２が生じて
しまう。この後、ゲート酸化膜１１２を形成するのであ
るが、エッチ部に窪み１２２が存在するため、ゲート酸
化膜１１２に必要な耐圧を得られない可能性があり、ま
た、ゲート酸化膜１１２の信頼性もＥＥＰＲＯＭで要求
されるスペックには不十分である。このような理由によ
り、ＥＥＰＲＯＭの製造プロセスにおいては、トレンチ
アイソレーション形成前に薄い酸化膜であるゲート酸化
膜１１２を形成する方が適しているのである（ゲート先
作り）。That is, as can be seen from FIG. 14, when the gate oxide film 112, which is a thin oxide film, is formed after the formation of the trench isolation 120, the buffer oxide film at the time of forming the trench is once peeled off. It is necessary to re-form the gate oxide film 112 which is a thin oxide film. When the buffer oxide film is stripped, a depression 122 is formed at the edge of the trench isolation 120. After that, the gate oxide film 112 is formed. However, since the recess 122 is present in the etched portion, there is a possibility that the withstand voltage required for the gate oxide film 112 may not be obtained. However, it is not sufficient for the specifications required for the EEPROM. For this reason, in the manufacturing process of the EEPROM, it is more suitable to form the gate oxide film 112 which is a thin oxide film before forming the trench isolation (gate preparation).
【０００８】以下、このようなトレンチアイソレーショ
ン形成前に薄い酸化膜であるゲート酸化膜１１２を形成
する製造プロセスの例を、図１５乃至図２０に基づい
て、簡単に説明する。これら図１５乃至図２０は、ゲー
ト酸化膜等を構成するための薄い酸化膜と、高耐圧系の
トランジスタを作り込む等のための厚い酸化膜とを有す
る、半導体装置の製造工程の一部を示す図である。An example of a manufacturing process for forming a gate oxide film 112 which is a thin oxide film before forming such a trench isolation will be briefly described with reference to FIGS. FIGS. 15 to 20 illustrate a part of a semiconductor device manufacturing process including a thin oxide film for forming a gate oxide film and the like and a thick oxide film for forming a high breakdown voltage transistor and the like. FIG.
【０００９】図１５（ａ）からわかるように、第１の酸
化を行うことにより、シリコン等からなる半導体基板１
３０上に第１酸化膜１３２を形成する。続いて、レジス
トを塗布した上でリソグラフィーでパターニングを行な
い、厚い酸化膜形成予定領域にレジスト１３４を形成す
る。この第１酸化膜１３２は、半導体装置１３０の界面
Ｌ１００を中心として、上下方向に広がるように形成さ
れる。As can be seen from FIG. 15A, the semiconductor substrate 1 made of silicon or the like is obtained by performing the first oxidation.
A first oxide film 132 is formed on 30. Subsequently, after a resist is applied, patterning is performed by lithography, and a resist 134 is formed in a region where a thick oxide film is to be formed. The first oxide film 132 is formed so as to extend in the vertical direction around the interface L100 of the semiconductor device 130.
【００１０】次に、図１５（ｂ）からわかるように、レ
ジスト１３４が形成されている状態でＨＦ系のエッチン
グ液でエッチングを行い、薄い酸化膜形成予定領域にお
ける第１酸化膜１３２を除去する。続いて、厚い酸化膜
形成予定領域をカバーしていたレジスト１３４を剥離す
る。Next, as can be seen from FIG. 15B, etching is performed with an HF-based etchant in a state where the resist 134 is formed, and the first oxide film 132 in the region where a thin oxide film is to be formed is removed. . Subsequently, the resist 134 covering the region where the thick oxide film is to be formed is removed.
【００１１】次に、図１６からわかるように、第２の酸
化を行うことにより、第２酸化膜１３６と第３酸化膜１
３８とを形成する。すなわち、厚い酸化膜形成予定領域
に厚い酸化膜である第２酸化膜１３６を形成する。ま
た、薄い酸化膜形成予定領域に薄い酸化膜である第３酸
化膜１３８を形成する。この第２の酸化においては、厚
い酸化膜形成予定領域の酸化量よりも、薄い酸化膜形成
予定領域の酸化量の方が多い。これは、厚い酸化膜形成
予定領域には、すでに第１酸化膜１３２が形成されてお
り、これを成長させるかたちで第２酸化膜１３６が形成
されるため、薄い酸化膜形成予定領域の酸化レート方
が、厚い酸化膜形成予定領域の酸化レートより、速いか
らである。なお、第２酸化膜１３６は、前述した界面Ｌ
１００を中心として、上下方向に広がるように形成され
る。第３酸化膜１３８は、この第３酸化膜１３８形成前
における半導体装置１３０の界面Ｌ１０１を中心とし
て、上下方向に広がるように形成される。このようにし
て半導体基板１３０上に、厚い酸化膜の領域と薄い酸化
膜の領域とを作り分ける。Next, as can be seen from FIG. 16, a second oxidation is performed to form the second oxide film 136 and the third oxide film 1.
38 are formed. That is, the second oxide film 136 which is a thick oxide film is formed in the region where the thick oxide film is to be formed. Further, a third oxide film 138 which is a thin oxide film is formed in a region where a thin oxide film is to be formed. In this second oxidation, the amount of oxidation in the thin oxide film formation region is larger than the thick oxide film formation region. This is because the first oxide film 132 is already formed in the region where the thick oxide film is to be formed, and the second oxide film 136 is formed by growing the first oxide film 132. This is because the oxidation rate is faster than that in the region where the thick oxide film is to be formed. Note that the second oxide film 136 is formed on the interface L
It is formed so as to extend in the vertical direction with the center at 100. The third oxide film 138 is formed so as to extend in the vertical direction around the interface L101 of the semiconductor device 130 before the formation of the third oxide film 138. Thus, a region of a thick oxide film and a region of a thin oxide film are separately formed on the semiconductor substrate 130.
【００１２】次に、図１７からわかるように、半導体基
板１３０上にＳｉＮから構成されるストッパー膜１４０
を形成する。このストッパー膜１４０は、ＣＭＰを行う
際のストッパーとなる。続いて、このストッパー膜１４
０上にＳｉＯ2から構成されるハードマスク膜１４２を
形成する。このハードマスク膜１４２は、半導体基板１
３０にトレンチを形成する際のハードマスクとなる。続
いて、レジストを塗布してリソグラフィーを行ない、ハ
ードマスク膜１４２を所定のパターンにエッチングし、
その後レジストを剥離する。このパターニングがされた
ハードマスク膜１４２をマスクとして用いて、ストッパ
ー膜１４０と第２酸化膜１３６と第３酸化膜１３８と半
導体基板１３０とを、エッチングすることにより、トレ
ンチ１４４を形成する。続いて、このトレンチ１４４に
第４酸化膜１４６を埋め込む。Next, as can be seen from FIG. 17, a stopper film 140 made of SiN is formed on the semiconductor substrate 130.
To form The stopper film 140 serves as a stopper when performing the CMP. Subsequently, the stopper film 14
A hard mask film 142 made of SiO 2 is formed on the substrate 0. The hard mask film 142 is formed on the semiconductor substrate 1
It serves as a hard mask when forming a trench in 30. Subsequently, a resist is applied and lithography is performed, and the hard mask film 142 is etched into a predetermined pattern.
Thereafter, the resist is stripped. Using the patterned hard mask film 142 as a mask, the stopper film 140, the second oxide film 136, the third oxide film 138, and the semiconductor substrate 130 are etched to form a trench 144. Subsequently, a fourth oxide film 146 is embedded in the trench 144.
【００１３】次に、図１８からわかるように、ＣＭＰを
行うことにより、この半導体装置を全体的にポリッシン
グすることにより、ハードマスク膜１４２を全体的に除
去するとともに、ストッパー膜１４０の一部を除去す
る。このポリッシングにおいては、ストッパー膜１４０
でエッチングレートが極度に遅くなる。このためストッ
パー膜１４０は、ＣＭＰを行う際のストパーの役割を果
たす。そして、厚い酸化膜形成領域と薄い酸化膜形成領
域がほぼ平らになったところで、ポリッシングをストッ
プする。また、これにより第４酸化膜１４６もポリッシ
ングされて、トレンチアイソレーション部１４６Ａが形
成される。Next, as can be seen from FIG. 18, the semiconductor device is entirely polished by performing CMP, thereby removing the entire hard mask film 142 and partially removing the stopper film 140. Remove. In this polishing, the stopper film 140 is used.
, The etching rate becomes extremely slow. Therefore, the stopper film 140 plays a role of a stopper when performing the CMP. Then, when the thick oxide film forming region and the thin oxide film forming region have become substantially flat, the polishing is stopped. In addition, the fourth oxide film 146 is also polished, thereby forming a trench isolation portion 146A.
【００１４】次に、図１９からわかるように、ＣＭＰを
行う際にストッパーの役割を果たしたストッパー膜１４
０を剥離する。ここで、上述した図１７からわかるよう
に、厚い酸化膜形成領域でも薄い酸化膜形成予定領域で
も、同等の膜厚でストッパー膜１４０は形成される。こ
のため、ストッパー膜１４０表面の位置は、厚い酸化膜
形成領域の方が薄い酸化膜形成領域よりも半導体基板１
３０から上方になる。したがって、厚い酸化膜形成領域
におけるトレンチ１４４に埋め込んだ第４酸化膜１４６
は、薄い酸化膜形成領域におけるトレンチ１４４に埋め
込んだ第４酸化膜１４６よりも、多くポリッシングされ
る。図１９からわかるように、厚い酸化膜形成領域にお
けるトレンチアイソレーション部１４６Ａ表面の第２酸
化膜１３６表面からの高さをＨ１とし、薄い酸化膜形成
領域におけるトレンチアイソレーション部１４６Ａ表面
の第３酸化膜１３８表面からの高さをＨ２とする。する
と、高さＨ１は高さＨ２よりも低いものとなることがわ
かる。すなわち、厚い酸化膜形成領域におけるトレンチ
アイソレーション部１４６Ａの高さＨ１の方が、薄い酸
化膜形成領域におけるトレンチアイソレーション部１４
６Ａの高さＨ２よりも、低いことがわかる。Next, as can be seen from FIG. 19, a stopper film 14 serving as a stopper when performing CMP.
0 is peeled off. Here, as can be seen from FIG. 17, the stopper film 140 is formed with the same thickness in both the thick oxide film formation region and the thin oxide film formation region. For this reason, the position of the surface of the stopper film 140 is such that the semiconductor substrate 1 is thicker in the thick oxide film formation region than in the thin oxide film formation region.
Upward from 30. Therefore, the fourth oxide film 146 buried in the trench 144 in the thick oxide film formation region
Is polished more than the fourth oxide film 146 buried in the trench 144 in the thin oxide film formation region. As can be seen from FIG. 19, the height of the surface of the trench isolation portion 146A in the thick oxide film formation region from the surface of the second oxide film 136 is H1, and the third oxidation of the surface of the trench isolation portion 146A in the thin oxide film formation region is H1. The height from the surface of the film 138 is H2. Then, it turns out that height H1 becomes lower than height H2. That is, the height H1 of the trench isolation portion 146A in the thick oxide film formation region is larger than the height H1 of the trench isolation portion 14 in the thin oxide film formation region.
It can be seen that the height is lower than the height H2 of 6A.
【００１５】[0015]
【発明が解決しようとする課題】上述したところからわ
かるように、従来のようなゲート先作りの製造プロセス
をＥＥＰＲＯＭの製造プロセスに適用して、前述したよ
うな２種類以上の膜厚の酸化膜を有するデバイスを製造
する場合には、トレンチアイソレーション部を形成する
過程でＣＭＰを行なってもトレンチアイソレーション部
の高さを、そろえることができないという問題があっ
た。すなわち、図１９からわかるように、薄い酸化膜形
成領域領域におけるトレンチアイソレーション部１４６
Ａの高さＨ１と、厚い酸化膜形成領域におけるトレンチ
アイソレーション部１４６Ａの高さＨ２をそろえること
が難しいという問題があった。As can be seen from the above description, an oxide film having two or more kinds of film thicknesses as described above is applied by applying a conventional manufacturing process for forming a gate to an EEPROM manufacturing process. In the case of manufacturing a device having a trench isolation portion, there is a problem that the height of the trench isolation portion cannot be uniform even if CMP is performed in the process of forming the trench isolation portion. That is, as can be seen from FIG. 19, trench isolation portion 146 in the thin oxide film formation region region
There is a problem that it is difficult to make the height H1 of A equal to the height H2 of the trench isolation portion 146A in the thick oxide film formation region.
【００１６】図２０からわかるように、薄い酸化膜形成
領域において、第３酸化膜１３８から飛び出すトレンチ
アイソレーション部１４６Ａの高さが高いと、ゲート電
極加工時に残さ（残り）１５０が生じるという問題があ
った。すなわち、トレンチアイソレーション部１４６Ａ
の高さが高いと、後の工程であるゲート電極加工時にゲ
ート電極のトレンチアイソレーション部１４６Ａで残さ
１５０が生じ易くなるという問題があった。As can be seen from FIG. 20, if the height of trench isolation portion 146A protruding from third oxide film 138 is high in the thin oxide film formation region, there is a problem that a residue (residue) 150 is generated during gate electrode processing. there were. That is, the trench isolation portion 146A
If the height of the gate electrode is high, there is a problem that a residue 150 is easily generated in the trench isolation portion 146A of the gate electrode at the time of processing the gate electrode in a later step.
【００１７】したがって、ゲート電極加工時に残さ１５
０が形成されないようにするためには、第３酸化膜１３
８から飛び出すトレンチアイソレーション部１４６Ａの
高さＨ２を、ある一定量以下に押さえる必要があった。
しかし、従来においては、厚い酸化膜形成領域における
トレンチアイソレーション部１４６Ａの高さＨ１と、薄
い酸化膜形成領域のトレンチアイソレーション部１４６
Ａの高さＨ２との、高さのギャップを埋めるのが難し
く、技術的に十分なレベルでは解決されていなかった。Therefore, when the gate electrode is processed,
0 is not formed, the third oxide film 13
It is necessary to keep the height H2 of the trench isolation portion 146A protruding from No. 8 below a certain amount.
However, conventionally, the height H1 of the trench isolation portion 146A in the thick oxide film formation region and the height of the trench isolation portion 146 in the thin oxide film formation region are reduced.
It is difficult to fill the gap between the height A2 and the height H2, and it has not been solved at a technically sufficient level.
【００１８】そこで、本発明は上記課題に鑑みてなされ
たものであり、厚い酸化膜形成領域におけるトレンチア
イソレーション部の高さと、薄い酸化膜形成領域におけ
るトレンチアイソレーション部の高さの差を、可及的に
少なくすることを目的とする。すなわち、トレンチアイ
ソレーション部の高さの違いを、厚い酸化膜形成領域と
薄い酸化膜形成領域とで従来よりも少なくすることを目
的とする。換言すれば、トレンチアイソレーション部形
成前において、厚い酸化膜形成領域の表面と、薄い酸化
膜形成領域の表面との間に生じる段差を、可及的に少な
くすることを目的とする。Therefore, the present invention has been made in view of the above-mentioned problems, and the difference between the height of a trench isolation portion in a thick oxide film formation region and the height of a trench isolation portion in a thin oxide film formation region is calculated as follows. The aim is to minimize as much as possible. That is, it is an object of the present invention to reduce the difference in the height of the trench isolation portion between the thick oxide film formation region and the thin oxide film formation region as compared with the conventional case. In other words, it is an object of the present invention to minimize a step between the surface of the thick oxide film forming region and the surface of the thin oxide film forming region before forming the trench isolation portion.
【００１９】[0019]
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置は、半導体基板の表面側に
形成された第１酸化膜と、前記半導体基板の表面側に形
成され、前記第１酸化膜よりも薄い膜厚の第２酸化膜
と、を有する半導体装置であって、前記第１酸化膜が形
成される領域における前記半導体基板の表面よりも、高
い表面を有する領域を酸化することにより、前記第２酸
化膜は形成されたものである、ことを特徴とする。In order to solve the above-mentioned problems, a semiconductor device according to the present invention comprises a first oxide film formed on a front surface of a semiconductor substrate and a first oxide film formed on a front surface of the semiconductor substrate. A second oxide film having a smaller thickness than the first oxide film, wherein a region having a surface higher than a surface of the semiconductor substrate in a region where the first oxide film is formed is oxidized. Thereby, the second oxide film is formed.
【００２０】また、本発明に係る半導体装置の製造方法
は、第１の酸化を行うことにより、半導体基板の表面側
に第１酸化膜を形成する、第１酸化工程と、薄い酸化膜
形成予定領域に形成された前記第１酸化膜を残存させ
て、厚い酸化膜形成予定領域に形成された前記第１酸化
膜を除去する、第１除去工程と、第２の酸化を行うこと
により、前記厚い酸化膜形成予定領域における半導体基
板の表面側に第２酸化膜を形成するとともに、前記薄い
酸化膜形成予定領域における半導体基板の表面側に第３
酸化膜を形成する、第２酸化工程と、前記第２酸化膜と
前記第３酸化膜とを除去する第２除去工程と、第３の酸
化を行うことにより、前記半導体基板の表面側に第４酸
化膜を形成する第３酸化工程と、前記厚い酸化膜形成予
定領域に形成された前記第４酸化膜を残存させて、前記
薄い酸化膜形成予定領域に形成された前記第４酸化膜を
除去する、第３除去工程と、第４の酸化を行うことによ
り、前記厚い酸化膜形成予定領域における前記半導体基
板の表面側に第５酸化膜を形成するとともに、前記薄い
酸化膜形成予定領域における半導体基板の表面側に第６
酸化膜を形成する、第４酸化工程と、を備えたこをと特
徴とする。Further, in the method of manufacturing a semiconductor device according to the present invention, a first oxidation is performed by forming a first oxide film on a front surface side of a semiconductor substrate by performing a first oxidation. A first removing step of removing the first oxide film formed in the region where the thick oxide film is to be formed while leaving the first oxide film formed in the region, and performing a second oxidation, A second oxide film is formed on the surface side of the semiconductor substrate in the region where the thick oxide film is to be formed, and a third oxide film is formed on the surface side of the semiconductor substrate in the region where the thin oxide film is to be formed.
Performing a second oxidation step of forming an oxide film, a second removal step of removing the second oxide film and the third oxide film, and a third oxidation to form a second oxidation step on the surface side of the semiconductor substrate; Forming a fourth oxide film in the region where the thick oxide film is to be formed, and leaving the fourth oxide film formed in the region where the thick oxide film is to be formed and leaving the fourth oxide film formed in the region where the thin oxide film is to be formed. By performing a third removing step of removing and a fourth oxidation, a fifth oxide film is formed on the surface side of the semiconductor substrate in the region where the thick oxide film is to be formed, and a fifth oxide film is formed in the region where the thin oxide film is to be formed. The sixth on the front side of the semiconductor substrate
A fourth oxidation step of forming an oxide film.
【００２１】[0021]
【発明の実施の形態】〔第１実施形態〕本発明の第１実
施形態は、半導体基板にトレンチを形成する前段階にお
いて、厚い酸化膜形成領域の表面と薄い酸化膜形成領域
の表面とで形成される段差が、極力少なくなるようにす
ることにより、トレンチアイソレーション部の高さを厚
い酸化膜形成領域と薄い酸化膜形成領域とで、そろうよ
うにしたものである。DESCRIPTION OF THE PREFERRED EMBODIMENTS [First Embodiment] In a first embodiment of the present invention, before forming a trench in a semiconductor substrate, the surface of a thick oxide film forming region and the surface of a thin oxide film forming region are separated. The height of the trench isolation portion is made equal between the thick oxide film forming region and the thin oxide film forming region by minimizing the formed step.
【００２２】図１乃至図５は、本実施形態に係る半導体
装置の製造工程を説明するための工程断面図である。FIGS. 1 to 5 are process cross-sectional views for explaining a manufacturing process of the semiconductor device according to the present embodiment.
【００２３】図１（ａ）からわかるように、第１の酸化
を行うことにより、シリコン等からなる半導体基板１０
上に第１酸化膜１２を形成する。なお、図中におけるＬ
１は、この第１酸化膜１２形成前における半導体基板１
０の界面を示している。すなわち第１酸化膜１２は、半
導体基板１０の界面Ｌ１を中心に上下方向に広がるよう
に形成される。続いて、レジストを塗布した上でリソグ
ラフィーでパターニングを行ない、薄い酸化膜形成予定
領域にレジスト１４を形成する。As can be seen from FIG. 1A, the semiconductor substrate 10 made of silicon or the like is obtained by performing the first oxidation.
A first oxide film 12 is formed thereon. Note that L in FIG.
1 denotes a semiconductor substrate 1 before the first oxide film 12 is formed.
0 indicates an interface. That is, the first oxide film 12 is formed so as to expand in the vertical direction around the interface L1 of the semiconductor substrate 10. Subsequently, after applying a resist, patterning is performed by lithography, and a resist 14 is formed in a region where a thin oxide film is to be formed.
【００２４】次に、図１（ｂ）からわかるように、レジ
スト１４が形成されている状態でＨＦ系のエッチング液
でエッチングを行い、厚い酸化膜形成予定領域に形成さ
れた第１酸化膜１２を除去する。続いて、薄い酸化膜形
成予定領域をカバーしていたレジスト１４を剥離する。Next, as can be seen from FIG. 1B, the first oxide film 12 formed in the region where the thick oxide film is to be formed is etched with an HF-based etchant while the resist 14 is formed. Is removed. Subsequently, the resist 14 covering the region where the thin oxide film is to be formed is removed.
【００２５】次に、図２（ａ）からわかるように、第２
の酸化を行うことにより、第２酸化膜１６と第３酸化膜
１８とを形成する。すなわち、厚い酸化膜形成予定領域
に薄い酸化膜である第２酸化膜１６を形成する。また、
薄い酸化膜形成予定領域に厚い酸化膜である第３酸化膜
１８を形成する。この第２の酸化においては、厚い酸化
膜形成予定領域の酸化量（くわれ）の方が、薄い酸化膜
形成予定領域の酸化量（くわれ）より多い。これは、薄
い酸化膜形成予定領域には、すでに第１酸化膜１２が形
成されており、これを成長させるかたちで第３酸化膜１
８が形成されるため、厚い酸化膜形成予定領域の酸化レ
ートの方が、薄い酸化膜形成予定領域の酸化レートよ
り、速いからである。また、第２酸化膜１６は、この第
２酸化膜形成前における半導体基板１０の界面Ｌ２を中
心として、上下方向に広がるように形成される。第３酸
化膜１８は、前述した界面Ｌ１を中心として、上下方向
に広がるように形成される。つまり、第３酸化膜１８
は、第１酸化膜１２形成前における半導体基板１０の界
面Ｌ１を中心として、上下方向に広がるように形成され
る。Next, as can be seen from FIG.
By performing the oxidation, a second oxide film 16 and a third oxide film 18 are formed. That is, the second oxide film 16 which is a thin oxide film is formed in a region where a thick oxide film is to be formed. Also,
A third oxide film 18 which is a thick oxide film is formed in a region where a thin oxide film is to be formed. In the second oxidation, the amount of oxidation (cracking) in the region where the thick oxide film is to be formed is larger than the amount of oxidation (cracking) in the region where the thin oxide film is to be formed. This is because the first oxide film 12 has already been formed in the region where the thin oxide film is to be formed, and the third oxide film 1 is formed by growing it.
8 is formed, the oxidation rate of the region where the thick oxide film is to be formed is faster than the oxidation rate of the region where the thin oxide film is to be formed. Further, the second oxide film 16 is formed so as to extend in the vertical direction around the interface L2 of the semiconductor substrate 10 before the formation of the second oxide film. The third oxide film 18 is formed so as to extend in the vertical direction around the above-described interface L1. That is, the third oxide film 18
Are formed so as to extend in the vertical direction around the interface L1 of the semiconductor substrate 10 before the first oxide film 12 is formed.
【００２６】次に、図２（ｂ）からわかるように、先程
と同様にＨＦ系のエッチング液でエッチングすることに
より、半導体基板１０の表面側に形成されている第２酸
化膜１６と第３酸化膜１８とを除去する。このようにす
ることにより、この図２（ｂ）に示すような半導体基板
１０の形状を得る。すなわち、厚い酸化膜形成予定領域
における半導体基板１０表面と、薄い酸化膜形成予定領
域における半導体基板１０表面との間に、段差が形成さ
れた形状を得る。この段差の高さＨ３は、第２酸化膜１
６の厚さと第３酸化膜１８の厚さとをコントロールする
ことにより、制御することが可能である。すなわち、第
１酸化膜１２を形成するための第１の酸化に要する時間
や条件と、第２酸化膜１６と第３酸化膜１８とを形成す
るための第２の酸化に要する時間や条件との、組合せを
コントロールすることにより、制御することが可能であ
る。Next, as can be seen from FIG. 2B, the second oxide film 16 formed on the front side of the semiconductor substrate 10 and the third The oxide film 18 is removed. Thus, the shape of the semiconductor substrate 10 as shown in FIG. 2B is obtained. That is, a shape in which a step is formed between the surface of the semiconductor substrate 10 in the region where the thick oxide film is to be formed and the surface of the semiconductor substrate 10 in the region where the thin oxide film is to be formed is obtained. The height H3 of the step depends on the second oxide film 1.
6 and the thickness of the third oxide film 18 can be controlled. That is, the time and conditions required for the first oxidation for forming the first oxide film 12 and the time and conditions required for the second oxidation for forming the second oxide film 16 and the third oxide film 18 are described. Can be controlled by controlling the combination of
【００２７】次に、図３（ａ）からわかるように、厚い
酸化膜形成予定領域と薄い酸化膜形成予定領域に、厚さ
の異なる酸化膜を作り分ける工程を行なう。すなわち、
第３の酸化を行うことにより、段差が形成された半導体
基板１０上に、第４酸化膜２０を形成する。この第４酸
化膜２０は、第４酸化膜２０形成前における半導体基板
１０の表面である界面Ｌ３と界面Ｌ４とを中心として、
上下方向に広がるように形成される。したがって、厚い
酸化膜形成予定領域における第４酸化膜２０の膜厚と、
薄い酸化膜形成予定領域における第４酸化膜２０の膜厚
は、同等になる。続いて、再びレジストを塗布してリソ
グラフィーでパターニングすることにより、厚い酸化膜
形成予定領域にレジスト２２を形成する。Next, as can be seen from FIG. 3A, a step of separately forming oxide films having different thicknesses in the thick oxide film forming region and the thin oxide film forming region is performed. That is,
By performing the third oxidation, a fourth oxide film 20 is formed on the semiconductor substrate 10 on which the step is formed. The fourth oxide film 20 is formed around an interface L3 and an interface L4, which are surfaces of the semiconductor substrate 10 before the fourth oxide film 20 is formed.
It is formed so as to spread vertically. Therefore, the thickness of the fourth oxide film 20 in the region where the thick oxide film is to be formed,
The thickness of the fourth oxide film 20 in the region where the thin oxide film is to be formed becomes equal. Subsequently, a resist 22 is formed in a region where a thick oxide film is to be formed by applying a resist again and patterning by lithography.
【００２８】次に、図３（ｂ）からわかるように、レジ
スト２２が形成された状態で、ＨＦ系のエッチング液を
用いてエッチングすることにより、薄い酸化膜形成予定
領域に形成された第４酸化膜２０を除去する。続いて、
厚い酸化膜形成予定領域をカバーしていたレジスト２２
を剥離する。Next, as can be seen from FIG. 3B, in a state where the resist 22 is formed, the resist 22 is etched using an HF-based etchant to form the fourth oxide film formed in the region where the thin oxide film is to be formed. The oxide film 20 is removed. continue,
The resist 22 covering the region where the thick oxide film is to be formed
Is peeled off.
【００２９】次に、図４（ａ）からわかるように、第４
の酸化を行うことにより、第５酸化膜２４と第６酸化膜
２６とを形成する。すなわち、厚い酸化膜形成予定領域
に厚い酸化膜である第５酸化膜２４を形成し、薄い酸化
膜形成予定領域に薄い酸化膜である第６酸化膜２６を形
成する。前述したように、この第４の酸化においては、
薄い酸化膜形成予定領域における酸化量の方が、厚い酸
化膜形成予定領域における酸化量よりも多い。これは、
すでに第５酸化膜２４が形成されてる領域を追加酸化す
る場合よりも、半導体基板１０がむき出しの領域を酸化
する方が、酸化レートが速いためである。また、第５酸
化膜２４は、前述した界面Ｌ３を中心として、上下方向
に広がるように形成される。つまり、第５酸化膜２４
は、第４酸化膜２０形成前における半導体基板１０の界
面Ｌ３を中心として、上下方向に広がるように形成され
る。第６酸化膜２６は、この第６酸化膜２６形成前にお
ける半導体基板１０の界面Ｌ５を中心として、上下方向
に広がるように形成される。Next, as can be seen from FIG.
By performing the oxidation, a fifth oxide film 24 and a sixth oxide film 26 are formed. That is, the fifth oxide film 24 which is a thick oxide film is formed in the region where the thick oxide film is to be formed, and the sixth oxide film 26 which is a thin oxide film is formed in the region where the thin oxide film is to be formed. As described above, in this fourth oxidation,
The amount of oxidation in the region where the thin oxide film is to be formed is larger than the amount of oxidation in the region where the thick oxide film is to be formed. this is,
This is because the oxidation rate is higher when the region where the semiconductor substrate 10 is exposed is oxidized than when the region where the fifth oxide film 24 is already formed is additionally oxidized. In addition, the fifth oxide film 24 is formed so as to expand in the vertical direction around the interface L3 described above. That is, the fifth oxide film 24
Are formed so as to extend in the vertical direction around the interface L3 of the semiconductor substrate 10 before the fourth oxide film 20 is formed. The sixth oxide film 26 is formed so as to extend in the vertical direction around the interface L5 of the semiconductor substrate 10 before the formation of the sixth oxide film 26.
【００３０】次に、図４（ｂ）からわかるように、半導
体基板１０上にＳｉＮから構成されるストッパー膜２８
を形成する。このストッパー膜２８は、ＣＭＰを行う際
のストッパーとなる。続いて、このストッパー膜２８上
にＳｉＯ2から構成されるハードマスク膜３０を形成す
る。このハードマスク膜３０は、半導体基板１０にトレ
ンチを形成する際のハードマスクとなる。続いて、レジ
ストを塗布してリソグラフィーを行ない、ハードマスク
膜３０を所定のパターンにエッチングし、その後レジス
トを剥離する。このパターニングがされたハードマスク
膜３０をマスクとして用いて、ストッパー膜２８と第５
酸化膜２４と第６酸化膜２６と半導体基板１０とを、エ
ッチングして、トレンチ３２を形成する。続いて、この
トレンチ３２に第７酸化膜３４を埋め込む。Next, as can be seen from FIG. 4B, a stopper film 28 made of SiN is formed on the semiconductor substrate 10.
To form The stopper film 28 serves as a stopper when performing the CMP. Subsequently, a hard mask film 30 made of SiO 2 is formed on the stopper film 28. The hard mask film 30 serves as a hard mask when forming a trench in the semiconductor substrate 10. Subsequently, a resist is applied and lithography is performed, the hard mask film 30 is etched into a predetermined pattern, and then the resist is removed. Using the patterned hard mask film 30 as a mask, the stopper film 28 and the fifth
The oxide film 24, the sixth oxide film 26, and the semiconductor substrate 10 are etched to form a trench 32. Subsequently, a seventh oxide film 34 is buried in the trench 32.
【００３１】次に、図５（ａ）からわかるように、ＣＭ
Ｐを行うことにより、この半導体装置を全体的にポリッ
シングすることにより、ハードマスク膜３０を全体的に
除去するとともに、ストッパー膜２８の一部を除去す
る。このポリッシングにおいては、ストッパー膜２８で
エッチングレートが極度に遅くなる。このためストッパ
ー膜２８は、ＣＭＰを行う際のストパーの役割を果た
す。そして、厚い酸化膜形成領域と薄い酸化膜形成領域
がほぼ平らになったところで、ポリッシングをストップ
する。これにより、第７酸化膜３４もポリッシングされ
て、トレンチアイソレーション部３４Ａが形成される。Next, as can be seen from FIG.
By performing P, the semiconductor device is entirely polished, so that the hard mask film 30 is entirely removed and a part of the stopper film 28 is removed. In this polishing, the etching rate of the stopper film 28 becomes extremely slow. Therefore, the stopper film 28 plays a role of a stopper when performing the CMP. Then, when the thick oxide film forming region and the thin oxide film forming region have become substantially flat, the polishing is stopped. Thereby, the seventh oxide film 34 is also polished to form a trench isolation portion 34A.
【００３２】次に、図５（ｂ）からわかるように、ＣＭ
Ｐを行う際にストッパーの役割を果たしたストッパー膜
２８を剥離する。以上の工程により、厚い酸化膜形成領
域に第５酸化膜２４表面からの高さがＨ６であるトレン
チアイソレーション部３４Ａが、形成される。また、薄
い酸化膜形成領域に第６酸化膜２６表面からの高さがＨ
７であるトレンチアイソレーション部３４Ａが、形成さ
れる。Next, as can be seen from FIG.
At the time of performing P, the stopper film 28 serving as a stopper is peeled off. Through the above steps, a trench isolation portion 34A whose height from the surface of the fifth oxide film 24 is H6 is formed in the thick oxide film formation region. The height from the surface of the sixth oxide film 26 is H in the thin oxide film formation region.
7, a trench isolation portion 34A is formed.
【００３３】以上のように、本実施形態に係る半導体装
置の製造工程によれば、図４（ａ）からわかるように、
厚い酸化膜である第５酸化膜２４と、薄い酸化膜である
第６酸化膜２６との間に形成される段差の高さＨ４を、
従来より低くすることができる。すなわち、従来におい
ては図１６からわかるように、厚い酸化膜である第２酸
化膜１３６と、薄い酸化膜である第３酸化膜１３８との
間に形成される段差の高さはＨ５である。これに対し
て、本実施形態においてはこの段差の高さを、従来のＨ
５より低いＨ４とすることができる。As described above, according to the manufacturing process of the semiconductor device according to the present embodiment, as can be seen from FIG.
The height H4 of the step formed between the fifth oxide film 24, which is a thick oxide film, and the sixth oxide film 26, which is a thin oxide film,
It can be lower than before. That is, in the related art, as can be seen from FIG. 16, the height of the step formed between the second oxide film 136, which is a thick oxide film, and the third oxide film 138, which is a thin oxide film, is H5. On the other hand, in the present embodiment, the height of this step is determined by the conventional H
H4 lower than 5.
【００３４】このように、厚い酸化膜である第５酸化膜
２４と、薄い酸化膜である第６酸化膜２６との間に形成
される段差を可及的に少なくすることにより、図５
（ｂ）からわかるように、厚い酸化膜形成領域のトレン
チアイソレーション部３４Ａの高さＨ６と、薄い酸化膜
形成領域のトレンチアイソレーション部３４Ａの高さＨ
７との差を、少なくすることができる。このため、従来
と比べて薄い酸化膜形成領域におけるトレンチアイソレ
ーション部３４Ａの高さＨ７を低くすることができる。
このように、トレンチアイソレーション部３４Ａの高さ
Ｈ７を低くすることにより、ゲート電極加工時にゲート
電極のトレンチアイソレーション部３４Ａで生じる残さ
も、抑えることができる。As described above, the step formed between the fifth oxide film 24, which is a thick oxide film, and the sixth oxide film 26, which is a thin oxide film, is reduced as much as possible.
As can be seen from (b), the height H6 of the trench isolation portion 34A in the thick oxide film formation region and the height H of the trench isolation portion 34A in the thin oxide film formation region.
7 can be reduced. For this reason, the height H7 of the trench isolation portion 34A in the oxide film formation region that is thinner than in the related art can be reduced.
As described above, by reducing the height H7 of the trench isolation portion 34A, a residue generated in the trench isolation portion 34A of the gate electrode during gate electrode processing can be suppressed.
【００３５】また、薄い酸化膜形成領域のトレンチアイ
ソレーション部３４Ａの高さＨ７を低く抑えることは、
図５（ａ）に示したトレンチアイソレーション形成途中
の工程であるＣＭＰの工程マージンを広げる上でも有効
である。In order to keep the height H7 of the trench isolation portion 34A in the thin oxide film formation region low,
This is also effective in widening the process margin of CMP, which is a process during the formation of the trench isolation shown in FIG.
【００３６】〔第２実施形態〕本発明の第２実施形態
は、上述した第１実施形態における厚い酸化膜と薄い酸
化膜とを形成した後に除去する工程を複数回行うことに
より、厚い酸化膜形成予定領域と薄い酸化膜形成予定領
域との間に生じる半導体基板表面の段差をより大きくし
て、厚い酸化膜表面と薄い酸化膜表面との間で段差が生
じないようにしたものである。[Second Embodiment] The second embodiment of the present invention provides a thick oxide film by performing a plurality of steps of removing the thick oxide film and the thin oxide film after forming the thin oxide film in the first embodiment. The step on the surface of the semiconductor substrate generated between the region for forming the thin oxide film and the region for forming the thin oxide film is made larger so that no step is formed between the surface of the thick oxide film and the surface of the thin oxide film.
【００３７】図６乃至図１１は、本実施形態に係る半導
体装置の製造工程を説明するための工程断面図である。FIGS. 6 to 11 are process cross-sectional views for explaining the manufacturing process of the semiconductor device according to the present embodiment.
【００３８】図６（ａ）からわかるように、第１の酸化
を行うことにより、シリコン等からなる半導体基板１０
上に第１酸化膜１２を形成する。なお、図中におけるＬ
１は、この第１酸化膜１２形成前における半導体基板１
０の界面を示している。すなわち第１酸化膜１２は、半
導体基板１０の界面Ｌ１を中心に上下方向に広がるよう
に形成される。続いて、レジストを塗布した上でリソグ
ラフィーでパターニングを行ない、薄い酸化膜形成予定
領域にレジスト１４を形成する。As can be seen from FIG. 6A, the semiconductor substrate 10 made of silicon or the like is obtained by performing the first oxidation.
A first oxide film 12 is formed thereon. Note that L in FIG.
1 denotes a semiconductor substrate 1 before the first oxide film 12 is formed.
0 indicates an interface. That is, the first oxide film 12 is formed so as to expand in the vertical direction around the interface L1 of the semiconductor substrate 10. Subsequently, after applying a resist, patterning is performed by lithography, and a resist 14 is formed in a region where a thin oxide film is to be formed.
【００３９】次に、図６（ｂ）からわかるように、レジ
スト１４が形成されている状態でＨＦ系のエッチング液
でエッチングを行い、厚い酸化膜形成予定領域における
第１酸化膜１２を除去する。続いて、薄い酸化膜形成予
定領域をカバーしていたレジスト１４を剥離する。Next, as can be seen from FIG. 6B, etching is performed with an HF-based etchant in a state where the resist 14 is formed, and the first oxide film 12 in the region where a thick oxide film is to be formed is removed. . Subsequently, the resist 14 covering the region where the thin oxide film is to be formed is removed.
【００４０】次に、図７（ａ）からわかるように、第２
の酸化を行うことにより、第２酸化膜１６と第３酸化膜
１８とを形成する。すなわち、厚い酸化膜形成予定領域
に薄い酸化膜である第２酸化膜１６を形成する。また、
薄い酸化膜形成予定領域に厚い酸化膜である第３酸化膜
１８を形成する。上記第１実施形態で述べたように、こ
の第２の酸化においては、厚い酸化膜形成予定領域の酸
化量（くわれ）の方が、薄い酸化膜形成予定領域の酸化
量（くわれ）より多い。また、第２酸化膜１６は、この
第２酸化膜形成前における半導体基板１０の界面Ｌ２を
中心として、上下方向に広がるように形成される。第３
酸化膜１８は、前述した界面Ｌ１を中心として、上下方
向に広がるように形成される。つまり、第３酸化膜１８
は、第１酸化膜１２形成前における半導体基板１０の界
面Ｌ１を中心として、上下方向に広がるように形成され
る。Next, as can be seen from FIG.
By performing the oxidation, a second oxide film 16 and a third oxide film 18 are formed. That is, the second oxide film 16 which is a thin oxide film is formed in a region where a thick oxide film is to be formed. Also,
A third oxide film 18 which is a thick oxide film is formed in a region where a thin oxide film is to be formed. As described in the first embodiment, in the second oxidation, the oxidation amount (cut) in the thick oxide film formation region is larger than the oxidation amount (cut) in the thin oxide film formation region. Many. Further, the second oxide film 16 is formed so as to extend in the vertical direction around the interface L2 of the semiconductor substrate 10 before the formation of the second oxide film. Third
The oxide film 18 is formed so as to expand in the vertical direction around the interface L1 described above. That is, the third oxide film 18
Are formed so as to extend in the vertical direction around the interface L1 of the semiconductor substrate 10 before the first oxide film 12 is formed.
【００４１】次に、図７（ｂ）からわかるように、先程
と同様にＨＦ系のエッチング液でエッチングすることに
より、半導体基板１０の表面側に形成されている第２酸
化膜１６と第３酸化膜１８とを除去する。このようにす
ることにより、この図７（ｂ）に示すような半導体基板
１０の形状を得る。すなわち、厚い酸化膜形成予定領域
における半導体基板１０の表面と、薄い酸化膜形成予定
領域における半導体基板１０の表面との間に、高さＨ３
の段差が形成された半導体基板１０を得る。Next, as can be seen from FIG. 7B, the second oxide film 16 formed on the surface side of the semiconductor substrate 10 and the third The oxide film 18 is removed. Thus, the shape of the semiconductor substrate 10 as shown in FIG. 7B is obtained. That is, the height H3 is set between the surface of the semiconductor substrate 10 in the region where the thick oxide film is to be formed and the surface of the semiconductor substrate 10 in the region where the thin oxide film is to be formed.
The semiconductor substrate 10 on which the step is formed is obtained.
【００４２】次に、図８（ａ）からわかるように、第３
の酸化を行うことにより、シリコン等からなる半導体基
板１０上に第４酸化膜４０を形成する。なお、図中にお
けるＬ６は、この第４酸化膜４０形成前における厚い酸
化膜形成予定領域の半導体基板１０の界面を示してい
る。図中におけるＬ７は、この第４酸化膜４０形成前に
おける薄い酸化膜形成予定領域の半導体基板１０の界面
を示している。すなわち、第４酸化膜４０は、半導体基
板１０の界面Ｌ６及び界面Ｌ７を中心に上下方向に広が
るように形成される。続いて、レジストを塗布した上で
リソグラフィーでパターニングを行ない、薄い酸化膜形
成予定領域にレジスト４２を形成する。Next, as can be seen from FIG.
A fourth oxide film 40 is formed on the semiconductor substrate 10 made of silicon or the like by performing oxidation. L6 in the drawing indicates the interface of the semiconductor substrate 10 in the region where the thick oxide film is to be formed before the fourth oxide film 40 is formed. L7 in the figure indicates an interface of the semiconductor substrate 10 in a region where a thin oxide film is to be formed before the fourth oxide film 40 is formed. That is, the fourth oxide film 40 is formed so as to expand in the vertical direction around the interface L6 and the interface L7 of the semiconductor substrate 10. Subsequently, after a resist is applied, patterning is performed by lithography, and a resist 42 is formed in a region where a thin oxide film is to be formed.
【００４３】次に、図８（ｂ）からわかるように、レジ
スト４２が形成されている状態でＨＦ系のエッチング液
でエッチングを行い、厚い酸化膜形成予定領域における
第４酸化膜４０を除去する。続いて、薄い酸化膜形成予
定領域をカバーしていたレジスト４２を剥離する。Next, as can be seen from FIG. 8B, etching is performed with an HF-based etchant in a state where the resist 42 is formed, and the fourth oxide film 40 in the region where a thick oxide film is to be formed is removed. . Subsequently, the resist 42 covering the region where the thin oxide film is to be formed is removed.
【００４４】次に、図９（ａ）からわかるように、第４
の酸化を行うことにより、第５酸化膜４４と第６酸化膜
４６とを形成する。すなわち、厚い酸化膜形成予定領域
に薄い酸化膜である第５酸化膜４４を形成する。また、
薄い酸化膜形成予定領域に厚い酸化膜である第６酸化膜
４６を形成する。この第４の酸化においては、厚い酸化
膜形成予定領域の酸化量の方が、薄い酸化膜形成予定領
域の酸化量より多い。これは、上述したのと同様に、薄
い酸化膜形成予定領域には、すでに第４酸化膜４０が形
成されており、これを成長するかたちで第６酸化膜４６
が形成されるため、薄い酸化膜形成予定領域の酸化レー
トの方が、厚い酸化膜形成予定領域の酸化レートより、
速いからである。また、第５酸化膜４４は、この第５酸
化膜形成前における半導体基板１０の界面Ｌ８を中心と
して、上下方向に広がるように形成される。第６酸化膜
４６は、前述した界面Ｌ７を中心として、上下方向に広
がるように形成される。つまり、第６酸化膜４６は、第
４酸化膜４０形成前における半導体基板１０の界面Ｌ７
を中心として、上下方向に広がるように形成される。Next, as can be seen from FIG.
By performing the oxidation, a fifth oxide film 44 and a sixth oxide film 46 are formed. That is, the fifth oxide film 44, which is a thin oxide film, is formed in the region where the thick oxide film is to be formed. Also,
A sixth oxide film 46, which is a thick oxide film, is formed in a region where a thin oxide film is to be formed. In the fourth oxidation, the amount of oxidation in the region where the thick oxide film is to be formed is larger than the amount of oxidation in the region where the thin oxide film is to be formed. This is because, similarly to the above, the fourth oxide film 40 has already been formed in the region where the thin oxide film is to be formed, and the sixth oxide film 46 is formed by growing this.
Is formed, the oxidation rate of the region where the thin oxide film is to be formed is higher than that of the region where the thick oxide film is to be formed.
Because it is fast. Further, the fifth oxide film 44 is formed so as to spread in the vertical direction around the interface L8 of the semiconductor substrate 10 before the formation of the fifth oxide film. The sixth oxide film 46 is formed so as to extend in the vertical direction around the interface L7 described above. That is, the sixth oxide film 46 is formed at the interface L7 of the semiconductor substrate 10 before the fourth oxide film 40 is formed.
Is formed so as to spread in the vertical direction with the center as the center.
【００４５】次に、図９（ｂ）からわかるように、ＨＦ
系のエッチング液でエッチングすることにより、半導体
基板１０の表面側に形成されている第５酸化膜４４と第
６酸化膜４６とを除去する。このようにすることによ
り、この図９（ｂ）に示すような半導体基板１０の形状
を得る。すなわち、厚い酸化膜形成予定領域における半
導体基板１０の表面と、薄い酸化膜形成予定領域におけ
る半導体基板１０の表面との間に、高さＨ８の段差が形
成された半導体基板１０を得る。このように膜厚の異な
る酸化膜を形成した上で除去する工程を２回繰り返すこ
とにより、第１実施形態における段差の高さＨ３よりも
高い、高さＨ８の段差を形成することができる。Next, as can be seen from FIG.
The fifth oxide film 44 and the sixth oxide film 46 formed on the surface side of the semiconductor substrate 10 are removed by etching with a system etchant. Thus, the shape of the semiconductor substrate 10 as shown in FIG. 9B is obtained. That is, the semiconductor substrate 10 in which a step having a height H8 is formed between the surface of the semiconductor substrate 10 in the region where the thick oxide film is to be formed and the surface of the semiconductor substrate 10 in the region where the thin oxide film is to be formed is obtained. By repeating the step of forming and removing oxide films having different thicknesses twice as described above, a step having a height H8 higher than the step height H3 in the first embodiment can be formed.
【００４６】次に、図１０（ａ）からわかるように、厚
い酸化膜形成予定領域と薄い酸化膜形成予定領域に、厚
さの異なる酸化膜を作り分ける工程を行なう。すなわ
ち、第５の酸化を行うことにより、段差が形成された半
導体基板１０上に、第７酸化膜４８を形成する。第７酸
化膜４８は、この第７酸化膜４８形成前における半導体
基板１０の表面である界面Ｌ９と界面Ｌ１０とを中心と
して、上下方向に広がるように形成される。したがっ
て、厚い酸化膜形成予定領域における第７酸化膜４８の
膜厚と、薄い酸化膜形成予定領域における第７酸化膜４
８の膜厚は、同等になる。続いて、再びレジストを塗布
してリソグラフィーでパターニングすることにより、厚
い酸化膜形成予定領域にレジスト５０を形成する。Next, as can be seen from FIG. 10A, a step of separately forming oxide films having different thicknesses in a region where a thick oxide film is to be formed and a region where a thin oxide film is to be formed is performed. That is, by performing the fifth oxidation, the seventh oxide film 48 is formed on the semiconductor substrate 10 on which the step is formed. The seventh oxide film 48 is formed so as to extend in the vertical direction around the interface L9 and the interface L10, which are the surfaces of the semiconductor substrate 10 before the formation of the seventh oxide film 48. Therefore, the thickness of the seventh oxide film 48 in the region where the thick oxide film is to be formed, and the thickness of the seventh oxide film 4 in the region where the thin oxide film is to be formed.
8 have the same thickness. Subsequently, a resist 50 is formed in a region where a thick oxide film is to be formed by applying a resist again and patterning the resist by lithography.
【００４７】次に、図１０（ｂ）からわかるように、レ
ジスト５０が形成された状態で、ＨＦ系のエッチング液
を用いてエッチングすることにより、薄い酸化膜形成予
定領域に形成された第７酸化膜４８を除去する。続い
て、厚い酸化膜形成予定領域をカバーしていたレジスト
５０を剥離する。Next, as can be seen from FIG. 10B, in the state where the resist 50 has been formed, the resist 50 is etched using an HF-based etchant to form the seventh oxide film formed in the region where the thin oxide film is to be formed. The oxide film 48 is removed. Subsequently, the resist 50 covering the region where the thick oxide film is to be formed is removed.
【００４８】次に、図１１からわかるように、第６の酸
化を行うことにより、第８酸化膜５２と第９酸化膜５４
とを形成する。すなわち、厚い酸化膜形成予定領域に厚
い酸化膜である第８酸化膜５２を形成し、薄い酸化膜形
成予定領域に薄い酸化膜である第９酸化膜５４を形成す
る。この第６の酸化においても、薄い酸化膜形成予定領
域における酸化量の方が、厚い酸化膜形成予定領域にお
ける酸化量よりも多い。これは、すでに第７酸化膜４８
が形成されてる領域を追加酸化する場合よりも、半導体
基板１０がむき出しの領域を酸化する方が、酸化レート
が速いためである。また、第８酸化膜５２は、前述した
界面Ｌ９を中心として、上下方向に広がるように形成さ
れる。つまり、第８酸化膜５２は、第７酸化膜４８形成
前における半導体基板１０の界面Ｌ９を中心として、上
下方向に広がるように形成される。第９酸化膜５４は、
この第９酸化膜５４形成前における半導体基板１０の界
面Ｌ１１を中心として、上下方向に広がるように形成さ
れる。Next, as can be seen from FIG. 11, the sixth oxidation is performed to form the eighth oxide film 52 and the ninth oxide film 54.
And are formed. That is, an eighth oxide film 52, which is a thick oxide film, is formed in a region where a thick oxide film is to be formed, and a ninth oxide film 54, which is a thin oxide film, is formed in a region where a thin oxide film is to be formed. Also in the sixth oxidation, the amount of oxidation in the region where the thin oxide film is to be formed is larger than the amount of oxidation in the region where the thick oxide film is to be formed. This is because the seventh oxide film 48
This is because the oxidation rate is faster when the region where the semiconductor substrate 10 is exposed is oxidized than when the region where the is formed is additionally oxidized. In addition, the eighth oxide film 52 is formed so as to expand in the vertical direction around the interface L9 described above. That is, the eighth oxide film 52 is formed so as to extend in the vertical direction around the interface L9 of the semiconductor substrate 10 before the formation of the seventh oxide film 48. The ninth oxide film 54
Before the ninth oxide film 54 is formed, the ninth oxide film 54 is formed so as to expand in the vertical direction around the interface L11 of the semiconductor substrate 10.
【００４９】なお、この後、厚い酸化膜である第８酸化
膜５２が形成された厚い酸化膜形成領域と、薄い酸化膜
である第９酸化膜５４が形成された薄い酸化膜形成領域
とに、トレンチアイソレーション部をするが、その製造
工程は上述した第１実施形態と同様のものである。この
ため、ここではその詳しい説明を省略する。After that, a thick oxide film forming region where the thick oxide film eighth oxide film 52 is formed and a thin oxide film forming region where the thin oxide film ninth oxide film 54 is formed are formed. , And a trench isolation portion, the manufacturing process of which is the same as that of the above-described first embodiment. Therefore, detailed description thereof is omitted here.
【００５０】以上のように、本実施形態に係る半導体装
置の製造工程によれば、図１１からわかるように、厚い
酸化膜である第８酸化膜５２表面と、薄い酸化膜である
第９酸化膜５４表面との間に段差が生じないようにする
ことができる。すなわち、半導体基板に膜厚の異なる酸
化膜を形成した上で除去する工程を２回繰り返すことに
より、図９（ｂ）に示す段差の高さＨ８をコントロール
して、図１１に示す第８酸化膜５２と第９酸化膜５４と
の間に段差が生じないようにすることができる。As described above, according to the manufacturing process of the semiconductor device according to the present embodiment, as can be seen from FIG. 11, the surface of the eighth oxide film 52, which is a thick oxide film, and the surface of the ninth oxide film, which is a thin oxide film. A step can be prevented from being formed between the film 54 and the surface. That is, the step of forming oxide films having different thicknesses on the semiconductor substrate and then removing the oxide film twice is repeated to control the height H8 of the step shown in FIG. A step can be prevented from occurring between the film 52 and the ninth oxide film 54.
【００５１】さらに、本実施形態のように、厚い酸化膜
である第８酸化膜５２と、薄い酸化膜である第９酸化膜
５４との間に段差が形成されないようにすることによ
り、厚い酸化膜形成領域のトレンチアイソレーション部
の高さと、薄い酸化膜形成領域のトレンチアイソレーシ
ョン部の高さとを、揃えるようにすることができる。こ
のため、従来と比べて薄い酸化膜形成領域におけるトレ
ンチアイソレーション部の高さを低くすることができ
る。このように、トレンチアイソレーション部の高さを
低くすることにより、ゲート電極加工時にゲート電極の
トレンチアイソレーション部で生じる残さも、抑えるこ
とができる。Further, as in the present embodiment, a step is not formed between the eighth oxide film 52, which is a thick oxide film, and the ninth oxide film 54, which is a thin oxide film. The height of the trench isolation portion in the film formation region can be made equal to the height of the trench isolation portion in the thin oxide film formation region. For this reason, the height of the trench isolation portion in the oxide film formation region that is thinner than in the related art can be reduced. As described above, by reducing the height of the trench isolation portion, a residue generated in the trench isolation portion of the gate electrode at the time of processing the gate electrode can be suppressed.
【００５２】なお、本発明は上記実施形態に限定されず
種々に変形可能である。例えば、半導体基板１０に段差
を形成するための工程については、第１実施形態では厚
い酸化膜と薄い酸化膜とを１回除去し、第２実施形態で
は厚い酸化膜と薄い酸化膜とを２回除去したが、この回
数に限定されるものではない。また、半導体基板１０に
段差を形成するための工程は、上述した工程に限るもの
ではない。例えば、半導体基板１０の一部にＲＩＥ（Re
active Ion Etching）を行うことにより、直接的に段差
を形成することも可能である。The present invention is not limited to the above embodiment, but can be variously modified. For example, in the step for forming a step on the semiconductor substrate 10, in the first embodiment, the thick oxide film and the thin oxide film are removed once, and in the second embodiment, the thick oxide film and the thin oxide film are removed by two. Although removed twice, the number is not limited to this. Further, the steps for forming the steps in the semiconductor substrate 10 are not limited to the steps described above. For example, RIE (Re
By performing active ion etching, a step can be directly formed.
【００５３】[0053]
【発明の効果】以上説明したように、本発明によれば、
あらかじめ段差を形成した半導体基板に厚い酸化膜と薄
い酸化膜とを形成することとしたので、これら厚い酸化
膜と薄い酸化膜との間に生じる段差を低減することがで
きる。As described above, according to the present invention,
Since the thick oxide film and the thin oxide film are formed on the semiconductor substrate on which the step is formed in advance, the step generated between the thick oxide film and the thin oxide film can be reduced.
【図１】本発明の第１実施形態に係る厚い酸化膜と薄い
酸化膜とを有する半導体装置の製造工程を示す工程断面
図の一部。FIG. 1 is a part of a process cross-sectional view showing a manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film according to a first embodiment of the present invention.
【図２】本発明の第１実施形態に係る厚い酸化膜と薄い
酸化膜とを有する半導体装置の製造工程を示す工程断面
図の一部。FIG. 2 is a part of a process cross-sectional view showing a manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film according to the first embodiment of the present invention;
【図３】本発明の第１実施形態に係る厚い酸化膜と薄い
酸化膜とを有する半導体装置の製造工程を示す工程断面
図の一部。FIG. 3 is a part of a process cross-sectional view showing a manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film according to the first embodiment of the present invention;
【図４】本発明の第１実施形態に係る厚い酸化膜と薄い
酸化膜とを有する半導体装置の製造工程を示す工程断面
図の一部。FIG. 4 is a part of a process cross-sectional view showing a manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film according to the first embodiment of the present invention;
【図５】本発明の第１実施形態に係る厚い酸化膜と薄い
酸化膜とを有する半導体装置の製造工程を示す工程断面
図の一部。FIG. 5 is a part of a process cross-sectional view showing a manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film according to the first embodiment of the present invention;
【図６】本発明の第２実施形態に係る厚い酸化膜と薄い
酸化膜とを有する半導体装置の製造工程を示す工程断面
図の一部。FIG. 6 is a part of a process cross-sectional view showing a manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film according to the second embodiment of the present invention.
【図７】本発明の第２実施形態に係る厚い酸化膜と薄い
酸化膜とを有する半導体装置の製造工程を示す工程断面
図の一部。FIG. 7 is a part of a process cross-sectional view showing a manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film according to the second embodiment of the present invention.
【図８】本発明の第２実施形態に係る厚い酸化膜と薄い
酸化膜とを有する半導体装置の製造工程を示す工程断面
図の一部。FIG. 8 is a part of a process cross-sectional view showing a manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film according to the second embodiment of the present invention.
【図９】本発明の第２実施形態に係る厚い酸化膜と薄い
酸化膜とを有する半導体装置の製造工程を示す工程断面
図の一部。FIG. 9 is a part of a process cross-sectional view showing a manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film according to the second embodiment of the present invention.
【図１０】本発明の第２実施形態に係る厚い酸化膜と薄
い酸化膜とを有する半導体装置の製造工程を示す工程断
面図の一部。FIG. 10 is a part of a process cross-sectional view showing a manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film according to the second embodiment of the present invention;
【図１１】本発明の第２実施形態に係る厚い酸化膜と薄
い酸化膜とを有する半導体装置の製造工程を示す工程断
面図の一部。FIG. 11 is a part of a process cross-sectional view showing a manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film according to the second embodiment of the present invention;
【図１２】不揮発性半導体記憶装置におけるメモリセル
の概念図。FIG. 12 is a conceptual diagram of a memory cell in a nonvolatile semiconductor memory device.
【図１３】図１２に示すメモリセルの動作電圧の一例を
示す図。FIG. 13 is a diagram showing an example of an operating voltage of the memory cell shown in FIG.
【図１４】トレンチアイソレーションを形成した後に薄
い酸化膜を形成する場合の問題点を説明する図。FIG. 14 is a diagram illustrating a problem when a thin oxide film is formed after forming a trench isolation.
【図１５】従来における厚い酸化膜と薄い酸化膜とを有
する半導体装置の製造工程を示す工程断面図の一部。FIG. 15 is a part of a process cross-sectional view showing a conventional manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film.
【図１６】従来における厚い酸化膜と薄い酸化膜とを有
する半導体装置の製造工程を示す工程断面図の一部。FIG. 16 is a part of a process cross-sectional view showing a conventional manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film.
【図１７】従来における厚い酸化膜と薄い酸化膜とを有
する半導体装置の製造工程を示す工程断面図の一部。FIG. 17 is a part of a process cross-sectional view showing a conventional manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film.
【図１８】従来における厚い酸化膜と薄い酸化膜とを有
する半導体装置の製造工程を示す工程断面図の一部。FIG. 18 is a part of a process cross-sectional view showing a conventional manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film.
【図１９】従来における厚い酸化膜と薄い酸化膜とを有
する半導体装置の製造工程を示す工程断面図の一部。FIG. 19 is a part of a process cross-sectional view showing a conventional manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film.
【図２０】従来における厚い酸化膜と薄い酸化膜とを有
する半導体装置の製造工程を示す工程断面図の一部。FIG. 20 is a part of a process cross-sectional view showing a conventional manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film.
１０ 半導体基板 １２ 第１酸化膜 １４ レジスト １６ 第２酸化膜 １８ 第３酸化膜 ２０ 第４酸化膜 ２２ レジスト ２４ 第５酸化膜 ２６ 第６酸化膜 ２８ ストッパー膜 ３０ ハードマスク膜 ３２ トレンチ ３４ 第７酸化膜 ３４Ａ トレンチアイソレーション部 ４０ 第４酸化膜 ４２ レジスト ４４ 第５酸化膜 ４６ 第６酸化膜 ４８ 第７酸化膜 ５０ レジスト ５２ 第８酸化膜 ５４ 第９酸化膜 Reference Signs List 10 semiconductor substrate 12 first oxide film 14 resist 16 second oxide film 18 third oxide film 20 fourth oxide film 22 resist 24 fifth oxide film 26 sixth oxide film 28 stopper film 30 hard mask film 32 trench 34 seventh oxidation Film 34A trench isolation part 40 fourth oxide film 42 resist 44 fifth oxide film 46 sixth oxide film 48 seventh oxide film 50 resist 52 eighth oxide film 54 ninth oxide film
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 29/788 29/792 Ｆターム(参考） 5F001 AA02 AB02 AB08 AD12 AD53 AD60 AG02 AG28 AG40 5F048 AA04 AA05 AB01 BG14 5F058 BA02 BA09 BD02 BD04 BD10 BH20 BJ01 BJ06 5F083 EP02 EP23 EP76 NA01 PR05 PR06 PR12 PR40 ZA02 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 21/8247 29/788 29/792 F term (Reference) 5F001 AA02 AB02 AB08 AD12 AD53 AD60 AG02 AG28 AG40 5F048 AA04 AA05 AB01 BG14 5F058 BA02 BA09 BD02 BD04 BD10 BH20 BJ01 BJ06 5F083 EP02 EP23 EP76 NA01 PR05 PR06 PR12 PR40 ZA02
Claims (5)
膜と、 前記半導体基板の表面側に形成され、前記第１酸化膜よ
りも薄い膜厚の第２酸化膜と、 を有する半導体装置であって、 前記第１酸化膜が形成される領域における前記半導体基
板の表面よりも、高い表面を有する領域を酸化すること
により、前記第２酸化膜は形成されたものである、 ことを特徴とする半導体装置。1. A semiconductor comprising: a first oxide film formed on a surface side of a semiconductor substrate; and a second oxide film formed on a surface side of the semiconductor substrate and having a smaller thickness than the first oxide film. The device, wherein the second oxide film is formed by oxidizing a region having a surface higher than the surface of the semiconductor substrate in a region where the first oxide film is formed. Characteristic semiconductor device.
第２酸化膜が形成された領域とに、トレンチアイソレー
ション部が形成されている、ことを特徴とする請求項１
に記載の半導体装置。2. The semiconductor device according to claim 1, wherein a trench isolation portion is formed in a region where the first oxide film is formed and in a region where the second oxide film is formed.
3. The semiconductor device according to claim 1.
の表面側に第１酸化膜を形成する、第１酸化工程と、 薄い酸化膜形成予定領域に形成された前記第１酸化膜を
残存させて、厚い酸化膜形成予定領域に形成された前記
第１酸化膜を除去する、第１除去工程と、 第２の酸化を行うことにより、前記厚い酸化膜形成予定
領域における半導体基板の表面側に第２酸化膜を形成す
るとともに、前記薄い酸化膜形成予定領域における半導
体基板の表面側に第３酸化膜を形成する、第２酸化工程
と、 前記第２酸化膜と前記第３酸化膜とを除去する第２除去
工程と、 第３の酸化を行うことにより、前記半導体基板の表面側
に第４酸化膜を形成する第３酸化工程と、 前記厚い酸化膜形成予定領域に形成された前記第４酸化
膜を残存させて、前記薄い酸化膜形成予定領域に形成さ
れた前記第４酸化膜を除去する、第３除去工程と、 第４の酸化を行うことにより、前記厚い酸化膜形成予定
領域における前記半導体基板の表面側に第５酸化膜を形
成するとともに、前記薄い酸化膜形成予定領域における
半導体基板の表面側に第６酸化膜を形成する、第４酸化
工程と、 を備えたこをと特徴とする半導体装置の製造方法。3. A first oxidation step of forming a first oxide film on a front surface side of a semiconductor substrate by performing a first oxidation, wherein the first oxide film formed in a region where a thin oxide film is to be formed is formed. A first removing step of removing the first oxide film formed in the region where the thick oxide film is to be formed, and performing a second oxidation so that the surface of the semiconductor substrate in the region where the thick oxide film is to be formed Forming a second oxide film on the side of the semiconductor substrate and forming a third oxide film on the front surface side of the semiconductor substrate in the region where the thin oxide film is to be formed, and the second oxide film and the third oxide film. A third oxidation step of forming a fourth oxide film on the surface side of the semiconductor substrate by performing a third oxidation; and forming a thick oxide film in the region where the thick oxide film is to be formed. The fourth oxide film is left and the thin acid Performing a third removal step of removing the fourth oxide film formed in the film formation planned region and a fourth oxidation, thereby forming a fifth oxidation film on the surface side of the semiconductor substrate in the thick oxide film formation planned region; Forming a film and forming a sixth oxide film on the surface side of the semiconductor substrate in the region where the thin oxide film is to be formed, comprising: a fourth oxidation step.
成領域と、前記第６酸化膜が形成された薄い酸化膜形成
領域とに、トレンチアイソレーション部を形成する工程
を、さらに備えていることを特徴とする請求項３に記載
の半導体装置の製造方法。4. The method according to claim 1, further comprising the step of forming a trench isolation portion in the thick oxide film forming region where the fifth oxide film is formed and the thin oxide film forming region where the sixth oxide film is formed. 4. The method for manufacturing a semiconductor device according to claim 3, wherein:
記第２酸化工程と前記第２除去工程とからなる一連の工
程を、複数回行うことを特徴とする、請求項３又は請求
項４に記載の半導体装置の製造方法。5. A series of steps including the first oxidation step, the first removal step, the second oxidation step, and the second removal step are performed a plurality of times. Item 5. The method for manufacturing a semiconductor device according to Item 4.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11037197A JP2000236073A (en) | 1999-02-16 | 1999-02-16 | Semiconductor device and manufacture of the semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11037197A JP2000236073A (en) | 1999-02-16 | 1999-02-16 | Semiconductor device and manufacture of the semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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| JP11037197A Withdrawn JP2000236073A (en) | 1999-02-16 | 1999-02-16 | Semiconductor device and manufacture of the semiconductor device |
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| Country | Link |
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| JP (1) | JP2000236073A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150678A (en) * | 2003-11-19 | 2005-06-09 | Hynix Semiconductor Inc | Method of manufacturing flash memory element |
| US8921924B2 (en) | 2013-03-20 | 2014-12-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
-
1999
- 1999-02-16 JP JP11037197A patent/JP2000236073A/en not_active Withdrawn
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060509 |