JP2000236073A - Semiconductor device and manufacture of the semiconductor device - Google Patents
Semiconductor device and manufacture of the semiconductor deviceInfo
- Publication number
- JP2000236073A JP2000236073A JP11037197A JP3719799A JP2000236073A JP 2000236073 A JP2000236073 A JP 2000236073A JP 11037197 A JP11037197 A JP 11037197A JP 3719799 A JP3719799 A JP 3719799A JP 2000236073 A JP2000236073 A JP 2000236073A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- region
- semiconductor substrate
- thick
- thin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものであり、特に、厚い酸化膜と薄
い酸化膜とをともに有する半導体装置及びその製造方法
に関する。The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device having both a thick oxide film and a thin oxide film and a method for manufacturing the same.
【0002】[0002]
【従来の技術】図12は、一般的な不揮発性半導体記憶
装置におけるメモリトランジスタ部分の断面を模式的に
示す図である。この図12からわかるように、不揮発性
半導体記憶装置は、シリコン等からなる半導体基板11
0上に形成されたゲート酸化膜112を備えて構成され
ている。このゲート酸化膜112上には、電気的に浮遊
したフローティングゲート(浮遊ゲート)114が形成
されている。このフローティングゲート114上には、
層間絶縁膜116が形成されている。この層間絶縁膜1
16上には、フローティングゲート114を電気的に制
御するコントロールゲート(制御ゲート)118が形成
されている。2. Description of the Related Art FIG. 12 is a diagram schematically showing a cross section of a memory transistor portion in a general nonvolatile semiconductor memory device. As can be seen from FIG. 12, the nonvolatile semiconductor memory device has a semiconductor substrate 11 made of silicon or the like.
The gate oxide film 112 is formed on the gate electrode 0. An electrically floating floating gate (floating gate) 114 is formed on the gate oxide film 112. On this floating gate 114,
An interlayer insulating film 116 is formed. This interlayer insulating film 1
On 16, a control gate (control gate) 118 for electrically controlling the floating gate 114 is formed.
【0003】図12に示すような不揮発性半導体記憶装
置では、フローティングゲート114にゲート酸化膜1
12を介して電気的に電子を注入したり、注入した電子
を引き抜いたりすることにより、このメモリトランジス
タのしきい値が変わることを利用して、データの「1」
と「0」とを識別している。このようにフローティング
ゲート114に電子を注入したり、フローティングゲー
ト114から電子を引き抜いたりするには、20V程度
の電圧が必要となる。すなわち、図13からわかるよう
に、データを書き込むために電子をフローティングゲー
ト114に注入する場合には、コントロールゲート11
8に+20Vを印加し、半導体基板110側に0Vを印
加する必要がある。逆に、データを消去するために電子
をフローティングゲート114から引き抜く場合には、
コントロールゲート118に0Vを印加し、半導体基板
110側に+20Vを印加する必要がある。In a nonvolatile semiconductor memory device as shown in FIG. 12, a gate oxide film 1 is
Taking advantage of the fact that the threshold value of the memory transistor changes by electrically injecting electrons through the transistor 12 or extracting the injected electrons, the data "1" is used.
And "0". In order to inject electrons into the floating gate 114 or to extract electrons from the floating gate 114, a voltage of about 20 V is required. That is, as shown in FIG. 13, when electrons are injected into the floating gate 114 to write data, the control gate 11
It is necessary to apply +20 V to 8 and 0 V to the semiconductor substrate 110 side. Conversely, when electrons are extracted from the floating gate 114 to erase data,
It is necessary to apply 0 V to the control gate 118 and +20 V to the semiconductor substrate 110 side.
【0004】不揮発性半導体記憶装置やLSI等の半導
体装置において、このような高い電圧をコントロールす
るには、酸化膜の膜厚が厚い高耐圧系のトランジスタを
半導体装置内に作り込む必要がある。これに対して、高
耐圧の駆動をしないトランジスタは、トランジスタとし
てのパフォーマンスを要求されるため、一般的には、高
耐圧系のトランジスタよりも薄い酸化膜を用いて半導体
装置内に作り込む必要がある。つまり、上述したような
不揮発性半導体記憶装置においては、1つの半導体装置
内に2種類以上の膜厚の酸化膜を形成する必要がある。In a semiconductor device such as a nonvolatile semiconductor memory device or an LSI, in order to control such a high voltage, it is necessary to form a high breakdown voltage transistor having a thick oxide film in the semiconductor device. On the other hand, a transistor that is not driven with a high withstand voltage requires performance as a transistor. Therefore, it is generally necessary to use a thinner oxide film than a transistor with a high withstand voltage in a semiconductor device. is there. That is, in the above-described nonvolatile semiconductor memory device, it is necessary to form two or more types of oxide films in one semiconductor device.
【0005】ところで、近年においては、半導体装置の
微細化が進んでいる。このため、素子分離用の酸化膜の
形成方法も、LOCOS法から、半導体基板をエッチン
グしてトレンチを掘りそこに酸化膜を埋め込むトレンチ
アイソレーションへ、移りつつある。このトレンチアイ
ソレーションの製造プロセスにおいては、トレンチに埋
め込んだ酸化膜をCMP(Chemical Mechanical Polis
h)等を用いて平坦化させる必要が生じる。製造プロセ
スにおいて、このトレンチアイソレーションを形成する
タイミングとしては、トレンチアイソレーション形成後
にトランジスタのゲート酸化膜(薄い酸化膜)を形成す
る方法(ゲート後作り)と、トレンチアイソレーション
形成前にトランジスタのゲート酸化膜(薄い酸化膜)を
形成する方法(ゲート先作り)とが、ある。[0005] In recent years, semiconductor devices have been miniaturized. For this reason, the method of forming an oxide film for element isolation is also shifting from the LOCOS method to trench isolation in which a semiconductor substrate is etched to dig a trench and bury an oxide film therein. In this trench isolation manufacturing process, the oxide film embedded in the trench is subjected to CMP (Chemical Mechanical Polis).
It is necessary to planarize using h) and the like. In the manufacturing process, the timing of forming the trench isolation includes a method of forming a gate oxide film (thin oxide film) of the transistor after the formation of the trench isolation (a post-gate formation) and a method of forming the gate of the transistor before the formation of the trench isolation. There is a method of forming an oxide film (thin oxide film) (making a gate destination).
【0006】DRAMやSRAM、ロジックIC等の製
品は、特に薄い酸化膜であるゲート酸化膜にトンネル電
流を流すような使われ方をしないので、前者のようにト
レンチアイソレーション形成後に薄い酸化膜であるゲー
ト酸化膜を形成しても差し支えない。しかし、NAND
型EEPROM等のEEPROMでは、薄い酸化膜であ
るゲート酸化膜112にトンネル電流を流すような使わ
れ方をする。すなわち、薄い酸化膜であるゲート酸化膜
112に強い電界がかかるような使われ方をする。この
ため、ゲート酸化膜112は、DRAM等の他の製品と
比べて、高い信頼性や、低いリーク電流等の特性が要求
される。したがって、EEPROMの製造プロセスにお
いては、トレンチアイソレーション形成前に薄い酸化膜
であるゲート酸化膜112を形成する必要がある。これ
は、詳しく説明すると次のような理由によるものであ
る。Products such as DRAMs, SRAMs, and logic ICs are not used in such a way that a tunnel current flows through a gate oxide film, which is a thin oxide film. Therefore, a thin oxide film is formed after trench isolation is formed as in the former case. A certain gate oxide film may be formed. But NAND
An EEPROM such as a type EEPROM is used such that a tunnel current flows through a gate oxide film 112 which is a thin oxide film. That is, it is used in such a manner that a strong electric field is applied to the gate oxide film 112 which is a thin oxide film. For this reason, the gate oxide film 112 is required to have characteristics such as higher reliability and lower leakage current than other products such as DRAM. Therefore, in the manufacturing process of the EEPROM, it is necessary to form the gate oxide film 112 which is a thin oxide film before forming the trench isolation. This is explained in detail for the following reason.
【0007】すなわち、図14からわかるように、トレ
ンチアイソレーション120形成後に薄い酸化膜である
ゲート酸化膜112を形成する場合には、一度、トレン
チ形成時のバッファー酸化膜を剥離して、改めて、薄い
酸化膜であるゲート酸化膜112を形成し直す必要があ
る。このバッファー酸化膜を剥離する際に、トレンチア
イソレーション120のエッジ部に窪み122が生じて
しまう。この後、ゲート酸化膜112を形成するのであ
るが、エッチ部に窪み122が存在するため、ゲート酸
化膜112に必要な耐圧を得られない可能性があり、ま
た、ゲート酸化膜112の信頼性もEEPROMで要求
されるスペックには不十分である。このような理由によ
り、EEPROMの製造プロセスにおいては、トレンチ
アイソレーション形成前に薄い酸化膜であるゲート酸化
膜112を形成する方が適しているのである(ゲート先
作り)。That is, as can be seen from FIG. 14, when the gate oxide film 112, which is a thin oxide film, is formed after the formation of the trench isolation 120, the buffer oxide film at the time of forming the trench is once peeled off. It is necessary to re-form the gate oxide film 112 which is a thin oxide film. When the buffer oxide film is stripped, a depression 122 is formed at the edge of the trench isolation 120. After that, the gate oxide film 112 is formed. However, since the recess 122 is present in the etched portion, there is a possibility that the withstand voltage required for the gate oxide film 112 may not be obtained. However, it is not sufficient for the specifications required for the EEPROM. For this reason, in the manufacturing process of the EEPROM, it is more suitable to form the gate oxide film 112 which is a thin oxide film before forming the trench isolation (gate preparation).
【0008】以下、このようなトレンチアイソレーショ
ン形成前に薄い酸化膜であるゲート酸化膜112を形成
する製造プロセスの例を、図15乃至図20に基づい
て、簡単に説明する。これら図15乃至図20は、ゲー
ト酸化膜等を構成するための薄い酸化膜と、高耐圧系の
トランジスタを作り込む等のための厚い酸化膜とを有す
る、半導体装置の製造工程の一部を示す図である。An example of a manufacturing process for forming a gate oxide film 112 which is a thin oxide film before forming such a trench isolation will be briefly described with reference to FIGS. FIGS. 15 to 20 illustrate a part of a semiconductor device manufacturing process including a thin oxide film for forming a gate oxide film and the like and a thick oxide film for forming a high breakdown voltage transistor and the like. FIG.
【0009】図15(a)からわかるように、第1の酸
化を行うことにより、シリコン等からなる半導体基板1
30上に第1酸化膜132を形成する。続いて、レジス
トを塗布した上でリソグラフィーでパターニングを行な
い、厚い酸化膜形成予定領域にレジスト134を形成す
る。この第1酸化膜132は、半導体装置130の界面
L100を中心として、上下方向に広がるように形成さ
れる。As can be seen from FIG. 15A, the semiconductor substrate 1 made of silicon or the like is obtained by performing the first oxidation.
A first oxide film 132 is formed on 30. Subsequently, after a resist is applied, patterning is performed by lithography, and a resist 134 is formed in a region where a thick oxide film is to be formed. The first oxide film 132 is formed so as to extend in the vertical direction around the interface L100 of the semiconductor device 130.
【0010】次に、図15(b)からわかるように、レ
ジスト134が形成されている状態でHF系のエッチン
グ液でエッチングを行い、薄い酸化膜形成予定領域にお
ける第1酸化膜132を除去する。続いて、厚い酸化膜
形成予定領域をカバーしていたレジスト134を剥離す
る。Next, as can be seen from FIG. 15B, etching is performed with an HF-based etchant in a state where the resist 134 is formed, and the first oxide film 132 in the region where a thin oxide film is to be formed is removed. . Subsequently, the resist 134 covering the region where the thick oxide film is to be formed is removed.
【0011】次に、図16からわかるように、第2の酸
化を行うことにより、第2酸化膜136と第3酸化膜1
38とを形成する。すなわち、厚い酸化膜形成予定領域
に厚い酸化膜である第2酸化膜136を形成する。ま
た、薄い酸化膜形成予定領域に薄い酸化膜である第3酸
化膜138を形成する。この第2の酸化においては、厚
い酸化膜形成予定領域の酸化量よりも、薄い酸化膜形成
予定領域の酸化量の方が多い。これは、厚い酸化膜形成
予定領域には、すでに第1酸化膜132が形成されてお
り、これを成長させるかたちで第2酸化膜136が形成
されるため、薄い酸化膜形成予定領域の酸化レート方
が、厚い酸化膜形成予定領域の酸化レートより、速いか
らである。なお、第2酸化膜136は、前述した界面L
100を中心として、上下方向に広がるように形成され
る。第3酸化膜138は、この第3酸化膜138形成前
における半導体装置130の界面L101を中心とし
て、上下方向に広がるように形成される。このようにし
て半導体基板130上に、厚い酸化膜の領域と薄い酸化
膜の領域とを作り分ける。Next, as can be seen from FIG. 16, a second oxidation is performed to form the second oxide film 136 and the third oxide film 1.
38 are formed. That is, the second oxide film 136 which is a thick oxide film is formed in the region where the thick oxide film is to be formed. Further, a third oxide film 138 which is a thin oxide film is formed in a region where a thin oxide film is to be formed. In this second oxidation, the amount of oxidation in the thin oxide film formation region is larger than the thick oxide film formation region. This is because the first oxide film 132 is already formed in the region where the thick oxide film is to be formed, and the second oxide film 136 is formed by growing the first oxide film 132. This is because the oxidation rate is faster than that in the region where the thick oxide film is to be formed. Note that the second oxide film 136 is formed on the interface L
It is formed so as to extend in the vertical direction with the center at 100. The third oxide film 138 is formed so as to extend in the vertical direction around the interface L101 of the semiconductor device 130 before the formation of the third oxide film 138. Thus, a region of a thick oxide film and a region of a thin oxide film are separately formed on the semiconductor substrate 130.
【0012】次に、図17からわかるように、半導体基
板130上にSiNから構成されるストッパー膜140
を形成する。このストッパー膜140は、CMPを行う
際のストッパーとなる。続いて、このストッパー膜14
0上にSiO2から構成されるハードマスク膜142を
形成する。このハードマスク膜142は、半導体基板1
30にトレンチを形成する際のハードマスクとなる。続
いて、レジストを塗布してリソグラフィーを行ない、ハ
ードマスク膜142を所定のパターンにエッチングし、
その後レジストを剥離する。このパターニングがされた
ハードマスク膜142をマスクとして用いて、ストッパ
ー膜140と第2酸化膜136と第3酸化膜138と半
導体基板130とを、エッチングすることにより、トレ
ンチ144を形成する。続いて、このトレンチ144に
第4酸化膜146を埋め込む。Next, as can be seen from FIG. 17, a stopper film 140 made of SiN is formed on the semiconductor substrate 130.
To form The stopper film 140 serves as a stopper when performing the CMP. Subsequently, the stopper film 14
A hard mask film 142 made of SiO 2 is formed on the substrate 0. The hard mask film 142 is formed on the semiconductor substrate 1
It serves as a hard mask when forming a trench in 30. Subsequently, a resist is applied and lithography is performed, and the hard mask film 142 is etched into a predetermined pattern.
Thereafter, the resist is stripped. Using the patterned hard mask film 142 as a mask, the stopper film 140, the second oxide film 136, the third oxide film 138, and the semiconductor substrate 130 are etched to form a trench 144. Subsequently, a fourth oxide film 146 is embedded in the trench 144.
【0013】次に、図18からわかるように、CMPを
行うことにより、この半導体装置を全体的にポリッシン
グすることにより、ハードマスク膜142を全体的に除
去するとともに、ストッパー膜140の一部を除去す
る。このポリッシングにおいては、ストッパー膜140
でエッチングレートが極度に遅くなる。このためストッ
パー膜140は、CMPを行う際のストパーの役割を果
たす。そして、厚い酸化膜形成領域と薄い酸化膜形成領
域がほぼ平らになったところで、ポリッシングをストッ
プする。また、これにより第4酸化膜146もポリッシ
ングされて、トレンチアイソレーション部146Aが形
成される。Next, as can be seen from FIG. 18, the semiconductor device is entirely polished by performing CMP, thereby removing the entire hard mask film 142 and partially removing the stopper film 140. Remove. In this polishing, the stopper film 140 is used.
, The etching rate becomes extremely slow. Therefore, the stopper film 140 plays a role of a stopper when performing the CMP. Then, when the thick oxide film forming region and the thin oxide film forming region have become substantially flat, the polishing is stopped. In addition, the fourth oxide film 146 is also polished, thereby forming a trench isolation portion 146A.
【0014】次に、図19からわかるように、CMPを
行う際にストッパーの役割を果たしたストッパー膜14
0を剥離する。ここで、上述した図17からわかるよう
に、厚い酸化膜形成領域でも薄い酸化膜形成予定領域で
も、同等の膜厚でストッパー膜140は形成される。こ
のため、ストッパー膜140表面の位置は、厚い酸化膜
形成領域の方が薄い酸化膜形成領域よりも半導体基板1
30から上方になる。したがって、厚い酸化膜形成領域
におけるトレンチ144に埋め込んだ第4酸化膜146
は、薄い酸化膜形成領域におけるトレンチ144に埋め
込んだ第4酸化膜146よりも、多くポリッシングされ
る。図19からわかるように、厚い酸化膜形成領域にお
けるトレンチアイソレーション部146A表面の第2酸
化膜136表面からの高さをH1とし、薄い酸化膜形成
領域におけるトレンチアイソレーション部146A表面
の第3酸化膜138表面からの高さをH2とする。する
と、高さH1は高さH2よりも低いものとなることがわ
かる。すなわち、厚い酸化膜形成領域におけるトレンチ
アイソレーション部146Aの高さH1の方が、薄い酸
化膜形成領域におけるトレンチアイソレーション部14
6Aの高さH2よりも、低いことがわかる。Next, as can be seen from FIG. 19, a stopper film 14 serving as a stopper when performing CMP.
0 is peeled off. Here, as can be seen from FIG. 17, the stopper film 140 is formed with the same thickness in both the thick oxide film formation region and the thin oxide film formation region. For this reason, the position of the surface of the stopper film 140 is such that the semiconductor substrate 1 is thicker in the thick oxide film formation region than in the thin oxide film formation region.
Upward from 30. Therefore, the fourth oxide film 146 buried in the trench 144 in the thick oxide film formation region
Is polished more than the fourth oxide film 146 buried in the trench 144 in the thin oxide film formation region. As can be seen from FIG. 19, the height of the surface of the trench isolation portion 146A in the thick oxide film formation region from the surface of the second oxide film 136 is H1, and the third oxidation of the surface of the trench isolation portion 146A in the thin oxide film formation region is H1. The height from the surface of the film 138 is H2. Then, it turns out that height H1 becomes lower than height H2. That is, the height H1 of the trench isolation portion 146A in the thick oxide film formation region is larger than the height H1 of the trench isolation portion 14 in the thin oxide film formation region.
It can be seen that the height is lower than the height H2 of 6A.
【0015】[0015]
【発明が解決しようとする課題】上述したところからわ
かるように、従来のようなゲート先作りの製造プロセス
をEEPROMの製造プロセスに適用して、前述したよ
うな2種類以上の膜厚の酸化膜を有するデバイスを製造
する場合には、トレンチアイソレーション部を形成する
過程でCMPを行なってもトレンチアイソレーション部
の高さを、そろえることができないという問題があっ
た。すなわち、図19からわかるように、薄い酸化膜形
成領域領域におけるトレンチアイソレーション部146
Aの高さH1と、厚い酸化膜形成領域におけるトレンチ
アイソレーション部146Aの高さH2をそろえること
が難しいという問題があった。As can be seen from the above description, an oxide film having two or more kinds of film thicknesses as described above is applied by applying a conventional manufacturing process for forming a gate to an EEPROM manufacturing process. In the case of manufacturing a device having a trench isolation portion, there is a problem that the height of the trench isolation portion cannot be uniform even if CMP is performed in the process of forming the trench isolation portion. That is, as can be seen from FIG. 19, trench isolation portion 146 in the thin oxide film formation region region
There is a problem that it is difficult to make the height H1 of A equal to the height H2 of the trench isolation portion 146A in the thick oxide film formation region.
【0016】図20からわかるように、薄い酸化膜形成
領域において、第3酸化膜138から飛び出すトレンチ
アイソレーション部146Aの高さが高いと、ゲート電
極加工時に残さ(残り)150が生じるという問題があ
った。すなわち、トレンチアイソレーション部146A
の高さが高いと、後の工程であるゲート電極加工時にゲ
ート電極のトレンチアイソレーション部146Aで残さ
150が生じ易くなるという問題があった。As can be seen from FIG. 20, if the height of trench isolation portion 146A protruding from third oxide film 138 is high in the thin oxide film formation region, there is a problem that a residue (residue) 150 is generated during gate electrode processing. there were. That is, the trench isolation portion 146A
If the height of the gate electrode is high, there is a problem that a residue 150 is easily generated in the trench isolation portion 146A of the gate electrode at the time of processing the gate electrode in a later step.
【0017】したがって、ゲート電極加工時に残さ15
0が形成されないようにするためには、第3酸化膜13
8から飛び出すトレンチアイソレーション部146Aの
高さH2を、ある一定量以下に押さえる必要があった。
しかし、従来においては、厚い酸化膜形成領域における
トレンチアイソレーション部146Aの高さH1と、薄
い酸化膜形成領域のトレンチアイソレーション部146
Aの高さH2との、高さのギャップを埋めるのが難し
く、技術的に十分なレベルでは解決されていなかった。Therefore, when the gate electrode is processed,
0 is not formed, the third oxide film 13
It is necessary to keep the height H2 of the trench isolation portion 146A protruding from No. 8 below a certain amount.
However, conventionally, the height H1 of the trench isolation portion 146A in the thick oxide film formation region and the height of the trench isolation portion 146 in the thin oxide film formation region are reduced.
It is difficult to fill the gap between the height A2 and the height H2, and it has not been solved at a technically sufficient level.
【0018】そこで、本発明は上記課題に鑑みてなされ
たものであり、厚い酸化膜形成領域におけるトレンチア
イソレーション部の高さと、薄い酸化膜形成領域におけ
るトレンチアイソレーション部の高さの差を、可及的に
少なくすることを目的とする。すなわち、トレンチアイ
ソレーション部の高さの違いを、厚い酸化膜形成領域と
薄い酸化膜形成領域とで従来よりも少なくすることを目
的とする。換言すれば、トレンチアイソレーション部形
成前において、厚い酸化膜形成領域の表面と、薄い酸化
膜形成領域の表面との間に生じる段差を、可及的に少な
くすることを目的とする。Therefore, the present invention has been made in view of the above-mentioned problems, and the difference between the height of a trench isolation portion in a thick oxide film formation region and the height of a trench isolation portion in a thin oxide film formation region is calculated as follows. The aim is to minimize as much as possible. That is, it is an object of the present invention to reduce the difference in the height of the trench isolation portion between the thick oxide film formation region and the thin oxide film formation region as compared with the conventional case. In other words, it is an object of the present invention to minimize a step between the surface of the thick oxide film forming region and the surface of the thin oxide film forming region before forming the trench isolation portion.
【0019】[0019]
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置は、半導体基板の表面側に
形成された第1酸化膜と、前記半導体基板の表面側に形
成され、前記第1酸化膜よりも薄い膜厚の第2酸化膜
と、を有する半導体装置であって、前記第1酸化膜が形
成される領域における前記半導体基板の表面よりも、高
い表面を有する領域を酸化することにより、前記第2酸
化膜は形成されたものである、ことを特徴とする。In order to solve the above-mentioned problems, a semiconductor device according to the present invention comprises a first oxide film formed on a front surface of a semiconductor substrate and a first oxide film formed on a front surface of the semiconductor substrate. A second oxide film having a smaller thickness than the first oxide film, wherein a region having a surface higher than a surface of the semiconductor substrate in a region where the first oxide film is formed is oxidized. Thereby, the second oxide film is formed.
【0020】また、本発明に係る半導体装置の製造方法
は、第1の酸化を行うことにより、半導体基板の表面側
に第1酸化膜を形成する、第1酸化工程と、薄い酸化膜
形成予定領域に形成された前記第1酸化膜を残存させ
て、厚い酸化膜形成予定領域に形成された前記第1酸化
膜を除去する、第1除去工程と、第2の酸化を行うこと
により、前記厚い酸化膜形成予定領域における半導体基
板の表面側に第2酸化膜を形成するとともに、前記薄い
酸化膜形成予定領域における半導体基板の表面側に第3
酸化膜を形成する、第2酸化工程と、前記第2酸化膜と
前記第3酸化膜とを除去する第2除去工程と、第3の酸
化を行うことにより、前記半導体基板の表面側に第4酸
化膜を形成する第3酸化工程と、前記厚い酸化膜形成予
定領域に形成された前記第4酸化膜を残存させて、前記
薄い酸化膜形成予定領域に形成された前記第4酸化膜を
除去する、第3除去工程と、第4の酸化を行うことによ
り、前記厚い酸化膜形成予定領域における前記半導体基
板の表面側に第5酸化膜を形成するとともに、前記薄い
酸化膜形成予定領域における半導体基板の表面側に第6
酸化膜を形成する、第4酸化工程と、を備えたこをと特
徴とする。Further, in the method of manufacturing a semiconductor device according to the present invention, a first oxidation is performed by forming a first oxide film on a front surface side of a semiconductor substrate by performing a first oxidation. A first removing step of removing the first oxide film formed in the region where the thick oxide film is to be formed while leaving the first oxide film formed in the region, and performing a second oxidation, A second oxide film is formed on the surface side of the semiconductor substrate in the region where the thick oxide film is to be formed, and a third oxide film is formed on the surface side of the semiconductor substrate in the region where the thin oxide film is to be formed.
Performing a second oxidation step of forming an oxide film, a second removal step of removing the second oxide film and the third oxide film, and a third oxidation to form a second oxidation step on the surface side of the semiconductor substrate; Forming a fourth oxide film in the region where the thick oxide film is to be formed, and leaving the fourth oxide film formed in the region where the thick oxide film is to be formed and leaving the fourth oxide film formed in the region where the thin oxide film is to be formed. By performing a third removing step of removing and a fourth oxidation, a fifth oxide film is formed on the surface side of the semiconductor substrate in the region where the thick oxide film is to be formed, and a fifth oxide film is formed in the region where the thin oxide film is to be formed. The sixth on the front side of the semiconductor substrate
A fourth oxidation step of forming an oxide film.
【0021】[0021]
【発明の実施の形態】〔第1実施形態〕本発明の第1実
施形態は、半導体基板にトレンチを形成する前段階にお
いて、厚い酸化膜形成領域の表面と薄い酸化膜形成領域
の表面とで形成される段差が、極力少なくなるようにす
ることにより、トレンチアイソレーション部の高さを厚
い酸化膜形成領域と薄い酸化膜形成領域とで、そろうよ
うにしたものである。DESCRIPTION OF THE PREFERRED EMBODIMENTS [First Embodiment] In a first embodiment of the present invention, before forming a trench in a semiconductor substrate, the surface of a thick oxide film forming region and the surface of a thin oxide film forming region are separated. The height of the trench isolation portion is made equal between the thick oxide film forming region and the thin oxide film forming region by minimizing the formed step.
【0022】図1乃至図5は、本実施形態に係る半導体
装置の製造工程を説明するための工程断面図である。FIGS. 1 to 5 are process cross-sectional views for explaining a manufacturing process of the semiconductor device according to the present embodiment.
【0023】図1(a)からわかるように、第1の酸化
を行うことにより、シリコン等からなる半導体基板10
上に第1酸化膜12を形成する。なお、図中におけるL
1は、この第1酸化膜12形成前における半導体基板1
0の界面を示している。すなわち第1酸化膜12は、半
導体基板10の界面L1を中心に上下方向に広がるよう
に形成される。続いて、レジストを塗布した上でリソグ
ラフィーでパターニングを行ない、薄い酸化膜形成予定
領域にレジスト14を形成する。As can be seen from FIG. 1A, the semiconductor substrate 10 made of silicon or the like is obtained by performing the first oxidation.
A first oxide film 12 is formed thereon. Note that L in FIG.
1 denotes a semiconductor substrate 1 before the first oxide film 12 is formed.
0 indicates an interface. That is, the first oxide film 12 is formed so as to expand in the vertical direction around the interface L1 of the semiconductor substrate 10. Subsequently, after applying a resist, patterning is performed by lithography, and a resist 14 is formed in a region where a thin oxide film is to be formed.
【0024】次に、図1(b)からわかるように、レジ
スト14が形成されている状態でHF系のエッチング液
でエッチングを行い、厚い酸化膜形成予定領域に形成さ
れた第1酸化膜12を除去する。続いて、薄い酸化膜形
成予定領域をカバーしていたレジスト14を剥離する。Next, as can be seen from FIG. 1B, the first oxide film 12 formed in the region where the thick oxide film is to be formed is etched with an HF-based etchant while the resist 14 is formed. Is removed. Subsequently, the resist 14 covering the region where the thin oxide film is to be formed is removed.
【0025】次に、図2(a)からわかるように、第2
の酸化を行うことにより、第2酸化膜16と第3酸化膜
18とを形成する。すなわち、厚い酸化膜形成予定領域
に薄い酸化膜である第2酸化膜16を形成する。また、
薄い酸化膜形成予定領域に厚い酸化膜である第3酸化膜
18を形成する。この第2の酸化においては、厚い酸化
膜形成予定領域の酸化量(くわれ)の方が、薄い酸化膜
形成予定領域の酸化量(くわれ)より多い。これは、薄
い酸化膜形成予定領域には、すでに第1酸化膜12が形
成されており、これを成長させるかたちで第3酸化膜1
8が形成されるため、厚い酸化膜形成予定領域の酸化レ
ートの方が、薄い酸化膜形成予定領域の酸化レートよ
り、速いからである。また、第2酸化膜16は、この第
2酸化膜形成前における半導体基板10の界面L2を中
心として、上下方向に広がるように形成される。第3酸
化膜18は、前述した界面L1を中心として、上下方向
に広がるように形成される。つまり、第3酸化膜18
は、第1酸化膜12形成前における半導体基板10の界
面L1を中心として、上下方向に広がるように形成され
る。Next, as can be seen from FIG.
By performing the oxidation, a second oxide film 16 and a third oxide film 18 are formed. That is, the second oxide film 16 which is a thin oxide film is formed in a region where a thick oxide film is to be formed. Also,
A third oxide film 18 which is a thick oxide film is formed in a region where a thin oxide film is to be formed. In the second oxidation, the amount of oxidation (cracking) in the region where the thick oxide film is to be formed is larger than the amount of oxidation (cracking) in the region where the thin oxide film is to be formed. This is because the first oxide film 12 has already been formed in the region where the thin oxide film is to be formed, and the third oxide film 1 is formed by growing it.
8 is formed, the oxidation rate of the region where the thick oxide film is to be formed is faster than the oxidation rate of the region where the thin oxide film is to be formed. Further, the second oxide film 16 is formed so as to extend in the vertical direction around the interface L2 of the semiconductor substrate 10 before the formation of the second oxide film. The third oxide film 18 is formed so as to extend in the vertical direction around the above-described interface L1. That is, the third oxide film 18
Are formed so as to extend in the vertical direction around the interface L1 of the semiconductor substrate 10 before the first oxide film 12 is formed.
【0026】次に、図2(b)からわかるように、先程
と同様にHF系のエッチング液でエッチングすることに
より、半導体基板10の表面側に形成されている第2酸
化膜16と第3酸化膜18とを除去する。このようにす
ることにより、この図2(b)に示すような半導体基板
10の形状を得る。すなわち、厚い酸化膜形成予定領域
における半導体基板10表面と、薄い酸化膜形成予定領
域における半導体基板10表面との間に、段差が形成さ
れた形状を得る。この段差の高さH3は、第2酸化膜1
6の厚さと第3酸化膜18の厚さとをコントロールする
ことにより、制御することが可能である。すなわち、第
1酸化膜12を形成するための第1の酸化に要する時間
や条件と、第2酸化膜16と第3酸化膜18とを形成す
るための第2の酸化に要する時間や条件との、組合せを
コントロールすることにより、制御することが可能であ
る。Next, as can be seen from FIG. 2B, the second oxide film 16 formed on the front side of the semiconductor substrate 10 and the third The oxide film 18 is removed. Thus, the shape of the semiconductor substrate 10 as shown in FIG. 2B is obtained. That is, a shape in which a step is formed between the surface of the semiconductor substrate 10 in the region where the thick oxide film is to be formed and the surface of the semiconductor substrate 10 in the region where the thin oxide film is to be formed is obtained. The height H3 of the step depends on the second oxide film 1.
6 and the thickness of the third oxide film 18 can be controlled. That is, the time and conditions required for the first oxidation for forming the first oxide film 12 and the time and conditions required for the second oxidation for forming the second oxide film 16 and the third oxide film 18 are described. Can be controlled by controlling the combination of
【0027】次に、図3(a)からわかるように、厚い
酸化膜形成予定領域と薄い酸化膜形成予定領域に、厚さ
の異なる酸化膜を作り分ける工程を行なう。すなわち、
第3の酸化を行うことにより、段差が形成された半導体
基板10上に、第4酸化膜20を形成する。この第4酸
化膜20は、第4酸化膜20形成前における半導体基板
10の表面である界面L3と界面L4とを中心として、
上下方向に広がるように形成される。したがって、厚い
酸化膜形成予定領域における第4酸化膜20の膜厚と、
薄い酸化膜形成予定領域における第4酸化膜20の膜厚
は、同等になる。続いて、再びレジストを塗布してリソ
グラフィーでパターニングすることにより、厚い酸化膜
形成予定領域にレジスト22を形成する。Next, as can be seen from FIG. 3A, a step of separately forming oxide films having different thicknesses in the thick oxide film forming region and the thin oxide film forming region is performed. That is,
By performing the third oxidation, a fourth oxide film 20 is formed on the semiconductor substrate 10 on which the step is formed. The fourth oxide film 20 is formed around an interface L3 and an interface L4, which are surfaces of the semiconductor substrate 10 before the fourth oxide film 20 is formed.
It is formed so as to spread vertically. Therefore, the thickness of the fourth oxide film 20 in the region where the thick oxide film is to be formed,
The thickness of the fourth oxide film 20 in the region where the thin oxide film is to be formed becomes equal. Subsequently, a resist 22 is formed in a region where a thick oxide film is to be formed by applying a resist again and patterning by lithography.
【0028】次に、図3(b)からわかるように、レジ
スト22が形成された状態で、HF系のエッチング液を
用いてエッチングすることにより、薄い酸化膜形成予定
領域に形成された第4酸化膜20を除去する。続いて、
厚い酸化膜形成予定領域をカバーしていたレジスト22
を剥離する。Next, as can be seen from FIG. 3B, in a state where the resist 22 is formed, the resist 22 is etched using an HF-based etchant to form the fourth oxide film formed in the region where the thin oxide film is to be formed. The oxide film 20 is removed. continue,
The resist 22 covering the region where the thick oxide film is to be formed
Is peeled off.
【0029】次に、図4(a)からわかるように、第4
の酸化を行うことにより、第5酸化膜24と第6酸化膜
26とを形成する。すなわち、厚い酸化膜形成予定領域
に厚い酸化膜である第5酸化膜24を形成し、薄い酸化
膜形成予定領域に薄い酸化膜である第6酸化膜26を形
成する。前述したように、この第4の酸化においては、
薄い酸化膜形成予定領域における酸化量の方が、厚い酸
化膜形成予定領域における酸化量よりも多い。これは、
すでに第5酸化膜24が形成されてる領域を追加酸化す
る場合よりも、半導体基板10がむき出しの領域を酸化
する方が、酸化レートが速いためである。また、第5酸
化膜24は、前述した界面L3を中心として、上下方向
に広がるように形成される。つまり、第5酸化膜24
は、第4酸化膜20形成前における半導体基板10の界
面L3を中心として、上下方向に広がるように形成され
る。第6酸化膜26は、この第6酸化膜26形成前にお
ける半導体基板10の界面L5を中心として、上下方向
に広がるように形成される。Next, as can be seen from FIG.
By performing the oxidation, a fifth oxide film 24 and a sixth oxide film 26 are formed. That is, the fifth oxide film 24 which is a thick oxide film is formed in the region where the thick oxide film is to be formed, and the sixth oxide film 26 which is a thin oxide film is formed in the region where the thin oxide film is to be formed. As described above, in this fourth oxidation,
The amount of oxidation in the region where the thin oxide film is to be formed is larger than the amount of oxidation in the region where the thick oxide film is to be formed. this is,
This is because the oxidation rate is higher when the region where the semiconductor substrate 10 is exposed is oxidized than when the region where the fifth oxide film 24 is already formed is additionally oxidized. In addition, the fifth oxide film 24 is formed so as to expand in the vertical direction around the interface L3 described above. That is, the fifth oxide film 24
Are formed so as to extend in the vertical direction around the interface L3 of the semiconductor substrate 10 before the fourth oxide film 20 is formed. The sixth oxide film 26 is formed so as to extend in the vertical direction around the interface L5 of the semiconductor substrate 10 before the formation of the sixth oxide film 26.
【0030】次に、図4(b)からわかるように、半導
体基板10上にSiNから構成されるストッパー膜28
を形成する。このストッパー膜28は、CMPを行う際
のストッパーとなる。続いて、このストッパー膜28上
にSiO2から構成されるハードマスク膜30を形成す
る。このハードマスク膜30は、半導体基板10にトレ
ンチを形成する際のハードマスクとなる。続いて、レジ
ストを塗布してリソグラフィーを行ない、ハードマスク
膜30を所定のパターンにエッチングし、その後レジス
トを剥離する。このパターニングがされたハードマスク
膜30をマスクとして用いて、ストッパー膜28と第5
酸化膜24と第6酸化膜26と半導体基板10とを、エ
ッチングして、トレンチ32を形成する。続いて、この
トレンチ32に第7酸化膜34を埋め込む。Next, as can be seen from FIG. 4B, a stopper film 28 made of SiN is formed on the semiconductor substrate 10.
To form The stopper film 28 serves as a stopper when performing the CMP. Subsequently, a hard mask film 30 made of SiO 2 is formed on the stopper film 28. The hard mask film 30 serves as a hard mask when forming a trench in the semiconductor substrate 10. Subsequently, a resist is applied and lithography is performed, the hard mask film 30 is etched into a predetermined pattern, and then the resist is removed. Using the patterned hard mask film 30 as a mask, the stopper film 28 and the fifth
The oxide film 24, the sixth oxide film 26, and the semiconductor substrate 10 are etched to form a trench 32. Subsequently, a seventh oxide film 34 is buried in the trench 32.
【0031】次に、図5(a)からわかるように、CM
Pを行うことにより、この半導体装置を全体的にポリッ
シングすることにより、ハードマスク膜30を全体的に
除去するとともに、ストッパー膜28の一部を除去す
る。このポリッシングにおいては、ストッパー膜28で
エッチングレートが極度に遅くなる。このためストッパ
ー膜28は、CMPを行う際のストパーの役割を果た
す。そして、厚い酸化膜形成領域と薄い酸化膜形成領域
がほぼ平らになったところで、ポリッシングをストップ
する。これにより、第7酸化膜34もポリッシングされ
て、トレンチアイソレーション部34Aが形成される。Next, as can be seen from FIG.
By performing P, the semiconductor device is entirely polished, so that the hard mask film 30 is entirely removed and a part of the stopper film 28 is removed. In this polishing, the etching rate of the stopper film 28 becomes extremely slow. Therefore, the stopper film 28 plays a role of a stopper when performing the CMP. Then, when the thick oxide film forming region and the thin oxide film forming region have become substantially flat, the polishing is stopped. Thereby, the seventh oxide film 34 is also polished to form a trench isolation portion 34A.
【0032】次に、図5(b)からわかるように、CM
Pを行う際にストッパーの役割を果たしたストッパー膜
28を剥離する。以上の工程により、厚い酸化膜形成領
域に第5酸化膜24表面からの高さがH6であるトレン
チアイソレーション部34Aが、形成される。また、薄
い酸化膜形成領域に第6酸化膜26表面からの高さがH
7であるトレンチアイソレーション部34Aが、形成さ
れる。Next, as can be seen from FIG.
At the time of performing P, the stopper film 28 serving as a stopper is peeled off. Through the above steps, a trench isolation portion 34A whose height from the surface of the fifth oxide film 24 is H6 is formed in the thick oxide film formation region. The height from the surface of the sixth oxide film 26 is H in the thin oxide film formation region.
7, a trench isolation portion 34A is formed.
【0033】以上のように、本実施形態に係る半導体装
置の製造工程によれば、図4(a)からわかるように、
厚い酸化膜である第5酸化膜24と、薄い酸化膜である
第6酸化膜26との間に形成される段差の高さH4を、
従来より低くすることができる。すなわち、従来におい
ては図16からわかるように、厚い酸化膜である第2酸
化膜136と、薄い酸化膜である第3酸化膜138との
間に形成される段差の高さはH5である。これに対し
て、本実施形態においてはこの段差の高さを、従来のH
5より低いH4とすることができる。As described above, according to the manufacturing process of the semiconductor device according to the present embodiment, as can be seen from FIG.
The height H4 of the step formed between the fifth oxide film 24, which is a thick oxide film, and the sixth oxide film 26, which is a thin oxide film,
It can be lower than before. That is, in the related art, as can be seen from FIG. 16, the height of the step formed between the second oxide film 136, which is a thick oxide film, and the third oxide film 138, which is a thin oxide film, is H5. On the other hand, in the present embodiment, the height of this step is determined by the conventional H
H4 lower than 5.
【0034】このように、厚い酸化膜である第5酸化膜
24と、薄い酸化膜である第6酸化膜26との間に形成
される段差を可及的に少なくすることにより、図5
(b)からわかるように、厚い酸化膜形成領域のトレン
チアイソレーション部34Aの高さH6と、薄い酸化膜
形成領域のトレンチアイソレーション部34Aの高さH
7との差を、少なくすることができる。このため、従来
と比べて薄い酸化膜形成領域におけるトレンチアイソレ
ーション部34Aの高さH7を低くすることができる。
このように、トレンチアイソレーション部34Aの高さ
H7を低くすることにより、ゲート電極加工時にゲート
電極のトレンチアイソレーション部34Aで生じる残さ
も、抑えることができる。As described above, the step formed between the fifth oxide film 24, which is a thick oxide film, and the sixth oxide film 26, which is a thin oxide film, is reduced as much as possible.
As can be seen from (b), the height H6 of the trench isolation portion 34A in the thick oxide film formation region and the height H of the trench isolation portion 34A in the thin oxide film formation region.
7 can be reduced. For this reason, the height H7 of the trench isolation portion 34A in the oxide film formation region that is thinner than in the related art can be reduced.
As described above, by reducing the height H7 of the trench isolation portion 34A, a residue generated in the trench isolation portion 34A of the gate electrode during gate electrode processing can be suppressed.
【0035】また、薄い酸化膜形成領域のトレンチアイ
ソレーション部34Aの高さH7を低く抑えることは、
図5(a)に示したトレンチアイソレーション形成途中
の工程であるCMPの工程マージンを広げる上でも有効
である。In order to keep the height H7 of the trench isolation portion 34A in the thin oxide film formation region low,
This is also effective in widening the process margin of CMP, which is a process during the formation of the trench isolation shown in FIG.
【0036】〔第2実施形態〕本発明の第2実施形態
は、上述した第1実施形態における厚い酸化膜と薄い酸
化膜とを形成した後に除去する工程を複数回行うことに
より、厚い酸化膜形成予定領域と薄い酸化膜形成予定領
域との間に生じる半導体基板表面の段差をより大きくし
て、厚い酸化膜表面と薄い酸化膜表面との間で段差が生
じないようにしたものである。[Second Embodiment] The second embodiment of the present invention provides a thick oxide film by performing a plurality of steps of removing the thick oxide film and the thin oxide film after forming the thin oxide film in the first embodiment. The step on the surface of the semiconductor substrate generated between the region for forming the thin oxide film and the region for forming the thin oxide film is made larger so that no step is formed between the surface of the thick oxide film and the surface of the thin oxide film.
【0037】図6乃至図11は、本実施形態に係る半導
体装置の製造工程を説明するための工程断面図である。FIGS. 6 to 11 are process cross-sectional views for explaining the manufacturing process of the semiconductor device according to the present embodiment.
【0038】図6(a)からわかるように、第1の酸化
を行うことにより、シリコン等からなる半導体基板10
上に第1酸化膜12を形成する。なお、図中におけるL
1は、この第1酸化膜12形成前における半導体基板1
0の界面を示している。すなわち第1酸化膜12は、半
導体基板10の界面L1を中心に上下方向に広がるよう
に形成される。続いて、レジストを塗布した上でリソグ
ラフィーでパターニングを行ない、薄い酸化膜形成予定
領域にレジスト14を形成する。As can be seen from FIG. 6A, the semiconductor substrate 10 made of silicon or the like is obtained by performing the first oxidation.
A first oxide film 12 is formed thereon. Note that L in FIG.
1 denotes a semiconductor substrate 1 before the first oxide film 12 is formed.
0 indicates an interface. That is, the first oxide film 12 is formed so as to expand in the vertical direction around the interface L1 of the semiconductor substrate 10. Subsequently, after applying a resist, patterning is performed by lithography, and a resist 14 is formed in a region where a thin oxide film is to be formed.
【0039】次に、図6(b)からわかるように、レジ
スト14が形成されている状態でHF系のエッチング液
でエッチングを行い、厚い酸化膜形成予定領域における
第1酸化膜12を除去する。続いて、薄い酸化膜形成予
定領域をカバーしていたレジスト14を剥離する。Next, as can be seen from FIG. 6B, etching is performed with an HF-based etchant in a state where the resist 14 is formed, and the first oxide film 12 in the region where a thick oxide film is to be formed is removed. . Subsequently, the resist 14 covering the region where the thin oxide film is to be formed is removed.
【0040】次に、図7(a)からわかるように、第2
の酸化を行うことにより、第2酸化膜16と第3酸化膜
18とを形成する。すなわち、厚い酸化膜形成予定領域
に薄い酸化膜である第2酸化膜16を形成する。また、
薄い酸化膜形成予定領域に厚い酸化膜である第3酸化膜
18を形成する。上記第1実施形態で述べたように、こ
の第2の酸化においては、厚い酸化膜形成予定領域の酸
化量(くわれ)の方が、薄い酸化膜形成予定領域の酸化
量(くわれ)より多い。また、第2酸化膜16は、この
第2酸化膜形成前における半導体基板10の界面L2を
中心として、上下方向に広がるように形成される。第3
酸化膜18は、前述した界面L1を中心として、上下方
向に広がるように形成される。つまり、第3酸化膜18
は、第1酸化膜12形成前における半導体基板10の界
面L1を中心として、上下方向に広がるように形成され
る。Next, as can be seen from FIG.
By performing the oxidation, a second oxide film 16 and a third oxide film 18 are formed. That is, the second oxide film 16 which is a thin oxide film is formed in a region where a thick oxide film is to be formed. Also,
A third oxide film 18 which is a thick oxide film is formed in a region where a thin oxide film is to be formed. As described in the first embodiment, in the second oxidation, the oxidation amount (cut) in the thick oxide film formation region is larger than the oxidation amount (cut) in the thin oxide film formation region. Many. Further, the second oxide film 16 is formed so as to extend in the vertical direction around the interface L2 of the semiconductor substrate 10 before the formation of the second oxide film. Third
The oxide film 18 is formed so as to expand in the vertical direction around the interface L1 described above. That is, the third oxide film 18
Are formed so as to extend in the vertical direction around the interface L1 of the semiconductor substrate 10 before the first oxide film 12 is formed.
【0041】次に、図7(b)からわかるように、先程
と同様にHF系のエッチング液でエッチングすることに
より、半導体基板10の表面側に形成されている第2酸
化膜16と第3酸化膜18とを除去する。このようにす
ることにより、この図7(b)に示すような半導体基板
10の形状を得る。すなわち、厚い酸化膜形成予定領域
における半導体基板10の表面と、薄い酸化膜形成予定
領域における半導体基板10の表面との間に、高さH3
の段差が形成された半導体基板10を得る。Next, as can be seen from FIG. 7B, the second oxide film 16 formed on the surface side of the semiconductor substrate 10 and the third The oxide film 18 is removed. Thus, the shape of the semiconductor substrate 10 as shown in FIG. 7B is obtained. That is, the height H3 is set between the surface of the semiconductor substrate 10 in the region where the thick oxide film is to be formed and the surface of the semiconductor substrate 10 in the region where the thin oxide film is to be formed.
The semiconductor substrate 10 on which the step is formed is obtained.
【0042】次に、図8(a)からわかるように、第3
の酸化を行うことにより、シリコン等からなる半導体基
板10上に第4酸化膜40を形成する。なお、図中にお
けるL6は、この第4酸化膜40形成前における厚い酸
化膜形成予定領域の半導体基板10の界面を示してい
る。図中におけるL7は、この第4酸化膜40形成前に
おける薄い酸化膜形成予定領域の半導体基板10の界面
を示している。すなわち、第4酸化膜40は、半導体基
板10の界面L6及び界面L7を中心に上下方向に広が
るように形成される。続いて、レジストを塗布した上で
リソグラフィーでパターニングを行ない、薄い酸化膜形
成予定領域にレジスト42を形成する。Next, as can be seen from FIG.
A fourth oxide film 40 is formed on the semiconductor substrate 10 made of silicon or the like by performing oxidation. L6 in the drawing indicates the interface of the semiconductor substrate 10 in the region where the thick oxide film is to be formed before the fourth oxide film 40 is formed. L7 in the figure indicates an interface of the semiconductor substrate 10 in a region where a thin oxide film is to be formed before the fourth oxide film 40 is formed. That is, the fourth oxide film 40 is formed so as to expand in the vertical direction around the interface L6 and the interface L7 of the semiconductor substrate 10. Subsequently, after a resist is applied, patterning is performed by lithography, and a resist 42 is formed in a region where a thin oxide film is to be formed.
【0043】次に、図8(b)からわかるように、レジ
スト42が形成されている状態でHF系のエッチング液
でエッチングを行い、厚い酸化膜形成予定領域における
第4酸化膜40を除去する。続いて、薄い酸化膜形成予
定領域をカバーしていたレジスト42を剥離する。Next, as can be seen from FIG. 8B, etching is performed with an HF-based etchant in a state where the resist 42 is formed, and the fourth oxide film 40 in the region where a thick oxide film is to be formed is removed. . Subsequently, the resist 42 covering the region where the thin oxide film is to be formed is removed.
【0044】次に、図9(a)からわかるように、第4
の酸化を行うことにより、第5酸化膜44と第6酸化膜
46とを形成する。すなわち、厚い酸化膜形成予定領域
に薄い酸化膜である第5酸化膜44を形成する。また、
薄い酸化膜形成予定領域に厚い酸化膜である第6酸化膜
46を形成する。この第4の酸化においては、厚い酸化
膜形成予定領域の酸化量の方が、薄い酸化膜形成予定領
域の酸化量より多い。これは、上述したのと同様に、薄
い酸化膜形成予定領域には、すでに第4酸化膜40が形
成されており、これを成長するかたちで第6酸化膜46
が形成されるため、薄い酸化膜形成予定領域の酸化レー
トの方が、厚い酸化膜形成予定領域の酸化レートより、
速いからである。また、第5酸化膜44は、この第5酸
化膜形成前における半導体基板10の界面L8を中心と
して、上下方向に広がるように形成される。第6酸化膜
46は、前述した界面L7を中心として、上下方向に広
がるように形成される。つまり、第6酸化膜46は、第
4酸化膜40形成前における半導体基板10の界面L7
を中心として、上下方向に広がるように形成される。Next, as can be seen from FIG.
By performing the oxidation, a fifth oxide film 44 and a sixth oxide film 46 are formed. That is, the fifth oxide film 44, which is a thin oxide film, is formed in the region where the thick oxide film is to be formed. Also,
A sixth oxide film 46, which is a thick oxide film, is formed in a region where a thin oxide film is to be formed. In the fourth oxidation, the amount of oxidation in the region where the thick oxide film is to be formed is larger than the amount of oxidation in the region where the thin oxide film is to be formed. This is because, similarly to the above, the fourth oxide film 40 has already been formed in the region where the thin oxide film is to be formed, and the sixth oxide film 46 is formed by growing this.
Is formed, the oxidation rate of the region where the thin oxide film is to be formed is higher than that of the region where the thick oxide film is to be formed.
Because it is fast. Further, the fifth oxide film 44 is formed so as to spread in the vertical direction around the interface L8 of the semiconductor substrate 10 before the formation of the fifth oxide film. The sixth oxide film 46 is formed so as to extend in the vertical direction around the interface L7 described above. That is, the sixth oxide film 46 is formed at the interface L7 of the semiconductor substrate 10 before the fourth oxide film 40 is formed.
Is formed so as to spread in the vertical direction with the center as the center.
【0045】次に、図9(b)からわかるように、HF
系のエッチング液でエッチングすることにより、半導体
基板10の表面側に形成されている第5酸化膜44と第
6酸化膜46とを除去する。このようにすることによ
り、この図9(b)に示すような半導体基板10の形状
を得る。すなわち、厚い酸化膜形成予定領域における半
導体基板10の表面と、薄い酸化膜形成予定領域におけ
る半導体基板10の表面との間に、高さH8の段差が形
成された半導体基板10を得る。このように膜厚の異な
る酸化膜を形成した上で除去する工程を2回繰り返すこ
とにより、第1実施形態における段差の高さH3よりも
高い、高さH8の段差を形成することができる。Next, as can be seen from FIG.
The fifth oxide film 44 and the sixth oxide film 46 formed on the surface side of the semiconductor substrate 10 are removed by etching with a system etchant. Thus, the shape of the semiconductor substrate 10 as shown in FIG. 9B is obtained. That is, the semiconductor substrate 10 in which a step having a height H8 is formed between the surface of the semiconductor substrate 10 in the region where the thick oxide film is to be formed and the surface of the semiconductor substrate 10 in the region where the thin oxide film is to be formed is obtained. By repeating the step of forming and removing oxide films having different thicknesses twice as described above, a step having a height H8 higher than the step height H3 in the first embodiment can be formed.
【0046】次に、図10(a)からわかるように、厚
い酸化膜形成予定領域と薄い酸化膜形成予定領域に、厚
さの異なる酸化膜を作り分ける工程を行なう。すなわ
ち、第5の酸化を行うことにより、段差が形成された半
導体基板10上に、第7酸化膜48を形成する。第7酸
化膜48は、この第7酸化膜48形成前における半導体
基板10の表面である界面L9と界面L10とを中心と
して、上下方向に広がるように形成される。したがっ
て、厚い酸化膜形成予定領域における第7酸化膜48の
膜厚と、薄い酸化膜形成予定領域における第7酸化膜4
8の膜厚は、同等になる。続いて、再びレジストを塗布
してリソグラフィーでパターニングすることにより、厚
い酸化膜形成予定領域にレジスト50を形成する。Next, as can be seen from FIG. 10A, a step of separately forming oxide films having different thicknesses in a region where a thick oxide film is to be formed and a region where a thin oxide film is to be formed is performed. That is, by performing the fifth oxidation, the seventh oxide film 48 is formed on the semiconductor substrate 10 on which the step is formed. The seventh oxide film 48 is formed so as to extend in the vertical direction around the interface L9 and the interface L10, which are the surfaces of the semiconductor substrate 10 before the formation of the seventh oxide film 48. Therefore, the thickness of the seventh oxide film 48 in the region where the thick oxide film is to be formed, and the thickness of the seventh oxide film 4 in the region where the thin oxide film is to be formed.
8 have the same thickness. Subsequently, a resist 50 is formed in a region where a thick oxide film is to be formed by applying a resist again and patterning the resist by lithography.
【0047】次に、図10(b)からわかるように、レ
ジスト50が形成された状態で、HF系のエッチング液
を用いてエッチングすることにより、薄い酸化膜形成予
定領域に形成された第7酸化膜48を除去する。続い
て、厚い酸化膜形成予定領域をカバーしていたレジスト
50を剥離する。Next, as can be seen from FIG. 10B, in the state where the resist 50 has been formed, the resist 50 is etched using an HF-based etchant to form the seventh oxide film formed in the region where the thin oxide film is to be formed. The oxide film 48 is removed. Subsequently, the resist 50 covering the region where the thick oxide film is to be formed is removed.
【0048】次に、図11からわかるように、第6の酸
化を行うことにより、第8酸化膜52と第9酸化膜54
とを形成する。すなわち、厚い酸化膜形成予定領域に厚
い酸化膜である第8酸化膜52を形成し、薄い酸化膜形
成予定領域に薄い酸化膜である第9酸化膜54を形成す
る。この第6の酸化においても、薄い酸化膜形成予定領
域における酸化量の方が、厚い酸化膜形成予定領域にお
ける酸化量よりも多い。これは、すでに第7酸化膜48
が形成されてる領域を追加酸化する場合よりも、半導体
基板10がむき出しの領域を酸化する方が、酸化レート
が速いためである。また、第8酸化膜52は、前述した
界面L9を中心として、上下方向に広がるように形成さ
れる。つまり、第8酸化膜52は、第7酸化膜48形成
前における半導体基板10の界面L9を中心として、上
下方向に広がるように形成される。第9酸化膜54は、
この第9酸化膜54形成前における半導体基板10の界
面L11を中心として、上下方向に広がるように形成さ
れる。Next, as can be seen from FIG. 11, the sixth oxidation is performed to form the eighth oxide film 52 and the ninth oxide film 54.
And are formed. That is, an eighth oxide film 52, which is a thick oxide film, is formed in a region where a thick oxide film is to be formed, and a ninth oxide film 54, which is a thin oxide film, is formed in a region where a thin oxide film is to be formed. Also in the sixth oxidation, the amount of oxidation in the region where the thin oxide film is to be formed is larger than the amount of oxidation in the region where the thick oxide film is to be formed. This is because the seventh oxide film 48
This is because the oxidation rate is faster when the region where the semiconductor substrate 10 is exposed is oxidized than when the region where the is formed is additionally oxidized. In addition, the eighth oxide film 52 is formed so as to expand in the vertical direction around the interface L9 described above. That is, the eighth oxide film 52 is formed so as to extend in the vertical direction around the interface L9 of the semiconductor substrate 10 before the formation of the seventh oxide film 48. The ninth oxide film 54
Before the ninth oxide film 54 is formed, the ninth oxide film 54 is formed so as to expand in the vertical direction around the interface L11 of the semiconductor substrate 10.
【0049】なお、この後、厚い酸化膜である第8酸化
膜52が形成された厚い酸化膜形成領域と、薄い酸化膜
である第9酸化膜54が形成された薄い酸化膜形成領域
とに、トレンチアイソレーション部をするが、その製造
工程は上述した第1実施形態と同様のものである。この
ため、ここではその詳しい説明を省略する。After that, a thick oxide film forming region where the thick oxide film eighth oxide film 52 is formed and a thin oxide film forming region where the thin oxide film ninth oxide film 54 is formed are formed. , And a trench isolation portion, the manufacturing process of which is the same as that of the above-described first embodiment. Therefore, detailed description thereof is omitted here.
【0050】以上のように、本実施形態に係る半導体装
置の製造工程によれば、図11からわかるように、厚い
酸化膜である第8酸化膜52表面と、薄い酸化膜である
第9酸化膜54表面との間に段差が生じないようにする
ことができる。すなわち、半導体基板に膜厚の異なる酸
化膜を形成した上で除去する工程を2回繰り返すことに
より、図9(b)に示す段差の高さH8をコントロール
して、図11に示す第8酸化膜52と第9酸化膜54と
の間に段差が生じないようにすることができる。As described above, according to the manufacturing process of the semiconductor device according to the present embodiment, as can be seen from FIG. 11, the surface of the eighth oxide film 52, which is a thick oxide film, and the surface of the ninth oxide film, which is a thin oxide film. A step can be prevented from being formed between the film 54 and the surface. That is, the step of forming oxide films having different thicknesses on the semiconductor substrate and then removing the oxide film twice is repeated to control the height H8 of the step shown in FIG. A step can be prevented from occurring between the film 52 and the ninth oxide film 54.
【0051】さらに、本実施形態のように、厚い酸化膜
である第8酸化膜52と、薄い酸化膜である第9酸化膜
54との間に段差が形成されないようにすることによ
り、厚い酸化膜形成領域のトレンチアイソレーション部
の高さと、薄い酸化膜形成領域のトレンチアイソレーシ
ョン部の高さとを、揃えるようにすることができる。こ
のため、従来と比べて薄い酸化膜形成領域におけるトレ
ンチアイソレーション部の高さを低くすることができ
る。このように、トレンチアイソレーション部の高さを
低くすることにより、ゲート電極加工時にゲート電極の
トレンチアイソレーション部で生じる残さも、抑えるこ
とができる。Further, as in the present embodiment, a step is not formed between the eighth oxide film 52, which is a thick oxide film, and the ninth oxide film 54, which is a thin oxide film. The height of the trench isolation portion in the film formation region can be made equal to the height of the trench isolation portion in the thin oxide film formation region. For this reason, the height of the trench isolation portion in the oxide film formation region that is thinner than in the related art can be reduced. As described above, by reducing the height of the trench isolation portion, a residue generated in the trench isolation portion of the gate electrode at the time of processing the gate electrode can be suppressed.
【0052】なお、本発明は上記実施形態に限定されず
種々に変形可能である。例えば、半導体基板10に段差
を形成するための工程については、第1実施形態では厚
い酸化膜と薄い酸化膜とを1回除去し、第2実施形態で
は厚い酸化膜と薄い酸化膜とを2回除去したが、この回
数に限定されるものではない。また、半導体基板10に
段差を形成するための工程は、上述した工程に限るもの
ではない。例えば、半導体基板10の一部にRIE(Re
active Ion Etching)を行うことにより、直接的に段差
を形成することも可能である。The present invention is not limited to the above embodiment, but can be variously modified. For example, in the step for forming a step on the semiconductor substrate 10, in the first embodiment, the thick oxide film and the thin oxide film are removed once, and in the second embodiment, the thick oxide film and the thin oxide film are removed by two. Although removed twice, the number is not limited to this. Further, the steps for forming the steps in the semiconductor substrate 10 are not limited to the steps described above. For example, RIE (Re
By performing active ion etching, a step can be directly formed.
【0053】[0053]
【発明の効果】以上説明したように、本発明によれば、
あらかじめ段差を形成した半導体基板に厚い酸化膜と薄
い酸化膜とを形成することとしたので、これら厚い酸化
膜と薄い酸化膜との間に生じる段差を低減することがで
きる。As described above, according to the present invention,
Since the thick oxide film and the thin oxide film are formed on the semiconductor substrate on which the step is formed in advance, the step generated between the thick oxide film and the thin oxide film can be reduced.
【図1】本発明の第1実施形態に係る厚い酸化膜と薄い
酸化膜とを有する半導体装置の製造工程を示す工程断面
図の一部。FIG. 1 is a part of a process cross-sectional view showing a manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film according to a first embodiment of the present invention.
【図2】本発明の第1実施形態に係る厚い酸化膜と薄い
酸化膜とを有する半導体装置の製造工程を示す工程断面
図の一部。FIG. 2 is a part of a process cross-sectional view showing a manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film according to the first embodiment of the present invention;
【図3】本発明の第1実施形態に係る厚い酸化膜と薄い
酸化膜とを有する半導体装置の製造工程を示す工程断面
図の一部。FIG. 3 is a part of a process cross-sectional view showing a manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film according to the first embodiment of the present invention;
【図4】本発明の第1実施形態に係る厚い酸化膜と薄い
酸化膜とを有する半導体装置の製造工程を示す工程断面
図の一部。FIG. 4 is a part of a process cross-sectional view showing a manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film according to the first embodiment of the present invention;
【図5】本発明の第1実施形態に係る厚い酸化膜と薄い
酸化膜とを有する半導体装置の製造工程を示す工程断面
図の一部。FIG. 5 is a part of a process cross-sectional view showing a manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film according to the first embodiment of the present invention;
【図6】本発明の第2実施形態に係る厚い酸化膜と薄い
酸化膜とを有する半導体装置の製造工程を示す工程断面
図の一部。FIG. 6 is a part of a process cross-sectional view showing a manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film according to the second embodiment of the present invention.
【図7】本発明の第2実施形態に係る厚い酸化膜と薄い
酸化膜とを有する半導体装置の製造工程を示す工程断面
図の一部。FIG. 7 is a part of a process cross-sectional view showing a manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film according to the second embodiment of the present invention.
【図8】本発明の第2実施形態に係る厚い酸化膜と薄い
酸化膜とを有する半導体装置の製造工程を示す工程断面
図の一部。FIG. 8 is a part of a process cross-sectional view showing a manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film according to the second embodiment of the present invention.
【図9】本発明の第2実施形態に係る厚い酸化膜と薄い
酸化膜とを有する半導体装置の製造工程を示す工程断面
図の一部。FIG. 9 is a part of a process cross-sectional view showing a manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film according to the second embodiment of the present invention.
【図10】本発明の第2実施形態に係る厚い酸化膜と薄
い酸化膜とを有する半導体装置の製造工程を示す工程断
面図の一部。FIG. 10 is a part of a process cross-sectional view showing a manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film according to the second embodiment of the present invention;
【図11】本発明の第2実施形態に係る厚い酸化膜と薄
い酸化膜とを有する半導体装置の製造工程を示す工程断
面図の一部。FIG. 11 is a part of a process cross-sectional view showing a manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film according to the second embodiment of the present invention;
【図12】不揮発性半導体記憶装置におけるメモリセル
の概念図。FIG. 12 is a conceptual diagram of a memory cell in a nonvolatile semiconductor memory device.
【図13】図12に示すメモリセルの動作電圧の一例を
示す図。FIG. 13 is a diagram showing an example of an operating voltage of the memory cell shown in FIG.
【図14】トレンチアイソレーションを形成した後に薄
い酸化膜を形成する場合の問題点を説明する図。FIG. 14 is a diagram illustrating a problem when a thin oxide film is formed after forming a trench isolation.
【図15】従来における厚い酸化膜と薄い酸化膜とを有
する半導体装置の製造工程を示す工程断面図の一部。FIG. 15 is a part of a process cross-sectional view showing a conventional manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film.
【図16】従来における厚い酸化膜と薄い酸化膜とを有
する半導体装置の製造工程を示す工程断面図の一部。FIG. 16 is a part of a process cross-sectional view showing a conventional manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film.
【図17】従来における厚い酸化膜と薄い酸化膜とを有
する半導体装置の製造工程を示す工程断面図の一部。FIG. 17 is a part of a process cross-sectional view showing a conventional manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film.
【図18】従来における厚い酸化膜と薄い酸化膜とを有
する半導体装置の製造工程を示す工程断面図の一部。FIG. 18 is a part of a process cross-sectional view showing a conventional manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film.
【図19】従来における厚い酸化膜と薄い酸化膜とを有
する半導体装置の製造工程を示す工程断面図の一部。FIG. 19 is a part of a process cross-sectional view showing a conventional manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film.
【図20】従来における厚い酸化膜と薄い酸化膜とを有
する半導体装置の製造工程を示す工程断面図の一部。FIG. 20 is a part of a process cross-sectional view showing a conventional manufacturing process of a semiconductor device having a thick oxide film and a thin oxide film.
10 半導体基板 12 第1酸化膜 14 レジスト 16 第2酸化膜 18 第3酸化膜 20 第4酸化膜 22 レジスト 24 第5酸化膜 26 第6酸化膜 28 ストッパー膜 30 ハードマスク膜 32 トレンチ 34 第7酸化膜 34A トレンチアイソレーション部 40 第4酸化膜 42 レジスト 44 第5酸化膜 46 第6酸化膜 48 第7酸化膜 50 レジスト 52 第8酸化膜 54 第9酸化膜 Reference Signs List 10 semiconductor substrate 12 first oxide film 14 resist 16 second oxide film 18 third oxide film 20 fourth oxide film 22 resist 24 fifth oxide film 26 sixth oxide film 28 stopper film 30 hard mask film 32 trench 34 seventh oxidation Film 34A trench isolation part 40 fourth oxide film 42 resist 44 fifth oxide film 46 sixth oxide film 48 seventh oxide film 50 resist 52 eighth oxide film 54 ninth oxide film
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/8247 29/788 29/792 Fターム(参考) 5F001 AA02 AB02 AB08 AD12 AD53 AD60 AG02 AG28 AG40 5F048 AA04 AA05 AB01 BG14 5F058 BA02 BA09 BD02 BD04 BD10 BH20 BJ01 BJ06 5F083 EP02 EP23 EP76 NA01 PR05 PR06 PR12 PR40 ZA02 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 21/8247 29/788 29/792 F term (Reference) 5F001 AA02 AB02 AB08 AD12 AD53 AD60 AG02 AG28 AG40 5F048 AA04 AA05 AB01 BG14 5F058 BA02 BA09 BD02 BD04 BD10 BH20 BJ01 BJ06 5F083 EP02 EP23 EP76 NA01 PR05 PR06 PR12 PR40 ZA02
Claims (5)
膜と、 前記半導体基板の表面側に形成され、前記第1酸化膜よ
りも薄い膜厚の第2酸化膜と、 を有する半導体装置であって、 前記第1酸化膜が形成される領域における前記半導体基
板の表面よりも、高い表面を有する領域を酸化すること
により、前記第2酸化膜は形成されたものである、 ことを特徴とする半導体装置。1. A semiconductor comprising: a first oxide film formed on a surface side of a semiconductor substrate; and a second oxide film formed on a surface side of the semiconductor substrate and having a smaller thickness than the first oxide film. The device, wherein the second oxide film is formed by oxidizing a region having a surface higher than the surface of the semiconductor substrate in a region where the first oxide film is formed. Characteristic semiconductor device.
第2酸化膜が形成された領域とに、トレンチアイソレー
ション部が形成されている、ことを特徴とする請求項1
に記載の半導体装置。2. The semiconductor device according to claim 1, wherein a trench isolation portion is formed in a region where the first oxide film is formed and in a region where the second oxide film is formed.
3. The semiconductor device according to claim 1.
の表面側に第1酸化膜を形成する、第1酸化工程と、 薄い酸化膜形成予定領域に形成された前記第1酸化膜を
残存させて、厚い酸化膜形成予定領域に形成された前記
第1酸化膜を除去する、第1除去工程と、 第2の酸化を行うことにより、前記厚い酸化膜形成予定
領域における半導体基板の表面側に第2酸化膜を形成す
るとともに、前記薄い酸化膜形成予定領域における半導
体基板の表面側に第3酸化膜を形成する、第2酸化工程
と、 前記第2酸化膜と前記第3酸化膜とを除去する第2除去
工程と、 第3の酸化を行うことにより、前記半導体基板の表面側
に第4酸化膜を形成する第3酸化工程と、 前記厚い酸化膜形成予定領域に形成された前記第4酸化
膜を残存させて、前記薄い酸化膜形成予定領域に形成さ
れた前記第4酸化膜を除去する、第3除去工程と、 第4の酸化を行うことにより、前記厚い酸化膜形成予定
領域における前記半導体基板の表面側に第5酸化膜を形
成するとともに、前記薄い酸化膜形成予定領域における
半導体基板の表面側に第6酸化膜を形成する、第4酸化
工程と、 を備えたこをと特徴とする半導体装置の製造方法。3. A first oxidation step of forming a first oxide film on a front surface side of a semiconductor substrate by performing a first oxidation, wherein the first oxide film formed in a region where a thin oxide film is to be formed is formed. A first removing step of removing the first oxide film formed in the region where the thick oxide film is to be formed, and performing a second oxidation so that the surface of the semiconductor substrate in the region where the thick oxide film is to be formed Forming a second oxide film on the side of the semiconductor substrate and forming a third oxide film on the front surface side of the semiconductor substrate in the region where the thin oxide film is to be formed, and the second oxide film and the third oxide film. A third oxidation step of forming a fourth oxide film on the surface side of the semiconductor substrate by performing a third oxidation; and forming a thick oxide film in the region where the thick oxide film is to be formed. The fourth oxide film is left and the thin acid Performing a third removal step of removing the fourth oxide film formed in the film formation planned region and a fourth oxidation, thereby forming a fifth oxidation film on the surface side of the semiconductor substrate in the thick oxide film formation planned region; Forming a film and forming a sixth oxide film on the surface side of the semiconductor substrate in the region where the thin oxide film is to be formed, comprising: a fourth oxidation step.
成領域と、前記第6酸化膜が形成された薄い酸化膜形成
領域とに、トレンチアイソレーション部を形成する工程
を、さらに備えていることを特徴とする請求項3に記載
の半導体装置の製造方法。4. The method according to claim 1, further comprising the step of forming a trench isolation portion in the thick oxide film forming region where the fifth oxide film is formed and the thin oxide film forming region where the sixth oxide film is formed. 4. The method for manufacturing a semiconductor device according to claim 3, wherein:
記第2酸化工程と前記第2除去工程とからなる一連の工
程を、複数回行うことを特徴とする、請求項3又は請求
項4に記載の半導体装置の製造方法。5. A series of steps including the first oxidation step, the first removal step, the second oxidation step, and the second removal step are performed a plurality of times. Item 5. The method for manufacturing a semiconductor device according to Item 4.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11037197A JP2000236073A (en) | 1999-02-16 | 1999-02-16 | Semiconductor device and manufacture of the semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11037197A JP2000236073A (en) | 1999-02-16 | 1999-02-16 | Semiconductor device and manufacture of the semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000236073A true JP2000236073A (en) | 2000-08-29 |
Family
ID=12490861
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11037197A Withdrawn JP2000236073A (en) | 1999-02-16 | 1999-02-16 | Semiconductor device and manufacture of the semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000236073A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005150678A (en) * | 2003-11-19 | 2005-06-09 | Hynix Semiconductor Inc | Method of manufacturing flash memory element |
US8921924B2 (en) | 2013-03-20 | 2014-12-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
-
1999
- 1999-02-16 JP JP11037197A patent/JP2000236073A/en not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005150678A (en) * | 2003-11-19 | 2005-06-09 | Hynix Semiconductor Inc | Method of manufacturing flash memory element |
US8921924B2 (en) | 2013-03-20 | 2014-12-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH10163348A (en) | Manufcture of nonvolatile semiconductor storage device | |
KR100532352B1 (en) | Semiconductor device and method for the same | |
JP2006196843A (en) | Semiconductor device and manufacturing method thereof | |
JP4984106B2 (en) | Method for manufacturing flash memory device | |
JP2563683B2 (en) | Nonvolatile semiconductor memory device and manufacturing method thereof | |
JP3539483B2 (en) | Method for manufacturing semiconductor device | |
JP2003229500A (en) | Method for forming floating gate of flash memory element | |
JP2002033406A (en) | Method for manufacturing flash memory | |
JP2003163289A (en) | Method for manufacturing semiconductor memory and method for manufacturing semiconductor device containing semiconductor memory | |
JP2001044433A (en) | Manufacture of semiconductor element | |
US20020008019A1 (en) | Method of manufacturing semiconductor device | |
JP2000323564A (en) | Manufacture of semiconductor device | |
JP2000236073A (en) | Semiconductor device and manufacture of the semiconductor device | |
US6921705B2 (en) | Method for forming isolation layer of semiconductor device | |
JP2000269466A (en) | Semiconductor device and manufacture method of nonvolatile semiconductor memory | |
CN100474568C (en) | Method of manufacturing a flash memory device | |
JPH1117034A (en) | Semiconductor memory and manufacture thereof | |
KR100629695B1 (en) | Method for manufacturing semiconductor device wiht recess gate | |
KR20060075442A (en) | Method for fabricating flash memory device | |
JPH0774274A (en) | Fabrication of semiconductor device | |
JPH11330425A (en) | Manufacture of semiconductor device | |
EP1770772B1 (en) | Process for manufacturing a non-volatile memory device | |
KR100958632B1 (en) | Fabricating Method of Flash Memory Device | |
KR100521378B1 (en) | Gate Insulator Of Semiconductor Device And Method Of Forming The Same | |
KR100823694B1 (en) | Method of forming a structure of floating gate in a non-volatile memory device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060509 |