JP2000269466A - Semiconductor device and manufacture method of nonvolatile semiconductor memory - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置及び不
揮発性半導体記憶装置の製造方法に関するものであり、
特に、素子分離にＳＴＩ（Shallow Trench Isolation）
を用いる半導体装置及び不揮発性半導体記憶装置の製造
方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device and a nonvolatile semiconductor memory device,
Especially for element isolation, STI (Shallow Trench Isolation)
And a method of manufacturing a nonvolatile semiconductor memory device.
【０００２】[0002]
【従来の技術】近年、半導体装置の縮小化により素子分
離方法として従来のＬＯＣＯＳ法からＳＴＩによる素子
分離が行われるようになってきた。このＳＴＩを用いた
素子分離で問題となるのは、特にトンネル酸化膜により
消去・書込動作を行うために高電位を発生させる必要の
あるフローティングゲートを有する不揮発性半導体記憶
装置である。2. Description of the Related Art In recent years, as the size of a semiconductor device has been reduced, element isolation by STI has been performed from the conventional LOCOS method as an element isolation method. A problem with the element isolation using the STI is a nonvolatile semiconductor memory device having a floating gate which needs to generate a high potential in order to perform an erasing / writing operation by a tunnel oxide film.
【０００３】この不揮発性半導体記憶装置では、トンネ
ル酸化膜を形成する部分のトランジスタの他に、高電位
を発生させるため厚いゲート酸化膜厚をもつトランジス
タ（高耐圧系トランジスタ）と、低電源電圧動作を行う
ための薄いゲート酸化膜厚をもつトランジスタ（低耐圧
系トランジスタ）が必要となる。つまり、トンネル酸化
膜を形成する部分のセルトランジスタと、高耐圧系トラ
ンジスタと、低耐圧系トランジスタの３種類のトランジ
スタが必要となる。このように３種類のトランジスタを
形成する場合、セルトランジスタのトンネル酸化膜の膜
厚が一番薄く、次に、低耐圧系トランジスタの酸化膜の
膜厚が薄く、高耐圧系トランジスタの酸化膜の膜厚が一
番厚い。In this nonvolatile semiconductor memory device, in addition to the transistor in the portion where the tunnel oxide film is formed, a transistor having a thick gate oxide film for generating a high potential (high breakdown voltage transistor) and a low power supply voltage operation A transistor having a small gate oxide film thickness (a low-breakdown-voltage transistor) is required for performing the above. That is, three types of transistors, that is, a cell transistor for forming a tunnel oxide film, a high-breakdown-voltage transistor, and a low-breakdown-voltage transistor are required. When the three types of transistors are formed in this manner, the thickness of the tunnel oxide film of the cell transistor is the smallest, the thickness of the oxide film of the low-breakdown-voltage transistor is second, and The thickest film.
【０００４】このように複数のゲート酸化膜厚の付け分
けが必要となる不揮発性半導体記憶装置では、ＳＴＩの
落ち込みによるトランジスタ性能の劣化が問題となる。
図１２は、このＳＴＩの落ち込みを説明するための不揮
発性半導体記憶装置の製造過程の１断面図であり、図１
３は、図１２を上側から見た平面図である。つまり、図
１２は図１３におけるＡ−Ａ線断面図である。これら図
１２及び図１３には、ＭＯＳトランジスタが示されてい
る。As described above, in a nonvolatile semiconductor memory device in which a plurality of gate oxide film thicknesses need to be separately provided, there is a problem that transistor performance is deteriorated due to a drop in STI.
FIG. 12 is a cross-sectional view of a non-volatile semiconductor memory device for explaining the drop in STI in the manufacturing process.
FIG. 3 is a plan view of FIG. 12 as viewed from above. That is, FIG. 12 is a sectional view taken along line AA in FIG. FIGS. 12 and 13 show MOS transistors.
【０００５】図１２及び図１３に示すように、ＳＴＩの
落ち込みとは、半導体基板１００の活性領域１０２とＳ
ＴＩ領域１０４の境界部分で、ゲート酸化膜１０８の付
け分けにより行う酸化膜のエッチングにより、境界部分
のＳＴＩが膜減りを起こし、この境界部分が活性領域表
面よりも半導体基板１００側に落ちこんでしまう落ち込
み１０６が生じる現象である。[0005] As shown in FIGS. 12 and 13, the drop in STI means that the active region 102 of the semiconductor substrate 100 is
At the boundary portion of the TI region 104, the oxide film is etched by attaching the gate oxide film 108, thereby reducing the STI at the boundary portion and dropping the boundary portion toward the semiconductor substrate 100 from the active region surface. This is a phenomenon in which the depression 106 occurs.
【０００６】[0006]
【発明が解決しようとする課題】すなわち、図１３に示
すように、活性領域１０２を囲むようにＳＴＩ領域１０
４の境界部分に落ち込み１０６が発生する。このように
落ち込み１０６が生じると、図１２に示すように、この
落ち込み１０６部分にゲート電極１１０も落ち込んでく
る。ゲート電極１１０が落ち込むと、落ち込んだ境界領
域が活性領域１０２の側面部分の影響を受けるため、Ｍ
ＯＳトランジスタのサブスレショルド領域にキンクが発
生する異常が起きる。図１４は、キンクのあるトランジ
スタについての、ゲート電圧Ｖｇと、ソース・ドレイン
電流Ｉｄのｌｏｇ Ｉｄとの関係を示す図である。That is, as shown in FIG. 13, the STI region 10 surrounds the active region 102.
A drop 106 occurs at the boundary of No. 4. When the depression 106 occurs in this way, as shown in FIG. 12, the gate electrode 110 also falls in this depression 106 portion. When the gate electrode 110 falls, the fallen boundary region is affected by the side surface portion of the active region 102.
An abnormality occurs in which a kink occurs in the sub-threshold region of the OS transistor. FIG. 14 is a diagram showing the relationship between the gate voltage Vg and the log Id of the source / drain current Id for a kink transistor.
【０００７】この図１４に示すように、キンクが発生す
ると、ＭＯＳトランジスタのカットオフ特性が悪化し、
オフリーク電流が増える。このため、回路動作の不安定
性や待機動作時の消費電力増などの問題を引き起こす。As shown in FIG. 14, when kink occurs, the cut-off characteristic of the MOS transistor deteriorates.
Off leak current increases. This causes problems such as instability of circuit operation and increase in power consumption during standby operation.
【０００８】そこで、本発明は上記課題に鑑みてなされ
たものであり、ＳＴＩを有する半導体装置において、複
数の異なる膜厚の酸化膜を形成した場合でも、ＳＴＩの
境界領域に落ち込みが発生しないようにすることを目的
とする。そして、これにより、ＭＯＳトランジスタのカ
ットオフ特性を改善し、オフリーク電流が増大しないよ
うにすることを目的とする。つまり、回路動作の安定し
た、待機動作時の消費電力の少ない、ＭＯＳトランジス
タを有する半導体装置及び不揮発性半導体記憶装置を提
供することを目的とする。In view of the above, the present invention has been made in view of the above-mentioned problem. In a semiconductor device having an STI, even if a plurality of oxide films having different thicknesses are formed, a drop does not occur in a boundary region of the STI. The purpose is to. It is another object of the present invention to improve the cutoff characteristics of the MOS transistor and prevent the off leak current from increasing. That is, an object of the present invention is to provide a semiconductor device having a MOS transistor and a non-volatile semiconductor memory device which have stable circuit operation and low power consumption during a standby operation.
【０００９】[0009]
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置の製造方法は、半導体基板
上に、トレンチアイソレーション形成領域に開口を有す
る第１パターンマスクを形成する工程と、前記第１パタ
ーンマスクを用いて前記半導体基板にアイソレーション
開口を形成する工程と、前記第１パターンマスクの幅を
狭めて、第１の幅の第１マスクと、この第１の幅よりも
狭い第２の幅の第２マスクとを有する、第２パターンマ
スクを形成する工程と、前記アイソレーション開口を埋
めるとともに、前記第２パターンマスクまで達する埋め
込み絶縁膜を形成する工程と、前記第２パターンマスク
を除去して、前記埋め込み絶縁膜における前記第１マス
クを除去した部分に前記第１の幅の第１開口を形成する
とともに、前記埋め込み絶縁膜における前記第２マスク
を除去した部分に前記第２の幅の第２開口を形成する工
程と、前記第１開口の底面及び前記第２開口の底面に、
第１の膜厚の第１絶縁膜を形成する工程と、前記第１開
口の底面に形成された第１絶縁膜を残存させたまま、前
記２開口の底面に形成された第１絶縁膜を除去する工程
と、前記第２開口の底面に、前記第１絶縁膜と異なる膜
厚の第２絶縁膜を形成する工程と、を備えたことを特徴
とする。In order to solve the above-mentioned problems, a method of manufacturing a semiconductor device according to the present invention comprises the steps of forming a first pattern mask having an opening in a trench isolation formation region on a semiconductor substrate. Forming an isolation opening in the semiconductor substrate using the first pattern mask; reducing a width of the first pattern mask to form a first mask having a first width; Forming a second pattern mask having a second mask having a narrow second width, forming a buried insulating film that fills the isolation opening and reaches the second pattern mask; The pattern mask is removed, and a first opening having the first width is formed in a portion of the buried insulating film from which the first mask has been removed. Forming a second opening of said second width portion of removing the second mask in the look insulating film, the bottom surface of the bottom surface and the second opening of the first opening,
Forming a first insulating film having a first thickness, and removing the first insulating film formed on the bottom surface of the second opening while leaving the first insulating film formed on the bottom surface of the first opening. A removing step; and a step of forming a second insulating film having a different thickness from the first insulating film on a bottom surface of the second opening.
【００１０】[0010]
【発明の実施の形態】本発明は、素子分離方法にＳＴＩ
を用い、異なる膜厚の酸化膜を付け分ける半導体装置に
おいて、酸化膜の付け分けで必要な酸化膜のエッチング
によって起こるＳＴＩ境界領域の落ち込みを防ぐため、
ＳＴＩの形成工程においてマスク材の窒化膜のＰｕｌｌ
−Ｂａｃｋによる後退量をセルトランジスタ形成領域と
周辺トランジスタ形成領域に分けて独立に制御するよう
にしたものである。以下、本発明の一実施形態を不揮発
性半導体記憶装置を例にして説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention relates to a method for isolating elements by using STI.
In a semiconductor device in which oxide films having different film thicknesses are separately assigned to each other, in order to prevent a drop in the STI boundary region caused by etching of the oxide film required for the separate oxide films,
Pull of nitride film of mask material in STI forming process
The amount of retreat due to -Back is separately controlled for the cell transistor formation region and the peripheral transistor formation region. Hereinafter, an embodiment of the present invention will be described by taking a nonvolatile semiconductor memory device as an example.
【００１１】図１乃至図１１は、本実施形態に係る不揮
発性半導体記憶装置の製造工程を示す工程断面図であ
る。FIG. 1 to FIG. 11 are process sectional views showing the manufacturing process of the nonvolatile semiconductor memory device according to the present embodiment.
【００１２】まず、図１に示すように、例えばシリコン
基板１０表面に、熱酸化法などによりパッド酸化膜１２
を形成する。本実施形態では、このパッド酸化膜１２
は、１ｎｍ〜２５ｎｍの膜厚で形成する。このパッド酸
化膜１２は、この後の工程でＳＴＩ加工のマスク材とな
る窒化膜１４からの窒素の拡散により、シリコン基板１
０表面が直接窒化されることを防止する役割を有してい
る。First, as shown in FIG. 1, a pad oxide film 12 is formed on a surface of a silicon substrate 10 by a thermal oxidation method or the like.
To form In the present embodiment, the pad oxide film 12
Is formed with a thickness of 1 nm to 25 nm. The pad oxide film 12 is formed on the silicon substrate 1 by the diffusion of nitrogen from the nitride film 14 serving as a mask material for STI processing in a subsequent step.
It has a role of preventing the zero surface from being directly nitrided.
【００１３】次に、このパッド酸化膜１２上に、例えば
ＣＶＤ（Chemical Vapor Deposition）法等により、窒
化膜１４と酸化膜１６とを形成する。本実施形態では、
窒化膜１４は、１００ｎｍ〜２００ｎｍの膜厚で形成す
る。酸化膜１６は、ＴＥＯＳ系又はＳｉＨ4系の酸化膜
を１００ｎｍ〜２００ｎｍの膜厚で形成する。続いて、
活性領域をパターニングするためのフォトレジストマス
ク１８をフォトリソグラフィー法により形成する。これ
により、ＳＴＩ形成領域に開口を有するフォトレジスト
マスク１８が得られる。Next, a nitride film 14 and an oxide film 16 are formed on the pad oxide film 12 by, for example, a CVD (Chemical Vapor Deposition) method. In this embodiment,
The nitride film 14 is formed with a thickness of 100 to 200 nm. The oxide film 16 is formed of a TEOS-based or SiH 4 -based oxide film with a thickness of 100 nm to 200 nm. continue,
A photoresist mask 18 for patterning the active region is formed by a photolithography method. Thus, a photoresist mask 18 having an opening in the STI formation region is obtained.
【００１４】次に、図２に示すように、フォトレジスト
マスク１８を用いて、酸化膜１６と窒化膜１４とパッド
酸化膜１２とを、順番にＲｌＥ（Reactive Ion Etchin
g）法によりエッチングして除去する。続いて、フォト
レジスト１８をレジスト剥離プロセスにより除去する。
これにより活性領域のパターンがフォトレジストマスク
１８から酸化膜１６と窒化膜１４とパッド酸化膜１２に
転写され、ＳＴＩ形成領域に開口を有する酸化膜１６Ａ
と窒化膜１４Ａとパッド酸化膜１２Ａとが、形成され
る。Next, as shown in FIG. 2, using a photoresist mask 18, the oxide film 16, the nitride film 14, and the pad oxide film 12 are sequentially replaced by RIE (Reactive Ion Etching).
g) Etching to remove. Subsequently, the photoresist 18 is removed by a resist stripping process.
As a result, the pattern of the active region is transferred from the photoresist mask 18 to the oxide film 16, the nitride film 14, and the pad oxide film 12, and the oxide film 16A having an opening in the STI formation region
And nitride film 14A and pad oxide film 12A are formed.
【００１５】次に、これら酸化膜１６Ａと窒化膜１４Ａ
とパッド酸化膜１２Ａとからなる積層膜をハードパター
ンマスクとして、シリコン基板１０をＲＩＥ法によりエ
ッチングする。これにより、半導体基板１０にトレンチ
アイソレーション開口（素子分離領域）２０を形成す
る。続いて、このシリコン基板１０のＲＩＥの後処理と
してＨＦ系の処理を行い、ＲＩＥ法で形成された反応物
の除去を行う。Next, the oxide film 16A and the nitride film 14A
The silicon substrate 10 is etched by the RIE method using the laminated film including the pad oxide film 12A and the pad oxide film 12A as a hard pattern mask. Thus, a trench isolation opening (element isolation region) 20 is formed in the semiconductor substrate 10. Subsequently, HF-based processing is performed as a post-processing of the RIE of the silicon substrate 10 to remove a reactant formed by the RIE method.
【００１６】次に図３に示すように、周辺トランジスタ
形成領域及びセルトランジスタ形成領域の双方における
窒化膜１４Ａの幅を狭めて、窒化膜１４Ｂを形成する。
具体的には、ＨＦグリセロール溶液による第１回目の処
理を行い、マスク材となっている窒化膜１４Ａを選択的
にエッチングする。このような手法を一般的に、Ｐｕｌ
ｌ−Ｂａｃｋ法という。このＰｕｌｌ−Ｂａｃｋ法によ
り、すべてのパターンについて窒化膜１４Ａの幅をＡ１
だけ細める。つまり、第１回目のＨＦグリセロール溶液
の処理による窒化膜１４ＡのＰｕｌｌ−Ｂａｃｋ量は、
Ａ１である。Next, as shown in FIG. 3, the width of the nitride film 14A in both the peripheral transistor formation region and the cell transistor formation region is reduced to form a nitride film 14B.
Specifically, the first treatment with the HF glycerol solution is performed, and the nitride film 14A serving as the mask material is selectively etched. Generally, such a method is referred to as Pul
It is called an l-Back method. By the pull-back method, the width of the nitride film 14A is set to A1 for all patterns.
Just narrow down. That is, the amount of the pull-back of the nitride film 14A by the first treatment of the HF glycerol solution is as follows:
A1.
【００１７】次に、図４に示すように、ＣＶＤ法等によ
り、酸化膜２２を形成する。本実施形態では、この酸化
膜２２は、ＴＥＯＳ系またはＳｉＨ4系の酸化膜を５ｎ
ｍ〜２０ｎｍの膜厚で形成する。この酸化膜２２は、次
の第２回目以降に行うＨＦグリセロール処理による窒化
膜１４Ｂエッチング時のマスク材となる。Next, as shown in FIG. 4, an oxide film 22 is formed by a CVD method or the like. In this embodiment, the oxide film 22 is formed of a TEOS-based or SiH 4 -based oxide film of 5n.
It is formed with a film thickness of m to 20 nm. The oxide film 22 becomes a mask material when the nitride film 14B is etched by the HF glycerol process performed in the second and subsequent times.
【００１８】次に、セルトランジスタ形成領域にフォト
レジストマスク２４をフォトリソグラフィー法により形
成する。続いて、フォトレジストマスク２４の着いた状
態でＢＨＦ（Ｂｕｆｆｅｒｄ ＨＦ）溶液などにより、
周辺トランジスタ形成領域にある酸化膜２２を除去す
る。これにより、セルトランジスタ形成領域に酸化膜２
２Ａを残存させる。Next, a photoresist mask 24 is formed by photolithography in the cell transistor formation region. Subsequently, with the photoresist mask 24 attached, a BHF (Buffered HF) solution or the like is used.
The oxide film 22 in the peripheral transistor formation region is removed. As a result, the oxide film 2 is formed in the cell transistor formation region.
Leave 2A.
【００１９】次に、フォトレジストマスク２４を剥離し
た後、ＨＦグリセロールにより第２回目の処理を行うこ
とで、酸化膜を除去した領域（周辺トランジスタ形成領
域）にある窒化膜１４Ｂの幅をＡ２だけ狭めて、窒化膜
１４Ｃを形成する。すなわち、周辺トランジスタ形成領
域にある窒化膜１４Ｂについて、追加のＰｕｌｌ−Ｂａ
ｃｋを行う。この追加のＰｕｌｌ−Ｂａｃｋにより、周
辺トランジスタ形成領域にある窒化膜１４Ｂの幅がＡ２
だけ細まるので、窒化膜１４Ｃはもとの窒化膜１４Ａと
比べて都合Ａ１＋Ａ２だけ細くなる。Next, after the photoresist mask 24 is peeled off, a second process is performed using HF glycerol, so that the width of the nitride film 14B in the region from which the oxide film has been removed (peripheral transistor formation region) is A2. After narrowing, a nitride film 14C is formed. That is, for the nitride film 14B in the peripheral transistor formation region, additional Pull-Ba
ck. Due to this additional pull-back, the width of the nitride film 14B in the peripheral transistor formation region becomes A2.
Therefore, the nitride film 14C is thinner by A1 + A2 than the original nitride film 14A.
【００２０】このＨＦグリセロールによる第２回目の処
理の時に直接フォトレジストマスク２４によりマスクす
る方法を取らないのは、次のような理由によるものであ
る。まず第１に、フォトレジストマスクが、ＨＦグリセ
ロールの溶剤のとなっているグリセリンに対する耐性を
有しないためである。第２に、セルトランジスタ形成領
域に直接フォトレジストをつけないことにより、フォト
レジストからの不純物が半導体基板１０側に侵入しない
ようにブロックするためである。第３に、この後で行う
丸め酸化膜（酸化膜２６）による窒化膜１４Ｂ下側への
バーズビークの侵入を抑制するためである。パーズビー
クが窒化膜１４Ｂ下側に侵入すると、この後で形成する
セルトランジスタのチャネル幅のバラツキや、トンネル
酸化膜の信頼性に悪影響を及ぼすこととなるので、これ
を回避できる。The reason why the method of directly masking with the photoresist mask 24 at the time of the second processing with HF glycerol is not employed is as follows. First, the photoresist mask is not resistant to glycerin, which is a solvent for HF glycerol. Second, by not applying a photoresist directly to the cell transistor formation region, it is possible to block impurities from the photoresist from entering the semiconductor substrate 10 side. Third, the bird's beak is prevented from entering below the nitride film 14B due to the rounded oxide film (oxide film 26) to be performed later. If the purse beak enters the lower side of the nitride film 14B, the variation in the channel width of a cell transistor to be formed thereafter and the reliability of the tunnel oxide film are adversely affected, which can be avoided.
【００２１】次に、図５に示すように、パターニングさ
れたシリコン基板１０に、熱酸化法などにより酸化膜２
６を形成する。本実施形態では、この酸化膜２６は、５
ｎｍ〜４０ｎｍの膜厚で形成する。この時、最終的に活
性領域となるコーナー部分２６ａが丸くなるような条件
で、酸化を行う。Next, as shown in FIG. 5, an oxide film 2 is formed on the patterned silicon substrate 10 by a thermal oxidation method or the like.
6 is formed. In the present embodiment, this oxide film 26
It is formed with a thickness of 40 nm to 40 nm. At this time, the oxidation is performed under the condition that the corner portion 26a that finally becomes the active region becomes round.
【００２２】次に、シリコン基板１０上に素子分離領域
（ＳＴＩ形成領域）の埋め込み材となる埋め込み酸化膜
２８を堆積する。この埋め込み酸化膜２８の堆積方法と
しては、例えばＴＥＯＳ系の酸化膜をＣＶＤ法により、
ＳｉＨ4系の膜をＨＤＰ（High Density Plasma）法によ
り、シリコン基板１０からマスク材である酸化膜２２Ａ
まで十分に埋め込める条件で、堆積を行うことにより形
成される。Next, a buried oxide film 28 serving as a burying material for an element isolation region (STI formation region) is deposited on the silicon substrate 10. As a method of depositing the buried oxide film 28, for example, a TEOS-based oxide film is formed by a CVD method.
An oxide film 22A as a mask material is formed on the SiH 4 -based film from the silicon substrate 10 by HDP (High Density Plasma).
It is formed by performing the deposition under the conditions that can sufficiently bury the substrate.
【００２３】次に、図６に示すように、ＣＭＰ（Chemic
al Mechanical Polishing）法により、この埋め込み酸
化膜２８を研磨し平坦化する。この時、ハードパターン
マスクとして用いた窒化膜１４Ｂ、１４Ｃが研磨のスト
ッパーとなる。このＣＭＰにより、ラインＬ１のところ
まで、研磨される。次にＢＨＦなどによるウェットエッ
チング処理を行い、埋め込み酸化膜２８表面の微少なス
クラッチ傷や研磨時についた異物をリフトオフすること
で除去する。Next, as shown in FIG.
The buried oxide film 28 is polished and flattened by an al mechanical polishing method. At this time, the nitride films 14B and 14C used as the hard pattern mask serve as polishing stoppers. By this CMP, polishing is performed up to the line L1. Next, a wet etching process using BHF or the like is performed, and minute scratches on the surface of the buried oxide film 28 and foreign substances attached during polishing are removed by lift-off.
【００２４】次に、ハードパターンマスクとして用いた
窒化膜１４Ｂ、１４Ｃをホットリン酸などによりウェッ
トエッチングし除去する。これら２つのウェットエッチ
ングにより、埋め込み酸化膜２８がラインＬ２のところ
までエッチングされる。これにより、埋め込み酸化膜２
８に開口２８Ａと開口２８Ｂを形成する。ここで形成さ
れる開口２８Ａの幅はＷ１であり、開口２８Ｂの幅はＷ
１よりも狭いＷ２である。Next, the nitride films 14B and 14C used as the hard pattern mask are removed by wet etching using hot phosphoric acid or the like. By these two wet etchings, the buried oxide film 28 is etched up to the line L2. Thereby, the buried oxide film 2
8, an opening 28A and an opening 28B are formed. The width of the opening 28A formed here is W1, and the width of the opening 28B is W1.
W2 which is narrower than 1.
【００２５】また、この時、パッド酸化膜１２Ａにピン
ホールなどが形成され、この後の高温アニールでシリコ
ン基板荒れを起こす可能性があるため、熱酸化により１
０ｎｍ程度の追加酸化を行う。この後に１０００℃以上
の高温アニールを加えＳＴＩの埋め込みにより発生した
応力を解放する。すなわち、埋め込み酸化膜２８からな
るＳＴＩを形成することによる半導体基板１０に生じる
応力を解放する。At this time, a pinhole or the like is formed in the pad oxide film 12A, and the silicon substrate may be roughened by the subsequent high-temperature annealing.
Additional oxidation of about 0 nm is performed. Thereafter, high-temperature annealing at 1000 ° C. or higher is performed to release the stress generated by the STI embedding. That is, the stress generated in the semiconductor substrate 10 due to the formation of the STI including the buried oxide film 28 is released.
【００２６】次に、図７に示すように、パッド酸化膜１
２Ａをウェットエッチングで除去する。このパッド酸化
膜１２Ａの部分的除去により、活性領域におけるＳＴＩ
端がＢ０だけ後退する。つまり、開口２８Ａ、２８Ｂの
幅がＢ０だけ広まる。続いて、開口２８Ａ、２８Ｂに犠
牲酸化膜３０を形成する。この犠牲酸化膜３０は、イオ
ン注入を行うためのものであり、本実施形態では１０ｎ
ｍ〜３０ｎｍの膜厚で形成する。Next, as shown in FIG.
2A is removed by wet etching. By removing the pad oxide film 12A partially, the STI in the active region is reduced.
The end retreats by B0. That is, the widths of the openings 28A and 28B are widened by B0. Subsequently, a sacrificial oxide film 30 is formed in the openings 28A and 28B. This sacrificial oxide film 30 is for performing ion implantation, and is 10 n in the present embodiment.
It is formed with a thickness of m to 30 nm.
【００２７】次に、ウェル形成領域や、セルトランジス
タ形成領域および周辺トランジスタ形成領域におけるチ
ャネル領域の不純物プロファイルを調整するため、フォ
トレジストを用いてパターニングを行い所望の不純物を
イオン注入法によりシリコン基板１０中に導入する。続
いて、シリコン基板１０に注入した不純物を活性化する
ために、熱処理を行う。Next, in order to adjust the impurity profile of the channel region in the well formation region, the cell transistor formation region and the peripheral transistor formation region, patterning is performed using a photoresist, and desired impurities are implanted into the silicon substrate 10 by ion implantation. Introduce inside. Subsequently, heat treatment is performed to activate the impurities implanted into the silicon substrate 10.
【００２８】次に、図８に示すように、トンネル酸化膜
３２を形成するために、ウェットエッチング処理を行
い、開口２８Ａ、２８Ｂにある犠牲酸化膜３０を除去す
る。このウェットエッチング処理により、周辺トランジ
スタ形成領域及びセルトランジスタ形成領域の活性領域
におけるＳＴＩ端がさらにＢ１だけ後退する。つまり、
開口２８Ａ、２８Ｂの幅が、都合Ｂ０＋Ｂ１だけ広くな
る。Next, as shown in FIG. 8, in order to form the tunnel oxide film 32, wet etching is performed to remove the sacrificial oxide film 30 in the openings 28A and 28B. By this wet etching process, the STI end in the active region of the peripheral transistor formation region and the cell transistor formation region is further receded by B1. That is,
The widths of the openings 28A and 28B are increased by B0 + B1 for convenience.
【００２９】次に、トンネル酸化を行い、開口２８Ａ、
２８Ｂにセルトランジスタのトンネル酸化膜３２を形成
する。本実施形態では、このトンネル酸化膜３２は、８
ｎｍ〜１０ｎｍの厚さで形成する。次に、セルトランジ
スタのフローティングゲートとなるリンをドープしたポ
リシリコンを堆積し、このポリシリコンにスリット３４
を形成する。これにより、セルトランジスタのフローテ
ィングゲート３６を形成する。続いて、このフローティ
ングゲート３６上に、ＯＮＯ絶縁膜３８を形成する。Next, tunnel oxidation is performed to form openings 28A,
A tunnel oxide film 32 of the cell transistor is formed on 28B. In the present embodiment, this tunnel oxide film 32
It is formed with a thickness of 10 nm to 10 nm. Next, phosphorus-doped polysilicon serving as a floating gate of the cell transistor is deposited, and a slit 34 is formed in the polysilicon.
To form Thus, the floating gate 36 of the cell transistor is formed. Subsequently, an ONO insulating film 38 is formed on the floating gate 36.
【００３０】次に、図９に示すように、光リソグラフィ
ー法により、セルトランジスタ形成領域を覆う、フォト
レジストマスク４０を形成する。続いて、このフォトレ
ジストマスク４０を用いてパターニングを行い、周辺ト
ランジスタ形成領域上からＯＮＯ絶縁膜３８とフローテ
ィングゲート３６を形成したポリシリコンを、ドライエ
ッチング法により除去する。Next, as shown in FIG. 9, a photoresist mask 40 covering the cell transistor formation region is formed by photolithography. Subsequently, patterning is performed using the photoresist mask 40, and the polysilicon on which the ONO insulating film 38 and the floating gate 36 are formed is removed from the peripheral transistor formation region by dry etching.
【００３１】次に、周辺トランジスタ形成領域上からト
ンネル酸化膜３２をウェットエッチング処理により除去
する。このウェットエッチング処理により、周辺トラン
ジスタ形成領域のＳＴＩ端がさらにＢ２後退する。つま
り、開口２８Ｂの幅は、都合、Ｂ０＋Ｂ１＋Ｂ２だけ広
がる。続いて、フォトレジストマスク４０の除去を行
う。Next, the tunnel oxide film 32 is removed from the peripheral transistor formation region by wet etching. By this wet etching process, the STI end of the peripheral transistor formation region is further retracted by B2. That is, the width of the opening 28B is increased by B0 + B1 + B2 for convenience. Subsequently, the photoresist mask 40 is removed.
【００３２】次に、図１０に示すように、周辺トランジ
スタ形成領域における開口２８Ｂに、第１の周辺ゲート
酸化膜４２を形成する。本実施形態では、この第１の周
辺ゲート酸化膜４２は、１２ｎｍ〜１５ｎｍの膜厚で形
成する。この時、セルトランジスタ形成予定領域では、
ＯＮＯ絶縁膜３８によりフローティングゲート３６が保
護されているので、酸化されることはない。Next, as shown in FIG. 10, a first peripheral gate oxide film 42 is formed in the opening 28B in the peripheral transistor formation region. In the present embodiment, the first peripheral gate oxide film 42 is formed with a thickness of 12 nm to 15 nm. At this time, in the cell transistor formation region,
Since the floating gate 36 is protected by the ONO insulating film 38, it is not oxidized.
【００３３】次に、周辺トランジスタ形成領域のうち、
薄いゲート酸化膜を形成する領域（低耐圧系領域）に開
口を有するフォトレジストマスク４４を形成する。つま
り、セルトランジスタ形成領域と周辺トランジスタ形成
領域のうちの高耐圧系領域とを覆う、フォトレジストマ
スク４４を形成する。このフォトレジストマスク４４の
ついた状態で、ウェットエッチング処理を行う。これに
より、周辺トランジスタ形成領域のうち薄いゲート酸化
膜を形成する領域における、第１の周辺ゲート酸化膜４
２を除去する。つまり、低耐圧系領域にある開口２８Ｂ
から、第１の周辺ゲート酸化膜４２を除去する。これに
より低耐圧系領域ではＳＴＩ端がさらにＢ３だけ後退す
る。つまり、低耐圧系領域の開口２８Ｂの幅は、都合、
Ｂ０＋Ｂ１＋Ｂ２＋Ｂ３だけ広くなる。Next, in the peripheral transistor forming region,
A photoresist mask 44 having an opening in a region where a thin gate oxide film is to be formed (low breakdown voltage system region) is formed. That is, a photoresist mask 44 is formed to cover the cell transistor formation region and the high breakdown voltage system region in the peripheral transistor formation region. With the photoresist mask 44 attached, wet etching is performed. Thereby, the first peripheral gate oxide film 4 in the region where the thin gate oxide film is formed in the peripheral transistor formation region is formed.
Remove 2. That is, the opening 28B in the low breakdown voltage system region
Then, the first peripheral gate oxide film 42 is removed. As a result, the STI end is further retracted by B3 in the low breakdown voltage system region. That is, the width of the opening 28B in the low breakdown voltage region is
It becomes wider by B0 + B1 + B2 + B3.
【００３４】次に、図１１に示すように、周辺トランジ
スタ形成領域のうち低耐圧系領域に、第２の周辺ゲート
酸化膜４６を形成する。本実施形態では、この第２の周
辺ゲート酸化膜４６は、４ｎｍ〜６ｎｍの膜厚で形成す
る。続いて、フォトレジストマスク４４を除去する。次
に、セルトランジスタにおけるコントロールゲートとな
り、周辺トランジスタのゲートとなるポリシリコン４８
を堆積する。この時、高耐圧系領域の第１の周辺ゲート
酸化膜４２は追加酸化されるため、さらに膜厚が厚くな
る。Next, as shown in FIG. 11, a second peripheral gate oxide film 46 is formed in the low breakdown voltage system region in the peripheral transistor formation region. In the present embodiment, the second peripheral gate oxide film 46 is formed with a thickness of 4 nm to 6 nm. Subsequently, the photoresist mask 44 is removed. Next, the polysilicon 48 which becomes the control gate of the cell transistor and becomes the gate of the peripheral transistor
Is deposited. At this time, the first peripheral gate oxide film 42 in the high breakdown voltage system region is additionally oxidized, so that the film thickness is further increased.
【００３５】この後、図示は省略するが、ポリシリコン
４８をパターニングすることにより、セルトランジスタ
のゲート電極のパターニングと、周辺トランジスタのゲ
ート電極のパターニングを行う。続いて、セルトランジ
スタや周辺トランジスタの形成に必要な拡散層を形成す
るためのイオン注入を行い、さらに、サイドウォールを
形成した後に高濃度の拡散層ならびにゲートポリシリコ
ンへの不純物の導入を行う。この時、ＮＭＯＳ領域には
Ａｓ（砒素）を、ＰＭＯＳ領域にはＢ（ボロン）を導入
する。この後、通常のサリサイドプロセスを行い配線層
を形成し、最後にパッシベーション層を形成することで
不揮発性半導体記憶装置の製造プロセスが終了する。Thereafter, although not shown, the polysilicon 48 is patterned to pattern the gate electrode of the cell transistor and the gate electrode of the peripheral transistor. Subsequently, ion implantation for forming a diffusion layer necessary for forming a cell transistor and a peripheral transistor is performed, and further, after forming a sidewall, impurities are introduced into the high concentration diffusion layer and the gate polysilicon. At this time, As (arsenic) is introduced into the NMOS region, and B (boron) is introduced into the PMOS region. Thereafter, a normal salicide process is performed to form a wiring layer, and finally, a passivation layer is formed, thereby completing the manufacturing process of the nonvolatile semiconductor memory device.
【００３６】以上のように、本実施形態に係る不揮発性
半導体記憶装置の製造方法によれば、図４に示すよう
に、マスク材として用いる窒化膜１４Ｂと窒化膜１４Ｃ
の幅が異なるようにしたので、ＳＴＩ端が活性領域から
落ち込まないようにすることができる。すなわち、窒化
膜１４Ｂの幅Ｗ１よりも、窒化膜１４Ｃの幅Ｗ２が小さ
くなるようにしたので、図６に示すように、埋め込み酸
化膜に形成される開口２８Ｂの幅を、開口２８Ａの幅よ
りも狭くすることができる。このためフローティングゲ
ート３６形成後に開口２８Ｂのトンネル酸化膜３２を除
去するエッチング処理で、開口２８Ｂの幅が広がったと
しても、図１１に示すように、ＳＴＩ端にゲートとなる
ポリシリコン４８が落ち込まないようにすることができ
る。したがって、従来のようにセルトランジスタや周辺
トランジスタのサブスレショルド領域にキンク特性が現
れないようにすることができる。As described above, according to the method of manufacturing the nonvolatile semiconductor memory device according to the present embodiment, as shown in FIG. 4, the nitride film 14B and the nitride film 14C used as the mask material are used.
Are made different so that the STI edge can be prevented from dropping from the active region. That is, since the width W2 of the nitride film 14C is set to be smaller than the width W1 of the nitride film 14B, as shown in FIG. 6, the width of the opening 28B formed in the buried oxide film is made smaller than the width of the opening 28A. Can also be narrowed. Therefore, even if the width of the opening 28B is widened by the etching process for removing the tunnel oxide film 32 in the opening 28B after the formation of the floating gate 36, as shown in FIG. 11, the polysilicon 48 serving as the gate does not fall into the STI end. You can do so. Therefore, it is possible to prevent the kink characteristic from appearing in the sub-threshold region of the cell transistor or the peripheral transistor as in the related art.
【００３７】また、図１１に示すように、３種類の異な
る膜厚の酸化膜であるトンネル酸化膜３２と第１の周辺
ゲート酸化膜４２と第２の周辺ゲート酸化膜４６とを形
成する場合には、ＳＴＩ端における埋め込み酸化膜２８
後退量Ｂ０、Ｂ１、Ｂ２、Ｂ３と、Ｐｕｌｌ−Ｂａｃｋ
による窒化膜１４の後退量との関係が、Ｂ０＋Ｂ１＜Ａ
１、Ｂ０＋Ｂ１＋Ｂ２＋Ｂ３＜Ａ１＋Ａ２になれば、Ｓ
ＴＩ端が活性領域から落ち込まないようにすることがで
きる。ここで、セルトランジスタ形成領域における埋め
込み酸化膜２８の開口２８Ａの後退量はＢ０＋Ｂ１であ
り、周辺トランジスタ形成領域の高耐圧系領域における
埋め込み酸化膜２８の開口２８Ｂの後退量はＢ０＋Ｂ１
＋Ｂ２であり、周辺トランジスタ形成領域の低耐圧系領
域における埋め込み酸化膜２８の開口２８Ｂの後退量は
Ｂ０＋Ｂ１＋Ｂ２＋Ｂ３である。このようにすることに
より、周辺トランジスタ形成領域における低耐圧系領域
及び高耐圧系領域と、セルトランジスタ形成領域におい
て、ゲートとなるポリシリコン４８がＳＴＩ端に落ち込
まないようにすることができる。この関係を整理し、Ｐ
ｕｌｌ−Ｂａｃｋによる窒化膜１４の必要な後退量を求
めると、Ａ１＞Ｂ０＋Ｂ１、Ａ２＞Ｂ２＋Ｂ３とすれば
よいことが分かる。As shown in FIG. 11, when the tunnel oxide film 32, the first peripheral gate oxide film 42, and the second peripheral gate oxide film 46, which are three types of oxide films having different thicknesses, are formed. Buried oxide film 28 at the STI end
Retreat amounts B0, B1, B2, B3 and Pull-Back
B0 + B1 <A
1. If B0 + B1 + B2 + B3 <A1 + A2, then S
The TI end can be prevented from dropping from the active region. Here, the retreat amount of the opening 28A of the buried oxide film 28 in the cell transistor formation region is B0 + B1, and the retreat amount of the opening 28B of the buried oxide film 28 in the high breakdown voltage system region of the peripheral transistor formation region is B0 + B1.
+ B2, and the receding amount of the opening 28B of the buried oxide film 28 in the low breakdown voltage region in the peripheral transistor formation region is B0 + B1 + B2 + B3. This makes it possible to prevent the polysilicon 48 serving as a gate from dropping into the STI end in the low breakdown voltage system region and the high breakdown voltage system region in the peripheral transistor formation region and the cell transistor formation region. Organizing this relationship, P
Obtaining the required amount of recession of the nitride film 14 by the Ull-Back shows that A1> B0 + B1 and A2> B2 + B3.
【００３８】しかも、図４に示すように、窒化膜１４Ｂ
のＰｕｌｌ−Ｂａｃｋ量を最小限に抑えることができる
ので、セルトランジスタにおけるチャネル幅のばらつき
を抑えることができる。すなわち、Ｐｕｌｌ−Ｂａｃｋ
工程は、ウェット処理であるためエッチング量にばらつ
きを生じやすいが、本実施形態ではセルトランジスタ形
成領域における窒化膜１４Ｂに対して１回のＰｕｌｌ−
Ｂａｃｋ工程で足り、しかもエッチング量を最小限に抑
えることができるため、セルトランジスタ形成領域のＳ
ＴＩ幅のばらつきが少なくなり、これによりセルトラン
ジスタのチャネル幅のばらつきを抑えることができる。In addition, as shown in FIG.
Can be minimized, so that variations in the channel width of the cell transistor can be suppressed. That is, Pull-Back
Since the process is a wet process, the etching amount is likely to vary, but in this embodiment, one pull-etching process is performed on the nitride film 14B in the cell transistor formation region.
Since the backing process is sufficient and the amount of etching can be minimized, the S
Variations in the TI width are reduced, so that variations in the channel width of the cell transistor can be suppressed.
【００３９】また、図８に示すように、トンネル酸化膜
３２形成時におけるシリコン基板１０のがたつきを抑制
することができる。すなわち、パッド酸化膜１２Ａを除
去した後、犠牲酸化膜３０をウェットエッチングで除去
する際に、犠牲酸化された部分が下がることで段差を生
じる。この段差の生じる位置は、Ｐｕｌｌ−Ｂａｃｋ量
が大きいほど活性領域内側に入ることになり、Ｐｕｌｌ
−Ｂａｃｋ量が少なければ丸めた活性領域端部に近づく
ため、段差が生じにくい構造となる。このため、本実施
形態のように、セルトランジスタ形成領域のＰｕｌｌ−
Ｂａｃｋ量を、周辺トランジスタ形成領域のＰｕｌｌ−
Ｂａｃｋ量より、少なくすることにより、基板表面のが
たつきを防ぐことができる。特に、フラッシュメモリな
どのセルトランジスタでは、トンネル酸化膜に対して高
電界をかけて書き込み消去を行うため、基板表面に段差
ができてしまうと、段差部分での電界集中などが起こ
り、セルトランジスタの特性に悪影響を与えてしまう
が、本実施形態によればこれを回避することができる。As shown in FIG. 8, the rattling of the silicon substrate 10 during the formation of the tunnel oxide film 32 can be suppressed. That is, when the sacrificial oxide film 30 is removed by wet etching after the pad oxide film 12A is removed, a step occurs because the sacrificial oxidation portion is lowered. The position at which this step occurs is such that the larger the amount of Pull-Back is, the more inside the active region, and
-If the back amount is small, the structure approaches the rounded end of the active region, so that the structure is less likely to cause a step. Therefore, as in the present embodiment, the pull-up voltage of the cell transistor formation region is reduced.
The amount of Back is determined by pulling Pull-
By making the amount smaller than the back amount, it is possible to prevent rattling of the substrate surface. Particularly, in a cell transistor such as a flash memory, writing and erasing are performed by applying a high electric field to the tunnel oxide film. If a step is formed on the surface of the substrate, electric field concentration occurs at the step, and the cell transistor becomes inconsistent. Although the characteristics are adversely affected, according to the present embodiment, this can be avoided.
【００４０】さらに、図４に示すように、周辺トランジ
スタ形成領域の窒化膜１４ＢをＰｕｌｌ−Ｂａｃｋする
際に、セルトランジスタ形成領域を酸化膜２２Ａで覆う
こととしたので、セルトランジスタのチャネル部である
窒化膜１４Ｂ下側に、バーズビークが侵入するのを抑制
することができ、セルトランジスタの特性のばらつきを
低減することができる。Further, as shown in FIG. 4, when the nitride film 14B in the peripheral transistor formation region is pulled back, the cell transistor formation region is covered with the oxide film 22A, so that it is the channel portion of the cell transistor. Bird's beaks can be suppressed from entering below the nitride film 14B, and variations in characteristics of the cell transistor can be reduced.
【００４１】なお、本発明は上記実施形態に限定されず
に種々に変形可能である。例えば、上記実施形態では、
不揮発性半導体記憶装置を例にその製造方法を説明した
が、ＳＴＩ構造を有する異なる膜厚の酸化膜を有する半
導体装置であれば、同様に適用することができる。The present invention is not limited to the above embodiment, but can be variously modified. For example, in the above embodiment,
Although the manufacturing method has been described using a nonvolatile semiconductor memory device as an example, the present invention can be similarly applied to a semiconductor device having an STI structure and oxide films having different thicknesses.
【００４２】また、上記実施形態では、３種類の異なる
膜厚の酸化膜を開口２８Ａ、２８Ｂに形成することとし
たが、２種類、４種類、５種類…等であっても同様に適
用することができる。また、上記実施形態における異な
る膜厚の酸化膜３２、４２、４６は、他の絶縁膜であっ
てもよい。In the above embodiment, three types of oxide films having different thicknesses are formed in the openings 28A and 28B. However, the same applies to two types, four types, five types, etc. be able to. Further, the oxide films 32, 42, 46 having different thicknesses in the above embodiment may be other insulating films.
【００４３】[0043]
【発明の効果】以上説明したように、本発明によれば、
埋め込み絶縁膜により形成されたトレンチアイソレーシ
ョンの端部が落ち込むことがなくなり、セルトランジス
タ及び周辺トランジスタのサブスレショルド領域にキン
ク特性が現れないようにすることができる。As described above, according to the present invention,
The end portion of the trench isolation formed by the buried insulating film does not drop, so that the kink characteristic does not appear in the sub-threshold regions of the cell transistor and the peripheral transistor.
【図１】本発明の一実施形態に係る不揮発性半導体記憶
装置の製造工程を示す工程断面図の一部。FIG. 1 is a part of a process cross-sectional view showing a manufacturing process of a nonvolatile semiconductor memory device according to one embodiment of the present invention.
【図２】本発明の一実施形態に係る不揮発性半導体記憶
装置の製造工程を示す工程断面図の一部。FIG. 2 is a part of a process cross-sectional view showing a manufacturing process of the nonvolatile semiconductor memory device according to one embodiment of the present invention;
【図３】本発明の一実施形態に係る不揮発性半導体記憶
装置の製造工程を示す工程断面図の一部。FIG. 3 is a part of a process cross-sectional view showing a manufacturing process of the nonvolatile semiconductor memory device according to one embodiment of the present invention;
【図４】本発明の一実施形態に係る不揮発性半導体記憶
装置の製造工程を示す工程断面図の一部。FIG. 4 is a part of a process cross-sectional view showing a manufacturing process of the nonvolatile semiconductor memory device according to one embodiment of the present invention;
【図５】本発明の一実施形態に係る不揮発性半導体記憶
装置の製造工程を示す工程断面図の一部。FIG. 5 is a part of a process cross-sectional view showing the manufacturing process of the nonvolatile semiconductor memory device according to one embodiment of the present invention;
【図６】本発明の一実施形態に係る不揮発性半導体記憶
装置の製造工程を示す工程断面図の一部。FIG. 6 is a part of a process cross-sectional view showing the manufacturing process of the nonvolatile semiconductor memory device according to one embodiment of the present invention;
【図７】本発明の一実施形態に係る不揮発性半導体記憶
装置の製造工程を示す工程断面図の一部。FIG. 7 is a part of a process cross-sectional view showing a manufacturing process of the nonvolatile semiconductor memory device according to one embodiment of the present invention;
【図８】本発明の一実施形態に係る不揮発性半導体記憶
装置の製造工程を示す工程断面図の一部。FIG. 8 is a part of a process cross-sectional view showing a manufacturing process of the nonvolatile semiconductor memory device according to one embodiment of the present invention;
【図９】本発明の一実施形態に係る不揮発性半導体記憶
装置の製造工程を示す工程断面図の一部。FIG. 9 is a part of a process cross-sectional view showing the manufacturing process of the nonvolatile semiconductor memory device according to one embodiment of the present invention;
【図１０】本発明の一実施形態に係る不揮発性半導体記
憶装置の製造工程を示す工程断面図の一部。FIG. 10 is a part of a process cross-sectional view showing the manufacturing process of the nonvolatile semiconductor memory device according to one embodiment of the present invention;
【図１１】本発明の一実施形態に係る不揮発性半導体記
憶装置の製造工程を示す工程断面図の一部。FIG. 11 is a part of a process cross-sectional view showing the manufacturing process of the nonvolatile semiconductor memory device according to one embodiment of the present invention;
【図１２】従来のトランジスタにおいてＳＴＩ端に落ち
込みが生じた状態を示す断面図（図１２におけるＡ−Ａ
線断面図）。12 is a cross-sectional view showing a state in which a drop occurs at an STI end in a conventional transistor (AA in FIG. 12).
Line sectional view).
【図１３】従来のトランジスタにおいてＳＴＩ端に落ち
込みが生じた状態を示す断面図（図１１における平面
図）。FIG. 13 is a cross-sectional view (a plan view in FIG. 11) showing a state where a drop occurs at an STI end in a conventional transistor.
【図１４】キンク特性を有するトランジスタのＶｇ−Ｉ
ｄ特性を示すグラフ。FIG. 14 shows Vg-I of a transistor having kink characteristics.
4 is a graph showing d characteristics.
１０ 半導体基板 １２ パッド酸化膜 １４ 窒化膜 １６ 酸化膜 １８ フォトレジストマスク ２０ トレンチアイソレーション開口 ２２ 酸化膜 ２４ フォトレジストマスク ２６ 酸化膜 ２８ 酸化膜 ３０ 犠牲酸化膜 ３２ トンネル酸化膜 ３４ スリット ３６ フローティングゲート ３８ ＯＮＯ絶縁膜 ４０ フォトレジストマスク ４２ 第１の周辺ゲート酸化膜 ４４ フォトレジストマスク ４６ 第２の周辺ゲート酸化膜 ４８ ポリシリコン DESCRIPTION OF SYMBOLS 10 Semiconductor substrate 12 Pad oxide film 14 Nitride film 16 Oxide film 18 Photoresist mask 20 Trench isolation opening 22 Oxide film 24 Photoresist mask 26 Oxide film 28 Oxide film 30 Sacrifice oxide film 32 Tunnel oxide film 34 Slit 36 Floating gate 38 ONO Insulating film 40 Photoresist mask 42 First peripheral gate oxide film 44 Photoresist mask 46 Second peripheral gate oxide film 48 Polysilicon
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 5F001 AA25 AA43 AA62 AA63 AB02 AD12 AD44 AD60 AE50 AF25 AG02 AG10 AG12 AG22 AG29 AG40 5F032 AA35 AA44 AA45 AA70 AA77 AA79 BA06 CA17 CA23 CA24 CA25 DA02 DA04 DA23 DA24 DA33 5F083 EP02 EP22 EP42 EP55 ER03 ER14 ER22 GA11 GA24 GA30 NA01 PR03 PR05 PR21 PR33 PR40 PR43 PR53 ZA07 ZA08──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification code FI Theme coat ゛ (Reference) H01L 29/792 F-term (Reference) 5F001 AA25 AA43 AA62 AA63 AB02 AD12 AD44 AD60 AE50 AF25 AG02 AG10 AG12 AG22 AG29 AG40 5F032 AA35 AA44 AA45 AA70 AA77 AA79 BA06 CA17 CA23 CA24 CA25 DA02 DA04 DA23 DA24 DA33 5F083 EP02 EP22 EP42 EP55 ER03 ER14 ER22 GA11 GA24 GA30 NA01 PR03 PR05 PR21 PR33 PR40 PR43 PR53 ZA07 ZA08
Claims (5)
ン形成領域に開口を有する第１パターンマスクを形成す
る工程と、 前記第１パターンマスクを用いて前記半導体基板にアイ
ソレーション開口を形成する工程と、 前記第１パターンマスクの幅を狭めて、第１の幅の第１
マスクと、この第１の幅よりも狭い第２の幅の第２マス
クとを有する、第２パターンマスクを形成する工程と、 前記アイソレーション開口を埋めるとともに、前記第２
パターンマスクまで達する埋め込み絶縁膜を形成する工
程と、 前記第２パターンマスクを除去して、前記埋め込み絶縁
膜における前記第１マスクを除去した部分に前記第１の
幅の第１開口を形成するとともに、前記埋め込み絶縁膜
における前記第２マスクを除去した部分に前記第２の幅
の第２開口を形成する工程と、 前記第１開口の底面及び前記第２開口の底面に、第１の
膜厚の第１絶縁膜を形成する工程と、 前記第１開口の底面に形成された第１絶縁膜を残存させ
たまま、前記２開口の底面に形成された第１絶縁膜を除
去する工程と、 前記第２開口の底面に、前記第１絶縁膜と異なる膜厚の
第２絶縁膜を形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。A step of forming a first pattern mask having an opening in a trench isolation formation region on a semiconductor substrate; a step of forming an isolation opening in the semiconductor substrate using the first pattern mask; The width of the first pattern mask is reduced to a first width of the first pattern mask.
Forming a second pattern mask having a mask and a second mask having a second width smaller than the first width; and filling the isolation opening with the second pattern mask.
Forming a buried insulating film reaching the pattern mask; removing the second pattern mask to form a first opening having the first width in a portion of the buried insulating film from which the first mask has been removed; Forming a second opening having the second width in a portion of the buried insulating film from which the second mask has been removed; and forming a first film thickness on the bottom surface of the first opening and the bottom surface of the second opening. Forming a first insulating film on the bottom surface of the first opening; removing the first insulating film formed on the bottom surface of the second opening while leaving the first insulating film formed on the bottom surface of the first opening; Forming a second insulating film having a thickness different from that of the first insulating film on the bottom surface of the second opening.
は、 前記第１パターンマスクの幅を所定量後退させて、前記
第１の幅の前記第１マスクを形成する工程と、 前記第１絶縁膜を形成する領域を覆った状態で、前記第
１マスクの幅を所定量後退させて、前記第２絶縁膜を形
成する領域に、前記第２の幅の前記第２マスクを形成す
る工程と、 を備えたことを特徴とする請求項１に記載の半導体装置
の製造方法。2. The step of forming the second pattern mask, the step of reducing the width of the first pattern mask by a predetermined amount to form the first mask having the first width; Forming a second mask having the second width in a region where the second insulating film is to be formed by retreating the width of the first mask by a predetermined amount while covering the region where the film is to be formed; The method for manufacturing a semiconductor device according to claim 1, comprising:
絶縁膜を形成する領域を覆う工程は、 前記半導体基板上に第３絶縁膜を形成する工程と、 前記第３絶縁膜上の前記第１絶縁膜を形成する領域に、
フォトレジストパターンを形成する工程と、 前記フォトレジストパターンを用いて、前記第１絶縁膜
を形成する領域に前記第３絶縁膜を残存させたまま、前
記第２絶縁膜を形成する領域の前記第３絶縁膜を除去す
る工程と、 前記フォトレジストパターンを除去する工程と、 を備えたことを特徴とする請求項２に記載の半導体装置
の製造方法。3. The method according to claim 1, wherein the step of forming the second mask includes the step of forming the first mask.
The step of covering the region where the insulating film is to be formed includes: a step of forming a third insulating film on the semiconductor substrate; and a step of forming the first insulating film on the third insulating film.
Forming a photoresist pattern; and using the photoresist pattern to form a second insulating film in a region where the second insulating film is to be formed while leaving the third insulating film in a region where the first insulating film is to be formed. 3. The method for manufacturing a semiconductor device according to claim 2, comprising: a step of removing the insulating film; and a step of removing the photoresist pattern.
ンジスタ形成領域であり、前記第２絶縁膜を形成する領
域はその周辺トランジスタ形成領域である、 ことを特徴とする請求項１乃至３のいずれかに記載の半
導体装置の製造方法。4. The region where the first insulating film is formed is a cell transistor forming region, and the region where the second insulating film is formed is a peripheral transistor forming region thereof. The method for manufacturing a semiconductor device according to any one of the above.
の膜厚より、薄いことを特徴とする請求項１乃至請求項
４のいずれかに記載の半導体装置の製造方法。5. The method according to claim 1, wherein a thickness of the first insulating film is smaller than a thickness of the second insulating film.
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