JP2000231881A - プラズマディスプレイ装置 - Google Patents
プラズマディスプレイ装置Info
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- JP2000231881A JP2000231881A JP3238799A JP3238799A JP2000231881A JP 2000231881 A JP2000231881 A JP 2000231881A JP 3238799 A JP3238799 A JP 3238799A JP 3238799 A JP3238799 A JP 3238799A JP 2000231881 A JP2000231881 A JP 2000231881A
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- Control Of Gas Discharge Display Tubes (AREA)
- Gas-Filled Discharge Tubes (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】 高精細のデュアルスキャンのプラズマディス
プレイ装置において、中央部の境で輝度差が発生し画質
劣化を生じていた。 【解決手段】 上半分と下半分でスキャン電極とサステ
イン電極の対を反転し、画面中心線に対して対称配置と
することで、アドレス放電の差を無くし、輝度差の発生
を防ぐ。
プレイ装置において、中央部の境で輝度差が発生し画質
劣化を生じていた。 【解決手段】 上半分と下半分でスキャン電極とサステ
イン電極の対を反転し、画面中心線に対して対称配置と
することで、アドレス放電の差を無くし、輝度差の発生
を防ぐ。
Description
【０００１】
【発明の属する技術分野】本発明は走査線の多い高精細
なプラズマディスプレイ装置に関し、中央部の境の不連
続な輝度差を防止し、高画質を得るためのものである。
なプラズマディスプレイ装置に関し、中央部の境の不連
続な輝度差を防止し、高画質を得るためのものである。
【０００２】
【従来の技術】従来の走査線の多い高精細なプラズマデ
ィスプレイ装置の構成例を図４に示し、図と共に説明す
る。図４において、１０１はプラズマディスプレイパネ
ルであり、スキャン電極Ｓ１〜Ｓ４（説明のためＳ４ま
でとしているが、実際は４８０本以上の数が一般的であ
る）、それと対になり共通接続されるサステイン電極Ｓ
ＵＳと、それらと直交するアドレス電極Ａ１〜Ａｍが電
極としてある。ここでアドレス電極Ａ１〜Ａｍは画面中
央部で上下に分離している（その理由は後述する）。１
０２は制御回路であり、スキャン電極駆動回路１０３と
サステイン電極駆動回路１０４と、アドレス電極駆動回
路１０５、１０６を制御する信号を発生している。
ィスプレイ装置の構成例を図４に示し、図と共に説明す
る。図４において、１０１はプラズマディスプレイパネ
ルであり、スキャン電極Ｓ１〜Ｓ４（説明のためＳ４ま
でとしているが、実際は４８０本以上の数が一般的であ
る）、それと対になり共通接続されるサステイン電極Ｓ
ＵＳと、それらと直交するアドレス電極Ａ１〜Ａｍが電
極としてある。ここでアドレス電極Ａ１〜Ａｍは画面中
央部で上下に分離している（その理由は後述する）。１
０２は制御回路であり、スキャン電極駆動回路１０３と
サステイン電極駆動回路１０４と、アドレス電極駆動回
路１０５、１０６を制御する信号を発生している。
【０００３】前述のアドレス電極Ａ１〜Ａｍが画面中央
部で上下に分離している理由を説明する。プラズマディ
スプレイはオン／オフ発光なので、階調表示しようとす
ると１フィールド期間を、発光時間を重み付けしたサブ
フィールドに分けて時間積分で階調表現するのが一般的
である。その際、各サブフィールドごとにオン／オフを
書き込むアドレスが行われる。これが走査線の多い高精
細なプラズマディスプレイになるとアドレス期間の最小
値に限界があり、アドレスに必要な総時間はその掛け算
となり大幅に増大し、それが発光時間の減少、はなはだ
しくは無くなってしまうことになる。そこで、アドレス
電極を上と下に分離し、それぞれにアドレス電極駆動回
路を設け、スキャン側は同時に２本駆動し、（図４の例
ではＳ１とＳ３、Ｓ２とＳ４）あたかも走査線が１／２
のパネルとなるようにアドレス期間の半減を図る方式が
用いられる。これがデュアルスキャンと称される。発光
そのものはアドレス期間時に書き込まれた電荷に従い、
スキャン−サステイン電極間で一斉放電による発光が行
われるが、この挙動については本発明の範囲外であるの
で言及しない。
部で上下に分離している理由を説明する。プラズマディ
スプレイはオン／オフ発光なので、階調表示しようとす
ると１フィールド期間を、発光時間を重み付けしたサブ
フィールドに分けて時間積分で階調表現するのが一般的
である。その際、各サブフィールドごとにオン／オフを
書き込むアドレスが行われる。これが走査線の多い高精
細なプラズマディスプレイになるとアドレス期間の最小
値に限界があり、アドレスに必要な総時間はその掛け算
となり大幅に増大し、それが発光時間の減少、はなはだ
しくは無くなってしまうことになる。そこで、アドレス
電極を上と下に分離し、それぞれにアドレス電極駆動回
路を設け、スキャン側は同時に２本駆動し、（図４の例
ではＳ１とＳ３、Ｓ２とＳ４）あたかも走査線が１／２
のパネルとなるようにアドレス期間の半減を図る方式が
用いられる。これがデュアルスキャンと称される。発光
そのものはアドレス期間時に書き込まれた電荷に従い、
スキャン−サステイン電極間で一斉放電による発光が行
われるが、この挙動については本発明の範囲外であるの
で言及しない。
【０００４】この中央部の分離部分の拡大図を図５に示
す。図５において２０１は画素を分離するリブであり、
このリブの中央部にアドレス電極が配置される。上下は
スキャン電極とアドレス電極（通常、透明電極で構成さ
れる）の対が画素に相当し、この図の例ではＳ２−ＳＵ
Ｓ、Ｓ３−ＳＵＳの対である。上下のアドレス電極はこ
の対の間で電位差に対して安全な間隔をあけて分離され
ることになる。図５中、×で示した部分がスキャン−ア
ドレス電極間放電の個所である。
す。図５において２０１は画素を分離するリブであり、
このリブの中央部にアドレス電極が配置される。上下は
スキャン電極とアドレス電極（通常、透明電極で構成さ
れる）の対が画素に相当し、この図の例ではＳ２−ＳＵ
Ｓ、Ｓ３−ＳＵＳの対である。上下のアドレス電極はこ
の対の間で電位差に対して安全な間隔をあけて分離され
ることになる。図５中、×で示した部分がスキャン−ア
ドレス電極間放電の個所である。
【０００５】次に図５の断面図を図６に示す。図６にお
いて、２０１はリブ、２０２は背面基板であり、２０３
は前面の透明基板、２０４が背面基板２０２上に設けら
れたアドレス電極、２０５は前面基板２０３上に設けら
れたスキャン電極、２０６と２０７は基板上に設けられ
た絶縁体である。そしてスキャン電極２０５とアドレス
電極２０４のクロスオーバー部の×と表示したポイント
２０９近辺でアドレス放電による電荷の蓄積がなされる
と考えられている。この電荷蓄積を元にしてスキャン−
サステイン電極間の一斉放電で発生する紫外線を２０８
の蛍光体が可視光に変換して画像となる。
いて、２０１はリブ、２０２は背面基板であり、２０３
は前面の透明基板、２０４が背面基板２０２上に設けら
れたアドレス電極、２０５は前面基板２０３上に設けら
れたスキャン電極、２０６と２０７は基板上に設けられ
た絶縁体である。そしてスキャン電極２０５とアドレス
電極２０４のクロスオーバー部の×と表示したポイント
２０９近辺でアドレス放電による電荷の蓄積がなされる
と考えられている。この電荷蓄積を元にしてスキャン−
サステイン電極間の一斉放電で発生する紫外線を２０８
の蛍光体が可視光に変換して画像となる。
【０００６】
【発明が解決しようとする課題】しかしながら、高精細
なデュアルスキャンのパネルではこのアドレス電極の分
離した中央部でわずかな輝度差が発生し、画面中央の線
欠陥と認識され、画像を著しく劣化させる現象が発生し
た。その原因を突き詰めると、画素ピッチが細かくなる
とアドレス放電が上下の分離部分でわずかではあるが異
なるため、次の発光時に信号通りの発光が行われず、輝
度差が生じ、これが線欠陥と認識されると判明した。
なデュアルスキャンのパネルではこのアドレス電極の分
離した中央部でわずかな輝度差が発生し、画面中央の線
欠陥と認識され、画像を著しく劣化させる現象が発生し
た。その原因を突き詰めると、画素ピッチが細かくなる
とアドレス放電が上下の分離部分でわずかではあるが異
なるため、次の発光時に信号通りの発光が行われず、輝
度差が生じ、これが線欠陥と認識されると判明した。
【０００７】
【課題を解決するための手段】本発明の第１の方法は、
基板に複数のスキャン電極と、前記スキャン電極と平行
配置され対となったサステイン電極と、前記基板と離間
して対向配置された他の基板に前記スキャン電極と直行
配置された複数のアドレス電極を備え、前記アドレス電
極が中央部で上下に切り離され、前記切り離された個所
の上部と下部で前記スキャン電極と前記サステイン電極
の対の配置が異なることで、アドレス放電の差を解消し
たものである。
基板に複数のスキャン電極と、前記スキャン電極と平行
配置され対となったサステイン電極と、前記基板と離間
して対向配置された他の基板に前記スキャン電極と直行
配置された複数のアドレス電極を備え、前記アドレス電
極が中央部で上下に切り離され、前記切り離された個所
の上部と下部で前記スキャン電極と前記サステイン電極
の対の配置が異なることで、アドレス放電の差を解消し
たものである。
【０００８】本発明の第２の方法は、基板に複数のスキ
ャン電極と、前記スキャン電極と平行配置され対となっ
たサステイン電極と、前記基板と離間して対向配置され
た他の基板に前記スキャン電極と直行配置された複数の
アドレス電極を備え、前記アドレス電極が中央部で上下
に切り離され、前記切り離された個所の上部と下部でス
キャン−アドレス電極間のアドレス放電が同等となるよ
う画素間の中心線よりアドレス電極の切り離された個所
の中心線がずれてなることにより、アドレス放電の差を
解消したものである。
ャン電極と、前記スキャン電極と平行配置され対となっ
たサステイン電極と、前記基板と離間して対向配置され
た他の基板に前記スキャン電極と直行配置された複数の
アドレス電極を備え、前記アドレス電極が中央部で上下
に切り離され、前記切り離された個所の上部と下部でス
キャン−アドレス電極間のアドレス放電が同等となるよ
う画素間の中心線よりアドレス電極の切り離された個所
の中心線がずれてなることにより、アドレス放電の差を
解消したものである。
【０００９】
【発明の実施の形態】本発明の第１の実施例の構成図を
図１に示す。図１において図４と同一機能のものは同一
番号を付し、説明を省略する。本発明ではアドレス電極
が分離した上下において、上半分のスキャン電極とサス
テイン電極の対と下半分の対とを反対に配置し、中心線
に対し対称にすることでアドレス放電時の差異をなく
し、輝度差の解消を図っている。図１においては、上半
分はＳ１−ＳＵＳ、Ｓ２−ＳＵＳの順の対、下半分はＳ
ＵＳ−Ｓ３、ＳＵＳ−Ｓ４の対としている。この中央部
の拡大図を図２に示し、図と共に説明する。図２におい
て２０１はリブであり、断面図の図６の２０１に相当す
る。一点鎖線は画面の中央線であり、画素間の中心線と
も一致する。アドレス電極Ａ１〜Ａ３はこの中心線で上
下に切り離されている。画面上半分はＳ２−ＳＵＳの
対、下半分はＳＵＳ−Ｓ３の対であるので、アドレス放
電時は図２中、×で示した個所を中心として発生する。
これは画面の中心線に対して対称であるのでアドレス放
電条件の同一であり、この部分で輝度差は発生せず、線
欠陥は認識されないので高画質が得られる。
図１に示す。図１において図４と同一機能のものは同一
番号を付し、説明を省略する。本発明ではアドレス電極
が分離した上下において、上半分のスキャン電極とサス
テイン電極の対と下半分の対とを反対に配置し、中心線
に対し対称にすることでアドレス放電時の差異をなく
し、輝度差の解消を図っている。図１においては、上半
分はＳ１−ＳＵＳ、Ｓ２−ＳＵＳの順の対、下半分はＳ
ＵＳ−Ｓ３、ＳＵＳ−Ｓ４の対としている。この中央部
の拡大図を図２に示し、図と共に説明する。図２におい
て２０１はリブであり、断面図の図６の２０１に相当す
る。一点鎖線は画面の中央線であり、画素間の中心線と
も一致する。アドレス電極Ａ１〜Ａ３はこの中心線で上
下に切り離されている。画面上半分はＳ２−ＳＵＳの
対、下半分はＳＵＳ−Ｓ３の対であるので、アドレス放
電時は図２中、×で示した個所を中心として発生する。
これは画面の中心線に対して対称であるのでアドレス放
電条件の同一であり、この部分で輝度差は発生せず、線
欠陥は認識されないので高画質が得られる。
【００１０】特に、図１、２に示すようにアドレス電極
の切り離し部からスキャン電極を離した構成の方がより
効果が高いことが実験によって判明した。つまり、上側
ではスキャン−サステイン、下側はサステイン−スキャ
ンの配置である。この時、上端の走査線と下端の走査線
は若干のアドレス放電の差異が生ずることが認められた
が、端一本の輝度差であるので、実用上差し支えのない
ものであった。
の切り離し部からスキャン電極を離した構成の方がより
効果が高いことが実験によって判明した。つまり、上側
ではスキャン−サステイン、下側はサステイン−スキャ
ンの配置である。この時、上端の走査線と下端の走査線
は若干のアドレス放電の差異が生ずることが認められた
が、端一本の輝度差であるので、実用上差し支えのない
ものであった。
【００１１】本発明の第２の実施例を図３に示す。この
実施例では一点鎖線で示す画素の中心線と二点鎖線で示
すアドレス電極の切り離された個所の中心をずらして、
アドレス放電を上画面のＳ２と下画面のＳ３でほぼ同等
としようとするものである。基本的にスキャン電極がア
ドレス電極の切り離された個所より離すことになり、図
３中、スキャン電極Ｓ３とアドレス電極Ａ１〜Ａ３の下
半分のオーバーラップを長くすることとなる。これによ
り、Ｓ２とＳ３のアドレス放電はほぼ同一となり、輝度
差の解消が可能となる。
実施例では一点鎖線で示す画素の中心線と二点鎖線で示
すアドレス電極の切り離された個所の中心をずらして、
アドレス放電を上画面のＳ２と下画面のＳ３でほぼ同等
としようとするものである。基本的にスキャン電極がア
ドレス電極の切り離された個所より離すことになり、図
３中、スキャン電極Ｓ３とアドレス電極Ａ１〜Ａ３の下
半分のオーバーラップを長くすることとなる。これによ
り、Ｓ２とＳ３のアドレス放電はほぼ同一となり、輝度
差の解消が可能となる。
【００１２】
【発明の効果】以上述べたように本発明により、走査線
が多く高精細なため、アドレス電極を上下に分けダブル
スキャンを採用したプラズマディスプレイ装置におい
て、中央部のアドレス電極分離部のアドレス放電の差を
なくすことでこの部分の輝度差を解消し、高画質な画像
を得ることが可能となった。
が多く高精細なため、アドレス電極を上下に分けダブル
スキャンを採用したプラズマディスプレイ装置におい
て、中央部のアドレス電極分離部のアドレス放電の差を
なくすことでこの部分の輝度差を解消し、高画質な画像
を得ることが可能となった。
【００１３】本発明の第１の方法では画面中心線に対し
てスキャン電極の配置が完全に対称になるので、より画
素ピッチの狭い高精細なパネルに適応可能という効果が
ある。
てスキャン電極の配置が完全に対称になるので、より画
素ピッチの狭い高精細なパネルに適応可能という効果が
ある。
【００１４】本発明の第２の方法では従来の構成、電極
接続を変更することなく適用可能という効果がある。
接続を変更することなく適用可能という効果がある。
【図１】本発明にかかる第１の実施例の構成を示す図
【図２】図１の中央部の拡大図
【図３】本発明にかかる第２の実施例の中央部の拡大図
【図４】従来の構成を示す図
【図５】図４の中央部の拡大図
【図６】図５の断面図
１０１ プラズマディスプレイパネル １０２ 制御回路 １０３ スキャン電極駆動回路 １０４ サステイン電極駆動回路 １０５ アドレス電極駆動回路 １０６ アドレス電極駆動回路 Ｓ１〜Ｓ４ スキャン電極 Ａ１〜Ａｍ アドレス電極 ＳＵＳ サステイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｊ 11/00 Ｇ０９Ｇ 3/28 Ｅ Ｈ Ｆターム(参考） 5C040 FA01 FA04 GB03 GB14 GC11 LA05 LA18 MA02 MA16 MA19 5C080 AA05 BB05 DD05 EE29 FF12 GG12 HH02 HH04 JJ02 JJ06 5C094 AA03 AA07 AA55 BA31 GA10
Claims (3)
- 【請求項１】 基板に複数のスキャン電極と、前記スキ
ャン電極と平行配置され対となったサステイン電極と、
前記基板と離間して対向配置された他の基板に前記スキ
ャン電極と直行配置された複数のアドレス電極を備え、
前記アドレス電極が中央部で上下に切り離され、前記切
り離された個所の上部と下部で前記スキャン電極と前記
サステイン電極の対の配置が異なることを特徴とするプ
ラズマディスプレイ装置。 - 【請求項２】前記スキャン電極と前記サステイン電極の
対が上部では上からスキャン−サステインの対、下部が
上からサステイン−スキャンの対であることを特徴とす
る請求項１記載のプラズマディスプレイ装置。 - 【請求項３】 基板に複数のスキャン電極と、前記スキ
ャン電極と平行配置され対となったサステイン電極と、
前記基板と離間して対向配置された他の基板に前記スキ
ャン電極と直行配置された複数のアドレス電極を備え、
前記アドレス電極が中央部で上下に切り離され、前記切
り離された個所の上部と下部でスキャン−アドレス電極
間のアドレス放電が同等となるよう、画素間の中心線よ
りアドレス電極の切り離された個所の中心線がずれてな
ることを特徴とするプラズマディスプレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3238799A JP2000231881A (ja) | 1999-02-10 | 1999-02-10 | プラズマディスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3238799A JP2000231881A (ja) | 1999-02-10 | 1999-02-10 | プラズマディスプレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000231881A true JP2000231881A (ja) | 2000-08-22 |
Family
ID=12357554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3238799A Pending JP2000231881A (ja) | 1999-02-10 | 1999-02-10 | プラズマディスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000231881A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003092085A (ja) * | 2001-09-17 | 2003-03-28 | Fujitsu Ltd | 表示装置 |
| KR100467685B1 (ko) * | 2000-03-27 | 2005-01-24 | 삼성에스디아이 주식회사 | 플라즈마 디스플레이 패널 |
| KR100747243B1 (ko) * | 2005-06-24 | 2007-08-07 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널 |
| KR100830452B1 (ko) * | 2002-01-18 | 2008-05-20 | 엘지전자 주식회사 | 싱글 스캔형 피디피 장치 |
| KR100850903B1 (ko) | 2006-12-06 | 2008-08-07 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널 |
-
1999
- 1999-02-10 JP JP3238799A patent/JP2000231881A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100467685B1 (ko) * | 2000-03-27 | 2005-01-24 | 삼성에스디아이 주식회사 | 플라즈마 디스플레이 패널 |
| JP2003092085A (ja) * | 2001-09-17 | 2003-03-28 | Fujitsu Ltd | 表示装置 |
| KR100830452B1 (ko) * | 2002-01-18 | 2008-05-20 | 엘지전자 주식회사 | 싱글 스캔형 피디피 장치 |
| KR100747243B1 (ko) * | 2005-06-24 | 2007-08-07 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널 |
| KR100850903B1 (ko) | 2006-12-06 | 2008-08-07 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널 |
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