JP4273706B2 - プラズマディスプレイ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、大画面で、薄型、軽量のディスプレイ装置として知られているプラズマディスプレイ装置に関するものである。
【０００２】
【従来の技術】
プラズマディスプレイ装置は、液晶パネルに比べて高速の表示が可能であり視野角が広いこと、大型化が容易であること、自発光型であるため表示品質が高いことなどの理由から、フラットパネルディスプレイ技術の中で最近特に注目を集めている。
【０００３】
一般に、このプラズマディスプレイ装置では、ガス放電により紫外線を発生させ、この紫外線で蛍光体を励起して発光させカラー表示を行っている。そして、基板上に隔壁によって区画された表示セルが設けられており、これに蛍光体層が形成されている構成を有する。
【０００４】
このプラズマディスプレイ装置には、大別して、駆動的にはＡＣ型とＤＣ型があり、放電形式では面放電型と対向放電型の２種類があるが、高精細化、大画面化及び製造の簡便性から、現状では、プラズマディスプレイ装置の主流は、３電極構造の面放電型のもので、その構造は、一方の基板上に平行に隣接した表示電極対を有し、もう一方の基板上に表示電極と交差する方向に配列されたアドレス電極と、隔壁、蛍光体層を有するもので、比較的蛍光体層を厚くすることができ、蛍光体によるカラー表示に適している。
【０００５】
まず、プラズマディスプレイ装置におけるプラズマディスプレイパネルの構造について図２を用いて説明する。図２に示すように、ガラス基板などの透明な前面側の基板１上には、スキャン電極とサステイン電極とで対をなすストライプ状の表示電極２が複数列形成され、そしてその電極群を覆うように誘電体層３が形成され、その誘電体層３上には保護膜４が形成されている。
【０００６】
また、前記前面側の基板１に対向配置される背面側の基板５上には、スキャン電極及びサステイン電極の表示電極２と交差するように、オーバーコート層６で覆われた複数列のストライプ状のアドレス電極７が形成されている。このアドレス電極７間のオーバーコート層６上には、アドレス電極７と平行に複数の隔壁８が配置され、この隔壁８間の側面及びオーバーコート層６の表面に蛍光体層９が設けられている。
【０００７】
これらの基板１と基板５とは、スキャン電極及びサステイン電極の表示電極２とアドレス電極７とがほぼ直交するように、微小な放電空間を挟んで対向配置されるとともに、周囲が封止され、そして前記放電空間には、ヘリウム、ネオン、アルゴン、キセノンのうちの一種または混合ガスが放電ガスとして封入されている。また、放電空間は、隔壁８によって複数の区画に仕切ることにより、表示電極２とアドレス電極７との交点が位置する複数の放電セルが設けられ、その各放電セルには、赤色、緑色及び青色となるように蛍光体層９が一色ずつ順次配置されている。
【０００８】
図３にこのプラズマディスプレイパネルの電極配列を示しており、図３に示すようにスキャン電極及びサステイン電極とアドレス電極とは、Ｍ行×Ｎ列のマトリックス構成であり、行方向にはＭ行のスキャン電極ＳＣＮ１〜ＳＣＮＭ及びサステイン電極ＳＵＳ１〜ＳＵＳＭが配列され、列方向にはＮ列のアドレス電極Ｄ１〜ＤＮが配列されている。
【０００９】
このような電極構成のプラズマディスプレイパネルにおいては、アドレス電極とスキャン電極の間に書き込みパルスを印加することにより、アドレス電極とスキャン電極の間でアドレス放電を行い、放電セルを選択した後、スキャン電極とサステイン電極との間に、交互に反転する周期的な維持パルスを印加することにより、スキャン電極とサステイン電極との間で維持放電を行い、所定の表示を行うものである。
【００１０】
図４に、プラズマディスプレイ装置の表示駆動回路の構成の一例を示している。図４に示すように、図２に示す構成のプラズマディスプレイパネル（ＰＤＰ）１０、アドレスドライバ回路１１、スキャンドライバ回路１２、サステインドライバ回路１３、放電制御タイミング発生回路１４、電源回路１５、１６、Ａ／Ｄコンバータ（アナログ・デジタル変換器）１７、走査数変換部１８、及びサブフィールド変換部１９を備えている。
【００１１】
図４の回路において、まず、映像信号ＶＤは、Ａ／Ｄコンバータ１７に入力される。また、水平同期信号Ｈ及び垂直同期信号Ｖは放電制御タイミング発生回路１４、Ａ／Ｄコンバータ１７、走査数変換部１８、サブフィールド変換部１９に与えられる。Ａ／Ｄコンバータ１７は、映像信号ＶＤをデジタル信号に変換し、その画像データを走査数変換部１８に与える。
【００１２】
走査数変換部１８は、画像データをＰＤＰ１０の画素数に応じたライン数の画像データに変換し、各ラインごとの画像データをサブフィールド変換部１９に与える。サブフィールド変換部１９は、各ラインごとの画像データの各画素データを複数のサブフィールドに対応する複数のビットに分割し、各サブフィールドごとに各画素データの各ビットをアドレスドライバ回路１１にシリアルに出力する。アドレスドライバ回路１１は、電源回路１５に接続されており、サブフィールド変換部１９から各サブフィールドごとにシリアルに与えられるデータをパラレルデータに変換し、そのパラレルデータに基づいて複数のアドレス電極に電圧を供給する。
【００１３】
放電制御タイミング発生回路１４は、水平同期信号Ｈ及び垂直同期信号Ｖを基準として、放電制御タイミング信号ＳＣ、ＳＵを発生し、各々スキャンドライバ回路１２及びサステインドライバ回路１３に与える。スキャンドライバ回路１２は、出力回路１２１及びシフトレジスタ１２２を有する。また、サステインドライバ回路１３は、出力回路１３１及びシフトレジスタ１３２を有する。これらのスキャンドライバ回路１２及びサステインドライバ回路１３は共通の電源回路１６に接続されている。
【００１４】
スキャンドライバ回路１２のシフトレジスタ１２２は、放電制御タイミング発生回路１４から与えられる放電制御タイミング信号ＳＣを垂直走査方向にシフトしつつ出力回路１２１に与える。出力回路１２１は、シフトレジスタ１２２から与えられる放電制御タイミング信号ＳＣに応答して複数のスキャン電極に順に駆動信号電圧を供給する。
【００１５】
サステインドライバ回路１３のシフトレジスタ１３２は、放電制御タイミング発生回路１４から与えられる放電制御タイミング信号ＳＵを垂直走査方向にシフトしつつ出力回路１３１に与える。出力回路１３１は、シフトレジスタ１３２から与えられる放電制御タイミング信号ＳＵに応答して複数のサステイン電極に順に駆動信号電圧を供給する。
【００１６】
図５にこのプラズマディスプレイ装置の表示駆動回路のタイミングチャートの一例を示しており、図５に示すように、書き込み期間では、全てのサステイン電極ＳＵＳ１〜ＳＵＳＭを０（Ｖ）に保持した後に、第１行目の表示する放電セルに対応する所定のアドレス電極Ｄ１〜ＤＮに正の書き込みパルス電圧＋Ｖｗ（Ｖ）を、第１行目のスキャン電極ＳＣＮ１に負の走査パルス電圧−Ｖｓ（Ｖ）をそれぞれに印加すると、所定のアドレス電極Ｄ１〜ＤＮと第１行目のスキャン電極ＳＣＮ１との交点部において、書き込み放電が起こる。
【００１７】
次に、第２行目の表示する放電セルに対応する所定のアドレス電極Ｄ１〜ＤＮに正の書き込みパルス電圧＋Ｖｗ（Ｖ）を、第２行目のスキャン電極ＳＣＮ２に負の走査パルス電圧−Ｖｓ（Ｖ）をそれぞれに印加すると、所定のアドレス電極Ｄ１〜ＤＮと第２行目のスキャン電極ＳＣＮ２との交点部において書き込み放電が起こる。
【００１８】
上記同様の動作が順次に行われて、最後に第Ｍ行目の表示する放電セルに対応する所定のアドレス電極Ｄ１〜ＤＮに正の書き込みパルス電圧＋Ｖｗ（Ｖ）を、第Ｍ行目のスキャン電極ＳＣＮＭに負の走査パルス電圧−Ｖｓ（Ｖ）をそれぞれに印加すると、所定のアドレス電極Ｄ１〜ＤＮと第Ｍ行目のスキャン電極ＳＣＮＭとの交点部において書き込み放電が起こる。
【００１９】
次の維持期間では、全てのスキャン電極ＳＣＮ１〜ＳＣＮＭを一旦０（Ｖ）に保持すると共に、全てのサステイン電極ＳＵＳ１〜ＳＵＳＭに負の維持パルス電圧−Ｖｍ（Ｖ）を印加すると、書き込み放電を起こした前記交点部におけるスキャン電極ＳＣＮ１〜ＳＣＮＭとサステイン電極ＳＵＳ１〜ＳＵＳＭとの間に維持放電が起こる。次に全てのスキャン電極ＳＣＮ１〜ＳＣＮＭと全てのサステイン電極ＳＵＳ１〜ＳＵＳＭとに負の維持パルス電圧−Ｖｍ（Ｖ）を交互に印加することにより、表示する放電セルにおいて維持放電が継続して起こる。この維持放電の発光によりパネル表示が行われる。
【００２０】
次の消去期間において、全てのスキャン電極ＳＣＮ１〜ＳＣＮＭを一旦０（Ｖ）に保持すると共に、全てのサステイン電極ＳＵＳ１〜ＳＵＳＭに消去パルス電圧−Ｖｅ（Ｖ）を印加すると、消去放電を起こして放電が停止する。
【００２１】
以上の動作により、プラズマディスプレイ装置において、一画面が表示される。
【００２２】
ところで、このプラズマディスプレイ装置の電源回路部において、プラズマディスプレイパネルを表示駆動させる駆動波形を生成する駆動回路は、ＭＯＳ型電界効果トランジスタ（ＭＯＳ−ＦＥＴ）を組み合わせ、このＭＯＳ−ＦＥＴのオン、オフのスイッチング動作を制御することにより、必要とする駆動波形を得ている。
【００２３】
図６に従来のプラズマディスプレイ装置の駆動回路における走査波形整形回路の概略回路構成を示しており、図６において２１〜２９はＭＯＳ−ＦＥＴ、３０〜３２はコンデンサ、３４、３５は抵抗、３６はダイオードである。また、図６には、それぞれの端子に印加されている電圧値を記載している。
【００２４】
また、図７には、Ａ点の初期化時の波形と、その時のＭＯＳ−ＦＥＴのＶGSのタイミングチャートを示す。図７において、Ａの期間はＭＯＳ−ＦＥＴ２２、２３、２５がオンし、Ａ点の電圧はＧＮＤの電位となる。Ｂの期間はＭＯＳ−ＦＥＴ２２がオフ、ＭＯＳ−ＦＥＴ２１がオンし、Ａ点の電圧は１８０Ｖとなる。Ｃの期間はＭＯＳ−ＦＥＴ２３がオフ、ＭＯＳ−ＦＥＴ２４が徐々にオンし、１８０Ｖからコンデンサ３０の充電電位である２２０Ｖを加えた電圧、すなわちＡ点の電圧は４００Ｖに上昇する。Ｄの期間はＭＯＳ−ＦＥＴ２４がオフ、ＭＯＳ−ＦＥＴ２３がオン、ＭＯＳ−ＦＥＴ２１がオンしているため、Ａ点の電圧は１７０Ｖに下がる。Ｅの期間はＭＯＳ−ＦＥＴ２５がオフ、ＭＯＳ−ＦＥＴ２６が徐々にオンし、Ａ点の電圧は−８５Ｖまで下がる。
【００２５】
ここで、ＭＯＳ−ＦＥＴ２６を徐々にオンさせる時、ＭＯＳ−ＦＥＴの特性にばらつきがあるので、ＭＯＳ−ＦＥＴを並列に接続してドレイン電流を分散しようとしても結局は一つのＭＯＳ−ＦＥＴにしか流れず電力ロスが集中してしまう。そこで、ＭＯＳ−ＦＥＴ２６が十分オンしたＦの期間で、ＭＯＳ−ＦＥＴ２６に並列に接続したＭＯＳ−ＦＥＴ２７をオンさせることにより、この期間だけ電力を分散する構成としている。
【００２６】
このようにプラズマディスプレイ装置の駆動回路は、多数のＭＯＳ−ＦＥＴを用いてスイッチング動作を行なうことにより、必要な駆動波形を形成している。
【００２７】
【発明が解決しようとする課題】
しかしながら、上記のような構成において各ＭＯＳ−ＦＥＴの制御ロジックの制御を誤ると、ＭＯＳ−ＦＥＴに大電流が流れ、回路を破壊する可能性がある。以下に、その制御動作について、図８を参照しながら説明する。図８は、図６において、ＭＯＳ−ＦＥＴ２５、ＭＯＳ−ＦＥＴ２６、ＭＯＳ−ＦＥＴ２７の制御部の概略回路構成を示す図である。ここで２５、２６、２７は図６の２５、２６、２７に対応するＭＯＳ−ＦＥＴ、３７、３８はＭＯＳ−ＦＥＴ２５、２６、２７にオン、オフのスイッチング動作を行なわせるためのドライバーであり、このドライバー３７、３８は入力信号と同相のドライブ波形と逆相のドライブ波形を出力できるデュアルドライバーである。３９、４０は制御ラインのプルアップ抵抗、４１、４２はフォトカプラーである。
【００２８】
この図８において、ＭＯＳ−ＦＥＴ２５とＭＯＳ−ＦＥＴ２６とは、同時にオンすると、貫通電流が流れ、回路が破壊されてしますため、同じ制御タイミングでドライバー３７の正相、逆相のタイミングのドライブ波形でオン、オフさせる。また、ＭＯＳ−ＦＥＴ２７はＭＯＳ−ＦＥＴ２６が徐々にオンし、完全にオンしきった時点でオンさせる必要があるため、ＭＯＳ−ＦＥＴ２７のドライバー３８は異なる制御タイミングで動作させることが必要である。
【００２９】
ここで、電源をオフした時、ドライバー３７、３８の入力信号の制御がなくなり、各プルアップ電源の立ち下がりの違いなどで、ドライバー３７の入力Ｉｎがハイレベル（ＨＩ）、ドライバー３８の入力Ｉｎがロウレベル（ＬＯ）となる場合がある。この条件になると、ＭＯＳ−ＦＥＴ２５及びＭＯＳ−ＦＥＴ２７が共にオンしてしまい、貫通電流が流れ、回路を破壊する可能性が生じる。
【００３０】
本発明はこのような課題に鑑みなされたもので、駆動回路のスイッチ手段に多大な電流が流れ、回路が破壊してしまうのを防ぐことを目的とする。
【００３１】
【課題を解決するための手段】
この課題を解決するために本発明においては、接続点から出力電圧を取り出すように互いに接続した第１、第２のスイッチ手段と、この第１、第２のスイッチ手段のオン、オフ動作を制御しかつ第１、第２のスイッチ手段を正相、逆相のタイミングでオン、オフさせる第１のドライバーと、前記第２のスイッチ手段に並列に接続されかつ前記第２のスイッチ手段がオンした期間にオンさせることにより前記第２のスイッチ手段に流れる電流を分散させるための第３のスイッチ手段と、入力信号に対して逆相の出力信号を出力しかつ前記第３のスイッチ手段のオン、オフ動作を前記第１のドライバーとは異なるタイミングで制御するとともに前記第３のスイッチ手段を前記第２のスイッチ手段がオンしきった時点でオンさせる第２のドライバーとで構成し、かつ前記第１のドライバーの入力と第２のドライバーの入力の間に、第１のドライバーの入力側にアノードが接続されるとともに第２のドライバーの入力側にカソードが接続されるようにダイオードを接続して構成した保護回路を設け、前記保護回路は、前記第１のドライバーの入力信号がハイレベルのときに前記第２のドライバーの入力信号がハイレベルとなるように前記ダイオードをオン、オフさせて前記第１、第２のドライバーの入力信号を制御することにより前記第１のスイッチ手段と第３のスイッチ手段とが同時にオンしないように制御するものである。
【００３２】
【発明の実施の形態】
すなわち、本発明の請求項１に記載の発明は、プラズマディスプレイパネルを表示駆動させる駆動波形を生成する駆動回路を備えたプラズマディスプレイ装置において、駆動回路は、接続点から出力電圧を取り出すように互いに接続した第１、第２のスイッチ手段と、この第１、第２のスイッチ手段のオン、オフ動作を制御しかつ第１、第２のスイッチ手段を正相、逆相のタイミングでオン、オフさせる第１のドライバーと、前記第２のスイッチ手段に並列に接続されかつ前記第２のスイッチ手段がオンした期間にオンさせることにより前記第２のスイッチ手段に流れる電流を分散させるための第３のスイッチ手段と、入力信号に対して逆相の出力信号を出力しかつ前記第３のスイッチ手段のオン、オフ動作を前記第１のドライバーとは異なるタイミングで制御するとともに前記第３のスイッチ手段を前記第２のスイッチ手段がオンしきった時点でオンさせる第２のドライバーとで構成し、かつ前記第１のドライバーの入力と第２のドライバーの入力の間に、第１のドライバーの入力側にアノードが接続されるとともに第２のドライバーの入力側にカソードが接続されるようにダイオードを接続して構成した保護回路を設け、前記保護回路は、前記第１のドライバーの入力信号がハイレベルのときに前記第２のドライバーの入力信号がハイレベルとなるように前記ダイオードをオン、オフさせて前記第１、第２のドライバーの入力信号を制御することにより前記第１のスイッチ手段と第３のスイッチ手段とが同時にオンしないように制御するものであることを特徴とする。
【００３４】
以下に、本発明の一実施の形態について、図１を参照しながら説明する。
【００３５】
図１は本発明の一実施の形態によるプラズマディスプレイ装置の駆動回路を示す図であり、図１において、図４と同一部分には同一番号を付している。すなわち、図１において、２５、２６は接続点から出力電圧を取り出すように互いに直列に接続した第１、第２のスイッチ手段であるＭＯＳ−ＦＥＴ、２７は前記ＭＯＳ−ＦＥＴ２６に並列に接続された第３のスイッチ手段であるＭＯＳ−ＦＥＴ、３７はＭＯＳ−ＦＥＴ２５、２６のオン、オフ動作を制御するドライバーで、フォトカプラー４１からの信号に基づきＭＯＳ−ＦＥＴ２５、２６を正相、逆相のタイミングでオン、オフさせるものである。３８は入力信号に対して逆相の出力信号を出力してＭＯＳ−ＦＥＴ２７のオン、オフ動作を制御するドライバーで、フォトカプラー４２からの信号に基づきＭＯＳ−ＦＥＴ２７を前記ＭＯＳ−ＦＥＴ２５とは逆相のタイミングでオン、オフさせるものである。３９、４０はそれぞれの制御ラインのプルアップ抵抗である。
【００３６】
また、４３はドライバー３７の入力とドライバー３８の入力の間に、ドライバー３７の入力側にアノードが接続されるとともに、ドライバー３８の入力側にカソードが接続されるように接続した保護用のダイオードで、ＭＯＳ−ＦＥＴ２５とＭＯＳ−ＦＥＴ２７とが同時にオンしないようにドライバー３７、３８を制御する保護回路を構成している。この保護回路は、後述するように、前記ダイオード４３をオン、オフさせてドライバー３７、３８の入力信号を制御することにより、ＭＯＳ−ＦＥＴ２５とＭＯＳ−ＦＥＴ２７とが同時にオンしないように制御するものである。
【００３７】
この図１の回路においては、通常動作において、ドライバー３７の入力信号がＨＩ、すなわちＭＯＳ−ＦＥＴ２５がオンになっている時、ドライバー３８の入力信号はＨＩで、ダイオード４３がオンせず、ＭＯＳ−ＦＥＴ２７がオンすることはない。また、逆にドライバー３７の入力信号がＬＯの時は、ドライバー３８の入力信号がＨＩであろうともＬＯであろうとも、ダイオード４３のアノード電圧がＬＯであるため、ダイオード４３はオンしない。
【００３８】
課題となっていた電源オフなどでの制御不能状態では、ドライバー３７の入力信号がＨＩでドライバー３８の入力信号がＬＯになるような場合にもダイオード４３がオンし、ドライバー３８の入力信号をＨＩにするため、ＭＯＳ−ＦＥＴ２７がオフとなり、ＭＯＳ−ＦＥＴ２５、ＭＯＳ−ＦＥＴ２７が同時にオンすることにより流れる貫通電流を防止することができる。
【００３９】
このようにドライバー３７、３８の入力の間に、第１のドライバーの入力側にアノードが接続されるとともに第２のドライバーの入力側にカソードが接続されるように保護用ダイオード４３による保護回路を設け、前記ドライバー３７の入力信号がＨＩのときにドライバー３８の入力信号がＨＩとなるように前記ダイオード４３をオン、オフさせてドライバー３７、３８の入力信号を制御してＭＯＳ−ＦＥＴ２５とＭＯＳ−ＦＥＴ２７とが同時にオンしないように制御することにより、電源オフなどでの制御不能状態でも、ＭＯＳ−ＦＥＴ２５、ＭＯＳ−ＦＥＴ２７が同時にオンすることによる貫通電流を防止することができ、これによって誤った駆動制御が生じた場合でも、回路の破壊を防止することができる。また、構成回路の部品点数も保護用ダイオード１本で実現することができるという効果が得られる。
【００４０】
【発明の効果】
以上説明したように本発明によれば、駆動制御が誤った場合でも貫通電流による回路の破壊を防ぐことができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるプラズマディスプレイ装置の駆動回路を示す回路図
【図２】プラズマディスプレイ装置のパネルの概略構成を示す斜視図
【図３】同プラズマディスプレイ装置のパネルの電極配列を示す説明図
【図４】同プラズマディスプレイ装置の表示駆動回路の一例を示すブロック回路図
【図５】同プラズマディスプレイ装置の駆動方法の一例を示す信号波形図
【図６】従来例における駆動回路の回路図
【図７】従来例における駆動波形とＭＯＳ−ＦＥＴのタイミングチャート
【図８】従来例における駆動回路の要部の回路図
【符号の説明】
２５、２６、２７ ＭＯＳ−ＦＥＴ
３７、３８ ドライバー
４３ ダイオード
【発明の属する技術分野】
本発明は、大画面で、薄型、軽量のディスプレイ装置として知られているプラズマディスプレイ装置に関するものである。
【０００２】
【従来の技術】
プラズマディスプレイ装置は、液晶パネルに比べて高速の表示が可能であり視野角が広いこと、大型化が容易であること、自発光型であるため表示品質が高いことなどの理由から、フラットパネルディスプレイ技術の中で最近特に注目を集めている。
【０００３】
一般に、このプラズマディスプレイ装置では、ガス放電により紫外線を発生させ、この紫外線で蛍光体を励起して発光させカラー表示を行っている。そして、基板上に隔壁によって区画された表示セルが設けられており、これに蛍光体層が形成されている構成を有する。
【０００４】
このプラズマディスプレイ装置には、大別して、駆動的にはＡＣ型とＤＣ型があり、放電形式では面放電型と対向放電型の２種類があるが、高精細化、大画面化及び製造の簡便性から、現状では、プラズマディスプレイ装置の主流は、３電極構造の面放電型のもので、その構造は、一方の基板上に平行に隣接した表示電極対を有し、もう一方の基板上に表示電極と交差する方向に配列されたアドレス電極と、隔壁、蛍光体層を有するもので、比較的蛍光体層を厚くすることができ、蛍光体によるカラー表示に適している。
【０００５】
まず、プラズマディスプレイ装置におけるプラズマディスプレイパネルの構造について図２を用いて説明する。図２に示すように、ガラス基板などの透明な前面側の基板１上には、スキャン電極とサステイン電極とで対をなすストライプ状の表示電極２が複数列形成され、そしてその電極群を覆うように誘電体層３が形成され、その誘電体層３上には保護膜４が形成されている。
【０００６】
また、前記前面側の基板１に対向配置される背面側の基板５上には、スキャン電極及びサステイン電極の表示電極２と交差するように、オーバーコート層６で覆われた複数列のストライプ状のアドレス電極７が形成されている。このアドレス電極７間のオーバーコート層６上には、アドレス電極７と平行に複数の隔壁８が配置され、この隔壁８間の側面及びオーバーコート層６の表面に蛍光体層９が設けられている。
【０００７】
これらの基板１と基板５とは、スキャン電極及びサステイン電極の表示電極２とアドレス電極７とがほぼ直交するように、微小な放電空間を挟んで対向配置されるとともに、周囲が封止され、そして前記放電空間には、ヘリウム、ネオン、アルゴン、キセノンのうちの一種または混合ガスが放電ガスとして封入されている。また、放電空間は、隔壁８によって複数の区画に仕切ることにより、表示電極２とアドレス電極７との交点が位置する複数の放電セルが設けられ、その各放電セルには、赤色、緑色及び青色となるように蛍光体層９が一色ずつ順次配置されている。
【０００８】
図３にこのプラズマディスプレイパネルの電極配列を示しており、図３に示すようにスキャン電極及びサステイン電極とアドレス電極とは、Ｍ行×Ｎ列のマトリックス構成であり、行方向にはＭ行のスキャン電極ＳＣＮ１〜ＳＣＮＭ及びサステイン電極ＳＵＳ１〜ＳＵＳＭが配列され、列方向にはＮ列のアドレス電極Ｄ１〜ＤＮが配列されている。
【０００９】
このような電極構成のプラズマディスプレイパネルにおいては、アドレス電極とスキャン電極の間に書き込みパルスを印加することにより、アドレス電極とスキャン電極の間でアドレス放電を行い、放電セルを選択した後、スキャン電極とサステイン電極との間に、交互に反転する周期的な維持パルスを印加することにより、スキャン電極とサステイン電極との間で維持放電を行い、所定の表示を行うものである。
【００１０】
図４に、プラズマディスプレイ装置の表示駆動回路の構成の一例を示している。図４に示すように、図２に示す構成のプラズマディスプレイパネル（ＰＤＰ）１０、アドレスドライバ回路１１、スキャンドライバ回路１２、サステインドライバ回路１３、放電制御タイミング発生回路１４、電源回路１５、１６、Ａ／Ｄコンバータ（アナログ・デジタル変換器）１７、走査数変換部１８、及びサブフィールド変換部１９を備えている。
【００１１】
図４の回路において、まず、映像信号ＶＤは、Ａ／Ｄコンバータ１７に入力される。また、水平同期信号Ｈ及び垂直同期信号Ｖは放電制御タイミング発生回路１４、Ａ／Ｄコンバータ１７、走査数変換部１８、サブフィールド変換部１９に与えられる。Ａ／Ｄコンバータ１７は、映像信号ＶＤをデジタル信号に変換し、その画像データを走査数変換部１８に与える。
【００１２】
走査数変換部１８は、画像データをＰＤＰ１０の画素数に応じたライン数の画像データに変換し、各ラインごとの画像データをサブフィールド変換部１９に与える。サブフィールド変換部１９は、各ラインごとの画像データの各画素データを複数のサブフィールドに対応する複数のビットに分割し、各サブフィールドごとに各画素データの各ビットをアドレスドライバ回路１１にシリアルに出力する。アドレスドライバ回路１１は、電源回路１５に接続されており、サブフィールド変換部１９から各サブフィールドごとにシリアルに与えられるデータをパラレルデータに変換し、そのパラレルデータに基づいて複数のアドレス電極に電圧を供給する。
【００１３】
放電制御タイミング発生回路１４は、水平同期信号Ｈ及び垂直同期信号Ｖを基準として、放電制御タイミング信号ＳＣ、ＳＵを発生し、各々スキャンドライバ回路１２及びサステインドライバ回路１３に与える。スキャンドライバ回路１２は、出力回路１２１及びシフトレジスタ１２２を有する。また、サステインドライバ回路１３は、出力回路１３１及びシフトレジスタ１３２を有する。これらのスキャンドライバ回路１２及びサステインドライバ回路１３は共通の電源回路１６に接続されている。
【００１４】
スキャンドライバ回路１２のシフトレジスタ１２２は、放電制御タイミング発生回路１４から与えられる放電制御タイミング信号ＳＣを垂直走査方向にシフトしつつ出力回路１２１に与える。出力回路１２１は、シフトレジスタ１２２から与えられる放電制御タイミング信号ＳＣに応答して複数のスキャン電極に順に駆動信号電圧を供給する。
【００１５】
サステインドライバ回路１３のシフトレジスタ１３２は、放電制御タイミング発生回路１４から与えられる放電制御タイミング信号ＳＵを垂直走査方向にシフトしつつ出力回路１３１に与える。出力回路１３１は、シフトレジスタ１３２から与えられる放電制御タイミング信号ＳＵに応答して複数のサステイン電極に順に駆動信号電圧を供給する。
【００１６】
図５にこのプラズマディスプレイ装置の表示駆動回路のタイミングチャートの一例を示しており、図５に示すように、書き込み期間では、全てのサステイン電極ＳＵＳ１〜ＳＵＳＭを０（Ｖ）に保持した後に、第１行目の表示する放電セルに対応する所定のアドレス電極Ｄ１〜ＤＮに正の書き込みパルス電圧＋Ｖｗ（Ｖ）を、第１行目のスキャン電極ＳＣＮ１に負の走査パルス電圧−Ｖｓ（Ｖ）をそれぞれに印加すると、所定のアドレス電極Ｄ１〜ＤＮと第１行目のスキャン電極ＳＣＮ１との交点部において、書き込み放電が起こる。
【００１７】
次に、第２行目の表示する放電セルに対応する所定のアドレス電極Ｄ１〜ＤＮに正の書き込みパルス電圧＋Ｖｗ（Ｖ）を、第２行目のスキャン電極ＳＣＮ２に負の走査パルス電圧−Ｖｓ（Ｖ）をそれぞれに印加すると、所定のアドレス電極Ｄ１〜ＤＮと第２行目のスキャン電極ＳＣＮ２との交点部において書き込み放電が起こる。
【００１８】
上記同様の動作が順次に行われて、最後に第Ｍ行目の表示する放電セルに対応する所定のアドレス電極Ｄ１〜ＤＮに正の書き込みパルス電圧＋Ｖｗ（Ｖ）を、第Ｍ行目のスキャン電極ＳＣＮＭに負の走査パルス電圧−Ｖｓ（Ｖ）をそれぞれに印加すると、所定のアドレス電極Ｄ１〜ＤＮと第Ｍ行目のスキャン電極ＳＣＮＭとの交点部において書き込み放電が起こる。
【００１９】
次の維持期間では、全てのスキャン電極ＳＣＮ１〜ＳＣＮＭを一旦０（Ｖ）に保持すると共に、全てのサステイン電極ＳＵＳ１〜ＳＵＳＭに負の維持パルス電圧−Ｖｍ（Ｖ）を印加すると、書き込み放電を起こした前記交点部におけるスキャン電極ＳＣＮ１〜ＳＣＮＭとサステイン電極ＳＵＳ１〜ＳＵＳＭとの間に維持放電が起こる。次に全てのスキャン電極ＳＣＮ１〜ＳＣＮＭと全てのサステイン電極ＳＵＳ１〜ＳＵＳＭとに負の維持パルス電圧−Ｖｍ（Ｖ）を交互に印加することにより、表示する放電セルにおいて維持放電が継続して起こる。この維持放電の発光によりパネル表示が行われる。
【００２０】
次の消去期間において、全てのスキャン電極ＳＣＮ１〜ＳＣＮＭを一旦０（Ｖ）に保持すると共に、全てのサステイン電極ＳＵＳ１〜ＳＵＳＭに消去パルス電圧−Ｖｅ（Ｖ）を印加すると、消去放電を起こして放電が停止する。
【００２１】
以上の動作により、プラズマディスプレイ装置において、一画面が表示される。
【００２２】
ところで、このプラズマディスプレイ装置の電源回路部において、プラズマディスプレイパネルを表示駆動させる駆動波形を生成する駆動回路は、ＭＯＳ型電界効果トランジスタ（ＭＯＳ−ＦＥＴ）を組み合わせ、このＭＯＳ−ＦＥＴのオン、オフのスイッチング動作を制御することにより、必要とする駆動波形を得ている。
【００２３】
図６に従来のプラズマディスプレイ装置の駆動回路における走査波形整形回路の概略回路構成を示しており、図６において２１〜２９はＭＯＳ−ＦＥＴ、３０〜３２はコンデンサ、３４、３５は抵抗、３６はダイオードである。また、図６には、それぞれの端子に印加されている電圧値を記載している。
【００２４】
また、図７には、Ａ点の初期化時の波形と、その時のＭＯＳ−ＦＥＴのＶGSのタイミングチャートを示す。図７において、Ａの期間はＭＯＳ−ＦＥＴ２２、２３、２５がオンし、Ａ点の電圧はＧＮＤの電位となる。Ｂの期間はＭＯＳ−ＦＥＴ２２がオフ、ＭＯＳ−ＦＥＴ２１がオンし、Ａ点の電圧は１８０Ｖとなる。Ｃの期間はＭＯＳ−ＦＥＴ２３がオフ、ＭＯＳ−ＦＥＴ２４が徐々にオンし、１８０Ｖからコンデンサ３０の充電電位である２２０Ｖを加えた電圧、すなわちＡ点の電圧は４００Ｖに上昇する。Ｄの期間はＭＯＳ−ＦＥＴ２４がオフ、ＭＯＳ−ＦＥＴ２３がオン、ＭＯＳ−ＦＥＴ２１がオンしているため、Ａ点の電圧は１７０Ｖに下がる。Ｅの期間はＭＯＳ−ＦＥＴ２５がオフ、ＭＯＳ−ＦＥＴ２６が徐々にオンし、Ａ点の電圧は−８５Ｖまで下がる。
【００２５】
ここで、ＭＯＳ−ＦＥＴ２６を徐々にオンさせる時、ＭＯＳ−ＦＥＴの特性にばらつきがあるので、ＭＯＳ−ＦＥＴを並列に接続してドレイン電流を分散しようとしても結局は一つのＭＯＳ−ＦＥＴにしか流れず電力ロスが集中してしまう。そこで、ＭＯＳ−ＦＥＴ２６が十分オンしたＦの期間で、ＭＯＳ−ＦＥＴ２６に並列に接続したＭＯＳ−ＦＥＴ２７をオンさせることにより、この期間だけ電力を分散する構成としている。
【００２６】
このようにプラズマディスプレイ装置の駆動回路は、多数のＭＯＳ−ＦＥＴを用いてスイッチング動作を行なうことにより、必要な駆動波形を形成している。
【００２７】
【発明が解決しようとする課題】
しかしながら、上記のような構成において各ＭＯＳ−ＦＥＴの制御ロジックの制御を誤ると、ＭＯＳ−ＦＥＴに大電流が流れ、回路を破壊する可能性がある。以下に、その制御動作について、図８を参照しながら説明する。図８は、図６において、ＭＯＳ−ＦＥＴ２５、ＭＯＳ−ＦＥＴ２６、ＭＯＳ−ＦＥＴ２７の制御部の概略回路構成を示す図である。ここで２５、２６、２７は図６の２５、２６、２７に対応するＭＯＳ−ＦＥＴ、３７、３８はＭＯＳ−ＦＥＴ２５、２６、２７にオン、オフのスイッチング動作を行なわせるためのドライバーであり、このドライバー３７、３８は入力信号と同相のドライブ波形と逆相のドライブ波形を出力できるデュアルドライバーである。３９、４０は制御ラインのプルアップ抵抗、４１、４２はフォトカプラーである。
【００２８】
この図８において、ＭＯＳ−ＦＥＴ２５とＭＯＳ−ＦＥＴ２６とは、同時にオンすると、貫通電流が流れ、回路が破壊されてしますため、同じ制御タイミングでドライバー３７の正相、逆相のタイミングのドライブ波形でオン、オフさせる。また、ＭＯＳ−ＦＥＴ２７はＭＯＳ−ＦＥＴ２６が徐々にオンし、完全にオンしきった時点でオンさせる必要があるため、ＭＯＳ−ＦＥＴ２７のドライバー３８は異なる制御タイミングで動作させることが必要である。
【００２９】
ここで、電源をオフした時、ドライバー３７、３８の入力信号の制御がなくなり、各プルアップ電源の立ち下がりの違いなどで、ドライバー３７の入力Ｉｎがハイレベル（ＨＩ）、ドライバー３８の入力Ｉｎがロウレベル（ＬＯ）となる場合がある。この条件になると、ＭＯＳ−ＦＥＴ２５及びＭＯＳ−ＦＥＴ２７が共にオンしてしまい、貫通電流が流れ、回路を破壊する可能性が生じる。
【００３０】
本発明はこのような課題に鑑みなされたもので、駆動回路のスイッチ手段に多大な電流が流れ、回路が破壊してしまうのを防ぐことを目的とする。
【００３１】
【課題を解決するための手段】
この課題を解決するために本発明においては、接続点から出力電圧を取り出すように互いに接続した第１、第２のスイッチ手段と、この第１、第２のスイッチ手段のオン、オフ動作を制御しかつ第１、第２のスイッチ手段を正相、逆相のタイミングでオン、オフさせる第１のドライバーと、前記第２のスイッチ手段に並列に接続されかつ前記第２のスイッチ手段がオンした期間にオンさせることにより前記第２のスイッチ手段に流れる電流を分散させるための第３のスイッチ手段と、入力信号に対して逆相の出力信号を出力しかつ前記第３のスイッチ手段のオン、オフ動作を前記第１のドライバーとは異なるタイミングで制御するとともに前記第３のスイッチ手段を前記第２のスイッチ手段がオンしきった時点でオンさせる第２のドライバーとで構成し、かつ前記第１のドライバーの入力と第２のドライバーの入力の間に、第１のドライバーの入力側にアノードが接続されるとともに第２のドライバーの入力側にカソードが接続されるようにダイオードを接続して構成した保護回路を設け、前記保護回路は、前記第１のドライバーの入力信号がハイレベルのときに前記第２のドライバーの入力信号がハイレベルとなるように前記ダイオードをオン、オフさせて前記第１、第２のドライバーの入力信号を制御することにより前記第１のスイッチ手段と第３のスイッチ手段とが同時にオンしないように制御するものである。
【００３２】
【発明の実施の形態】
すなわち、本発明の請求項１に記載の発明は、プラズマディスプレイパネルを表示駆動させる駆動波形を生成する駆動回路を備えたプラズマディスプレイ装置において、駆動回路は、接続点から出力電圧を取り出すように互いに接続した第１、第２のスイッチ手段と、この第１、第２のスイッチ手段のオン、オフ動作を制御しかつ第１、第２のスイッチ手段を正相、逆相のタイミングでオン、オフさせる第１のドライバーと、前記第２のスイッチ手段に並列に接続されかつ前記第２のスイッチ手段がオンした期間にオンさせることにより前記第２のスイッチ手段に流れる電流を分散させるための第３のスイッチ手段と、入力信号に対して逆相の出力信号を出力しかつ前記第３のスイッチ手段のオン、オフ動作を前記第１のドライバーとは異なるタイミングで制御するとともに前記第３のスイッチ手段を前記第２のスイッチ手段がオンしきった時点でオンさせる第２のドライバーとで構成し、かつ前記第１のドライバーの入力と第２のドライバーの入力の間に、第１のドライバーの入力側にアノードが接続されるとともに第２のドライバーの入力側にカソードが接続されるようにダイオードを接続して構成した保護回路を設け、前記保護回路は、前記第１のドライバーの入力信号がハイレベルのときに前記第２のドライバーの入力信号がハイレベルとなるように前記ダイオードをオン、オフさせて前記第１、第２のドライバーの入力信号を制御することにより前記第１のスイッチ手段と第３のスイッチ手段とが同時にオンしないように制御するものであることを特徴とする。
【００３４】
以下に、本発明の一実施の形態について、図１を参照しながら説明する。
【００３５】
図１は本発明の一実施の形態によるプラズマディスプレイ装置の駆動回路を示す図であり、図１において、図４と同一部分には同一番号を付している。すなわち、図１において、２５、２６は接続点から出力電圧を取り出すように互いに直列に接続した第１、第２のスイッチ手段であるＭＯＳ−ＦＥＴ、２７は前記ＭＯＳ−ＦＥＴ２６に並列に接続された第３のスイッチ手段であるＭＯＳ−ＦＥＴ、３７はＭＯＳ−ＦＥＴ２５、２６のオン、オフ動作を制御するドライバーで、フォトカプラー４１からの信号に基づきＭＯＳ−ＦＥＴ２５、２６を正相、逆相のタイミングでオン、オフさせるものである。３８は入力信号に対して逆相の出力信号を出力してＭＯＳ−ＦＥＴ２７のオン、オフ動作を制御するドライバーで、フォトカプラー４２からの信号に基づきＭＯＳ−ＦＥＴ２７を前記ＭＯＳ−ＦＥＴ２５とは逆相のタイミングでオン、オフさせるものである。３９、４０はそれぞれの制御ラインのプルアップ抵抗である。
【００３６】
また、４３はドライバー３７の入力とドライバー３８の入力の間に、ドライバー３７の入力側にアノードが接続されるとともに、ドライバー３８の入力側にカソードが接続されるように接続した保護用のダイオードで、ＭＯＳ−ＦＥＴ２５とＭＯＳ−ＦＥＴ２７とが同時にオンしないようにドライバー３７、３８を制御する保護回路を構成している。この保護回路は、後述するように、前記ダイオード４３をオン、オフさせてドライバー３７、３８の入力信号を制御することにより、ＭＯＳ−ＦＥＴ２５とＭＯＳ−ＦＥＴ２７とが同時にオンしないように制御するものである。
【００３７】
この図１の回路においては、通常動作において、ドライバー３７の入力信号がＨＩ、すなわちＭＯＳ−ＦＥＴ２５がオンになっている時、ドライバー３８の入力信号はＨＩで、ダイオード４３がオンせず、ＭＯＳ−ＦＥＴ２７がオンすることはない。また、逆にドライバー３７の入力信号がＬＯの時は、ドライバー３８の入力信号がＨＩであろうともＬＯであろうとも、ダイオード４３のアノード電圧がＬＯであるため、ダイオード４３はオンしない。
【００３８】
課題となっていた電源オフなどでの制御不能状態では、ドライバー３７の入力信号がＨＩでドライバー３８の入力信号がＬＯになるような場合にもダイオード４３がオンし、ドライバー３８の入力信号をＨＩにするため、ＭＯＳ−ＦＥＴ２７がオフとなり、ＭＯＳ−ＦＥＴ２５、ＭＯＳ−ＦＥＴ２７が同時にオンすることにより流れる貫通電流を防止することができる。
【００３９】
このようにドライバー３７、３８の入力の間に、第１のドライバーの入力側にアノードが接続されるとともに第２のドライバーの入力側にカソードが接続されるように保護用ダイオード４３による保護回路を設け、前記ドライバー３７の入力信号がＨＩのときにドライバー３８の入力信号がＨＩとなるように前記ダイオード４３をオン、オフさせてドライバー３７、３８の入力信号を制御してＭＯＳ−ＦＥＴ２５とＭＯＳ−ＦＥＴ２７とが同時にオンしないように制御することにより、電源オフなどでの制御不能状態でも、ＭＯＳ−ＦＥＴ２５、ＭＯＳ−ＦＥＴ２７が同時にオンすることによる貫通電流を防止することができ、これによって誤った駆動制御が生じた場合でも、回路の破壊を防止することができる。また、構成回路の部品点数も保護用ダイオード１本で実現することができるという効果が得られる。
【００４０】
【発明の効果】
以上説明したように本発明によれば、駆動制御が誤った場合でも貫通電流による回路の破壊を防ぐことができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるプラズマディスプレイ装置の駆動回路を示す回路図
【図２】プラズマディスプレイ装置のパネルの概略構成を示す斜視図
【図３】同プラズマディスプレイ装置のパネルの電極配列を示す説明図
【図４】同プラズマディスプレイ装置の表示駆動回路の一例を示すブロック回路図
【図５】同プラズマディスプレイ装置の駆動方法の一例を示す信号波形図
【図６】従来例における駆動回路の回路図
【図７】従来例における駆動波形とＭＯＳ−ＦＥＴのタイミングチャート
【図８】従来例における駆動回路の要部の回路図
【符号の説明】
２５、２６、２７ ＭＯＳ−ＦＥＴ
３７、３８ ドライバー
４３ ダイオード
Claims (1)
- プラズマディスプレイパネルを表示駆動させる駆動波形を生成する駆動回路を備えたプラズマディスプレイ装置において、駆動回路は、接続点から出力電圧を取り出すように互いに接続した第１、第２のスイッチ手段と、この第１、第２のスイッチ手段のオン、オフ動作を制御しかつ第１、第２のスイッチ手段を正相、逆相のタイミングでオン、オフさせる第１のドライバーと、前記第２のスイッチ手段に並列に接続されかつ前記第２のスイッチ手段がオンした期間にオンさせることにより前記第２のスイッチ手段に流れる電流を分散させるための第３のスイッチ手段と、入力信号に対して逆相の出力信号を出力しかつ前記第３のスイッチ手段のオン、オフ動作を前記第１のドライバーとは異なるタイミングで制御するとともに前記第３のスイッチ手段を前記第２のスイッチ手段がオンしきった時点でオンさせる第２のドライバーとで構成し、かつ前記第１のドライバーの入力と第２のドライバーの入力の間に、第１のドライバーの入力側にアノードが接続されるとともに第２のドライバーの入力側にカソードが接続されるようにダイオードを接続して構成した保護回路を設け、前記保護回路は、前記第１のドライバーの入力信号がハイレベルのときに前記第２のドライバーの入力信号がハイレベルとなるように前記ダイオードをオン、オフさせて前記第１、第２のドライバーの入力信号を制御することにより前記第１のスイッチ手段と第３のスイッチ手段とが同時にオンしないように制御するものであることを特徴とするプラズマディスプレイ装置。
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