JP2000231513A - Ｎ次元矩形データアレイの任意の所与次元におけるパラレルデータアクセスのためのメモリアーキテクチャ - Google Patents

Ｎ次元矩形データアレイの任意の所与次元におけるパラレルデータアクセスのためのメモリアーキテクチャ

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JP2000231513A JP11375826A JP37582699A JP2000231513A JP 2000231513 A JP2000231513 A JP 2000231513A JP 11375826 A JP11375826 A JP 11375826A JP 37582699 A JP37582699 A JP 37582699A JP 2000231513 A JP2000231513 A JP 2000231513A
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ジャナ ソウミャ
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バンサル パンカジ
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Abstract

(57)【要約】 【課題】 ｎ次元矩形データアレイのためのメモリアー
キテクチャの汎化フレームワークを提供する。 【解決手段】 本発明の装置は、ｎ次元矩形アレイのデ
ータベクトルのデータエレメントへの並行アクセスを提
供する装置であって、アドレス生成論理モジュールと、
アドレス生成論理モジュールに結合されたパーミュータ
と、パーミュータに結合されて、パーミュータによりｓ
個のメモリバンクへの並行アクセスを可能にして、アド
レスを受け取って、データベクトルの各データエレメン
トを格納する、ｓ個のメモリバンクとを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリアーキテク
チャの分野に関し、より詳細には、各次元においてｓ個
のデータ要素を有するｎ次元ハイパーマトリックス（矩
形データアレイ）に関する。
【０００２】
【従来の技術】ｎ次元矩形データアレイのためのメモリ
アーキテクチャの設計は周知の問題であり、その範囲は
無数のアプリケーションに及ぶ。２次元、３次元矩形デ
ータアレイにおけるパラレルデータアクセスのあるもの
は、信号処理アプリケーションにおいて重要である。特
に、２次元データアクセスのためのメモリアーキテクチ
ャは、ビデオ、画像、およびグラフィックス処理にとっ
て魅力であり、３次元空間へのアクセスは、３次元グラ
フィクスおよびビデオ信号処理にとって魅力である。
【０００３】多くの画像およびビデオ処理アルゴリズム
は、二次元データアレイ内のデータ（画像またはビデオ
シーケンスのフレーム）に対して、行方式または列方式
アクセスのいずれかを要する。最も適合するアプリケー
ションは、画像およびビデオに対する損失圧縮アルゴリ
ズムであって、これらは、Ｄｉｓｃｒｅｔｅ Ｃｏｓｉ
ｎｅ Ｔｒａｎｓｆｏｒｍ（ＤＣＴ）およびＩｎｖｅｒ
ｓｅ Ｄｉｓｃｒｅｔｅ Ｃｏｓｉｎｅ Ｔｒａｎｓｆ
ｏｒｍ（ＩＤＣＴ）などの２次元分離可能変換を用い
る。これらの変換は、ＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃ
ｔｕｒｅ Ｅｘｐｅｒｔ Ｇｒｏｕｐ）、Ｈ．２６１、
Ｈ．２６３、ＪＰＥＧ（Ｊｏｉｎｔ Ｐｈｏｔｏｇｒａ
ｐｈｉｃ Ｅｘｐｅｒｔ Ｇｒｏｕｐ）など、広く普及
しているビデオおよび画像圧縮規格を利用する圧縮技術
の要となる部分である。これらの規格での推奨による
と、各画像またはビデオシーケンスのフレームは、マク
ロブロックに分割され、このマクロブロックが、（８×
８）データアレイのブロックにさらに分割される。エン
コーダ内では、この（８×８）データアレイのブロック
に２Ｄ−ＤＣＴ処理が施され、続いて圧縮を行うための
定量化およびエントロピー符号化が行われる。デコーダ
内では、様々な長さの解読および非定量化処理のあとで
２Ｄ−ＩＤＣＴ処理が実行される。２Ｄ−ＤＣＴ（また
は、２Ｄ−ＩＤＣＴ）は分離可能変換であって、すべて
の行に１Ｄ−ＤＣＴ（または、１Ｄ−ＩＤＣＴ）処理を
施してから、すべての列に１Ｄ−ＤＣＴ（または、１Ｄ
−ＩＤＣＴ）処理を施すか、この逆順の処理を施すこと
により計算され得る。
【０００４】図１に示すように、第１の１Ｄ−（Ｉ）Ｄ
ＣＴ処理１２が、８×８ブロック１１のすべての行（ま
たは、列）に施され、第２の１Ｄ−（Ｉ）ＤＣＴ１４
に、列（または、行）方式でデータが供給される。これ
により、メモリ１３は、行方式および列方式アクセスの
両方を可能にするメモリ１３を必要とする。これは、第
１の１Ｄ−（Ｉ）ＤＣＴ処理１２の後では、行（列）方
式でデータがメモリに書き込まれるが、第２の１Ｄ−
（Ｉ）ＤＣＴ処理１４に対しては、列（行）方式でメモ
リからデータが読み出されるからである。４個のデータ
要素をオペランドとして有するＳＩＭＤアーキテクチャ
を備えるＤＳＰプロセッサに対しては、各（８×８）ブ
ロックが（４×４）寸法の４つのデータアレイに分割さ
れ得る。この（８×８）ブロックの各行（または、列）
に対しては、２行方式（または、列方式）アクセスが行
われる必要があり、各アクセスが、４個の連続要素をフ
ェッチする。本発明は、この要素を満たすスキームを提
供する。
【０００５】同様に、３Ｄ−（Ｉ）ＤＣＴも、１Ｄ−Ｄ
ＣＴを用いて達成され得るが、この場合、転置メモリ
が、３つの次元すべてにおけるデータに対してパラレル
アクセスを可能にするべきである。本発明は、任意のｎ
次元におけるデータに対するパラレルアクセスを可能に
するｎ次元データアレイのためのメモリアーキテクチャ
を記載する。
【０００６】行方式および列方式を可能にする２次元メ
モリアーキテクチャの問題は、新しいものではないが、
筆者らの知る限り、より高次元に同様の概念を拡張する
記録は存在しない。２次元マトリックス転置処理を実行
する解決策としては、これまで、いくつかの転置メモリ
が提案されてきた。
【０００７】米国特許第５，７４０，３４０号において
知られるように、メモリセルは、（ｓ×ｓ）データアレ
イとして編成される。ｓ行およびｓ列は、２ｓ個のアド
レスによりアドレスされ、この２ｓ個のアドレスの任意
の一つを解読して、このｓ行のデータおよびｓ列のデー
タへのアクセスを可能にするデコーダが存在する。この
解決策は、アクセスの時点で任意の行および任意の列が
イネーブルし得る特殊な２Ｄメモリを必要とするので、
極めて限定的である。さらに、イネーブルされたロケー
ションのすべてが、同時にアクセスされる。従って、デ
ータアレイの一部ではなく、行（または、列）全体でし
かイネーブルされないので、このアーキテクチャの延長
は、小さな（ｓ×ｓ）データサブアレイに区画化される
大きなデータアレイに対しては、非常に複雑になる。こ
の複雑性は、上述の特許開示には記載されていない。さ
らに、このスキームの複雑性は、本発明のｓ個のバンク
に比べて、ｓ2個のバンクを扱う際、より増大する。ま
た、このスキームは、ｎ次元のデータアレイに汎化する
ことができない。
【０００８】米国特許第５，４８１，４８７号は、一つ
の（８×８）データアレイを格納するために４パラレル
バンクを要する、別のメモリアーキテクチャを提案して
いると思われる。これは、各バンクは、４クワドラント
のデータアレイの一つを格納し、各クワドラントは、
（４×４）データアレイである。このスキームは、以下
の制約を有すると思われる。 １．４つのバンクすべてにアドレスおよびデータバスが
供給されているが、すべてがパラレルにアクセスされる
わけではない。 ２．このメモリアーキテクチャは、転置機能のみを実施
するという点において制約的である。データが行（列）
順序で書き込まれる場合、列（行）順序でしか読み出す
ことができない。 ３．このスキームは、一つの（８×８）ブロックのみに
限定され、より大きな２次元データアレイの格納に汎化
できない。 ４．このアーキテクチャは、連続（８×８）ブロック
（同一のメモリロケーション）を格納できるが、以下の
制限を有する。第１の（８×８）ブロックが、行方式
（列方式）の順序で書き込まれる場合、第２のブロック
は、列方式（行方式）の順序で書き込まれなければなら
ない。 ５．このスキームは、ｎ次元のデータアレイを格納する
ために汎化し得ない。
【０００９】米国特許第４，６０３，３４８号では、多
次元アレイを格納するためのメモリアーキテクチャが記
載されている。このスキームによると、ｎ次元アレイ
が、重複しない複数の区画に分割される。そのような区
画のそれぞれは、各次元に２つの要素を有するｎ次元ア
レイとして定義される。提案されているアーキテクチャ
におけるバンクの数は、これらの各区画における要素の
数に等しい。各バンクは、所与の区画からの一つのデー
タ要素を有するので、区画のすべての要素にパラレルア
クセスすることが可能である。このスキームは、ｎ次元
アレイの区画にのみしかアクセスを提供しないと思われ
る。一方、本発明で開示するスキームは、任意の所与次
元におけるデータにアクセスを供給する。
【００１０】米国特許第４，７４０，９２７号では、二
次元アレイのビットが、供給されるパラレルメモリモジ
ュール（バンク）の数に等しいパーティションセクタに
分割される、ビットアドレス可能メモリが提案されてい
る。各メモリモジュールは、各パーティションセクタに
おけるビット数に等しいアドレスを有する。各パーティ
ションは、複数のｓ×ｓマトリックスに分割される。こ
こで、ｓは、パラレルバンクの数である。これらのマト
リックスのビットの論理的配置は、任意の行または列の
ビットが異なるメモリモジュールに存在するようになっ
ており、行および列においてパラレルアクセスを供給す
る。
【００１１】
【発明が解決しようとする課題】しかしながら、本発明
は、さらに簡易なアドレス生成ロジックを有するアーキ
テクチャを提案する。提案されるアーキテクチャの特定
のものは、2進法順列を有するメモリアーキテクチャと
呼ばれ、従来技術で提案されるアドレス生成論理におけ
る加算処理に対して、主動作が論理ＥＸＯＲ処理である
アドレス生成論理を提供する。さらに、上記スキームと
異なり、本願において開示される発明は、より汎用的で
あり、２以上の次元に対しても、同様に有効である。
【００１２】本発明は、従来技術の欠点を克服する新規
の解決策を提供する。
【００１３】本発明の目的は、ｎ次元矩形データアレイ
のためのメモリアーキテクチャの汎化フレームワークを
提供し、任意のｎ次元におけるデータへのパラレルアク
セスを可能にすることである。
【００１４】
【課題を解決するための手段】本発明の装置は、ｎ次元
矩形アレイのデータベクトルのデータエレメントへの並
行アクセスを提供する装置であって、装置は、メモリに
格納されるデータベクトルの第１のデータエレメントの
インデックスを受け取り、かつ、アクセスの次元を受け
取り、それにより、データベクトルのデータエレメント
を格納するアドレスを生成する、アドレス生成論理モジ
ュールであって、アドレス生成論理モジュールは、デー
タベクトルの各データエレメントが異なるメモリバンク
に格納されることを要求して、ｎ次元矩形アレイのいず
れかの次元に沿った並行アクセスを可能にする、アドレ
ス生成論理モジュールと、アドレス生成論理モジュール
に結合されたパーミュータであって、アドレス情報を受
け取り、かつ、データベクトルの第１のデータエレメン
トのインデックス情報を受け取り、アドレスが発行され
るメモリバンクのバンクナンバを生成することによりア
ドレス上で順列動作を実行し、パーミュータはデータベ
クトルの各データエレメントが異なるメモリバンクに格
納されることを要求して、ｎ次元矩形アレイのいずれか
の次元に沿って並行アクセスを可能にし、さらに、デー
タベクトルの各データエレメントに対応する生成された
アドレス情報およびバンクナンバにおいてデータエレメ
ントを格納する、パーミュータと、ｓ個のメモリバンク
であって、パーミュータに結合されて、パーミュータに
よりｓ個のメモリバンクへの並行アクセスを可能にし
て、アドレスを受け取って、データベクトルの各データ
エレメントを格納する、ｓ個のメモリバンクであって、
ｓが第３のベクトル内のデータエレメントの数に等し
い、ｓ個のメモリバンクとを含み、それにより上記目的
が達成される。
【００１５】逆パーミュータであって、データベクトル
の第１のデータエレメントのインデックス情報を受け取
り、かつ、読み出し動作の情報を受け取り、逆パーミュ
ータはｓ個のメモリバンクに結合され、逆パーミュータ
はさらに、アドレス上でパーミュータによって実行され
る順列動作とは逆の順列動作をデータエレメント上で実
行して、データベクトルのデータエレメントが取り出さ
れるバンクナンバを生成する、逆パーミュータをさらに
含んでもよい。
【００１６】逆パーミュータは書き込み動作についての
情報を受け取り、かつ、結合されて、アドレス上でパー
ミュータによって実行される順列動作と同じ順列動作を
実行することに応答してｓ個のメモリバンクにデータを
格納して、データベクトルのデータエレメントが格納さ
れるバンクナンバを生成してもよい。
【００１７】アドレス生成論理およびパーミュータが、
単一のモジュールに一体化されてもよい。
【００１８】アドレス生成論理が、データベクトルの各
データエレメントをメモリに格納するアドレスを生成
し、かつ、パーミュータが、データベクトルの各データ
エレメントをメモリバンクに格納する、生成されたアド
レスについてのメモリバンクナンバを生成してもよい。
【００１９】アドレス生成論理が、メモリからデータベ
クトルの各データエレメントを取り出すアドレスを生成
し、かつ、パーミュータが、メモリバンクからデータベ
クトルの各データエレメントを取り出す、生成されたア
ドレスについてのメモリバンクナンバを生成してもよ
い。
【００２０】逆パーミュータが、データベクトルの各デ
ータエレメントについてのメモリバンクナンバを生成し
て、メモリバンクからデータを取り出した後に、データ
エレメントのシャッフリングを達成してもよい。
【００２１】逆パーミュータが、データベクトルの各デ
ータエレメントについてのメモリバンクナンバを生成し
て、データをメモリバンクに送信する前に、データエレ
メントのシャッフリングを達成してもよい。
【００２２】パーミュータおよび逆パーミュータが、循
環回転を実行してもよい。
【００２３】（ｓ，ｎ）ハイパーマトリクスについて、
［ａn-1，ａn-2，．．．，ａ0］がデータベクトルの第
１のデータエレメントのインデックスであり、ｎがデー
タアレイの次元であり、ｓがデータベクトル内のデータ
エレメントの数である場合、パーミュータおよび逆パー
ミュータによって実行される循環回転が
【００２４】
【数１２】
【００２５】によって与えられてもよい。
【００２６】（ｓ，ｎ）ハイパーマトリクス内のインデ
ックス［ａn-1，ａn-2，．．．，ａ 0］におけるデータ
について、アドレス論理生成器が
【００２７】
【数１３】
【００２８】に応答してアドレスを生成してもよい。
【００２９】（ｍ，ｎ）ハイパーマトリクスについて、
パーミュータおよび逆パーミュータによって実行される
循環回転が、２つの隣接する（ｓ，ｎ）ハイパーマトリ
クスに亘り得る任意のデータベクトルの全ｓ個のデータ
エレメントへの並行アクセスを可能にし、［ａn-1，ａ
n-2，．．．，ａ0］がデータベクトルの第１のデータエ
レメントのインデックスであり、ｊがアクセスの次元で
あり、ｎがデータアレイの次元であり、ｓがデータベク
トル内のデータエレメントの数であり、ｍ＝ｓｔであ
り、ｔを整数とする場合、パーミュータについてのパラ
メータが
【００３０】
【数１４】
【００３１】によって与えられ、逆パーミュータについ
てのパラメータが
【００３２】
【数１５】
【００３３】によって与えられてもよい。
【００３４】アドレス論理生成器が、ｋ＝０，．．．，
（ｓ−１）、ａi”＝（ａi ｍｏｄｓ）、ａi’＝（ａi
−ａi”）とするときの、
【００３５】
【数１６】
【００３６】に応答してアドレスを生成してもよい。
【００３７】パーミュータおよび逆パーミュータが、２
進法順列を実行してもよい。
【００３８】パーミュータおよび逆パーミュータは、
【００３９】
【数１７】
【００４０】がビットのＥＸＯＲを意味し、［ａn-1，
ａn-2，．．．，ａ0］がデータベクトルの第１のデータ
エレメントのインデックスであり、ｎがデータアレイの
次元であるときの、
【００４１】
【数１８】
【００４２】に応答して２進法順列を実行してもよい。
【００４３】アドレス生成論理が、
【００４４】
【数１９】
【００４５】に応答してアドレスを生成してもよい。
【００４６】（ｍ，ｎ）ハイパーマトリクスについて、
パーミュータによって実行される順列が２進法順列であ
り、逆パーミュータによって実行される順列が２進法順
列および循環順列の組合せであり、このことが、２つの
隣接する（ｓ，ｎ）ハイパーマトリクスに亘り得る任意
のデータベクトルの全ｓ個のデータエレメントへの並行
アクセスを可能にし、
【００４７】
【数２０】
【００４８】がビットのＥＸＯＲを行うことを意味し、
［ａn-1，ａn-2，．．．，ａ0］がデータベクトルの第
１のデータエレメントのインデックスであり、ｊがアク
セスの次元であり、ｎがデータアレイの次元であり、ｓ
がデータベクトル内のデータエレメントの数であり、ｍ
＝ｓｔであり、ｔを整数とするとき、パーミュータおよ
び逆パーミュータ内での２進法順列についてのパラメー
タが
【００４９】
【数２１】
【００５０】によって与えられ、循環順列についてのパ
ラメータがａj ｍｏｄ ｓによって与えらてもよい。
【００５１】アドレス論理生成器は、ｋ＝０，．．．，
（ｓ−１）、ａi”＝（ａi ｍｏｄｓ）、ａi’＝（ａi
−ａi”）とするときの、
【００５２】
【数２２】
【００５３】に応答してアドレスを生成してもよい。
【００５４】本発明の方法は、２次元矩形アレイのデー
タベクトルのデータエレメントへの並行アクセスを提供
する方法であって、方法は、メモリバンクに格納される
データベクトルの第１のデータエレメントのインデック
ス、アクセスの方向、および格納されるデータベクトル
を受け取るステップと、データエレメントを格納するア
ドレスを生成するステップであって、データベクトルの
各データエレメントが異なるアドレスに格納されて、並
行アクセスを可能にする、ステップと、データエレメン
トが格納されるメモリバンクのバンクナンバを生成する
ステップであって、データベクトルの各データエレメン
トが異なるメモリバンクに格納されて、並行アクセスを
可能にする、ステップと、データエレメントに対応する
生成されたアドレス情報およびバンクナンバに全てのデ
ータエレメントを格納するステップとを含み、それによ
り上記目的が達成される。
【００５５】本発明の方法は、２次元矩形アレイのデー
タベクトルのデータエレメントへの並行アクセスを提供
する方法であって、方法は、メモリバンクから取り出さ
れるデータベクトルの第１のデータエレメントのインデ
ックスおよびアクセスの方向を受け取るステップと、デ
ータエレメントが取り出されるアドレスを生成するステ
ップであって、データベクトルの各データエレメントが
異なるアドレスに格納されて、並行アクセスを可能にす
る、ステップと、データエレメントが取り出されるメモ
リバンクのバンクナンバを生成するステップであって、
データベクトルの各データエレメントが異なるメモリバ
ンクに格納されて、並行アクセスを可能にする、ステッ
プと、生成されたアドレス情報およびバンクナンバの全
てのデータエレメントを取り出して、所望のデータベク
トルを得るステップとを含み、それにより上記目的が達
成される。
【００５６】本発明の目的は、ｎ次元矩形データアレイ
のためのメモリアーキテクチャの汎化フレームワークを
提供し、任意のｎ次元におけるデータへのパラレルアク
セスを可能にすることである。本発明のメモリアーキテ
クチャは、従来技術に記載されたアーキテクチャに比し
て、汎用的であり、複雑ではない。また、本発明は、２
次元転置メモリに対する従来技術の欠点を克服してい
る。本発明の目的は、データアレイの要素を再配置する
（順列換えする）簡単且つ効率的な方法を適用しなが
ら、メモリに対してデータを読み出し／書き込みするこ
とにより達成される。この再配置は、本発明固有の特徴
である。以下、本発明の簡単な説明である。
【００５７】提案されるメモリアーキテクチャは、各次
元がｓ個のデータ要素を有する、ｎ次元データアレイの
任意の所与次元におけるｓ個のデータ要素に対するパラ
レルアクセスを可能にする（２次元の（ｓ×ｓ）データ
アレイにおいては、本発明のメモリアーキテクチャが、
このデータアレイの任意の行または列におけるすべての
ｓ個の要素に対するパラレルアクセスを可能にすること
を意味する）。ｓ個のデータアレイにパラレルアクセス
するためには、ｓ個のパラレルメモリバンクが存在しな
ければならないのは明らかである。このアレイのデータ
は、データのベクトルのすべてのｓ個のデータ要素で、
任意のｎ次元にパラレルなものが異なるバンクに存在す
るような様態において格納される。 １．より詳細には、本スキームは、各次元においてｓ個
のデータ要素を備える、ｎ次元データアレイの任意の所
与次元における、ｓ個のデータ要素に対するパラレルア
クセスを可能にする。例えば、ｎ＝ｓ＝３の場合に関
し、図２のサブアレイ２１を参照されたい。 ２．本スキームのハードウェアの複雑性は、従来提案さ
れた同様の解決策よりも低い。複雑性の低減は、メモリ
に対して読み出し／書き込みされるデータにおける所定
の型の再配置により達成される。この所定の特徴は、本
スキームを、所与の問題に対する他の解決策とは異なっ
たものにしている。 ３．従来技術において提案されたスキームと異なり、本
発明に記載されるスキームは、２次元データアレイのみ
に限定されない。本スキームは、ｎ次元矩形データアレ
イに対し汎用的である。 ４．他の同様の解決策と異なり、本スキームは、各次元
においてｍ個（ｍ＝ｓｔ。ここで、ｔは１より大きい）
のデータ要素を有する、より大きなｎ次元データアレイ
を包含するよう拡張し得る。ｍ個のデータ要素は、各次
元においてｓ個の要素を有するｎ次元矩形データサブア
レイへ分割され得る。 ｎ＝ｓ＝３、およびｍ＝６の場
合に関し、図２を参照されたい。 ５．さらに、多少の複雑さを犠牲にすれば、本発明のス
キームは、ｓ個のデータ要素にパラレルにアクセスする
ように汎用化し得る。より正確には、ｓ個のデータ要素
へのアクセスは、一つのサブアレイの境界から開始する
必要はなく、従って、隣接するｎ次元サブアレイに延長
し得る（図２のサブアレイ２２、２３、および２４を参
照されたい）。 ６．本発明において、アドレス生成ロジックの複雑性
は、パラメータｓが２の整数の累乗である場合に、大幅
に低減される。 ７．本スキームは、アドレスがシリアルで生成される場
合、データにシリアルアクセスするためにも用い得る。
【００５８】
【発明の実施の形態】本発明は、ｎ次元矩形データアレ
イに対するメモリアーキテクチャのための一般化された
フレームワークを与えるものである。これにより、ｎ次
元の任意の次元に沿ってデータに並列アクセスすること
が可能になる。本発明の基礎となる概念を、本スキーム
のすべての可能な変形例を含む１クラスのアーキテクチ
ャを定義することを目的として、包括的な意味合いにお
いて、まず説明する。その後、特定の場合について実施
例を用いて１つのスキームを説明する。このスキームは
明らかに、この場合の変形例のクラスにおいて最も複雑
性が小さいものである。話しを進める前に、本明細書が
より理解しやすくなるように以下の３つの定義を与え
る。
【００５９】１．１定義 １．ｎ次元ハイパーマトリックス：これはｎ次元方形デ
ータアレイである。ｎ次元ハイパーマトリックス中のデ
ータ要素の任意の位置は、インデックス［ａn- 1，
ａn-2，．．．，ａj，．．．，ａ0］によって与えられ
る。ここで、ａjは、次元ｊのインデックスである。デ
ータアレイは、各位置に格納された１つだけデータ値を
有する。
【００６０】２．ｐ有界ｎ次元ハイパーマトリックス：
これは、各次元に沿ってｐデータ要素を有するｎ次元ハ
イパーマトリックスである（すなわち、ａi∈｛０，
１，．．．，ｐ−１｝）。例えば、ｐ有界２次元ハイパ
ーマトリックスは、（ｐ×ｐ）マトリックスである。ｐ
有界ｎ次元ハイパーマトリックスを表現するために
（ｐ，ｎ）ハイパーマトリックスという表記を使用す
る。本明細暑中では、（ｍ，ｎ）ハイパーマトリックス
は、ｍ＝ｓｔ（ｔは、１より大きい整数である）であ
り、ｔn個のより小さい（ｓ，ｎ）ハイパーマトリック
スに分割され得る。（ｍ，ｎ）ハイパーマトリックスに
おける各（ｓ，ｎ）ハイパーマトリックスの開始インデ
ックスは、ｎ次元の各々にそったｓの整数倍である。
【００６１】３．データベクトル：（ｍ，ｎ）ハイパー
マトリックス中のデータベクトルは、任意の与えられた
次元に沿ってハイパーマトリックス中のｓデータ列であ
る。これは、ハイパーマトリックス中の開始位置のイン
デックスおよび要素が沿って位置する次元によって定義
される。次元ｊに沿うデータベクトルは、インデックス
［ａn-1，ａn-2，．．．，ａj＝ｄ，．．．，ａ0］から
始まり、［ａn-1，ａn -2，．．．，ａj＝ｄ，．．．，
ａ0］、［ａn-1，ａn-2，．．．，ａj＝（ｄ＋
１），．．．，ａ0］、．．．、［ａn-1，
ａn-2，．．．，ａj＝（ｄ＋ｓ−１），．．．，ａ0］
によって与えられるインデックスで示されるデータ列が
続く。ここで、０＜＝ｄ＜＝ｍ−ｓである。（ｓ，ｎ）
ハイパーマトリックス中の次元ｊに沿ったデータベクト
ルについて、開始位置におけるインデックスａjは０で
あり得る。 １．２ 基礎となる概念の理論 本発明は、データベクトルのすべてのｓデータ要素に並
列アクセスを可能にするために、（ｓ，ｎ）ハイパーマ
トリックスのすべてのデータ要素を格納するためのｓ並
列バンクを有するメモリアーキテクチャを説明する。ｓ
データ要素が並列にアクセスされるので、本発明におい
て使用されるバンクの総数は、実際のところ最小限であ
る。（ｓ，ｎ）ハイパーマトリックスのデータは、メモ
リのｓ並列バンク中に格納される前に再配置される。デ
ータの再配置は、この（ｓ，ｎ）ハイパーマトリックス
における任意のデータベクトルのｓ要素すべてが異なる
バンク中に格納されることを確実にするようになされ
る。
【００６２】２つの関数、ｇおよびｆは、上記の再配置
を定義する。これらの関数は、引数としてデータ要素の
インデックスをとる。（ｓ，ｎ）ハイパーマトリックス
中のインデックス［ａn-1，ａn-2，．．．，ａ0］のデ
ータ要素は、バンク番号ｆ（ａn-1，ａn-2，．．．，ａ
0）中のアドレスｇ（ａn-1，ａn-2，．．．，ａ0）にマ
ップされる。
【００６３】式１： ｇ，ｆ：［ａn-1，ａn-2，．．．，ａ0］→（ａｄｄｒ
ｅｓｓ＝ｇ（ａn-1，ａn- 2，．．．，ａ0），ｂａｎｋ
＿ｎｕｍｂｅｒ＝ｇ（ａn-1，ａn-2，．．．，ａ0）） 関数ｆおよびｇは、任意のデータベクトルのすべての要
素に並列アクセスを確実にするために以下の条件を満足
しなければならない。
【００６４】条件１：ｇ（ａn-1，ａn-2，．．．，
ａ0）∈｛０，１，．．．，ｓn-1−１｝およびｆ（ａ
n-1，ａn-2，．．．，ａ0）∈｛０，１，．．．，ｓ−
１｝条件２ ：関数ｆ（ａn-1，ａn-2，．．．，ａ0）は、任
意の値のｊに対し、ｆ（ａn-1，ａn-2，．．．，ａj＝
ｐ，．．．，ａ0）とｆ（ａn-1，ａn-2，．．．，ａj＝
ｑ，．．．，ａ0）は、ｐ＝ｑの場合のみ等しい。この
条件は、任意のデータベクトルのｓ要素のすべてが異な
るメモリバンクにマップされることを確実にする。
【００６５】条件３：さらに、ｇおよびｆは、上記マッ
ピングが１対１であるべきである。これは、対（ｇ（ａ
n-1，ａn-2，．．．，ａ0），ｆ（ａn-1，
ａn-2，．．．，ａ0））が、任意に与えられたインデッ
クス［ａn-1，ａn-2，．．．，ａ0］に対して一意であ
り得ることを意味する。この条件は、ハイパーマトリッ
クスの２つのデータが同一のバンク中で同一のアドレス
に格納されないことを確実にする。
【００６６】任意の値のｎおよびｓに対して（（ｓ，
ｎ）ハイパーマトリックス中で）、多くのこのような再
配置が可能である。言い換えると、与えられた値ｎおよ
びｓに対して１つより多い異なる関数対（ｇ，ｆ）が存
在する。
【００６７】本発明のスキームは、（ｓ，ｎ）ハイパー
マトリックスに分割されると仮定される（ｍ，ｎ）ハイ
パーマトリックスに容易に一般化され得る（図２の例を
参照のこと）。（ｍ，ｎ）ハイパーマトリックス中の異
なる（ｓ，ｎ）ハイパーマトリックスは、ｓ並列バンク
中に線形にマップされる。各（ｓ，ｎ）ハイパーマトリ
ックスに対して、データは、メモリに格納される前に再
配置される。この意味合いにおいて、少なくとも２つの
変形例が可能である。 １．アクセスされるデータベクトルのｓデータ要素のす
べてが、与えられた（ｓ，ｎ）ハイパーマトリックス内
に位置する。 ２．アクセスされるべきデータベクトルのｓデータ要素
のすべてが、２つの隣り合う（ｓ，ｎ）ハイパーマトリ
ックスをまたがり得る。
【００６８】１．３ 基本メモリアーキテクチャの説明 （ｍ，ｎ）ハイパーマトリックスについて提案されるメ
モリの基本アーキテクチャは、図３に示す。ここで、ｍ
＝ｓｔであり、ｔは整数である。任意のデータベクトル
のｓデータ要素をメモリバンクに格納するために、ｎ次
元開始インデックス、データが沿って格納されるべき次
元、およびｓデータ要素が、このアーキテクチャに与え
られる。ｓデータ要素を並列に読み出すために、ｎ次元
開始インデックスおよびアクセスの次元が、メモリアー
キテクチャに与えられる。これらに基づき、ｓバンク３
４すべてのアドレスが、アドレス生成論理３１によって
計算され、順列論理３２によって順列（再配置）が実行
された後にバンク３４に発行される。順列論理３２は、
要求された位置だけが各バンクにおいてアクセスされる
ことを確実にする。メモリから読み出される（に書き込
まれる）データのための逆順列論理３３は、アドレスに
対する順列論理３２の逆（同じ）である。アドレス生成
論理３１および順列論理３２は、別々のブロックとして
表されるが、１つのブロックに合併することもできる。
【００６９】上記のように、与えられた値のｎおよびｓ
について（（ｓ，ｎ）ハイパーマトリックスにおい
て）、多くのこのような再配置が可能である。関数ｇお
よびｆによって定義されるアドレス生成論理３１は、各
再配置ごとに異なる。したがって、図３において説明さ
れるアーキテクチャ中のアドレス生成論理３１および順
列３２の複雑性は、異なる再配置に対してまた異なり得
る。すべての可能な再配置のうち、より簡単でより規則
正しいハードウェアとなるようなものが好ましい。与え
られた値のｎおよびｓについての他のすべての可能な再
配置は、異なるアーキテクチャによって実現されると考
えられるが、概念的には本発明において議論されるもの
と同じである。このような再配置の１つのクラスは、任
意の１つの次元に沿った順列である。本明細書の残りの
部分においては、一般性を失うことなしに、０番目の次
元に沿った順列を取り挙げるする。この場合について
も、順列およびアドレス生成論理が与えられる。
【００７０】１．１ ０番目次元に沿った順列 （ｓ，ｎ）ハイパーマトリックスにおいて、０番目次元
に沿ってｓn-1データベクトルがある。これらのデータ
ベクトルに対する開始インデックスが、［ａn- 1，
ａn-2，．．．，ａ1，０］によって与えられる。この場
合、任意のこのようなデータベクトルのｓ要素が、同じ
メモリアドレスだが異なるバンク中に格納される。任意
のこのような与えられたデータベクトルの要素について
のバンク番号は、上記の条件を満足する関数ｆを使用す
ることによって得られる。この再配置の利点は、データ
ベクトルの要素のバンク中のアドレスへのマッピング
（関数ｇ）が、関数ｆに独立となることである。アドレ
ス関数ｇ（ａn-1，ａn-2，．．．，ａ1，ａ0）は、関数
ｇについての条件１を明らかに満足する
【００７１】
【数２３】
【００７２】をとる。但し、これらのデータベクトルの
すべての要素についてアドレスが同じであるので、ａ0
は、バンク３４についてのアドレスの計算に関与しな
い。ａ0は、任意のそのようなデータベクトルのすべて
の要素に対して異なるので、関数ｆは、これらの要素が
実際に異なるバンク中に格納されることを確実にする。
このように条件３はまた、満足される。
【００７３】この場合について図３のメモリアーキテク
チャを参照すると、（ｓ，ｎ）ハイパーマトリックス中
のインデックス［ａn-1，ａn-2，．．．，ａ0］のデー
タは、ｆ（ａn-1，ａn-2，．．．，ａ0）によって与え
られるバンク番号におけるアドレスｇ（ａn-1，
ａn-2，．．．，ａ1，ａ0）
【００７４】
【数２４】
【００７５】に格納される。ここで、ｊ番目次元に沿
い、インデックス［ａn-1，ａn-2，．．．，ａj＝
０，．．．，ａ0］から開始するデータベクトルにアク
セスするために、アドレス生成論理３１は、アドレス
【００７６】
【数２５】
【００７７】を生成する。順列論理３２は、関数ｆを使
用してこれらのアドレスを順列、バンクｆ（ａn-1，ａ
n-2，．．．，ａj＝０，．．．，ａ0）、ｆ（ａn-1，ａ
n-2，．．．，ａj＝１，．．．，ａ0）、．．．、ｆ
（ａn-1，ａn-2，．．．，ａj＝ｓ−１，．．．，ａ0）
のそれぞれに送信する。読み出しベクトルは、逆順列論
理３３において逆順列を行った後に得られる。
【００７８】順列関数ｆが定義されると、メモリアーキ
テクチャの記述が完成する。任意の与えられた次元に沿
った順列に対応するすべての再配置のうち、２進法順列
（ｄｙａｄｉｃ ｐｅｒｍｕｔａｔｉｏｎ）によって得
られるものは、２の整数乗であるｓの値に対して最も複
雑性が小さい。任意の一般的な値のｓについて、循環順
列（ｃｉｒｃｕｌａｒ ｐｅｒｍｕｔａｔｉｏｎ）が使
用され得る。これらの２つの順列を用いて、以下の３つ
のシナリオについての概念を説明する。
【００７９】ケースＡ このメモリアーキテクチャは、
任意のデータベクトルのすべての要素への並列アクセス
を可能にする（ｓ，ｎ）ハイパーマトリックスのためも
のである。
【００８０】ケースＢ このメモリアーキテクチャは、
（ｓ，ｎ）ハイパーマトリックスに分割される（ｍ，
ｎ）ハイパーマトリックスのためのものである。このメ
モリアーキテクチャは、１つの（ｓ，ｎ）ハイパーマト
リックス内に位置する任意のデータベクトルのすべての
要素への並列アクセスを可能にする。
【００８１】ケースＣ このメモリアーキテクチャは、
（ｓ，ｎ）ハイパーマトリックスに分割される（ｍ，
ｎ）ハイパーマトリックスのためのものである。このメ
モリアーキテクチャは、２つの隣り合う（ｓ，ｎ）ハイ
パーマトリックスをまたがる任意のデータベクトルのｓ
要素のすべてへの並列アクセスを可能にする。なお、ケ
ースＢはケースＣの特別のケースである。
【００８２】１．４．１ 円回転順列のメモリアーキテ
クチャ 円回転に対応する順列関数は、以下に与えられる。この
関数が条件１および３を満足することは、ｍｏｄ ｓの
加算の性質から明らかである。
【００８３】式２： ｆ（ａn-1，ａn-2，．．．，ａ0）＝（ａn-1＋ａ
n-2＋．．．＋ａ0）ｍｏｄ ｓケースＡ この順列関数について、（ｓ，ｎ）ハイパー
マトリックス中のインデックス［ａn-1，
ａn-2，．．．，ａ0］のデータは、
【００８４】
【数２６】
【００８５】によって与えられるバンク番号におけるア
ドレス
【００８６】
【数２７】
【００８７】に格納される（図４参照）。より詳細に
は、［ａn-1，ａn-2，．．．，ａj＝０，．．．，ａ0］
の開始インデックス４１からｊ番目次元４２に沿って並
列的な方法でｓデータ要素のすべてにアクセスするため
に、ｓアドレス４７は、
【００８８】
【数２８】
【００８９】である。ここで、ｓ-1は、０として扱われ
るべきである。アドレスのための順列論理４４は、
【００９０】
【数２９】
【００９１】によって反時計回り円回転である。逆順列
論理４５における円回転の方向は、データをメモリに格
納するためには反時計回りであり、他方データをメモリ
から読み出すためには逆向き（時計回り）である。デー
タ読み出し／書き込み動作のための逆順列論理４５にお
ける回転シフト量は、アドレスに対する量と同じままで
ある。
【００９２】ケースＣ：この一般化（ｍ＝ｓｔかつ次元
ｉに沿った指数がａi'ｓ（０＜＝ｉ＜ｎ；０＜＝ａi＜
ｍ）のとき、（ｍ，ｎ）ハイパーマトリックスである）
のための基本的アーキテクチャ（図５に示す）は、ケー
スＡと同じままであるが、アドレス発生論理およびアド
レスバスの幅が変化する。インデックスａiの所定の値
として、ａi"＝（ａiｍｏｄ ｓ）かつａi'＝（ａi−
ａi”）とする。ｊ次元５２に沿ってアクセスされるｓ
個の連続したデータ要素を、インデックス[ａn-1,
ａn-2，．．．ａj，．．．ａ0]５１から始め、
【００９３】
【数３０】
【００９４】により表わされるｋ次アクセス要素のイン
デックスとする。
【００９５】ｎ次元のインデックスにおけるインデック
ス
【００９６】
【数３１】
【００９７】のみアクセスされる全てのｓ個のデータ要
素は異なり、その他は同じままである。インデックス
【００９８】
【数３２】
【００９９】は、ａj＋ｋに等しい。従って、アドレス
発生論理５３によりメモリバンク５６用に発生するｓ個
のアドレスは、ｋ＝０，．．．，（ｓ−１）のとき、
【０１００】
【数３３】
【０１０１】により求められる。アドレス用順列論理５
４は、
【０１０２】
【数３４】
【０１０３】による左回り循環回転である。逆順列論理
５５における循環回転の方向は、メモリ内にデータを格
納するためには左回りであるが、メモリからデータを読
み出すためにはその逆（右回り）である。逆順列論理５
５におけるデータ読み出し／書き込み演算のための回転
遷移の量は、
【０１０４】
【数３５】
【０１０５】により求められる。
【０１０６】ケースＢ：これは、ケースＣの特定の例で
ある。このケースにおいて、必要とされるデータベクト
ル内の第１データのｎ次元のインデックスにおけるイン
デックスａjは、ａj”＝０のようになる。
【０１０７】
【数３６】
【０１０８】は、ｓ個の連続したデータにおける（ａj
＋ｋ）に等しくなる。従って、アドレス計算
【０１０９】
【数３７】
【０１１０】の条件は、ｂ＋ｋｓj-1に簡略化され得、
ここで
【０１１１】
【数３８】
【０１１２】である。また、ｓ-1は０とされる。
【０１１３】１.４.２ 2進法の順列下のメモリアーキ
テクチャ（ｓ＝２Xのとき） 多数の信号処理アプリケーションにおいて、２の整数乗
としてのｓを備えたｎ次元のメモリアーキテクチャは、
非常に重要なものである。サブセクション１.４.１で述
べた全てのアーキテクチャを実現するためのハードウェ
アの複雑性は、ｓが２の１乗である場合に顕著に低減さ
れる。この利点は、タイプａiｓi-1の全ての条件の計算
が（ｉ−１）.ｘビットによるａiの左遷移に等しく、
（ｍｏｄｓ）演算が（ｓ−１）の論理ＡＮＤ演算に等し
いという事実から明らかである。さらに、2進法（ｄｙ
ａｄｉｃ）順列関数は、非常により単純な順列論理を与
える。この順列関数のもう一つの利点は、順列論理が逆
順列論理に変わるということである。この順列関数が条
件１および３を満たすことは容易にわかる。
【０１１４】式３は、
【０１１５】
【数３９】
【０１１６】であり、ここで
【０１１７】
【数４０】
【０１１８】は、ビット的なＥＸＯＲ（ｂｉｔ−ｗｉｓ
ｅ ＥＸＯＲｉｎｇ）を表す。
【０１１９】ケースＡ：上記の2進法順列関数におい
て、ハイパーマトリックスにおけるインデックス
[ａn-1,ａn-2，．．．，ａ0]でのデータは、
【０１２０】
【数４１】
【０１２１】により与えられるバンク番号内のアドレス
【０１２２】
【数４２】
【０１２３】に格納される。より正確には、ｊ次元６２
に平行であり、インデックス[ａn-1,ａn-2，．．．，ａ
j＝０，．．．，ａ1，ａ0]６１から始まるデータベクト
ルのｓ個のデータ要素全てにアクセスするために、ｓ個
のアドレス６６は、
【０１２４】
【数４３】
【０１２５】である。ここで、ｓ-1は０とされるべきで
ある。推薦されるメモリアーキテクチャを図６に示す。
【０１２６】演算
【０１２７】
【数４４】
【０１２８】は、ａn-1,ａn-2，．．．，ａ1のバイナリ
値を結合したものに等しく、単一のｘ（ｎ−１）ビット
アドレスを形成する。ｓ個の連続したアドレスは、ｘ
（ｎ−１）ビットアドレスにおけるａjに対応するビッ
ト位置において、スタッフィング値０，１，．．．，
（ｓ−１）により発生する。逆順列論理６４は、ｋ次ア
ドレスをメモリバンク
【０１２９】
【数４５】
【０１３０】へ発行することに等しい。図６において、
ｂは
【０１３１】
【数４６】
【０１３２】に等しい。アドレス発生論理および順列論
理モジュールが、単一のモジュール６３に一体化され得
ることは容易にわかる。
【０１３３】ケースＢ：ｍ＝２x+yである（ｍ，ｎ）ハ
イパーマトリックスを除算して（ｓ，ｎ）ハイパーマト
リックスとする。これら（ｓ，ｎ）ハイパーマトリック
スは、メモリ空間に一直線にマップされる。しかし、ハ
イパーマトリックス内にあるデータへアクセスするアー
キテクチャは、同じままである。従って、ｓ個の平行デ
ータがインデックス[ａn-1,ａn-2，．．．，
ａj，．．．，ａ1]７１から始まるｊ次元７２に平行な
方向に沿ってアクセスされるならば、指数ａiの上方ｙ
ビットは（ｓ，ｎ）ハイパーマトリックスのアドレス７
４を得、指数ａiの下方ｘビットは、（ｓ，ｎ）ハイパ
ーマトリックス内にあるデータのためのアドレス７５を
与える。さらには、ａjの下方ｘビットは、データが
（ｓ，ｎ）ハイパーマトリックスの境界からアクセスさ
れるときに０となる。ここで、ａiは（ｘ＋ｙ）ビット
幅である。図７に示すアーキテクチャにおいて、ａ’i
およびａ”iは、ａiの上方ｙビットおよび下方ｘビット
を意味する。ｙｎビット７４は、ａ’iを結合して得ら
れ、各バンク７７用のアドレスの上方ビットを与える
が、下方ｘビットは、ケースＡにおいて述べた方法で
ａ”iを用いて得られる。ここで、ｂは
【０１３４】
【数４７】
【０１３５】に等しい。
【０１３６】ケースＣ：このケースにおいては、データ
ベクトルにおける第１のデータのインデックスは、
（ｓ，ｎ）ハイパーマトリックスの境界上にはないデー
タ要素から始まり得る。アクセスされる第１のデータ
が、任意の（ｓ，ｎ）ハイパーマトリックスの境界から
ｌデータ要素だけ離れているならば（すなわち、ｌ＝
ａ”j）、まず（ｓ−ｌ）データ要素は同じ（ｓ，ｎ）
ハイパーマトリックスに属し、次にｌ要素がｊ次元に沿
った近位の（ｓ，ｎ）ハイパーマトリックスに属する。
より正確には、上方ｙビットは、まず（ｓ−ｌ）データ
用のａ’j、そして次のｌデータ用に（ａ’j＋１）とな
る。ｌが０に等しいならば、ａ’jは全バンク８８用の
アドレス８４および８５の上方ｙｎビットを計算するた
めに用いられる。さらに、データの順列はまた、ｌ８７
による循環回転に関与する。書き込み演算において、循
環回転は左回り方向であるが、データ読み出し演算とし
ては右回り方向である（図８参照）。
【０１３７】１．５ ｓ＝４である単一２次元データア
レイの実施例 本実施例は、２次元（４×４）マトリックス９１用に上
述のスキームを示す。データ要素のためのマトリックス
９１とメモリバンク９２との相関関係を、2進法順列の
ケースとして図９に示す。示される再構成から、同じ行
（または列）にあるマトリックス９１の要素が複数の異
なるバンク９２に格納されることは明らかである。この
メモリバンク９２へのアクセス方法は、２つの工程、つ
まり １．各バンクにおいてアドレスを計算する工程と、 ２．４つのバンクから読み出した後（書き込む前）に４
要素を再整列する工程と、を含む。
【０１３８】以下の表は、ａ次行（または列）内のｉ次
データ要素があるバンク番号を示す。これは、メモリバ
ンクからの読み出し、またはメモリバンクへの書き込み
のためにデータ要素を再整列するために用いられ得る。 表１：ａ次行または列におけるｉ次データ要素のための
バンク番号
【０１３９】
【表１】
【０１４０】列的アクセスにおいて、メモリから読み出
される（または書き込まれる）列内のデータ要素全ての
ための２ビットアドレスが、インデックスｉと同じであ
ることは明らかである。一方、行的なアドレスへのアク
セスは、データ要素の行番号ａと同じである。
【０１４１】２ 発明の他の実施の形態 以下は、本発明の他の実施の形態である。 １．スキームは、２つの再構成のみにおいて説明されて
きたが、先行セクションで述べた範囲内での他のすべて
の再構成は、同じスキームの他の代替的な実現につなが
る。 ２．任意のアプリケーションが特定の次元においてのみ
に沿ってアクセスを要求する場合、提案されたスキーム
の小さな変化がハードウェアの複雑性における顕著な削
減につながる。 ３．セクション０において述べたケースＢおよびＣにお
いて、各次元に沿った要素の数は、より大きなハイパー
マトリックスのために同じである必要はない。すなわ
ち、ｍの値は各次元において異なり得る。この代替的実
現において、任意の（ｓ，ｎ）ハイパーマトリックスに
アクセスするためのアドレス計算のみが変化し、（ｓ，
ｎ）ハイパーマトリックス内における要素データベクト
ルのためのアドレスを計算する論理は、同じままであ
る。 ４．スキームは平行のアクセス用に説明されてきたが、
連続状態のデータにアクセスするためにもまた用いられ
得る。このことは、ｓ個データ要素に対応しているアド
レス全てを連続して発行することにより達成され得る。
連続的アクセスの制約が与えられると、アーキテクチャ
におけるいくつかの小さな変更が、ハードウェアの複雑
性の低減につながる。
【０１４２】本発明によれば、ｎ次元データアレイのい
ずれかの次元に沿って並行アクセスを可能にするメモリ
アーキテクチャが提供される。いずれかの次元に沿って
ｓ個のデータエレメントの並行アクセスを可能にするた
めに、いずれかの次元に沿った連続するｓ個のデータエ
レメントが異なるメモリバンクにマッピングされるよう
に、ｎ次元のデータアレイのデータエレメントがｓ個の
並行メモリバンクにマッピングされる。このマッピング
は２つの機能によって規定される。これらの機能が、ｎ
次元データアレイ内の各データエレメントについてメモ
リバンクナンバおよびメモリバンク内のロケーションを
規定する。並行データアクセスを可能にするために、マ
ッピング機能が満たす必要のある必要十分条件が説明さ
れる。全ての（ｎ，ｓ）の組合せについて、これらの一
般的な関数ペアが説明される。マッピングの２つの特定
的な例、つまり、第０次元に沿った循環順列（回転）お
よび第０次元に沿った２進法順列を詳細に説明した。第
０次元に沿った２進法順列として規定されたマッピング
は、ｓの値についてのみ保持する。ｓは２の整数乗であ
る。循環回転として規定されたマッピングは、ｓの任意
の整数値について保持する。これらのマッピングについ
て、基本アーキテクチャおよびその範囲について説明さ
れる。各次元に沿ってｓ個のデータエレメントのみを有
するｎ次元データアレイについてのものであり、それに
対して、範囲は、ｍがｓの整数倍であるという制約下
で、各次元に沿ってｍ個のデータエレメントを有するデ
ータアレイについてのものである。
【０１４３】
【発明の効果】本発明によれば、簡易なアドレス生成ロ
ジックを有するアーキテクチャが提供され、ｎ次元矩形
データアレイのためのメモリアーキテクチャの汎化フレ
ームワークを提供されることにより、任意のｎ次元にお
けるデータへのパラレルアクセスが可能になる。
【図面の簡単な説明】
【図１】８ポイント１Ｄ−（Ｉ）ＤＣＴを用いた８×８
２Ｄ−（Ｉ）ＤＣＴの実施形態を示す図である。
【図２】３次元データアレイにおける３個のデータ要素
（即ち、ｓ＝３）へのパラレルアクセスを可能にするよ
う提案されるメモリアーキテクチャにおける可能なアク
セスを示す図である。
【図３】各次元にｍ個のデータ要素を有するｎ次元矩形
データアレイのための基本メモリアーキテクチャを示す
図である。
【図４】循環回転順列におけるケースＡのためのメモリ
アーキテクチャを示す図である。
【図５】循環回転順列におけるケースＣのためのメモリ
アーキテクチャを示す図である。
【図６】２進法順列におけるケースＡのためのメモリア
ーキテクチャを示す図である。
【図７】２進法順列におけるケースＢのためのメモリア
ーキテクチャを示す図である。
【図８】２進法順列におけるケースＣのためのメモリア
ーキテクチャを示す図である。
【図９】４×４マトリックスにおけるインデックスとメ
モリバンクにおけるロケーションとの間の対応を示す図
である。
【符号の説明】
３１、４３、５３ アドレス生成論理 ３２ 順列論理 ３３ 逆順列論理 ４６、５６、６５、７７、８８、９２ バンク
───────────────────────────────────────────────────── フロントページの続き (71)出願人 500010886 3008 12ｔｈ “Ｂ” Ｍａｉｎ， ８ｔ ｈ Ｃｒｏｓｓ， Ｈａｌ ２ｎｄ Ｓｔ ａｇｅ， Ｉｎｄｉｒａｎａｇａｒ， Ｂ ａｎｇａｌｏｒｅ， 560 008 Ｉｎｄｉ ａ (72)発明者 ソウミャ ジャナ インド国 700094， カルカッタ， バグ ハジャティン パーク， ティーチャーズ エイチエスジー エステート， ウッタ ラン （番地なし）， ドクター ディ ー． ジャナ気付 (72)発明者 パンカジ バンサル インド国 281001， ユーピー， マス ラ， ダンピア ナガー， 2093／11 (72)発明者 バルビンダー シン インド国 247667， ユーピー， ロール キー， ユニバーシティ オブ ロールキ ー， サラスワティ クン， 206／１

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 ｎ次元矩形アレイのデータベクトルのデ
    ータエレメントへの並行アクセスを提供する装置であっ
    て、該装置は、 メモリに格納されるデータベクトルの第１のデータエレ
    メントのインデックスを受け取り、かつ、アクセスの次
    元を受け取り、それにより、該データベクトルの該デー
    タエレメントを格納するアドレスを生成する、アドレス
    生成論理モジュールであって、該アドレス生成論理モジ
    ュールは、データベクトルの各データエレメントが異な
    るメモリバンクに格納されることを要求して、ｎ次元矩
    形アレイのいずれかの次元に沿った並行アクセスを可能
    にする、アドレス生成論理モジュールと、 該アドレス生成論理モジュールに結合されたパーミュー
    タであって、該アドレス情報を受け取り、かつ、該デー
    タベクトルの第１のデータエレメントの該インデックス
    情報を受け取り、該アドレスが発行されるメモリバンク
    のバンクナンバを生成することにより該アドレス上で順
    列動作を実行し、該パーミュータはデータベクトルの各
    データエレメントが異なるメモリバンクに格納されるこ
    とを要求して、ｎ次元矩形アレイのいずれかの次元に沿
    って並行アクセスを可能にし、さらに、該データベクト
    ルの該各データエレメントに対応する該生成されたアド
    レス情報およびバンクナンバにおいてデータエレメント
    を格納する、パーミュータと、 ｓ個のメモリバンクであって、該パーミュータに結合さ
    れて、該パーミュータにより該ｓ個のメモリバンクへの
    並行アクセスを可能にして、アドレスを受け取って、該
    データベクトルの各データエレメントを格納する、ｓ個
    のメモリバンクであって、ｓが第３のベクトル内のデー
    タエレメントの数に等しい、ｓ個のメモリバンクと、を
    含む装置。
  2. 【請求項２】 逆パーミュータであって、データベクト
    ルの前記第１のデータエレメントの該インデックス情報
    を受け取り、かつ、読み出し動作の該情報を受け取り、
    該逆パーミュータは前記ｓ個のメモリバンクに結合さ
    れ、該逆パーミュータはさらに、前記アドレス上で前記
    パーミュータによって実行される前記順列動作とは逆の
    順列動作をデータエレメント上で実行して、該データベ
    クトルの該データエレメントが取り出される前記バンク
    ナンバを生成する、逆パーミュータをさらに含む請求項
    １に記載の装置。
  3. 【請求項３】 前記逆パーミュータは書き込み動作につ
    いての情報を受け取り、かつ、結合されて、前記アドレ
    ス上で該パーミュータによって実行される前記順列動作
    と同じ順列動作を実行することに応答して前記ｓ個のメ
    モリバンクにデータを格納して、前記データベクトルの
    前記データエレメントが格納される前記バンクナンバを
    生成する、請求項２に記載の装置。
  4. 【請求項４】 前記アドレス生成論理および前記パーミ
    ュータが、単一のモジュールに一体化される、請求項１
    に記載の装置。
  5. 【請求項５】 前記アドレス生成論理が、データベクト
    ルの各データエレメントをメモリに格納するアドレスを
    生成し、かつ、前記パーミュータが、データベクトルの
    各データエレメントを該メモリバンクに格納する、前記
    生成されたアドレスについてのメモリバンクナンバを生
    成する、請求項１に記載の装置。
  6. 【請求項６】 前記アドレス生成論理が、メモリからデ
    ータベクトルの各データエレメントを取り出すアドレス
    を生成し、かつ、前記パーミュータが、該メモリバンク
    からデータベクトルの各データエレメントを取り出す、
    前記生成されたアドレスについてのメモリバンクナンバ
    を生成する、請求項１に記載の装置。
  7. 【請求項７】 前記逆パーミュータが、前記データベク
    トルの各データエレメントについての前記メモリバンク
    ナンバを生成して、前記メモリバンクから該データを取
    り出した後に、該データエレメントのシャッフリングを
    達成する、請求項２に記載の装置。
  8. 【請求項８】 前記逆パーミュータが、前記データベク
    トルの各データエレメントについての前記メモリバンク
    ナンバを生成して、該データを該メモリバンクに送信す
    る前に、該データエレメントのシャッフリングを達成す
    る、請求項３に記載の装置。
  9. 【請求項９】 前記パーミュータおよび前記逆パーミュ
    ータが、循環回転を実行する、請求項３に記載の装置。
  10. 【請求項１０】 （ｓ，ｎ）ハイパーマトリクスについ
    て、［ａn-1，ａn-2，．．．，ａ0］が前記データベク
    トルの第１のデータエレメントの前記インデックスであ
    り、ｎが前記データアレイの次元であり、ｓが前記デー
    タベクトル内のデータエレメントの数である場合、前記
    パーミュータおよび前記逆パーミュータによって実行さ
    れる前記循環回転が 【数１】 によって与えられる、請求項９に記載の装置。
  11. 【請求項１１】 （ｓ，ｎ）ハイパーマトリクス内のイ
    ンデックス［ａn-1，ａn-2，．．．，ａ0］におけるデ
    ータについて、前記アドレス論理生成器が 【数２】 に応答してアドレスを生成する、請求項１０に記載の装
    置。
  12. 【請求項１２】 （ｍ，ｎ）ハイパーマトリクスについ
    て、前記パーミュータおよび前記逆パーミュータによっ
    て実行される前記循環回転が、２つの隣接する（ｓ，
    ｎ）ハイパーマトリクスに亘り得る任意のデータベクト
    ルの全ｓ個のデータエレメントへの並行アクセスを可能
    にし、［ａn-1，ａn-2，．．．，ａ0］が前記データベ
    クトルの第１のデータエレメントの前記インデックスで
    あり、ｊがアクセスの次元であり、ｎが前記データアレ
    イの次元であり、ｓが該データベクトル内のデータエレ
    メントの数であり、ｍ＝ｓｔであり、ｔを整数とする場
    合、パーミュータについてのパラメータが 【数３】 によって与えられ、逆パーミュータについてのパラメー
    タが 【数４】 によって与えられる、請求項９に記載の装置。
  13. 【請求項１３】 前記アドレス論理生成器が、ｋ＝
    ０，．．．，（ｓ−１）、ａi”＝（ａi ｍｏｄ
    ｓ）、ａi’＝（ａi−ａi”）とするときの、 【数５】 に応答してアドレスを生成する、請求項１２に記載の装
    置。
  14. 【請求項１４】 前記パーミュータおよび前記逆パーミ
    ュータが、２進法順列を実行する、請求項３に記載の装
    置。
  15. 【請求項１５】 前記パーミュータおよび逆パーミュー
    タは、 【数６】 がビットのＥＸＯＲを示し、［ａn-1，ａn-2，．．．，
    ａ0］が前記データベクトルの第１のデータエレメント
    の前記インデックスであり、ｎが前記データアレイの次
    元であるときの、 【数７】 に応答して２進法順列を実行する、請求項１４に記載の
    装置。
  16. 【請求項１６】 前記アドレス生成論理が、 【数８】 に応答してアドレスを生成する、請求項１５に記載の装
    置。
  17. 【請求項１７】 （ｍ，ｎ）ハイパーマトリクスについ
    て、前記パーミュータによって実行される順列が２進法
    順列であり、前記逆パーミュータによって実行される順
    列が２進法順列および循環順列の組合せであり、このこ
    とが、２つの隣接する（ｓ，ｎ）ハイパーマトリクスに
    亘り得る任意のデータベクトルの全ｓ個のデータエレメ
    ントへの並行アクセスを可能にし、 【数９】 がビットのＥＸＯＲを行うことを意味し、［ａn-1，ａ
    n-2，．．．，ａ0］が前記データベクトルの第１のデー
    タエレメントの前記インデックスであり、ｊがアクセス
    の次元であり、ｎが前記データアレイの次元であり、ｓ
    が該データベクトル内の該データエレメントの数であ
    り、ｍ＝ｓｔであり、ｔを整数とするとき、パーミュー
    タおよび逆パーミュータ内での２進法順列についてのパ
    ラメータが 【数１０】 によって与えられ、循環順列についてのパラメータがａ
    j ｍｏｄ ｓによって与えられる、請求項１４に記載
    の装置。
  18. 【請求項１８】 前記アドレス論理生成器は、ｋ＝
    ０，．．．，（ｓ−１）、ａi”＝（ａi ｍｏｄ
    ｓ）、ａi’＝（ａi−ａi”）とするときの、 【数１１】 に応答してアドレスを生成する、請求項１７に記載の装
    置。
  19. 【請求項１９】 ２次元矩形アレイのデータベクトルの
    データエレメントへの並行アクセスを提供する方法であ
    って、該方法は、 メモリバンクに格納されるデータベクトルの第１のデー
    タエレメントのインデックス、アクセスの方向、および
    格納される該データベクトルを受け取るステップと、 該データエレメントを格納するアドレスを生成するステ
    ップであって、データベクトルの各データエレメントが
    異なるアドレスに格納されて、並行アクセスを可能にす
    る、ステップと、 該データエレメントが格納されるメモリバンクのバンク
    ナンバを生成するステップであって、データベクトルの
    各データエレメントが異なるメモリバンクに格納され
    て、並行アクセスを可能にする、ステップと、 該データエレメントに対応する該生成されたアドレス情
    報およびバンクナンバに全てのデータエレメントを格納
    するステップと、を含む方法。
  20. 【請求項２０】 ２次元矩形アレイのデータベクトルの
    データエレメントへの並行アクセスを提供する方法であ
    って、該方法は、 メモリバンクから取り出されるデータベクトルの第１の
    データエレメントのインデックスおよびアクセスの方向
    を受け取るステップと、 該データエレメントが取り出されるアドレスを生成する
    ステップであって、データベクトルの各データエレメン
    トが異なるアドレスに格納されて、並行アクセスを可能
    にする、ステップと、 該データエレメントが取り出されるメモリバンクのバン
    クナンバを生成するステップであって、データベクトル
    の各データエレメントが異なるメモリバンクに格納され
    て、並行アクセスを可能にする、ステップと、 該生成されたアドレス情報およびバンクナンバの全ての
    データエレメントを取り出して、所望のデータベクトル
    を得るステップと、を含む方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008299438A (ja) * 2007-05-29 2008-12-11 Yamaha Corp メモリ制御装置
JP2009517763A (ja) * 2005-12-01 2009-04-30 エヌエックスピー ビー ヴィ メモリ中の行列要素に効率的にアクセスするための方法および構成
JP2015022765A (ja) * 2013-07-17 2015-02-02 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ アドレスビット並べ替えを用いたメモリアクセス
US10996949B2 (en) 2019-05-10 2021-05-04 International Business Machines Corporation Address generation for high-performance vector processing

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040236920A1 (en) * 2003-05-20 2004-11-25 Sheaffer Gad S. Methods and apparatus for gathering and scattering data associated with a single-instruction-multiple-data (SIMD) operation
JP3985797B2 (ja) * 2004-04-16 2007-10-03 ソニー株式会社 プロセッサ
US7903118B2 (en) * 2004-11-12 2011-03-08 Amd Inc. Methods for allocating information to system resources using improved mapping
EP1821254A1 (en) * 2006-02-17 2007-08-22 Deutsche Börse Ag Parallelization command driven data handling
DE602007011755D1 (de) * 2006-05-16 2011-02-17 Nxp Bv Speicherarchitektur
US7752398B2 (en) * 2006-05-23 2010-07-06 Lsi Corporation Multi-port memory architecture for storing multi-dimensional arrays I
US7707363B2 (en) * 2006-05-23 2010-04-27 Lsi Corporation Multi-port memory architecture for storing multi-dimensional arrays II
US8397010B1 (en) 2007-04-16 2013-03-12 Juniper Networks, Inc. Convenient, flexible, and efficient management of memory space and bandwidth
US8051239B2 (en) * 2007-06-04 2011-11-01 Nokia Corporation Multiple access for parallel turbo decoder
US20090187771A1 (en) * 2008-01-17 2009-07-23 Mclellan Jr Hubert Rae Secure data storage with key update to prevent replay attacks
US20100199067A1 (en) * 2009-02-02 2010-08-05 International Business Machines Corporation Split Vector Loads and Stores with Stride Separated Words
US20120047344A1 (en) * 2010-08-17 2012-02-23 Sheaffer Gad S Methods and apparatuses for re-ordering data
WO2012059121A1 (en) 2010-11-01 2012-05-10 Telefonaktiebolaget L M Ericsson (Publ) Memory arrangement for accessing matrices
US20120221788A1 (en) * 2011-02-28 2012-08-30 Microsoft Corporation Multi-dimensional array manipulation
WO2013106210A1 (en) * 2012-01-10 2013-07-18 Intel Corporation Electronic apparatus having parallel memory banks
CN104575584B (zh) * 2013-10-23 2018-11-30 钰创科技股份有限公司 具有嵌入式内存的***级封装内存模块
EP3018587B1 (en) * 2014-11-05 2018-08-29 Renesas Electronics Europe GmbH Memory access unit
KR20230091200A (ko) * 2015-12-14 2023-06-22 파나소닉 인텔렉츄얼 프로퍼티 코포레이션 오브 아메리카 삼차원 데이터 부호화 방법, 삼차원 데이터 복호 방법, 삼차원 데이터 부호화 장치 및 삼차원 데이터 복호 장치
GB2551188B (en) * 2016-06-10 2020-06-03 Advanced Risc Mach Ltd Storing and Reading Arrays of Data in Data Processing Systems Comprising a Plurality of Memory Banks

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3996559A (en) * 1974-11-07 1976-12-07 International Business Machines Corporation Method and apparatus for accessing horizontal sequences, vertical sequences and regularly spaced rectangular subarrays from an array stored in a modified word organized random access memory system
JPS58128078A (ja) * 1982-01-27 1983-07-30 Dainippon Screen Mfg Co Ltd メモリ装置の構成方法
US4740927A (en) * 1985-02-13 1988-04-26 International Business Machines Corporation Bit addressable multidimensional array
US4918600A (en) * 1988-08-01 1990-04-17 Board Of Regents, University Of Texas System Dynamic address mapping for conflict-free vector access
US5598514A (en) * 1993-08-09 1997-01-28 C-Cube Microsystems Structure and method for a multistandard video encoder/decoder
US5481487A (en) * 1994-01-28 1996-01-02 Industrial Technology Research Institute Transpose memory for DCT/IDCT circuit
JP3247018B2 (ja) * 1994-12-06 2002-01-15 富士通株式会社 アドレス生成装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009517763A (ja) * 2005-12-01 2009-04-30 エヌエックスピー ビー ヴィ メモリ中の行列要素に効率的にアクセスするための方法および構成
JP2008299438A (ja) * 2007-05-29 2008-12-11 Yamaha Corp メモリ制御装置
JP2015022765A (ja) * 2013-07-17 2015-02-02 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ アドレスビット並べ替えを用いたメモリアクセス
US9323654B2 (en) 2013-07-17 2016-04-26 Infineon Technologies Ag Memory access using address bit permutation
US10996949B2 (en) 2019-05-10 2021-05-04 International Business Machines Corporation Address generation for high-performance vector processing

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