JP2000223673A - Semiconductor integrated circuit device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To realize high reliability and high integration by employing a thin gate insulation film having required breakdown strength for MOSFETs and capacitors in each circuit element where only a power supply voltage is applied to the gate insulation film and employing a thick gate insulation film for those where a voltage two times as high as the power supply voltage is applied to the gate insulation film. SOLUTION: Voltages being applied to respective elements constituting a boosted voltage generating circuit is sorted into two types of VDD and 2VDD wherein a thin gate insulation film is employed in MOSFET Q3, TQ4, Q8, Q9 and MOS capacitors C1-6 being applied only with VDD. A thick gate insulation film is employed in the MOSFETs Q1, Q2, Q5, Q11, Q12 in first booster circuit and the MOSFETs Q6, Q7, Q10 in second booster circuit being applied with a large voltage such as 2VDD thus ensuring a required breakdown strength of element.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、例えば３倍昇圧電圧発生回路を内蔵したダ
イナミック型ＲＡＭ（ランダム・アクセス・メモリ）に
利用して有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a technology effective when used in a dynamic RAM (random access memory) having a triple boosted voltage generation circuit.

【０００２】[0002]

【従来の技術】基板バックバイアス電圧及び昇圧電圧を
形成するポンピング回路を備えたダイナミック型ＲＡＭ
に関しては、例えば、特開平３−２１４６６９号公報が
ある。2. Description of the Related Art A dynamic RAM having a pumping circuit for forming a substrate back bias voltage and a boosted voltage.
For example, Japanese Patent Application Laid-Open No. 3-214669 is disclosed.

【０００３】[0003]

【発明が解決しようとする課題】記憶キャパシタとアド
レス選択ＭＯＳＦＥＴからなるダイナミック型メモリセ
ルにビット線のハイレベルを書き込むとき、ワード線の
選択レベルを上記ビット線のハイレベルに対して、上記
アドレス選択ＭＯＳＦＥＴのしきい値電圧分だけ昇圧さ
れた高電圧とする必要がある。つまり、ワード線の選択
レベルは、上記ビット線のハイレベルを基準にして決め
られるものである。大記憶容量化による素子の微細化に
伴い、上記アドレス選択ＭＯＳＦＥＴのゲート酸化膜も
前世代のものに比べて薄膜化され、それに伴いゲート酸
化膜の電界強度が問題となる。When writing a high level of a bit line to a dynamic memory cell comprising a storage capacitor and an address selection MOSFET, the word line selection level is set with respect to the bit line high level. It is necessary to use a high voltage that is boosted by the threshold voltage of the MOSFET. That is, the word line selection level is determined based on the high level of the bit line. With the miniaturization of elements due to the increase in storage capacity, the gate oxide film of the address selection MOSFET is also made thinner than that of the previous generation, and the electric field strength of the gate oxide film becomes a problem.

【０００４】例えば、外部端子から供給された電源電圧
ＶＤＤを３．３Ｖ程度に低くし、かつ、センスアンプの
動作電圧を２．２Ｖ程度に降圧する。これにより、上記
ワード線の選択レベルを約３．８Ｖのように低く抑える
ようにすることができる。この場合、理論的には２倍の
昇圧回路を用いても上記３．８Ｖ程度の昇圧電圧を得る
ことができるが、上記電源電圧ＶＤＤは比較的大きな変
動幅が許容されるものであり、電源電圧ＶＤＤが２．２
Ｖ付近まで低下した状態においも、比較的大きな駆動電
流を必要とするワード線選択動作に上記３．８Ｖのよう
な昇圧電圧ＶＰＰを安定的に確保するにはそれなりの電
流供給能力が必要であり、３倍の昇圧電圧を形成するポ
ンピング回路を用いるようにするとよい。For example, the power supply voltage VDD supplied from an external terminal is reduced to about 3.3 V, and the operating voltage of the sense amplifier is reduced to about 2.2 V. Thus, the selection level of the word line can be suppressed as low as about 3.8V. In this case, the boosted voltage of about 3.8 V can be obtained theoretically even by using a double boosting circuit. However, the power supply voltage VDD is allowed to have a relatively large fluctuation range. When the voltage VDD is 2.2
Even in a state where the voltage has dropped to around V, a certain current supply capacity is necessary to stably secure the boosted voltage VPP such as the above 3.8 V in the word line selecting operation requiring a relatively large drive current. It is preferable to use a pumping circuit that forms a triple boosted voltage.

【０００５】しかしながら、このようなポンピング回路
内部においては電源電圧の３倍もの昇圧電圧を形成する
ものであり、昇圧回路を構成するＭＯＳＦＥＴ及びＭＯ
Ｓキャパシタのゲート絶縁膜の破壊を防止するためにゲ
ート絶縁膜を厚く形成することが必要となる。この結
果、ＭＯＳＦＥＴにおいてはオン状態での電流が小さく
なり、ＭＯＳキャパシタにおいては容量値が小さくな
る。したがって、ダブルブースト型のポンピング回路で
は、必要な電流供給能力及び容量値を得るために各素子
のサイズを大きく形成しなければならないという問題が
生じるものである。However, in such a pumping circuit, a boosted voltage that is three times as high as the power supply voltage is formed.
In order to prevent the gate insulating film of the S capacitor from being broken, it is necessary to form the gate insulating film thick. As a result, the current in the ON state is reduced in the MOSFET, and the capacitance value is reduced in the MOS capacitor. Therefore, in the double boost type pumping circuit, there is a problem that the size of each element must be increased in order to obtain the necessary current supply capacity and capacitance value.

【０００６】この発明の目的は、高信頼性と高集積化と
を実現した昇圧電圧発生回路を備えた半導体集積回路装
置を提供することにある。この発明の前記ならびにその
ほかの目的と新規な特徴は、本明細書の記述および添付
図面から明らかになるであろう。An object of the present invention is to provide a semiconductor integrated circuit device provided with a boosted voltage generation circuit that realizes high reliability and high integration. The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【０００７】[0007]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、３倍昇圧のポンピング回路
において、各回路素子のうちゲート絶縁膜に電源電圧し
かかからないＭＯＳＦＥＴ及びキャパシタは、それに必
要な耐圧を持つ薄いゲート絶縁膜とし、ゲート絶縁膜に
２倍の電源電圧がかかるものはそれに必要な耐圧を持つ
厚いゲート絶縁膜とする。The following is a brief description of an outline of a typical invention among the inventions disclosed in the present application. That is, in a triple boosting pumping circuit, of each circuit element, the MOSFET and the capacitor which only apply the power supply voltage to the gate insulating film are thin gate insulating films having the required withstand voltage, and the double power supply voltage is applied to the gate insulating film. Such a film is a thick gate insulating film having a required breakdown voltage.

【０００８】[0008]

【発明の実施の形態】図１には、この発明に係る昇圧電
圧回路に用いられる３倍昇圧動作を行うポンピング回路
の一実施例の回路図が示されている。同図においてＰチ
ャンネル型ＭＯＳＦＥＴは、ＭＯＳＦＥＴＱ１のように
ゲート電極部に〇印を付することによってＮチャンネル
型ＭＯＳＦＥＴと区別される。また、チャンネル部分を
太い線で示したものは厚いゲート絶縁膜であることを示
し、細い線で示したものは薄いゲート絶縁膜であること
を示している。FIG. 1 is a circuit diagram showing one embodiment of a pumping circuit for performing a triple boosting operation used in a boosting voltage circuit according to the present invention. In the figure, the P-channel MOSFET is distinguished from the N-channel MOSFET by placing a mark on the gate electrode portion like the MOSFET Q1. Further, a channel portion indicated by a thick line indicates a thick gate insulating film, and a thin line indicates a thin gate insulating film.

【０００９】発振パルスＯＳＣＴとＯＳＣＢとは互いに
逆相のパルスであり、この実施例のポンピング回路の概
略は、出力すべき昇圧電圧を形成する第１の昇圧回路
と、上記第１の昇圧回路を構成する各スイッチＭＯＳＦ
ＥＴのスイッチ制御信号を形成するための第２の昇圧回
路とが組み合わされて構成される。発振パルスＯＳＣＴ
は、インバータ回路ＩＶ１を通してＰチャンネル型ＭＯ
ＳＦＥＴＱ１とＮチャンネル型ＭＯＳＦＥＴＱ２からな
るＣＭＯＳインバータ回路の入力ノードＮ３に伝えられ
る。The oscillation pulses OSCT and OSCB are pulses having phases opposite to each other. The pumping circuit of this embodiment is generally composed of a first booster circuit for forming a boosted voltage to be output and the first booster circuit. Each switch MOSF to configure
It is configured in combination with a second booster circuit for forming the ET switch control signal. Oscillation pulse OSCT
Is a P-channel type MO through an inverter circuit IV1.
The signal is transmitted to the input node N3 of the CMOS inverter circuit including the SFET Q1 and the N-channel MOSFET Q2.

【００１０】上記インバータ回路ＩＶ１の出力信号は、
インバータ回路ＩＶ２を介してＭＯＳキャパシタＣ１の
一方の電極（ノードＮ１）に供給される。このＭＯＳキ
ャパシタＣ１の他方の電極（ノードＮ２）と電源電圧Ｖ
ＤＤとの間には、プリチャージ用のＭＯＳＦＥＴＱ３が
設けられる。上記インバータ回路ＩＶ２、ＭＯＳキャパ
シタ及びＭＯＳＦＥＴＱ３からなる昇圧回路で形成され
た昇圧電圧（２ＶＤＤ）は、上記Ｐチャンネル型ＭＯＳ
ＦＥＴＱ１のソースに供給され、上記ＭＯＳＦＥＴＱ１
とＱ２からなるＣＭＯＳインバータ回路の動作電圧とさ
れる。上記ＭＯＳＦＥＴＱ１は、独立したＮ型ウェル領
域に形成され、かかるＮ型ウェル領域はソースと接続さ
れている。回路図では、ＭＯＳＦＥＴＱ１のソースとチ
ャンネル部分とが共通化されているように示されてい
る。The output signal of the inverter circuit IV1 is
It is supplied to one electrode (node N1) of MOS capacitor C1 via inverter circuit IV2. The other electrode (node N2) of MOS capacitor C1 and power supply voltage V
A precharge MOSFET Q3 is provided between the power supply and the power supply DD. The boosted voltage (2VDD) formed by the booster circuit including the inverter circuit IV2, the MOS capacitor, and the MOSFET Q3 is applied to the P-channel type MOS.
The MOSFET Q1 is supplied to the source of the FET Q1.
And Q2 as the operating voltage of the CMOS inverter circuit. The MOSFET Q1 is formed in an independent N-type well region, and the N-type well region is connected to a source. In the circuit diagram, the source and the channel portion of the MOSFET Q1 are shown as being shared.

【００１１】上記ＭＯＳＦＥＴＱ１とＱ２からなるＣＭ
ＯＳインバータ回路の出力信号は、ＭＯＳキャパシタＣ
３の一方の電極（ノードＮ４）に供給される。このＭＯ
ＳキャパシタＣ４の他方の電極（ノードＮ５）と電源電
圧ＶＤＤとの間には、Ｐチャンネル型のプリチャージＭ
ＯＳＦＥＴＱ５が設けらる。また、上記ノードＮ５で形
成された３倍昇圧電圧３ＶＤＤを昇圧出力端子ＶＰＰに
伝えるはＰチャンネル型の出力スイッチＭＯＳＦＥＴＱ
１１が設けられる。A CM comprising the MOSFETs Q1 and Q2
The output signal of the OS inverter circuit is a MOS capacitor C
3 is supplied to one electrode (node N4). This MO
A P-channel type precharge M is provided between the other electrode (node N5) of the S capacitor C4 and the power supply voltage VDD.
An OSFET Q5 is provided. The triple boosted voltage 3VDD formed at the node N5 is transmitted to the boosted output terminal VPP by a P-channel type output switch MOSFETQ.
11 are provided.

【００１２】発振パルスＯＳＣＴがロウレベルのとき、
インバータ回路ＩＶ１の出力信号がハイレベルに、イン
バータ回路ＩＶ２の出力信号がロウレベルとなり、ＭＯ
ＳキャパシタＣ１には、このときにオン状態にされるプ
リチャージＭＯＳＦＥＴＱ３を通してＶＤＤにプリチャ
ージされる。上記インバータ回路ＩＶ１の出力信号のハ
イレベルにより、Ｎチャンネル型ＭＯＳＦＥＴＱ２がオ
ン状態となってノードＮ４をロウレベルにしている。こ
のとき、Ｎチャンネル型のプリチャージＭＯＳＦＥＴＱ
５がオン状態となって、ＭＯＳキャパシタＣ３には電源
電圧ＶＤＤにプリチャージされる。When the oscillation pulse OSCT is at a low level,
The output signal of the inverter circuit IV1 becomes high level, the output signal of the inverter circuit IV2 becomes low level,
The S capacitor C1 is precharged to VDD through the precharge MOSFET Q3 which is turned on at this time. The high level of the output signal of the inverter circuit IV1 turns on the N-channel MOSFET Q2 and sets the node N4 to low level. At this time, the N-channel type precharge MOSFET Q
5 is turned on, and the MOS capacitor C3 is precharged to the power supply voltage VDD.

【００１３】発振パルスＯＳＣＴがロウレベルからハイ
レベルに変化すると、インバータ回路ＩＶ２の出力信号
（ノードＮ１）は、電源電圧ＶＤＤのようなハイレベル
となり、このときプリチャージＭＯＳＦＥＴＱ３がオフ
状態となり、ノードＮ２の電位は２ＶＤＤのような昇圧
電圧にされる。上記インバータ回路ＩＶ１の出力信号の
ロウレベルにより、Ｐチャンネル型ＭＯＳＦＥＴＱ１が
オン状態となり、ノードＮ２の昇圧電圧２ＶＤＤをノー
ドＮ４に伝える。この結果、ＭＯＳキャパシタＣ３の他
方の電極のノードＮ５の電位は、上記インバータ回路Ｉ
Ｖ２の出力電圧ＶＤＤと、ＭＯＳキャパシタＣ１に保持
された電圧ＶＤＤ及びＭＯＳキャパシタＣ３に保持され
た電圧ＶＤＤとが加算されて電源電圧ＶＤＤの３倍にさ
れた昇圧電圧３ＶＤＤが形成される。When the oscillation pulse OSCT changes from the low level to the high level, the output signal (node N1) of the inverter circuit IV2 becomes a high level such as the power supply voltage VDD. At this time, the precharge MOSFET Q3 is turned off and the node N2 is turned off. The potential is set to a boosted voltage such as 2VDD. The low level of the output signal of the inverter circuit IV1 turns on the P-channel MOSFET Q1 and transmits the boosted voltage 2VDD of the node N2 to the node N4. As a result, the potential of the node N5 of the other electrode of the MOS capacitor C3 becomes equal to the potential of the inverter circuit I5.
The output voltage VDD of V2, the voltage VDD held in the MOS capacitor C1, and the voltage VDD held in the MOS capacitor C3 are added to form a boosted voltage 3VDD that is three times the power supply voltage VDD.

【００１４】上記３倍昇圧時に同期してＰチャンネル型
ＭＯＳＦＥＴＱ１１がオン状態となり、上記昇圧電圧３
ＶＰＰを出力端子ＶＰＰに設けられる寄生容量に伝えら
れる。出力端子ＶＰＰには、図示しないワード線駆動回
路等の負荷回路の寄生容量、つまり、配線容量やワード
線駆動回路が形成されるＰチャンネル型ＭＯＳＦＥＴが
形成されるＮ型ウェル領域等のＰＮ接合容量等からなる
寄生容量が接続されるものであり、上記昇圧電圧ＶＰＰ
を保持している。ダイオード接続のＮチャンネル型ＭＯ
ＳＦＥＴＱ１２は、電源投入時に上記出力端子ＶＰＰに
接続される上記のような寄生容量を電源電圧ＶＤＤによ
りチャージアップさせる。In synchronization with the triple boosting, the P-channel MOSFET Q11 is turned on, and the boosted voltage 3
VPP is transmitted to a parasitic capacitance provided at the output terminal VPP. The output terminal VPP has a parasitic capacitance of a load circuit such as a word line driving circuit (not shown), that is, a wiring capacitance or a PN junction capacitance such as an N-type well region where a P-channel MOSFET in which the word line driving circuit is formed is formed. Is connected, and the boosted voltage VPP
Holding. N-channel type MO with diode connection
The SFET Q12 charges up the above-described parasitic capacitance connected to the output terminal VPP by the power supply voltage VDD when the power is turned on.

【００１５】上記プリチャージＭＯＳＦＥＴＱ３、Ｑ５
及び上記出力スイッチＭＯＳＦＥＴＱ１１のスイッチ制
御のために、発振パルスＯＳＣＢを入力とする昇圧電圧
発生回路が設けられる。つまり、ＭＯＳキャパシタＣ１
とＣ３をプリチャージするプリチャージＭＯＳＦＥＴＱ
３とＱ５のゲート電圧を電源電圧ＶＤＤのようなハイレ
ベルにすると、ノードＮ２とＮ５の電位はＶＤＤ−Ｖth
（ＭＯＳＦＥＴＱ３、Ｑ５のそれぞれのしきい値電圧）
のように低下してしまう。そこで、発振パルスＯＳＣＢ
をインバータ回路ＩＶ７及びＩＶ８を通してＭＯＳキャ
パシタＣ５に供給し、ダイオード形態のＭＯＳＦＥＴＱ
９によりプリチャージされた電圧を加算して、２ＶＤＤ
−Ｖthのような昇圧電圧を形成して上記ＭＯＳＦＥＴＱ
３とＱ５のゲートに供給する。The precharge MOSFETs Q3 and Q5
In addition, a boosted voltage generation circuit having an oscillation pulse OSCB as an input is provided for switch control of the output switch MOSFET Q11. That is, the MOS capacitor C1
And precharge MOSFET Q for precharging C3
When the gate voltages of 3 and Q5 are set to a high level like the power supply voltage VDD, the potentials of the nodes N2 and N5 become VDD-Vth
(Respective threshold voltages of MOSFETs Q3 and Q5)
It will drop like Therefore, the oscillation pulse OSCB
Is supplied to the MOS capacitor C5 through the inverter circuits IV7 and IV8, and the MOSFET Q
9 and the precharged voltage is added, and 2VDD
-Vth to form a boosted voltage
3 and Q5.

【００１６】上記キャパシタＣ１とＣ３に伝えられる上
記発振パルスＯＳＣＴと上記キャパシタＣ５に伝えられ
る上記発振パルスＯＳＣＢとは、互いに逆相の関係にあ
るので、上記ＭＯＳキャパシタＣ１とＣ３をプリチャー
ジするとき、つまり、プリチャージＭＯＳＦＥＴＱ３と
Ｑ５をオン状態にさせるときに、ＭＯＳキャパシタＣ５
により昇圧電圧を形成することができる。Since the oscillation pulse OSCT transmitted to the capacitors C1 and C3 and the oscillation pulse OSCB transmitted to the capacitor C5 have an opposite phase relationship to each other, when precharging the MOS capacitors C1 and C3, That is, when the precharge MOSFETs Q3 and Q5 are turned on, the MOS capacitor C5
As a result, a boosted voltage can be formed.

【００１７】発振パルスＯＳＣＢを受けるインバータ回
路ＩＶ５とＩＶ６及びＭＯＳキャパシタＣ４と、Ｐチャ
ンネル型ＭＯＳＦＥＴＱ６とＮチャンネル型ＭＯＳＦＥ
ＴＱ７からなるＣＭＯＳインバータ回路と、ＭＯＳキャ
パシタＣ６とプリチャージＭＯＳＦＥＴＱ１０は、３倍
の昇圧電圧３ＶＤＤを形成する昇圧回路であり、上記出
力ＭＯＳＦＥＴＱ１１のゲートに供給される制御信号を
形成する。つまり、ノードＮ４をプリチャージすると
き、Ｐチャンネル型ＭＯＳＦＥＴＱ１１のゲート電圧を
昇圧電圧３ＶＤＤにしてＭＯＳＦＥＴＱ１１をオフ状態
にし、出力端子ＶＰＰ側から上記ノードＮ４側に電荷が
抜けてしまうのを防止する。Inverter circuits IV5 and IV6 receiving oscillation pulse OSCB, MOS capacitor C4, P-channel MOSFET Q6 and N-channel MOSFET
The CMOS inverter circuit including the TQ7, the MOS capacitor C6, and the precharge MOSFET Q10 are booster circuits for forming a triple boosted voltage 3VDD, and form a control signal supplied to the gate of the output MOSFET Q11. That is, when precharging the node N4, the gate voltage of the P-channel MOSFET Q11 is set to the boosted voltage 3VDD to turn off the MOSFET Q11, thereby preventing the charge from leaking from the output terminal VPP to the node N4.

【００１８】これらの各回路は、発振パルスＯＳＣＢが
上記発振パルスＯＳＣＴに対して逆相であることを除い
て前記出力すべき３倍の昇圧電圧を形成する回路と同様
な回路から構成される。したがって、上記スイッチ制御
信号を形成する昇圧回路においても、プリチャージＭＯ
ＳＦＥＴＱ８及びＱ１０のスイッチ制御のための昇圧電
圧を必要とするものであり、上記発振パルスＯＳＣＴを
受けるインバータ回路ＩＶ３とＩＶ４、ＭＯＳキャパシ
タＣ２とダイオード形態のプリチャージＭＯＳＦＥＴＱ
４からなる昇圧回路が設けられる。Each of these circuits is constituted by a circuit similar to the circuit for forming the triple boosted voltage to be output, except that the oscillation pulse OSCB has a phase opposite to that of the oscillation pulse OSCT. Therefore, also in the booster circuit for forming the switch control signal, the precharge MO
Inverter circuits IV3 and IV4 receiving the above-mentioned oscillation pulse OSCT, MOS capacitor C2 and diode-type precharge MOSFET Q which require a boosted voltage for switch control of SFETs Q8 and Q10.
4 is provided.

【００１９】上記ＭＯＳキャパシタＣ１ないしＣ６は、
特に制限されないが、Ｎ型ウェル内に形成されたＮチャ
ンネル型ＭＯＳＦＥＴ、つまり、ディプレッション型Ｍ
ＯＳＦＥＴであり、そのゲートと基板（ソース，ドレイ
ン）とのＭＯＳ容量で構成される。そして、これらのゲ
ート絶縁膜は、同図のように薄いゲート絶縁膜とされ
る。The MOS capacitors C1 to C6 are:
Although not particularly limited, an N-channel MOSFET formed in an N-type well, that is, a depletion type M
The OSFET is composed of a MOS capacitor having a gate and a substrate (source, drain). These gate insulating films are thin gate insulating films as shown in FIG.

【００２０】図２には、この発明に係る昇圧回路の動作
を説明するためのタイミング図が示されている。発振パ
ルスＯＳＣＴとＯＳＣＢとは、一方がハイレベルのとき
には他方がロウレベルなるような相補の関係、言い換え
るならば、互いに逆位の関係にある。発振パルスＯＳＣ
Ｔがロウレベルで、ＯＳＣＢがハイレベルのときには、
キャパシタＣ１に関連するノードＮ１はロウレベルに、
ノードＮ２はプリチャージＭＯＳＦＥＴＱ３のオン状態
により電源電圧ＶＤＤにされている。同様に、キャパシ
タＣ３に関連するノードＮ４はロウレベルに、ノードＮ
５はプリチャージＭＯＳＦＥＴＱ５のオン状態により電
源電圧ＶＤＤにされている。したがって、上記のような
プリチャージタイミングでは、キャパシタＣ１とＣ３に
は、上記電源電圧ＶＤＤに対応した電位差しか生じない
し、ＭＯＳＦＥＴＱ１のゲートとソースとは、同電位に
されている。FIG. 2 is a timing chart for explaining the operation of the booster circuit according to the present invention. The oscillation pulses OSCT and OSCB have a complementary relationship such that when one is at a high level, the other is at a low level, in other words, the oscillation pulses are in an inverse relationship. Oscillation pulse OSC
When T is low level and OSCB is high level,
The node N1 associated with the capacitor C1 is at a low level,
The node N2 is set to the power supply voltage VDD by the ON state of the precharge MOSFET Q3. Similarly, the node N4 related to the capacitor C3 is at a low level,
Reference numeral 5 is set to the power supply voltage VDD by turning on the precharge MOSFET Q5. Therefore, at the precharge timing as described above, a potential difference corresponding to the power supply voltage VDD is not generated in the capacitors C1 and C3, and the gate and the source of the MOSFET Q1 are set to the same potential.

【００２１】発振パルスＯＳＣＴがハイレベルに、ＯＳ
ＣＢがロウレベルに変化すると、キャパシタＣ１に関連
するノードＮ１は、インバータ回路ＩＶ２のハイレベル
（ＶＤＤ）の出力信号が供給される。したがって、ノー
ドＮ２の電位は、上記ハイレベルの出力信号にキャパシ
タＣ１に保持された電圧ＶＤＤが加算された２ＶＤＤの
ような昇圧電圧にされる。しかしながら、キャパシタＣ
１の両電極間にの電位差はＶＤＤのままであり、ＭＯＳ
キャパシタのゲート絶縁膜には係る電圧ＶＤＤしか印加
されない。キャパシタＣ３に関連するノードＮ４は、イ
ンバータ回路ＩＶ１の出力信号のロウレベルによりオン
状態にされるＰチャンネル型ＭＯＳＦＥＴＱ１を通して
上記昇圧電圧２ＶＤＤが伝えられる。したがって、ノー
ドＮ５の電位は、上記昇圧電圧２ＶＤＤにキャパシタＣ
３に保持された電圧ＶＤＤが加算された３ＶＤＤのよう
な昇圧電圧にされる。しかしながら、キャパシタＣ１の
両電極間にの電位差はＶＤＤのままであり、ＭＯＳキャ
パシタのゲート絶縁膜には係る電圧ＶＤＤしか印加され
ない。When the oscillation pulse OSCT becomes high level,
When CB changes to low level, a high-level (VDD) output signal of the inverter circuit IV2 is supplied to the node N1 associated with the capacitor C1. Therefore, the potential of the node N2 is set to a boosted voltage such as 2VDD obtained by adding the voltage VDD held in the capacitor C1 to the high-level output signal. However, the capacitor C
1, the potential difference between both electrodes remains at VDD,
Only such a voltage VDD is applied to the gate insulating film of the capacitor. The boosted voltage 2VDD is transmitted to the node N4 related to the capacitor C3 through the P-channel MOSFET Q1 which is turned on by the low level of the output signal of the inverter circuit IV1. Therefore, the potential of the node N5 becomes equal to the boosted voltage 2VDD and the capacitor C
The boosted voltage is 3VDD, to which the voltage VDD held at 3 is added. However, the potential difference between both electrodes of the capacitor C1 remains at VDD, and only the voltage VDD is applied to the gate insulating film of the MOS capacitor.

【００２２】上記昇圧出力タイミングでは、Ｐチャンネ
ル型ＭＯＳＦＥＴＱ１のゲートには、ノードＮ３のロウ
レベルが供給され、ゲートには昇圧電圧２ＶＤＤが印加
される。このときに、オフ状態にされるＮチャンネル型
ＭＯＳＦＥＴＱ２においてもゲートとドレインとの間に
は、やはり上記と同様に２ＶＤＤのような大きな電圧が
印加されている。そして、プリチャージＭＯＳＦＥＴＱ
５においては、上記昇圧タイミングでは、ノードＮ５の
電位が３ＶＤＤであるので、ゲートとの間で約２ＶＤＤ
のような高電圧が印加されている。出力ＭＯＳＦＥＴＱ
１１は、出力タイミングでは、ゲートにＭＯＳＦＥＴＱ
１０を通した電源電圧ＶＤＤが供給されているので、ゲ
ート絶縁膜には最大で約２ＶＤＤの電圧が印加される。At the boost output timing, the low level of the node N3 is supplied to the gate of the P-channel MOSFET Q1, and the boost voltage 2VDD is applied to the gate. At this time, also in the N-channel MOSFET Q2 which is turned off, a large voltage such as 2VDD is applied between the gate and the drain similarly to the above. And the precharge MOSFET Q
5, the potential of the node N5 is 3VDD at the above-described boosting timing, so that about 2VDD
Is applied. Output MOSFET Q
11 is a MOSFET Q at the gate at the output timing.
Since the power supply voltage VDD is supplied through 10, a voltage of about 2 VDD at the maximum is applied to the gate insulating film.

【００２３】上記昇圧電圧ＶＰＰを形成する第１の昇圧
回路を構成するプリチャージＭＯＳＦＥＴや出力ＭＯＳ
ＦＥＴのスイッチ制御信号を形成する第２の昇圧回路に
おいても、同じ回路構成の昇圧回路を用いており、それ
ぞれに印加される電圧も上記と同様である。A precharge MOSFET and an output MOS constituting a first booster circuit for forming the boosted voltage VPP
The second booster circuit for forming the switch control signal of the FET also uses the booster circuit having the same circuit configuration, and the voltage applied to each of them is the same as above.

【００２４】実際の昇圧動作では、上記ノードＮ２，Ｎ
４及びＮ５の電位は、出力ＭＯＳＦＥＴＱ１１のオン状
態による出力容量（寄生容量）とのチャージシェアによ
り低下するものであり、前記のようにワード線の選択レ
ベルに対応して昇圧電圧ＶＰＰを３．８Ｖにする場合に
は、出力端子ＶＰＰの電位の平均値は３．８Ｖ程度であ
るので、上記発振パルスＯＳＣＴがハイレベルの全期間
に、上記電圧差の状態が維持されるというものではな
い。ただし、上記第２の昇圧回路においては、昇圧回路
の負荷がＭＯＳＦＥＴであるので、図２に示したような
電位差が各ＭＯＳＦＥＴやキャパシタのゲート絶縁膜に
印加されるものである。In the actual boosting operation, the nodes N2 and N
The potentials of N4 and N5 decrease due to charge sharing with the output capacitance (parasitic capacitance) due to the ON state of the output MOSFET Q11. As described above, the boosted voltage VPP is increased to 3.8 V in accordance with the word line selection level. In this case, since the average value of the potential of the output terminal VPP is about 3.8 V, the state of the voltage difference is not maintained during the entire period in which the oscillation pulse OSCT is at the high level. However, in the second booster circuit, since the load of the booster circuit is a MOSFET, a potential difference as shown in FIG. 2 is applied to the gate insulating film of each MOSFET and capacitor.

【００２５】このように昇圧電圧発生回路を構成する各
素子において、それぞれに印加される電圧は、ＶＤＤと
２ＶＤＤの２種類に分けられる。それ故、各素子に印加
される電圧に対応し、ＶＤＤしか印加されないＭＯＳＦ
ＥＴ及びＭＯＳキャパシタは、ゲート絶縁膜を薄く形成
し、ＭＯＳＦＥＴにおいてはオン状態での動作電流を大
きくし、ＭＯＳキャパシタにおいては小さな専有面積で
大きな容量値を確保するものである。As described above, in each element constituting the boosted voltage generating circuit, the voltage applied to each element is divided into two types, VDD and 2VDD. Therefore, the MOSF to which only VDD is applied corresponding to the voltage applied to each element.
The ET and MOS capacitors have a thin gate insulating film, increase the operating current in the ON state in a MOSFET, and secure a large capacitance value in a small occupied area in a MOS capacitor.

【００２６】これに対して、上記２ＶＤＤのような大き
な電圧が印加される上記第１の昇圧回路のＭＯＳＦＥＴ
Ｑ１，Ｑ２及びＱ５、Ｑ１１とＱ１２や、第２の昇圧回
路のＭＯＳＦＥＴＱ６、Ｑ７及びＱ１０は、ゲート絶縁
膜が厚く形成されてゲート絶縁破壊を防止するようにさ
れる。これより、昇圧電圧発生回路においては、必要な
素子耐圧を確保しつつ、小さな素子サイズにより所望の
電流供給能力を持つようにすることができる。On the other hand, the MOSFET of the first booster circuit to which a large voltage such as 2VDD is applied.
The gate insulating films of Q1, Q2 and Q5, Q11 and Q12, and the MOSFETs Q6, Q7 and Q10 of the second booster circuit are formed thick so as to prevent gate dielectric breakdown. Thus, the boosted voltage generation circuit can have a desired current supply capability with a small element size while securing a necessary element withstand voltage.

【００２７】図３には、この発明に係る昇圧電圧発生回
路が搭載されたダイナミック型ＲＡＭの一実施例の全体
概略ブロック図が示されている。アドレス端子Ａｉから
時分割的に入力されたアドレス信号は、アドレスバッフ
ァ１０１に取り込まれる。アドレスバッファ１０１は、
Ｘアドレスバッファ（X ADDRESS BUFFER) とＹアドレス
バッファ（Y ADDRESS BUFFER) から構成され、時分割的
にアドレス端子Ａｉから入力されたそれぞれのアドレス
信号を取り込むようにする。FIG. 3 is an overall schematic block diagram of one embodiment of a dynamic RAM on which the boosted voltage generation circuit according to the present invention is mounted. An address signal input from the address terminal Ai in a time-division manner is taken into the address buffer 101. The address buffer 101
It is composed of an X address buffer (X ADDRESS BUFFER) and a Y address buffer (Y ADDRESS BUFFER), and takes in respective address signals input from the address terminals Ai in a time-division manner.

【００２８】上記Ｘアドレスバッファに取り込まれたＸ
アドレス信号は、Ｘラッチ（XLATCH) とプリデコーダ(P
RE-DEC) １０２に伝えられる。上記Ｙアドレスバッファ
に取り込まれたＹアドレス信号は、Ｙラッチ（YLATCH)
とプリデコーダ(PRE-DEC) １０３を介してＹデコーダ(Y
DEC)１０４に供給される。上記Ｙアドレスの一部の信号
は、ワード線選択回路１０５に含まれるマット制御回路
(MAT CONTROL) や、増幅回路（WA/MA)１１４、リードラ
イト制御回路(R/W CONTROL) １１０にも供給される。上
記ワード線選択回路１０５は、上記マット制御回路とＸ
デコーダ(XDEC)から構成される。メモリ部は、メモリマ
ット(MAT) １０６と、センスアンプ(SA)１０７から構成
される。X captured in the X address buffer
The address signal consists of an X latch (XLATCH) and a predecoder (P
RE-DEC) 102. The Y address signal taken into the Y address buffer is a Y latch (YLATCH).
And a Y-decoder (Y) via a pre-decoder (PRE-DEC) 103
DEC) 104. A part of the signal of the Y address is supplied to a mat control circuit included in the word line selection circuit 105.
(MAT CONTROL), an amplifier circuit (WA / MA) 114, and a read / write control circuit (R / W CONTROL) 110. The word line selection circuit 105 is connected to the mat control circuit
It consists of a decoder (XDEC). The memory section includes a memory mat (MAT) 106 and a sense amplifier (SA) 107.

【００２９】上記メモリマット１０６は、ワード線とビ
ット線の交点にアドレス選択ＭＯＳＦＥＴと記憶キャパ
シタからなるダイナミック型メモリセルがマトリックス
配置されてなるものであり、例えば６４Ｍビットや２５
６Ｍビットのような大記憶容量を持つものでは、メモリ
部には多数のサブアレイに分けられる。ワード線選択回
路１０５に含まれるＸデコーダにより、多数のメモリマ
ットの中からアドレス信号により指定されたメモリマッ
トのワード線が選択され、Ｙデコーダ１０４によりアド
レス信号により上記指定されたメモリマットの中のビッ
ト線が選択される。The memory mat 106 has a dynamic memory cell composed of an address selection MOSFET and a storage capacitor arranged in a matrix at the intersection of a word line and a bit line.
In a memory having a large storage capacity such as 6 Mbits, the memory section is divided into a number of sub-arrays. The word line of the memory mat specified by the address signal is selected from among a large number of memory mats by the X decoder included in the word line selection circuit 105, and the Y decoder 104 selects the word line of the memory mat specified by the address signal. The bit line is selected.

【００３０】読み出し動作のときには、リードライト制
御回路１１０により増幅回路１１４のメインアンプＭＡ
が動作して、上記メモリ部からの読み出し信号を増幅し
て、データ出力回路(DOUT BUFFER) １１１を通してデー
タ端子ＤＱから出力させる。書き込み動作のときには、
リードライト制御回路１１０により増幅回路１１４のラ
イトアンプＷＡが動作して、データ端子ＤＱから入力さ
れた書き込み信号がデータ入力回路(DIN BUFFER)と上記
ライトアンプＷＡを通して上記メモリ部の選択されたメ
モリセルに書き込まれる。クロックバッファ(CLOCK BU
F) １０８は、ロウアドレスストローブ信号／ＲＡＳ、
カラムアドレスストローブ信号／ＣＡＳ、ライトイネー
ブル信号／ＷＥ及び出力イネーブル信号／ＯＥを受け
て、クロックコントロール回路（CLOCK CONTROL)１０９
に伝えて内部動作に必要な各種制御信号を形成する。During a read operation, the main amplifier MA of the amplifier circuit 114 is controlled by the read / write control circuit 110.
Operates to amplify the read signal from the memory unit and output it from the data terminal DQ through the data output circuit (DOUT BUFFER) 111. During a write operation,
The write amplifier WA of the amplifier circuit 114 is operated by the read / write control circuit 110, and the write signal input from the data terminal DQ is transmitted to the selected memory cell of the memory unit through the data input circuit (DIN BUFFER) and the write amplifier WA. Is written to. Clock buffer (CLOCK BU
F) 108 is a row address strobe signal / RAS,
Upon receiving a column address strobe signal / CAS, a write enable signal / WE and an output enable signal / OE, a clock control circuit (CLOCK CONTROL) 109
To form various control signals necessary for the internal operation.

【００３１】この実施例では、メモリ回路の動作電圧を
形成する内部電圧発生回路１１３が設けられる。この内
部電圧発生回路１１３には、昇圧回路ＶＰＰ−ＧＥＮ、
降圧回路ＶＤＬ−ＧＥＮ、ＶＰＥＲＩ−ＧＥＮ及び負電
圧発生回路ＶＢＢ−ＧＥＮが含まれる。上記降圧回路Ｖ
ＤＬ−ＧＥＮは、低消費電力や微細化されたＭＯＳＦＥ
Ｔのゲート耐圧保護のため等に、電源電圧ＶＤＤを降圧
した内部電圧ＶＤＬを形成する。この内部電圧ＶＤＬ
は、特に制限されないが、センスアンプ７の動作電圧と
して用いられる。降圧回路ＶＰＥＲＩ−ＧＥＮは、同様
に低消費電力や微細化されたＭＯＳＦＥＴのゲート耐圧
保護のため等に、電源電圧ＶＤＤを降圧した内部電圧Ｖ
ＰＥＲＩを形成する。この内部電圧ＶＰＥＲＩは、上記
外部端子との間での信号を授受する回路以外の周辺回路
の動作電圧に用いられる。In this embodiment, an internal voltage generating circuit 113 for generating an operating voltage of the memory circuit is provided. The internal voltage generating circuit 113 includes a booster circuit VPP-GEN,
A step-down circuit VDL-GEN, VPERI-GEN and a negative voltage generation circuit VBB-GEN are included. The step-down circuit V
DL-GEN uses low power consumption and miniaturized MOSFE
An internal voltage VDL obtained by stepping down the power supply voltage VDD is formed, for example, to protect the gate withstand voltage of T. This internal voltage VDL
Is used as an operating voltage of the sense amplifier 7, although there is no particular limitation. The step-down circuit VPERI-GEN also has an internal voltage V which is reduced from the power supply voltage VDD for low power consumption and protection of the gate breakdown voltage of the miniaturized MOSFET.
Form PERI. This internal voltage VPERI is used as the operating voltage of peripheral circuits other than the circuit that transmits and receives signals to and from the external terminal.

【００３２】メモリセルが接続されたワード線は、上記
ビット線のハイレベルに対応した内部降圧電圧ＶＤＬに
対して、アドレス選択ＭＯＳＦＥＴのしきい値電圧以上
に高くする必要がある。このような高電圧を形成するた
めに、チャージポンプ回路を利用した昇圧回路ＶＰＰ−
ＧＥＮが設けられる。上記昇圧回路ＶＰＰ−ＧＥＮは、
上記電源電圧ＶＤＤで動作する発振回路等で形成された
パルス信号を用いて、約３．８Ｖのような昇圧電圧を形
成する。The word line to which the memory cell is connected needs to be higher than the internal step-down voltage VDL corresponding to the high level of the bit line by the threshold voltage of the address selection MOSFET or more. In order to form such a high voltage, a booster circuit VPP- using a charge pump circuit is used.
A GEN is provided. The booster circuit VPP-GEN includes:
A boosted voltage of about 3.8 V is formed using a pulse signal generated by an oscillation circuit or the like that operates at the power supply voltage VDD.

【００３３】上記昇圧回路ＶＰＰ−ＧＥＮは、前記図１
に示したような昇圧電圧発生回路と、形成された昇圧電
圧ＶＰＰをモニタして所望の電圧３．８Ｖに到達すると
発振パルスを停止し、ワード線の選択動作等により昇圧
電圧ＶＰＰが３．８Ｖ以下の電位に低下すると、発振パ
ルスを供給して上記昇圧動作を行わせるという制御回路
から構成される。The booster circuit VPP-GEN corresponds to FIG.
The boosting voltage generation circuit as shown in FIG. 5 monitors the formed boosting voltage VPP, stops the oscillation pulse when the desired voltage reaches 3.8 V, and raises the boosting voltage VPP to 3.8 V by a word line selecting operation or the like. The control circuit is configured to supply an oscillating pulse to perform the above-mentioned boosting operation when the potential drops to the following potential.

【００３４】上記メモリセルが形成される半導体領域又
は基板には、−１．０Ｖのような負電圧ＶＢＢが供給さ
れる。上記メモリセルを構成するアドレス選択ＭＯＳＦ
ＥＴは、センスアンプやアドレス選択回路等の周辺回路
のＭＯＳＦＥＴに比べてゲート絶縁膜が厚く形成される
こと及び上記のような負電圧ＶＢＢの供給によってしき
い値電圧が約１．６Ｖ程度に大きくされて、オフ状態の
ときのリーク電流を低減して記憶キャパシタの情報保持
時間を長くできるものである。A negative voltage VBB such as -1.0 V is supplied to a semiconductor region or a substrate on which the memory cell is formed. Address selection MOSF constituting the memory cell
The threshold voltage of the ET is as large as about 1.6 V because the gate insulating film is formed thicker than MOSFETs of peripheral circuits such as a sense amplifier and an address selection circuit and the above-described supply of the negative voltage VBB. Thus, the leakage current in the off state can be reduced to extend the information retention time of the storage capacitor.

【００３５】図５には、この発明に係るダイナミック型
ＲＡＭのセンスアンプ部を中心にして、アドレス入力か
らデータ出力までの簡略化された一実施例の回路図が示
されている。同図においては、２つのサブアレイ１５に
上下から挟まれるようにされたセンスアンプ１６と前記
交差エリア１８に設けられる回路が例示的に示され、他
はブロック図として示されている。同図において、ＭＯ
ＳＦＥＴに付された回路記号は、前記図１のものと一部
重複しているが、それぞれは別個の回路機能を持つもの
であると理解されたい。FIG. 5 is a circuit diagram of a simplified embodiment from address input to data output centering on the sense amplifier section of the dynamic RAM according to the present invention. In the figure, a sense amplifier 16 sandwiched between two sub-arrays 15 from above and below and a circuit provided in the intersection area 18 are exemplarily shown, and others are shown as block diagrams. In FIG.
Although the circuit symbols assigned to the SFETs partially overlap those in FIG. 1, it should be understood that each has a separate circuit function.

【００３６】ダイナミック型メモリセルは、上記１つの
サブアレイ１５に設けられたサブワード線ＳＷＬと、相
補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬと
の間に設けられた１つが代表として例示的に示されてい
る。ダイナミック型メモリセルは、アドレス選択ＭＯＳ
ＦＥＴＱｍと記憶キャパシタＣｓから構成される。アド
レス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線Ｓ
ＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビ
ット線ＢＬに接続され、ソースに記憶キャパシタＣｓが
接続される。記憶キャパシタＣｓの他方の電極は共通化
されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳ
ＦＥＴＱｍの基板（チャンネル）には負のバックバイア
ス電圧ＶＢＢが印加される。特に制限されないが、上記
バックバイアス電圧ＶＢＢは、−１Ｖのような電圧に設
定される。上記サブワード線ＳＷＬの選択レベルは、上
記ビット線のハイレベルに対して上記アドレス選択ＭＯ
ＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧Ｖ
ＰＰとされる。The dynamic memory cell is typically exemplified by one provided between the sub-word line SWL provided in the one sub-array 15 and one of the complementary bit lines BL and BLB. Is shown in The dynamic memory cell has an address selection MOS
It comprises an FET Qm and a storage capacitor Cs. The gate of the address selection MOSFET Qm is connected to the sub word line S
The drain of the MOSFET Qm is connected to the bit line BL, and the source is connected to the storage capacitor Cs. The other electrode of the storage capacitor Cs is shared and supplied with the plate voltage VPLT. MOS above
A negative back bias voltage VBB is applied to the substrate (channel) of the FET Qm. Although not particularly limited, the back bias voltage VBB is set to a voltage such as -1V. The selection level of the sub-word line SWL is higher than the address selection MO with respect to the high level of the bit line.
High voltage V increased by the threshold voltage of SFET Qm
PP.

【００３７】センスアンプを内部降圧電圧ＶＤＬで動作
させるようにした場合、センスアンプにより増幅されて
ビット線に与えられるハイレベルは、上記内部電圧ＶＤ
Ｌレベルにされる。したがって、上記ワード線の選択レ
ベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされ
る。センスアンプの左側に設けられたサブアレイの一対
の相補ビット線ＢＬとＢＬＢは、同図に示すように平行
に配置される。かかる相補ビット線ＢＬとＢＬＢは、シ
ェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンス
アンプの単位回路の入出力ノードと接続される。When the sense amplifier is operated at the internal step-down voltage VDL, the high level amplified by the sense amplifier and given to the bit line is equal to the internal voltage VD
The level is set to L level. Therefore, the high voltage VPP corresponding to the word line selection level is set to VDL + Vth + α. A pair of complementary bit lines BL and BLB of the sub-array provided on the left side of the sense amplifier are arranged in parallel as shown in FIG. These complementary bit lines BL and BLB are connected to input / output nodes of a unit circuit of the sense amplifier by shared switch MOSFETs Q1 and Q2.

【００３８】センスアンプの単位回路は、ゲートとドレ
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣ
ＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳ
ＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接
続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソ
ースは、共通ソース線ＣＳＰに接続される。上記共通ソ
ース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭ
ＯＳＦＥＴが接続される。特に制限されないが、Ｎチャ
ンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続
された共通ソース線ＣＳＮには、上記クロスエリア１８
に設けられたＮチャンネル型のパワースイッチＭＯＳＦ
ＥＴＱ１４により接地電位に対応した動作電圧が与えら
れる。The unit circuit of the sense amplifier is composed of N-channel type amplifying MOSFETs Q5 and Q6, whose gates and drains are cross-connected to form a latch, and P-channel type amplifying MOSFETs Q7 and Q8.
It is composed of a MOS latch circuit. N-channel type MOS
The sources of the FETs Q5 and Q6 are connected to a common source line CSN. The sources of the P-channel MOSFETs Q7 and Q8 are connected to a common source line CSP. The common source lines CSN and CSP each have a power switch M
OSFET is connected. Although not particularly limited, the cross area 18 is connected to the common source line CSN to which the sources of the N-channel type amplification MOSFETs Q5 and Q6 are connected.
N-channel type power switch MOSF provided in
An operation voltage corresponding to the ground potential is applied by ETQ14.

【００３９】特に制限されないが、上記Ｐチャンネル型
の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共
通ソース線ＣＳＰには、上記クロスエリア１８に設けら
れたオーバードライブ用のＮチャンネル型のパワーＭＯ
ＳＦＥＴＱ１６と、上記内部電圧ＶＤＬを供給するＮチ
ャンネル型のパワーＭＯＳＦＥＴＱ１５が設けられる。
上記オーバードライブ用の電圧には、特に制限されない
が、外部端子から供給される電源電圧ＶＤＤが用いられ
る。あるいは、センスアンプ動作速度の電源電圧ＶＤＤ
依存性を軽減するために、ゲートにＶＰＰが印加され、
ドレインに電源電圧ＶＤＤが供給されたＮチャンネル型
ＭＯＳＦＥＴのソースから上記電圧を得るものとしてわ
ずかに降圧してもよい。Although not particularly limited, the common source line CSP to which the sources of the P-channel amplification MOSFETs Q7 and Q8 are connected is connected to the N-channel power MO for overdrive provided in the cross area 18.
An SFET Q16 and an N-channel power MOSFET Q15 for supplying the internal voltage VDL are provided.
The power supply voltage VDD supplied from an external terminal is used for the overdrive voltage, although there is no particular limitation. Alternatively, the power supply voltage VDD of the sense amplifier operating speed
VPP is applied to the gate to reduce the dependency,
The voltage may be slightly reduced as the voltage is obtained from the source of the N-channel MOSFET whose power supply voltage VDD is supplied to the drain.

【００４０】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１６のゲートに供給されるセンスアンプオーバードラ
イブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１５のゲートに供給される活性化信号ＳＡＰ
２と同相の信号とされ、ＳＡＰ１とＳＡＰ２は時系列的
にハイレベルにされる。特に制限されないが、ＳＡＰ１
とＳＡＰ２のハイレベルは昇圧電圧ＶＰＰレベルの信号
とされる。つまり、昇圧電圧ＶＰＰは、約３．８Ｖであ
るので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５、１６
を十分にオン状態にさせることができる。ＭＯＳＦＥＴ
Ｑ１６がオフ状態（信号ＳＡＰ１がロウレベル）の後に
はＭＯＳＦＥＴＱ１５のオン状態（信号ＳＡＰ２がハイ
レベル）によりソース側から内部電圧ＶＤＬに対応した
電圧を出力させることができる。The N-channel type power MOSFET
The sense amplifier overdrive activation signal SAP1 supplied to the gate of Q16 is the N-channel type MO.
Activation signal SAP supplied to the gate of SFET Q15
2, and SAP1 and SAP2 are set to a high level in time series. Although not particularly limited, SAP1
And the high level of SAP2 is a signal of the boosted voltage VPP level. That is, the boosted voltage VPP is about 3.8 V, so that the N-channel MOSFETs Q15, Q16
Can be sufficiently turned on. MOSFET
After Q16 is off (signal SAP1 is low), a voltage corresponding to internal voltage VDL can be output from the source side by turning on MOSFET Q15 (signal SAP2 is high).

【００４１】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０
からなるプリチャージ（イコライズ）回路が設けられ
る。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共
通にプリチャージ信号ＰＣＢが供給される。サブワード
ドライバ１７とセンスアンプ１６に挟まれたクロスエリ
ア１８には、ＩＯスイッチ回路ＩＯＳＷ（ローカルＩＯ
とメインＩＯを接続するスイッチＭＯＳＦＥＴＱ１９，
Ｑ２０）が置かれる。An equalizing MOSF for short-circuiting a complementary bit line is connected to an input / output node of the unit circuit of the sense amplifier.
ETQ11 and switch MOSFETs Q9 and Q10 for supplying half precharge voltage VBLR to complementary bit lines
A precharge (equalize) circuit is provided. The gates of these MOSFETs Q9 to Q11 are commonly supplied with a precharge signal PCB. A cross area 18 sandwiched between the sub-word driver 17 and the sense amplifier 16 has an IO switch circuit IOSW (local IO).
Switch MOSFET Q19 connecting the
Q20) is placed.

【００４２】このクロスエリア１８には、図示した回路
以外にも、必要に応じて、センスアンプのコモンソース
線ＣＳＰとＣＳＮのハーフプリチャージ回路、ローカル
入出力線ＬＩＯのハーフプリチャージ回路、メイン入出
力線のＶＤＬプリチャージ回路、シェアード選択信号線
ＳＨＲとＳＨＬの分散ドライバ回路等も設けられる。In the cross area 18, in addition to the circuits shown, if necessary, a half precharge circuit for the common source lines CSP and CSN of the sense amplifier, a half precharge circuit for the local I / O line LIO, a main input line A VDL precharge circuit for the output line, a distributed driver circuit for the shared selection signal lines SHR and SHL, and the like are also provided.

【００４３】センスアンプの単位回路は、シェアードス
イッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブア
レイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続され
る。例えば、上側のサブアレイのサブワード線ＳＷＬが
選択されたときには、センスアンプの上側シェアードス
イッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェ
アードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態に
される。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラ
ム（Ｙ）スイッチ回路を構成するものであり、上記選択
信号ＹＳが選択レベル（ハイレベル）にされるとオン状
態となり、上記センスアンプの単位回路の入出力ノード
とローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，
ＬＩＯ２Ｂ等とを接続させる。The unit circuit of the sense amplifier is connected to the similar complementary bit lines BL and BLB of the lower sub-array 15 via shared switch MOSFETs Q3 and Q4. For example, when the sub-word line SWL of the upper sub-array is selected, the upper shared switch MOSFETs Q1 and Q2 of the sense amplifier are turned on, and the lower shared switch MOSFETs Q3 and Q4 are turned off. The switch MOSFETs Q12 and Q13 constitute a column (Y) switch circuit, and are turned on when the selection signal YS is set to a selection level (high level). I / O lines LIO1 and LIO1B, LIO2
LIO2B etc. are connected.

【００４４】これにより、センスアンプの入出力ノード
は、上記上側の相補ビット線ＢＬ，ＢＬＢに接続され
て、選択されたサブワード線ＳＷＬに接続されたメモリ
セルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ
１２とＱ１３）を通してローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同
図では横方向に延長される。上記ローカル入出力線ＬＩ
Ｏ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮ
チャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯ
スイッチ回路を介してメインアンプ６１の入力端子が接
続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続され
る。上記ＩＯスイッチ回路は、Ｘ系のアドレス信号を解
読して形成された選択信号よりスイッチ制御され、動作
速度の高速化のために後述するようにその選択レベル
は、特に制限されないが、昇圧電圧ＶＰＰのような高い
電圧が用いられる。なお、後述するように上記Ｎチャン
ネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャ
ンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッ
チ構成としてもよい。As a result, the input / output node of the sense amplifier is connected to the upper complementary bit lines BL and BLB to amplify the minute signal of the memory cell connected to the selected sub-word line SWL. Circuit (Q
12 and Q13) through the local input / output lines LIO1, L
Communicate to IO1B. The local input / output lines LIO1, L
IO1B extends along the sense amplifier row, that is, in the horizontal direction in FIG. The local input / output line LI
O1 and LIO1B are the N provided in the cross area 18.
IO consisting of channel type MOSFETs Q19 and Q20
The input terminals of the main amplifier 61 are connected to main input / output lines MIO and MIOB via a switch circuit. The IO switch circuit is switch-controlled by a selection signal formed by decoding an X-system address signal, and its selection level is not particularly limited as described later in order to increase the operating speed. Is used. As will be described later, a CMOS switch configuration in which P-channel MOSFETs are connected in parallel to the N-channel MOSFETs Q19 and Q20, respectively, may be used.

【００４５】上記のようにカラム選択信号ＹＳにより、
２対の相補ビット線を選択する構成では、図２の実施例
で２本の点線で示されたローカル入出力線ＬＩＯとメイ
ン入出力線ＭＩＯは、上記二対の入出力線に対応するも
のである。シンクロナスＤＲＡＭのバーストモードで
は、上記カラム選択信号ＹＳがカウンタ動作により切り
換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂ
及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつの相
補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられ
る。As described above, according to the column selection signal YS,
In the configuration for selecting two pairs of complementary bit lines, the local input / output line LIO and the main input / output line MIO indicated by two dotted lines in the embodiment of FIG. 2 correspond to the two pairs of input / output lines. It is. In the burst mode of the synchronous DRAM, the column selection signal YS is switched by a counter operation, and the local input / output lines LIO1, LIO1B
And the connection between LIO2, LIO2B and two pairs of complementary bit lines BL, BLB of the sub-array is sequentially switched.

【００４６】アドレス信号Ａｉは、アドレスバッファ５
１に供給される。このアドレスバッファは、時分割的に
動作してＸアドレス信号とＹアドレス信号を取り込む。
Ｘアドレス信号は、プリデコーダ５２に供給され、メイ
ンローデコーダ１１とメインワードドライバ１２を介し
てメインワード線ＭＷＬの選択信号が形成される。上記
アドレスバッファ５１は、外部端子から供給されるアド
レス信号Ａｉを受けるものであるので、外部端子から供
給される電源電圧ＶＤＤにより動作させられ、上記プリ
デコーダ５２は、降圧電圧ＶＰＥＲＩにより動作させら
れ、上記メインワードドライバ１２は、昇圧電圧ＶＰＰ
により動作させられる。プリデコーダ５２の選択信号に
対応してメインワード線ＭＷＬの選択信号を形成する。
カラムデコーダ（ドライバ）５３は、上記アドレスバフ
ッァ５１の時分割的な動作によって供給されるＹアドレ
ス信号を受けて、このカラムデコーダ５３は、降圧電圧
ＶＰＥＲＩにより動作し、それに対応したカラムスイッ
チ選択信号ＹＳを形成する。The address signal Ai is supplied to the address buffer 5
1 is supplied. The address buffer operates in a time-division manner to receive the X address signal and the Y address signal.
The X address signal is supplied to the predecoder 52, and a selection signal for the main word line MWL is formed via the main row decoder 11 and the main word driver 12. Since the address buffer 51 receives the address signal Ai supplied from the external terminal, it is operated by the power supply voltage VDD supplied from the external terminal, and the predecoder 52 is operated by the step-down voltage VPERI. The main word driver 12 has a boosted voltage VPP
Is operated. A selection signal for the main word line MWL is formed corresponding to the selection signal of the predecoder 52.
The column decoder (driver) 53 receives the Y address signal supplied by the time-division operation of the address buffer 51, and operates with the step-down voltage VPERI. YS is formed.

【００４７】上記メインアンプ６１は、降圧電圧ＶＰＥ
ＲＩにより動作させられ、外部端子から供給される電源
電圧ＶＤＤで動作させられる出力バッファ６２を通して
外部端子Ｄout から出力される。外部端子Ｄinから入力
される書き込み信号は、入力バッファ６３を通して取り
込まれ、同図においてメインアンプ６１に含まれる後述
するようなライトアンプを通して上記メイン入出力線Ｍ
ＩＯとＭＩＯＢに書き込み信号を供給する。上記出力バ
ッファの入力部には、レベルシフト回路とその出力信号
を上記クロック信号に対応したタイミング信号に同期さ
せて出力させるための論理部が設けられる。The main amplifier 61 has a step-down voltage VPE
The signal is output from the external terminal Dout through the output buffer 62 operated by the RI and operated by the power supply voltage VDD supplied from the external terminal. The write signal input from the external terminal Din is taken in through the input buffer 63, and is passed through a write amplifier included in the main amplifier 61 in FIG.
A write signal is supplied to IO and MIOB. The input section of the output buffer is provided with a level shift circuit and a logic section for outputting the output signal in synchronization with a timing signal corresponding to the clock signal.

【００４８】特に制限されないが、上記外部端子から供
給される電源電圧ＶＤＤは、第１の形態では３．３Ｖに
され、内部回路に供給される降圧電圧ＶＰＥＲＩは２．
５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは
２．２Ｖとされる。そして、ワード線の選択信号（昇圧
電圧）は、３．８Ｖにされる。ビット線のプリチャージ
電圧ＶＢＬＲは、ＶＤＬ／２に対応した1 ．１Ｖにさ
れ、プレート電圧ＶＰＬＴも１．１Ｖにされる。そし
て、基板電圧ＶＢＢは−１．０Ｖにされる。上記外部端
子から供給される電源電圧ＶＤＤは、第２の形態では
２．５Ｖ低電圧にされる。電源電圧ＶＤＤが周辺回路の
動作電圧ＶＰＥＲＩとしてそのまま用いられる。この構
成では、２．５Ｖのような電源電圧ＶＤＤで上記３．８
Ｖのような書圧電圧を形成するものであるので、本願に
係る昇圧電圧発生回路が有効に機能するものとなる。Although not particularly limited, the power supply voltage VDD supplied from the external terminal is 3.3 V in the first embodiment, and the step-down voltage VPERI supplied to the internal circuit is 2.
5V, and the operating voltage VDL of the sense amplifier is 2.2V. Then, the word line selection signal (boosted voltage) is set to 3.8V. The precharge voltage VBLR of the bit line corresponds to VDL / 2. 1 V, and the plate voltage VPLT is also set to 1.1 V. Then, the substrate voltage VBB is set to -1.0V. The power supply voltage VDD supplied from the external terminal is set to a low voltage of 2.5 V in the second embodiment. The power supply voltage VDD is used as it is as the operating voltage VPERI of the peripheral circuit. In this configuration, when the power supply voltage VDD such as 2.5 V is used, the above 3.8
Since the writing voltage such as V is formed, the boosted voltage generation circuit according to the present invention effectively functions.

【００４９】上記外部端子から供給される電源電圧ＶＤ
Ｄを、上記同様に３．３Ｖにし、内部回路に供給される
降圧電圧ＶＰＥＲＩは２．５Ｖに設定し、上記センスア
ンプの動作電圧ＶＤＬを１．８Ｖにして、ワード線の選
択信号（昇圧電圧）を、３．６Ｖにしてもよい。このと
き、ビット線のプリチャージ電圧ＶＢＬＲは、ＶＤＬ／
２に対応した０．９Ｖにされ、プレート電圧ＶＰＬＴも
０．９Ｖにされる。そして、基板電圧ＶＢＢは−１．０
Ｖにされる。上記外部端子から供給される電源電圧ＶＤ
Ｄは、第２の形態では２．５Ｖのような低電圧にし、内
部降圧電圧ＶＰＥＲＩを２Ｖまで低下させてもよい。Power supply voltage VD supplied from the external terminal
D is set to 3.3 V in the same manner as described above, the step-down voltage VPERI supplied to the internal circuit is set to 2.5 V, the operating voltage VDL of the sense amplifier is set to 1.8 V, and a word line selection signal (step-up voltage) is set. ) May be 3.6V. At this time, the precharge voltage VBLR of the bit line is VDL /
2, and the plate voltage VPLT is also set to 0.9V. And the substrate voltage VBB is -1.0
V. Power supply voltage VD supplied from the external terminal
D may be a low voltage such as 2.5 V in the second embodiment, and the internal step-down voltage VPERI may be reduced to 2 V.

【００５０】上記アドレス選択ＭＯＳＦＥＴＱｍは、ゲ
ート絶縁膜が相対的に厚く形成されて前記のような基板
電圧ＶＢＢの印加によってしきい値電圧が大きくされ
る。これに対して、センスアンプやアドレスデコーダ回
路等のＭＯＳＦＥＴは、しきい値電圧を小さくして大き
な電流が流れるようにするためにゲート絶縁膜が薄く形
成される。したがって、図１の昇圧電圧発生回路におい
て、ゲート絶縁膜が厚くされたＭＯＳＦＥＴＱ１、Ｑ２
等は、アドレスＭＯＳＦＥＴＱｍと同じ製造プロセスに
より形成され、ゲート絶縁膜が薄く形成されるＭＯＳＦ
ＥＴＱ３等は、センスアンプを構成するＭＯＳＦＥＴと
同じ製造プロセスにより形成される。In the address selection MOSFET Qm, the gate insulating film is formed relatively thick, and the threshold voltage is increased by the application of the substrate voltage VBB as described above. On the other hand, in a MOSFET such as a sense amplifier or an address decoder circuit, a thin gate insulating film is formed in order to reduce a threshold voltage and allow a large current to flow. Therefore, in the boosted voltage generation circuit of FIG. 1, MOSFETs Q1 and Q2 having thick gate insulating films
Are formed by the same manufacturing process as the address MOSFET Qm, and the gate insulating film is formed to be thin.
The ETQ3 and the like are formed by the same manufacturing process as the MOSFET constituting the sense amplifier.

【００５１】前記のようなサブワード線をサブワード線
駆動回路で駆動し、その実質的な動作電圧を昇圧電圧Ｖ
ＰＰとしてサブワード線の選択レベルを昇圧電圧ＶＰＰ
に対応した高レベルとしたり、シェアードスイッチＭＯ
ＳＦＥＴのスイッチ制御にも上記昇圧電圧を用いるこ
と、及びセンスアンプＳＡのオーバードライブ駆動の制
御のためにＶＰＰを用いる等の構成では、昇圧電圧ＶＰ
Ｐの負荷電流が比較的大きくなりポンピング回路では比
較的大きな電流供給能力を持つことが必要とされるが、
本願発明に係るポンピング回路では小さな素子サイズに
よりそれに十分応えることができる。The above-described sub-word line is driven by the sub-word line driving circuit, and its substantial operating voltage is
The selection level of the sub-word line is set as PP and the boosted voltage VPP
Or a shared switch MO
In a configuration where the boosted voltage is used also for the switch control of the SFET and VPP is used for controlling the overdrive of the sense amplifier SA, the boosted voltage VP
The load current of P becomes relatively large, and the pumping circuit needs to have a relatively large current supply capability.
The pumping circuit according to the present invention can sufficiently cope with the small element size.

【００５２】昇圧電圧ＶＰＰを深い深さとされたウェル
領域ＤＷＥＬＬに供給し、かかるＤＷＥＬＬ内にＮチャ
ンネル型ＭＯＳＦＥＴを形成するＰ型ウェル領域を形成
するという三重ウェル構成において、かかるＤＷＥＬＬ
とＰ型基板との間に比較的大きな寄生容量が存在する。
それ故、ポンピング回路の出力側に設けられ、上記昇圧
電圧ＶＰＰを保持するキャパシタとして、上記ＤＷＥＬ
Ｌの寄生容量を活用することができ、ＶＰＰの安定化と
ポンピング回路の専有面積を小さく形成することができ
る。In a triple well configuration in which the boosted voltage VPP is supplied to a well region DWELL having a deep depth and a P-type well region for forming an N-channel MOSFET is formed in the DWELL.
And a P-type substrate have a relatively large parasitic capacitance.
Therefore, as the capacitor provided on the output side of the pumping circuit and holding the boosted voltage VPP, the DWEL
It is possible to utilize the parasitic capacitance of L, stabilize VPP, and reduce the area occupied by the pumping circuit.

【００５３】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） ３倍昇圧のポンピング回路において、各回路素
子のうちゲート絶縁膜に電源電圧しかかからないＭＯＳ
ＦＥＴ及びキャパシタは、それに必要な耐圧を持つ薄い
ゲート絶縁膜とし、ゲート絶縁膜に２倍の電源電圧がか
かるものはそれに必要な耐圧を持つ厚いゲート絶縁膜と
することにより、必要な素子耐圧を確保しつつ、小さな
素子サイズにより所望の電流供給能力を持つようにする
ことができるという効果が得られる。The operation and effect obtained from the above embodiment are as follows. That is, (1) In a three-fold boosting pumping circuit, a MOS in which only a power supply voltage is applied to a gate insulating film in each circuit element
FETs and capacitors are thin gate insulating films with the required withstand voltage, and those that require twice the power supply voltage on the gate insulating film are thick gate insulating films with the required withstand voltage to achieve the required element withstand voltage. An effect is obtained that a desired current supply capability can be obtained with a small element size while securing.

【００５４】（２） 上記昇圧電圧発生回路として、周
期的な第１のパルス信号を受け、電源電圧で動作するよ
うにされた第１の駆動回路と、上記第１の駆動回路の出
力端子に一端が接続された第１のＭＯＳキャパシタと、
上記第１のＭＯＳキャパシタの他端と電源電圧との間に
設けられ、上記第１の駆動回路の出力信号がロウレベル
の期間に上記電源電圧から上記第１のキャパシタの他端
に向けて電流を流すようにされた第１のスイッチＭＯＳ
ＦＥＴと、上記周期的な第１のパルス信号の反転信号を
受け、上記第１のＭＯＳキャパシタの他端の電圧を動作
電圧とする第１のＣＭＯＳインバータ回路と、上記第１
のＣＭＯＳインバータ回路の出力端子に一端が接続され
た第２のＭＯＳキャパシタと、上記第２のＭＯＳキャパ
シタの他端と上記電源電圧との間に設けられ、上記第１
のＣＭＯＳインバータ回路の出力信号がロウレベルの期
間にオン状態にされて上記電源電圧により上記第２のＭ
ＯＳキャパシタをチャージアップさせる第２のスイッチ
ＭＯＳＦＥＴで昇圧電圧を生成し、上記第１と第２のス
イッチＭＯＳＦＥＴの制御信号を上記周期的なパルス信
号とは逆相にされた第２のパルス信号と上記同様な昇圧
回路で形成し、上記第１と第２のＣＭＯＳインバータ回
路を構成するＭＯＳＦＥＴと、上記第２と第４の及び第
５のスイッチＭＯＳＦＥＴは、電源電圧の２倍の電圧に
対応した耐圧を持つ厚いゲート絶縁膜とし、上記第１な
いし第４のキャパシタを含む上記各回路を構成するＭＯ
ＳＦＥＴを電源電圧に対応した耐圧を持つ薄いゲート絶
縁膜とすることにより、必要な素子耐圧を確保しつつ、
小さな素子サイズにより所望の電流供給能力を持つよう
にすることができるという効果が得られる。(2) As the boosted voltage generating circuit, a first driving circuit which receives a periodic first pulse signal and is operated by a power supply voltage, and an output terminal of the first driving circuit. A first MOS capacitor having one end connected thereto;
A current is provided between the other end of the first MOS capacitor and the power supply voltage, and a current is supplied from the power supply voltage to the other end of the first capacitor during a period when the output signal of the first drive circuit is at a low level. First switch MOS adapted to flow
An FET, a first CMOS inverter circuit that receives an inverted signal of the periodic first pulse signal, and uses the voltage at the other end of the first MOS capacitor as an operating voltage;
A second MOS capacitor having one end connected to the output terminal of the CMOS inverter circuit; and a second MOS capacitor provided between the other end of the second MOS capacitor and the power supply voltage.
Is turned on during the period when the output signal of the CMOS inverter circuit is at the low level, and the second M
A boosted voltage is generated by a second switch MOSFET that charges up the OS capacitor, and a control signal of the first and second switch MOSFETs is inverted with a second pulse signal having a phase opposite to that of the periodic pulse signal. The MOSFETs formed by the same booster circuit and constituting the first and second CMOS inverter circuits, and the second, fourth, and fifth switch MOSFETs correspond to twice the power supply voltage. A MO that constitutes each of the circuits including the first to fourth capacitors is a thick gate insulating film having a withstand voltage.
By making the SFET a thin gate insulating film with a withstand voltage corresponding to the power supply voltage,
An effect that a desired current supply capability can be obtained with a small element size can be obtained.

【００５５】（３） 上記第２と第４のスイッチＭＯＳ
ＦＥＴのゲートに供給される制御信号は、上記周期的な
パルス信号とキャパシタとを用いて電源電圧に対して約
２倍に昇圧された制御電圧によりスイッチ制御すること
により、スイッチＭＯＳＦＥＴのしきい値電圧に影響さ
れないでプリチャージ電圧を大きくできるから、小さな
素子サイズにより所望の電流供給能力を持つようにする
ことができるとい効果が得られる。(3) The second and fourth switch MOSs
The control signal supplied to the gate of the FET is controlled by a control voltage that is approximately twice as high as the power supply voltage using the above-described periodic pulse signal and capacitor, and thereby the threshold voltage of the switch MOSFET is controlled. Since the precharge voltage can be increased without being affected by the voltage, an effect that a desired current supply capability can be obtained with a small element size can be obtained.

【００５６】（４） 上記昇圧電圧発生回路で形成され
た昇圧電圧を、複数からなるダイナミック型メモリセル
のアドレス選択端子が接続されてなるワード線の選択レ
ベルに用いることにより、ダイナミック型ＲＡＭの高集
積化と高信頼性を実現することができるという効果が得
られる。(4) The boosted voltage generated by the boosted voltage generating circuit is used for a selection level of a word line to which an address selection terminal of a plurality of dynamic memory cells is connected, so that the dynamic RAM has a high level. The effect that integration and high reliability can be realized is obtained.

【００５７】（５） 上記ダイナミック型メモリセルを
構成するアドレス選択用ＭＯＳＦＥＴは上記厚いゲート
絶縁膜により構成し、上記ワード線及び相補ビット線の
選択信号を形成する周辺回路を構成するＭＯＳＦＥＴ
は、薄いゲート絶縁膜により構成することにより、ダイ
ナミック型ＲＡＭの製造プロセスを流用してそれに内蔵
される昇圧電圧発生回路のＭＯＳＦＥＴ及びＭＯＳキャ
パシタを形成することができるという効果が得られる。(5) The MOSFET for address selection constituting the dynamic memory cell is constituted by the thick gate insulating film, and constitutes a peripheral circuit for forming a selection signal for the word line and the complementary bit line.
By using a thin gate insulating film, it is possible to obtain an effect that a manufacturing process of a dynamic RAM can be used to form a MOSFET and a MOS capacitor of a boosted voltage generation circuit built therein.

【００５８】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、昇圧
出力電圧は２倍だが、内部に３倍昇圧電圧を発生する昇
圧回路でもよい。また、昇圧回路は、リーク電流を補う
程度の電流供給能力を持たない昇圧回路を別に設け、そ
れを定常的に動作させるようにするものであってもよ
い。昇圧回路の具体的構成は、出力すべき昇圧電圧を形
成するものと、その動作に必要な昇圧レベルの制御信号
を形成するものの組み合わせにより種々の実施形態を採
ることができる。Although the invention made by the inventor has been specifically described based on the embodiments, the invention of the present application is not limited to the above embodiments, and various modifications can be made without departing from the gist of the invention. Needless to say. For example, although the boosted output voltage is double, a booster circuit that internally generates a triple boosted voltage may be used. Further, the booster circuit may be provided separately with a booster circuit which does not have a current supply capability enough to compensate for the leakage current, and may operate it steadily. A specific configuration of the booster circuit can employ various embodiments depending on a combination of a device that forms a boosted voltage to be output and a device that forms a control signal of a boosted level necessary for the operation.

【００５９】この発明が適用されるダイナミック型ＲＡ
Ｍを構成するサブアレイの構成、または半導体チップに
搭載される複数のメモリアレイの配置は、その記憶容量
等に応じて種々の実施形態を採ることができる。また、
サブワードドライバの構成は、種々の実施形態を採るこ
とができる。入出力インターフェイスの部分は、クロッ
ク信号に同期して動作を行うようにされたシンクロナス
ダイナミック型ＲＡＭとしてもよい。この発明は、前記
ダイナミック型ＲＡＭの他に、外部端子から供給された
電源電圧に高くされた昇圧電圧を備えた半導体集積回路
装置に広く利用できるものである。Dynamic RA to which the present invention is applied
Various embodiments can be adopted for the configuration of the sub-array constituting M or the arrangement of a plurality of memory arrays mounted on the semiconductor chip according to the storage capacity and the like. Also,
The configuration of the sub-word driver can take various embodiments. The portion of the input / output interface may be a synchronous dynamic RAM which operates in synchronization with a clock signal. The present invention can be widely used for a semiconductor integrated circuit device provided with a boosted voltage raised to a power supply voltage supplied from an external terminal, in addition to the dynamic RAM.

【００６０】[0060]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、３倍昇圧のポンピング回路
において、各回路素子のうちゲート絶縁膜に電源電圧し
かかからないＭＯＳＦＥＴ及びキャパシタは、それに必
要な耐圧を持つ薄いゲート絶縁膜とし、ゲート絶縁膜に
２倍の電源電圧がかかるものはそれに必要な耐圧を持つ
厚いゲート絶縁膜とすることにより、必要な素子耐圧を
確保しつつ、小さな素子サイズにより所望の電流供給能
力を持つようにすることができる。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows. That is, in a triple boosting pumping circuit, of each circuit element, the MOSFET and the capacitor which only apply the power supply voltage to the gate insulating film are thin gate insulating films having the required withstand voltage, and the double power supply voltage is applied to the gate insulating film. By forming such a thick gate insulating film having a required breakdown voltage, a desired current supply capability can be obtained with a small device size while securing a required device breakdown voltage.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明に係る昇圧電圧発生回路の一実施例を
示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a boosted voltage generation circuit according to the present invention.

【図２】図１の昇圧電圧発生回路の動作を説明するため
のタイミング図である。FIG. 2 is a timing chart for explaining an operation of the boosted voltage generation circuit of FIG. 1;

【図３】この発明に係るダイナミック型ＲＡＭの一実施
例を示す全体概略ブロック図である。FIG. 3 is an overall schematic block diagram showing one embodiment of a dynamic RAM according to the present invention.

【図４】この発明に係るダイナミック型ＲＡＭのセンス
アンプ部を中心にして、アドレス入力からデータ出力ま
での簡略化された一実施例を示す回路図である。FIG. 4 is a circuit diagram showing a simplified embodiment from address input to data output centering on the sense amplifier section of the dynamic RAM according to the present invention.

【符号の説明】[Explanation of symbols]

Ｑ１〜Ｑ２０…ＭＯＳＦＥＴ、Ｃ１〜Ｃ６…ＭＯＳキャ
パシタ、ＩＶ１〜ＩＶ７…ＣＭＯＳインバータ回路、１
０１…アドレスバッファ、１０２…Ｘラッチプリデコー
ダ、１０３…Ｙラッチとプリデコーダ、１０４…Ｙデコ
ーダ、１０５…ワード線選択回路、１０６…メモリマッ
ト、１０７…センスアンプ、１０８…クロックバッフ
ァ、１０９…クロックコントロール回路、１１０…リー
ドライト制御回路、１１１…データ出力回路、１１２…
データ入力回路、１１３…内部電圧発生回路、１１４…
増幅回路、ＤＲＡＭ…メモリチップ、１１…メインロウ
デコーダ領域、１２…メインワードドライバ領域、１３
…カラムデコーダ領域、１４…周辺回路、ポンディング
パッド領域、１５…メセリセルアレイ（サブアレイ）、
１６…センスアンプ領域、１７…サブワードドライバ領
域、１８…交差領域（クロスエリア）、５１…アドレス
バッファ、５２…プリデコーダ、５３…デコーダ、６１
…メインアンプ、６２…出力バッファ、６３…入力バッ
ファ、ＳＢＡＲＹ…サブアレイ、ＳＷＤ…サブワードド
ライバ、ＳＡ…センスアンプ、ＩＯＳＷ…ＩＯスイッチ
回路、ＭＡ…メインアンプ、ＷＤ…ライトドライバ。Q1 to Q20: MOSFET, C1 to C6: MOS capacitor, IV1 to IV7: CMOS inverter circuit, 1
01 ... address buffer, 102 ... X latch predecoder, 103 ... Y latch and predecoder, 104 ... Y decoder, 105 ... word line selection circuit, 106 ... memory mat, 107 ... sense amplifier, 108 ... clock buffer, 109 ... clock Control circuit, 110: read / write control circuit, 111: data output circuit, 112:
Data input circuit, 113 ... internal voltage generation circuit, 114 ...
Amplifying circuit, DRAM: memory chip, 11: main row decoder area, 12: main word driver area, 13
... column decoder area, 14 ... peripheral circuit, bonding pad area, 15 ... meseli cell array (sub-array),
16: sense amplifier area, 17: sub-word driver area, 18: cross area (cross area), 51: address buffer, 52: predecoder, 53: decoder, 61
... Main amplifier, 62 ... Output buffer, 63 ... Input buffer, SBARY ... Subarray, SWD ... Subword driver, SA ... Sense amplifier, IOSW ... IO switch circuit, MA ... Main amplifier, WD ... Write driver.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 英治 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 (72)発明者 鈴木 津幸 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 (72)発明者 田中 均 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 Ｆターム(参考） 5B024 AA07 BA27 CA27 5F083 AD00 LA07 LA09 LA16 ZA07 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Eiji Yamazaki, Inventor 5-22-1, Josuihoncho, Kodaira-shi, Tokyo Inside the Hitachi Super SII Systems (72) Inventor Tsuyuki Suzuki Kodaira, Tokyo 5-22-1, Kamimizu Honcho Nippon Cho SII Systems (72) Inventor Hitoshi Tanaka 5-22-1, Kamimizu Honcho, Kodaira City, Tokyo Nichicho Cho LSI Systems F-term (reference) 5B024 AA07 BA27 CA27 5F083 AD00 LA07 LA09 LA16 ZA07

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 動作電圧レベルに対応された周期的なパ
ルス信号と第１のＭＯＳキャパシタを用いて上記動作電
圧の２倍の昇圧電圧を形成する第１の昇圧回路と、 上記第１のキャパシタにより形成された上記２倍の昇圧
電圧と上記動作電圧レベルにチャージアップされた第２
のＭＯＳキャパシタの電圧とを加算して上記動作電圧の
３倍の昇圧電圧を形成する第２の昇圧回路とからなる昇
圧電圧発生回路を備え、 上記昇圧電圧発生回路は、 そのゲート絶縁膜に上記動作電圧に対応した電位差が印
加されるＭＯＳＦＥＴはかかる電圧に対応した耐圧を持
つ薄いゲート絶縁膜で構成され、 そのゲート絶縁膜に上記２倍の動作電圧に対応した電位
差が印加されるＭＯＳＦＥＴはかかる電圧に対応した耐
圧を持つ厚いゲート絶縁膜で構成されてなることを特徴
とする半導体集積回路装置。1. A first booster circuit for forming a boosted voltage twice as high as the operating voltage by using a periodic pulse signal corresponding to an operating voltage level and a first MOS capacitor, and the first capacitor And the second boosted voltage formed by the above and the operation voltage level
And a second booster circuit for forming a boosted voltage three times as high as the operating voltage by adding the voltage of the MOS capacitor of the above. The MOSFET to which the potential difference corresponding to the operating voltage is applied is composed of a thin gate insulating film having a withstand voltage corresponding to the voltage, and the MOSFET to which the potential difference corresponding to the double operating voltage is applied to the gate insulating film. A semiconductor integrated circuit device comprising a thick gate insulating film having a withstand voltage corresponding to a voltage. 【請求項２】 請求項１において、 上記昇圧電圧発生回路は、 上記周期的な第１のパルス信号を受け、電源電圧で動作
するようにされた第１の駆動回路と、 上記第１の駆動回路の出力端子に一端が接続された第１
のＭＯＳキャパシタと、 上記第１のＭＯＳキャパシタの他端と電源電圧との間に
設けられ、上記第１の駆動回路の出力信号がロウレベル
の期間に上記電源電圧から上記第１のキャパシタの他端
に向けて電流を流すようにされた第１のスイッチＭＯＳ
ＦＥＴと、 上記第１のパルス信号を受け、上記第１のＭＯＳキャパ
シタの他端の電圧を動作電圧とする第１のＣＭＯＳイン
バータ回路と、 上記第１のＣＭＯＳインバータ回路の出力端子に一端が
接続された第２のＭＯＳキャパシタと、 上記第２のＭＯＳキャパシタの他端と上記電源電圧との
間に設けられ、上記第１のＣＭＯＳインバータ回路の出
力信号がロウレベルの期間にオン状態にされて上記電源
電圧により上記第２のＭＯＳキャパシタをチャージアッ
プさせる第２のスイッチＭＯＳＦＥＴと、 上記周期的なパルス信号とは逆相にされた第２のパルス
信号を受け、電源電圧で動作するようにされた第２の駆
動回路と、 上記第２の駆動回路の出力端子に一端が接続された第３
のＭＯＳキャパシタと、 上記第３のＭＯＳキャパシタの他端と電源電圧との間に
設けられ、上記第２の駆動回路の出力信号がロウレベル
の期間に上記電源電圧から上記第３のキャパシタの他端
に向けて電流を流すようにされた第３のスイッチＭＯＳ
ＦＥＴと、 上記第２のパルスを受け、上記第３のＭＯＳキャパシタ
の他端の電圧を動作電圧とする第２のＣＭＯＳインバー
タ回路と、 上記第２のＣＭＯＳインバータ回路の出力端子に一端が
接続された第４のＭＯＳキャパシタと、 上記第２のＭＯＳキャパシタの他端と上記電源電圧との
間に設けられ、上記第２のＣＭＯＳインバータ回路の出
力信号がロウレベルの期間にオン状態にされて上記電源
電圧により上記第２のＭＯＳキャパシタをチャージアッ
プさせる第４のスイッチＭＯＳＦＥＴを含み、 上記第２のキャパシタにより形成された３倍の昇圧電圧
を、上記第４のキャパシタで形成された３倍の昇圧電圧
でオフ状態にされる第５のスイッチＭＯＳＦＥＴを介し
て出力させるものであり、 上記第１と第２のＣＭＯＳインバータ回路を構成するＭ
ＯＳＦＥＴと、上記第２と第４の及び第５のスイッチＭ
ＯＳＦＥＴは、電源電圧の２倍の電圧に対応した耐圧を
持つ厚いゲート絶縁膜により構成され、 上記第１ないし第４のキャパシタを含む上記各回路を構
成するＭＯＳＦＥＴは、電源電圧に対応した耐圧を持つ
薄いゲート絶縁膜により構成されてなることを特徴とす
る半導体集積回路装置。2. The first drive circuit according to claim 1, wherein the boosted voltage generating circuit receives the periodic first pulse signal, and operates at a power supply voltage. A first terminal having one end connected to the output terminal of the circuit
And the other end of the first capacitor is provided between the other end of the first MOS capacitor and the power supply voltage, and when the output signal of the first drive circuit is at a low level from the power supply voltage. Switch MOS adapted to allow current to flow toward
An FET, a first CMOS inverter circuit that receives the first pulse signal and uses the voltage at the other end of the first MOS capacitor as an operating voltage, and one end connected to an output terminal of the first CMOS inverter circuit And the second MOS capacitor provided between the other end of the second MOS capacitor and the power supply voltage. The output signal of the first CMOS inverter circuit is turned on during a low level period, and A second switch MOSFET for charging up the second MOS capacitor by a power supply voltage; and a second pulse signal having a phase opposite to that of the periodic pulse signal, and operated at the power supply voltage. A second driving circuit; and a third driving circuit having one end connected to an output terminal of the second driving circuit.
And the other end of the third capacitor is provided between the other end of the third MOS capacitor and the power supply voltage, and when the output signal of the second drive circuit is at a low level from the power supply voltage. Switch MOS adapted to allow current to flow toward
An FET, a second CMOS inverter circuit that receives the second pulse and uses the voltage at the other end of the third MOS capacitor as an operating voltage, and one end connected to an output terminal of the second CMOS inverter circuit A fourth MOS capacitor provided between the other end of the second MOS capacitor and the power supply voltage, wherein the output signal of the second CMOS inverter circuit is turned on during a low level period, and A fourth switch MOSFET for charging up the second MOS capacitor by a voltage, wherein the triple boosted voltage formed by the second capacitor is replaced by a triple boosted voltage formed by the fourth capacitor Output through a fifth switch MOSFET which is turned off by the first and second CMOS inverter circuits. M to be formed
OSFET and the second, fourth and fifth switches M
The OSFET is formed of a thick gate insulating film having a withstand voltage corresponding to a voltage twice as large as the power supply voltage. MOSFETs constituting each of the circuits including the first to fourth capacitors have a withstand voltage corresponding to the power supply voltage. A semiconductor integrated circuit device comprising a thin gate insulating film. 【請求項３】 請求項２において、 上記第２と第４のスイッチＭＯＳＦＥＴのゲートに供給
される制御信号は、上記周期的なパルス信号とキャパシ
タとを用いて電源電圧に対して２倍に昇圧された制御電
圧によりスイッチ制御されることを特徴とする半導体集
積回路装置。3. The control signal according to claim 2, wherein the control signal supplied to the gates of the second and fourth switch MOSFETs is twice as high as the power supply voltage using the periodic pulse signal and a capacitor. A semiconductor integrated circuit device, which is switch-controlled by the control voltage. 【請求項４】 請求項３において、 上記半導体集積回路装置は更に、 複数からなるダイナミック型メモリセルのアドレス選択
端子が接続されてなるワード線と、 上記複数のワード線とそれと直交するように配置され、
上記ダイナミック型メモリセルの入出力端子がその一方
に接続された複数の相補ビット線対を備えてたダイナミ
ック型ＲＡＭを含み、 上記ワード線は、上記昇圧電圧を用いて形成された選択
レベルにされるものであることを特徴とする半導体集積
回路装置。4. The semiconductor integrated circuit device according to claim 3, further comprising: a word line to which address selection terminals of a plurality of dynamic memory cells are connected; and the plurality of word lines and orthogonal to the word lines. And
An input / output terminal of the dynamic memory cell includes a dynamic RAM having a plurality of complementary bit line pairs connected to one of the dynamic memory cells, and the word line is set to a selected level formed by using the boosted voltage. And a semiconductor integrated circuit device. 【請求項５】 請求項４において、 上記ダイナミック型メモリセルを構成するアドレス選択
用ＭＯＳＦＥＴは上記厚いゲート絶縁膜により構成され
るものであり、 上記ワード線及び相補ビット線の選択信号を形成する周
辺回路を構成するＭＯＳＦＥＴは、薄いゲート絶縁膜に
より構成されるものであることを特徴とする半導体集積
回路装置。5. The address selection MOSFET according to claim 4, wherein the address selection MOSFET constituting the dynamic memory cell is constituted by the thick gate insulating film, and a peripheral for forming a selection signal for the word line and the complementary bit line. A semiconductor integrated circuit device, wherein a MOSFET constituting a circuit is constituted by a thin gate insulating film.