JP2000090663A - Dynamic ram - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、ダイナミック型
ＲＡＭに関し、外部端子から供給された電源電圧に対し
て、メモリセルが接続されたワード線の選択レベルを昇
圧電圧とし、ビット線の信号を増幅するセンスアンプの
動作電圧を降圧電圧としたものを用いるもののＹ系選択
回路に利用して有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dynamic RAM, in which a select level of a word line connected to a memory cell is set to a boosted voltage with respect to a power supply voltage supplied from an external terminal, and a signal of a bit line is amplified. The present invention relates to a technology which is effective when applied to a Y-system selection circuit although the operation voltage of a sense amplifier to be used is a step-down voltage.
【０００２】[0002]
【従来の技術】ワード線の選択レベルを昇圧電圧とし、
ビット線の信号を増幅するセンスアンプの動作電圧を降
圧したものを用いたイナミック型ＲＡＭの例として、特
開平３−２１４６６９号公報がある。この公報のダイナ
ミック型ＲＡＭにおいては、外部端子から供給された５
Ｖのような電源電圧から３．３Ｖのような降圧電圧を形
成して上記センスアンプの動作電圧として用いるように
するものである。また、メモリセルが接続されたビット
線を共通入力線に接続するためのカラムスイッチの選択
信号も上記降圧電圧を用いるものである。2. Description of the Related Art A word line selection level is a boosted voltage,
Japanese Patent Application Laid-Open No. 3-214669 is an example of an dynamic RAM using a reduced operation voltage of a sense amplifier that amplifies a signal of a bit line. In the dynamic RAM of this publication, 5
A step-down voltage such as 3.3 V is formed from a power supply voltage such as V and used as an operating voltage of the sense amplifier. Further, the step-down voltage is also used for a selection signal of a column switch for connecting a bit line to which a memory cell is connected to a common input line.
【０００３】[0003]
【発明が解決しようとする課題】ダイナミック型ＲＡＭ
では、素子の微細化及び低電圧化が進められている。例
えば、外部端子から供給される電源電圧ＶＤＤを３．３
Ｖとし、それを降圧して２．２Ｖ又は２．０Ｖのような
内部安定化電圧ＶＤＬを形成し、上記センスアンプの動
作電圧として用いるものが考えられている。このため、
上記公報のようにカラム選択信号を上記内部降圧電圧Ｖ
ＤＬで形成しようとすると、オン状態のカラムスイッチ
ＭＯＳＦＥＴのゲートが上記２．２Ｖ又は２．０Ｖのよ
うな低い電圧となり、その電流駆動能力が小さく（オン
抵抗値が大きく）なって書き込みや読み出し動作を遅く
してしまう。SUMMARY OF THE INVENTION Dynamic RAM
In these devices, miniaturization and low voltage of devices have been promoted. For example, the power supply voltage VDD supplied from the external terminal is set to 3.3.
V, which is stepped down to form an internal stabilized voltage VDL such as 2.2 V or 2.0 V, and is used as an operating voltage of the sense amplifier. For this reason,
As described in the above publication, the column selection signal is changed to the internal step-down voltage V
If the gate is to be formed by DL, the gate of the column switch MOSFET in the ON state becomes a low voltage such as the above 2.2 V or 2.0 V, and its current driving capability is small (the ON resistance value is large), so that the write or read operation is performed. Slows down.
【０００４】そこで、上記カラム選択信号を外部端子か
ら供給された電源電圧ＶＤＤを用いて形成することが考
えられる。しかしながら、このような電源電圧ＶＤＤを
用いると、逆に上記カラムスイッチＭＯＳＦＥＴの駆動
能力が大きくなりすぎて、センスアンプの動作マージン
を悪化させてしまうという別の問題の生じることが判明
した。つまり、上記共通入出力線は、プリチャージ期間
には上記降圧電圧ＶＤＬにプリチャージされており、カ
ラムスイッチＭＯＳＦＥＴの駆動能力を大きく（オン抵
抗値を小さく）すると、カラムスイッチＭＯＳＦＥＴの
オン状態にに伴い、センスアンプの増幅動作によりロウ
レベルにされたビット線が、それに接続される共通入出
力線の上記プリチャージ電圧ＶＤＬによるハイレベル側
への浮き上がりが大きくなって、センスアンプの両入力
信号間のレベルマージンを悪化させてしまう。Therefore, it is conceivable to form the column selection signal using a power supply voltage VDD supplied from an external terminal. However, it has been found that when such a power supply voltage VDD is used, the driving capability of the column switch MOSFET becomes too large, which causes another problem that the operation margin of the sense amplifier is deteriorated. That is, the common input / output line is precharged to the step-down voltage VDL during the precharge period, and when the driving capability of the column switch MOSFET is increased (the on-resistance value is reduced), the column switch MOSFET is turned on. As a result, the bit line which has been brought to a low level by the amplifying operation of the sense amplifier is more likely to float to the high level due to the precharge voltage VDL of the common input / output line connected to the bit line. The level margin deteriorates.
【０００５】この発明の目的は、動作の高速化と安定化
とを実現したダイナミック型ＲＡＭを提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。An object of the present invention is to provide a dynamic RAM realizing high-speed and stable operation. The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【０００６】[0006]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、外部端子から供給された電
源電圧を降圧し、通常の動作範囲において電源電圧の変
化に対して小さな変化となるような安定化電圧を形成す
る降圧電圧発生回路と、上記安定化電圧に対して上記ア
ドレス選択ＭＯＳＦＥＴの実効的なしきい値電圧分だけ
高くし、上記ワード線の選択レベルを含む昇圧電圧を形
成する昇圧回路とを備え、上記安定化電圧でビット線の
信号を増幅するセンスアンプを動作させるようにしたダ
イナミック型ＲＡＭにおいて、上記ビット線と共通入出
力線とを接続させるカラムスイッチＭＯＳＦＥＴのゲー
トに供給されるカラム選択信号の選択レベルを、上記通
常の動作範囲の低電圧側では上記外部端子から供給され
た電源電圧の変化に対応した電圧とし、上記通常の動作
範囲の高電圧側では上記降圧電圧の変化に対応した電圧
とする。The following is a brief description of an outline of a typical invention among the inventions disclosed in the present application. That is, a step-down voltage generating circuit that steps down a power supply voltage supplied from an external terminal and forms a stabilized voltage that is small with respect to a change in the power supply voltage in a normal operation range; A booster circuit for increasing the effective threshold voltage of the address selection MOSFET by a threshold voltage to form a boosted voltage including the word line selection level, and amplifying a bit line signal with the stabilized voltage. In the dynamic RAM in which the bit line and the common input / output line are connected, the selection level of the column selection signal supplied to the gate of the column switch MOSFET is set to a low voltage side of the normal operation range. A voltage corresponding to the change in the power supply voltage supplied from the external terminal, and the step-down voltage on the high voltage side of the normal operating range. A voltage corresponding to the reduction.
【０００７】[0007]
【発明の実施の形態】図１には、この発明に係るダイナ
ミック型ＲＡＭの要部一実施例の回路図が示されてい
る。同図においては、センスアンプＳＡを中心にして、
ビット線、ワード線、メモリセル、カラム選択回路及び
共通入出力線等のような本発明に関連する部分が例示的
に示されている。FIG. 1 is a circuit diagram showing an embodiment of a main part of a dynamic RAM according to the present invention. In the figure, with the sense amplifier SA at the center,
Parts related to the present invention, such as bit lines, word lines, memory cells, column selection circuits, common input / output lines, and the like are illustratively shown.
【０００８】メモリセルは、アドレス選択ＭＯＳＦＥＴ
Ｑｍと記憶キャパシタＣｓとにより構成される。アドレ
ス選択ＭＯＳＦＥＴＱｍのゲートは、ワード線ＷＬに接
続される。ビット選ＢＬはアドレス選択ＭＯＳＦＥＴの
一方のソース，ドレインに接続され、かかるＭＯＳＦＥ
ＴＱｍの他方のソース，ドレインとプレート電圧ＶＰＬ
Ｔとの間にキャパシタＣｓが設けられる。ビット線ＢＬ
には、平行に反転ビット線ＢＬＢとともに相補ビット線
とされ、これら２つの相補ビット線ＢＬとＢＬＢに上記
ワード線ＷＬが交差するよう配置され、センスアンプＳ
Ａを中心にして実質的に平行に延長されるという折り返
しビット線方式とされる。[0008] The memory cell is an address selection MOSFET.
Qm and the storage capacitor Cs. The gate of the address selection MOSFET Qm is connected to the word line WL. The bit selection BL is connected to one of the source and drain of the address selection MOSFET, and the MOSFE
The other source and drain of TQm and the plate voltage VPL
The capacitor Cs is provided between the capacitor T and T. Bit line BL
, A complementary bit line is formed in parallel with the inverted bit line BLB, and the word line WL is arranged to intersect the two complementary bit lines BL and BLB.
The folded bit line system is extended substantially in parallel about A.
【０００９】上記相補ビット線ＢＬとＢＬＢは、センス
アンプＳＡの一対の入出力ノードに結合される。センス
アンプＳＡは、ゲートとドレインとが交差接続されたＮ
チャンネル型ＭＯＳＦＥＴＱ５とＱ６及びＰチャンネル
型ＭＯＳＦＥＴＱ７とＱ８からなるＣＭＯＳラッチ回路
から構成される。上記交差接続された一対のゲートとド
レインは、ＣＭＯＳラッチ回路の入出力ノードとされ
て、上記ビット線ＢＬとＢＬＢとに接続される。The complementary bit lines BL and BLB are connected to a pair of input / output nodes of a sense amplifier SA. The sense amplifier SA has N gates and drains cross-connected.
It comprises a CMOS latch circuit comprising channel type MOSFETs Q5 and Q6 and P channel type MOSFETs Q7 and Q8. The pair of cross-connected gates and drains serve as input / output nodes of a CMOS latch circuit and are connected to the bit lines BL and BLB.
【００１０】上記Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ
６のソースは、コモンソース線ＣＳＮに接続される。こ
のコモンソース線ＣＳＮには、上記ワード線の延長方向
に設けられる他の相補ビット線に対応して設けられる同
様なＣＭＯＳラッチ回路を構成するＮチャンネル型ＭＯ
ＳＦＥＴのソースが共通に接続される。同様に上記Ｐチ
ャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、コモン
ソース線ＣＳＰに接続される。このコモンソース線ＣＳ
Ｐには、上記ワード線の延長方向に設けられる他の相補
ビット線に対応して設けられる同様なＣＭＯＳラッチ回
路を構成するＰチャンネル型ＭＯＳＦＥＴのソースが共
通に接続される。The N-channel MOSFETs Q5 and Q
The source of No. 6 is connected to the common source line CSN. This common source line CSN is an N-channel type MO constituting a similar CMOS latch circuit provided corresponding to another complementary bit line provided in the extending direction of the word line.
The sources of the SFETs are commonly connected. Similarly, the sources of the P-channel MOSFETs Q7 and Q8 are connected to a common source line CSP. This common source line CS
The source of a P-channel MOSFET constituting a similar CMOS latch circuit provided corresponding to another complementary bit line provided in the extending direction of the word line is commonly connected to P.
【００１１】上記コモンソース線ＣＳＰには、センスア
ンプの動作時には降圧電圧ＶＤＬが印加され、上記コモ
ンソース線ＣＳＮにはセンスアンプの動作時には回路の
基準電圧ＶＳＳ（０Ｖ）が印加される。ビット線ＢＬ又
はＢＬＢにワード線の選択動作によってメモリセルから
読み出された記憶電荷に対応した微小電圧は、上記ワー
ド線の増幅動作によってＶＤＬのようなハイレベルと回
路の基準電圧０Ｖのようなロウレベルに増幅される。A step-down voltage VDL is applied to the common source line CSP during operation of the sense amplifier, and a reference voltage VSS (0 V) of the circuit is applied to the common source line CSN during operation of the sense amplifier. The minute voltage corresponding to the storage charge read from the memory cell by the word line selection operation on the bit line BL or BLB is changed to a high level such as VDL and a reference voltage 0 V of the circuit by the word line amplification operation. Amplified to low level.
【００１２】上記相補ビット線ＢＬとＢＬＢとは、カラ
ムスイッチＭＯＳＦＥＴＱ１２とＱ１３を介して共通入
出力線ＬＩＯとＬＩＯＢに接続される。特に制限されな
いが、この実施例では、大記憶容量化のために後述する
ように入出力線は、メイン入出力線とローカル入出力線
により構成され、上記ビット線ＢＬとＢＬＢにはローカ
ル入出力線ＬＩＯとＬＩＯＢとが接続される。このロー
カル入出力線ＬＩＯとＬＩＯＢは、メインスイッチを介
してメインアンプに導かれる図示しないメイン入出力線
に接続される。The complementary bit lines BL and BLB are connected to common input / output lines LIO and LIOB via column switch MOSFETs Q12 and Q13. Although not particularly limited, in this embodiment, the input / output lines are composed of main input / output lines and local input / output lines, as will be described later, in order to increase the storage capacity. Lines LIO and LIOB are connected. The local input / output lines LIO and LIOB are connected to a main input / output line (not shown) which is led to a main amplifier via a main switch.
【００１３】上記カラムスイッチＭＯＳＦＥＴＱ１２と
Ｑ１３のゲートには、カラム選択信号ＹＳｉが供給され
る。この実施例では、動作の高速化と安定化を図るよう
にするために、かかるカラム選択信号ＹＳｉを形成する
Ｐチャンネル型ＭＯＳＦＥＴＱ２２とＮチャンネル型Ｍ
ＯＳＦＥＴＱ２１からなるカラム選択線駆動回路の動作
電圧として電圧ＶＣＬＰが用いられる。この電圧ＶＣＬ
Ｐは、ゲートに昇圧電圧ＶＰＰが印加され、ドレインに
電源電圧ＶＤＤが印加されたＮチャンネル型ＭＯＳＦＥ
ＴＱ２３のソースから出力される。The gates of the column switch MOSFETs Q12 and Q13 are supplied with a column selection signal YSi. In this embodiment, in order to increase the speed and stabilize the operation, a P-channel type MOSFET Q22 and an N-channel type M
The voltage VCLP is used as an operation voltage of the column selection line driving circuit including the OSFET Q21. This voltage VCL
P is an N-channel MOSFET having a gate to which the boost voltage VPP is applied and a drain to which the power supply voltage VDD is applied.
Output from the source of TQ23.
【００１４】メモリセルのアドレス選択ＭＯＳＦＥＴＱ
ｍは、ワード線ＷＬが非選択状態にされたときに記憶キ
ャパシタＣｓに保持される情報電荷の保持時間を長くす
るため、言い換えるならば、オフ状態にされたときにソ
ース−ドレイン経路に流れるリーク電流を小さくするた
めに、例えば１．８Ｖのように比較的大きなしきい値電
圧Ｖth(Qm)を持つようにされる。このような大きなしき
い値電圧とするために、例えばメモリセルが形成される
Ｐ型基板又はＰ型ウェル領域には負電圧にされたバック
バイアス電圧が印加される。あるいは、ゲート絶縁膜が
他の周辺回路を構成するＭＯＳＦＥＴのゲート絶縁膜に
比べて厚く形成される。上記２つの手段を組み合わせる
ものであってもよい。これに対して、周辺回路を構成す
るＭＯＳＦＥＴＱ２３等は、素子の微細化に伴い例えば
０．６Ｖ程度の低いしきい値電圧Ｖth(Q23) を持つよう
にされる。Memory cell address selection MOSFET Q
m is to increase the retention time of the information charge held in the storage capacitor Cs when the word line WL is set to the non-selection state, in other words, the leakage current flowing to the source-drain path when the word line WL is set to the off state. In order to reduce the current, a relatively large threshold voltage Vth (Qm), for example, 1.8 V is provided. In order to achieve such a large threshold voltage, a negative back bias voltage is applied to, for example, a P-type substrate or a P-type well region where a memory cell is formed. Alternatively, the gate insulating film is formed to be thicker than the gate insulating film of the MOSFET constituting another peripheral circuit. A combination of the above two means may be used. On the other hand, the MOSFET Q23 and the like constituting the peripheral circuit have a low threshold voltage Vth (Q23) of, for example, about 0.6 V as the elements are miniaturized.
【００１５】センスアンプの増幅動作によって、ビット
線ＢＬ又はＢＬＢに読み出された信号あるいは書き込み
信号は、センスアンプの動作電圧ＶＤＬとＶＳＳとに対
応したハイレベルと、回路の接地電位のようなロウレベ
ルにされる。上記動作電圧ＶＤＬに対応したハイレベル
を、レベル損失なく上記アドレス選択ＭＯＳＦＥＴＱｍ
を通して記憶キャパシタＣｓに書き込む（リライト又は
リフレッシュ）ようにするため、ワード線ＷＬの選択レ
ベルはＶＤＬ＋Ｖth(Qm)のような昇圧電圧ＶＰＰにされ
る。The signal or write signal read to the bit line BL or BLB by the amplifying operation of the sense amplifier has a high level corresponding to the operating voltages VDL and VSS of the sense amplifier and a low level such as the ground potential of the circuit. To be. The high level corresponding to the operation voltage VDL is changed to the address selection MOSFET Qm without level loss.
In order to write (rewrite or refresh) to the storage capacitor Cs, the selection level of the word line WL is set to a boosted voltage VPP such as VDL + Vth (Qm).
【００１６】この実施例のＶＣＬＰ発生回路は、上記の
うよなＶＰＰとＶＤＬの電位差、言い換えるならば、メ
モリセルのアドレス選択ＭＯＳＦＥＴＱｍのしきい値電
圧Ｖth(Qm)と、周辺回路のＭＯＳＦＥＴＱ２３のしきい
値電圧Ｖth(Q23) の差を利用して、ダイナミック型ＲＡ
Ｍの通常の動作範囲において、電源電圧ＶＤＤが比較的
低い領域では電源電圧ＶＤＤを出力させ、電源電圧ＶＤ
Ｄが比較的高い領域ではＶＰＰ−Ｖth(Q23) のような安
定化電圧に切り換える。The VCLP generating circuit according to this embodiment includes the above-described potential difference between VPP and VDL, in other words, the threshold voltage Vth (Qm) of the address selection MOSFET Qm of the memory cell and the MOSFET Q23 of the peripheral circuit. Using the difference of the threshold voltage Vth (Q23),
In the normal operating range of M, the power supply voltage VDD is output in a region where the power supply voltage VDD is relatively low, and the power supply voltage VDD
In a region where D is relatively high, the voltage is switched to a stabilized voltage such as VPP-Vth (Q23).
【００１７】つまり、通常の動作範囲においてＶＰＰ−
Ｖth(Q23) ＞ＶＤＤの関係となるような比較的低い電源
電圧ＶＤＤのときには、ＭＯＳＦＥＴＱ２３のゲートと
ソース間にしきい値電圧Ｖth(Q23) 以上の大きさ電圧差
が生じるので、かかるＭＯＳＦＥＴＱ２３を通して電源
電圧ＶＤＤがそのままカラム選択線駆動回路の動作電圧
ＶＣＬＰとして出力される。これに対して、通常の動作
範囲においてＶＰＰ−Ｖth(Q23) ＜ＶＤＤの関係となる
ような比較的高い電源電圧ＶＤＤのもとでは、電源電圧
ＶＤＤに無関係にＶＰＰ−Ｖth(Q23) のような安定化電
圧がカラム選択線駆動回路の動作電圧ＶＣＬＰとして出
力される。つまり、ＭＯＳＦＥＴＱ２３は、ゲートに印
加されるＶＰＰに対応した上記電圧ＶＰＰ−Ｖth(Q23)
を出力するという電圧クランプ動作を行う。That is, in the normal operating range, VPP-
When the power supply voltage VDD is relatively low such that Vth (Q23)> VDD, a voltage difference greater than the threshold voltage Vth (Q23) occurs between the gate and the source of the MOSFET Q23. VDD is output as it is as the operating voltage VCLP of the column selection line drive circuit. On the other hand, under a relatively high power supply voltage VDD that satisfies the relationship of VPP-Vth (Q23) <VDD in a normal operation range, the power supply voltage VPP-Vth (Q23) is independent of the power supply voltage VDD. The stabilizing voltage is output as the operating voltage VCLP of the column selection line driving circuit. That is, the MOSFET Q23 has the voltage VPP-Vth (Q23) corresponding to VPP applied to the gate.
Is output.
【００１８】このような電圧切り換えと電圧クランプ動
作を安定的に行うようにするため、言い換えるならば、
ソース電位によって実効的なしきい値電圧が変化しない
ようにするため、ＭＯＳＦＥＴＱ２３は、電気的に独立
したＰ型ウェル領域に形成されるとともに、ＭＯＳＦＥ
ＴＱ２３のソースとＰ型ウェル領域（チャンネル）とが
共通に接続される。In order to stably perform such voltage switching and voltage clamping operation, in other words,
To prevent the effective threshold voltage from being changed by the source potential, the MOSFET Q23 is formed in an electrically independent P-type well region, and
The source of TQ23 and the P-type well region (channel) are commonly connected.
【００１９】図２には、この発明に係るダイナミック型
ＲＡＭの一実施例の電圧特性図が示されている。外部端
子から供給される電源電圧ＶＤＤが、降圧電圧発生回路
の下限動作電圧に到達すると、上記電源電圧ＶＤＤの変
化に対して定電圧と見做されるような安定化電圧ＶＤＬ
が形成される。上記電源電圧ＶＤＤが一定電圧を超えて
高くされると、降圧電圧発生回路は上記降圧電圧ＶＤＬ
を電源電圧ＶＤＤに依存して変化する電圧に切り換え
る。この理由は、半導体集積回路の初期不良を洗い出し
のために行われるバーンイン（又はエージング）試験を
効率よく行うようにするものである。FIG. 2 shows a voltage characteristic diagram of one embodiment of the dynamic RAM according to the present invention. When the power supply voltage VDD supplied from the external terminal reaches the lower limit operating voltage of the step-down voltage generation circuit, a stabilized voltage VDL which is regarded as a constant voltage with respect to the change in the power supply voltage VDD.
Is formed. When the power supply voltage VDD is raised beyond a certain voltage, the step-down voltage generating circuit operates the step-down voltage VDL.
To a voltage that changes depending on the power supply voltage VDD. The reason is that a burn-in (or aging) test, which is performed for washing out an initial failure of a semiconductor integrated circuit, is performed efficiently.
【００２０】上記降圧電圧発生回路は、上記のような電
圧特性の切り換えを行うために、一定の電圧以下では回
路の接地電位を基準にした基準電圧を用いて上記降圧電
圧ＶＤＬを発生させ、上記一定の電圧以上になると電源
電圧ＶＤＤを基準にした基準電圧を用いて上記ＶＤＬを
発生させる。昇圧電圧ＶＰＰは、上記降圧電圧ＶＤＬを
基準にしてＭＯＳＦＥＴＱｍのしきい値電圧Ｖth(Qm)に
相当する電圧だけ高くするような電圧制御が行われるの
で、上記降圧電圧ＶＤＬに対応して変化する電圧特性を
持つようにされる。The step-down voltage generation circuit generates the step-down voltage VDL by using a reference voltage based on the ground potential of the circuit when the voltage is lower than a certain voltage in order to switch the voltage characteristics as described above. When the voltage becomes equal to or higher than a certain voltage, the VDL is generated using a reference voltage based on the power supply voltage VDD. The boosted voltage VPP is subjected to voltage control such that it is increased by a voltage corresponding to the threshold voltage Vth (Qm) of the MOSFET Qm with reference to the step-down voltage VDL. Be made to have properties.
【００２１】降圧電圧発生回路等の内部回路の下限動作
電圧以上においては、上記のようにＶＰＰとＶＤＬとの
間には、常にメモリセルのＭＯＳＦＥＴＱｍのしきい値
電圧Ｖth(Qm)に対応した電圧差を持つものである。した
がって、通常の動作範囲において、ほぼ一定と見做され
る昇圧電圧ＶＰＰと降圧電圧ＶＤＬに対して、電源電圧
ＶＤＤが変化するものである。そして、上記ＭＯＳＦＥ
ＴＱ２３のしきい値電圧Ｖth(Q23) はＭＯＳＦＥＴＱｍ
のしきい値電圧Ｖth(Qm)より小さい。このことから、Ｖ
ＰＰ−Ｖth(Q23) ＝ＶＤＤの関係となる電圧Ｖ１を境に
して、ＶＤＤ＜Ｖ１のような比較的低い電源電圧ＶＤＤ
の範囲では、ＭＯＳＦＥＴＱ２３のゲートとソースに印
加される電圧が、そのしきい値電圧Ｖth(Q23) より大き
くされることに応じて、ドレインに印加された電源電圧
ＶＤＤがそのままソース側に出力される。これに対し
て、ＶＤＤ≧Ｖ１のように比較的高い電源電圧ＶＤＤの
範囲では、ＭＯＳＦＥＴＱ２３がクランプ動作を行い、
ドレインに印加される電源電圧ＶＤＤに無関係にソース
からＶＰＰ−Ｖth(Q23) のように安定化電圧ＶＣＬＰが
出力される。Above the lower limit operating voltage of the internal circuit such as the step-down voltage generating circuit, a voltage corresponding to the threshold voltage Vth (Qm) of the MOSFET Qm of the memory cell is always applied between VPP and VDL as described above. There is a difference. Therefore, in the normal operation range, the power supply voltage VDD changes with respect to the boosted voltage VPP and the step-down voltage VDL which are considered to be substantially constant. And the above MOSFE
The threshold voltage Vth (Q23) of TQ23 is MOSFET Qm
Is smaller than the threshold voltage Vth (Qm). From this, V
A relatively low power supply voltage VDD such as VDD <V1 with respect to a voltage V1 having a relationship of PP−Vth (Q23) = VDD.
In this range, as the voltage applied to the gate and source of MOSFET Q23 is made larger than its threshold voltage Vth (Q23), power supply voltage VDD applied to the drain is output to the source as it is. . On the other hand, in a relatively high range of the power supply voltage VDD such as VDD ≧ V1, the MOSFET Q23 performs a clamping operation,
Regardless of the power supply voltage VDD applied to the drain, a stabilized voltage VCLP like VPP-Vth (Q23) is output from the source.
【００２２】これにより、ＶＤＤ＜Ｖ１のときには、Ｖ
ＣＬＰ＝ＶＤＤとなって、カラム選択信号ＹＳｉの選択
レベルは、上記電源電圧ＶＤＤに対応して変化するもの
となる。ＶＤＤ≧Ｖ１のときには、ＶＣＬＰ＝ＶＰＰ−
Ｖth(Q23) となって、カラム選択信号ＹＳｉの選択レベ
ルは、上記電源電圧ＶＤＤの上昇に無関係に上記昇圧電
圧ＶＰＰに対応した安定化電圧とされる。Accordingly, when VDD <V1, V
When CLP = VDD, the selection level of the column selection signal YSi changes according to the power supply voltage VDD. When VDD ≧ V1, VCLP = VPP−
Vth (Q23), the selection level of the column selection signal YSi is a stabilized voltage corresponding to the boosted voltage VPP regardless of the rise of the power supply voltage VDD.
【００２３】図３には、この発明を説明するための波形
図が示されている。（Ａ）には、ビット線の波形図が示
され、ビット線ＢＬとＢＬＢの微小な電圧差がセンスア
ンプの増幅動作によってＶＤＬとＶＳＳのような電圧差
に拡大された波形が示されている。（Ｂ）には、カラム
選択線ＹＳｉの波形図が示され、ＶＤＤ＞Ｖ１のような
電源電圧ＶＤＤのもとでの波形が示されている。（Ｂ）
において、波形Ａは、この発明に係るＶＣＬＰ発生回路
を用いないで、電源電圧ＶＤＤを用いてカラム選択線Ｙ
Ｓｉを形成した場合の波形が示され、波形Ｂはこの発明
に係るＶＣＬＰ発生回路を用いた場合の波形が示されて
いる。FIG. 3 is a waveform chart for explaining the present invention. (A) shows a waveform diagram of the bit line, and shows a waveform in which a minute voltage difference between the bit lines BL and BLB is expanded to a voltage difference like VDL and VSS by the amplification operation of the sense amplifier. . (B) shows a waveform diagram of the column selection line YSi, and shows a waveform under the power supply voltage VDD such that VDD> V1. (B)
In the waveform A, the column selection line Y using the power supply voltage VDD without using the VCLP generation circuit according to the present invention is used.
A waveform when Si is formed is shown, and a waveform B is a waveform when the VCLP generation circuit according to the present invention is used.
【００２４】上記のようなカラム選択線ＹＳｉのハイレ
ベルにより、カラムスイッチＭＯＳＦＥＴＱ１２とＱ１
３をオン状態にして、ビット線ＢＬ，ＢＬＢとローカル
入出力線ＬＩＯ，ＬＩＯＢとを接続させた場合、（Ａ）
に示すようにローカル入出力線ＬＩＯ，ＬＩＯＢの降圧
電圧ＶＤＬに対応したプリチャージ電圧がロウレベル側
のビット線ＢＬＢに伝えら、かかるビット線ＢＬＢが浮
き上がりが生じる。このビット線ＢＬＢの浮き上がり量
は、上記カラムスイッチＭＯＳＦＥＴＱ１３とセンスア
ンプのＭＯＳＦＥＴＱ６及びＱ８のレシオ（抵抗比）に
より決まり、上記（Ｂ）の波形ＡのようにＭＯＳＦＥＴ
Ｑ１３のゲートに電源電圧ＶＤＤのような高い電圧が供
給された状態では、ＭＯＳＦＥＴＱ１３のオン抵抗値が
小さくなって、（Ａ）の波形Ａのように浮き上がり量が
大きくなって、ハイレベルのビット線ＢＬとの電圧差Δ
Ｖsig が小さくなってしまう。By the high level of the column selection line YSi as described above, the column switch MOSFETs Q12 and Q1
3 is turned on to connect the bit lines BL and BLB to the local input / output lines LIO and LIOB, (A)
As shown in (1), the precharge voltage corresponding to the step-down voltage VDL of the local input / output lines LIO, LIOB is transmitted to the low-level side bit line BLB, and the bit line BLB rises. The amount of floating of the bit line BLB is determined by the ratio (resistance ratio) of the column switch MOSFET Q13 and the MOSFETs Q6 and Q8 of the sense amplifier, and as shown in the waveform A of FIG.
In a state where a high voltage such as the power supply voltage VDD is supplied to the gate of Q13, the on-resistance value of the MOSFET Q13 becomes small, and the floating amount becomes large as shown by the waveform A in FIG. Voltage difference from BL Δ
Vsig becomes small.
【００２５】これに対して、上記（Ｂ）の波形Ｂのよう
にＭＯＳＦＥＴＱ１３のゲートには、上記電源電圧ＶＤ
Ｄの上昇には無関係にされたＶＰＰ−Ｖth(Q23) ＝ＶＣ
ＬＰのようなクランプされた電圧を用いた場合には、Ｍ
ＯＳＦＥＴＱ１３のオン抵抗値を大きく維持させること
ができ、（Ａ）の波形Ｂのように浮き上がり量を制限す
ることができる。On the other hand, as shown in the waveform B of (B), the gate of the MOSFET Q13 has the power supply voltage VD
VPP-Vth (Q23) = VC made independent of the rise of D
When using a clamped voltage such as LP, M
The on-resistance value of the OSFET Q13 can be kept large, and the floating amount can be limited as shown by the waveform B in FIG.
【００２６】このようなビット線ＢＬとＢＬＢの電位差
は、ＣＭＯＳラッチ構成のセンスアンプの両入力に印加
されるものであり、そのレベルマージンが小さいと上記
カラム選択信号ＹＳｉが形成されたタイミングで、上記
ビット線ＢＬとＢＬＢのいずれか一方に何らかの原因で
ノイズがのって、上記レベル関係が逆転してセンスアン
プがそれを増幅し記憶データが破壊され、あるいは誤っ
たデータの書き込みが行われてしまうという問題が生じ
る。Such a potential difference between the bit lines BL and BLB is applied to both inputs of a sense amplifier having a CMOS latch structure. If the level margin is small, the potential difference between the bit lines BL and BLB is reduced at the timing when the column selection signal YSi is formed. Noise is applied to one of the bit lines BL and BLB for some reason, the level relationship is reversed, the sense amplifier amplifies it, and the stored data is destroyed, or incorrect data is written. The problem arises.
【００２７】上記のように通常の動作範囲において、電
源電圧ＶＤＤが上記電圧Ｖ１より高いときには、上記電
源電圧ＶＤＤの上昇に伴いカラムスイッチＭＯＳＦＥＴ
のオン抵抗値が過剰に小さくなりすぎてロウレベル側の
ビット線電位を大きく浮き上がらせてしまうことによる
センスアンプの動作マージンの低下を防止することがで
きる。反面、通常の動作範囲において、電源電圧ＶＤＤ
が上記電圧Ｖ１より低いときには、上記電源電圧ＶＤＤ
に対応して電圧ＶＣＬＰに切り換えて、降圧電圧ＶＤＬ
を用いる場合に比べて、カラムスイッチＭＯＳＦＥＴの
オン抵抗値が過剰に大きくなりすぎて、リード／ライト
動作時の信号伝達速度が遅くなってしまうことを防止す
るものである。換言すれば、上記動作範囲では、電源電
圧ＶＤＤを活用することにより、カラムスイッチＭＯＳ
ＦＥＴのオン抵抗値を小さくしてリード／ライト動作の
高速化を図るようにするものである。なお、このときの
ロウレベル側のビット線の浮き上がりは、上記電源電圧
ＶＤＤが上記電圧Ｖ１より高いときよりも当然に小さく
なり問題になることはない。As described above, in the normal operation range, when the power supply voltage VDD is higher than the voltage V1, the column switch MOSFET is increased with the increase in the power supply voltage VDD.
Can be prevented from lowering the operation margin of the sense amplifier due to the fact that the ON resistance value of the bit line becomes excessively small and the bit line potential on the low level side rises significantly. On the other hand, in the normal operation range, the power supply voltage VDD
Is lower than the voltage V1, the power supply voltage VDD
Is switched to the voltage VCLP corresponding to the step-down voltage VDL.
This prevents the on-resistance value of the column switch MOSFET from becoming excessively large as compared with the case where the signal transmission speed is used, thereby preventing the signal transmission speed during the read / write operation from being reduced. In other words, in the above-mentioned operation range, the column switch MOS is utilized by utilizing the power supply voltage VDD.
The on-resistance value of the FET is reduced to speed up the read / write operation. At this time, the floating of the bit line on the low level side is naturally smaller than when the power supply voltage VDD is higher than the voltage V1, so that there is no problem.
【００２８】この実施例では、基本的にはカラムの選択
動作に必要な電流は、外部端子から供給された電源電圧
ＶＤＤから行われるものであるため、前記のような内部
降圧回路で形成された降圧電圧ＶＤＬを用いる場合に比
べて、かかる内部降圧回路の負荷を軽減させることがで
きる。換言すれば、内部降圧回路においては、カラム選
択動作を考慮することなく、動作電流の設定が可能にな
るからその分回路規模を小さくしたり、消費電流を小さ
くすることが可能になるものである。In this embodiment, since the current necessary for the column selecting operation is basically generated from the power supply voltage VDD supplied from the external terminal, the current is formed by the above-described internal step-down circuit. The load on the internal voltage down converter can be reduced as compared with the case where the step down voltage VDL is used. In other words, in the internal step-down circuit, the operation current can be set without considering the column selection operation, so that the circuit scale can be reduced and the current consumption can be reduced accordingly. .
【００２９】図４には、この発明が適用されるダイナミ
ック型ＲＡＭの一実施例の概略レイアウト図が示されて
いる。同図の各回路ブロックは、公知の半導体集積回路
の製造技術によって、単結晶シリコンのような１個の半
導体基板上において形成される。同図の各回路は、上記
半導体基板上での幾何学的な配置にほぼ合わせて描かれ
ている。この実施例では、メモリアレイは、前記同様に
全体として４個に分けられて、メモリバンク（Ｂａｎ
ｋ）０〜３を構成するようにされる。FIG. 4 is a schematic layout diagram of one embodiment of a dynamic RAM to which the present invention is applied. Each circuit block shown in the figure is formed on one semiconductor substrate such as single crystal silicon by a known semiconductor integrated circuit manufacturing technique. Each circuit in the figure is drawn substantially in accordance with the geometrical arrangement on the semiconductor substrate. In this embodiment, the memory array is divided into four as a whole similarly to the above, and the memory bank (Ban) is used.
k) 0-3.
【００３０】上記メモリバンク０〜３は、半導体チップ
の長手方向に沿った上下に２個、左右に２個ずつに分割
されたメモリアレイに対応される。上記チップの長手方
向に沿った中央部分にアドレス入力回路、データ入出力
回路及びボンディングパッド列からなる周辺回路が設け
られる。この周辺回路は、ランダム・ロジック回路から
なる上記各回路のレイアウトを合理的にするために、ラ
ンダム・ロジック回路とボンディングパッドが並んで配
置される。The memory banks 0 to 3 correspond to a memory array divided into two vertically and two left and right along the longitudinal direction of the semiconductor chip. A peripheral circuit including an address input circuit, a data input / output circuit, and a bonding pad row is provided at a central portion along the longitudinal direction of the chip. In this peripheral circuit, the random logic circuit and the bonding pads are arranged side by side in order to rationalize the layout of each of the above circuits composed of the random logic circuit.
【００３１】前記公報記載のダイナミック型ＲＡＭにお
いては、ボンディングバットと周辺回路とが半導体チッ
プの長手方向に沿った中央部分に直線的に並んで配置さ
れる。この構成では、ボンディングパッド数が限られて
しまうし、ボンディングパッドと周辺回路との接続が距
離が長くなる。この実施例では、上記周辺回路とボンデ
ィングパッド列とが並んで配置される。この構成では、
ボンディングパッド列は、半導体チップの長手方向に沿
った中心線から偏った位置に配置される。この結果、半
導体チップの長手方向に沿った中央部分には、比較的大
きな纏まったエリアを確保することができ回路素子のレ
イアウト設計を行うにおいて好都合となる。つまり、周
辺回路とボンディングパッド列とが並んで配置させる構
成でも、ボンディングパッドを中心にして、周辺回路を
左右に振り分けて配置するようにした場合に比べて高集
積化や高速化に適したものとなる。In the dynamic RAM described in the above publication, the bonding butt and the peripheral circuit are linearly arranged at a central portion along the longitudinal direction of the semiconductor chip. In this configuration, the number of bonding pads is limited, and the distance between the bonding pads and the peripheral circuit is long. In this embodiment, the peripheral circuit and the bonding pad row are arranged side by side. In this configuration,
The bonding pad row is arranged at a position deviated from a center line along the longitudinal direction of the semiconductor chip. As a result, a relatively large integrated area can be secured in the central portion along the longitudinal direction of the semiconductor chip, which is convenient in designing the layout of circuit elements. In other words, even in a configuration in which the peripheral circuit and the bonding pad row are arranged side by side, a configuration suitable for high integration and high speed operation as compared with a configuration in which the peripheral circuit is distributed right and left around the bonding pad. Becomes
【００３２】この実施例のダイナミック型ＲＡＭは、後
述するようなシンクロナスＤＲＡＭに向けられており、
上記周辺回路は以下の各回路ブロックが含まれる。同図
における半導体チップの長手方向に沿った上半分の中央
部においては、次の各回路ブロックが設けられる。ＶＰ
Ｐ−Ｇは、昇圧電圧発生回路であり、メモリセルが接続
されたワード線の選択回路や、後述するシェアードスイ
ッチＭＯＳＦＥＴの選択回路の動作電圧に用いられて選
択レベルを決定する。ＶＰＰ−Ｃは、上記昇圧回路の動
作を制御する制御回路であり、後述する降圧電圧ＶＤＬ
を基準にしてメモリセルのアドレス選択ＭＯＳＦＥＴの
しきい値電圧Ｖth(Qm)に対応した電圧だけ昇圧した電圧
を形成するよう昇圧回路ＶＰＰ−Ｇの動作を制御する。The dynamic RAM of this embodiment is directed to a synchronous DRAM as described later.
The peripheral circuit includes the following circuit blocks. The following circuit blocks are provided in the center of the upper half along the longitudinal direction of the semiconductor chip in FIG. VP
PG is a step-up voltage generation circuit, which is used for an operation voltage of a selection circuit of a word line to which a memory cell is connected and a selection circuit of a shared switch MOSFET described later to determine a selection level. VPP-C is a control circuit for controlling the operation of the booster circuit.
, The operation of the booster circuit VPP-G is controlled so as to form a voltage boosted by a voltage corresponding to the threshold voltage Vth (Qm) of the address selection MOSFET of the memory cell.
【００３３】ＨＶＤＤＱ−Ｇは、電源電圧ＶＤＤを１／
２に分圧した電圧を形成するものであり、差動回路で構
成された入力バッファの参照電圧とされ、ＶＤＤ振幅の
入力信号のハイレベル／ロウレベルの判定を行うのに用
いられる。ＩＯＢとＣＬ−Ｃは、入出力回路とクロック
コントロール回路であり、ＣＬ−Ｃは、出力バッファの
ＣＡＳレイテンシに対応した動作制御に用いられる。こ
のＩＯＢとＣＬ−Ｃは、同様な回路が全体で５個設けら
れる。HVDDQ-G reduces the power supply voltage VDD by 1 /
The divided voltage is formed as a reference voltage of an input buffer composed of a differential circuit, and is used to determine a high level / low level of an input signal having a VDD amplitude. IOB and CL-C are an input / output circuit and a clock control circuit, and CL-C is used for operation control corresponding to CAS latency of the output buffer. The IOB and CL-C are provided with a total of five similar circuits.
【００３４】Ｙ−ＰＲＥＤとＲＷＢは、Ｙプリデコーダ
とリード／ライトバッファである。リード／ライトバッ
ファは、メインアンプの動作制御及びラントアンプの動
作を行う。ＶＰＥＲＩ−ＧとＶＤＬ−Ｇは、降圧電圧発
生回路であり、周辺回路の降圧した動作電圧ＶＰＲＥＩ
とセンスアンプの動作電圧ＶＤＬを形成する。これらの
降圧電圧発生回路は、同様な回路が他に２個設けられ
る。ＶＰＰ−Ｓは、ＶＰＰ電圧が所望の電圧であるか否
かを検出するＶＰＰセンサである。そして、半導体チッ
プの中央部分には、特に制限されないが、上記降圧電圧
ＶＰＥＲＩを安定化する安定化容量ＶＰＥＲＩ−Ｃが設
けられる。Y-PRED and RWB are a Y predecoder and a read / write buffer. The read / write buffer controls the operation of the main amplifier and the operation of the runt amplifier. VPERI-G and VDL-G are step-down voltage generating circuits, and the step-down operating voltages VPREI of peripheral circuits are reduced.
And the operating voltage VDL of the sense amplifier. As for these step-down voltage generation circuits, two other similar circuits are provided. VPP-S is a VPP sensor that detects whether the VPP voltage is a desired voltage. Then, a stabilizing capacitor VPERI-C for stabilizing the step-down voltage VPERI is provided at a central portion of the semiconductor chip, although not particularly limited.
【００３５】同図における半導体チップの長手方向に沿
った下半分の中央部においては、次の各回路ブロックが
設けられる。ＸＡＤ−Ｌは、Ｘアドレスラッチ回路であ
り、Ｙ−ＣＬＫは、Ｙクロック回路であり、Ｙ系の動作
に対応したクロック信号を発生する。ＭＤＥＣ／ＣＬＫ
ＢとＣＯＭＤは、モードデコーダ／クロックバッファと
コマンド回路である。ＡＤＭＲは、アドレスモードレジ
スタであり、同様な回路が他に１個設けられる。Ｙ−Ｃ
ＮＴとＹ−ＣＮＣは、Ｙカンウタとその制御回路であ
り、ＲＥＦＣはリフレッシュ制御回路であり、ＢＯＰは
ボンディングオプション回路であり、ＰＵＰ−Ｇは、電
源投入検出回路である。In the center of the lower half along the longitudinal direction of the semiconductor chip in the figure, the following circuit blocks are provided. XAD-L is an X address latch circuit, and Y-CLK is a Y clock circuit, which generates a clock signal corresponding to Y-system operation. MDEC / CLK
B and COMD are a mode decoder / clock buffer and a command circuit. ADMR is an address mode register, and another similar circuit is provided. Y-C
NT and Y-CNC are a Y counter and its control circuit, REFC is a refresh control circuit, BOP is a bonding option circuit, and PUP-G is a power-on detection circuit.
【００３６】上記のような複数からなる回路ブロックに
沿って、ボンディングパッドがほぼ直線的に並べられて
形成される。この構成では、ボンディングパッドを挟ん
で、周辺回路が左右に分離して配置されしまうものに比
べて、各回路ブロックでの信号伝達径路がボディングパ
ッドを回避するために不所望に長くされることもなく、
短い長さで形成することができるから動作の高速化が可
能になる。そして、１つの回路ブロックを纏まったエリ
アに集中して形成できるために、後述するような自動配
線を考慮した回路素子のレイアウトを容易にするもので
ある。The bonding pads are formed substantially linearly along the plurality of circuit blocks as described above. In this configuration, the signal transmission path in each circuit block is undesirably lengthened in order to avoid the padding pad, as compared with the case where the peripheral circuit is separated left and right with the bonding pad interposed therebetween. No,
Since it can be formed with a short length, the operation can be speeded up. In addition, since one circuit block can be formed in a concentrated area, the layout of circuit elements in consideration of automatic wiring described later is facilitated.
【００３７】この実施例では、半導体チップの短手方向
の中央部に、別の周辺回路ＢＳＬＯＷＥＲが設けられ
る。この回路ＢＳＬＯＷＥＲは、特に制限されないが、
後述するように、メモリアレイ（メモリバンク）の欠
陥、つまり不良ワード線を予備のワード線に置き換えた
り、あるいは不良ビット線を予備のビット線に置き換え
るための欠陥救済回路が設けられる。In this embodiment, another peripheral circuit BSLOWER is provided at the center of the semiconductor chip in the lateral direction. Although this circuit BSLOWER is not particularly limited,
As will be described later, a defect repair circuit is provided for replacing a defect in a memory array (memory bank), that is, a defective word line with a spare word line, or replacing a defective bit line with a spare bit line.
【００３８】図５には、この発明が適用されるダイナミ
ック型ＲＡＭの一実施例の概略レイアウト図が示されて
いる。この実施例では、メモリアレイは、前記同様に全
体として４個に分けられる。半導体チップの長手方向に
沿った上下に２個、左右に２個ずつのメモリアレイが分
割されて設けられ、前記同様に上記チップの長手方向に
沿った中央部分にアドレス入力回路、データ入出力回路
及びボンディングパッド列からなる入出力インターフェ
イス回路ＰＥＲＩ等が設けられる。上記メモリアレイの
上記中央側にはメインアンプＭＡが配置される。FIG. 5 is a schematic layout diagram of an embodiment of a dynamic RAM to which the present invention is applied. In this embodiment, the memory array is divided into four as a whole as described above. Two memory arrays are vertically divided and two left and right are provided separately along the longitudinal direction of the semiconductor chip, and an address input circuit and a data input / output circuit are provided at a central portion along the longitudinal direction of the chip as described above. And an input / output interface circuit PERI including a row of bonding pads. A main amplifier MA is arranged on the center side of the memory array.
【００３９】上述のように半導体チップの長手方向に沿
った上下に２個と、左右に２個ずつに分けられて合計４
個からなる各メモリアレイにおいて、長手方向に対して
左右方向の中間部にＸ系プリデコーダ回路ＲＯＷＰＤＣ
及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯ
ＬＰＤＣ及び救済回路ＣＯＬＲＥＤが纏めて配置され
る。つまり、上記４個のメモリアレイにそれぞれ対応し
て、上記Ｘ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回
路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及
び救済回路ＣＯＬＲＥＤが上記左右２個ずつ設けられた
メモリアレイに対応して２組ずつ振り分けて設けられ
る。As described above, the semiconductor chip is divided into two at the top and bottom along the longitudinal direction and two at the left and right, and the total is four.
In each of the memory arrays composed of a plurality of memory cells, an X-system predecoder circuit
And relief circuit ROWRED, Y-system predecoder circuit CO
The LPDC and the relief circuit COLRED are arranged together. That is, corresponding to the four memory arrays, respectively, the X-system pre-decoder circuit ROWDCC and the relief circuit ROWRED, the Y-system pre-decoder circuit COLPDC and the relief circuit COLRED correspond to the memory array in which the left and right two are provided. And two sets are provided separately.
【００４０】上記メモリアレの上記中間部分に沿って前
記同様にメインワードドライバ領域ＭＷＤが形成され
て、それぞれのメモリアレイに対応して下、上方側に延
長するように設けられたメインワード線をそれぞれが駆
動するようにされる。この構成では、前記同様なザブア
レイを用いた場合には、１６個のサブアレイを貫通する
ようにメインワード線が延長される。そして、上記メモ
リアレイにおいて、上記チップ中央部分とは反対側のチ
ップ周辺側にＹデコーダＹＤＣが設けられる。つまり、
この実施例においては、上記中央側に配置されたメイン
アンプＭＡと周辺側に配置されたＹデコーダＹＤＣとに
より上記４分割されてなる各メモリアレイがそれぞれ挟
さまれるように配置されるものである。この場合には、
前記のようにチップ中央部には、縦方向と横方向に延長
される配線チャンネルが交差する部分が発生し、そこに
安定化容量Ｃが形成される。また、前記のように周辺回
路等の隙間にも分散して小さな容量値の安定化容量が適
宜に設けられる。A main word driver region MWD is formed along the intermediate portion of the memory array in the same manner as described above, and main word lines provided to extend downward and upward corresponding to the respective memory arrays are respectively provided. Are driven. In this configuration, when the same sub array is used, the main word line is extended so as to penetrate the 16 sub arrays. In the memory array, a Y decoder YDC is provided on a chip peripheral side opposite to the chip central part. That is,
In this embodiment, the memory arrays divided into four by the main amplifier MA arranged on the center side and the Y decoder YDC arranged on the peripheral side are arranged so as to be sandwiched therebetween. . In this case,
As described above, in the central portion of the chip, a portion where the wiring channels extending in the vertical direction and the horizontal direction intersect occurs, and the stabilizing capacitance C is formed there. Further, as described above, a stabilizing capacitor having a small capacitance value is appropriately provided dispersedly in a gap in a peripheral circuit or the like.
【００４１】上記メモリアレイにおいて、特に制限され
ないが、上記チップ中央部分とは反対側のチップ周辺側
にＹデコーダＹＤＣが設けられる。このＹデコーダＹＤ
Ｃに対応し、上記カラム選択線を駆動する駆動回路と、
それに前記のような動作電圧ＶＣＬＰを供給するＶＣＬ
Ｐ発生回路が設けられる。このＶＬＣＰ発生回路は、特
に制限されないが、複数のカラム選択線駆動回路に対し
て共通に設けられるようにされる。In the memory array, although not particularly limited, a Y decoder YDC is provided on a chip peripheral side opposite to the chip central part. This Y decoder YD
C, a driving circuit for driving the column selection line,
VCL that supplies the operating voltage VCLP as described above
A P generation circuit is provided. Although not particularly limited, the VLCP generation circuit is provided commonly to a plurality of column selection line driving circuits.
【００４２】この実施例においては、上記中央側に配置
されたメインアンプＭＡと周辺側に配置されたＹデコー
ダＹＤＣとにより上記４分割されてなる各メモリアレイ
が挟さまれるように配置される。上記メモリアレイは、
その１つが拡大して示されているように、複数のサブア
レイ１５に分割される。かかるサブアレイ１５は、それ
を挟むように配置されたセンスアンプ領域１６、サブワ
ードドライバ領域１７に囲まれて形成される。上記セン
スアンプアンプ領域１６と、上記サブワードドライバ領
域１７の交差部は交差領域１８とされる。上記センスア
ンプ領域１６に設けられるセンスアンプは、シェアード
センス方式により構成され、メモリセルアレイの両端に
配置されるセンスアンプを除いて、センスアンプを中心
にして左右に相補ビット線が設けられ、左右いずれかの
メモリセルアレイの相補ビット線に選択的に接続され
る。In this embodiment, the memory arrays divided into four are interposed between the main amplifier MA arranged on the center side and the Y decoder YDC arranged on the peripheral side. The memory array is
One of them is divided into a plurality of sub-arrays 15 as shown in an enlarged manner. The sub-array 15 is formed so as to be surrounded by a sense amplifier region 16 and a sub-word driver region 17 arranged so as to sandwich the sub-array 15. An intersection between the sense amplifier region 16 and the sub-word driver region 17 is an intersection region 18. The sense amplifiers provided in the sense amplifier region 16 are configured by a shared sense method. Except for the sense amplifiers arranged at both ends of the memory cell array, complementary bit lines are provided right and left around the sense amplifier. Selectively connected to the complementary bit lines of the memory cell array.
【００４３】１つのサブアレイ１５は、図示しないが例
えば２５６本のサブワード線と、それと直交する２５６
対からなる相補ビット線（又はデータ線）とにより構成
される。なお、サブアレイには不良ワード線又は不良ビ
ット線の救済のために予備のワード線及び予備の相補ビ
ット線も設けられるものである。上記１つのメモリアレ
イにおいて、上記サブアレイがワード線の配列方向に１
６個設けられるから、全体としての上記サブワード線は
約４Ｋ分設けられ、ビット線の配列方向に１６個設けら
れるから、相補ビット線は全体として約４Ｋ分設けられ
る。このようなメモリアレイが全体で４個設けられるか
ら、全体では４×４Ｋ×４Ｋ＝６４Ｍビットのような記
憶容量を持つようにされる。これにより、相補ビット線
その長さが、上記１６個のサブアレイに対応して１／１
６の長さに分割される。サブワード線は、上記１６個の
サブアレイに対応して１／１６の長さに分割される。Although not shown, one sub-array 15 has, for example, 256 sub-word lines and 256 sub-word lines orthogonal thereto.
A pair of complementary bit lines (or data lines). The sub-array is also provided with a spare word line and a spare complementary bit line for repairing a defective word line or a defective bit line. In the one memory array, the sub-array may be one in the word line arrangement direction.
Since six sub-word lines are provided, about four K sub-word lines are provided as a whole, and sixteen sub-word lines are provided in the bit line arrangement direction, so that about 4 K complementary bit lines are provided as a whole. Since four such memory arrays are provided in total, the memory array has a storage capacity such as 4 × 4K × 4K = 64 Mbits. Thereby, the length of the complementary bit line is reduced to 1/1 corresponding to the 16 sub-arrays.
It is divided into six lengths. The sub-word lines are divided into 1/16 lengths corresponding to the 16 sub-arrays.
【００４４】上記１つのメモリアレイの分割されたサブ
アレイ１５毎にサブワードドライバ（サブワード線駆動
回路）１７が設けられる。サブワードドライバ１７は、
上記のようにメインワード線に対して１／１６の長さに
分割され、それと平行に延長されるサブワード線の選択
信号を形成する。この実施例では、メインワード線の数
を減らすために、言い換えるならば、メインワード線の
配線ピッチを緩やかにするために、特に制限されない
が、１つのメインワード線に対して、相補ビット線方向
に４本からなるサブワード線を配置させる。このように
メインワード線方向には８本に分割され、及び相補ビッ
ト線方向に対して４本ずつが割り当てられたサブワード
線の中から１本のサブワード線を選択するために、メイ
ンワードドライバＭＷＤには図示しないサブワード選択
ドライバが配置される。このサブワード選択ドライバ
は、上記サブワードドライバの配列方向に延長される４
本のサブワード選択線の中から１つを選択する選択信号
を形成する。A sub-word driver (sub-word line driving circuit) 17 is provided for each of the divided sub-arrays 15 of the one memory array. The sub word driver 17
As described above, a selection signal for a sub word line is formed which is divided into 1/16 the length of the main word line and extended in parallel with the length. In this embodiment, in order to reduce the number of main word lines, in other words, to reduce the wiring pitch of the main word lines, there is no particular limitation. Are arranged four sub-word lines. In order to select one sub-word line from among the sub-word lines divided into eight in the main word line direction and four by four in the complementary bit line direction, the main word driver MWD is used. Is provided with a sub-word selection driver (not shown). This sub-word selection driver is extended in the arrangement direction of the sub-word drivers.
A selection signal for selecting one of the sub-word selection lines is formed.
【００４５】図５のようなレイアウトを採用した場合に
おいて、Ｙアドレスが入力されると、アドレスバッファ
ＡＤＤＢＵＰを通して上記メモリアレイの中間部に設け
られた救済回路、プリデコーダを介してチップの周辺側
に配置されたＹデコーダＹＤＣに伝えられ、ここでＹ選
択信号が形成される。上記Ｙ選択信号より１つのサブア
レイの相補ビット線が選択されて、それと反対側のチッ
プ中央部側のメインアンプＭＡに伝えられ、増幅されて
図示しない出力回路を通して出力される。In the case where the layout as shown in FIG. 5 is adopted, when a Y address is inputted, a relief circuit provided in the middle portion of the memory array through an address buffer ADDBUP, and a peripheral side of a chip through a predecoder are provided. It is transmitted to the arranged Y decoder YDC, where a Y selection signal is formed. The complementary bit line of one sub-array is selected from the Y selection signal, transmitted to the main amplifier MA on the opposite side of the chip center, amplified, and output through an output circuit (not shown).
【００４６】この構成は、一見すると信号がチップを引
き回されて読み出し信号が出力されるまでの時間が長く
なるように判断される。しかし、救済回路には、アドレ
ス信号をそのまま入力する必要があるので、救済回路を
チップ中央のいずれかに配置すると、不良アドレスであ
るか否かの判定結果をまってプリデコーダの出力時間が
決定される。つまり、プリデコーダと救済回路とが離れ
ていると、そこでの信号遅延が実際のＹ選択動作を遅ら
せる原因となる。At first glance, this configuration is determined so that the time required for a signal to be routed around the chip and for a read signal to be output is long. However, since the address signal needs to be input to the rescue circuit as it is, if the rescue circuit is arranged at one of the centers of the chips, the output time of the predecoder is determined based on the result of determining whether or not the address is defective. Is done. In other words, if the predecoder and the rescue circuit are far apart, the signal delay there causes the actual Y selection operation to be delayed.
【００４７】この実施例では、メモリアレイを挟んでメ
インアンプＭＡとＹデコーダＹＤＣが両側に配置される
ため、サブアレイの相補ビット線を選択するための信号
伝達経路と、選択された相補ビット線から入出力線を通
ってメインアンプＭＡの入力に至る信号伝達経路との和
は、いずれの相補ビット線を選択しようともメモリアレ
イを横断するだけの信号伝達経路となって上記のように
１往復するものの半分に短縮できるものである。これに
より、メモリアクセスの高速化が可能になるものであ
る。In this embodiment, since the main amplifier MA and the Y decoder YDC are arranged on both sides of the memory array, a signal transmission path for selecting a complementary bit line of the sub-array and a signal transmission path for selecting the complementary bit line The sum of the sum of the signal transmission path to the input of the main amplifier MA through the input / output line becomes a signal transmission path that only traverses the memory array regardless of which complementary bit line is selected, and makes one round trip as described above. It can be reduced to half of what it is. This makes it possible to speed up memory access.
【００４８】図６には、この発明に係るダイナミック型
ＲＡＭのセンスアンプ部を中心にして、アドレス入力か
らデータ出力までの簡略化された一実施例の回路図が示
されている。同図においては、２つのサブアレイ１５に
上下から挟まれるようにされたセンスアンプ１６と交差
エリア１８に設けられる回路が例示的に示され、他はブ
ロック図として示されている。FIG. 6 is a circuit diagram of a simplified embodiment from address input to data output centering on the sense amplifier section of the dynamic RAM according to the present invention. In the figure, a sense amplifier 16 sandwiched between two subarrays 15 from above and below and a circuit provided in an intersection area 18 are exemplarily shown, and others are shown as block diagrams.
【００４９】ダイナミック型メモリセルは、上記１つの
サブアレイ１５に設けられたサブワード線ＳＷＬと、相
補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬと
の間に設けられた１つが代表として例示的に示されてい
る。ダイナミック型メモリセルは、アドレス選択ＭＯＳ
ＦＥＴＱｍと記憶キャパシタＣｓから構成される。アド
レス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線Ｓ
ＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビ
ット線ＢＬに接続され、ソースに記憶キャパシタＣｓが
接続される。記憶キャパシタＣｓの他方の電極は共通化
されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳ
ＦＥＴＱｍの基板（チャンネル）には負のバックバイア
ス電圧ＶＢＢが印加される。特に制限されないが、上記
バックバイアス電圧ＶＢＢは、−１Ｖのような電圧に設
定される。上記サブワード線ＳＷＬの選択レベルは、上
記ビット線のハイレベルに対して上記アドレス選択ＭＯ
ＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧Ｖ
ＰＰとされる。The dynamic memory cell is typically exemplified by one provided between the sub-word line SWL provided in the one sub-array 15 and one of the complementary bit lines BL and BLB. Is shown in The dynamic memory cell has an address selection MOS
It comprises an FET Qm and a storage capacitor Cs. The gate of the address selection MOSFET Qm is connected to the sub word line S
The drain of the MOSFET Qm is connected to the bit line BL, and the source is connected to the storage capacitor Cs. The other electrode of the storage capacitor Cs is shared and supplied with the plate voltage VPLT. MOS above
A negative back bias voltage VBB is applied to the substrate (channel) of the FET Qm. Although not particularly limited, the back bias voltage VBB is set to a voltage such as -1V. The selection level of the sub-word line SWL is higher than the address selection MO with respect to the high level of the bit line.
High voltage V increased by the threshold voltage of SFET Qm
PP.
【００５０】センスアンプを内部降圧電圧ＶＤＬで動作
させるようにした場合、センスアンプにより増幅されて
ビット線に与えられるハイレベルは、上記内部電圧ＶＤ
Ｌレベルにされる。したがって、上記ワード線の選択レ
ベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされ
る。センスアンプの左側に設けられたサブアレイの一対
の相補ビット線ＢＬとＢＬＢは、同図に示すように平行
に配置される。かかる相補ビット線ＢＬとＢＬＢは、シ
ェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンス
アンプの単位回路の入出力ノードと接続される。When the sense amplifier is operated at the internal step-down voltage VDL, the high level amplified by the sense amplifier and given to the bit line is equal to the internal voltage VD
The level is set to L level. Therefore, the high voltage VPP corresponding to the word line selection level is set to VDL + Vth + α. A pair of complementary bit lines BL and BLB of the sub-array provided on the left side of the sense amplifier are arranged in parallel as shown in FIG. These complementary bit lines BL and BLB are connected to input / output nodes of a unit circuit of the sense amplifier by shared switch MOSFETs Q1 and Q2.
【００５１】センスアンプの単位回路は、ゲートとドレ
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣ
ＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳ
ＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接
続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソ
ースは、共通ソース線ＣＳＰに接続される。上記共通ソ
ース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭ
ＯＳＦＥＴが接続される。特に制限されないが、Ｎチャ
ンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続
された共通ソース線ＣＳＮには、上記クロスエリア１８
に設けられたＮチャンネル型のパワースイッチＭＯＳＦ
ＥＴＱ１４により接地電位に対応した動作電圧が与えら
れる。The unit circuit of the sense amplifier is composed of N-channel type amplifying MOSFETs Q5, Q6 and P-channel type amplifying MOSFETs Q7, Q8, whose gates and drains are cross-connected to form a latch.
It is composed of a MOS latch circuit. N-channel type MOS
The sources of the FETs Q5 and Q6 are connected to a common source line CSN. The sources of the P-channel MOSFETs Q7 and Q8 are connected to a common source line CSP. The common source lines CSN and CSP each have a power switch M
OSFET is connected. Although not particularly limited, the cross area 18 is connected to the common source line CSN to which the sources of the N-channel type amplification MOSFETs Q5 and Q6 are connected.
N-channel type power switch MOSF provided in
An operation voltage corresponding to the ground potential is applied by ETQ14.
【００５２】特に制限されないが、上記Ｐチャンネル型
の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共
通ソース線ＣＳＰには、上記クロスエリア１８に設けら
れたオーバードライブ用のＮチャンネル型のパワーＭＯ
ＳＦＥＴＱ１５と、上記内部電圧ＶＤＬを供給するＮチ
ャンネル型のパワーＭＯＳＦＥＴＱ１６が設けられる。
上記オーバードライブ用の電圧には、特に制限されない
が、外部端子から供給される電源電圧ＶＤＤが用いられ
る。あるいは、センスアンプ動作速度の電源電圧ＶＤＤ
依存性を軽減するために、ゲートにＶＰＰが印加され、
ドレインに電源電圧ＶＤＤが供給されたＮチャンネル型
ＭＯＳＦＥＴのソースから上記電圧を得るものとしてわ
ずかに降圧してもよい。Although not particularly limited, the common source line CSP to which the sources of the P-channel type amplification MOSFETs Q7 and Q8 are connected is connected to the N-channel type power MO for overdrive provided in the cross area 18.
An SFET Q15 and an N-channel power MOSFET Q16 for supplying the internal voltage VDL are provided.
The power supply voltage VDD supplied from an external terminal is used for the overdrive voltage, although there is no particular limitation. Alternatively, the power supply voltage VDD of the sense amplifier operating speed
VPP is applied to the gate to reduce the dependency,
The voltage may be slightly reduced as the voltage is obtained from the source of the N-channel MOSFET whose power supply voltage VDD is supplied to the drain.
【００５３】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１５のゲートに供給されるセンスアンプオーバードラ
イブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１６のゲートに供給される活性化信号ＳＡＰ
２と同相の信号とされ、ＳＡＰ１とＳＡＰ２は時系列的
にハイレベルにされる。特に制限されないが、ＳＡＰ１
とＳＡＰ２のハイレベルは昇圧電圧ＶＰＰレベルの信号
とされる。つまり、昇圧電圧ＶＰＰは、約３．６Ｖであ
るので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５、１６
を十分にオン状態にさせることができる。ＭＯＳＦＥＴ
Ｑ１５がオフ状態（信号ＳＡＰ１がロウレベル）の後に
はＭＯＳＦＥＴＱ１６のオン状態（信号ＳＡＰ２がハイ
レベル）によりソース側から内部電圧ＶＤＬに対応した
電圧を出力させることができる。The N-channel type power MOSFET
The sense amplifier overdrive activation signal SAP1 supplied to the gate of Q15 is
Activation signal SAP supplied to the gate of SFET Q16
2, and SAP1 and SAP2 are set to a high level in time series. Although not particularly limited, SAP1
And the high level of SAP2 is a signal of the boosted voltage VPP level. That is, the boosted voltage VPP is about 3.6 V, so that the N-channel MOSFETs Q15 and Q16
Can be sufficiently turned on. MOSFET
After Q15 is turned off (signal SAP1 is at low level), a voltage corresponding to internal voltage VDL can be output from the source side by turning on MOSFET Q16 (signal SAP2 is at high level).
【００５４】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０
からなるプリチャージ（イコライズ）回路が設けられ
る。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共
通にプリチャージ信号ＰＣＢが供給される。このプリチ
ャージ信号ＰＣＢを形成するドライバ回路は、図示しな
いが、上記クロスエリアにインバータ回路を設けて、そ
の立ち上がりや立ち上がりを高速にする。つまり、メモ
リアクセスの開始時にワード線選択タイミングに先行し
て、各クロスエリアに分散して設けられたインバータ回
路を通して上記プリチャージ回路を構成するＭＯＳＦＥ
ＴＱ９〜Ｑ１１を高速に切り替えるようにするものであ
る。An equalizing MOSF for short-circuiting a complementary bit line is connected to the input / output node of the unit circuit of the sense amplifier.
ETQ11 and switch MOSFETs Q9 and Q10 for supplying half precharge voltage VBLR to complementary bit lines
A precharge (equalize) circuit is provided. The gates of these MOSFETs Q9 to Q11 are commonly supplied with a precharge signal PCB. Although not shown, a driver circuit for forming the precharge signal PCB is provided with an inverter circuit in the cross area so that the rise and the rise are made faster. That is, at the start of the memory access, prior to the word line selection timing, the MOSFE which constitutes the precharge circuit through the inverter circuits distributed in each cross area.
TQ9 to Q11 are switched at high speed.
【００５５】上記クロスエリア１８には、ＩＯスイッチ
回路ＩＯＳＷ（ローカルＩＯとメインＩＯを接続するス
イッチＭＯＳＦＥＴＱ１９，Ｑ２０）が置かれる。さら
に、図３に示した回路以外にも、必要に応じて、センス
アンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチ
ャージ回路、ローカル入出力線ＬＩＯのハーフプリチャ
ージ回路、メイン入出力線のＶＤＬプリチャージ回路、
シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回
路等も設けられる。In the cross area 18, an IO switch circuit IOSW (switch MOSFETs Q19 and Q20 connecting the local IO and the main IO) is placed. In addition to the circuit shown in FIG. 3, if necessary, a half precharge circuit for the common source lines CSP and CSN of the sense amplifier, a half precharge circuit for the local I / O line LIO, and a VDL precharge circuit for the main I / O line Charge circuit,
A shared selection signal line SHR and a distributed driver circuit for SHL are also provided.
【００５６】センスアンプの単位回路は、シェアードス
イッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブア
レイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続され
る。例えば、上側のサブアレイのサブワード線ＳＷＬが
選択されたときには、センスアンプの上側シェアードス
イッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェ
アードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態に
される。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラ
ム（Ｙ）スイッチ回路を構成するものであり、上記選択
信号ＹＳが選択レベル（ハイレベル）にされるとオン状
態となり、上記センスアンプの単位回路の入出力ノード
とローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，
ＬＩＯ２Ｂ等とを接続させる。The unit circuit of the sense amplifier is connected to similar complementary bit lines BL and BLB of the sub-array 15 on the lower side of the figure via shared switch MOSFETs Q3 and Q4. For example, when the sub-word line SWL of the upper sub-array is selected, the upper shared switch MOSFETs Q1 and Q2 of the sense amplifier are turned on, and the lower shared switch MOSFETs Q3 and Q4 are turned off. The switch MOSFETs Q12 and Q13 constitute a column (Y) switch circuit, and are turned on when the selection signal YS is set to a selection level (high level). I / O lines LIO1 and LIO1B, LIO2
LIO2B etc. are connected.
【００５７】これにより、センスアンプの入出力ノード
は、上記上側の相補ビット線ＢＬ，ＢＬＢに接続され
て、選択されたサブワード線ＳＷＬに接続されたメモリ
セルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ
１２とＱ１３）を通してローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同
図では横方向に延長される。上記ローカル入出力線ＬＩ
Ｏ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮ
チャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯ
スイッチ回路を介してメインアンプ６１の入力端子が接
続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続され
る。Thus, the input / output node of the sense amplifier is connected to the upper complementary bit lines BL and BLB to amplify the minute signal of the memory cell connected to the selected sub-word line SWL, Circuit (Q
12 and Q13) through the local input / output lines LIO1, L
Communicate to IO1B. The local input / output lines LIO1, L
IO1B extends along the sense amplifier row, that is, in the horizontal direction in FIG. The local input / output line LI
O1 and LIO1B are the N provided in the cross area 18.
IO consisting of channel type MOSFETs Q19 and Q20
The input terminals of the main amplifier 61 are connected to main input / output lines MIO and MIOB via a switch circuit.
【００５８】上記ＩＯスイッチ回路は、Ｘ系のアドレス
信号を解読して形成された選択信号よりスイッチ制御さ
れれる。なお、ＩＯスイッチ回路は、上記Ｎチャンネル
型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャンネ
ル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッチ構
成としてもよい。シンクロナスＤＲＡＭのバーストモー
ドでは、上記カラム選択信号ＹＳがカウンタ動作により
切り換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ
１Ｂ及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつ
の相補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換え
られる。このようなバーストモードにおいて、この発明
を適用した場合には、低電源電圧動作時には高速リード
／ライトができ、高電源電圧動作時にはセンスアンプの
動作マージンを確保することできる。The IO switch circuit is switch-controlled by a selection signal formed by decoding an X-system address signal. The IO switch circuit may have a CMOS switch configuration in which a P-channel MOSFET is connected in parallel to each of the N-channel MOSFETs Q19 and Q20. In the burst mode of the synchronous DRAM, the column selection signal YS is switched by a counter operation, and the local I / O lines LIO1 and LIO are switched.
The connection between 1B, LIO2, LIO2B and two pairs of complementary bit lines BL, BLB of the sub-array is sequentially switched. In such a burst mode, when the present invention is applied, high-speed read / write can be performed at a low power supply voltage operation, and an operation margin of a sense amplifier can be secured at a high power supply voltage operation.
【００５９】アドレス信号Ａｉは、アドレスバッファ５
１に供給される。このアドレスバッファは、時分割的に
動作してＸアドレス信号とＹアドレス信号を取り込む。
Ｘアドレス信号は、プリデコーダ５２に供給され、メイ
ンローデコーダ１１とメインワードドライバ１２を介し
てメインワード線ＭＷＬの選択信号が形成される。上記
アドレスバッファ５１は、外部端子から供給されるアド
レス信号Ａｉを受けるものであるので、外部端子から供
給される電源電圧ＶＤＤにより動作させられ、上記プリ
デコーダは、前記の降圧電圧ＶＰＥＲＩにより動作させ
られ、上記メインワードドライバ１２は、昇圧電圧ＶＰ
Ｐにより動作させられる。このメインワードドライバ１
２として、上記プリデコード信号を受けるレベル変換機
能付論理回路が用いられる。カラムデコーダ（ドライ
バ）５３は、上記ＶＣＬＰ発生回路を構成するＭＯＳＦ
ＥＴＱ２３により動作電圧が形成される駆動回路を含
み、上記アドレスバフッァ５１の時分割的な動作によっ
て供給されるＹアドレス信号を受けて、上記選択信号Ｙ
Ｓを形成する。The address signal Ai is supplied to the address buffer 5
1 is supplied. The address buffer operates in a time-division manner to receive the X address signal and the Y address signal.
The X address signal is supplied to the predecoder 52, and a selection signal for the main word line MWL is formed via the main row decoder 11 and the main word driver 12. Since the address buffer 51 receives the address signal Ai supplied from the external terminal, it is operated by the power supply voltage VDD supplied from the external terminal, and the predecoder is operated by the step-down voltage VPERI. , The main word driver 12 outputs the boosted voltage VP
Operated by P. This main word driver 1
As 2, a logic circuit with a level conversion function for receiving the predecode signal is used. The column decoder (driver) 53 is a MOSF that constitutes the VCLP generation circuit.
The drive circuit includes a drive circuit for generating an operation voltage by the ETQ 23. The drive circuit receives the Y address signal supplied by the time-division operation of the address buffer 51, and
Form S.
【００６０】上記メインアンプ６１は、前記降圧電圧Ｖ
ＰＥＲＩにより動作させられ、外部端子から供給される
電源電圧ＶＤＤで動作させられる出力バッファ６２を通
して外部端子Ｄout から出力される。外部端子Ｄinから
入力される書き込み信号は、入力バッファ６３を通して
取り込まれ、同図においてメインアンプ６１に含まれる
ライトアンプ（ライトドライバ）を通して上記メイン入
出力線ＭＩＯとＭＩＯＢに書き込み信号を供給する。上
記出力バッファ６２の入力部には、レベル変換回路とそ
の出力信号を上記クロック信号に対応したタイミング信
号に同期させて出力させるための論理部が設けられる。The main amplifier 61 receives the step-down voltage V
The signal is output from the external terminal Dout through the output buffer 62 operated by the PERI and operated by the power supply voltage VDD supplied from the external terminal. A write signal input from the external terminal Din is captured through the input buffer 63, and supplies a write signal to the main input / output lines MIO and MIOB through a write amplifier (write driver) included in the main amplifier 61 in FIG. The input part of the output buffer 62 is provided with a level conversion circuit and a logic part for outputting the output signal in synchronization with a timing signal corresponding to the clock signal.
【００６１】特に制限されないが、上記外部端子から供
給される電源電圧ＶＤＤは、第１の形態では３．３Ｖに
され、内部回路に供給される降圧電圧ＶＰＥＲＩは２．
５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは
２．０Ｖとされる。そして、ワード線の選択信号（昇圧
電圧）は、３．８Ｖにされる。ビット線のプリチャージ
電圧ＶＢＬＲは、ＶＤＬ／２に対応した１．０Ｖにさ
れ、プレート電圧ＶＰＬＴも１．０Ｖにされる。そし
て、基板電圧ＶＢＢは−１．０Ｖにされる。上記外部端
子から供給される電源電圧ＶＤＤは、第２の形態として
２．５Ｖのような低電圧にされてもよい。このように低
い電源電圧ＶＤＤのときには、降圧電圧ＶＰＥＲＩが
２．０Ｖにされ、降圧電圧ＶＤＬが１．８Ｖ程度により
低くされる。Although not particularly limited, the power supply voltage VDD supplied from the external terminal is set to 3.3 V in the first embodiment, and the step-down voltage VPERI supplied to the internal circuit is set to 2.
5V, and the operating voltage VDL of the sense amplifier is set to 2.0V. Then, the word line selection signal (boosted voltage) is set to 3.8V. The bit line precharge voltage VBLR is set to 1.0 V corresponding to VDL / 2, and the plate voltage VPLT is also set to 1.0 V. Then, the substrate voltage VBB is set to -1.0V. The power supply voltage VDD supplied from the external terminal may be a low voltage such as 2.5 V as a second mode. At such a low power supply voltage VDD, the step-down voltage VPERI is set to 2.0 V, and the step-down voltage VDL is lowered to about 1.8 V.
【００６２】あるいは、上記前記図１を用いて説明した
ように外部端子から供給される電源電圧ＶＤＤは３．３
Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩを
省略して周辺回路を電源電圧ＶＤＤで動作させ、センス
アンプの動作電圧ＶＤＬは２．２Ｖにするものであって
もよい。そして、ワード線の選択信号（昇圧電圧ＶＰ
Ｐ）は、上記のようにＭＯＳＦＥＴＱｍのしきい値電圧
が１．８Ｖのときには、４．０Ｖにされる。ビット線の
プリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に対応した
１．１Ｖにされ、プレート電圧ＶＰＬＴも１．１Ｖにさ
れる。そして、基板電圧ＶＢＢは−１．０Ｖにされる。Alternatively, the power supply voltage VDD supplied from the external terminal is 3.3 as described with reference to FIG.
The peripheral circuit may be operated at the power supply voltage VDD while omitting the step-down voltage VPERI supplied to the internal circuit and setting the operating voltage VDL of the sense amplifier to 2.2 V. Then, a word line selection signal (boosted voltage VP)
P) is set to 4.0 V when the threshold voltage of MOSFET Qm is 1.8 V as described above. The bit line precharge voltage VBLR is set to 1.1 V corresponding to VDL / 2, and the plate voltage VPLT is also set to 1.1 V. Then, the substrate voltage VBB is set to -1.0V.
【００６３】図７には、この発明が適用される約６４Ｍ
ビットのシンクロナスＤＲＡＭ（以下、単にＳＤＲＡＭ
という）の一実施例の全体ブロック図が示されている。
この実施例のＳＤＲＡＭは、特に制限されないが、４つ
のメモリバンクのうちメモリバンク０を構成するメモリ
アレイ２００Ａとメモリバンク３を構成するメモリアレ
イ２００Ｄが例示的に示されている。つまり、４つのメ
モリバンクのうちの２つのメモリバンク１と２に対応し
たメモリアレイ２００Ｂ、２００Ｃが省略されている。
４つのメモリバンク０〜３にそれぞれ対応されたメモリ
アレイ２００Ａ〜２００Ｄは、同図に例示的に示されて
いるメモリアレイ２００Ａと２００Ｄのようにマトリク
ス配置されたダイナミック型メモリセルを備え、図に従
えば同一列に配置されたメモリセルの選択端子は列毎の
ワード線（図示せず）に結合され、同一行に配置された
メモリセルのデータ入出力端子は行毎に相補データ線
（図示せず）に結合される。FIG. 7 shows that the present invention is applied to about 64M.
Bit synchronous DRAM (hereinafter simply SDRAM)
FIG. 1 is an overall block diagram of one embodiment.
Although the SDRAM of this embodiment is not particularly limited, a memory array 200A forming a memory bank 0 and a memory array 200D forming a memory bank 3 among four memory banks are illustratively shown. That is, the memory arrays 200B and 200C corresponding to two memory banks 1 and 2 of the four memory banks are omitted.
The memory arrays 200A to 200D respectively corresponding to the four memory banks 0 to 3 include dynamic memory cells arranged in a matrix like the memory arrays 200A and 200D illustrated in FIG. Accordingly, the selection terminals of the memory cells arranged in the same column are coupled to a word line (not shown) for each column, and the data input / output terminals of the memory cells arranged in the same row have complementary data lines (FIG. (Not shown).
【００６４】上記メモリアレイ２００Ａの図示しないワ
ード線は行（ロウ）デコーダ２０１Ａによるロウアドレ
ス信号のデコード結果に従って１本が選択レベルに駆動
される。メモリアレイ２００Ａの図示しない相補データ
線はセンスアンプ及びカラム選択回路を含むＩ／Ｏ線２
０２Ａに結合される。センスアンプ及びカラム選択回路
を含むＩ／Ｏ線２０２Ａにおけるセンスアンプは、メモ
リセルからのデータ読出しによって夫々の相補データ線
に現れる微小電位差を検出して増幅する増幅回路であ
る。それにおけるカラムスイッチ回路は、相補データ線
を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイ
ッチ回路である。カラムスイッチ回路はカラムデコーダ
２０３Ａによるカラムアドレス信号のデコード結果に従
って選択動作される。One word line (not shown) of the memory array 200A is driven to a selected level in accordance with the result of decoding a row address signal by the row (row) decoder 201A. A complementary data line (not shown) of the memory array 200A is an I / O line 2 including a sense amplifier and a column selection circuit.
02A. The sense amplifier in the I / O line 202A including the sense amplifier and the column selection circuit is an amplification circuit that detects and amplifies a minute potential difference appearing on each complementary data line by reading data from a memory cell. The column switch circuit in this case is a switch circuit for selecting complementary data lines individually and conducting to the complementary I / O lines. The column switch circuit is selectively operated according to the result of decoding the column address signal by the column decoder 203A.
【００６５】メモリアレイ２００Ｂないし２００Ｄも同
様に、メモリアレイ２００Ｄに例示的に示されているよ
うにロウデコーダ２０１Ｄ，センスアンプ及びカラム選
択回路を含むＩ／Ｏ線２０２Ｄ，カラムデコーダ２０３
Ｄが設けられる。上記相補Ｉ／Ｏ線はライトバッファ２
１４Ａ，Ｂの出力端子及びメインアンプ２１２Ａ，Ｄの
入力端子に接続される。上記メインアンプ２１２Ａ，Ｄ
の出力信号は、ラッチ／レジスタ２１３の入力端子に伝
えられ、このラッチ／レジスタ２１３の出力信号は、出
力バッファ２１１を介して外部端子から出力される。ま
た、外部端子から入力された書き込み信号は、入力バッ
ファ２１０を介して上記ライトバッファ２１４Ａ，Ｄの
入力端子に伝えられる。上記外部端子は、特に制限され
ないが、１６ビットからなるデータＤ０−Ｄ１５を出力
するデータ入出力端子とされる。なお、上記省略された
メモリアレイ２００ＢとＣとに対応して、それぞれ上記
同様なメインアンプ、ライトバッファが設けられる。Similarly, the memory arrays 200B to 200D also include a row decoder 201D, an I / O line 202D including a sense amplifier and a column selection circuit, and a column decoder 203, as exemplarily shown in the memory array 200D.
D is provided. The complementary I / O line is the write buffer 2
14A and 14B and the input terminals of the main amplifiers 212A and 212D. The main amplifiers 212A and 212D
Is transmitted to the input terminal of the latch / register 213, and the output signal of the latch / register 213 is output from an external terminal via the output buffer 211. The write signal input from the external terminal is transmitted to the input terminals of the write buffers 214A and 214D via the input buffer 210. The external terminal is a data input / output terminal for outputting data D0 to D15 of 16 bits, although not particularly limited. A main amplifier and a write buffer similar to those described above are provided for the memory arrays 200B and 200C omitted.
【００６６】アドレス入力端子から供給されるアドレス
信号Ａ０〜Ａ１３はカラムアドレスバッファ２０５とロ
ウアドレスバッファ２０６にアドレスマルチプレクス形
式で取り込まれる。供給されたアドレス信号はそれぞれ
のバッファが保持する。ロウアドレスバッファ２０６は
リフレッシュ動作モードにおいてはリフレッシュカウン
タ２０８から出力されるリフレッシュアドレス信号をロ
ウアドレス信号として取り込む。カラムアドレスバッフ
ァ２０５の出力はカラムアドレスカウンタ２０７のプリ
セットデータとして供給され、列（カラム）アドレスカ
ウンタ２０７は後述のコマンドなどで指定される動作モ
ードに応じて、上記プリセットデータとしてのカラムア
ドレス信号、又はそのカラムアドレス信号を順次インク
リメントした値を、カラムデコーダ２０３Ａ〜２０３Ｄ
に向けて出力する。The address signals A0 to A13 supplied from the address input terminals are taken into the column address buffer 205 and the row address buffer 206 in an address multiplex format. The supplied address signal is held in each buffer. The row address buffer 206 receives a refresh address signal output from the refresh counter 208 as a row address signal in the refresh operation mode. The output of the column address buffer 205 is supplied as preset data of a column address counter 207, and the column (column) address counter 207 outputs a column address signal as the preset data, or The values obtained by sequentially incrementing the column address signals are used as column decoders 203A to 203D.
Output to.
【００６７】同図において点線で示したコントローラ２
０９は、特に制限されないが、クロック信号ＣＬＫ、ク
ロックイネーブル信号ＣＫＥ、チップセレクト信号／Ｃ
Ｓ、カラムアドレスストローブ信号／ＣＡＳ（記号／は
これが付された信号がロウイネーブルの信号であること
を意味する）、ロウアドレスストローブ信号／ＲＡＳ、
及びライトイネーブル信号／ＷＥなどの外部制御信号
と、アドレス入力端子Ａ０〜Ａ１１からの制御データと
が供給され、それらの信号のレベルの変化やタイミング
などに基づいてＳＤＲＡＭの動作モード及び上記回路ブ
ロックの動作を制御するための内部タイミング信号を形
成するもので、モードレジスタ１０、コマンドデコーダ
２０、タイミング発生回路３０及びクロックバッファ４
０等を備える。The controller 2 shown by a dotted line in FIG.
09 is, although not particularly limited, a clock signal CLK, a clock enable signal CKE, and a chip select signal / C.
S, a column address strobe signal / CAS (symbol / means that a signal attached thereto is a row enable signal), a row address strobe signal / RAS,
An external control signal such as a write enable signal / WE and control data from the address input terminals A0 to A11 are supplied. The operation mode of the SDRAM and the operation It forms an internal timing signal for controlling the operation, and includes a mode register 10, a command decoder 20, a timing generation circuit 30, and a clock buffer 4.
0 and so on.
【００６８】クロック信号ＣＬＫは、クロックバッファ
４０を介して前記説明したようなクロック同期回路５０
に入力され、内部クロックが発生される。上記内部クロ
ックは、特に制限されないが、出力バッファ２１１、入
力バッファ２１０を活性化するタイミング信号として用
いられるとともに、タイミング発生回路３０に供給さ
れ、かかるクロック信号に基づいて列アドレスバッファ
２０５、行アドレスバッファ２０６及び列アドレスカウ
ンタ２０７に供給されるタイミング信号が形成される。The clock signal CLK is supplied via the clock buffer 40 to the clock synchronizing circuit 50 as described above.
And an internal clock is generated. Although the internal clock is not particularly limited, it is used as a timing signal for activating the output buffer 211 and the input buffer 210, and is supplied to the timing generation circuit 30. A timing signal is provided to 206 and a column address counter 207.
【００６９】他の外部入力信号は当該内部クロック信号
の立ち上がりエッジに同期して有意とされる。チップセ
レクト信号／ＣＳはそのロウレベルによってコマンド入
力サイクルの開始を指示する。チップセレクト信号／Ｃ
Ｓがハイレベルのとき（チップ非選択状態）やその他の
入力は意味を持たない。但し、後述するメモリバンクの
選択状態やバースト動作などの内部動作はチップ非選択
状態への変化によって影響されない。／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号
とは機能が相違し、後述するコマンドサイクルを定義す
るときに有意の信号とされる。Other external input signals are made significant in synchronization with the rising edge of the internal clock signal. The chip select signal / CS instructs the start of a command input cycle by its low level. Chip select signal / C
When S is at the high level (the chip is not selected) and other inputs have no meaning. However, an internal operation such as a memory bank selection state and a burst operation, which will be described later, is not affected by the change to the chip non-selection state. / RAS, / CA
The S and / WE signals have different functions from the corresponding signals in a normal DRAM, and are significant signals when defining a command cycle described later.
【００７０】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。なお、リードモードにおいて、出力バッファ
２１１に対するアウトプットイネーブルの制御を行う外
部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥ
もコントローラ２０９に供給され、その信号が例えばハ
イレベルのときには出力バッファ２１１は高出力インピ
ーダンス状態にされる。The clock enable signal CKE is a signal for instructing the validity of the next clock signal.
If E is at a high level, the next rising edge of the clock signal CLK is valid, and if it is at a low level, it is invalid. In the read mode, when an external control signal / OE for controlling output enable for the output buffer 211 is provided, the signal / OE is used.
Is also supplied to the controller 209. When the signal is at a high level, for example, the output buffer 211 is set to a high output impedance state.
【００７１】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ１１のレベルによって
定義される。The row address signal is a clock signal C
It is defined by the levels of A0 to A11 in a row address strobe / bank active command cycle, which will be described later, synchronized with the rising edge of LK (internal clock signal).
【００７２】アドレス信号Ａ１２とＡ１３は、上記ロウ
アドレスストローブ・バンクアクティブコマンドサイク
ルにおいてバンク選択信号とみなされる。即ち、Ａ１２
とＡ１３の組み合わせにより、４つのメモリバンク０〜
３のうちの１つが選択される。メモリバンクの選択制御
は、特に制限されないが、選択メモリバンク側のロウデ
コーダのみの活性化、非選択メモリバンク側のカラムス
イッチ回路の全非選択、選択メモリバンク側のみの入力
バッファ２１０及び出力バッファ２１１への接続などの
処理によって行うことができる。Address signals A12 and A13 are regarded as bank select signals in the row address strobe / bank active command cycle. That is, A12
And A13, the four memory banks 0 to
One of the three is selected. The selection control of the memory bank is not particularly limited, but only the row decoder of the selected memory bank is activated, all the column switch circuits of the unselected memory bank are not selected, the input buffer 210 and the output buffer of only the selected memory bank are selected. It can be performed by processing such as connection to 211.
【００７３】上記カラムアドレス信号は、クロック信号
ＣＬＫ（内部クロック）の立ち上がりエッジに同期する
リード又はライトコマンド（後述のカラムアドレス・リ
ードコマンド、カラムアドレス・ライトコマンド）サイ
クルにおけるＡ０〜Ａ９のレベルによって定義される。
そして、この様にして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。The column address signal is defined by the levels of A0 to A9 in a read or write command (column address read command, column address write command described later) cycle synchronized with the rising edge of the clock signal CLK (internal clock). Is done.
The column address defined in this way is used as a start address for burst access.
【００７４】次に、コマンドによって指示されるＳＤＲ
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ１１を介して与え
られる。レジスタセットデータは、特に制限されない
が、バーストレングス、ＣＡＳレイテンシイ、ライトモ
ードなどとされる。特に制限されないが、設定可能なバ
ーストレングスは、１，２，４，８，フルページとさ
れ、設定可能なＣＡＳレイテンシイは１，２，３とさ
れ、設定可能なライトモードは、バーストライトとシン
グルライトとされる。Next, the SDR specified by the command
The main operation mode of the AM will be described. (1) Mode register set command (Mo) This command is used to set the mode register 30. The command is specified by / CS, / RAS, / CAS, / WE = low level, and the data to be set (register set data) ) Are provided via A0-A11. Although not particularly limited, the register set data is set to a burst length, a CAS latency, a write mode, or the like. Although not particularly limited, the settable burst length is 1, 2, 4, 8, and full page, the settable CAS latency is 1, 2, 3, and the settable write modes are burst write and Single light.
【００７５】上記ＣＡＳレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。In the read operation specified by a column address read command to be described later, the above CAS latency is caused by the output buffer 21 from the fall of / CAS.
This indicates how many cycles of the internal clock signal are to be consumed before the output operation of (1). Until the read data is determined, an internal operation time for data read is required, and this is set in accordance with the operating frequency of the internal clock signal. In other words, when using a high-frequency internal clock signal, set the CAS latency to a relatively large value, and when using a low-frequency internal clock signal, set the CAS latency to a relatively small value. I do.
【００７６】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ１２とＡ１
３によるメモリバンクの選択を有効にするコマンドであ
り、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ
＝ハイレベルによって指示され、このときＡ０〜Ａ９に
供給されるアドレスがロウアドレス信号として、Ａ１２
とＡ１３に供給される信号がメモリバンクの選択信号と
して取り込まれる。取り込み動作は上述のように内部ク
ロック信号の立ち上がりエッジに同期して行われる。例
えば、当該コマンドが指定されると、それによって指定
されるメモリバンクにおけるワード線が選択され、当該
ワード線に接続されたメモリセルがそれぞれ対応する相
補データ線に導通される。(2) Row address strobe / bank active command (Ac) This is a command for the row address strobe and A12 and A1.
/ CS, / RAS = low level, / CAS, / WE
= High level, and the address supplied to A0 to A9 at this time is A12
And the signal supplied to A13 are taken in as a memory bank selection signal. The fetch operation is performed in synchronization with the rising edge of the internal clock signal as described above. For example, when the command is specified, a word line in the memory bank specified by the command is selected, and the memory cells connected to the word line are electrically connected to the corresponding complementary data lines.
【００７７】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ７（×１６ビット構成の場
合）に供給されるカラムアドレスがカラムアドレス信号
として取り込まれる。これによって取り込まれたカラム
アドレス信号はバーストスタートアドレスとしてカラム
アドレスカウンタ２０７に供給される。これによって指
示されたバーストリード動作においては、その前にロウ
アドレスストローブ・バンクアクティブコマンドサイク
ルでメモリバンクとそれにおけるワード線の選択が行わ
れており、当該選択ワード線のメモリセルは、内部クロ
ック信号に同期してカラムアドレスカウンタ２０７から
出力されるアドレス信号に従って順次選択されて連続的
に読出される。連続的に読出されるデータ数は上記バー
ストレングスによって指定された個数とされる。また、
出力バッファ２１１からのデータ読出し開始は上記ＣＡ
Ｓレイテンシイで規定される内部クロック信号のサイク
ル数を待って行われる。(3) Column Address Read Command (Re) This command is a command necessary for starting a burst read operation and a command for giving an instruction of a column address strobe. / CS, / CAS =
Instructed by low level, / RAS, / WE = high level. At this time, the column address supplied to A0 to A7 (in the case of a × 16 bit configuration) is taken in as a column address signal. The fetched column address signal is supplied to the column address counter 207 as a burst start address. In the burst read operation designated thereby, a memory bank and a word line in the memory bank are selected in a row address strobe / bank active command cycle, and the memory cell of the selected word line is supplied with an internal clock signal. Are sequentially selected in accordance with the address signal output from the column address counter 207 and read out continuously. The number of data read continuously is the number specified by the burst length. Also,
The start of reading data from the output buffer 211
This is performed after waiting for the number of cycles of the internal clock signal defined by the S latency.
【００７８】（４）カラムアドレス・ライトコマンド
（Ｗｒ） ライト動作の態様としてモードレジスタ１０にバースト
ライトが設定されているときは当該バーストライト動作
を開始するために必要なコマンドとされ、ライト動作の
態様としてモードレジスタ１０にシングルライトが設定
されているときは当該シングルライト動作を開始するた
めに必要なコマンドとされる。更に当該コマンドは、シ
ングルライト及びバーストライトにおけるカラムアドレ
スストローブの指示を与える。当該コマンドは、／Ｃ
Ｓ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ９に供給され
るアドレスがカラムアドレス信号として取り込まれる。
これによって取り込まれたカラムアドレス信号はバース
トライトにおいてはバーストスタートアドレスとしてカ
ラムアドレスカウンタ２０７に供給される。これによっ
て指示されたバーストライト動作の手順もバーストリー
ド動作と同様に行われる。但し、ライト動作にはＣＡＳ
レイテンシイはなく、ライトデータの取り込みは当該カ
ラムアドレス・ライトコマンドサイクルから開始され
る。(4) Column Address Write Command (Wr) When a burst write is set in the mode register 10 as a mode of the write operation, it is a command necessary to start the burst write operation, and the write operation of the write operation is performed. As a mode, when the single write is set in the mode register 10, the command is a command necessary to start the single write operation. Further, the command gives an instruction of a column address strobe in single write and burst write. The command is / C
S, / CAS, / WE = low level, / RAS = high level. At this time, the addresses supplied to A0 to A9 are taken in as column address signals.
The column address signal thus captured is supplied to the column address counter 207 as a burst start address in burst write. The procedure of the burst write operation instructed in this way is performed in the same manner as the burst read operation. However, CAS operation is required for the write operation.
There is no latency, and the capture of write data is started from the column address / write command cycle.
【００７９】（５）プリチャージコマンド（Ｐｒ） これはＡ１２とＡ１３によって選択されたメモリバンク
に対するプリチャージ動作の開始コマンドとされ、／Ｃ
Ｓ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレ
ベルによって指示される。(5) Precharge command (Pr) This is a command to start a precharge operation for the memory bank selected by A12 and A13, and / C
Instructed by S, / RAS, / WE = low level and / CAS = high level.
【００８０】（６）オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。(6) Auto-refresh command This command is required to start auto-refresh, and includes / CS, / RAS, / CA
Instructed by S = low level, / WE, CKE = high level.
【００８１】（７）バーストストップ・イン・フルペー
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡ
Ｓ＝ハイレベルによって指示される。(7) Burst stop in full page command This command is necessary to stop the burst operation for a full page for all memory banks, and is ignored in burst operations other than the full page. This command is for / CS, / WE = low level, / RAS, / CA
Indicated by S = high level.
【００８２】（８）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。(8) No operation command (No
p) This is a command for instructing that no substantial operation is performed, / CS = low level, / RAS, / CAS, / W
It is indicated by the high level of E.
【００８３】ＳＤＲＡＭにおいては、１つのメモリバン
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。例えば、ＳＤＲＡＭは外部から供
給されるデータ、アドレス、及び制御信号を内部に保持
する手段を有し、その保持内容、特にアドレス及び制御
信号は、特に制限されないが、メモリバンク毎に保持さ
れるようになっている。或は、ロウアドレスストローブ
・バンクアクティブコマンドサイクルによって選択され
たメモリブロックにおけるワード線１本分のデータがカ
ラム系動作の前に予め読み出し動作のためにラッチ／レ
ジスタ２１３に保持されるようになっている。In the SDRAM, when a burst operation is performed in one memory bank, another memory bank is designated in the middle of the burst operation, and a row address strobe / bank active command is supplied. The row address operation in the other memory bank is enabled without affecting the operation in one memory bank. For example, the SDRAM has means for internally holding data, addresses, and control signals supplied from the outside, and the held contents, particularly addresses and control signals, are not particularly limited, but may be held for each memory bank. It has become. Alternatively, data for one word line in a memory block selected by a row address strobe / bank active command cycle is held in a latch / register 213 for a read operation before a column-related operation. I have.
【００８４】したがって、例えば１６ビットからなるデ
ータ入出力端子においてデータＤ０−Ｄ１５が衝突しな
い限り、処理が終了していないコマンド実行中に、当該
実行中のコマンドが処理対象とするメモリバンクとは異
なるメモリバンクに対するプリチャージコマンド、ロウ
アドレスストローブ・バンクアクティブコマンドを発行
して、内部動作を予め開始させることが可能である。こ
の実施例のＳＤＲＡＭは、上記のように１６ビットの単
位でのメモリアクセスを行い、Ａ０〜Ａ１１のアドレス
により約１Ｍのアドレスを持ち、４つのメモリバンクで
構成されることから、全体では約６４Ｍビット（１Ｍ×
４バンク×１６ビット）のような記憶容量を持つように
される。Therefore, as long as the data D0 to D15 do not collide with the data input / output terminal of 16 bits, for example, during execution of a command whose processing has not been completed, the command being executed is different from the memory bank to be processed. The internal operation can be started in advance by issuing a precharge command and a row address strobe / bank active command to the memory bank. The SDRAM of this embodiment performs a memory access in units of 16 bits as described above, has an address of about 1M by the addresses A0 to A11, and is constituted by four memory banks. Bit (1M ×
(4 banks × 16 bits).
【００８５】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 外部端子から供給された電源電圧を降圧し、通
常の動作範囲において電源電圧の変化に対して小さな変
化となるような安定化電圧を形成する降圧電圧発生回路
と、上記安定化電圧に対して上記アドレス選択ＭＯＳＦ
ＥＴの実効的なしきい値電圧分だけ高くし、上記ワード
線の選択レベルを含む昇圧電圧を形成する昇圧回路とを
備え、上記安定化電圧でビット線の信号を増幅するセン
スアンプを動作させるようにしたダイナミック型ＲＡＭ
において、上記ビット線と共通入出力線とを接続させる
カラムスイッチＭＯＳＦＥＴのゲートに供給されるカラ
ム選択信号の選択レベルを、上記通常の動作範囲の低電
圧側では上記外部端子から供給された電源電圧の変化に
対応した電圧とし、上記通常の動作範囲の高電圧側では
上記降圧電圧の変化に対応した電圧とすることにより、
上記低電圧側ではカラムスイッチＭＯＳＦＥＴのオン抵
抗を降圧電圧ＶＤＬを用いた場合に比べて小さくして、
リード／ライトの高速化を図り、上記高電圧側ではカラ
ムスイッチＭＯＳＦＥＴのオン抵抗を電源電圧ＶＤＤを
用いた場合に比べて大きくして、センスアンプの動作マ
ージンを確保することができるという効果が得られる。The operational effects obtained from the above embodiment are as follows. (1) A step-down voltage generating circuit for stepping down a power supply voltage supplied from an external terminal and forming a stabilized voltage which becomes small with respect to a change in the power supply voltage in a normal operation range; On the other hand, the address selection MOSF
A booster circuit for raising a voltage by an effective threshold voltage of ET to form a boosted voltage including a selection level of the word line, and operating a sense amplifier for amplifying a bit line signal with the stabilized voltage. Dynamic RAM
In the above, the selection level of the column selection signal supplied to the gate of the column switch MOSFET connecting the bit line and the common input / output line is changed to the power supply voltage supplied from the external terminal on the low voltage side of the normal operation range. And a voltage corresponding to the change of the step-down voltage on the high voltage side of the normal operating range,
On the low voltage side, the ON resistance of the column switch MOSFET is reduced as compared with the case where the step-down voltage VDL is used.
The effect of increasing the speed of read / write and increasing the ON resistance of the column switch MOSFET on the high voltage side as compared with the case where the power supply voltage VDD is used, and securing the operation margin of the sense amplifier can be obtained. Can be
【００８６】（２） 上記カラム選択信号を形成する回
路の動作電圧とし、上記昇圧回路で形成された昇圧電圧
がゲートに供給され、ドレインに上記外部端子から供給
された電源電圧が供給され、ソースから出力電圧を取り
出すＮチャンネル型ＭＯＳＦＥＴを用いるという極めて
簡単な構成により、通常の動作範囲で低電圧側と高電圧
側とで自動的に切り換わる２通りの電圧を得ることがで
きるという効果が得られる。(2) As the operating voltage of the circuit for forming the column selection signal, the boosted voltage formed by the boosting circuit is supplied to the gate, the power supply voltage supplied from the external terminal to the drain, and the source An extremely simple configuration using an N-channel MOSFET for extracting an output voltage from the circuit provides an effect that two kinds of voltages that automatically switch between a low voltage side and a high voltage side can be obtained in a normal operation range. Can be
【００８７】（３） 上記Ｎチャンネル型ＭＯＳＦＥＴ
をＰ型ウェル領域に形成してソース領域とかかるＰ型ウ
ェル領域とを共通にすることにより、高電圧側での出力
電圧の安定化を図ることができるという効果が得られ
る。(3) The N-channel MOSFET
Is formed in the P-type well region and the source region and the P-type well region are made common, whereby the effect of stabilizing the output voltage on the high voltage side can be obtained.
【００８８】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図５
に示したダイナミック型ＲＡＭにおいてメモリアレイ、
サブアレイ及びサブワードドライバの構成は、種々の実
施形態を採ることができるし、ダイナミック型ＲＡＭの
入出力インターフェイスは、シンクロナス仕様やランバ
ス仕様等に適合したもの等種々の実施形態を採ることが
できるものである。ワード線は、前記のような階層ワー
ド線方式の他にワードシャント方式を採るものであって
もよい。Although the invention made by the inventor has been specifically described based on the embodiments, the invention of the present application is not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the invention. Needless to say. For example, FIG.
Memory array in the dynamic RAM shown in FIG.
The configuration of the sub-array and the sub-word driver can adopt various embodiments, and the input / output interface of the dynamic RAM can adopt various embodiments such as those conforming to the synchronous specification and the Rambus specification. It is. The word line may adopt a word shunt system in addition to the above-described hierarchical word line system.
【００８９】上記のカラム選択信号ＹＳｉの選択レベル
を決定する電圧ＶＣＬＰは、前記のようにＶＰＰとメモ
リセルのアドレス選択ＭＯＳＦＥＴに比べて小さなしき
い値電圧を持つＭＯＳＦＥＴとを利用するものの他、図
２の特性図において、通常の動作範囲内において、電源
電圧ＶＤＤが所定の電位Ｖ１との大小比較を行い、小さ
いときには電源電圧ＶＤＤを出力させ、大きいときには
所定の基準電圧を用いて降圧電圧ＶＤＬと同様に安定化
され、かつかかる降圧電圧ＶＤＬよりも高くされ、望ま
しくは上記所定の電圧Ｖ１と同じ電圧を形成する内部降
圧回路の出力電圧に切り換えるようにするものであって
もよい。このようにこの発明に係るダイナミック型ＲＡ
Ｍは、前記のような内部降圧電圧ＶＤＬを用いたものに
広く利用できる。The voltage VCLP for determining the selection level of the column selection signal YSi is obtained by using VPP and a MOSFET having a threshold voltage smaller than the address selection MOSFET of the memory cell as described above. In the characteristic diagram of FIG. 2, within the normal operating range, the power supply voltage VDD is compared with a predetermined potential V1. When the power supply voltage VDD is low, the power supply voltage VDD is output. Similarly, the output voltage may be switched to an output voltage of an internal step-down circuit which is stabilized and is made higher than the step-down voltage VDL, and desirably forms the same voltage as the predetermined voltage V1. Thus, the dynamic RA according to the present invention
M can be widely used for those using the internal step-down voltage VDL as described above.
【００９０】[0090]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、外部端子から供給された電
源電圧を降圧し、通常の動作範囲において電源電圧の変
化に対して小さな変化となるような安定化電圧を形成す
る降圧電圧発生回路と、上記安定化電圧に対して上記ア
ドレス選択ＭＯＳＦＥＴの実効的なしきい値電圧分だけ
高くし、上記ワード線の選択レベルを含む昇圧電圧を形
成する昇圧回路とを備え、上記安定化電圧でビット線の
信号を増幅するセンスアンプを動作させるようにしたダ
イナミック型ＲＡＭにおいて、上記ビット線と共通入出
力線とを接続させるカラムスイッチＭＯＳＦＥＴのゲー
トに供給されるカラム選択信号の選択レベルを、上記通
常の動作範囲の低電圧側では上記外部端子から供給され
た電源電圧の変化に対応した電圧とし、上記通常の動作
範囲の高電圧側では上記降圧電圧の変化に対応した電圧
とすることにより、上記低電圧側ではカラムスイッチＭ
ＯＳＦＥＴのオン抵抗を降圧電圧ＶＤＬを用いた場合に
比べて小さくして、リード／ライトの高速化を図り、上
記高電圧側ではカラムスイッチＭＯＳＦＥＴのオン抵抗
を電源電圧ＶＤＤを用いた場合に比べて大きくして、セ
ンスアンプの動作マージンを確保することができる。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows. That is, a step-down voltage generating circuit that steps down a power supply voltage supplied from an external terminal and forms a stabilized voltage that is small with respect to a change in the power supply voltage in a normal operation range; A booster circuit for increasing the effective threshold voltage of the address selection MOSFET by a threshold voltage to form a boosted voltage including the word line selection level, and amplifying a bit line signal with the stabilized voltage. In the dynamic RAM in which the bit line and the common input / output line are connected, the selection level of the column selection signal supplied to the gate of the column switch MOSFET is set to a low voltage side of the normal operation range. A voltage corresponding to the change in the power supply voltage supplied from the external terminal, and the step-down voltage on the high voltage side of the normal operating range. By a voltage corresponding to the reduction, the column switch M in the low-voltage side
The on-resistance of the OSFET is reduced as compared with the case where the step-down voltage VDL is used, and the read / write speed is increased. On the high voltage side, the on-resistance of the column switch MOSFET is compared with the case where the power supply voltage VDD is used. By increasing the size, an operation margin of the sense amplifier can be secured.
【図１】この発明に係るダイナミック型ＲＡＭの要部一
実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a main part of a dynamic RAM according to the present invention.
【図２】この発明に係るダイナミック型ＲＡＭの一実施
例を示す電圧特性図である。FIG. 2 is a voltage characteristic diagram showing one embodiment of a dynamic RAM according to the present invention.
【図３】この発明を説明するための波形図である。FIG. 3 is a waveform chart for explaining the present invention.
【図４】この発明が適用されるダイナミック型ＲＡＭの
一実施例を示す概略レイアウト図である。FIG. 4 is a schematic layout diagram showing one embodiment of a dynamic RAM to which the present invention is applied;
【図５】この発明が適用されるダイナミック型ＲＡＭの
一実施例を示す概略レイアウト図である。FIG. 5 is a schematic layout diagram showing one embodiment of a dynamic RAM to which the present invention is applied;
【図６】この発明に係るダイナミック型ＲＡＭのセンス
アンプ部を中心にしたアドレス入力からデータ出力まで
の簡略化された一実施例を示す回路図である。FIG. 6 is a circuit diagram showing a simplified embodiment from the address input to the data output centering on the sense amplifier section of the dynamic RAM according to the present invention.
【図７】この発明が適用されるＳＤＲＡＭの一実施例を
示す全体ブロック図である。FIG. 7 is an overall block diagram showing an embodiment of an SDRAM to which the present invention is applied.
ＹＤＣ…Ｙデコーダ、ＭＡ…メインアンプ、ＣＯＬＲＥ
Ｄ…Ｙ系救済回路、ＣＯＬＰＤＣ…Ｙ系プリデコーダ、
ＲＯＷＲＥＤ…Ｘ系救済回路、ＲＯＷＰＤＣ…Ｘ系プリ
デコーダ、ＳＡ…センスアンプ、ＳＷＤ…サブワードド
ライバ、ＭＷＤ…メインワードドライバ、１１，１２…
デコーダ，メインワードドライバ、１５…サブアレイ、
１６…センスアンプ、１７…サブワードドライバ、１８
…クロスエリア、５１…アドレスバッファ、５２…プリ
デコーダ、５３…デコーダ、６１…メインアンプ、６２
…出力バッファ、６３…入力バッファ、Ｑ１〜Ｑ２３…
ＭＯＳＦＥＴ、１…モードデコーダ、２…モードラッチ
回路、３…アドレスラッチ回路、１０…モードレジス
タ、２０…コマンドデコーダ、３０…タイミング発生回
路、３０…クロックバッファ、２００Ａ〜２００Ｄ…メ
モリアレイ、２０１Ａ〜２０１Ｄ…ロウデコーダ、２０
２Ａ〜２０２Ｄ…センスアンプ及びカラム選択回路、２
０３Ａ〜２０３Ｄ…カラムデコーダ、２０５…カラムア
ドレスバッファ、２０６…ロウアドレスバッファ、２０
７…カラムアドレスカウンタ、２０８…リフレッシュカ
ウンタ、２０９…コントローラ、２１０…入力バッフ
ァ、２１１…出力バッファ、２１２Ａ〜Ｄ…メインアン
プ、２１３…ラッチ／レジスタ、２１４Ａ〜Ｄ…ライト
バッファ。YDC: Y decoder, MA: Main amplifier, COLRE
D ... Y-system relief circuit, COLPDC ... Y-system predecoder,
ROWRED: X-system relief circuit, ROWPDC: X-system predecoder, SA: Sense amplifier, SWD: Sub-word driver, MWD: Main word driver, 11, 12 ...
Decoder, main word driver, 15 ... sub array,
16: sense amplifier, 17: sub-word driver, 18
... cross area, 51 ... address buffer, 52 ... predecoder, 53 ... decoder, 61 ... main amplifier, 62
... output buffer, 63 ... input buffer, Q1-Q23 ...
MOSFET, 1 mode decoder, 2 mode latch circuit, 3 address latch circuit, 10 mode register, 20 command decoder, 30 timing generation circuit, 30 clock buffer, 200A to 200D memory array, 201A to 201D ... Row decoder, 20
2A to 202D: sense amplifier and column selection circuit, 2
03A to 203D: column decoder, 205: column address buffer, 206: row address buffer, 20
7: column address counter, 208: refresh counter, 209: controller, 210: input buffer, 211: output buffer, 212A-D: main amplifier, 213: latch / register, 214A-D: write buffer.
Claims (4)
うに配置された複数のビット線と、 上記複数のワード線と複数のビット線との所定の交点に
設けられ、対応するワード線にゲートが接続されたアド
レス選択ＭＯＳＦＥＴと、対応するビット線と所定の電
位との間に上記アドレス選択ＭＯＳＦＥＴを介して接続
される記憶キャパシタとからなるメモリセルと、 上記ビット線と共通入出力線との間に設けられ、カラム
選択信号によりスイッチ制御されるスイッチＭＯＳＦＥ
Ｔと、 外部端子から供給された電源電圧を降圧し、通常の動作
範囲において上記電源電圧の変化に対して小さな変化と
なるような安定化電圧を形成する降圧電圧発生回路と、 上記安定化電圧に対して、上記アドレス選択ＭＯＳＦＥ
Ｔの実効的なしきい値電圧分だけ高くされ、上記ワード
線の選択レベルを含む昇圧電圧を形成する昇圧回路と、 上記安定化電圧で動作し、上記ビット線の信号を増幅す
るセンスアンプとを備え、 上記カラム選択信号の選択レベルを、上記通常の動作範
囲の低電圧側では上記外部端子から供給された電源電圧
の変化に対応して電圧とし、上記通常の動作範囲の高電
圧側では、上記降圧電圧発生回路で形成された安定化電
圧の変化に対応した電圧としたことを特徴とするダイナ
ミック型ＲＡＭ。1. A plurality of word lines and a plurality of bit lines arranged so as to intersect the plurality of word lines, and a plurality of word lines are provided at predetermined intersections between the plurality of word lines and the plurality of bit lines. , A memory cell comprising a storage capacitor connected between the corresponding bit line and a predetermined potential through the address selection MOSFET, and a memory cell including the bit line and a common input / output line. A switch MOSFE provided between the switches and controlled by a column selection signal
T; a step-down voltage generating circuit for stepping down a power supply voltage supplied from an external terminal to form a stabilized voltage which is small with respect to a change in the power supply voltage in a normal operation range; In response to the address selection MOSFE
A booster circuit that is raised by an effective threshold voltage of T and forms a boosted voltage including the word line selection level; and a sense amplifier that operates with the stabilized voltage and amplifies the bit line signal. The selection level of the column selection signal is set to a voltage corresponding to a change in the power supply voltage supplied from the external terminal on the low voltage side of the normal operation range, and on the high voltage side of the normal operation range, A dynamic RAM having a voltage corresponding to a change in a stabilization voltage formed by the step-down voltage generation circuit.
れ、ドレインに上記外部端子から供給された電源電圧が
供給されたＮチャンネル型ＭＯＳＦＥＴと、 上記Ｎチャンネル型ＭＯＳＦＥＴのソースから得られる
電圧を動作電圧とし、ビット線選択信号を受けて上記カ
ラム選択信号を形成するＣＭＯＳインバータ回路とから
なることを特徴とするダイナミック型ＲＡＭ。2. The circuit for forming a column selection signal according to claim 1, wherein the boosted voltage formed by the boosting circuit is supplied to a gate, and a power supply voltage supplied from the external terminal is supplied to a drain. A dynamic RAM, comprising: an N-channel MOSFET; and a CMOS inverter circuit that receives a bit line selection signal and generates the column selection signal by using a voltage obtained from a source of the N-channel MOSFET as an operating voltage. .
定化電圧の１／２の電圧にプリチャージされるものであ
り、 上記共通入出力線は、上記降圧電圧発生回路で形成され
た安定化電圧にプリチャージされるものであることを特
徴とするダイナミック型ＲＡＭ。3. The bit line according to claim 2, wherein the bit line is precharged to a voltage that is の of a stabilization voltage formed by the step-down voltage generating circuit. A dynamic RAM precharged to a stabilized voltage generated by a step-down voltage generating circuit.
形成されてソース領域とかかるＰ型ウェル領域とが共通
に接続されるものであることを特徴とするダイナミック
型ＲＡＭ。4. The N-channel MOSFET according to claim 2, wherein the N-channel MOSFET is formed in a P-type well region, and the source region and the P-type well region are connected in common. Dynamic RAM.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10261481A JP2000090663A (en) | 1998-09-16 | 1998-09-16 | Dynamic ram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10261481A JP2000090663A (en) | 1998-09-16 | 1998-09-16 | Dynamic ram |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000090663A true JP2000090663A (en) | 2000-03-31 |
Family
ID=17362514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10261481A Pending JP2000090663A (en) | 1998-09-16 | 1998-09-16 | Dynamic ram |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000090663A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004095468A1 (en) * | 2003-04-23 | 2004-11-04 | Fujitsu Limited | Semiconductor device |
| US6930940B2 (en) | 2003-02-03 | 2005-08-16 | Renesas Technology Corp. | Semiconductor memory device with read and/or write column select gate |
| KR100714300B1 (en) * | 2000-04-06 | 2007-05-04 | 가부시키가이샤 히타치세이사쿠쇼 | Semiconductor device |
| JP2012212493A (en) * | 2011-03-31 | 2012-11-01 | Elpida Memory Inc | Semiconductor device |
-
1998
- 1998-09-16 JP JP10261481A patent/JP2000090663A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100714300B1 (en) * | 2000-04-06 | 2007-05-04 | 가부시키가이샤 히타치세이사쿠쇼 | Semiconductor device |
| US6930940B2 (en) | 2003-02-03 | 2005-08-16 | Renesas Technology Corp. | Semiconductor memory device with read and/or write column select gate |
| WO2004095468A1 (en) * | 2003-04-23 | 2004-11-04 | Fujitsu Limited | Semiconductor device |
| US7064589B2 (en) | 2003-04-23 | 2006-06-20 | Fujitsu Limited | Semiconductor device using two types of power supplies supplying different potentials |
| CN100416703C (en) * | 2003-04-23 | 2008-09-03 | 富士通株式会社 | Semiconductor device |
| JP2012212493A (en) * | 2011-03-31 | 2012-11-01 | Elpida Memory Inc | Semiconductor device |
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