JP2000223590A - ゲート電荷蓄積形メモリセル - Google Patents
ゲート電荷蓄積形メモリセルInfo
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】製造プロセスが左程複雑になることがなく、外
部配線数や端子部の面積の増加を抑制することができ、
セル面積の大幅な増加を改善することができるゲート電
荷蓄積形メモリセルを提供する。 【解決手段】ゲート電荷蓄積形メモリセルは、（Ａ）チ
ャネル形成領域１５と、（Ｂ）第１のゲート部１３と、
（Ｃ）該第１のゲート部１３と容量結合した第２のゲー
ト部１９と、（Ｄ）該チャネル形成領域１５と接して設
けられ、互いに離間して設けられたソース／ドレイン領
域１６，１７と、（Ｅ）二端を有し、その内の一端が第
１のゲート部１３に接続された第１の非線形抵抗素子３
０と、（Ｆ）第１のゲート部１３と、絶縁膜１２と、チ
ャネル形成領域１５又は少なくとも一方のソース／ドレ
イン領域１６，１７とから構成された第２の非線形抵抗
素子３３から成る。
部配線数や端子部の面積の増加を抑制することができ、
セル面積の大幅な増加を改善することができるゲート電
荷蓄積形メモリセルを提供する。 【解決手段】ゲート電荷蓄積形メモリセルは、（Ａ）チ
ャネル形成領域１５と、（Ｂ）第１のゲート部１３と、
（Ｃ）該第１のゲート部１３と容量結合した第２のゲー
ト部１９と、（Ｄ）該チャネル形成領域１５と接して設
けられ、互いに離間して設けられたソース／ドレイン領
域１６，１７と、（Ｅ）二端を有し、その内の一端が第
１のゲート部１３に接続された第１の非線形抵抗素子３
０と、（Ｆ）第１のゲート部１３と、絶縁膜１２と、チ
ャネル形成領域１５又は少なくとも一方のソース／ドレ
イン領域１６，１７とから構成された第２の非線形抵抗
素子３３から成る。
Description
【０００１】
【発明の属する技術分野】本発明は、所謂ＤＲＡＭゲイ
ンセルの一種であるゲート電荷蓄積形メモリセルに関す
る。
ンセルの一種であるゲート電荷蓄積形メモリセルに関す
る。
【０００２】
【従来の技術】ＤＲＡＭセルは、通常、従来のＲＡＭセ
ルの中で最小面積を実現できる１トランジスタ＋１キャ
パシタから構成されている。しかしながら、設計ルール
が微細化されるに従い、小面積でしかもキャパシタに必
要とされる容量値を実現するために、複雑なキャパシタ
構造及び新キャパシタ材料の開発が要求されている。そ
して、誘電体材料及び電極の成膜、加工、パッシベーシ
ョン技術の研究開発費や新規に導入すべき製造装置等に
より、ＤＲＡＭ製造コストは増加の一途を辿っており、
もはや、トランジスタの製造コストよりもキャパシタの
製造コストの方が高くなっている。また、構造及び材料
を変更しない限り、半導体装置の微細化と共に読み出し
信号は小さくなり、ついにはメモリセルに記憶された情
報を検出することが困難となる。
ルの中で最小面積を実現できる１トランジスタ＋１キャ
パシタから構成されている。しかしながら、設計ルール
が微細化されるに従い、小面積でしかもキャパシタに必
要とされる容量値を実現するために、複雑なキャパシタ
構造及び新キャパシタ材料の開発が要求されている。そ
して、誘電体材料及び電極の成膜、加工、パッシベーシ
ョン技術の研究開発費や新規に導入すべき製造装置等に
より、ＤＲＡＭ製造コストは増加の一途を辿っており、
もはや、トランジスタの製造コストよりもキャパシタの
製造コストの方が高くなっている。また、構造及び材料
を変更しない限り、半導体装置の微細化と共に読み出し
信号は小さくなり、ついにはメモリセルに記憶された情
報を検出することが困難となる。
【０００３】このような問題を解決するためのＤＲＡＭ
ゲインセルの一種が、例えば、文献"Super-Low-Voltage
Operation of a Semi-Static Complementary Gain DRA
M Memory Cell", S. Shukuri, et al., 1993 Symposium
on VLSI Technology, Digest of Tech. Papers, 3A-4,
pp23-24, 1993 から知られている。フローティングゲ
ートを有するメモリトランジスタＲＭと、相補型のワー
ドトランジスタＷＭとから構成された、かかるＤＲＡＭ
ゲインセルの等価回路を図２８に示す。このＤＲＡＭゲ
インセルにおいては、ワードトランジスタＷＭのゲート
部とメモリトランジスタＲＭのゲート部とを共通のワー
ド線ＷＬに接続し、且つワードトランジスタＷＭのソー
ス／ドレイン領域の一方とメモリトランジスタＲＭのソ
ース／ドレイン領域の一方を共通のビット線ＢＬに接続
することで、外部配線の数を減少させている。このＤＲ
ＡＭゲインセルに情報を書き込む場合、ビット線ＢＬに
例えば１．５ボルトの電圧を印加し、ワード線ＷＬにマ
イナスの電圧を印加する。その結果、メモリトランジス
タＲＭのフローティングゲートには正電荷が充電され、
メモリトランジスタＲＭの閾値電圧はマイナス方向にシ
フトする。ＤＲＡＭゲインセルが待機時の状態にあって
は、メモリトランジスタＲＭ及びワードトランジスタＷ
Ｍがオン状態にならないような電位にワード線ＷＬを保
つ。情報の読み出し時には、ワード線ＷＬの電位を、フ
ローティングゲートに正電荷が蓄積されたときのメモリ
トランジスタＲＭの閾値電圧と、蓄積されていないとき
の閾値電圧の間の電位とする。これによって、正電荷が
フローティングゲートに蓄積されている場合には、ＤＲ
ＡＭゲインセルに電流が流れる。
ゲインセルの一種が、例えば、文献"Super-Low-Voltage
Operation of a Semi-Static Complementary Gain DRA
M Memory Cell", S. Shukuri, et al., 1993 Symposium
on VLSI Technology, Digest of Tech. Papers, 3A-4,
pp23-24, 1993 から知られている。フローティングゲ
ートを有するメモリトランジスタＲＭと、相補型のワー
ドトランジスタＷＭとから構成された、かかるＤＲＡＭ
ゲインセルの等価回路を図２８に示す。このＤＲＡＭゲ
インセルにおいては、ワードトランジスタＷＭのゲート
部とメモリトランジスタＲＭのゲート部とを共通のワー
ド線ＷＬに接続し、且つワードトランジスタＷＭのソー
ス／ドレイン領域の一方とメモリトランジスタＲＭのソ
ース／ドレイン領域の一方を共通のビット線ＢＬに接続
することで、外部配線の数を減少させている。このＤＲ
ＡＭゲインセルに情報を書き込む場合、ビット線ＢＬに
例えば１．５ボルトの電圧を印加し、ワード線ＷＬにマ
イナスの電圧を印加する。その結果、メモリトランジス
タＲＭのフローティングゲートには正電荷が充電され、
メモリトランジスタＲＭの閾値電圧はマイナス方向にシ
フトする。ＤＲＡＭゲインセルが待機時の状態にあって
は、メモリトランジスタＲＭ及びワードトランジスタＷ
Ｍがオン状態にならないような電位にワード線ＷＬを保
つ。情報の読み出し時には、ワード線ＷＬの電位を、フ
ローティングゲートに正電荷が蓄積されたときのメモリ
トランジスタＲＭの閾値電圧と、蓄積されていないとき
の閾値電圧の間の電位とする。これによって、正電荷が
フローティングゲートに蓄積されている場合には、ＤＲ
ＡＭゲインセルに電流が流れる。
【０００４】
【発明が解決しようとする課題】このように、図２８に
示したＤＲＡＭゲインセルは、補助的に必要な場合があ
るが、原理的にはキャパシタが不要である。しかしなが
ら、ＤＲＡＭゲインセルの面積の縮小化を図る場合、ワ
ードトランジスタＷＭを薄膜トランジスタ（ＴＦＴ）か
ら構成する必要があり、製造プロセスが複雑になるし、
従来の製造プロセスの延長では製造することができない
という問題がある。また、ＴＦＴの制御、再現性が現在
の量産技術では困難であるといった問題もある。更に
は、このＤＲＡＭゲインセルは動作マージンが小さく、
動作マージンを確保するためには２つのトランジスタの
ゲート又はドレインを別々のワード線又はビット線に接
続する必要があり、セルの面積を縮小化できないという
問題もある。
示したＤＲＡＭゲインセルは、補助的に必要な場合があ
るが、原理的にはキャパシタが不要である。しかしなが
ら、ＤＲＡＭゲインセルの面積の縮小化を図る場合、ワ
ードトランジスタＷＭを薄膜トランジスタ（ＴＦＴ）か
ら構成する必要があり、製造プロセスが複雑になるし、
従来の製造プロセスの延長では製造することができない
という問題がある。また、ＴＦＴの制御、再現性が現在
の量産技術では困難であるといった問題もある。更に
は、このＤＲＡＭゲインセルは動作マージンが小さく、
動作マージンを確保するためには２つのトランジスタの
ゲート又はドレインを別々のワード線又はビット線に接
続する必要があり、セルの面積を縮小化できないという
問題もある。
【０００５】従って、本発明の目的は、製造プロセスが
左程複雑になることがなく、外部配線数や端子部の面積
の増加を抑制することができ、従来のフラッシュメモリ
の製造プロセスの若干の延長で製造することができ、し
かも、従来のＤＲＡＭのような複雑な構造のキャパシタ
が不要であり、セル面積の大幅な増加を抑制することが
できるゲート電荷蓄積形メモリセルを提供することにあ
る。
左程複雑になることがなく、外部配線数や端子部の面積
の増加を抑制することができ、従来のフラッシュメモリ
の製造プロセスの若干の延長で製造することができ、し
かも、従来のＤＲＡＭのような複雑な構造のキャパシタ
が不要であり、セル面積の大幅な増加を抑制することが
できるゲート電荷蓄積形メモリセルを提供することにあ
る。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めの本発明のゲート電荷蓄積形メモリセルは、（Ａ）チ
ャネル形成領域と、（Ｂ）絶縁膜を介して該チャネル形
成領域と対向して設けられた第１のゲート部と、（Ｃ）
該第１のゲート部と容量結合した第２のゲート部と、
（Ｄ）該チャネル形成領域と接して設けられ、互いに離
間して設けられたソース／ドレイン領域と、（Ｅ）二端
を有し、その内の一端が第１のゲート部に接続された第
１の非線形抵抗素子と、（Ｆ）第１のゲート部と、絶縁
膜と、チャネル形成領域又は少なくとも一方のソース／
ドレイン領域とから構成された第２の非線形抵抗素子、
から成ることを特徴とする。尚、第１の非線形抵抗素子
の一端が第１のゲート部に接続されているとは、第１の
非線形抵抗素子の一端が第１のゲート部を兼ねている場
合を含む。
めの本発明のゲート電荷蓄積形メモリセルは、（Ａ）チ
ャネル形成領域と、（Ｂ）絶縁膜を介して該チャネル形
成領域と対向して設けられた第１のゲート部と、（Ｃ）
該第１のゲート部と容量結合した第２のゲート部と、
（Ｄ）該チャネル形成領域と接して設けられ、互いに離
間して設けられたソース／ドレイン領域と、（Ｅ）二端
を有し、その内の一端が第１のゲート部に接続された第
１の非線形抵抗素子と、（Ｆ）第１のゲート部と、絶縁
膜と、チャネル形成領域又は少なくとも一方のソース／
ドレイン領域とから構成された第２の非線形抵抗素子、
から成ることを特徴とする。尚、第１の非線形抵抗素子
の一端が第１のゲート部に接続されているとは、第１の
非線形抵抗素子の一端が第１のゲート部を兼ねている場
合を含む。
【０００７】本発明のゲート電荷蓄積形メモリセルにお
いては、絶縁膜の膜厚は、第２の非線形抵抗素子を構成
するチャネル形成領域又は少なくとも一方のソース／ド
レイン領域と第１のゲート部との間を適切な電位差とし
たときに、絶縁膜にトンネル電流が流れるような膜厚と
すればよい。また、絶縁膜は、ＳｉＯ2、ＳｉＮ、Ｓｉ
ＯＮ、ＳｉＯ2／ＳｉＮの積層構造等から構成すること
ができるが、中でも、厚さ３ｎｍ以下のＳｉＯ2（シリ
コン酸化膜）から成ることが好ましい。第２の非線形抵
抗素子は、第１のゲート部と絶縁膜とチャネル形成領
域、あるいは、第１のゲート部と絶縁膜と一方のソース
／ドレイン領域、あるいは、第１のゲート部と絶縁膜と
両方のソース／ドレイン領域、あるいは、第１のゲート
部と絶縁膜とチャネル形成領域と一方のソース／ドレイ
ン領域、あるいは、第１のゲート部と絶縁膜とチャネル
形成領域と両方のソース／ドレイン領域から構成され
た、所謂、ＭＩＳ型あるいはＭＯＳ型トンネルダイオー
ドから構成されていることが好ましい。
いては、絶縁膜の膜厚は、第２の非線形抵抗素子を構成
するチャネル形成領域又は少なくとも一方のソース／ド
レイン領域と第１のゲート部との間を適切な電位差とし
たときに、絶縁膜にトンネル電流が流れるような膜厚と
すればよい。また、絶縁膜は、ＳｉＯ2、ＳｉＮ、Ｓｉ
ＯＮ、ＳｉＯ2／ＳｉＮの積層構造等から構成すること
ができるが、中でも、厚さ３ｎｍ以下のＳｉＯ2（シリ
コン酸化膜）から成ることが好ましい。第２の非線形抵
抗素子は、第１のゲート部と絶縁膜とチャネル形成領
域、あるいは、第１のゲート部と絶縁膜と一方のソース
／ドレイン領域、あるいは、第１のゲート部と絶縁膜と
両方のソース／ドレイン領域、あるいは、第１のゲート
部と絶縁膜とチャネル形成領域と一方のソース／ドレイ
ン領域、あるいは、第１のゲート部と絶縁膜とチャネル
形成領域と両方のソース／ドレイン領域から構成され
た、所謂、ＭＩＳ型あるいはＭＯＳ型トンネルダイオー
ドから構成されていることが好ましい。
【０００８】本発明のゲート電荷蓄積形メモリセルにお
いては、第１の非線形抵抗素子は二端子動作特性を有す
ることが好ましい。ここで、二端子動作特性とは、ダイ
オードのように、２つの領域の間に流れる電流量がこれ
らの２つの領域の間の電圧によって一義的に決まる動作
特性を指す。
いては、第１の非線形抵抗素子は二端子動作特性を有す
ることが好ましい。ここで、二端子動作特性とは、ダイ
オードのように、２つの領域の間に流れる電流量がこれ
らの２つの領域の間の電圧によって一義的に決まる動作
特性を指す。
【０００９】本発明のゲート電荷蓄積形メモリセルにお
ける第１の非線形抵抗素子は、順方向導通電圧と同極性
であって、絶対値が順方向導通電圧の絶対値以上である
第１の電圧が二端間に印加されると低抵抗状態となり、
順方向導通電圧と同極性であって絶対値が該順方向導通
電圧の絶対値未満である第２の電圧、あるいは順方向導
通電圧と逆極性の電圧が二端間に印加されると高抵抗状
態となる特性を有することが望ましい。例えば、第１の
非線形抵抗素子がダイオードから成る場合、順方向導通
電圧以上の第１の電圧が印加されると低抵抗状態になる
特性を有するダイオードを用いることが好ましい。
ける第１の非線形抵抗素子は、順方向導通電圧と同極性
であって、絶対値が順方向導通電圧の絶対値以上である
第１の電圧が二端間に印加されると低抵抗状態となり、
順方向導通電圧と同極性であって絶対値が該順方向導通
電圧の絶対値未満である第２の電圧、あるいは順方向導
通電圧と逆極性の電圧が二端間に印加されると高抵抗状
態となる特性を有することが望ましい。例えば、第１の
非線形抵抗素子がダイオードから成る場合、順方向導通
電圧以上の第１の電圧が印加されると低抵抗状態になる
特性を有するダイオードを用いることが好ましい。
【００１０】具体的には、このような特性を有する第１
の非線形抵抗素子として、ｐｎ接合ダイオードを挙げる
ことができ、この場合、ｐｎ接合ダイオードは、ソース
／ドレイン領域の導電型と同じ導電型の半導体領域、及
び、ソース／ドレイン領域の導電型とは逆の導電型の半
導体領域を有し、ソース／ドレイン領域の導電型とは逆
の導電型の該半導体領域は第１の非線形抵抗素子の一端
に相当し、ソース／ドレイン領域の導電型と同じ導電型
の該半導体領域は第１の非線形抵抗素子の他端に相当す
る構成とすることが好ましい。第１の非線形抵抗素子の
高抵抗状態における抵抗値を一層大きくすることができ
るといった観点から、ｐｎ接合ダイオードのｐｎ接合領
域は単結晶半導体から形成されていることが好ましい。
あるいは又、ｐｎ接合ダイオードはラテラルｐｎ接合を
有することが、第１の非線形抵抗素子の高抵抗状態にお
ける抵抗値を更に一層大きくすることができるといった
観点から望ましい。あるいは、第１の非線形抵抗素子
は、順方向導通電圧を小さく（低く）するといった観点
から、ヘテロ接合ダイオードから構成することもでき
る。
の非線形抵抗素子として、ｐｎ接合ダイオードを挙げる
ことができ、この場合、ｐｎ接合ダイオードは、ソース
／ドレイン領域の導電型と同じ導電型の半導体領域、及
び、ソース／ドレイン領域の導電型とは逆の導電型の半
導体領域を有し、ソース／ドレイン領域の導電型とは逆
の導電型の該半導体領域は第１の非線形抵抗素子の一端
に相当し、ソース／ドレイン領域の導電型と同じ導電型
の該半導体領域は第１の非線形抵抗素子の他端に相当す
る構成とすることが好ましい。第１の非線形抵抗素子の
高抵抗状態における抵抗値を一層大きくすることができ
るといった観点から、ｐｎ接合ダイオードのｐｎ接合領
域は単結晶半導体から形成されていることが好ましい。
あるいは又、ｐｎ接合ダイオードはラテラルｐｎ接合を
有することが、第１の非線形抵抗素子の高抵抗状態にお
ける抵抗値を更に一層大きくすることができるといった
観点から望ましい。あるいは、第１の非線形抵抗素子
は、順方向導通電圧を小さく（低く）するといった観点
から、ヘテロ接合ダイオードから構成することもでき
る。
【００１１】本発明のゲート電荷蓄積形メモリセルにお
いては、前記容量結合は、第１のゲート部と第２のゲー
ト部との間に誘電体膜を介在させることによって形成さ
れていることが望ましい。誘電体膜としては、例えばＳ
ｉＯ2、ＳｉＯ2／ＳｉxＮy、ＳｉＯ2／ＳｉxＮy／Ｓｉ
Ｏ2あるいはＴａ2Ｏ5／ＳｉxＮyを挙げることができ
る。
いては、前記容量結合は、第１のゲート部と第２のゲー
ト部との間に誘電体膜を介在させることによって形成さ
れていることが望ましい。誘電体膜としては、例えばＳ
ｉＯ2、ＳｉＯ2／ＳｉxＮy、ＳｉＯ2／ＳｉxＮy／Ｓｉ
Ｏ2あるいはＴａ2Ｏ5／ＳｉxＮyを挙げることができ
る。
【００１２】本発明のゲート電荷蓄積形メモリセルにお
いては、第２のゲート部はワード線に接続され、第１の
非線形抵抗素子の他端はビット線に接続され、一方のソ
ース／ドレイン領域は読み出し線に接続されており、第
２の非線形抵抗素子を構成するチャネル形成領域又は少
なくとも一方のソース／ドレイン領域は消去線に接続さ
れている構成とすることができる。尚、このような本発
明のゲート電荷蓄積形メモリセルを、本発明のゲート電
荷蓄積形メモリセルの第１の構成と呼ぶ。読み出し線
は、ワード線と平行に設けてもよいし、ビット線と平行
に設けてもよい。即ち、１本のワード線と１本の読み出
し線に複数のゲート電荷蓄積形メモリセルを接続する構
成としてもよいし、１本のビット線と１本の読み出し線
に複数のゲート電荷蓄積形メモリセルを接続する構成と
してもよい。更には、任意の位置に配置された任意の数
のゲート電荷蓄積形メモリセルを、１本の読み出し線で
接続してもよい。また、消去線は、複数のゲート電荷蓄
積形メモリセルに接続されている構成とすることが好ま
しい。
いては、第２のゲート部はワード線に接続され、第１の
非線形抵抗素子の他端はビット線に接続され、一方のソ
ース／ドレイン領域は読み出し線に接続されており、第
２の非線形抵抗素子を構成するチャネル形成領域又は少
なくとも一方のソース／ドレイン領域は消去線に接続さ
れている構成とすることができる。尚、このような本発
明のゲート電荷蓄積形メモリセルを、本発明のゲート電
荷蓄積形メモリセルの第１の構成と呼ぶ。読み出し線
は、ワード線と平行に設けてもよいし、ビット線と平行
に設けてもよい。即ち、１本のワード線と１本の読み出
し線に複数のゲート電荷蓄積形メモリセルを接続する構
成としてもよいし、１本のビット線と１本の読み出し線
に複数のゲート電荷蓄積形メモリセルを接続する構成と
してもよい。更には、任意の位置に配置された任意の数
のゲート電荷蓄積形メモリセルを、１本の読み出し線で
接続してもよい。また、消去線は、複数のゲート電荷蓄
積形メモリセルに接続されている構成とすることが好ま
しい。
【００１３】本発明の第１の構成に係るゲート電荷蓄積
形メモリセルにおいては、ビット線を第１のビット線電
位とし、且つ、読み出し線を第１の読み出し線電位と
し、次いで、ワード線を第１のワード線電位から第２の
ワード線電位とすることによって、第１のゲート部と第
２のゲート部との容量結合に基づき第１のゲート部と第
１の非線形抵抗素子の他端との間を前記第１の電圧とす
ることで、第１の非線形抵抗素子を低抵抗状態とし、以
て、ビット線から第１の非線形抵抗素子を介して第１の
極性の電荷を第１のゲート部に移動させ、かかる第１の
極性の電荷を第１のゲート部に蓄積することが好まし
い。これによって、ゲート電荷蓄積形メモリセルに情報
を書き込むことができる。
形メモリセルにおいては、ビット線を第１のビット線電
位とし、且つ、読み出し線を第１の読み出し線電位と
し、次いで、ワード線を第１のワード線電位から第２の
ワード線電位とすることによって、第１のゲート部と第
２のゲート部との容量結合に基づき第１のゲート部と第
１の非線形抵抗素子の他端との間を前記第１の電圧とす
ることで、第１の非線形抵抗素子を低抵抗状態とし、以
て、ビット線から第１の非線形抵抗素子を介して第１の
極性の電荷を第１のゲート部に移動させ、かかる第１の
極性の電荷を第１のゲート部に蓄積することが好まし
い。これによって、ゲート電荷蓄積形メモリセルに情報
を書き込むことができる。
【００１４】あるいは又、本発明の第１の構成に係るゲ
ート電荷蓄積形メモリセルにおいては、ビット線を第２
のビット線電位とし、且つ、読み出し線を第１の読み出
し線電位とし、次いで、ワード線を第１のワード線電位
から第２のワード線電位とすることによって、第１のゲ
ート部と第２のゲート部との容量結合に基づき第１のゲ
ート部と第１の非線形抵抗素子の他端との間を、前記第
２の電圧若しくは順方向導通電圧と逆極性の電圧とする
ことで、第１の非線形抵抗素子を高抵抗状態のままと
し、以て、第１のゲート部に蓄積された電荷の状態の変
化を阻止することが好ましい。これによって、ゲート電
荷蓄積形メモリセルへの情報の書き込みを阻止すること
ができる。
ート電荷蓄積形メモリセルにおいては、ビット線を第２
のビット線電位とし、且つ、読み出し線を第１の読み出
し線電位とし、次いで、ワード線を第１のワード線電位
から第２のワード線電位とすることによって、第１のゲ
ート部と第２のゲート部との容量結合に基づき第１のゲ
ート部と第１の非線形抵抗素子の他端との間を、前記第
２の電圧若しくは順方向導通電圧と逆極性の電圧とする
ことで、第１の非線形抵抗素子を高抵抗状態のままと
し、以て、第１のゲート部に蓄積された電荷の状態の変
化を阻止することが好ましい。これによって、ゲート電
荷蓄積形メモリセルへの情報の書き込みを阻止すること
ができる。
【００１５】本発明の第１の構成に係るゲート電荷蓄積
形メモリセルにおいては、消去線に消去線電位を印加す
ることによって、第２の非線形抵抗素子を介して消去線
から第１の極性とは逆極性である第２の極性の電荷を第
１のゲート部に移動させ、あるいは又、第１の極性の電
荷を第１のゲート部から第２の非線形抵抗素子を介して
消去線に放電させ、以て、第１のゲート部の電荷蓄積状
態を第２の電荷蓄積状態とすることが好ましい。これに
よって、ゲート電荷蓄積形メモリセルに蓄積された情報
の消去を行うことができる。
形メモリセルにおいては、消去線に消去線電位を印加す
ることによって、第２の非線形抵抗素子を介して消去線
から第１の極性とは逆極性である第２の極性の電荷を第
１のゲート部に移動させ、あるいは又、第１の極性の電
荷を第１のゲート部から第２の非線形抵抗素子を介して
消去線に放電させ、以て、第１のゲート部の電荷蓄積状
態を第２の電荷蓄積状態とすることが好ましい。これに
よって、ゲート電荷蓄積形メモリセルに蓄積された情報
の消去を行うことができる。
【００１６】本発明の第１の構成に係るゲート電荷蓄積
形メモリセルにおいては、第１の非線形抵抗素子はｐｎ
接合ダイオードから成り、該第１の非線形抵抗素子は、
第１のゲート部又は第１のゲート部の延在部に形成され
ていることが、構成の簡素化の観点から望ましい。ここ
で、ｐｎ接合ダイオードは、ソース／ドレイン領域の導
電型と同じ導電型の半導体領域、及び、ソース／ドレイ
ン領域の導電型とは逆の導電型の半導体領域を有し、ソ
ース／ドレイン領域の導電型とは逆の導電型の該半導体
領域は第１の非線形抵抗素子の一端に相当し、ソース／
ドレイン領域の導電型と同じ導電型の該半導体領域は第
１の非線形抵抗素子の他端に相当する構成とすることが
できる。
形メモリセルにおいては、第１の非線形抵抗素子はｐｎ
接合ダイオードから成り、該第１の非線形抵抗素子は、
第１のゲート部又は第１のゲート部の延在部に形成され
ていることが、構成の簡素化の観点から望ましい。ここ
で、ｐｎ接合ダイオードは、ソース／ドレイン領域の導
電型と同じ導電型の半導体領域、及び、ソース／ドレイ
ン領域の導電型とは逆の導電型の半導体領域を有し、ソ
ース／ドレイン領域の導電型とは逆の導電型の該半導体
領域は第１の非線形抵抗素子の一端に相当し、ソース／
ドレイン領域の導電型と同じ導電型の該半導体領域は第
１の非線形抵抗素子の他端に相当する構成とすることが
できる。
【００１７】尚、このｐｎ接合ダイオードは、第１のゲ
ート部あるいはその延在部がポリシリコン薄膜から形成
されている場合には、このポリシリコン薄膜中に形成さ
れたラテラルｐｎ接合を有する構成とすることもでき
る。更には、ポリシリコンを単結晶化して、少なくとも
ｐｎ接合領域を単結晶化された部分に形成することが、
即ち、ｐｎ接合ダイオードのｐｎ接合領域は単結晶半導
体から形成されていることが、第１の非線形抵抗素子の
高抵抗状態における抵抗値を一層大きくすることができ
るといった観点から望ましい。
ート部あるいはその延在部がポリシリコン薄膜から形成
されている場合には、このポリシリコン薄膜中に形成さ
れたラテラルｐｎ接合を有する構成とすることもでき
る。更には、ポリシリコンを単結晶化して、少なくとも
ｐｎ接合領域を単結晶化された部分に形成することが、
即ち、ｐｎ接合ダイオードのｐｎ接合領域は単結晶半導
体から形成されていることが、第１の非線形抵抗素子の
高抵抗状態における抵抗値を一層大きくすることができ
るといった観点から望ましい。
【００１８】あるいは又、本発明の第１の構成に係るゲ
ート電荷蓄積形メモリセルにおいては、第１の非線形抵
抗素子はヘテロ接合ダイオードから成り、該第１の非線
形抵抗素子は、第１のゲート部又は第１のゲート部の延
在部に形成されている構成とすることが、順方向導通電
圧を小さく（低く）するといった観点から、好ましい。
ート電荷蓄積形メモリセルにおいては、第１の非線形抵
抗素子はヘテロ接合ダイオードから成り、該第１の非線
形抵抗素子は、第１のゲート部又は第１のゲート部の延
在部に形成されている構成とすることが、順方向導通電
圧を小さく（低く）するといった観点から、好ましい。
【００１９】本発明のゲート電荷蓄積形メモリセルにお
いては、第２のゲート部はワード線に接続され、第１の
非線形抵抗素子の他端及び一方のソース／ドレイン領域
はビット線に接続されており、第２の非線形抵抗素子を
構成するチャネル形成領域又は少なくとも一方のソース
／ドレイン領域は消去線に接続されている構成とするこ
ともできる。尚、このような本発明のゲート電荷蓄積形
メモリセルを、本発明のゲート電荷蓄積形メモリセルの
第２の構成と呼ぶ。
いては、第２のゲート部はワード線に接続され、第１の
非線形抵抗素子の他端及び一方のソース／ドレイン領域
はビット線に接続されており、第２の非線形抵抗素子を
構成するチャネル形成領域又は少なくとも一方のソース
／ドレイン領域は消去線に接続されている構成とするこ
ともできる。尚、このような本発明のゲート電荷蓄積形
メモリセルを、本発明のゲート電荷蓄積形メモリセルの
第２の構成と呼ぶ。
【００２０】本発明の第２の構成に係るゲート電荷蓄積
形メモリセルにおいては、ビット線を第１のビット線電
位とし、次いで、ワード線を第１のワード線電位から第
２のワード線電位とすることによって、第１のゲート部
と第２のゲート部との容量結合に基づき第１のゲート部
と第１の非線形抵抗素子の他端との間を前記第１の電圧
とすることで、第１の非線形抵抗素子を低抵抗状態と
し、以て、ビット線から第１の非線形抵抗素子を介して
第１の極性の電荷を第１のゲート部に移動させ、かかる
第１の極性の電荷を第１のゲート部に蓄積することが好
ましい。これによって、ゲート電荷蓄積形メモリセルに
情報を書き込むことができる。
形メモリセルにおいては、ビット線を第１のビット線電
位とし、次いで、ワード線を第１のワード線電位から第
２のワード線電位とすることによって、第１のゲート部
と第２のゲート部との容量結合に基づき第１のゲート部
と第１の非線形抵抗素子の他端との間を前記第１の電圧
とすることで、第１の非線形抵抗素子を低抵抗状態と
し、以て、ビット線から第１の非線形抵抗素子を介して
第１の極性の電荷を第１のゲート部に移動させ、かかる
第１の極性の電荷を第１のゲート部に蓄積することが好
ましい。これによって、ゲート電荷蓄積形メモリセルに
情報を書き込むことができる。
【００２１】あるいは又、本発明の第２の構成に係るゲ
ート電荷蓄積形メモリセルにおいては、ビット線を第２
のビット線電位とし、次いで、ワード線を第１のワード
線電位から第２のワード線電位とすることによって、第
１のゲート部と第２のゲート部との容量結合に基づき第
１のゲート部と第１の非線形抵抗素子の他端との間を、
前記第２の電圧若しくは順方向導通電圧と逆極性の電圧
とすることで、第１の非線形抵抗素子を高抵抗状態のま
まとし、以て、第１のゲート部に蓄積された電荷の状態
の変化を阻止することが好ましい。これによって、ゲー
ト電荷蓄積形メモリセルへの情報の書き込みを阻止する
ことができる。
ート電荷蓄積形メモリセルにおいては、ビット線を第２
のビット線電位とし、次いで、ワード線を第１のワード
線電位から第２のワード線電位とすることによって、第
１のゲート部と第２のゲート部との容量結合に基づき第
１のゲート部と第１の非線形抵抗素子の他端との間を、
前記第２の電圧若しくは順方向導通電圧と逆極性の電圧
とすることで、第１の非線形抵抗素子を高抵抗状態のま
まとし、以て、第１のゲート部に蓄積された電荷の状態
の変化を阻止することが好ましい。これによって、ゲー
ト電荷蓄積形メモリセルへの情報の書き込みを阻止する
ことができる。
【００２２】本発明の第２の構成に係るゲート電荷蓄積
形メモリセルにおいても、消去線に消去線電位を印加す
ることによって、第２の非線形抵抗素子を介して消去線
から第１の極性とは逆極性である第２の極性の電荷を第
１のゲート部に移動させ、あるいは又、第１の極性の電
荷を第１のゲート部から第２の非線形抵抗素子を介して
消去線に放電させ、以て、第１のゲート部の電荷蓄積状
態を第２の電荷蓄積状態とすることが好ましい。これに
よって、ゲート電荷蓄積形メモリセルに蓄積された情報
の消去を行うことができる。
形メモリセルにおいても、消去線に消去線電位を印加す
ることによって、第２の非線形抵抗素子を介して消去線
から第１の極性とは逆極性である第２の極性の電荷を第
１のゲート部に移動させ、あるいは又、第１の極性の電
荷を第１のゲート部から第２の非線形抵抗素子を介して
消去線に放電させ、以て、第１のゲート部の電荷蓄積状
態を第２の電荷蓄積状態とすることが好ましい。これに
よって、ゲート電荷蓄積形メモリセルに蓄積された情報
の消去を行うことができる。
【００２３】本発明の第２の構成に係るゲート電荷蓄積
形メモリセルにおいては、第１の非線形抵抗素子はｐｎ
接合ダイオードから成り、該第１の非線形抵抗素子は、
第１のゲート部又は第１のゲート部の延在部に形成され
ていることが、構成の簡素化の観点から望ましい。ここ
で、ｐｎ接合ダイオードは、ソース／ドレイン領域の導
電型と同じ導電型の半導体領域、及び、ソース／ドレイ
ン領域の導電型とは逆の導電型の半導体領域を有し、ソ
ース／ドレイン領域の導電型とは逆の導電型の該半導体
領域は第１の非線形抵抗素子の一端に相当し、ソース／
ドレイン領域の導電型と同じ導電型の該半導体領域は第
１の非線形抵抗素子の他端に相当する構成とすることが
できる。
形メモリセルにおいては、第１の非線形抵抗素子はｐｎ
接合ダイオードから成り、該第１の非線形抵抗素子は、
第１のゲート部又は第１のゲート部の延在部に形成され
ていることが、構成の簡素化の観点から望ましい。ここ
で、ｐｎ接合ダイオードは、ソース／ドレイン領域の導
電型と同じ導電型の半導体領域、及び、ソース／ドレイ
ン領域の導電型とは逆の導電型の半導体領域を有し、ソ
ース／ドレイン領域の導電型とは逆の導電型の該半導体
領域は第１の非線形抵抗素子の一端に相当し、ソース／
ドレイン領域の導電型と同じ導電型の該半導体領域は第
１の非線形抵抗素子の他端に相当する構成とすることが
できる。
【００２４】尚、このｐｎ接合ダイオードは、第１のゲ
ート部あるいはその延在部がポリシリコン薄膜から形成
されている場合には、このポリシリコン薄膜中に形成さ
れたラテラルｐｎ接合を有する構成とすることもでき
る。更には、ポリシリコンを単結晶化して、少なくとも
ｐｎ接合領域を単結晶化された部分に形成することが、
即ち、ｐｎ接合ダイオードのｐｎ接合領域は単結晶半導
体から形成されていることが、第１の非線形抵抗素子の
高抵抗状態における抵抗値を一層大きくすることができ
るといった観点から望ましい。あるいは又、第１の非線
形抵抗素子はヘテロ接合ダイオードから成り、該第１の
非線形抵抗素子は、第１のゲート部又は第１のゲート部
の延在部に形成されている構成とすることが、順方向導
通電圧を小さく（低く）するといった観点から、好まし
い。
ート部あるいはその延在部がポリシリコン薄膜から形成
されている場合には、このポリシリコン薄膜中に形成さ
れたラテラルｐｎ接合を有する構成とすることもでき
る。更には、ポリシリコンを単結晶化して、少なくとも
ｐｎ接合領域を単結晶化された部分に形成することが、
即ち、ｐｎ接合ダイオードのｐｎ接合領域は単結晶半導
体から形成されていることが、第１の非線形抵抗素子の
高抵抗状態における抵抗値を一層大きくすることができ
るといった観点から望ましい。あるいは又、第１の非線
形抵抗素子はヘテロ接合ダイオードから成り、該第１の
非線形抵抗素子は、第１のゲート部又は第１のゲート部
の延在部に形成されている構成とすることが、順方向導
通電圧を小さく（低く）するといった観点から、好まし
い。
【００２５】本発明のゲート電荷蓄積形メモリセルにお
いては、第２のゲート部はワード線に接続され、第１の
非線形抵抗素子の他端は一方のソース／ドレイン領域に
接続され、該一方のソース／ドレイン領域はビット線に
接続されており、第２の非線形抵抗素子を構成するチャ
ネル形成領域又は少なくとも一方のソース／ドレイン領
域は消去線に接続されている構成とすることができる。
尚、このような本発明のゲート電荷蓄積形メモリセル
を、本発明のゲート電荷蓄積形メモリセルの第３の構成
と呼ぶ。ここで、第１の非線形抵抗素子の他端が一方の
ソース／ドレイン領域に接続されているとは、第１の非
線形抵抗素子の他端が一方のソース／ドレイン領域を兼
ねている場合を含む。尚、第２の非線形抵抗素子が少な
くとも一方のソース／ドレイン領域から構成されている
場合には、かかるソース／ドレイン領域は、第１の非線
形抵抗素子の他端が接続された一方のソース／ドレイン
領域と異なるソース／ドレイン領域とする。
いては、第２のゲート部はワード線に接続され、第１の
非線形抵抗素子の他端は一方のソース／ドレイン領域に
接続され、該一方のソース／ドレイン領域はビット線に
接続されており、第２の非線形抵抗素子を構成するチャ
ネル形成領域又は少なくとも一方のソース／ドレイン領
域は消去線に接続されている構成とすることができる。
尚、このような本発明のゲート電荷蓄積形メモリセル
を、本発明のゲート電荷蓄積形メモリセルの第３の構成
と呼ぶ。ここで、第１の非線形抵抗素子の他端が一方の
ソース／ドレイン領域に接続されているとは、第１の非
線形抵抗素子の他端が一方のソース／ドレイン領域を兼
ねている場合を含む。尚、第２の非線形抵抗素子が少な
くとも一方のソース／ドレイン領域から構成されている
場合には、かかるソース／ドレイン領域は、第１の非線
形抵抗素子の他端が接続された一方のソース／ドレイン
領域と異なるソース／ドレイン領域とする。
【００２６】本発明の第３の構成に係るゲート電荷蓄積
形メモリセルにおいては、ビット線を第１のビット線電
位とし、次いで、ワード線を第１のワード線電位から第
２のワード線電位とすることによって、第１のゲート部
と第２のゲート部との容量結合に基づき第１のゲート部
と一方のソース／ドレイン領域との間を前記第１の電圧
とすることで、第１の非線形抵抗素子を低抵抗状態と
し、以て、ビット線から一方のソース／ドレイン領域及
び第１の非線形抵抗素子を介して第１の極性の電荷を第
１のゲート部に移動させ、かかる第１の極性の電荷を第
１のゲート部に蓄積することが好ましい。これによっ
て、ゲート電荷蓄積形メモリセルに情報を書き込むこと
ができる。
形メモリセルにおいては、ビット線を第１のビット線電
位とし、次いで、ワード線を第１のワード線電位から第
２のワード線電位とすることによって、第１のゲート部
と第２のゲート部との容量結合に基づき第１のゲート部
と一方のソース／ドレイン領域との間を前記第１の電圧
とすることで、第１の非線形抵抗素子を低抵抗状態と
し、以て、ビット線から一方のソース／ドレイン領域及
び第１の非線形抵抗素子を介して第１の極性の電荷を第
１のゲート部に移動させ、かかる第１の極性の電荷を第
１のゲート部に蓄積することが好ましい。これによっ
て、ゲート電荷蓄積形メモリセルに情報を書き込むこと
ができる。
【００２７】あるいは又、本発明の第３の構成に係るゲ
ート電荷蓄積形メモリセルにおいては、ビット線を第２
のビット線電位とし、次いで、ワード線を第１のワード
線電位から第２のワード線電位とすることによって、第
１のゲート部と第２のゲート部との容量結合に基づき第
１のゲート部と一方のソース／ドレイン領域との間を、
前記第２の電圧若しくは順方向導通電圧と逆極性の電圧
とすることで、第１の非線形抵抗素子を高抵抗状態のま
まとし、以て、第１のゲート部に蓄積された電荷の状態
の変化を阻止することが好ましい。これによって、ゲー
ト電荷蓄積形メモリセルへの情報の書き込みを阻止する
ことができる。
ート電荷蓄積形メモリセルにおいては、ビット線を第２
のビット線電位とし、次いで、ワード線を第１のワード
線電位から第２のワード線電位とすることによって、第
１のゲート部と第２のゲート部との容量結合に基づき第
１のゲート部と一方のソース／ドレイン領域との間を、
前記第２の電圧若しくは順方向導通電圧と逆極性の電圧
とすることで、第１の非線形抵抗素子を高抵抗状態のま
まとし、以て、第１のゲート部に蓄積された電荷の状態
の変化を阻止することが好ましい。これによって、ゲー
ト電荷蓄積形メモリセルへの情報の書き込みを阻止する
ことができる。
【００２８】本発明の第３の構成に係るゲート電荷蓄積
形メモリセルにおいても、消去線に消去線電位を印加す
ることによって、第２の非線形抵抗素子を介して消去線
から第１の極性とは逆極性である第２の極性の電荷を第
１のゲート部に移動させ、あるいは又、第１の極性の電
荷を第１のゲート部から第２の非線形抵抗素子を介して
消去線に放電させ、以て、第１のゲート部の電荷蓄積状
態を第２の電荷蓄積状態とすることが好ましい。これに
よって、ゲート電荷蓄積形メモリセルに蓄積された情報
の消去を行うことができる。
形メモリセルにおいても、消去線に消去線電位を印加す
ることによって、第２の非線形抵抗素子を介して消去線
から第１の極性とは逆極性である第２の極性の電荷を第
１のゲート部に移動させ、あるいは又、第１の極性の電
荷を第１のゲート部から第２の非線形抵抗素子を介して
消去線に放電させ、以て、第１のゲート部の電荷蓄積状
態を第２の電荷蓄積状態とすることが好ましい。これに
よって、ゲート電荷蓄積形メモリセルに蓄積された情報
の消去を行うことができる。
【００２９】本発明の第３の構成に係るゲート電荷蓄積
形メモリセルにおいては、第１の非線形抵抗素子はｐｎ
接合ダイオードから成り、第１の非線形抵抗素子の一端
に相当する該ｐｎ接合ダイオードの領域（ソース／ドレ
イン領域の導電型とは逆の導電型を有するこのｐｎ接合
ダイオードの領域）は一方のソース／ドレイン領域に形
成されており、第１の非線形抵抗素子の他端に相当する
該ｐｎ接合ダイオードの領域（ソース／ドレイン領域の
導電型と同じ導電型を有するこのｐｎ接合ダイオードの
領域）は、一方のソース／ドレイン領域を兼ねている構
成とすることができる。あるいは又、第１の非線形抵抗
素子はｐｎ接合ダイオードから成り、第１の非線形抵抗
素子の一端に相当する該ｐｎ接合ダイオードの領域（ソ
ース／ドレイン領域の導電型とは逆の導電型を有するこ
のｐｎ接合ダイオードの領域）は、第１のゲート部を兼
ねており、第１の非線形抵抗素子の他端に相当する該ｐ
ｎ接合ダイオードの領域（ソース／ドレイン領域の導電
型と同じ導電型を有するこのｐｎ接合ダイオードの領
域）は、一方のソース／ドレイン領域に延在する第１の
ゲート部の延在部に形成されている構成とすることがで
きる。尚、このｐｎ接合ダイオードは、第１のゲート部
あるいはその延在部がポリシリコン薄膜から形成されて
いる場合には、このポリシリコン薄膜中に形成されたラ
テラルｐｎ接合を有する構成とすることもできるが、ポ
リシリコンを単結晶化して、少なくともｐｎ接合領域を
単結晶化された部分に形成することが、即ち、第１の非
線形抵抗素子はｐｎ接合ダイオードから成り、そして、
このｐｎ接合ダイオードのｐｎ接合領域は単結晶半導体
から形成されていることが、第１の非線形抵抗素子の高
抵抗状態における抵抗値を一層大きくすることができる
といった観点から望ましい。あるいは又、第１の非線形
抵抗素子を形成するｐｎ接合ダイオードはラテラルｐｎ
接合を有することが、第１の非線形抵抗素子の高抵抗状
態における抵抗値を更に一層大きくすることができると
いった観点から望ましい。あるいは又、第１の非線形抵
抗素子はヘテロ接合ダイオードから成ることが、順方向
導通電圧を小さく（低く）するといった観点から、好ま
しい。
形メモリセルにおいては、第１の非線形抵抗素子はｐｎ
接合ダイオードから成り、第１の非線形抵抗素子の一端
に相当する該ｐｎ接合ダイオードの領域（ソース／ドレ
イン領域の導電型とは逆の導電型を有するこのｐｎ接合
ダイオードの領域）は一方のソース／ドレイン領域に形
成されており、第１の非線形抵抗素子の他端に相当する
該ｐｎ接合ダイオードの領域（ソース／ドレイン領域の
導電型と同じ導電型を有するこのｐｎ接合ダイオードの
領域）は、一方のソース／ドレイン領域を兼ねている構
成とすることができる。あるいは又、第１の非線形抵抗
素子はｐｎ接合ダイオードから成り、第１の非線形抵抗
素子の一端に相当する該ｐｎ接合ダイオードの領域（ソ
ース／ドレイン領域の導電型とは逆の導電型を有するこ
のｐｎ接合ダイオードの領域）は、第１のゲート部を兼
ねており、第１の非線形抵抗素子の他端に相当する該ｐ
ｎ接合ダイオードの領域（ソース／ドレイン領域の導電
型と同じ導電型を有するこのｐｎ接合ダイオードの領
域）は、一方のソース／ドレイン領域に延在する第１の
ゲート部の延在部に形成されている構成とすることがで
きる。尚、このｐｎ接合ダイオードは、第１のゲート部
あるいはその延在部がポリシリコン薄膜から形成されて
いる場合には、このポリシリコン薄膜中に形成されたラ
テラルｐｎ接合を有する構成とすることもできるが、ポ
リシリコンを単結晶化して、少なくともｐｎ接合領域を
単結晶化された部分に形成することが、即ち、第１の非
線形抵抗素子はｐｎ接合ダイオードから成り、そして、
このｐｎ接合ダイオードのｐｎ接合領域は単結晶半導体
から形成されていることが、第１の非線形抵抗素子の高
抵抗状態における抵抗値を一層大きくすることができる
といった観点から望ましい。あるいは又、第１の非線形
抵抗素子を形成するｐｎ接合ダイオードはラテラルｐｎ
接合を有することが、第１の非線形抵抗素子の高抵抗状
態における抵抗値を更に一層大きくすることができると
いった観点から望ましい。あるいは又、第１の非線形抵
抗素子はヘテロ接合ダイオードから成ることが、順方向
導通電圧を小さく（低く）するといった観点から、好ま
しい。
【００３０】本発明の第１、第２あるいは第３の構成に
係るゲート電荷蓄積形メモリセルにおいては、ワード線
に第２のワード線電位を印加するとき、他方のソース／
ドレイン領域をチャネル形成領域に対して逆バイアスす
ることが好ましい。具体的には、第１のゲート部の電位
から、第１のゲート部から見た閾値電圧の値を減じた値
よりも、ゲート電荷蓄積形メモリセルがｎ型の場合には
大きな電位を、また、ゲート電荷蓄積形メモリセルがｐ
型の場合には小さな電位を、他方のソース／ドレイン領
域に印加すればよい。あるいは又、ワード線に第２のワ
ード線電位を印加するとき、他方のソース／ドレイン領
域をチャネル形成領域に対して浮遊状態とすることが好
ましい。具体的には、他方のソース／ドレイン領域に接
続された例えば選択用トランジスタをオフにすればよ
い。以上によって、情報の書き込み時、即ち、第１のゲ
ート部に電荷を蓄積する際、ゲート電荷蓄積形メモリセ
ルのソース／ドレイン領域間を電流が流れることを確実
に阻止することができ、ゲート電荷蓄積形メモリセルの
消費電力の減少を図ることができる。
係るゲート電荷蓄積形メモリセルにおいては、ワード線
に第２のワード線電位を印加するとき、他方のソース／
ドレイン領域をチャネル形成領域に対して逆バイアスす
ることが好ましい。具体的には、第１のゲート部の電位
から、第１のゲート部から見た閾値電圧の値を減じた値
よりも、ゲート電荷蓄積形メモリセルがｎ型の場合には
大きな電位を、また、ゲート電荷蓄積形メモリセルがｐ
型の場合には小さな電位を、他方のソース／ドレイン領
域に印加すればよい。あるいは又、ワード線に第２のワ
ード線電位を印加するとき、他方のソース／ドレイン領
域をチャネル形成領域に対して浮遊状態とすることが好
ましい。具体的には、他方のソース／ドレイン領域に接
続された例えば選択用トランジスタをオフにすればよ
い。以上によって、情報の書き込み時、即ち、第１のゲ
ート部に電荷を蓄積する際、ゲート電荷蓄積形メモリセ
ルのソース／ドレイン領域間を電流が流れることを確実
に阻止することができ、ゲート電荷蓄積形メモリセルの
消費電力の減少を図ることができる。
【００３１】本発明の第１、第２、あるいは第３の構成
に係るゲート電荷蓄積形メモリセルにおいては、第１の
ゲート部に蓄積すべき電荷が記憶された情報に相当し、
記憶された情報は、第１のビット線電位の水準数に対応
した情報である態様とすることができる。そして、この
場合、ビット線に印加される第１のビット線電位の水準
数は１であり、記憶された情報は２値情報である態様と
することもできるし、ビット線に印加される第１のビッ
ト線電位の水準数は２以上であり、記憶された情報は多
値情報である態様とすることもできる。あるいは又、第
１のゲート部に蓄積すべき電荷が記憶された情報に相当
し、記憶された情報は、第２のワード線電位の水準数に
対応した情報である態様とすることもできる。そして、
この場合、ワード線に印加される第２のワード線電位の
水準数は１であり、記憶された情報は２値情報である態
様とすることもできるし、ワード線に印加される第２の
ワード線電位の水準数は２以上であり、記憶された情報
は多値情報である態様とすることもできる。更には、第
１のゲート部に蓄積すべき電荷が記憶された情報に相当
し、記憶された情報は、第２のワード線電位と第１のビ
ット線電位との間の電圧の水準数に対応した情報である
態様とすることもできる。そして、この場合、第２のワ
ード線電位と第１のビット線電位との間の電圧の水準数
は１であり、記憶された情報は２値情報である態様とす
ることもできるし、第２のワード線電位と第１のビット
線電位との間の電圧の水準数は２以上であり、記憶され
た情報は多値情報である態様とすることもできる。即
ち、例えば、ビット線に印加される第１のビット線電位
の水準数が２の場合、あるいは、ワード線に印加される
第２のワード線電位の水準数が２の場合、更には、第２
のワード線電位と第１のビット線電位との間の電圧の水
準数が２の場合には、記憶される情報は３値情報とな
る。また、例えば、ビット線に印加される第１のビット
線電位の水準数が３の場合、あるいは、ワード線に印加
される第２のワード線電位の水準数が３の場合、更に
は、第２のワード線電位と第１のビット線電位との間の
電圧の水準数が３の場合には、記憶される情報は４値情
報となる。一般には、ビット線に印加される第１のビッ
ト線電位の水準数がＭの場合、あるいは、ワード線に印
加される第２のワード線電位の水準数がＭの場合、更に
は、第２のワード線電位と第１のビット線電位との間の
電圧の水準数がＭの場合には、記憶される情報は（Ｍ＋
１）値情報となる。
に係るゲート電荷蓄積形メモリセルにおいては、第１の
ゲート部に蓄積すべき電荷が記憶された情報に相当し、
記憶された情報は、第１のビット線電位の水準数に対応
した情報である態様とすることができる。そして、この
場合、ビット線に印加される第１のビット線電位の水準
数は１であり、記憶された情報は２値情報である態様と
することもできるし、ビット線に印加される第１のビッ
ト線電位の水準数は２以上であり、記憶された情報は多
値情報である態様とすることもできる。あるいは又、第
１のゲート部に蓄積すべき電荷が記憶された情報に相当
し、記憶された情報は、第２のワード線電位の水準数に
対応した情報である態様とすることもできる。そして、
この場合、ワード線に印加される第２のワード線電位の
水準数は１であり、記憶された情報は２値情報である態
様とすることもできるし、ワード線に印加される第２の
ワード線電位の水準数は２以上であり、記憶された情報
は多値情報である態様とすることもできる。更には、第
１のゲート部に蓄積すべき電荷が記憶された情報に相当
し、記憶された情報は、第２のワード線電位と第１のビ
ット線電位との間の電圧の水準数に対応した情報である
態様とすることもできる。そして、この場合、第２のワ
ード線電位と第１のビット線電位との間の電圧の水準数
は１であり、記憶された情報は２値情報である態様とす
ることもできるし、第２のワード線電位と第１のビット
線電位との間の電圧の水準数は２以上であり、記憶され
た情報は多値情報である態様とすることもできる。即
ち、例えば、ビット線に印加される第１のビット線電位
の水準数が２の場合、あるいは、ワード線に印加される
第２のワード線電位の水準数が２の場合、更には、第２
のワード線電位と第１のビット線電位との間の電圧の水
準数が２の場合には、記憶される情報は３値情報とな
る。また、例えば、ビット線に印加される第１のビット
線電位の水準数が３の場合、あるいは、ワード線に印加
される第２のワード線電位の水準数が３の場合、更に
は、第２のワード線電位と第１のビット線電位との間の
電圧の水準数が３の場合には、記憶される情報は４値情
報となる。一般には、ビット線に印加される第１のビッ
ト線電位の水準数がＭの場合、あるいは、ワード線に印
加される第２のワード線電位の水準数がＭの場合、更に
は、第２のワード線電位と第１のビット線電位との間の
電圧の水準数がＭの場合には、記憶される情報は（Ｍ＋
１）値情報となる。
【００３２】［本発明の第１の構成に係るゲート電荷蓄
積形メモリセルの動作原理の説明（その１）］先ず、本
発明の第１の構成に係るゲート電荷蓄積形メモリセルの
動作原理を説明する。この本発明の第１の構成に係るゲ
ート電荷蓄積形メモリセルの原理図を図１の（Ａ）に示
し、等価回路を図１の（Ｂ）及び図２に示す。尚、以下
の説明においては、ｎ型のゲート電荷蓄積形メモリセル
を例にとり説明するが、ｐ型のゲート電荷蓄積形メモリ
セルに関しては、電位等の変化が逆の変化となる点を除
き、同様の動作をする。
積形メモリセルの動作原理の説明（その１）］先ず、本
発明の第１の構成に係るゲート電荷蓄積形メモリセルの
動作原理を説明する。この本発明の第１の構成に係るゲ
ート電荷蓄積形メモリセルの原理図を図１の（Ａ）に示
し、等価回路を図１の（Ｂ）及び図２に示す。尚、以下
の説明においては、ｎ型のゲート電荷蓄積形メモリセル
を例にとり説明するが、ｐ型のゲート電荷蓄積形メモリ
セルに関しては、電位等の変化が逆の変化となる点を除
き、同様の動作をする。
【００３３】本発明の第１の構成に係るゲート電荷蓄積
形メモリセルは、チャネル形成領域１５と、絶縁膜１２
を介してこのチャネル形成領域１５と対向して設けられ
た第１のゲート部１３と、この第１のゲート部１３と容
量結合した第２のゲート部１９と、チャネル形成領域１
５と接して設けられ、互いに離間して設けられたソース
／ドレイン領域１６，１７（ドレイン領域１６及びソー
ス領域１７）と、二端を有する第１の非線形抵抗素子３
０と、第２の非線形抵抗素子から構成されている。ここ
で、第１の非線形抵抗素子３０の一端は第１のゲート部
１３に接続され、他端はビット線ＢＬに接続されてい
る。また、第２の非線形抵抗素子３３は、第１のゲート
部１３と、絶縁膜１２と、例えばチャネル形成領域１５
とから構成されている。更には、第２のゲート部１９は
ワード線ＷＬに接続されており、一方のソース／ドレイ
ン領域（ドレイン領域１６）は読み出し線ＲＬに接続さ
れている。容量結合は、第１のゲート部１３と第２のゲ
ート部１９との間に誘電体膜１８を介在させることによ
って形成されている。第１のゲート部１３は、一種のフ
ローティングゲートである。
形メモリセルは、チャネル形成領域１５と、絶縁膜１２
を介してこのチャネル形成領域１５と対向して設けられ
た第１のゲート部１３と、この第１のゲート部１３と容
量結合した第２のゲート部１９と、チャネル形成領域１
５と接して設けられ、互いに離間して設けられたソース
／ドレイン領域１６，１７（ドレイン領域１６及びソー
ス領域１７）と、二端を有する第１の非線形抵抗素子３
０と、第２の非線形抵抗素子から構成されている。ここ
で、第１の非線形抵抗素子３０の一端は第１のゲート部
１３に接続され、他端はビット線ＢＬに接続されてい
る。また、第２の非線形抵抗素子３３は、第１のゲート
部１３と、絶縁膜１２と、例えばチャネル形成領域１５
とから構成されている。更には、第２のゲート部１９は
ワード線ＷＬに接続されており、一方のソース／ドレイ
ン領域（ドレイン領域１６）は読み出し線ＲＬに接続さ
れている。容量結合は、第１のゲート部１３と第２のゲ
ート部１９との間に誘電体膜１８を介在させることによ
って形成されている。第１のゲート部１３は、一種のフ
ローティングゲートである。
【００３４】図１の（Ａ）及び図２中、符号Ｃ1は、第
１の非線形抵抗素子３０の寄生容量ＣＤ1の容量値を表
す。また、符号Ｃ0は、第１のゲート部１３と、誘電体
膜１８と、第２のゲート部１９とによって構成されたコ
ンデンサＣＤ0の容量値を示す。更には、符号ＣＤDは、
一方のソース／ドレイン領域１６と、絶縁膜１２と、第
１のゲート部１３とによって構成されたコンデンサを示
す。更には、符号ＣＤ Cは、第１のゲート部１３と絶縁
膜１２とチャネル形成領域１５とによって構成されたコ
ンデンサを示し、符号ＣＤSは、第１のゲート部１３と
絶縁膜１２と他方のソース／ドレイン領域１７とによっ
て構成されたコンデンサを示す。コンデンサＣＤDの容
量値ＣD、コンデンサＣＤCの容量値ＣC、コンデンサＣ
ＤSの容量値ＣS、コンデンサＣＤ0の容量値Ｃ0、並びに
第１の非線形抵抗素子３０の寄生容量ＣＤ1の容量値Ｃ1
は、ゲート電荷蓄積形メモリセルの構造や大きさ等によ
って多岐に変化する。以下においては、コンデンサＣＤ
D、ＣＤC及びＣＤSの容量値ＣD、ＣC及びＣSは無視でき
る程度に小さいと仮定し、コンデンサＣＤ0の容量Ｃ0及
び第１の非線形抵抗素子３０の寄生容量ＣＤ1の容量値
Ｃ1のみを考慮して、ゲート電荷蓄積形メモリセルの動
作原理を説明する。
１の非線形抵抗素子３０の寄生容量ＣＤ1の容量値を表
す。また、符号Ｃ0は、第１のゲート部１３と、誘電体
膜１８と、第２のゲート部１９とによって構成されたコ
ンデンサＣＤ0の容量値を示す。更には、符号ＣＤDは、
一方のソース／ドレイン領域１６と、絶縁膜１２と、第
１のゲート部１３とによって構成されたコンデンサを示
す。更には、符号ＣＤ Cは、第１のゲート部１３と絶縁
膜１２とチャネル形成領域１５とによって構成されたコ
ンデンサを示し、符号ＣＤSは、第１のゲート部１３と
絶縁膜１２と他方のソース／ドレイン領域１７とによっ
て構成されたコンデンサを示す。コンデンサＣＤDの容
量値ＣD、コンデンサＣＤCの容量値ＣC、コンデンサＣ
ＤSの容量値ＣS、コンデンサＣＤ0の容量値Ｃ0、並びに
第１の非線形抵抗素子３０の寄生容量ＣＤ1の容量値Ｃ1
は、ゲート電荷蓄積形メモリセルの構造や大きさ等によ
って多岐に変化する。以下においては、コンデンサＣＤ
D、ＣＤC及びＣＤSの容量値ＣD、ＣC及びＣSは無視でき
る程度に小さいと仮定し、コンデンサＣＤ0の容量Ｃ0及
び第１の非線形抵抗素子３０の寄生容量ＣＤ1の容量値
Ｃ1のみを考慮して、ゲート電荷蓄積形メモリセルの動
作原理を説明する。
【００３５】第１の非線形抵抗素子３０のＶ−Ｉ特性
を、模式的に図３に例示する。この第１の非線形抵抗素
子３０は、ＩF1の電流値に対してＶF1の電圧（順方向導
通電圧）を示す順方向特性を有する。即ち、第１の非線
形抵抗素子３０は、二端子動作特性を有し、あるいは
又、順方向導通電圧と同極性であって、絶対値が順方向
導通電圧（ＶF1）の絶対値以上である第１の電圧が二端
間に印加されると低抵抗状態となり、第１の非線形抵抗
素子３０を流れる電流は急増し、順方向導通電圧と同極
性であって絶対値が順方向導通電圧（ＶF1）の絶対値未
満である第２の電圧、あるいは順方向導通電圧と逆極性
の電圧が二端間に印加されると高抵抗状態となる特性を
有する。例えば、非線形抵抗素子をｐｎ接合ダイオード
から構成する場合、ｋＴ／ｑの電圧増加に対して、電流
はｅ倍増加する。ここで、ｋはボルツマン定数、Ｔは絶
対温度、ｑは電子電荷であり、ｅは指数値である。
を、模式的に図３に例示する。この第１の非線形抵抗素
子３０は、ＩF1の電流値に対してＶF1の電圧（順方向導
通電圧）を示す順方向特性を有する。即ち、第１の非線
形抵抗素子３０は、二端子動作特性を有し、あるいは
又、順方向導通電圧と同極性であって、絶対値が順方向
導通電圧（ＶF1）の絶対値以上である第１の電圧が二端
間に印加されると低抵抗状態となり、第１の非線形抵抗
素子３０を流れる電流は急増し、順方向導通電圧と同極
性であって絶対値が順方向導通電圧（ＶF1）の絶対値未
満である第２の電圧、あるいは順方向導通電圧と逆極性
の電圧が二端間に印加されると高抵抗状態となる特性を
有する。例えば、非線形抵抗素子をｐｎ接合ダイオード
から構成する場合、ｋＴ／ｑの電圧増加に対して、電流
はｅ倍増加する。ここで、ｋはボルツマン定数、Ｔは絶
対温度、ｑは電子電荷であり、ｅは指数値である。
【００３６】本発明の第１の構成に係るゲート電荷蓄積
形メモリセルにおいては、第１のゲート部１３に蓄積す
べき電荷が記憶された情報に相当する。ゲート電荷蓄積
形メモリセルの初期条件を、例えば、以下の表１のとお
りとする。尚、表中、γは容量比で決まる比例定数であ
る。
形メモリセルにおいては、第１のゲート部１３に蓄積す
べき電荷が記憶された情報に相当する。ゲート電荷蓄積
形メモリセルの初期条件を、例えば、以下の表１のとお
りとする。尚、表中、γは容量比で決まる比例定数であ
る。
【００３７】 ［表１］ 第２のゲート部の電位（第１のワード線電位）：ＶWL1 第１のゲート部の電位 ：γＶWL1 ビット線の電位 ：ＶBL0 読み出し線の電位（第１の読み出し線電位） ：ＶRL1 ソース領域の電位 ：ＶS
【００３８】尚、具体的には、ＶWL1、γＶWL1、
ＶBL0、ＶRL1、ＶSの値は０ボルトに近い値とすればよ
い。
ＶBL0、ＶRL1、ＶSの値は０ボルトに近い値とすればよ
い。
【００３９】（情報の書き込み）ゲート電荷蓄積形メモ
リセルに情報を書き込む場合、即ち、第１のゲート部１
３に第１の極性である負の電荷ＱFを蓄積する場合、最
初にビット線ＢＬの電位を第１のビット線電位ＶBL1と
し、読み出し線の電位を第１の読み出し線電位ＶR L1の
ままとしておき、次いで、ワード線ＷＬの電位を第１の
ワード線電位ＶWL1から第２のワード線電位ＶWL2（≫Ｖ
F1）とする。尚、第１のビット線電位ＶBL1はＶBL0と等
しくしてもよい。即ち、ビット線ＢＬに印加される電位
を変更しなくともよい。ここで、図２の点Ａ，Ｂ，Ｃに
おける電位をＶA，ＶB，ＶCとすると、ＶA，ＶB，Ｖ
Cは、以下のとおりとなる。尚、書き込みの手順は、先
ず、ビット線電位をＶBL0（例えば０ボルト）から第１
のビット線電位ＶBL1若しくは後述する第２のビット線
電位ＶBL2とし、次いで、ワード線電位を第１のワード
線電位ＶWL1から第２のワード線電位ＶWL2とし、その
後、ワード線電位を第２のワード線電位ＶWL2から第１
のワード線電位ＶWL1に戻し、次いで、ビット線電位を
第１のビット線電位ＶBL1若しくは第２のビット線電位
ＶBL2からＶBL0に戻す。
リセルに情報を書き込む場合、即ち、第１のゲート部１
３に第１の極性である負の電荷ＱFを蓄積する場合、最
初にビット線ＢＬの電位を第１のビット線電位ＶBL1と
し、読み出し線の電位を第１の読み出し線電位ＶR L1の
ままとしておき、次いで、ワード線ＷＬの電位を第１の
ワード線電位ＶWL1から第２のワード線電位ＶWL2（≫Ｖ
F1）とする。尚、第１のビット線電位ＶBL1はＶBL0と等
しくしてもよい。即ち、ビット線ＢＬに印加される電位
を変更しなくともよい。ここで、図２の点Ａ，Ｂ，Ｃに
おける電位をＶA，ＶB，ＶCとすると、ＶA，ＶB，Ｖ
Cは、以下のとおりとなる。尚、書き込みの手順は、先
ず、ビット線電位をＶBL0（例えば０ボルト）から第１
のビット線電位ＶBL1若しくは後述する第２のビット線
電位ＶBL2とし、次いで、ワード線電位を第１のワード
線電位ＶWL1から第２のワード線電位ＶWL2とし、その
後、ワード線電位を第２のワード線電位ＶWL2から第１
のワード線電位ＶWL1に戻し、次いで、ビット線電位を
第１のビット線電位ＶBL1若しくは第２のビット線電位
ＶBL2からＶBL0に戻す。
【００４０】 ＶA＝ＶWL2 （１−１） ＶB＝｛Ｃ0／（Ｃ1＋Ｃ0）｝（ＶWL2−ＶBL1）＋ＶBL1 （１−２） ＶC＝ＶBL1 （１−３）
【００４１】さて、式（１−２）は第１の非線形抵抗素
子３０が高抵抗状態であると仮定して計算されたもので
あるが、（ＶB−ＶBL1）の値がＶF1より大きくなれば、
第１の非線形抵抗素子３０は低抵抗状態になる。言い換
えれば、以下の式（２）を満足するようにＶWL2，ＶBL1
を選択すれば、即ち、第１のゲート部１３と第１の非線
形抵抗素子３０の他端との間を第１の電圧にすることに
よって、第１の非線形抵抗素子３０は低抵抗状態にな
る。その結果、第１のゲート部１３は、初期の高抵抗で
ビット線ＢＬに接続されたフローティングに近い状態か
らビット線ＢＬと低抵抗で電気的に接続された状態とな
る。
子３０が高抵抗状態であると仮定して計算されたもので
あるが、（ＶB−ＶBL1）の値がＶF1より大きくなれば、
第１の非線形抵抗素子３０は低抵抗状態になる。言い換
えれば、以下の式（２）を満足するようにＶWL2，ＶBL1
を選択すれば、即ち、第１のゲート部１３と第１の非線
形抵抗素子３０の他端との間を第１の電圧にすることに
よって、第１の非線形抵抗素子３０は低抵抗状態にな
る。その結果、第１のゲート部１３は、初期の高抵抗で
ビット線ＢＬに接続されたフローティングに近い状態か
らビット線ＢＬと低抵抗で電気的に接続された状態とな
る。
【００４２】 ｜｛Ｃ0／（Ｃ1＋Ｃ0）｝（ＶWL2−ＶBL1）｜＞｜ＶF1｜ （２）
【００４３】以上の結果から、点Ｂから見た（即ち、第
１のゲート部１３から見た）点Ａと点Ｂとの間の電位差
ＶABは、以下の式（３）のとおりとなる。
１のゲート部１３から見た）点Ａと点Ｂとの間の電位差
ＶABは、以下の式（３）のとおりとなる。
【００４４】ＶAB≒ＶWL2−ＶF1−ＶBL1 （３）
【００４５】次に、先ず、第２のゲート部１９の電位を
第２のワード線電位ＶWL2から第１のワード線電位ＶWL1
とし、その後、ビット線ＢＬの電位をＶBL0にする。そ
の結果、第１の非線形抵抗素子３０は高抵抗状態にな
る。そして、第１のゲート部１３は再び概ねフローティ
ング状態となり、第１のゲート部１３には第１の極性で
ある負の電荷ＱFが新たに蓄積される。第１のゲート部
１３に蓄積されたかかる負の電荷（ＱF）が、ゲート電
荷蓄積形メモリセルに記憶された情報に相当する。
第２のワード線電位ＶWL2から第１のワード線電位ＶWL1
とし、その後、ビット線ＢＬの電位をＶBL0にする。そ
の結果、第１の非線形抵抗素子３０は高抵抗状態にな
る。そして、第１のゲート部１３は再び概ねフローティ
ング状態となり、第１のゲート部１３には第１の極性で
ある負の電荷ＱFが新たに蓄積される。第１のゲート部
１３に蓄積されたかかる負の電荷（ＱF）が、ゲート電
荷蓄積形メモリセルに記憶された情報に相当する。
【００４６】上述の式（３）に示すように、点Ａと点Ｂ
との間の電位差ＶABは、第２のワード線電位ＶWL2と第
１のビット線電位ＶBL1との間の電圧に依存する。ま
た、点Ａと点Ｂとの間の電位差ＶABは、コンデンサＣＤ
S，ＣＤC，ＣＤDの容量値が無視できないときは、ソー
ス領域、チャネル形成領域及びドレイン領域の電位のそ
れぞれにも依存するが、ここでは、説明を簡単にするた
めに、これ以上は言及しない。例えば、（１−１）第２
のワード線電位ＶWL2と第１のビット線電位ＶBL1との間
の電圧の水準数が１の場合、あるいは又、（２−１）第
２のワード線電位Ｖ WL2を一定としたときに第１のビッ
ト線電位ＶBL1の水準数が１の場合、あるいは又、（３
−１）第１のビット線電位ＶBL1を一定としたときに第
２のワード線電位ＶWL2の水準数が１の場合、第１のゲ
ート部１３に記憶された情報に相当する電荷は２値情報
（”０”又は”１”）となる。あるいは又、第１のゲー
ト部１３に蓄積される電荷量は、第２のワード線電位Ｖ
WL2と第１のビット線電位ＶBL1との間の電圧に依存する
ので、（１−２）第２のワード線電位ＶWL2と第１のビ
ット線電位ＶBL1との間の電圧の水準数を２以上とする
ことによって、あるいは又、（２−２）第２のワード線
電位ＶWL2を一定としたときに第１のビット線電位ＶBL1
の水準数を２以上とすることによって（例えば、
ＶBL1，ＶBL1_1，ＶBL1_2，・・・，ＶBL2。ここで最低
値をＶBL1、最高値をＶBL2とする）、あるいは又、（３
−２）第１のビット線電位ＶBL1を一定としたときに第
２のワード線電位ＶWL2の水準数を２以上とすることに
よって、第１のゲート部１３に蓄積される電荷を負の電
荷ＱF，ＱF_1，ＱF_2，・・・とすることができる。即
ち、第１のゲート部１３に記憶された情報を、（１−
３）第２のワード線電位ＶWL2と第１のビット線電位Ｖ
BL1との間の電圧の水準数に対応した多値情報、あるい
は又、（２−３）ビット線に印加される第１のビット線
電位の水準数に対応した多値情報、あるいは又、（３
−）ワード線に印加される第２のワード線電位の水準数
に対応した多値情報とすることができる。尚、この結
果、これらの負の電荷ＱF，ＱF_1，ＱF_2，・・・を第
１のゲート部１３の電位に換算した値は、ＶINF，ＶI
NF_1，ＶINF_2，・・・となる。
との間の電位差ＶABは、第２のワード線電位ＶWL2と第
１のビット線電位ＶBL1との間の電圧に依存する。ま
た、点Ａと点Ｂとの間の電位差ＶABは、コンデンサＣＤ
S，ＣＤC，ＣＤDの容量値が無視できないときは、ソー
ス領域、チャネル形成領域及びドレイン領域の電位のそ
れぞれにも依存するが、ここでは、説明を簡単にするた
めに、これ以上は言及しない。例えば、（１−１）第２
のワード線電位ＶWL2と第１のビット線電位ＶBL1との間
の電圧の水準数が１の場合、あるいは又、（２−１）第
２のワード線電位Ｖ WL2を一定としたときに第１のビッ
ト線電位ＶBL1の水準数が１の場合、あるいは又、（３
−１）第１のビット線電位ＶBL1を一定としたときに第
２のワード線電位ＶWL2の水準数が１の場合、第１のゲ
ート部１３に記憶された情報に相当する電荷は２値情報
（”０”又は”１”）となる。あるいは又、第１のゲー
ト部１３に蓄積される電荷量は、第２のワード線電位Ｖ
WL2と第１のビット線電位ＶBL1との間の電圧に依存する
ので、（１−２）第２のワード線電位ＶWL2と第１のビ
ット線電位ＶBL1との間の電圧の水準数を２以上とする
ことによって、あるいは又、（２−２）第２のワード線
電位ＶWL2を一定としたときに第１のビット線電位ＶBL1
の水準数を２以上とすることによって（例えば、
ＶBL1，ＶBL1_1，ＶBL1_2，・・・，ＶBL2。ここで最低
値をＶBL1、最高値をＶBL2とする）、あるいは又、（３
−２）第１のビット線電位ＶBL1を一定としたときに第
２のワード線電位ＶWL2の水準数を２以上とすることに
よって、第１のゲート部１３に蓄積される電荷を負の電
荷ＱF，ＱF_1，ＱF_2，・・・とすることができる。即
ち、第１のゲート部１３に記憶された情報を、（１−
３）第２のワード線電位ＶWL2と第１のビット線電位Ｖ
BL1との間の電圧の水準数に対応した多値情報、あるい
は又、（２−３）ビット線に印加される第１のビット線
電位の水準数に対応した多値情報、あるいは又、（３
−）ワード線に印加される第２のワード線電位の水準数
に対応した多値情報とすることができる。尚、この結
果、これらの負の電荷ＱF，ＱF_1，ＱF_2，・・・を第
１のゲート部１３の電位に換算した値は、ＶINF，ＶI
NF_1，ＶINF_2，・・・となる。
【００４７】一方、ゲート電荷蓄積形メモリセルへの情
報の書き込みの際、或るゲート電荷蓄積形メモリセルに
は情報を書き込む必要がない場合、最初にビット線ＢＬ
の電位を第２のビット線電位ＶBL2とし、次いで、ワー
ド線ＷＬの電位を第１のワード線電位ＶWL1から第２の
ワード線電位ＶWL2（≫ＶF1）とする。ここで、図２の
点Ａ，Ｂ，Ｃにおける電位をＶA，ＶB，ＶCとすると、
ＶA，ＶB，ＶCは、以下のとおりとなる。
報の書き込みの際、或るゲート電荷蓄積形メモリセルに
は情報を書き込む必要がない場合、最初にビット線ＢＬ
の電位を第２のビット線電位ＶBL2とし、次いで、ワー
ド線ＷＬの電位を第１のワード線電位ＶWL1から第２の
ワード線電位ＶWL2（≫ＶF1）とする。ここで、図２の
点Ａ，Ｂ，Ｃにおける電位をＶA，ＶB，ＶCとすると、
ＶA，ＶB，ＶCは、以下のとおりとなる。
【００４８】 ＶA＝ＶWL2 （４−１） ＶB＝｛Ｃ0／（Ｃ1＋Ｃ0）｝（ＶWL2−ＶBL2）＋ＶBL2 （４−２） ＶC＝ＶBL2 （４−３）
【００４９】さて、式（４−２）において（ＶB−ＶC）
［＝｛Ｃ0／（Ｃ1＋Ｃ0）｝（ＶWL2−ＶBL2）］の値が
ＶF1未満であれば、第１の非線形抵抗素子３０は高抵抗
状態のままである。言い換えれば、第１のゲート部１３
と第１の非線形抵抗素子３０の他端との間を、順方向導
通電圧（ＶF1）と同極性であって順方向導通電圧
（Ｖ F1）の絶対値よりも小さな絶対値の電圧（第２の電
圧）、若しくは、順方向導通電圧（ＶF1）と逆極性の電
圧とすることで、即ち、以下の式（５）を満足するよう
にＶBL2を選択すれば、第１の非線形抵抗素子３０は高
抵抗状態のままとなる。
［＝｛Ｃ0／（Ｃ1＋Ｃ0）｝（ＶWL2−ＶBL2）］の値が
ＶF1未満であれば、第１の非線形抵抗素子３０は高抵抗
状態のままである。言い換えれば、第１のゲート部１３
と第１の非線形抵抗素子３０の他端との間を、順方向導
通電圧（ＶF1）と同極性であって順方向導通電圧
（Ｖ F1）の絶対値よりも小さな絶対値の電圧（第２の電
圧）、若しくは、順方向導通電圧（ＶF1）と逆極性の電
圧とすることで、即ち、以下の式（５）を満足するよう
にＶBL2を選択すれば、第１の非線形抵抗素子３０は高
抵抗状態のままとなる。
【００５０】 ｛Ｃ0／（Ｃ1＋Ｃ0）｝（ＶWL2−ＶBL2）＜ＶF1 （５）
【００５１】その結果、第１のゲート部１３は、概ねフ
ローティング状態のままであり、第１の非線形抵抗素子
３０の寄生容量ＣＤ1及びコンデンサＣＤ0の両端の電位
差をＶ1，Ｖ2としたとき、Ｖ1，Ｖ2は以下のとおりとな
る。
ローティング状態のままであり、第１の非線形抵抗素子
３０の寄生容量ＣＤ1及びコンデンサＣＤ0の両端の電位
差をＶ1，Ｖ2としたとき、Ｖ1，Ｖ2は以下のとおりとな
る。
【００５２】 Ｖ1＝｛Ｃ0／（Ｃ1＋Ｃ0）｝（ＶWL2−ＶBL2） （６−１） Ｖ2＝｛Ｃ1／（Ｃ1＋Ｃ0）｝（ＶWL2−ＶBL2） （６−２）
【００５３】その後、先ず、第２のゲート部１９の電位
を第２のワード線電位ＶWL2から第１のワード線電位Ｖ
WL1とし、次に、ビット線ＢＬの電位をＶBL0にする。そ
の結果、コンデンサＣＤ0及び第１の非線形抵抗素子３
０に一時的に誘起された電荷は放電され、第１のゲート
部１３には何ら電荷が蓄積されない。言い換えれば、第
１の非線形抵抗素子３０を経由した電荷の充放電は無視
できる程度に小さいので、第１のゲート部１３は初期の
状態に戻る。即ち、ゲート電荷蓄積形メモリセルには情
報は実質的に書き込まれない。
を第２のワード線電位ＶWL2から第１のワード線電位Ｖ
WL1とし、次に、ビット線ＢＬの電位をＶBL0にする。そ
の結果、コンデンサＣＤ0及び第１の非線形抵抗素子３
０に一時的に誘起された電荷は放電され、第１のゲート
部１３には何ら電荷が蓄積されない。言い換えれば、第
１の非線形抵抗素子３０を経由した電荷の充放電は無視
できる程度に小さいので、第１のゲート部１３は初期の
状態に戻る。即ち、ゲート電荷蓄積形メモリセルには情
報は実質的に書き込まれない。
【００５４】尚、情報の書き込み時、ゲート電荷蓄積形
メモリセルのソース／ドレイン領域１６，１７間を電流
が流れることを確実に阻止するために、他方のソース／
ドレイン領域（ソース領域１７）をチャネル形成領域１
５に対して逆バイアスすることが好ましい。具体的に
は、第１のゲート部１３の電位から、第１のゲート部１
３から見た閾値電圧の値を減じた値よりも大きな電位
を、他方のソース／ドレイン領域（ソース領域１７）に
印加すればよい。あるいは又、他方のソース／ドレイン
領域（ソース領域１７）をチャネル形成領域１５に対し
て浮遊状態とすることが好ましい。具体的には、他方の
ソース／ドレイン領域（ソース領域１７）に接続された
例えば選択用トランジスタをオフにすればよい。
メモリセルのソース／ドレイン領域１６，１７間を電流
が流れることを確実に阻止するために、他方のソース／
ドレイン領域（ソース領域１７）をチャネル形成領域１
５に対して逆バイアスすることが好ましい。具体的に
は、第１のゲート部１３の電位から、第１のゲート部１
３から見た閾値電圧の値を減じた値よりも大きな電位
を、他方のソース／ドレイン領域（ソース領域１７）に
印加すればよい。あるいは又、他方のソース／ドレイン
領域（ソース領域１７）をチャネル形成領域１５に対し
て浮遊状態とすることが好ましい。具体的には、他方の
ソース／ドレイン領域（ソース領域１７）に接続された
例えば選択用トランジスタをオフにすればよい。
【００５５】尚、スタンバイ状態においては、ワード線
ＷＬの電位を、ゲート電荷蓄積形メモリセルがオン状態
（ソース／ドレイン領域１６，１７間に電流が流れる状
態）にはならない電位に保持する。具体的には、後述す
るＶth_L以下の電位とする。一方、同一ビット線ＢＬに
接続された他のゲート電荷蓄積形メモリセルが動作して
いる状態もあり得るので、ビット線ＢＬの電位がＶBL2
であり、ゲート電荷蓄積形メモリセルの第１のゲート部
１３に蓄積された電荷と等価の電位がＶINFである場
合、当該ゲート電荷蓄積形メモリセルの第１の非線形抵
抗素子３０を流れる電流はＩR1であることが保証されて
いなければならない。従って、スタンバイ状態における
ワード線ＷＬの電位は、次式で示される値以下であって
はならない。尚、ＶINFは、ワード線ＷＬの電位が０ボ
ルトのときの電位である。 ｛（Ｃ1＋Ｃ0）／Ｃ0｝×｜ＶINF｜
ＷＬの電位を、ゲート電荷蓄積形メモリセルがオン状態
（ソース／ドレイン領域１６，１７間に電流が流れる状
態）にはならない電位に保持する。具体的には、後述す
るＶth_L以下の電位とする。一方、同一ビット線ＢＬに
接続された他のゲート電荷蓄積形メモリセルが動作して
いる状態もあり得るので、ビット線ＢＬの電位がＶBL2
であり、ゲート電荷蓄積形メモリセルの第１のゲート部
１３に蓄積された電荷と等価の電位がＶINFである場
合、当該ゲート電荷蓄積形メモリセルの第１の非線形抵
抗素子３０を流れる電流はＩR1であることが保証されて
いなければならない。従って、スタンバイ状態における
ワード線ＷＬの電位は、次式で示される値以下であって
はならない。尚、ＶINFは、ワード線ＷＬの電位が０ボ
ルトのときの電位である。 ｛（Ｃ1＋Ｃ0）／Ｃ0｝×｜ＶINF｜
【００５６】（情報の読み出し）ＱF／ＩR1よりも短い
時間内においては、第１のゲート部１３に蓄積された情
報を読み出すことができる。例えば、Ｃ0＝１×１０-15
Ｆ、ＩR1＝１×１０-15Ａの場合、約１秒近くの間、情
報を読み出すことができる。
時間内においては、第１のゲート部１３に蓄積された情
報を読み出すことができる。例えば、Ｃ0＝１×１０-15
Ｆ、ＩR1＝１×１０-15Ａの場合、約１秒近くの間、情
報を読み出すことができる。
【００５７】第１のゲート部１３における電荷の蓄積の
有無によって、ゲート電荷蓄積形メモリセルにおける閾
値電圧が変化する。即ち、ゲート電荷蓄積形メモリセル
に情報が蓄積されている場合、言い換えれば、第１のゲ
ート部１３に負の電荷ＱFが蓄積されている場合、ゲー
ト電荷蓄積形メモリセルの閾値電圧はプラス側にシフト
する。かかる閾値電圧をＶth_Hとする。一方、ゲート電
荷蓄積形メモリセルに情報が蓄積されていない場合、言
い換えれば、第１のゲート部１３に電荷が蓄積されてい
ない場合（正の電荷が蓄積されている場合もあり得
る）、ゲート電荷蓄積形メモリセルの閾値電圧に変化は
ない（あるいは、マイナス側にシフトする場合もあり得
る）。かかる閾値電圧をＶth_Lとする。ゲート電荷蓄積
形メモリセルに蓄積された情報を読み出す場合には、ワ
ード線、ビット線、読み出し線の電位を、例えば、表２
のとおりとする。
有無によって、ゲート電荷蓄積形メモリセルにおける閾
値電圧が変化する。即ち、ゲート電荷蓄積形メモリセル
に情報が蓄積されている場合、言い換えれば、第１のゲ
ート部１３に負の電荷ＱFが蓄積されている場合、ゲー
ト電荷蓄積形メモリセルの閾値電圧はプラス側にシフト
する。かかる閾値電圧をＶth_Hとする。一方、ゲート電
荷蓄積形メモリセルに情報が蓄積されていない場合、言
い換えれば、第１のゲート部１３に電荷が蓄積されてい
ない場合（正の電荷が蓄積されている場合もあり得
る）、ゲート電荷蓄積形メモリセルの閾値電圧に変化は
ない（あるいは、マイナス側にシフトする場合もあり得
る）。かかる閾値電圧をＶth_Lとする。ゲート電荷蓄積
形メモリセルに蓄積された情報を読み出す場合には、ワ
ード線、ビット線、読み出し線の電位を、例えば、表２
のとおりとする。
【００５８】［表２］ 第２のゲート部の電位（ワード線電位） ：ＶWL-R ビット線の電位 ：ＶBL-R 読み出し線の電位（第２の読み出し線電位）：ＶRL-R ソース領域の電位 ：ＶS
【００５９】但し、第２のゲート部の電位（ワード線電
位）ＶWL-Rは、Ｖth_L＜ＶWL-R＜Ｖ th_Hを満足する電位
とする。一方、読み出し線ＲＬの電位である第２の読み
出し線電位ＶRL-Rは０．５ボルト乃至電源電位Ｖddまで
の値とする。また、ビット線の電位ＶBL-Rは、ＶBL0＜
ＶBL-R＜ＶBL2を満足する値とすればよい。
位）ＶWL-Rは、Ｖth_L＜ＶWL-R＜Ｖ th_Hを満足する電位
とする。一方、読み出し線ＲＬの電位である第２の読み
出し線電位ＶRL-Rは０．５ボルト乃至電源電位Ｖddまで
の値とする。また、ビット線の電位ＶBL-Rは、ＶBL0＜
ＶBL-R＜ＶBL2を満足する値とすればよい。
【００６０】その結果、第１の非線形抵抗素子３０は高
抵抗状態のままである。また、ゲート電荷蓄積形メモリ
セルに情報が蓄積されている場合、ゲート電荷蓄積形メ
モリセルはオフ状態のままである。一方、ゲート電荷蓄
積形メモリセルに情報が蓄積されていない場合には、ゲ
ート電荷蓄積形メモリセルはオン状態になる。従って、
ゲート電荷蓄積形メモリセルのソース／ドレイン領域１
６，１７を流れる電流の有無を検出することによって、
ゲート電荷蓄積形メモリセルに情報が蓄積されているか
否かを判断することができる。
抵抗状態のままである。また、ゲート電荷蓄積形メモリ
セルに情報が蓄積されている場合、ゲート電荷蓄積形メ
モリセルはオフ状態のままである。一方、ゲート電荷蓄
積形メモリセルに情報が蓄積されていない場合には、ゲ
ート電荷蓄積形メモリセルはオン状態になる。従って、
ゲート電荷蓄積形メモリセルのソース／ドレイン領域１
６，１７を流れる電流の有無を検出することによって、
ゲート電荷蓄積形メモリセルに情報が蓄積されているか
否かを判断することができる。
【００６１】尚、第１のゲート部１３に記憶された情報
が多値情報の場合、即ち、第１のゲート部１３に負の電
荷ＱF，ＱF_1，ＱF_2，・・・が蓄積されている場合、
ゲート電荷蓄積形メモリセルの閾値電圧はプラス側にシ
フトする。尚、説明上、｜Ｑ F｜＞｜ＱF_1｜＞｜ＱF_2
｜・・・とする。そして、かかる閾値電圧をＶth_H，Ｖ
th_1，Ｖth_2，・・・とする。ゲート電荷蓄積形メモリ
セルに蓄積された情報を読み出す場合には、先ず、ワー
ド線ＷＬの電位をＶth_(N-1)とＶth_Nの間の電位にす
る。ここで、Ｎ＝１の場合には、Ｖth_HとＶth_Lの間の
電位にする。尚、「Ｎ」は多値情報のＮ番目の水準であ
って最も高い水準を表す。その結果、ゲート電荷蓄積形
メモリセルにＮ番目の水準の情報が蓄積されている場
合、ゲート電荷蓄積形メモリセルはオフ状態のままであ
る。一方、ゲート電荷蓄積形メモリセルに情報が蓄積さ
れていない場合、あるいは、ゲート電荷蓄積形メモリセ
ルに（Ｎ−１）番目の水準以下の情報が蓄積されている
場合には、ゲート電荷蓄積形メモリセルはオン状態にな
る。従って、ゲート電荷蓄積形メモリセルのソース／ド
レイン領域１６，１７を流れる電流の有無を検出するこ
とによって、ゲート電荷蓄積形メモリセルにＮ番目の水
準の情報が蓄積されているか否かを判断することができ
る。
が多値情報の場合、即ち、第１のゲート部１３に負の電
荷ＱF，ＱF_1，ＱF_2，・・・が蓄積されている場合、
ゲート電荷蓄積形メモリセルの閾値電圧はプラス側にシ
フトする。尚、説明上、｜Ｑ F｜＞｜ＱF_1｜＞｜ＱF_2
｜・・・とする。そして、かかる閾値電圧をＶth_H，Ｖ
th_1，Ｖth_2，・・・とする。ゲート電荷蓄積形メモリ
セルに蓄積された情報を読み出す場合には、先ず、ワー
ド線ＷＬの電位をＶth_(N-1)とＶth_Nの間の電位にす
る。ここで、Ｎ＝１の場合には、Ｖth_HとＶth_Lの間の
電位にする。尚、「Ｎ」は多値情報のＮ番目の水準であ
って最も高い水準を表す。その結果、ゲート電荷蓄積形
メモリセルにＮ番目の水準の情報が蓄積されている場
合、ゲート電荷蓄積形メモリセルはオフ状態のままであ
る。一方、ゲート電荷蓄積形メモリセルに情報が蓄積さ
れていない場合、あるいは、ゲート電荷蓄積形メモリセ
ルに（Ｎ−１）番目の水準以下の情報が蓄積されている
場合には、ゲート電荷蓄積形メモリセルはオン状態にな
る。従って、ゲート電荷蓄積形メモリセルのソース／ド
レイン領域１６，１７を流れる電流の有無を検出するこ
とによって、ゲート電荷蓄積形メモリセルにＮ番目の水
準の情報が蓄積されているか否かを判断することができ
る。
【００６２】（情報の消去）情報が書き込まれた、即ち
負の電荷ＱFが第１のゲート部１３に蓄積されたゲート
電荷蓄積形メモリセルにおける情報の消去は、単純に、
ソース／ドレイン領域１６，１７及びチャネル形成領域
１５を０ボルトとし、ワード線ＷＬに対してマイナスの
電位を加えることによって実現することもできるし、第
１のゲート部１３の電位をソース／ドレイン領域１６，
１７あるいはチャネル形成領域１５に対して十分に負の
電位として絶縁膜１２を介してトンネル電流が流れる状
態に駆動することによって実現することもできる。尚、
情報の消去は、例えば、１本のワード線に接続されてい
るゲート電荷蓄積形メモリセルの全てに対して一括し
て、あるいは又、ゲート電荷蓄積形メモリセルの全てに
対して一括して、あるいは又、同一ウエル内に形成され
たゲート電荷蓄積形メモリセルの全てに対して一括して
行う。
負の電荷ＱFが第１のゲート部１３に蓄積されたゲート
電荷蓄積形メモリセルにおける情報の消去は、単純に、
ソース／ドレイン領域１６，１７及びチャネル形成領域
１５を０ボルトとし、ワード線ＷＬに対してマイナスの
電位を加えることによって実現することもできるし、第
１のゲート部１３の電位をソース／ドレイン領域１６，
１７あるいはチャネル形成領域１５に対して十分に負の
電位として絶縁膜１２を介してトンネル電流が流れる状
態に駆動することによって実現することもできる。尚、
情報の消去は、例えば、１本のワード線に接続されてい
るゲート電荷蓄積形メモリセルの全てに対して一括し
て、あるいは又、ゲート電荷蓄積形メモリセルの全てに
対して一括して、あるいは又、同一ウエル内に形成され
たゲート電荷蓄積形メモリセルの全てに対して一括して
行う。
【００６３】あるいは又、ワード線ＷＬに０ボルト又は
マイナスの電位を加え、ビット線ＢＬ、読み出し線ＲＬ
及びコモン又はソース線をフローティング状態として、
消去線ＥＬ（より具体的には、ゲート電荷蓄積形メモリ
セルに形成されたチャネル形成領域）に、消去線電位で
ある所定の電位（例えば＋数ボルト）を加えることによ
って、情報の消去を行うことが可能である。その結果、
チャネル形成領域と第１のゲート部との間が或る電位差
となり、チャネル形成領域１５から絶縁膜１２を経由し
て第１のゲート部１３にトンネル電流が流れる。これに
よって、第２の非線形抵抗素子３３を介して消去線から
第１の極性とは逆極性である第２の極性の電荷を第１の
ゲート部１３に移動させ、あるいは又、第１の極性の電
荷を第１のゲート部１３から第２の非線形抵抗素子３３
を介して消去線に放電させることができ、第１のゲート
部１３の電荷蓄積状態を第２の電荷蓄積状態、即ち、消
去状態とすることができる。尚、情報の消去は、例え
ば、１本のワード線に接続されているゲート電荷蓄積形
メモリセルの全てに対して一括して、あるいは又、ゲー
ト電荷蓄積形メモリセルの全てに対して一括して、ある
いは又、同一ウエル内に形成されたゲート電荷蓄積形メ
モリセルの全てに対して一括して行う。以下の説明にお
いても同様である。
マイナスの電位を加え、ビット線ＢＬ、読み出し線ＲＬ
及びコモン又はソース線をフローティング状態として、
消去線ＥＬ（より具体的には、ゲート電荷蓄積形メモリ
セルに形成されたチャネル形成領域）に、消去線電位で
ある所定の電位（例えば＋数ボルト）を加えることによ
って、情報の消去を行うことが可能である。その結果、
チャネル形成領域と第１のゲート部との間が或る電位差
となり、チャネル形成領域１５から絶縁膜１２を経由し
て第１のゲート部１３にトンネル電流が流れる。これに
よって、第２の非線形抵抗素子３３を介して消去線から
第１の極性とは逆極性である第２の極性の電荷を第１の
ゲート部１３に移動させ、あるいは又、第１の極性の電
荷を第１のゲート部１３から第２の非線形抵抗素子３３
を介して消去線に放電させることができ、第１のゲート
部１３の電荷蓄積状態を第２の電荷蓄積状態、即ち、消
去状態とすることができる。尚、情報の消去は、例え
ば、１本のワード線に接続されているゲート電荷蓄積形
メモリセルの全てに対して一括して、あるいは又、ゲー
ト電荷蓄積形メモリセルの全てに対して一括して、ある
いは又、同一ウエル内に形成されたゲート電荷蓄積形メ
モリセルの全てに対して一括して行う。以下の説明にお
いても同様である。
【００６４】尚、ワード線ＷＬに０ボルト又はマイナス
の電位を加え、ビット線ＢＬ、読み出し線ＲＬ、及びチ
ャネル形成領域をフローティング状態として、消去線Ｅ
Ｌ（より具体的には、コモン又はソース線）に、消去線
電位を加えてもよい。この場合には、第２の非線形抵抗
素子は、第１のゲート部と、絶縁膜と、一方のソース／
ドレイン領域（具体的にはソース領域）とから構成され
ることになる。
の電位を加え、ビット線ＢＬ、読み出し線ＲＬ、及びチ
ャネル形成領域をフローティング状態として、消去線Ｅ
Ｌ（より具体的には、コモン又はソース線）に、消去線
電位を加えてもよい。この場合には、第２の非線形抵抗
素子は、第１のゲート部と、絶縁膜と、一方のソース／
ドレイン領域（具体的にはソース領域）とから構成され
ることになる。
【００６５】また、ワード線ＷＬに０ボルト又はマイナ
スの電位を加え、ビット線ＢＬ、及びコモン又はソース
線、チャネル形成領域をフローティング状態として、消
去線ＥＬ（より具体的には、読み出し線ＲＬ）に、消去
線電位を加えてもよい。この場合には、第２の非線形抵
抗素子は、第１のゲート部と、絶縁膜と、一方のソース
／ドレイン領域（具体的にはドレイン領域）とから構成
されることになる。
スの電位を加え、ビット線ＢＬ、及びコモン又はソース
線、チャネル形成領域をフローティング状態として、消
去線ＥＬ（より具体的には、読み出し線ＲＬ）に、消去
線電位を加えてもよい。この場合には、第２の非線形抵
抗素子は、第１のゲート部と、絶縁膜と、一方のソース
／ドレイン領域（具体的にはドレイン領域）とから構成
されることになる。
【００６６】更には、ワード線ＷＬに０ボルト又はマイ
ナスの電位を加え、ビット線ＢＬ、及び読み出し線ＲＬ
をフローティング状態として、消去線ＥＬ（より具体的
には、コモン又はソース線及びチャネル形成領域）に、
消去線電位を加えてもよい。この場合には、第２の非線
形抵抗素子は、第１のゲート部と、絶縁膜と、一方のソ
ース／ドレイン領域（具体的にはソース領域）及びチャ
ネル形成領域とから構成されることになる。
ナスの電位を加え、ビット線ＢＬ、及び読み出し線ＲＬ
をフローティング状態として、消去線ＥＬ（より具体的
には、コモン又はソース線及びチャネル形成領域）に、
消去線電位を加えてもよい。この場合には、第２の非線
形抵抗素子は、第１のゲート部と、絶縁膜と、一方のソ
ース／ドレイン領域（具体的にはソース領域）及びチャ
ネル形成領域とから構成されることになる。
【００６７】また、ワード線ＷＬに０ボルト又はマイナ
スの電位を加え、ビット線ＢＬ、及びコモン又はソース
線をフローティング状態として、消去線ＥＬ（より具体
的には、読み出し線ＲＬ及びチャネル形成領域）に、消
去線電位を加えてもよい。この場合には、第２の非線形
抵抗素子は、第１のゲート部と、絶縁膜と、一方のソー
ス／ドレイン領域（具体的にはドレイン領域）及びチャ
ネル形成領域とから構成されることになる。
スの電位を加え、ビット線ＢＬ、及びコモン又はソース
線をフローティング状態として、消去線ＥＬ（より具体
的には、読み出し線ＲＬ及びチャネル形成領域）に、消
去線電位を加えてもよい。この場合には、第２の非線形
抵抗素子は、第１のゲート部と、絶縁膜と、一方のソー
ス／ドレイン領域（具体的にはドレイン領域）及びチャ
ネル形成領域とから構成されることになる。
【００６８】更には、ワード線ＷＬに０ボルト又はマイ
ナスの電位を加え、ビット線ＢＬ及びチャネル形成領域
の全てをフローティング状態として、消去線ＥＬ（より
具体的には、読み出し線ＲＬ及びコモン又はソース線）
に、消去線電位を加えてもよい。この場合には、第２の
非線形抵抗素子は、第１のゲート部と、絶縁膜と、両方
のソース／ドレイン領域とから構成されることになる。
ナスの電位を加え、ビット線ＢＬ及びチャネル形成領域
の全てをフローティング状態として、消去線ＥＬ（より
具体的には、読み出し線ＲＬ及びコモン又はソース線）
に、消去線電位を加えてもよい。この場合には、第２の
非線形抵抗素子は、第１のゲート部と、絶縁膜と、両方
のソース／ドレイン領域とから構成されることになる。
【００６９】尚、本発明の第３の構成においては、第１
の非線形抵抗素子の他端は一方のソース／ドレイン領域
に接続されている。従って、本発明の第３の構成に係る
ゲート電荷蓄積形メモリセルにあっては、上述の各種の
第２の非線形抵抗素子の構成において、第２の非線形抵
抗素子が少なくとも一方のソース／ドレイン領域から構
成されている場合には、かかるソース／ドレイン領域
は、第１の非線形抵抗素子の他端が接続された一方のソ
ース／ドレイン領域と異なるソース／ドレイン領域とす
る必要がある。
の非線形抵抗素子の他端は一方のソース／ドレイン領域
に接続されている。従って、本発明の第３の構成に係る
ゲート電荷蓄積形メモリセルにあっては、上述の各種の
第２の非線形抵抗素子の構成において、第２の非線形抵
抗素子が少なくとも一方のソース／ドレイン領域から構
成されている場合には、かかるソース／ドレイン領域
は、第１の非線形抵抗素子の他端が接続された一方のソ
ース／ドレイン領域と異なるソース／ドレイン領域とす
る必要がある。
【００７０】また、ワード線ＷＬ及びビット線ＢＬをフ
ローティング状態として、消去線ＥＬ（より具体的に
は、読み出し線ＲＬ、コモン又はソース線及びチャネル
形成領域）に、消去線電位を加えてもよい。この場合に
は、第２の非線形抵抗素子は、第１のゲート部と、絶縁
膜と、両方のソース／ドレイン領域及びチャネル形成領
域とから構成されることになる。
ローティング状態として、消去線ＥＬ（より具体的に
は、読み出し線ＲＬ、コモン又はソース線及びチャネル
形成領域）に、消去線電位を加えてもよい。この場合に
は、第２の非線形抵抗素子は、第１のゲート部と、絶縁
膜と、両方のソース／ドレイン領域及びチャネル形成領
域とから構成されることになる。
【００７１】［本発明の第２若しくは第３の構成に係る
ゲート電荷蓄積形メモリセルの動作原理の説明（その
１）］次に、本発明の第２若しくは第３の構成に係るゲ
ート電荷蓄積形メモリセルの動作原理を説明する。本発
明の第２の構成に係るゲート電荷蓄積形メモリセルの原
理図を図４の（Ａ）に示し、等価回路を図４の（Ｂ）及
び図５に示す。また、本発明の第３の構成に係るゲート
電荷蓄積形メモリセルの原理図を図６の（Ａ）に示し、
等価回路を図６の（Ｂ）に示す。尚、以下の説明におい
ては、ｎ型のゲート電荷蓄積形メモリセルを例にとり説
明するが、ｐ型のゲート電荷蓄積形メモリセルに関して
は、電位等の変化が逆の変化となる点を除き、同様の動
作をする。
ゲート電荷蓄積形メモリセルの動作原理の説明（その
１）］次に、本発明の第２若しくは第３の構成に係るゲ
ート電荷蓄積形メモリセルの動作原理を説明する。本発
明の第２の構成に係るゲート電荷蓄積形メモリセルの原
理図を図４の（Ａ）に示し、等価回路を図４の（Ｂ）及
び図５に示す。また、本発明の第３の構成に係るゲート
電荷蓄積形メモリセルの原理図を図６の（Ａ）に示し、
等価回路を図６の（Ｂ）に示す。尚、以下の説明におい
ては、ｎ型のゲート電荷蓄積形メモリセルを例にとり説
明するが、ｐ型のゲート電荷蓄積形メモリセルに関して
は、電位等の変化が逆の変化となる点を除き、同様の動
作をする。
【００７２】本発明の第２及び第３の構成に係るゲート
電荷蓄積形メモリセルは、第１の非線形抵抗素子３０の
他端の接続あるいは一方のソース／ドレイン領域１６の
接続が、本発明の第１の構成に係るゲート電荷蓄積形メ
モリセルと相違している。その他の構成は本発明の第１
の構成に係るゲート電荷蓄積形メモリセルと同じであ
る。即ち、本発明の第２の構成に係るゲート電荷蓄積形
メモリセルにおいては、第１の非線形抵抗素子３０の他
端及び一方のソース／ドレイン領域１６はビット線ＢＬ
に接続されている。また、本発明の第３の構成に係るゲ
ート電荷蓄積形メモリセルにおいては、非線形抵抗素子
の他端３０は一方のソース／ドレイン領域１６に接続さ
れ、この一方のソース／ドレイン領域１６はビット線Ｂ
Ｌに接続されている。
電荷蓄積形メモリセルは、第１の非線形抵抗素子３０の
他端の接続あるいは一方のソース／ドレイン領域１６の
接続が、本発明の第１の構成に係るゲート電荷蓄積形メ
モリセルと相違している。その他の構成は本発明の第１
の構成に係るゲート電荷蓄積形メモリセルと同じであ
る。即ち、本発明の第２の構成に係るゲート電荷蓄積形
メモリセルにおいては、第１の非線形抵抗素子３０の他
端及び一方のソース／ドレイン領域１６はビット線ＢＬ
に接続されている。また、本発明の第３の構成に係るゲ
ート電荷蓄積形メモリセルにおいては、非線形抵抗素子
の他端３０は一方のソース／ドレイン領域１６に接続さ
れ、この一方のソース／ドレイン領域１６はビット線Ｂ
Ｌに接続されている。
【００７３】図２に示した本発明の第１の構成に係るゲ
ート電荷蓄積形メモリセルにおける等価回路と異なり、
図５に示した本発明の第２あるいは第３の構成に係るゲ
ート電荷蓄積形メモリセルにおける等価回路において
は、符号Ｃ1は、一方のソース／ドレイン領域１６と、
絶縁膜１２と、第１のゲート部１３とによって構成され
たコンデンサＣＤDと第１の非線形抵抗素子３０の寄生
容量との並列合成容量値を示す。尚、合成容量値Ｃ
1は、通常、コンデンサＣＤC及びＣＤSの容量値よりも
大きいことが多いので、以降の議論では、コンデンサＣ
ＤCの容量値ＣC及びコンデンサＣＤSの容量値ＣSは省略
する。ここで、第１の非線形抵抗素子３０のＶ−Ｉ特性
は、図３に例示したと同様とすることができる。
ート電荷蓄積形メモリセルにおける等価回路と異なり、
図５に示した本発明の第２あるいは第３の構成に係るゲ
ート電荷蓄積形メモリセルにおける等価回路において
は、符号Ｃ1は、一方のソース／ドレイン領域１６と、
絶縁膜１２と、第１のゲート部１３とによって構成され
たコンデンサＣＤDと第１の非線形抵抗素子３０の寄生
容量との並列合成容量値を示す。尚、合成容量値Ｃ
1は、通常、コンデンサＣＤC及びＣＤSの容量値よりも
大きいことが多いので、以降の議論では、コンデンサＣ
ＤCの容量値ＣC及びコンデンサＣＤSの容量値ＣSは省略
する。ここで、第１の非線形抵抗素子３０のＶ−Ｉ特性
は、図３に例示したと同様とすることができる。
【００７４】本発明の第２若しくは第３の構成に係るゲ
ート電荷蓄積形メモリセルにおいても、第１のゲート部
１３に蓄積された電荷が記憶された情報に相当する。ゲ
ート電荷蓄積形メモリセルの初期条件を、例えば、以下
の表３のとおりとする。尚、具体的には、ＶWL1、γＶ
WL1、ＶBL0、ＶSの値は０ボルトに近い値とすればよ
い。
ート電荷蓄積形メモリセルにおいても、第１のゲート部
１３に蓄積された電荷が記憶された情報に相当する。ゲ
ート電荷蓄積形メモリセルの初期条件を、例えば、以下
の表３のとおりとする。尚、具体的には、ＶWL1、γＶ
WL1、ＶBL0、ＶSの値は０ボルトに近い値とすればよ
い。
【００７５】 ［表３］ 第２のゲート部の電位（第１のワード線電位）：ＶWL1 第１のゲート部の電位 ：γＶWL1 ビット線の電位 ：ＶBL0 ソース領域の電位 ：ＶS
【００７６】（情報の書き込み）ゲート電荷蓄積形メモ
リセルに情報を書き込む場合の動作原理は、本発明の第
１の構成に係るゲート電荷蓄積形メモリセルの動作原理
にて説明したと同じであるが故に、詳細な説明は省略す
る。
リセルに情報を書き込む場合の動作原理は、本発明の第
１の構成に係るゲート電荷蓄積形メモリセルの動作原理
にて説明したと同じであるが故に、詳細な説明は省略す
る。
【００７７】（情報の読み出し）第１のゲート部１３に
おける電荷の蓄積の有無によって、ゲート電荷蓄積形メ
モリセルにおける閾値電圧が変化する。ゲート電荷蓄積
形メモリセルに情報が蓄積されている場合の閾値電圧を
Ｖth_Hとする。一方、ゲート電荷蓄積形メモリセルに情
報が蓄積されていない場合の閾値電圧をＶth_Lとする。
ゲート電荷蓄積形メモリセルに蓄積された情報を読み出
す場合には、ワード線及びビット線の電位を、例えば、
表４のとおりとする。
おける電荷の蓄積の有無によって、ゲート電荷蓄積形メ
モリセルにおける閾値電圧が変化する。ゲート電荷蓄積
形メモリセルに情報が蓄積されている場合の閾値電圧を
Ｖth_Hとする。一方、ゲート電荷蓄積形メモリセルに情
報が蓄積されていない場合の閾値電圧をＶth_Lとする。
ゲート電荷蓄積形メモリセルに蓄積された情報を読み出
す場合には、ワード線及びビット線の電位を、例えば、
表４のとおりとする。
【００７８】［表４］ 第２のゲート部の電位（ワード線電位） ：ＶWL-R ビット線の電位 ：ＶBL-R ソース領域の電位 ：ＶS
【００７９】但し、第２のゲート部の電位（ワード線電
位）ＶWL-Rは、Ｖth_L＜ＶWL-R＜Ｖ th_Hを満足する電位
とする。また、ビット線の電位ＶBL-Rは、ＶBL0＜Ｖ
BL-R＜ＶBL2を満足する値とすればよい。
位）ＶWL-Rは、Ｖth_L＜ＶWL-R＜Ｖ th_Hを満足する電位
とする。また、ビット線の電位ＶBL-Rは、ＶBL0＜Ｖ
BL-R＜ＶBL2を満足する値とすればよい。
【００８０】その結果、第１の非線形抵抗素子３０は高
抵抗状態のままである。また、ゲート電荷蓄積形メモリ
セルに情報が蓄積されている場合、ゲート電荷蓄積形メ
モリセルはオフ状態のままである。一方、ゲート電荷蓄
積形メモリセルに情報が蓄積されていない場合には、ゲ
ート電荷蓄積形メモリセルはオン状態になる。従って、
ゲート電荷蓄積形メモリセルのソース／ドレイン領域１
６，１７を流れる電流の有無を検出することによって、
ゲート電荷蓄積形メモリセルに情報が蓄積されているか
否かを判断することができる。
抵抗状態のままである。また、ゲート電荷蓄積形メモリ
セルに情報が蓄積されている場合、ゲート電荷蓄積形メ
モリセルはオフ状態のままである。一方、ゲート電荷蓄
積形メモリセルに情報が蓄積されていない場合には、ゲ
ート電荷蓄積形メモリセルはオン状態になる。従って、
ゲート電荷蓄積形メモリセルのソース／ドレイン領域１
６，１７を流れる電流の有無を検出することによって、
ゲート電荷蓄積形メモリセルに情報が蓄積されているか
否かを判断することができる。
【００８１】（情報の消去）ゲート電荷蓄積形メモリセ
ルに蓄積された情報を消去する場合の動作原理は、本発
明の第１の構成に係るゲート電荷蓄積形メモリセルの動
作原理にて説明したと同じであるが故に、詳細な説明は
省略する。
ルに蓄積された情報を消去する場合の動作原理は、本発
明の第１の構成に係るゲート電荷蓄積形メモリセルの動
作原理にて説明したと同じであるが故に、詳細な説明は
省略する。
【００８２】また、第１のゲート部１３に記憶された情
報が多値情報の場合の動作原理も、基本的には、本発明
の第１の構成に係るゲート電荷蓄積形メモリセルの動作
原理と同様とすることができるので、詳細な説明は省略
する。
報が多値情報の場合の動作原理も、基本的には、本発明
の第１の構成に係るゲート電荷蓄積形メモリセルの動作
原理と同様とすることができるので、詳細な説明は省略
する。
【００８３】［本発明の第１、第２若しくは第３の構成
に係るゲート電荷蓄積形メモリセルの動作原理の説明
（その２）］本発明の第１の構成に係るゲート電荷蓄積
形メモリセルにおいては、ゲート電荷蓄積形メモリセル
の構造や大きさ等に依存して、コンデンサＣＤDの容量
値ＣD、コンデンサＣＤCの容量値ＣC、コンデンサＣＤS
の容量値ＣS、並びに第１の非線形抵抗素子３０の寄生
容量ＣＤ1の容量値Ｃ1は無視できる程度に小さい場合も
ある。以下、コンデンサＣＤ0の容量値Ｃ0のみを考慮し
た場合のゲート電荷蓄積形メモリセルの動作原理を説明
する。この場合、容量比で決まる比例定数γは１に近い
値となる。尚、第１の非線形抵抗素子３０のＶ−Ｉ特性
は、図３に例示したと同様とすることができる。また、
本発明の第２及び第３の構成に係るゲート電荷蓄積形メ
モリセルの動作原理も、基本的には、以下に説明する本
発明の第１の構成に係るゲート電荷蓄積形メモリセルの
動作原理と同様であるので、本発明の第２及び第３の構
成に係るゲート電荷蓄積形メモリセルの動作原理に関し
ての説明は省略する。
に係るゲート電荷蓄積形メモリセルの動作原理の説明
（その２）］本発明の第１の構成に係るゲート電荷蓄積
形メモリセルにおいては、ゲート電荷蓄積形メモリセル
の構造や大きさ等に依存して、コンデンサＣＤDの容量
値ＣD、コンデンサＣＤCの容量値ＣC、コンデンサＣＤS
の容量値ＣS、並びに第１の非線形抵抗素子３０の寄生
容量ＣＤ1の容量値Ｃ1は無視できる程度に小さい場合も
ある。以下、コンデンサＣＤ0の容量値Ｃ0のみを考慮し
た場合のゲート電荷蓄積形メモリセルの動作原理を説明
する。この場合、容量比で決まる比例定数γは１に近い
値となる。尚、第１の非線形抵抗素子３０のＶ−Ｉ特性
は、図３に例示したと同様とすることができる。また、
本発明の第２及び第３の構成に係るゲート電荷蓄積形メ
モリセルの動作原理も、基本的には、以下に説明する本
発明の第１の構成に係るゲート電荷蓄積形メモリセルの
動作原理と同様であるので、本発明の第２及び第３の構
成に係るゲート電荷蓄積形メモリセルの動作原理に関し
ての説明は省略する。
【００８４】ゲート電荷蓄積形メモリセルの初期条件
は、例えば、上述の表１のとおりとすることができる。
は、例えば、上述の表１のとおりとすることができる。
【００８５】（情報の書き込み）ゲート電荷蓄積形メモ
リセルに情報を書き込む場合の手順は、［本発明の第１
の構成に係るゲート電荷蓄積形メモリセルの動作原理の
説明（その１）］と同様とすればよい。尚、図２の点
Ａ，Ｂ，Ｃにおける電位をＶA，ＶB，ＶCは、以下のと
おりとなる。
リセルに情報を書き込む場合の手順は、［本発明の第１
の構成に係るゲート電荷蓄積形メモリセルの動作原理の
説明（その１）］と同様とすればよい。尚、図２の点
Ａ，Ｂ，Ｃにおける電位をＶA，ＶB，ＶCは、以下のと
おりとなる。
【００８６】 ＶA＝ＶWL2 （７−１） ＶB＝γＶWL2 （７−２） ＶC＝ＶBL1 （７−３）
【００８７】さて、（ＶB−ＶBL1）の値がＶF1より大き
くなれば、第１の非線形抵抗素子３０は低抵抗状態にな
る。言い換えれば、以下の式（８）を満足するようにＶ
WL2，ＶBL1を選択すれば、即ち、第１のゲート部１３と
第１の非線形抵抗素子３０の他端との間を第１の電圧に
することによって、第１の非線形抵抗素子３０は低抵抗
状態になる。その結果、第１のゲート部１３は、初期の
高抵抗でビット線ＢＬに接続されたフローティングに近
い状態からビット線ＢＬと低抵抗で電気的に接続された
状態となる。
くなれば、第１の非線形抵抗素子３０は低抵抗状態にな
る。言い換えれば、以下の式（８）を満足するようにＶ
WL2，ＶBL1を選択すれば、即ち、第１のゲート部１３と
第１の非線形抵抗素子３０の他端との間を第１の電圧に
することによって、第１の非線形抵抗素子３０は低抵抗
状態になる。その結果、第１のゲート部１３は、初期の
高抵抗でビット線ＢＬに接続されたフローティングに近
い状態からビット線ＢＬと低抵抗で電気的に接続された
状態となる。
【００８８】｜γＶWL2−ＶBL1｜＞｜ＶF1｜ （８）
【００８９】以上の結果から、点Ｂから見た（即ち、第
１のゲート部１３から見た）点Ａと点Ｂとの間の電位差
ＶABは、以下の式（９）のとおりとなる。
１のゲート部１３から見た）点Ａと点Ｂとの間の電位差
ＶABは、以下の式（９）のとおりとなる。
【００９０】ＶAB≒ＶWL2−ＶF1−ＶBL1 （９）
【００９１】次に、先ず、第２のゲート部１９の電位を
第２のワード線電位ＶWL2から第１のワード線電位ＶWL1
とし、その後、ビット線ＢＬの電位をＶBL0にする。そ
の結果、第１の非線形抵抗素子３０は高抵抗状態にな
る。そして、第１のゲート部１３は再び概ねフローティ
ング状態となり、第１のゲート部１３には第１の極性で
ある負の電荷ＱFが新たに蓄積される。第１のゲート部
１３に蓄積されたかかる負の電荷（ＱF）が、ゲート電
荷蓄積形メモリセルに記憶された情報に相当する。
第２のワード線電位ＶWL2から第１のワード線電位ＶWL1
とし、その後、ビット線ＢＬの電位をＶBL0にする。そ
の結果、第１の非線形抵抗素子３０は高抵抗状態にな
る。そして、第１のゲート部１３は再び概ねフローティ
ング状態となり、第１のゲート部１３には第１の極性で
ある負の電荷ＱFが新たに蓄積される。第１のゲート部
１３に蓄積されたかかる負の電荷（ＱF）が、ゲート電
荷蓄積形メモリセルに記憶された情報に相当する。
【００９２】一方、ゲート電荷蓄積形メモリセルへの情
報の書き込みの際、或るゲート電荷蓄積形メモリセルに
は情報を書き込む必要がない場合、最初にビット線ＢＬ
の電位を第２のビット線電位ＶBL2とし、次いで、ワー
ド線ＷＬの電位を第１のワード線電位ＶWL1から第２の
ワード線電位ＶWL2（≫ＶF1）とする。ここで、図２の
点Ａ，Ｂ，Ｃにおける電位をＶA，ＶB，ＶCとすると、
ＶA，ＶB，ＶCは、以下のとおりとなる。
報の書き込みの際、或るゲート電荷蓄積形メモリセルに
は情報を書き込む必要がない場合、最初にビット線ＢＬ
の電位を第２のビット線電位ＶBL2とし、次いで、ワー
ド線ＷＬの電位を第１のワード線電位ＶWL1から第２の
ワード線電位ＶWL2（≫ＶF1）とする。ここで、図２の
点Ａ，Ｂ，Ｃにおける電位をＶA，ＶB，ＶCとすると、
ＶA，ＶB，ＶCは、以下のとおりとなる。
【００９３】 ＶA＝ＶWL2 （１０−１） ＶB＝γＶWL2 （１０−２） ＶC＝ＶBL2 （１０−３）
【００９４】さて、（ＶB−ＶC）［＝γＶWL2−ＶBL2］
の値がＶF1未満であれば、第１の非線形抵抗素子３０は
高抵抗状態のままである。言い換えれば、第１のゲート
部１３と第１の非線形抵抗素子３０の他端との間を、順
方向導通電圧（ＶF1）と同極性であって順方向導通電圧
（ＶF1）の絶対値よりも小さな絶対値の電圧（第２の電
圧）、若しくは、順方向導通電圧（ＶF1）と逆極性の電
圧とすることで、即ち、以下の式（１１）を満足するよ
うにＶBL2を選択すれば、第１の非線形抵抗素子３０は
高抵抗状態のままとなる。その結果、第１のゲート部１
３は、概ねフローティング状態のままとなる。
の値がＶF1未満であれば、第１の非線形抵抗素子３０は
高抵抗状態のままである。言い換えれば、第１のゲート
部１３と第１の非線形抵抗素子３０の他端との間を、順
方向導通電圧（ＶF1）と同極性であって順方向導通電圧
（ＶF1）の絶対値よりも小さな絶対値の電圧（第２の電
圧）、若しくは、順方向導通電圧（ＶF1）と逆極性の電
圧とすることで、即ち、以下の式（１１）を満足するよ
うにＶBL2を選択すれば、第１の非線形抵抗素子３０は
高抵抗状態のままとなる。その結果、第１のゲート部１
３は、概ねフローティング状態のままとなる。
【００９５】γＶWL2−ＶBL2＜ＶF1 （１１）
【００９６】その後、先ず、第２のゲート部１９の電位
を第２のワード線電位ＶWL2から第１のワード線電位Ｖ
WL1とし、次に、ビット線の電位をＶBL0にする。その結
果、コンデンサＣＤ0に一時的に誘起された電荷は放電
され、第１のゲート部１３には何ら電荷が蓄積されな
い。言い換えれば、第１の非線形抵抗素子３０を経由し
た電荷の充放電は無視できる程度に小さいので、第１の
ゲート部１３は初期の状態に戻る。即ち、ゲート電荷蓄
積形メモリセルには情報は実質的に書き込まれない。
を第２のワード線電位ＶWL2から第１のワード線電位Ｖ
WL1とし、次に、ビット線の電位をＶBL0にする。その結
果、コンデンサＣＤ0に一時的に誘起された電荷は放電
され、第１のゲート部１３には何ら電荷が蓄積されな
い。言い換えれば、第１の非線形抵抗素子３０を経由し
た電荷の充放電は無視できる程度に小さいので、第１の
ゲート部１３は初期の状態に戻る。即ち、ゲート電荷蓄
積形メモリセルには情報は実質的に書き込まれない。
【００９７】尚、情報の書き込み時、ゲート電荷蓄積形
メモリセルのソース／ドレイン領域１６，１７間を電流
が流れることを確実に阻止するために、他方のソース／
ドレイン領域（ソース領域１７）をチャネル形成領域１
５に対して逆バイアスすることが好ましい。あるいは
又、他方のソース／ドレイン領域（ソース領域１７）を
チャネル形成領域１５に対して浮遊状態とすることが好
ましい。具体的には、［本発明の第１の構成に係るゲー
ト電荷蓄積形メモリセルの動作原理の説明（その１）］
と同様の操作を行えばよい。
メモリセルのソース／ドレイン領域１６，１７間を電流
が流れることを確実に阻止するために、他方のソース／
ドレイン領域（ソース領域１７）をチャネル形成領域１
５に対して逆バイアスすることが好ましい。あるいは
又、他方のソース／ドレイン領域（ソース領域１７）を
チャネル形成領域１５に対して浮遊状態とすることが好
ましい。具体的には、［本発明の第１の構成に係るゲー
ト電荷蓄積形メモリセルの動作原理の説明（その１）］
と同様の操作を行えばよい。
【００９８】尚、スタンバイ状態においては、ワード線
ＷＬの電位を、ゲート電荷蓄積形メモリセルがオン状態
（ソース／ドレイン領域１６，１７間に電流が流れる状
態）にはならない電位に保持する。具体的には、後述す
るＶth_L以下の電位とする。一方、同一ビット線ＢＬに
接続された他のゲート電荷蓄積形メモリセルが動作して
いる状態もあり得るので、ビット線ＢＬの電位がＶBL2
であり、ゲート電荷蓄積形メモリセルの第１のゲート部
１３の電位がＶINFであっても、当該ゲート電荷蓄積形
メモリセルの第１の非線形抵抗素子３０を流れる電流は
ＩR1であることが保証されていなければならない。従っ
て、スタンバイ状態におけるワード線ＷＬの電位は、｜
ＶINF｜以下であってはならない。
ＷＬの電位を、ゲート電荷蓄積形メモリセルがオン状態
（ソース／ドレイン領域１６，１７間に電流が流れる状
態）にはならない電位に保持する。具体的には、後述す
るＶth_L以下の電位とする。一方、同一ビット線ＢＬに
接続された他のゲート電荷蓄積形メモリセルが動作して
いる状態もあり得るので、ビット線ＢＬの電位がＶBL2
であり、ゲート電荷蓄積形メモリセルの第１のゲート部
１３の電位がＶINFであっても、当該ゲート電荷蓄積形
メモリセルの第１の非線形抵抗素子３０を流れる電流は
ＩR1であることが保証されていなければならない。従っ
て、スタンバイ状態におけるワード線ＷＬの電位は、｜
ＶINF｜以下であってはならない。
【００９９】（情報の読み出し）情報の読み出しにおけ
る動作原理は、［本発明の第１の構成に係るゲート電荷
蓄積形メモリセルの動作原理の説明（その１）］と同様
とすればよいので、詳細な説明は省略する。
る動作原理は、［本発明の第１の構成に係るゲート電荷
蓄積形メモリセルの動作原理の説明（その１）］と同様
とすればよいので、詳細な説明は省略する。
【０１００】ゲート電荷蓄積形メモリセルに蓄積された
情報を消去する場合の動作原理は、本発明の第１の構成
に係るゲート電荷蓄積形メモリセルの動作原理にて説明
したと同じであるが故に、詳細な説明は省略する。
情報を消去する場合の動作原理は、本発明の第１の構成
に係るゲート電荷蓄積形メモリセルの動作原理にて説明
したと同じであるが故に、詳細な説明は省略する。
【０１０１】尚、第１のゲート部１３に記憶された情報
が多値情報の場合の情報の書き込み動作原理及び読み出
し原理も、先に説明したと同様であるので、詳細な説明
は省略する。
が多値情報の場合の情報の書き込み動作原理及び読み出
し原理も、先に説明したと同様であるので、詳細な説明
は省略する。
【０１０２】以上のように、本発明のゲート電荷蓄積形
メモリセルにおいては、第１のゲート部、第２のゲート
部、第１の非線形抵抗素子及び第２の非線形抵抗素子を
組み合わせることによって、簡素な構造のＤＲＡＭゲイ
ンセルを得ることができ、しかも、その製造プロセスは
左程複雑になることがなく、従来のフラッシュメモリの
製造プロセスの若干の延長で製造することが可能であ
る。また、本発明の第２あるいは第３の構成に係るゲー
ト電荷蓄積形メモリセルにおいては、外部配線数や端子
部の面積の増加を抑制することができる。しかも、従来
のＤＲＡＭのような複雑な構造のキャパシタが不要であ
り、補助的に必要な場合があるかもしれないが、従来の
ＤＲＡＭに必要とされるキャパシタが原理的には不要で
ある。従って、本発明のゲート電荷蓄積形メモリセルに
おいては、セル面積が大幅に増加することもない。
メモリセルにおいては、第１のゲート部、第２のゲート
部、第１の非線形抵抗素子及び第２の非線形抵抗素子を
組み合わせることによって、簡素な構造のＤＲＡＭゲイ
ンセルを得ることができ、しかも、その製造プロセスは
左程複雑になることがなく、従来のフラッシュメモリの
製造プロセスの若干の延長で製造することが可能であ
る。また、本発明の第２あるいは第３の構成に係るゲー
ト電荷蓄積形メモリセルにおいては、外部配線数や端子
部の面積の増加を抑制することができる。しかも、従来
のＤＲＡＭのような複雑な構造のキャパシタが不要であ
り、補助的に必要な場合があるかもしれないが、従来の
ＤＲＡＭに必要とされるキャパシタが原理的には不要で
ある。従って、本発明のゲート電荷蓄積形メモリセルに
おいては、セル面積が大幅に増加することもない。
【０１０３】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
【０１０４】（実施の形態１）実施の形態１は、本発明
の第１の構成に係るゲート電荷蓄積形メモリセルに関す
る。実施の形態１のゲート電荷蓄積形メモリセルの原理
図を図１の（Ａ）に示し、等価回路を図１の（Ｂ）及び
図２に示し、模式的な一部断面図を図７の（Ａ）及び
（Ｂ）に示す。また、隣接する２つのゲート電荷蓄積形
メモリセルにおける第１のゲート部１３、第１のゲート
部の延在部１３Ａ、チャネル形成領域１５、ドレイン領
域１６、ソース領域１７、第１の非線形抵抗素子３０の
模式的な配置図を図８の（Ａ）に示す。尚、図７の
（Ａ）は、図８の（Ａ）の矢印Ａ−Ａに沿った模式的な
一部断面図であり、図７の（Ｂ）は、図８の（Ａ）の矢
印Ｂ−Ｂに沿った模式的な一部断面図である。尚、図で
は、ゲート電荷蓄積形メモリセルを、単にメモリセルと
いう用語で示している。
の第１の構成に係るゲート電荷蓄積形メモリセルに関す
る。実施の形態１のゲート電荷蓄積形メモリセルの原理
図を図１の（Ａ）に示し、等価回路を図１の（Ｂ）及び
図２に示し、模式的な一部断面図を図７の（Ａ）及び
（Ｂ）に示す。また、隣接する２つのゲート電荷蓄積形
メモリセルにおける第１のゲート部１３、第１のゲート
部の延在部１３Ａ、チャネル形成領域１５、ドレイン領
域１６、ソース領域１７、第１の非線形抵抗素子３０の
模式的な配置図を図８の（Ａ）に示す。尚、図７の
（Ａ）は、図８の（Ａ）の矢印Ａ−Ａに沿った模式的な
一部断面図であり、図７の（Ｂ）は、図８の（Ａ）の矢
印Ｂ−Ｂに沿った模式的な一部断面図である。尚、図で
は、ゲート電荷蓄積形メモリセルを、単にメモリセルと
いう用語で示している。
【０１０５】実施の形態１のゲート電荷蓄積形メモリセ
ルは、チャネル形成領域１５と、所謂ゲート絶縁膜であ
る絶縁膜１２を介してチャネル形成領域１５と対向して
設けられた第１のゲート部１３と、第１のゲート部１３
と容量結合した第２のゲート部１９と、チャネル形成領
域１５と接して設けられ、互いに離間して設けられたソ
ース／ドレイン領域１６，１７（ドレイン領域１６及び
ソース領域１７）と、二端を有する第１の非線形抵抗素
子３０と、第２の非線形抵抗素子３３から構成されてい
る。容量結合は、第１のゲート部１３と第２のゲート部
１９との間に誘電体膜１８を介在させることによって形
成されている。尚、参照番号１０は半導体基板であり、
参照番号１０Ａは、必要に応じて半導体基板１０の表面
に設けられたウエルであり、ゲート電荷蓄積形メモリセ
ルがｎチャネル型の場合にはｐ型、ｐチャネル型の場合
にはｎ型である。尚、図７以外の図面においては、図面
の簡素化のためにウエルを表示していない。また、参照
番号１１は素子分離領域であり、参照番号１４はエッチ
ングストップ層であり、参照番号２０は層間絶縁層であ
る。
ルは、チャネル形成領域１５と、所謂ゲート絶縁膜であ
る絶縁膜１２を介してチャネル形成領域１５と対向して
設けられた第１のゲート部１３と、第１のゲート部１３
と容量結合した第２のゲート部１９と、チャネル形成領
域１５と接して設けられ、互いに離間して設けられたソ
ース／ドレイン領域１６，１７（ドレイン領域１６及び
ソース領域１７）と、二端を有する第１の非線形抵抗素
子３０と、第２の非線形抵抗素子３３から構成されてい
る。容量結合は、第１のゲート部１３と第２のゲート部
１９との間に誘電体膜１８を介在させることによって形
成されている。尚、参照番号１０は半導体基板であり、
参照番号１０Ａは、必要に応じて半導体基板１０の表面
に設けられたウエルであり、ゲート電荷蓄積形メモリセ
ルがｎチャネル型の場合にはｐ型、ｐチャネル型の場合
にはｎ型である。尚、図７以外の図面においては、図面
の簡素化のためにウエルを表示していない。また、参照
番号１１は素子分離領域であり、参照番号１４はエッチ
ングストップ層であり、参照番号２０は層間絶縁層であ
る。
【０１０６】第２の非線形抵抗素子３３は、第１のゲー
ト部１３と、絶縁膜１２と、チャネル形成領域１５とか
ら構成されている。即ち、第２の非線形抵抗素子３３は
ＭＯＳ型トンネルダイオードから構成されている。絶縁
膜１２は、例えば、厚さ２ｎｍのＳｉＯ2（シリコン酸
化膜）から成る。このような膜厚の絶縁膜１２に適切な
電位（例えば−４ボルト）が加わることによって、絶縁
膜１２内をトンネル電流が流れて、第１のゲート部１３
に蓄積されていた電子電荷は数１００ｎ秒で放電され
る。また、絶縁膜１２の膜厚を２ｎｍとしたとき、文献
"Sub-5nm Multiple-Thickness Gate Oxide Technology
Using Oxygen Impantation", Y.C. King.et al., IEDM
98-585 において、ＱBD値（絶縁破壊が起こるまでに絶
縁膜中を流れる電荷量）は、同文献の Fig. 9 より１０
5Ｃ／ｃｍ2が得られるので、たとえトンネル電流を１０
-5Ａ／ｃｍ2とした場合であっても、２０年を遙かに越
える絶縁破壊までの寿命を確保することができる。
ト部１３と、絶縁膜１２と、チャネル形成領域１５とか
ら構成されている。即ち、第２の非線形抵抗素子３３は
ＭＯＳ型トンネルダイオードから構成されている。絶縁
膜１２は、例えば、厚さ２ｎｍのＳｉＯ2（シリコン酸
化膜）から成る。このような膜厚の絶縁膜１２に適切な
電位（例えば−４ボルト）が加わることによって、絶縁
膜１２内をトンネル電流が流れて、第１のゲート部１３
に蓄積されていた電子電荷は数１００ｎ秒で放電され
る。また、絶縁膜１２の膜厚を２ｎｍとしたとき、文献
"Sub-5nm Multiple-Thickness Gate Oxide Technology
Using Oxygen Impantation", Y.C. King.et al., IEDM
98-585 において、ＱBD値（絶縁破壊が起こるまでに絶
縁膜中を流れる電荷量）は、同文献の Fig. 9 より１０
5Ｃ／ｃｍ2が得られるので、たとえトンネル電流を１０
-5Ａ／ｃｍ2とした場合であっても、２０年を遙かに越
える絶縁破壊までの寿命を確保することができる。
【０１０７】実施の形態１においては、第２のゲート部
１９はワード線ＷＬに接続され、一方のソース／ドレイ
ン領域（ドレイン領域１６）は読み出し線（ＲＬ）２２
に接続されている。また、チャネル形成領域１５は消去
線（具体的には図示せず）に接続されている。尚、各実
施の形態においては、第２のゲート部１９は、ワード線
ＷＬと共通領域を有する。
１９はワード線ＷＬに接続され、一方のソース／ドレイ
ン領域（ドレイン領域１６）は読み出し線（ＲＬ）２２
に接続されている。また、チャネル形成領域１５は消去
線（具体的には図示せず）に接続されている。尚、各実
施の形態においては、第２のゲート部１９は、ワード線
ＷＬと共通領域を有する。
【０１０８】第１の非線形抵抗素子３０の一端は第１の
ゲート部１３に接続され、他端はビット線（ＢＬ）２１
に接続されている。この第１の非線形抵抗素子３０は、
二端子動作特性を有し、更に具体的には、図３に示した
ように、第１の非線形抵抗素子３０は、順方向導通電圧
（ＶF1）と同極性であって、絶対値が順方向導通電圧
（ＶF1）の絶対値以上である第１の電圧が二端間に印加
されると低抵抗状態となり、順方向導通電圧（ＶF1）と
同極性であって絶対値が順方向導通電圧（ＶF1）の絶対
値未満である第２の電圧、あるいは順方向導通電圧（Ｖ
F1）と逆極性の電圧が二端間に印加されると高抵抗状態
となる特性を有する。即ち、第１の非線形抵抗素子３０
は、所定の電圧が印加されると低抵抗状態になる特性を
有する。具体的には、第１の非線形抵抗素子３０は、ｐ
ｎ接合ダイオードから構成されている。
ゲート部１３に接続され、他端はビット線（ＢＬ）２１
に接続されている。この第１の非線形抵抗素子３０は、
二端子動作特性を有し、更に具体的には、図３に示した
ように、第１の非線形抵抗素子３０は、順方向導通電圧
（ＶF1）と同極性であって、絶対値が順方向導通電圧
（ＶF1）の絶対値以上である第１の電圧が二端間に印加
されると低抵抗状態となり、順方向導通電圧（ＶF1）と
同極性であって絶対値が順方向導通電圧（ＶF1）の絶対
値未満である第２の電圧、あるいは順方向導通電圧（Ｖ
F1）と逆極性の電圧が二端間に印加されると高抵抗状態
となる特性を有する。即ち、第１の非線形抵抗素子３０
は、所定の電圧が印加されると低抵抗状態になる特性を
有する。具体的には、第１の非線形抵抗素子３０は、ｐ
ｎ接合ダイオードから構成されている。
【０１０９】このｐｎ接合ダイオードから構成された第
１の非線形抵抗素子３０は、絶縁領域（実施の形態１に
おいては、ＬＯＣＯＳ構造あるいはトレンチ構造を有す
る素子分離領域１１の絶縁膜）上に延在する第１のゲー
ト部の延在部１３Ａに形成されている。ｐｎ接合ダイオ
ードは、ソース／ドレイン領域１６，１７の導電型と同
じ導電型の半導体領域３１、及び、ソース／ドレイン領
域１６，１７の導電型とは逆の導電型の半導体領域（実
施の形態１においては第１のゲート部の延在部１３Ａ）
を有する。そして、ソース／ドレイン領域１６，１７の
導電型とは逆の導電型の半導体領域である第１のゲート
部の延在部１３Ａは、第１の非線形抵抗素子３０の一端
に相当する。一方、ソース／ドレイン領域１６，１７の
導電型と同じ導電型の半導体領域３１は、第１の非線形
抵抗素子３０の他端に相当する。具体的には、例えばｎ
型の不純物を含む半導体領域３１が第１のゲート部の延
在部１３Ａ（ｐ+形の不純物を含む）に形成されてお
り、第１のゲート部の延在部１３Ａ内にラテラルｐｎ接
合が形成されている。第１の非線形抵抗素子３０の他端
に相当する半導体領域３１はビット線（ＢＬ）２１に接
続されている。尚、図８の（Ａ）において、ｐｎ接合領
域は第１のゲート部１３の端部の延長線上に位置する
が、第１のゲート部の延在部１３Ａにおける不純物濃度
及び半導体領域３１における不純物濃度、あるいは又、
不純物導入時に用いられるマスクの形状に依存してｐｎ
接合領域の位置は変化し得る。
１の非線形抵抗素子３０は、絶縁領域（実施の形態１に
おいては、ＬＯＣＯＳ構造あるいはトレンチ構造を有す
る素子分離領域１１の絶縁膜）上に延在する第１のゲー
ト部の延在部１３Ａに形成されている。ｐｎ接合ダイオ
ードは、ソース／ドレイン領域１６，１７の導電型と同
じ導電型の半導体領域３１、及び、ソース／ドレイン領
域１６，１７の導電型とは逆の導電型の半導体領域（実
施の形態１においては第１のゲート部の延在部１３Ａ）
を有する。そして、ソース／ドレイン領域１６，１７の
導電型とは逆の導電型の半導体領域である第１のゲート
部の延在部１３Ａは、第１の非線形抵抗素子３０の一端
に相当する。一方、ソース／ドレイン領域１６，１７の
導電型と同じ導電型の半導体領域３１は、第１の非線形
抵抗素子３０の他端に相当する。具体的には、例えばｎ
型の不純物を含む半導体領域３１が第１のゲート部の延
在部１３Ａ（ｐ+形の不純物を含む）に形成されてお
り、第１のゲート部の延在部１３Ａ内にラテラルｐｎ接
合が形成されている。第１の非線形抵抗素子３０の他端
に相当する半導体領域３１はビット線（ＢＬ）２１に接
続されている。尚、図８の（Ａ）において、ｐｎ接合領
域は第１のゲート部１３の端部の延長線上に位置する
が、第１のゲート部の延在部１３Ａにおける不純物濃度
及び半導体領域３１における不純物濃度、あるいは又、
不純物導入時に用いられるマスクの形状に依存してｐｎ
接合領域の位置は変化し得る。
【０１１０】以下、図７及び図８の（Ａ）に示した実施
の形態１のゲート電荷蓄積形メモリセルの作製方法を、
半導体基板１０等の模式的な一部断面図である図９〜図
１１を参照して説明する。尚、図９の（Ａ）、図１０の
（Ａ）及び図１１の（Ａ）は、図８の（Ａ）の矢印Ａ−
Ａに沿ったと同様の部分における模式的な一部断面図で
あり、図９の（Ｂ）、図１０の（Ｂ）及び図１１の
（Ｂ）は、図８の（Ａ）の矢印Ｂ−Ｂに沿ったと同様の
部分における模式的な一部断面図である。
の形態１のゲート電荷蓄積形メモリセルの作製方法を、
半導体基板１０等の模式的な一部断面図である図９〜図
１１を参照して説明する。尚、図９の（Ａ）、図１０の
（Ａ）及び図１１の（Ａ）は、図８の（Ａ）の矢印Ａ−
Ａに沿ったと同様の部分における模式的な一部断面図で
あり、図９の（Ｂ）、図１０の（Ｂ）及び図１１の
（Ｂ）は、図８の（Ａ）の矢印Ｂ−Ｂに沿ったと同様の
部分における模式的な一部断面図である。
【０１１１】［工程−１００］先ず、半導体基板１０
に、ＬＯＣＯＳ構造若しくはトレンチ構造を有する素子
分離領域１１を公知の方法に基づき形成する。次いで、
チャネル形成領域１５を設けるために、ｐ型不純物を半
導体基板１０にイオン注入する。その後、半導体基板１
０の表面を熱酸化法、あるいは熱酸化に続いて熱窒化を
行う方法にて処理し、ゲート絶縁膜に相当する膜厚３〜
１．５ｎｍの絶縁膜１２を半導体基板１０の表面に形成
する。次に、例えばｐ型不純物をドーピングしたシリコ
ン薄膜１３Ｐ（ポリシリコン薄膜であってもよいし、ア
モルファスシリコン薄膜であってもよい）を全面にＣＶ
Ｄ法にて成膜した後、少なくとも第１のゲート部１３及
び第１のゲート部の延在部１３Ａの平面形状と同じ平面
形状が残るように、シリコン層１３Ｐをパターニングす
る。その後、後述する誘電体１８の膜厚よりも厚いＳｉ
Ｏ2等から成るエッチングストップ層１４を堆積させ
る。次いで、後に形成すべき第１のゲート部の延在部１
３Ａの平面形状と同じ平面形状が残るように、エッチン
グストップ層１４をパターニングする（図８の（Ｂ）、
図９の（Ａ）及び（Ｂ）参照）。尚、パターニングされ
たシリコン薄膜１３Ｐ及びエッチングストップ層１４の
模式的且つ部分的な配置図を、図８の（Ｂ）に示す。こ
こで、図８の（Ｂ）において、第１のゲート部１３を形
成すべきシリコン薄膜１３Ｐの領域には斜線を付した。
また、第１のゲート部の延在部１３Ａを形成すべきシリ
コン薄膜１３Ｐの領域を一点鎖線で囲んだ。更には、ド
レイン領域を形成すべきシリコン薄膜１３Ｐの領域、チ
ャネル形成領域を形成すべきシリコン薄膜１３Ｐの領
域、ソース領域を形成すべきシリコン薄膜１３Ｐの領域
を、点線で囲んだ。
に、ＬＯＣＯＳ構造若しくはトレンチ構造を有する素子
分離領域１１を公知の方法に基づき形成する。次いで、
チャネル形成領域１５を設けるために、ｐ型不純物を半
導体基板１０にイオン注入する。その後、半導体基板１
０の表面を熱酸化法、あるいは熱酸化に続いて熱窒化を
行う方法にて処理し、ゲート絶縁膜に相当する膜厚３〜
１．５ｎｍの絶縁膜１２を半導体基板１０の表面に形成
する。次に、例えばｐ型不純物をドーピングしたシリコ
ン薄膜１３Ｐ（ポリシリコン薄膜であってもよいし、ア
モルファスシリコン薄膜であってもよい）を全面にＣＶ
Ｄ法にて成膜した後、少なくとも第１のゲート部１３及
び第１のゲート部の延在部１３Ａの平面形状と同じ平面
形状が残るように、シリコン層１３Ｐをパターニングす
る。その後、後述する誘電体１８の膜厚よりも厚いＳｉ
Ｏ2等から成るエッチングストップ層１４を堆積させ
る。次いで、後に形成すべき第１のゲート部の延在部１
３Ａの平面形状と同じ平面形状が残るように、エッチン
グストップ層１４をパターニングする（図８の（Ｂ）、
図９の（Ａ）及び（Ｂ）参照）。尚、パターニングされ
たシリコン薄膜１３Ｐ及びエッチングストップ層１４の
模式的且つ部分的な配置図を、図８の（Ｂ）に示す。こ
こで、図８の（Ｂ）において、第１のゲート部１３を形
成すべきシリコン薄膜１３Ｐの領域には斜線を付した。
また、第１のゲート部の延在部１３Ａを形成すべきシリ
コン薄膜１３Ｐの領域を一点鎖線で囲んだ。更には、ド
レイン領域を形成すべきシリコン薄膜１３Ｐの領域、チ
ャネル形成領域を形成すべきシリコン薄膜１３Ｐの領
域、ソース領域を形成すべきシリコン薄膜１３Ｐの領域
を、点線で囲んだ。
【０１１２】［工程−１１０］その後、誘電体膜１８と
して機能する、例えばＳｉＯ2、ＳｉＯ2／ＳｉxＮy、Ｓ
ｉＯ2／ＳｉxＮy／ＳｉＯ2あるいはＴａ2Ｏ5／ＳｉxＮy
から成る層間絶縁層をＣＶＤ法、熱酸化法、熱窒化法あ
るいはプラズマ窒化法にて全面に成膜する。次に、例え
ばｎ型不純物をドーピングしたポリシリコン層をＣＶＤ
法にて全面に成膜した後、かかるポリシリコン層、誘電
体膜１８、シリコン薄膜１３Ｐを１つのエッチング用マ
スク（図示せず）を用いて漸次パターニングする。これ
によって、第２のゲート部１９及び第１のゲート部１３
を形成する。尚、第１のゲート部１３はシリコン薄膜か
ら形成され、第２のゲート部１９はポリシリコン層から
形成されている。また、第１のゲート部１３の下方には
チャネル形成領域１５が形成される。このとき、パター
ニングされたエッチングストップ層１４の下に、第１の
ゲート部の延在部１３Ａを構成するシリコン薄膜１３Ｐ
が残される。即ち、平面的に見て、第２のゲート部１９
の外側にも第１のゲート部の延在部１３Ａが形成される
（図１０の（Ａ）及び（Ｂ）参照）。更には、第２のゲ
ート部１９の下方には、第１のゲート部の延在部１３Ａ
の一部分が形成される。尚、第２のゲート部１９はワー
ド線ＷＬと共通領域を有する。
して機能する、例えばＳｉＯ2、ＳｉＯ2／ＳｉxＮy、Ｓ
ｉＯ2／ＳｉxＮy／ＳｉＯ2あるいはＴａ2Ｏ5／ＳｉxＮy
から成る層間絶縁層をＣＶＤ法、熱酸化法、熱窒化法あ
るいはプラズマ窒化法にて全面に成膜する。次に、例え
ばｎ型不純物をドーピングしたポリシリコン層をＣＶＤ
法にて全面に成膜した後、かかるポリシリコン層、誘電
体膜１８、シリコン薄膜１３Ｐを１つのエッチング用マ
スク（図示せず）を用いて漸次パターニングする。これ
によって、第２のゲート部１９及び第１のゲート部１３
を形成する。尚、第１のゲート部１３はシリコン薄膜か
ら形成され、第２のゲート部１９はポリシリコン層から
形成されている。また、第１のゲート部１３の下方には
チャネル形成領域１５が形成される。このとき、パター
ニングされたエッチングストップ層１４の下に、第１の
ゲート部の延在部１３Ａを構成するシリコン薄膜１３Ｐ
が残される。即ち、平面的に見て、第２のゲート部１９
の外側にも第１のゲート部の延在部１３Ａが形成される
（図１０の（Ａ）及び（Ｂ）参照）。更には、第２のゲ
ート部１９の下方には、第１のゲート部の延在部１３Ａ
の一部分が形成される。尚、第２のゲート部１９はワー
ド線ＷＬと共通領域を有する。
【０１１３】［工程−１２０］その後、例えばｎ型不純
物をイオン注入法にて半導体基板１０及び第１のゲート
部の延在部１３Ａの一部分にイオン注入する。これによ
って、ドレイン領域１６及びソース領域１７を形成し、
併せて、第１のゲート部１３の延在部１３Ａの一部分に
半導体領域３１を形成する（図１１の（Ａ）及び（Ｂ）
参照）。こうして、ｐｎ接合ダイオードから成り、ｐｎ
接合領域を有する第１の非線形抵抗素子３０を形成する
ことができる。また、第１のゲート部１３と、絶縁膜１
２と、チャネル形成領域１５から構成された第２の非線
形抵抗素子３３を得ることができる。
物をイオン注入法にて半導体基板１０及び第１のゲート
部の延在部１３Ａの一部分にイオン注入する。これによ
って、ドレイン領域１６及びソース領域１７を形成し、
併せて、第１のゲート部１３の延在部１３Ａの一部分に
半導体領域３１を形成する（図１１の（Ａ）及び（Ｂ）
参照）。こうして、ｐｎ接合ダイオードから成り、ｐｎ
接合領域を有する第１の非線形抵抗素子３０を形成する
ことができる。また、第１のゲート部１３と、絶縁膜１
２と、チャネル形成領域１５から構成された第２の非線
形抵抗素子３３を得ることができる。
【０１１４】［工程−１３０］次に、例えばＳｉＯ2か
ら成る層間絶縁層２０をＣＶＤ法にて全面に成膜した
後、ドレイン領域１６及び半導体領域３１の上方の層間
絶縁層２０に開口部を形成する。そして、かかる開口部
内を含む層間絶縁層２０上に、例えばアルミニウム系合
金から成る配線層をスパッタ法にて成膜し、かかる配線
層をパターニングすることによって、第１の非線形抵抗
素子３０の他端である半導体領域３１と電気的に接続さ
れたビット線（ＢＬ）２１、及び、ドレイン領域１６と
電気的に接続された読み出し線（ＲＬ）２２を形成す
る。こうして、図７及び図８の（Ａ）に示した構成のゲ
ート電荷蓄積形メモリセルを得ることができる。
ら成る層間絶縁層２０をＣＶＤ法にて全面に成膜した
後、ドレイン領域１６及び半導体領域３１の上方の層間
絶縁層２０に開口部を形成する。そして、かかる開口部
内を含む層間絶縁層２０上に、例えばアルミニウム系合
金から成る配線層をスパッタ法にて成膜し、かかる配線
層をパターニングすることによって、第１の非線形抵抗
素子３０の他端である半導体領域３１と電気的に接続さ
れたビット線（ＢＬ）２１、及び、ドレイン領域１６と
電気的に接続された読み出し線（ＲＬ）２２を形成す
る。こうして、図７及び図８の（Ａ）に示した構成のゲ
ート電荷蓄積形メモリセルを得ることができる。
【０１１５】（実施の形態２）実施の形態２は実施の形
態１の変形である。実施の形態２が実施の形態１と相違
する点は、第１の非線形抵抗素子３０であるｐｎ接合ダ
イオードのｐｎ接合領域（ラテラルｐｎ接合の領域）が
単結晶半導体から形成されている点にある。実施の形態
２のゲート電荷蓄積形メモリセルのその他の構成は、実
施の形態１のゲート電荷蓄積形メモリセルの構成と同様
とすることができる。以下、実施の形態２のゲート電荷
蓄積形メモリセルの作製方法を説明する。
態１の変形である。実施の形態２が実施の形態１と相違
する点は、第１の非線形抵抗素子３０であるｐｎ接合ダ
イオードのｐｎ接合領域（ラテラルｐｎ接合の領域）が
単結晶半導体から形成されている点にある。実施の形態
２のゲート電荷蓄積形メモリセルのその他の構成は、実
施の形態１のゲート電荷蓄積形メモリセルの構成と同様
とすることができる。以下、実施の形態２のゲート電荷
蓄積形メモリセルの作製方法を説明する。
【０１１６】［工程−２００］先ず、実施の形態１の
［工程−１００］と同様にして、半導体基板１０に、Ｌ
ＯＣＯＳ構造若しくはトレンチ構造を有する素子分離領
域１１、半導体基板１０へのｐ型不純物のイオン注入、
絶縁膜１２の形成を行う。次に、シリコン薄膜を半導体
基板１０に形成する。
［工程−１００］と同様にして、半導体基板１０に、Ｌ
ＯＣＯＳ構造若しくはトレンチ構造を有する素子分離領
域１１、半導体基板１０へのｐ型不純物のイオン注入、
絶縁膜１２の形成を行う。次に、シリコン薄膜を半導体
基板１０に形成する。
【０１１７】［工程−２１０］そして、少なくとも第１
のゲート部１３及び第１の非線形抵抗素子３０を形成す
べき第１のゲート部の延在部１３Ａに相当するシリコン
薄膜に、例えばＳｉをイオン注入して、アモルファス化
する。その後、必要に応じて、ＳｉＯ2やＳｉxＮyから
成る保護膜を堆積させ、次いで、不活性ガス雰囲気中で
半導体基板１０を６００〜８００゜Ｃにて１〜３時間、
加熱する。これによって、第１のゲート部１３及び非線
形抵抗素子を形成すべき第１のゲート部の延在部１３Ａ
に相当するシリコン薄膜の部分は単結晶化し、あるいは
又、大粒径化し、単結晶半導体領域となる。次に、この
単結晶半導体領域に、例えばｐ型不純物をイオン注入す
る。その後、実施の形態１の［工程−１００］と同様に
して単結晶化されたシリコン薄膜をパターニングし、更
に、後述する形成する誘電体１８の膜厚よりも厚いＳｉ
Ｏ2等から成るエッチングストップ層１４を堆積させ
る。次いで、後に形成すべき第１のゲート部の延在部１
３Ａの平面形状と同じ平面形状が残るように、エッチン
グストップ層１４をパターニングする。
のゲート部１３及び第１の非線形抵抗素子３０を形成す
べき第１のゲート部の延在部１３Ａに相当するシリコン
薄膜に、例えばＳｉをイオン注入して、アモルファス化
する。その後、必要に応じて、ＳｉＯ2やＳｉxＮyから
成る保護膜を堆積させ、次いで、不活性ガス雰囲気中で
半導体基板１０を６００〜８００゜Ｃにて１〜３時間、
加熱する。これによって、第１のゲート部１３及び非線
形抵抗素子を形成すべき第１のゲート部の延在部１３Ａ
に相当するシリコン薄膜の部分は単結晶化し、あるいは
又、大粒径化し、単結晶半導体領域となる。次に、この
単結晶半導体領域に、例えばｐ型不純物をイオン注入す
る。その後、実施の形態１の［工程−１００］と同様に
して単結晶化されたシリコン薄膜をパターニングし、更
に、後述する形成する誘電体１８の膜厚よりも厚いＳｉ
Ｏ2等から成るエッチングストップ層１４を堆積させ
る。次いで、後に形成すべき第１のゲート部の延在部１
３Ａの平面形状と同じ平面形状が残るように、エッチン
グストップ層１４をパターニングする。
【０１１８】［工程−２２０］次いで、誘電体膜１８と
して機能する、例えばＳｉＯ2、ＳｉＯ2／ＳｉxＮy、Ｓ
ｉＯ2／ＳｉxＮy／ＳｉＯ2あるいはＴａ2Ｏ5／ＳｉxＮy
から成る層間絶縁層をＣＶＤ法、熱酸化法、熱窒化法あ
るいはプラズマ窒化法にて全面に成膜する。次に、例え
ばｎ型不純物をドーピングしたポリシリコン層をＣＶＤ
法にて全面に成膜した後、かかるポリシリコン層、誘電
体膜１８、シリコン薄膜を１つのエッチング用マスクを
用いて漸次パターニングする。これによって、第２のゲ
ート部１９及び第１のゲート部１３を形成する。尚、第
１のゲート部１３は単結晶化されたシリコン薄膜から形
成され、第２のゲート部１９はポリシリコン層から形成
されている。また、第１のゲート部１３の下方にはチャ
ネル形成領域１５が形成される。このとき、パターニン
グされたエッチングストップ層１４の下に、第１のゲー
ト部の延在部１３Ａを構成する単結晶化されたシリコン
薄膜が残される。即ち、平面的に見て、第２のゲート部
１９の外側に、単結晶化半導体領域から構成された第１
のゲート部の延在部１３Ａが形成される。更には、第２
のゲート部１９の下方には、第１のゲート部の延在部１
３Ａの一部分が形成される。尚、第２のゲート部１９は
ワード線ＷＬと共通領域を有する。
して機能する、例えばＳｉＯ2、ＳｉＯ2／ＳｉxＮy、Ｓ
ｉＯ2／ＳｉxＮy／ＳｉＯ2あるいはＴａ2Ｏ5／ＳｉxＮy
から成る層間絶縁層をＣＶＤ法、熱酸化法、熱窒化法あ
るいはプラズマ窒化法にて全面に成膜する。次に、例え
ばｎ型不純物をドーピングしたポリシリコン層をＣＶＤ
法にて全面に成膜した後、かかるポリシリコン層、誘電
体膜１８、シリコン薄膜を１つのエッチング用マスクを
用いて漸次パターニングする。これによって、第２のゲ
ート部１９及び第１のゲート部１３を形成する。尚、第
１のゲート部１３は単結晶化されたシリコン薄膜から形
成され、第２のゲート部１９はポリシリコン層から形成
されている。また、第１のゲート部１３の下方にはチャ
ネル形成領域１５が形成される。このとき、パターニン
グされたエッチングストップ層１４の下に、第１のゲー
ト部の延在部１３Ａを構成する単結晶化されたシリコン
薄膜が残される。即ち、平面的に見て、第２のゲート部
１９の外側に、単結晶化半導体領域から構成された第１
のゲート部の延在部１３Ａが形成される。更には、第２
のゲート部１９の下方には、第１のゲート部の延在部１
３Ａの一部分が形成される。尚、第２のゲート部１９は
ワード線ＷＬと共通領域を有する。
【０１１９】［工程−２３０］その後、例えばｎ型不純
物をイオン注入法にて半導体基板１０及び第１のゲート
部の延在部１３Ａの一部分にイオン注入する。これによ
って、ドレイン領域１６及びソース領域１７を形成し、
併せて、第１のゲート部１３の延在部１３Ａに半導体領
域３１を形成する。こうして、第１の非線形抵抗素子３
０であるｐｎ接合ダイオードが形成され、しかも、ｐｎ
接合領域（ラテラルｐｎ接合の領域）が単結晶半導体か
ら形成される。また、第１のゲート部１３と、絶縁膜１
２と、チャネル形成領域１５から構成された第２の非線
形抵抗素子３３を得ることができる。
物をイオン注入法にて半導体基板１０及び第１のゲート
部の延在部１３Ａの一部分にイオン注入する。これによ
って、ドレイン領域１６及びソース領域１７を形成し、
併せて、第１のゲート部１３の延在部１３Ａに半導体領
域３１を形成する。こうして、第１の非線形抵抗素子３
０であるｐｎ接合ダイオードが形成され、しかも、ｐｎ
接合領域（ラテラルｐｎ接合の領域）が単結晶半導体か
ら形成される。また、第１のゲート部１３と、絶縁膜１
２と、チャネル形成領域１５から構成された第２の非線
形抵抗素子３３を得ることができる。
【０１２０】［工程−２４０］その後、実施の形態１の
［工程−１３０］を実行し、図７及び図８の（Ａ）に示
した構成のゲート電荷蓄積形メモリセルを得ることがで
きる。
［工程−１３０］を実行し、図７及び図８の（Ａ）に示
した構成のゲート電荷蓄積形メモリセルを得ることがで
きる。
【０１２１】（実施の形態３）実施の形態３も実施の形
態１の変形である。実施の形態３が実施の形態１と相違
する点は、第１の非線形抵抗素子３０がヘテロ接合ダイ
オード（例えば、ショットキーバリアダイオード）から
成る点にある。実施の形態３のゲート電荷蓄積形メモリ
セルの模式的な一部断面図を、図１２に示す。尚、図１
２は、図８の（Ａ）の矢印Ｂ−Ｂに沿ったと同様の模式
的な一部断面図である。実施の形態３においては、第１
のゲート部の延在部１３Ａの一部分の表面にシリサイド
層３２が形成されている。実施の形態３のゲート電荷蓄
積形メモリセルのその他の構成は、実施の形態１のゲー
ト電荷蓄積形メモリセルの構成と同様とすることができ
る。以下、実施の形態３のゲート電荷蓄積形メモリセル
の作製方法を説明する。尚、実施の形態３においては、
各種の領域における導電型を実施の形態１とは逆とし
た。実施の形態３においては、隣接する２つのゲート電
荷蓄積形メモリセルの第１のゲート部の延在部１３Ａ
を、互いに分離する必要がある。
態１の変形である。実施の形態３が実施の形態１と相違
する点は、第１の非線形抵抗素子３０がヘテロ接合ダイ
オード（例えば、ショットキーバリアダイオード）から
成る点にある。実施の形態３のゲート電荷蓄積形メモリ
セルの模式的な一部断面図を、図１２に示す。尚、図１
２は、図８の（Ａ）の矢印Ｂ−Ｂに沿ったと同様の模式
的な一部断面図である。実施の形態３においては、第１
のゲート部の延在部１３Ａの一部分の表面にシリサイド
層３２が形成されている。実施の形態３のゲート電荷蓄
積形メモリセルのその他の構成は、実施の形態１のゲー
ト電荷蓄積形メモリセルの構成と同様とすることができ
る。以下、実施の形態３のゲート電荷蓄積形メモリセル
の作製方法を説明する。尚、実施の形態３においては、
各種の領域における導電型を実施の形態１とは逆とし
た。実施の形態３においては、隣接する２つのゲート電
荷蓄積形メモリセルの第１のゲート部の延在部１３Ａ
を、互いに分離する必要がある。
【０１２２】［工程−３００］先ず、実施の形態１の
［工程−１００］と同様にして、半導体基板１０に、Ｌ
ＯＣＯＳ構造若しくはトレンチ構造を有する素子分離領
域１１、ｎ型不純物の半導体基板１０へのイオン注入、
絶縁膜１２の形成を行う。次に、例えばｎ型不純物をド
ーピングしたシリコン薄膜を堆積させた後、実施の形態
１の［工程−１００］と同様にしてシリコン薄膜をパタ
ーニングする。尚、ヘテロ接合の逆耐圧が確保されるた
めには、ｎ型不純物の濃度は１０19原子／ｃｍ3以下で
あることが望ましい。
［工程−１００］と同様にして、半導体基板１０に、Ｌ
ＯＣＯＳ構造若しくはトレンチ構造を有する素子分離領
域１１、ｎ型不純物の半導体基板１０へのイオン注入、
絶縁膜１２の形成を行う。次に、例えばｎ型不純物をド
ーピングしたシリコン薄膜を堆積させた後、実施の形態
１の［工程−１００］と同様にしてシリコン薄膜をパタ
ーニングする。尚、ヘテロ接合の逆耐圧が確保されるた
めには、ｎ型不純物の濃度は１０19原子／ｃｍ3以下で
あることが望ましい。
【０１２３】［工程−３１０］その後、実施の形態１の
［工程−１１０］と同様にして、第１のゲート部１３、
第１のゲート部の延在部１３Ａ、誘電体膜１８、第２の
ゲート部１９を形成する。尚、隣接する２つのゲート電
荷蓄積形メモリセルの第１のゲート部の延在部１３Ａが
互いに分離されるように、第１のゲート部の延在部１３
Ａのパターニングを行う。
［工程−１１０］と同様にして、第１のゲート部１３、
第１のゲート部の延在部１３Ａ、誘電体膜１８、第２の
ゲート部１９を形成する。尚、隣接する２つのゲート電
荷蓄積形メモリセルの第１のゲート部の延在部１３Ａが
互いに分離されるように、第１のゲート部の延在部１３
Ａのパターニングを行う。
【０１２４】［工程−３２０］その後、ｐ型不純物をイ
オン注入法にて半導体基板１０にイオン注入し、ドレイ
ン領域１６及びソース領域１７を形成する。実施の形態
３においては、第１のゲート部１３の延在部１３Ａには
ｐ型不純物をイオン注入せず、ｎ型不純物を含んだまま
とする。これによって、第１のゲート部１３と、絶縁膜
１２と、チャネル形成領域１５から構成された第２の非
線形抵抗素子３３を得ることができる。
オン注入法にて半導体基板１０にイオン注入し、ドレイ
ン領域１６及びソース領域１７を形成する。実施の形態
３においては、第１のゲート部１３の延在部１３Ａには
ｐ型不純物をイオン注入せず、ｎ型不純物を含んだまま
とする。これによって、第１のゲート部１３と、絶縁膜
１２と、チャネル形成領域１５から構成された第２の非
線形抵抗素子３３を得ることができる。
【０１２５】［工程−３３０］次に、例えばＳｉＯ2か
ら成る層間絶縁層２０をＣＶＤ法にて全面に成膜した
後、ドレイン領域１６の上方及び第１のゲート部の延在
部１３Ａの一部分の上方の層間絶縁層２０に開口部を形
成する。そして、かかる開口部内を含む層間絶縁層２０
上に、例えばチタン層（図示せず）をスパッタ法にて成
膜した後、アニール処理を施す。これによって、開口部
の底部に堆積したチタン層中のＴｉ原子は、ポリシリコ
ンから成る第１のゲート部の延在部１３Ａ中のＳｉ原子
と反応し、開口部の底部に位置する第１のゲート部の延
在部１３Ａの表面にチタンシリサイド層３２が形成され
る。その後、未反応のチタン層を除去し、次いで、アル
ミニウム系合金から成る配線層をスパッタ法にて成膜
し、かかる配線層をパターニングすることによって、第
１の非線形抵抗素子３０の他端であるチタンシリサイド
層３２と電気的に接続されたビット線（ＢＬ）２１、及
び、ドレイン領域１６と電気的に接続された読み出し線
ＲＬ（図１２には図示せず）を形成する。こうして、図
１２に示した構成のゲート電荷蓄積形メモリセルを得る
ことができる。
ら成る層間絶縁層２０をＣＶＤ法にて全面に成膜した
後、ドレイン領域１６の上方及び第１のゲート部の延在
部１３Ａの一部分の上方の層間絶縁層２０に開口部を形
成する。そして、かかる開口部内を含む層間絶縁層２０
上に、例えばチタン層（図示せず）をスパッタ法にて成
膜した後、アニール処理を施す。これによって、開口部
の底部に堆積したチタン層中のＴｉ原子は、ポリシリコ
ンから成る第１のゲート部の延在部１３Ａ中のＳｉ原子
と反応し、開口部の底部に位置する第１のゲート部の延
在部１３Ａの表面にチタンシリサイド層３２が形成され
る。その後、未反応のチタン層を除去し、次いで、アル
ミニウム系合金から成る配線層をスパッタ法にて成膜
し、かかる配線層をパターニングすることによって、第
１の非線形抵抗素子３０の他端であるチタンシリサイド
層３２と電気的に接続されたビット線（ＢＬ）２１、及
び、ドレイン領域１６と電気的に接続された読み出し線
ＲＬ（図１２には図示せず）を形成する。こうして、図
１２に示した構成のゲート電荷蓄積形メモリセルを得る
ことができる。
【０１２６】尚、ヘテロ接合ダイオードを形成するため
の材料はチタンシリサイドに限定されず、コバルトシリ
サイド、タングステンシリサイド等の材料を用いること
もでき、あるいは又、モリブデン等の金属材料を用いる
こともできる。ここで、ヘテロ接合ダイオードから非線
形抵抗素子を構成する場合、ＶF1の制御は、例えばアニ
ール温度あるいはシリサイド化する金属を適宜選択する
ことによって行うことができる。また、実施の形態３を
実施の形態２と組み合わせ、ヘテロ接合ダイオードから
成る非線形抵抗素子を単結晶半導体から形成することも
できる。
の材料はチタンシリサイドに限定されず、コバルトシリ
サイド、タングステンシリサイド等の材料を用いること
もでき、あるいは又、モリブデン等の金属材料を用いる
こともできる。ここで、ヘテロ接合ダイオードから非線
形抵抗素子を構成する場合、ＶF1の制御は、例えばアニ
ール温度あるいはシリサイド化する金属を適宜選択する
ことによって行うことができる。また、実施の形態３を
実施の形態２と組み合わせ、ヘテロ接合ダイオードから
成る非線形抵抗素子を単結晶半導体から形成することも
できる。
【０１２７】（実施の形態４）実施の形態４は、本発明
の第２の構成に係るゲート電荷蓄積形メモリセルに関す
る。実施の形態４のゲート電荷蓄積形メモリセルの原理
図を図４の（Ａ）に示し、等価回路を、図４の（Ｂ）及
び図５に示す。また、隣接する２つのゲート電荷蓄積形
メモリセルにおける第１のゲート部１３、第１のゲート
部の延在部１３Ａ、チャネル形成領域１５、ドレイン領
域１６、ソース領域１７、第１の非線形抵抗素子３０の
模式的な配置図を図１３に示す。更には、模式的な一部
断面図を図１４の（Ａ）及び（Ｂ）、並びに図１５の
（Ａ）及び（Ｂ）に示す。尚、図１４の（Ａ）は、図１
３の矢印Ａ−Ａに沿った模式的な一部断面図であり、図
１４の（Ｂ）は、図１３の矢印Ｂ−Ｂに沿った模式的な
一部断面図である。図１５の（Ａ）は、図１３の矢印Ｃ
−Ｃに沿った模式的な一部断面図（但し、コンタクト・
ホールを含む部分）である。図１５の（Ｂ）は、図１３
の矢印Ｃ−Ｃに沿ったと同様の模式的な一部断面図（但
し、コンタクト・ホールを含まない部分）である。
の第２の構成に係るゲート電荷蓄積形メモリセルに関す
る。実施の形態４のゲート電荷蓄積形メモリセルの原理
図を図４の（Ａ）に示し、等価回路を、図４の（Ｂ）及
び図５に示す。また、隣接する２つのゲート電荷蓄積形
メモリセルにおける第１のゲート部１３、第１のゲート
部の延在部１３Ａ、チャネル形成領域１５、ドレイン領
域１６、ソース領域１７、第１の非線形抵抗素子３０の
模式的な配置図を図１３に示す。更には、模式的な一部
断面図を図１４の（Ａ）及び（Ｂ）、並びに図１５の
（Ａ）及び（Ｂ）に示す。尚、図１４の（Ａ）は、図１
３の矢印Ａ−Ａに沿った模式的な一部断面図であり、図
１４の（Ｂ）は、図１３の矢印Ｂ−Ｂに沿った模式的な
一部断面図である。図１５の（Ａ）は、図１３の矢印Ｃ
−Ｃに沿った模式的な一部断面図（但し、コンタクト・
ホールを含む部分）である。図１５の（Ｂ）は、図１３
の矢印Ｃ−Ｃに沿ったと同様の模式的な一部断面図（但
し、コンタクト・ホールを含まない部分）である。
【０１２８】実施の形態４のゲート電荷蓄積形メモリセ
ルの構成は、第１の非線形抵抗素子３０の形成された位
置、及び、第１の非線形抵抗素子３０の他端である半導
体領域３１と一方のソース／ドレイン領域（ドレイン領
域１６）とが所謂シェアード・コンタクト・ホールを介
してビット線（ＢＬ）２１に接続されている点を除き、
実施の形態１にて説明したゲート電荷蓄積形メモリセル
の構成と同じ構成とすることができる。
ルの構成は、第１の非線形抵抗素子３０の形成された位
置、及び、第１の非線形抵抗素子３０の他端である半導
体領域３１と一方のソース／ドレイン領域（ドレイン領
域１６）とが所謂シェアード・コンタクト・ホールを介
してビット線（ＢＬ）２１に接続されている点を除き、
実施の形態１にて説明したゲート電荷蓄積形メモリセル
の構成と同じ構成とすることができる。
【０１２９】即ち、実施の形態４のゲート電荷蓄積形メ
モリセルも、チャネル形成領域１５と、第１のゲート部
１３と、この第１のゲート部１３と容量結合した第２の
ゲート部１９と、チャネル形成領域１５と接して設けら
れ、互いに離間して設けられたソース／ドレイン領域１
６，１７（ドレイン領域１６，ソース領域１７）と、二
端を有する第１の非線形抵抗素子３０と、第２の非線形
抵抗素子３３から成る。第２の非線形抵抗素子３３の構
成は、実施の形態１にて説明した第２の非線形抵抗素子
３３と同様とすることができる。第１のゲート部１３
は、絶縁膜１２（所謂ゲート絶縁膜）を介してチャネル
形成領域１５と対向して設けられている。尚、容量結合
は、第１のゲート部１３と第２のゲート部１９との間に
誘電体膜１８を介在させることによって形成されてい
る。第２のゲート部１９はワード線ＷＬに接続されてい
る。第２のゲート部１９は、具体的には、ワード線ＷＬ
と共通領域を有する。
モリセルも、チャネル形成領域１５と、第１のゲート部
１３と、この第１のゲート部１３と容量結合した第２の
ゲート部１９と、チャネル形成領域１５と接して設けら
れ、互いに離間して設けられたソース／ドレイン領域１
６，１７（ドレイン領域１６，ソース領域１７）と、二
端を有する第１の非線形抵抗素子３０と、第２の非線形
抵抗素子３３から成る。第２の非線形抵抗素子３３の構
成は、実施の形態１にて説明した第２の非線形抵抗素子
３３と同様とすることができる。第１のゲート部１３
は、絶縁膜１２（所謂ゲート絶縁膜）を介してチャネル
形成領域１５と対向して設けられている。尚、容量結合
は、第１のゲート部１３と第２のゲート部１９との間に
誘電体膜１８を介在させることによって形成されてい
る。第２のゲート部１９はワード線ＷＬに接続されてい
る。第２のゲート部１９は、具体的には、ワード線ＷＬ
と共通領域を有する。
【０１３０】実施の形態４においても、第１の非線形抵
抗素子３０は、実施の形態１にて説明したと同様の特性
を有し、より具体的には、ラテラルｐｎ接合を有するｐ
ｎ接合ダイオードから構成されている。このｐｎ接合ダ
イオードから構成された第１の非線形抵抗素子３０は、
一方のソース／ドレイン領域（実施の形態４において
は、ドレイン領域１６）の上に形成された絶縁膜１２上
の第１のゲート部の延在部１３Ａに、一部分が形成され
ている。また、第１の非線形抵抗素子３０の他の部分
は、絶縁領域（素子分離領域１１）上の第１のゲート部
の延在部１３Ａにも形成されている。
抗素子３０は、実施の形態１にて説明したと同様の特性
を有し、より具体的には、ラテラルｐｎ接合を有するｐ
ｎ接合ダイオードから構成されている。このｐｎ接合ダ
イオードから構成された第１の非線形抵抗素子３０は、
一方のソース／ドレイン領域（実施の形態４において
は、ドレイン領域１６）の上に形成された絶縁膜１２上
の第１のゲート部の延在部１３Ａに、一部分が形成され
ている。また、第１の非線形抵抗素子３０の他の部分
は、絶縁領域（素子分離領域１１）上の第１のゲート部
の延在部１３Ａにも形成されている。
【０１３１】即ち、第１の非線形抵抗素子３０を構成す
るｐｎ接合ダイオードは、ソース／ドレイン領域１６，
１７の導電型（例えばｎ型）と同じ導電型の半導体領域
３１、及び、ソース／ドレイン領域１６，１７の導電型
とは逆の導電型（例えばｐ型）の半導体領域（第１のゲ
ート部の延在部１３Ａ）を有する。そして、第１のゲー
ト部の延在部１３Ａは、第１の非線形抵抗素子３０の一
端に相当する。一方、半導体領域３１は、第１の非線形
抵抗素子３０の他端に相当する。更には、第１のゲート
部の延在部１３Ａと半導体領域３１の境界領域に、ラテ
ラルｐｎ接合が形成されている。また、第１の非線形抵
抗素子３０の他端に相当する半導体領域３１（導電型
は、例えばｎ型）と一方のソース／ドレイン領域（実施
の形態４においては、ドレイン領域１６）とは、シェア
ード・コンタクト・ホールを介してビット線（ＢＬ）２
１に接続されている。
るｐｎ接合ダイオードは、ソース／ドレイン領域１６，
１７の導電型（例えばｎ型）と同じ導電型の半導体領域
３１、及び、ソース／ドレイン領域１６，１７の導電型
とは逆の導電型（例えばｐ型）の半導体領域（第１のゲ
ート部の延在部１３Ａ）を有する。そして、第１のゲー
ト部の延在部１３Ａは、第１の非線形抵抗素子３０の一
端に相当する。一方、半導体領域３１は、第１の非線形
抵抗素子３０の他端に相当する。更には、第１のゲート
部の延在部１３Ａと半導体領域３１の境界領域に、ラテ
ラルｐｎ接合が形成されている。また、第１の非線形抵
抗素子３０の他端に相当する半導体領域３１（導電型
は、例えばｎ型）と一方のソース／ドレイン領域（実施
の形態４においては、ドレイン領域１６）とは、シェア
ード・コンタクト・ホールを介してビット線（ＢＬ）２
１に接続されている。
【０１３２】実施の形態４のゲート電荷蓄積形メモリセ
ルの作製方法は、実施の形態１あるいは実施の形態２の
ゲート電荷蓄積形メモリセルの作製方法と基本的には同
じ方法とすることができるが故に、詳細な説明は省略す
る。
ルの作製方法は、実施の形態１あるいは実施の形態２の
ゲート電荷蓄積形メモリセルの作製方法と基本的には同
じ方法とすることができるが故に、詳細な説明は省略す
る。
【０１３３】あるいは又、図１６の（Ａ）及び（Ｂ）並
びに図１７に模式的な一部断面図を示すように、シェア
ード・コンタクト・ホールの底部に相当する第１のゲー
ト部の延在部１３Ａの一部の表面領域に、例えばシリサ
イド層３２を形成することによって、ヘテロ接合ダイオ
ードから構成された第１の非線形抵抗素子３０を形成す
ることもできる。尚、図１６の（Ａ）及び（Ｂ）に示す
ゲート電荷蓄積形メモリセルの模式的な一部断面図は、
図１５の（Ａ）及び（Ｂ）に示したゲート電荷蓄積形メ
モリセルの模式的な一部断面図と同様の図である。ま
た、図１７に示すゲート電荷蓄積形メモリセルの模式的
な一部断面図は、図１４の（Ｂ）に示したゲート電荷蓄
積形メモリセルの模式的な一部断面図と同様の図であ
る。
びに図１７に模式的な一部断面図を示すように、シェア
ード・コンタクト・ホールの底部に相当する第１のゲー
ト部の延在部１３Ａの一部の表面領域に、例えばシリサ
イド層３２を形成することによって、ヘテロ接合ダイオ
ードから構成された第１の非線形抵抗素子３０を形成す
ることもできる。尚、図１６の（Ａ）及び（Ｂ）に示す
ゲート電荷蓄積形メモリセルの模式的な一部断面図は、
図１５の（Ａ）及び（Ｂ）に示したゲート電荷蓄積形メ
モリセルの模式的な一部断面図と同様の図である。ま
た、図１７に示すゲート電荷蓄積形メモリセルの模式的
な一部断面図は、図１４の（Ｂ）に示したゲート電荷蓄
積形メモリセルの模式的な一部断面図と同様の図であ
る。
【０１３４】（実施の形態５）実施の形態５は、本発明
の第３の構成に係るゲート電荷蓄積形メモリセルに関す
る。実施の形態５のゲート電荷蓄積形メモリセルの模式
的な一部断面図を図１８の（Ａ）に示し、原理図及び等
価回路を図６の（Ａ）及び（Ｂ）に示す。実施の形態５
のゲート電荷蓄積形メモリセルは、チャネル形成領域１
５と、第１のゲート部１３と、この第１のゲート部１３
と容量結合した第２のゲート部１９と、チャネル形成領
域１５と接して設けられ、互いに離間して設けられたソ
ース／ドレイン領域１６，１７（ドレイン領域１６，ソ
ース領域１７）と、二端を有する第１の非線形抵抗素子
４０と、第２の非線形抵抗素子３３から成る。実施の形
態５においては、第１の非線形抵抗素子４０の一端は第
１のゲート部１３に接続され、第１の非線形抵抗素子４
０の他端は一方のソース／ドレイン領域（ドレイン領域
１６）に接続されている。第１のゲート部１３は、膜厚
３〜１．５ｎｍの絶縁膜１２（所謂ゲート絶縁膜）を介
してチャネル形成領域１５と対向して設けられている。
第２の非線形抵抗素子３３は、第１のゲート部１３、絶
縁膜１２及びチャネル形成領域１５から構成されてい
る。尚、容量結合は、第１のゲート部１３と第２のゲー
ト部１９との間に誘電体膜１８を介在させることによっ
て形成されている。第２のゲート部１９はワード線ＷＬ
に接続されている。具体的には、第２のゲート部１９
は、ワード線ＷＬと共通領域を有する。また、一方のソ
ース／ドレイン領域（ドレイン領域１６）はビット線
（ＢＬ）２１に接続されている。
の第３の構成に係るゲート電荷蓄積形メモリセルに関す
る。実施の形態５のゲート電荷蓄積形メモリセルの模式
的な一部断面図を図１８の（Ａ）に示し、原理図及び等
価回路を図６の（Ａ）及び（Ｂ）に示す。実施の形態５
のゲート電荷蓄積形メモリセルは、チャネル形成領域１
５と、第１のゲート部１３と、この第１のゲート部１３
と容量結合した第２のゲート部１９と、チャネル形成領
域１５と接して設けられ、互いに離間して設けられたソ
ース／ドレイン領域１６，１７（ドレイン領域１６，ソ
ース領域１７）と、二端を有する第１の非線形抵抗素子
４０と、第２の非線形抵抗素子３３から成る。実施の形
態５においては、第１の非線形抵抗素子４０の一端は第
１のゲート部１３に接続され、第１の非線形抵抗素子４
０の他端は一方のソース／ドレイン領域（ドレイン領域
１６）に接続されている。第１のゲート部１３は、膜厚
３〜１．５ｎｍの絶縁膜１２（所謂ゲート絶縁膜）を介
してチャネル形成領域１５と対向して設けられている。
第２の非線形抵抗素子３３は、第１のゲート部１３、絶
縁膜１２及びチャネル形成領域１５から構成されてい
る。尚、容量結合は、第１のゲート部１３と第２のゲー
ト部１９との間に誘電体膜１８を介在させることによっ
て形成されている。第２のゲート部１９はワード線ＷＬ
に接続されている。具体的には、第２のゲート部１９
は、ワード線ＷＬと共通領域を有する。また、一方のソ
ース／ドレイン領域（ドレイン領域１６）はビット線
（ＢＬ）２１に接続されている。
【０１３５】実施の形態５のゲート電荷蓄積形メモリセ
ルにおける第１の非線形抵抗素子４０も、所定の電圧が
印加されると低抵抗状態になる特性を有する。即ち、第
１の非線形抵抗素子４０は、実施の形態１にて説明した
と同様の特性を有し、より具体的には、ｐｎ接合ダイオ
ードから構成されている。そして、ソース／ドレイン領
域の導電型（例えばｎ型）と逆の導電型（例えばｐ型）
を有するｐｎ接合ダイオードの領域（逆導電型不純物領
域４１であり、第１の非線形抵抗素子４０の一端に相当
する）は、一方のソース／ドレイン領域（ドレイン領域
１６）の表面領域に形成されている。一方、ソース／ド
レイン領域１６，１７の導電型と同じ導電型（例えばｎ
型）を有するこのｐｎ接合ダイオードの領域（第１の非
線形抵抗素子４０の他端に相当する）は、一方のソース
／ドレイン領域（ドレイン領域１６）を兼ねている。即
ち、ドレイン領域１６の比較的不純物濃度が低い領域１
６Ａの表面に、かかるドレイン領域１６の導電型（例え
ばｎ型）とは逆の導電型（例えばｐ型）の領域（逆導電
型不純物領域）４１が形成されている。尚、第１のゲー
ト部１３の延在部１３Ａは、かかる逆導電型不純物領域
４１の表面と接している。
ルにおける第１の非線形抵抗素子４０も、所定の電圧が
印加されると低抵抗状態になる特性を有する。即ち、第
１の非線形抵抗素子４０は、実施の形態１にて説明した
と同様の特性を有し、より具体的には、ｐｎ接合ダイオ
ードから構成されている。そして、ソース／ドレイン領
域の導電型（例えばｎ型）と逆の導電型（例えばｐ型）
を有するｐｎ接合ダイオードの領域（逆導電型不純物領
域４１であり、第１の非線形抵抗素子４０の一端に相当
する）は、一方のソース／ドレイン領域（ドレイン領域
１６）の表面領域に形成されている。一方、ソース／ド
レイン領域１６，１７の導電型と同じ導電型（例えばｎ
型）を有するこのｐｎ接合ダイオードの領域（第１の非
線形抵抗素子４０の他端に相当する）は、一方のソース
／ドレイン領域（ドレイン領域１６）を兼ねている。即
ち、ドレイン領域１６の比較的不純物濃度が低い領域１
６Ａの表面に、かかるドレイン領域１６の導電型（例え
ばｎ型）とは逆の導電型（例えばｐ型）の領域（逆導電
型不純物領域）４１が形成されている。尚、第１のゲー
ト部１３の延在部１３Ａは、かかる逆導電型不純物領域
４１の表面と接している。
【０１３６】以下、図１８の（Ａ）に示した実施の形態
５のゲート電荷蓄積形メモリセルの作製方法を、半導体
基板等の模式的な一部断面図である図１９を参照して説
明する。
５のゲート電荷蓄積形メモリセルの作製方法を、半導体
基板等の模式的な一部断面図である図１９を参照して説
明する。
【０１３７】［工程−５００］先ず、半導体基板１０
に、ＬＯＣＯＳ構造若しくはトレンチ構造を有する素子
分離領域（図示せず）を公知の方法に基づき形成する。
次いで、チャネル形成領域１５を設けるために、ｐ型不
純物を半導体基板１０にイオン注入する。その後、半導
体基板１０の表面を熱酸化法、あるいは熱酸化に続いて
熱窒化を行う方法にて処理し、ゲート絶縁膜に相当する
膜厚３〜１．５ｎｍの絶縁膜１２を半導体基板１０の表
面に形成する。次に、例えばｐ型不純物をドーピングし
た第１のポリシリコン層を全面にＣＶＤ法にて成膜した
後、第１のゲート部１３の一部となる第１のポリシリコ
ン層が残るように、第１のポリシリコン層及び絶縁膜１
２をパターニングする。次に、例えばｎ型不純物をイオ
ン注入法にて半導体基板１０にイオン注入し、比較的不
純物濃度が低い領域１６Ａを露出した半導体基板１０に
形成する。その後、再度、例えばｐ型不純物をドーピン
グした第２のポリシリコン層を全面にＣＶＤ法にて成膜
した後、第２のポリシリコン層をパターニングする。こ
れによって、第１のゲート部１３及び第１のゲート部の
延在部１３Ａを得ることができる。尚、この第２のポリ
シリコン層は、次のｎ型不純物のイオン注入工程で不純
物イオンが半導体基板１０の表面に到達する程度に薄く
成膜する必要がある。図において、第１のゲート部１３
はこれらの２層のポリシリコン層から構成されている
が、１層で表した。こうして、絶縁膜１２上に第１のゲ
ート部１３を形成し、この第１のゲート部１３から半導
体層（実施の形態５においては半導体基板１０）のソー
ス／ドレイン領域の一方の形成予定領域（具体的には、
ドレイン形成予定領域）へと延びる延在部１３Ａを半導
体層（実施の形態５においては、半導体基板１０）上に
形成することができる。かかる延在部１３Ａは、第１の
ゲート部１３から、逆導電型不純物領域４１を形成すべ
き半導体層（実施の形態５においては、半導体基板１
０）の領域に延びる。また、第１のゲート部１３の下方
にはチャネル形成領域１５が形成される。更には、第１
のゲート部１３と、絶縁膜１２と、チャネル形成領域１
５から構成された第２の非線形抵抗素子３３を得ること
ができる。
に、ＬＯＣＯＳ構造若しくはトレンチ構造を有する素子
分離領域（図示せず）を公知の方法に基づき形成する。
次いで、チャネル形成領域１５を設けるために、ｐ型不
純物を半導体基板１０にイオン注入する。その後、半導
体基板１０の表面を熱酸化法、あるいは熱酸化に続いて
熱窒化を行う方法にて処理し、ゲート絶縁膜に相当する
膜厚３〜１．５ｎｍの絶縁膜１２を半導体基板１０の表
面に形成する。次に、例えばｐ型不純物をドーピングし
た第１のポリシリコン層を全面にＣＶＤ法にて成膜した
後、第１のゲート部１３の一部となる第１のポリシリコ
ン層が残るように、第１のポリシリコン層及び絶縁膜１
２をパターニングする。次に、例えばｎ型不純物をイオ
ン注入法にて半導体基板１０にイオン注入し、比較的不
純物濃度が低い領域１６Ａを露出した半導体基板１０に
形成する。その後、再度、例えばｐ型不純物をドーピン
グした第２のポリシリコン層を全面にＣＶＤ法にて成膜
した後、第２のポリシリコン層をパターニングする。こ
れによって、第１のゲート部１３及び第１のゲート部の
延在部１３Ａを得ることができる。尚、この第２のポリ
シリコン層は、次のｎ型不純物のイオン注入工程で不純
物イオンが半導体基板１０の表面に到達する程度に薄く
成膜する必要がある。図において、第１のゲート部１３
はこれらの２層のポリシリコン層から構成されている
が、１層で表した。こうして、絶縁膜１２上に第１のゲ
ート部１３を形成し、この第１のゲート部１３から半導
体層（実施の形態５においては半導体基板１０）のソー
ス／ドレイン領域の一方の形成予定領域（具体的には、
ドレイン形成予定領域）へと延びる延在部１３Ａを半導
体層（実施の形態５においては、半導体基板１０）上に
形成することができる。かかる延在部１３Ａは、第１の
ゲート部１３から、逆導電型不純物領域４１を形成すべ
き半導体層（実施の形態５においては、半導体基板１
０）の領域に延びる。また、第１のゲート部１３の下方
にはチャネル形成領域１５が形成される。更には、第１
のゲート部１３と、絶縁膜１２と、チャネル形成領域１
５から構成された第２の非線形抵抗素子３３を得ること
ができる。
【０１３８】［工程−５１０］その後、例えばｎ型不純
物をイオン注入法にて半導体基板１０にイオン注入し、
ドレイン領域１６及びソース領域１７を形成する（図１
９の（Ａ）参照）。
物をイオン注入法にて半導体基板１０にイオン注入し、
ドレイン領域１６及びソース領域１７を形成する（図１
９の（Ａ）参照）。
【０１３９】［工程−５２０］次いで、ｐｎ接合ダイオ
ードから成る第１の非線形抵抗素子４０を形成する。そ
のために、第１のゲート部１３の延在部１３Ａの下方の
ドレイン領域１６の表面領域に、例えば、延在部１３Ａ
を構成する第２のポリシリコン層からの不純物拡散、若
しくはｐ型不純物のイオン注入を行う。これによって、
逆導電型不純物領域４１を形成することができる（図１
９の（Ｂ）参照）。その後、イオン注入された不純物の
活性化アニール処理を行う。尚、［工程−５１０］と
［工程−５２０］の順序は逆にしてもよい。場合によっ
ては、逆導電型不純物領域４１の形成、あるいは、ドレ
イン領域１６及びソース領域１７の形成は、第１のゲー
ト部１３及び延在部１３Ａの形成前に行ってもよい。
ードから成る第１の非線形抵抗素子４０を形成する。そ
のために、第１のゲート部１３の延在部１３Ａの下方の
ドレイン領域１６の表面領域に、例えば、延在部１３Ａ
を構成する第２のポリシリコン層からの不純物拡散、若
しくはｐ型不純物のイオン注入を行う。これによって、
逆導電型不純物領域４１を形成することができる（図１
９の（Ｂ）参照）。その後、イオン注入された不純物の
活性化アニール処理を行う。尚、［工程−５１０］と
［工程−５２０］の順序は逆にしてもよい。場合によっ
ては、逆導電型不純物領域４１の形成、あるいは、ドレ
イン領域１６及びソース領域１７の形成は、第１のゲー
ト部１３及び延在部１３Ａの形成前に行ってもよい。
【０１４０】［工程−５３０］その後、誘電体膜１８と
して機能する、例えばＳｉＯ2、ＳｉＯ2／ＳｉxＮy、Ｓ
ｉＯ2／ＳｉxＮy／ＳｉＯ2あるいはＴａ2Ｏ5／ＳｉxＮy
から成る層間絶縁層をＣＶＤ法、熱酸化法、熱窒化法あ
るいはプラズマ窒化法にて全面に成膜する。次に、例え
ばｎ型不純物をドーピングしたポリシリコン層をＣＶＤ
法にて全面に成膜した後、かかるポリシリコン層をパタ
ーニングすることによって、第２のゲート部１９を形成
する（図１９の（Ｃ）参照）。尚、第２のゲート部１９
はワード線ＷＬと共通領域を有する。
して機能する、例えばＳｉＯ2、ＳｉＯ2／ＳｉxＮy、Ｓ
ｉＯ2／ＳｉxＮy／ＳｉＯ2あるいはＴａ2Ｏ5／ＳｉxＮy
から成る層間絶縁層をＣＶＤ法、熱酸化法、熱窒化法あ
るいはプラズマ窒化法にて全面に成膜する。次に、例え
ばｎ型不純物をドーピングしたポリシリコン層をＣＶＤ
法にて全面に成膜した後、かかるポリシリコン層をパタ
ーニングすることによって、第２のゲート部１９を形成
する（図１９の（Ｃ）参照）。尚、第２のゲート部１９
はワード線ＷＬと共通領域を有する。
【０１４１】［工程−５４０］次に、例えばＳｉＯ2か
ら成る層間絶縁層２０をＣＶＤ法にて全面に成膜した
後、ドレイン領域１６の上方の層間絶縁層２０に開口部
を形成する。そして、かかる開口部内を含む層間絶縁層
２０上に、例えばアルミニウム系合金から成る配線層を
スパッタ法にて成膜し、かかる配線層をパターニングす
ることによって、ドレイン領域１６と電気的に接続され
たビット線（ＢＬ）２１を形成する。こうして、図１８
の（Ａ）に示した構造のゲート電荷蓄積形メモリセルを
得ることができる。
ら成る層間絶縁層２０をＣＶＤ法にて全面に成膜した
後、ドレイン領域１６の上方の層間絶縁層２０に開口部
を形成する。そして、かかる開口部内を含む層間絶縁層
２０上に、例えばアルミニウム系合金から成る配線層を
スパッタ法にて成膜し、かかる配線層をパターニングす
ることによって、ドレイン領域１６と電気的に接続され
たビット線（ＢＬ）２１を形成する。こうして、図１８
の（Ａ）に示した構造のゲート電荷蓄積形メモリセルを
得ることができる。
【０１４２】（実施の形態６）実施の形態６のゲート電
荷蓄積形メモリセルは、実施の形態５のゲート電荷蓄積
形メモリセルの変形である。実施の形態６のゲート電荷
蓄積形メモリセルが実施の形態５と相違する点は、図２
０の（Ａ）に模式的な一部断面図を示すように、ゲート
電荷蓄積形メモリセルが所謂ＳＯＩ構造を有している
点、及び、第１の非線形抵抗素子４０が、シリコン層４
４の厚さ方向全体に亙って形成された逆導電型不純物領
域４５（例えばｐ型不純物を含有する）とドレイン領域
１６（例えばｎ型不純物を含有する）とから構成されて
いる点にある。即ち、ソース／ドレイン領域１６，１７
の導電型（例えばｎ型）と逆の導電型（例えばｐ型）を
有するｐｎ接合ダイオードの領域（逆導電型不純物領域
４５であり、第１の非線形抵抗素子４０の一端に相当す
る）は、一方のソース／ドレイン領域（ドレイン領域１
６）の一部分の領域に形成されている。尚、第１の非線
形抵抗素子４０の他端に相当するｐｎ接合ダイオードの
領域は、一方のソース／ドレイン領域（実施の形態６に
おいては、ドレイン領域１６）を兼ねている。第１の非
線形抵抗素子４０を構成するｐｎ接合ダイオードは、ラ
テラルｐｎ接合を有し、しかも、単結晶半導体領域であ
るシリコン層４４に形成されている。第１のゲート部１
３、第１のゲート部１３の延在部１３Ａ、ドレイン領域
１６及びソース領域１７の模式的な配置図を、図２０の
（Ｂ）に示す。図２０の（Ａ）は、図２０の（Ｂ）の線
Ａ−Ａに沿った模式的な一部断面図である。逆導電型不
純物領域４５は延在部１３Ａの下に形成されており、逆
導電型不純物領域４５はドレイン領域１６の幅方向の一
部分のみを占めている。第１の非線形抵抗素子４０をこ
のような構成とすることによって、ｐｎ接合面積を減少
させることができ、ＩR1の値を小さくすることができ
る。その結果、第１のゲート部１３に蓄積された情報
を、一層長い時間の間、読み出すことができる。
荷蓄積形メモリセルは、実施の形態５のゲート電荷蓄積
形メモリセルの変形である。実施の形態６のゲート電荷
蓄積形メモリセルが実施の形態５と相違する点は、図２
０の（Ａ）に模式的な一部断面図を示すように、ゲート
電荷蓄積形メモリセルが所謂ＳＯＩ構造を有している
点、及び、第１の非線形抵抗素子４０が、シリコン層４
４の厚さ方向全体に亙って形成された逆導電型不純物領
域４５（例えばｐ型不純物を含有する）とドレイン領域
１６（例えばｎ型不純物を含有する）とから構成されて
いる点にある。即ち、ソース／ドレイン領域１６，１７
の導電型（例えばｎ型）と逆の導電型（例えばｐ型）を
有するｐｎ接合ダイオードの領域（逆導電型不純物領域
４５であり、第１の非線形抵抗素子４０の一端に相当す
る）は、一方のソース／ドレイン領域（ドレイン領域１
６）の一部分の領域に形成されている。尚、第１の非線
形抵抗素子４０の他端に相当するｐｎ接合ダイオードの
領域は、一方のソース／ドレイン領域（実施の形態６に
おいては、ドレイン領域１６）を兼ねている。第１の非
線形抵抗素子４０を構成するｐｎ接合ダイオードは、ラ
テラルｐｎ接合を有し、しかも、単結晶半導体領域であ
るシリコン層４４に形成されている。第１のゲート部１
３、第１のゲート部１３の延在部１３Ａ、ドレイン領域
１６及びソース領域１７の模式的な配置図を、図２０の
（Ｂ）に示す。図２０の（Ａ）は、図２０の（Ｂ）の線
Ａ−Ａに沿った模式的な一部断面図である。逆導電型不
純物領域４５は延在部１３Ａの下に形成されており、逆
導電型不純物領域４５はドレイン領域１６の幅方向の一
部分のみを占めている。第１の非線形抵抗素子４０をこ
のような構成とすることによって、ｐｎ接合面積を減少
させることができ、ＩR1の値を小さくすることができ
る。その結果、第１のゲート部１３に蓄積された情報
を、一層長い時間の間、読み出すことができる。
【０１４３】以下、図２０に示した実施の形態６のゲー
ト電荷蓄積形メモリセルの作製方法を、半導体基板等の
模式的な一部断面図である図２１を参照して説明する。
ト電荷蓄積形メモリセルの作製方法を、半導体基板等の
模式的な一部断面図である図２１を参照して説明する。
【０１４４】［工程−６００］先ず、基板張り合わせに
次いで研削・研磨を行う、所謂張り合わせ法、あるいは
ＳＩＭＯＸ法等に基づき、薄膜単結晶のシリコン層４４
をＳｉＯ2等から成る絶縁層４３を介して、例えばシリ
コン半導体基板から成る支持基板４２上に形成する。次
いで、シリコン層４４に選択酸化処理を実行し、ゲート
電荷蓄積形メモリセルを形成すべき領域を残して、所謂
フィールド酸化膜（絶縁領域）を形成する。その後、半
導体層（実施の形態６においてはシリコン層４４）の表
面を熱酸化法、あるいは熱酸化に続いて熱窒化を行う方
法にて処理し、ゲート絶縁膜に相当する膜厚３〜１．５
ｎｍの絶縁膜１２をシリコン層４４の表面に形成する。
次に、例えばｐ型不純物をドーピングした第１のポリシ
リコン層を全面にＣＶＤ法にて成膜した後、第１のゲー
ト部１３の一部となる第１のポリシリコン層が残るよう
に第１のポリシリコン層及び絶縁膜１２をパターニング
する。その後、再度、例えばｐ型不純物をドーピングし
た第２のポリシリコン層を全面にＣＶＤ法にて成膜した
後、第２のポリシリコン層をパターニングする。これに
よって、第１のゲート部１３及び第１のゲート部の延在
部１３Ａを得ることができる。尚、この第２のポリシリ
コン層は、次のｎ型不純物のイオン注入工程で不純物イ
オンがシリコン層４４に到達する程度に薄く成膜する必
要がある。図において、第１のゲート部１３はこれらの
２層のポリシリコン層から構成されているが、１層で表
した。こうして、絶縁膜１２上に第１のゲート部１３を
形成し、しかも、この第１のゲート部１３から半導体層
（実施の形態６においてはシリコン層４４）のソース／
ドレイン領域の一方の形成予定領域に延びる延在部１３
Ａを半導体層（シリコン層４４）上に形成することがで
きる（図２１の（Ａ）参照）。かかる延在部１３Ａは、
第１のゲート部１３から、逆導電型不純物領域４５を形
成すべき半導体層（実施の形態６においては、シリコン
層４４）の領域に延びる。尚、第１のゲート部１３の延
在部１３Ａの平面形状は、例えば図２０の（Ｂ）に示し
た形状とすることが好ましいが、かかる平面形状に限定
するものではない。
次いで研削・研磨を行う、所謂張り合わせ法、あるいは
ＳＩＭＯＸ法等に基づき、薄膜単結晶のシリコン層４４
をＳｉＯ2等から成る絶縁層４３を介して、例えばシリ
コン半導体基板から成る支持基板４２上に形成する。次
いで、シリコン層４４に選択酸化処理を実行し、ゲート
電荷蓄積形メモリセルを形成すべき領域を残して、所謂
フィールド酸化膜（絶縁領域）を形成する。その後、半
導体層（実施の形態６においてはシリコン層４４）の表
面を熱酸化法、あるいは熱酸化に続いて熱窒化を行う方
法にて処理し、ゲート絶縁膜に相当する膜厚３〜１．５
ｎｍの絶縁膜１２をシリコン層４４の表面に形成する。
次に、例えばｐ型不純物をドーピングした第１のポリシ
リコン層を全面にＣＶＤ法にて成膜した後、第１のゲー
ト部１３の一部となる第１のポリシリコン層が残るよう
に第１のポリシリコン層及び絶縁膜１２をパターニング
する。その後、再度、例えばｐ型不純物をドーピングし
た第２のポリシリコン層を全面にＣＶＤ法にて成膜した
後、第２のポリシリコン層をパターニングする。これに
よって、第１のゲート部１３及び第１のゲート部の延在
部１３Ａを得ることができる。尚、この第２のポリシリ
コン層は、次のｎ型不純物のイオン注入工程で不純物イ
オンがシリコン層４４に到達する程度に薄く成膜する必
要がある。図において、第１のゲート部１３はこれらの
２層のポリシリコン層から構成されているが、１層で表
した。こうして、絶縁膜１２上に第１のゲート部１３を
形成し、しかも、この第１のゲート部１３から半導体層
（実施の形態６においてはシリコン層４４）のソース／
ドレイン領域の一方の形成予定領域に延びる延在部１３
Ａを半導体層（シリコン層４４）上に形成することがで
きる（図２１の（Ａ）参照）。かかる延在部１３Ａは、
第１のゲート部１３から、逆導電型不純物領域４５を形
成すべき半導体層（実施の形態６においては、シリコン
層４４）の領域に延びる。尚、第１のゲート部１３の延
在部１３Ａの平面形状は、例えば図２０の（Ｂ）に示し
た形状とすることが好ましいが、かかる平面形状に限定
するものではない。
【０１４５】［工程−６１０］その後、例えばｎ型不純
物をイオン注入法にてシリコン層４４にイオン注入し、
ドレイン領域１６及びソース領域１７を形成する（図２
１の（Ｂ）参照）。また、第１のゲート部１３と、絶縁
膜１２と、チャネル形成領域１５から構成された第２の
非線形抵抗素子３３を得ることができる。
物をイオン注入法にてシリコン層４４にイオン注入し、
ドレイン領域１６及びソース領域１７を形成する（図２
１の（Ｂ）参照）。また、第１のゲート部１３と、絶縁
膜１２と、チャネル形成領域１５から構成された第２の
非線形抵抗素子３３を得ることができる。
【０１４６】［工程−６２０］次いで、ｐｎ接合ダイオ
ードから成る第１の非線形抵抗素子４０を形成するため
に、第１のゲート部１３の延在部１３Ａの下方のシリコ
ン層４４の厚さ方向全体に、例えばｐ型不純物をイオン
注入し、逆導電型不純物領域４５を形成する（図２１の
（Ｃ）参照）。その後、イオン注入された不純物の活性
化アニール処理を行う。尚、［工程−６１０］と［工程
−６２０］の順序は逆にしてもよい。場合によっては、
逆導電型不純物領域４５の形成は、第１のゲート部１３
及び延在部１３Ａの形成前に行ってもよい。
ードから成る第１の非線形抵抗素子４０を形成するため
に、第１のゲート部１３の延在部１３Ａの下方のシリコ
ン層４４の厚さ方向全体に、例えばｐ型不純物をイオン
注入し、逆導電型不純物領域４５を形成する（図２１の
（Ｃ）参照）。その後、イオン注入された不純物の活性
化アニール処理を行う。尚、［工程−６１０］と［工程
−６２０］の順序は逆にしてもよい。場合によっては、
逆導電型不純物領域４５の形成は、第１のゲート部１３
及び延在部１３Ａの形成前に行ってもよい。
【０１４７】［工程−６３０］その後、誘電体膜１８と
して機能する、例えばＳｉＯ2、ＳｉＯ2／ＳｉxＮy、Ｓ
ｉＯ2／ＳｉxＮy／ＳｉＯ2あるいはＴａ2Ｏ5／ＳｉxＮy
から成る層間絶縁層をＣＶＤ法、熱酸化法、熱窒化法あ
るいはプラズマ窒化法にて全面に成膜する。次に、例え
ばｎ型不純物をドーピングしたポリシリコン層をＣＶＤ
法にて全面に成膜した後、かかるポリシリコン層をパタ
ーニングすることによって、第２のゲート部１９を形成
する。尚、第２のゲート部１９はワード線ＷＬと共通領
域を有する。
して機能する、例えばＳｉＯ2、ＳｉＯ2／ＳｉxＮy、Ｓ
ｉＯ2／ＳｉxＮy／ＳｉＯ2あるいはＴａ2Ｏ5／ＳｉxＮy
から成る層間絶縁層をＣＶＤ法、熱酸化法、熱窒化法あ
るいはプラズマ窒化法にて全面に成膜する。次に、例え
ばｎ型不純物をドーピングしたポリシリコン層をＣＶＤ
法にて全面に成膜した後、かかるポリシリコン層をパタ
ーニングすることによって、第２のゲート部１９を形成
する。尚、第２のゲート部１９はワード線ＷＬと共通領
域を有する。
【０１４８】［工程−６４０］次に、例えばＳｉＯ2か
ら成る層間絶縁層２０をＣＶＤ法にて全面に成膜した
後、ドレイン領域１６の上方の層間絶縁層２０に開口部
を形成する。そして、かかる開口部内を含む層間絶縁層
２０上に、例えばアルミニウム系合金から成る配線層を
スパッタ法にて成膜し、かかる配線層をパターニングす
ることによって、ドレイン領域１６と電気的に接続され
たビット線（ＢＬ）２１を形成する。こうして、図２０
に示した構造のゲート電荷蓄積形メモリセルを得ること
ができる。
ら成る層間絶縁層２０をＣＶＤ法にて全面に成膜した
後、ドレイン領域１６の上方の層間絶縁層２０に開口部
を形成する。そして、かかる開口部内を含む層間絶縁層
２０上に、例えばアルミニウム系合金から成る配線層を
スパッタ法にて成膜し、かかる配線層をパターニングす
ることによって、ドレイン領域１６と電気的に接続され
たビット線（ＢＬ）２１を形成する。こうして、図２０
に示した構造のゲート電荷蓄積形メモリセルを得ること
ができる。
【０１４９】（実施の形態７）実施の形態７のゲート電
荷蓄積形メモリセルも、実施の形態５のゲート電荷蓄積
形メモリセルの変形である。実施の形態７のゲート電荷
蓄積形メモリセルが実施の形態５と相違する点は、以下
のとおりである。即ち、図２２に模式的な一部断面図を
示すように、第１の非線形抵抗素子４０がｐｎ接合ダイ
オードから成り、第１の非線形抵抗素子４０の一端に相
当するｐｎ接合ダイオードの領域［ソース／ドレイン領
域１６，１７の導電型（例えばｎ型）と逆の導電型（例
えばｐ型）を有するｐｎ接合ダイオードの領域］は第１
のゲート部１３を兼ねている。一方、第１の非線形抵抗
素子４０の他端に相当するｐｎ接合ダイオードの領域
［ソース／ドレイン領域１６，１７の導電型（例えばｎ
型）と同じ導電型（例えばｎ型）を有するｐｎ接合ダイ
オードの領域］は、第１のゲート部１３から一方のソー
ス／ドレイン領域（ドレイン領域１６）へと延在する第
１のゲート部の延在部１３Ａに形成されている。即ち、
ｐｎ接合ダイオードは、例えばｐ型不純物を含有する第
１のゲート部１３と、かかる第１のゲート部１３からド
レイン領域１６へと延びる延在部１３Ａ（例えばｎ型不
純物を含有する）とから構成されている。第１の非線形
抵抗素子４０をこのような構成とすることによっても、
ｐｎ接合面積を減少させることができ、ＩR1の値を小さ
くすることができる。その結果、第１のゲート部１３に
蓄積された情報を、一層長い時間の間、読み出すことが
できる。
荷蓄積形メモリセルも、実施の形態５のゲート電荷蓄積
形メモリセルの変形である。実施の形態７のゲート電荷
蓄積形メモリセルが実施の形態５と相違する点は、以下
のとおりである。即ち、図２２に模式的な一部断面図を
示すように、第１の非線形抵抗素子４０がｐｎ接合ダイ
オードから成り、第１の非線形抵抗素子４０の一端に相
当するｐｎ接合ダイオードの領域［ソース／ドレイン領
域１６，１７の導電型（例えばｎ型）と逆の導電型（例
えばｐ型）を有するｐｎ接合ダイオードの領域］は第１
のゲート部１３を兼ねている。一方、第１の非線形抵抗
素子４０の他端に相当するｐｎ接合ダイオードの領域
［ソース／ドレイン領域１６，１７の導電型（例えばｎ
型）と同じ導電型（例えばｎ型）を有するｐｎ接合ダイ
オードの領域］は、第１のゲート部１３から一方のソー
ス／ドレイン領域（ドレイン領域１６）へと延在する第
１のゲート部の延在部１３Ａに形成されている。即ち、
ｐｎ接合ダイオードは、例えばｐ型不純物を含有する第
１のゲート部１３と、かかる第１のゲート部１３からド
レイン領域１６へと延びる延在部１３Ａ（例えばｎ型不
純物を含有する）とから構成されている。第１の非線形
抵抗素子４０をこのような構成とすることによっても、
ｐｎ接合面積を減少させることができ、ＩR1の値を小さ
くすることができる。その結果、第１のゲート部１３に
蓄積された情報を、一層長い時間の間、読み出すことが
できる。
【０１５０】以下、図２２に示した実施の形態７のゲー
ト電荷蓄積形メモリセルの作製方法を説明する。
ト電荷蓄積形メモリセルの作製方法を説明する。
【０１５１】［工程−７００］先ず、実施の形態５の
［工程−５００］と同様に、半導体基板１０に、ＬＯＣ
ＯＳ構造若しくはトレンチ構造を有する素子分離領域
（図示せず）を公知の方法に基づき形成する。その後、
半導体基板１０の表面を熱酸化法、あるいは熱酸化に続
いて熱窒化を行う方法にて処理し、ゲート絶縁膜に相当
する膜厚３〜１．５ｎｍの絶縁膜１２を半導体基板１０
の表面に形成する。次に、例えばｐ型不純物をドーピン
グした第１のアモルファスシリコン層を全面にＣＶＤ法
にて成膜した後、第１のゲート部１３の一部となる第１
のアモルファスシリコン層が残るように、第１のアモル
ファスシリコン層及び絶縁膜１２をパターニングする。
その後、自然酸化膜や表面の汚染を意図的に除去し、清
浄化した後、再度、例えばｐ型不純物をドーピングした
第２のアモルファスシリコン層を全面に薄くＣＶＤ法に
て成膜する。次いで、アモルファスシリコン層を不活性
ガス雰囲気中で７００゜Ｃ程度に加熱すると、半導体基
板１０上の第２のアモルファスシリコン層は、半導体基
板１０と接する部分から単結晶に変換され、横方向に成
長していく。その後、単結晶化されたシリコン層をパタ
ーニングする。これによって、第１のゲート部１３及び
第１のゲート部の延在部１３Ａを得ることができる。こ
の第２のアモルファスシリコン層は、次のｎ型不純物の
イオン注入工程で不純物イオンが半導体基板１０の表面
に到達する程度に薄く成膜する必要がある。尚、図にお
いて、第１のゲート部１３はこれらの２層のシリコン層
で構成されているが、１層で表した。こうして、絶縁膜
１２上に第１のゲート部１３を形成し、この第１のゲー
ト部１３から半導体層（実施の形態７においては半導体
基板１０）のソース／ドレイン領域の一方の形成予定領
域に延びる延在部１３Ａを半導体層（半導体基板１０）
上に形成することができる。
［工程−５００］と同様に、半導体基板１０に、ＬＯＣ
ＯＳ構造若しくはトレンチ構造を有する素子分離領域
（図示せず）を公知の方法に基づき形成する。その後、
半導体基板１０の表面を熱酸化法、あるいは熱酸化に続
いて熱窒化を行う方法にて処理し、ゲート絶縁膜に相当
する膜厚３〜１．５ｎｍの絶縁膜１２を半導体基板１０
の表面に形成する。次に、例えばｐ型不純物をドーピン
グした第１のアモルファスシリコン層を全面にＣＶＤ法
にて成膜した後、第１のゲート部１３の一部となる第１
のアモルファスシリコン層が残るように、第１のアモル
ファスシリコン層及び絶縁膜１２をパターニングする。
その後、自然酸化膜や表面の汚染を意図的に除去し、清
浄化した後、再度、例えばｐ型不純物をドーピングした
第２のアモルファスシリコン層を全面に薄くＣＶＤ法に
て成膜する。次いで、アモルファスシリコン層を不活性
ガス雰囲気中で７００゜Ｃ程度に加熱すると、半導体基
板１０上の第２のアモルファスシリコン層は、半導体基
板１０と接する部分から単結晶に変換され、横方向に成
長していく。その後、単結晶化されたシリコン層をパタ
ーニングする。これによって、第１のゲート部１３及び
第１のゲート部の延在部１３Ａを得ることができる。こ
の第２のアモルファスシリコン層は、次のｎ型不純物の
イオン注入工程で不純物イオンが半導体基板１０の表面
に到達する程度に薄く成膜する必要がある。尚、図にお
いて、第１のゲート部１３はこれらの２層のシリコン層
で構成されているが、１層で表した。こうして、絶縁膜
１２上に第１のゲート部１３を形成し、この第１のゲー
ト部１３から半導体層（実施の形態７においては半導体
基板１０）のソース／ドレイン領域の一方の形成予定領
域に延びる延在部１３Ａを半導体層（半導体基板１０）
上に形成することができる。
【０１５２】［工程−７１０］その後、例えばｎ型不純
物をイオン注入法にて半導体基板１０にイオン注入し、
ドレイン領域１６及びソース領域１７を形成する。この
とき、第１のゲート部１３の延在部１３Ａにはｎ型不純
物がイオン注入される。尚、第１のゲート部１３の部分
をレジスト材料で選択的に覆っておくことによって、そ
の部分はｐ型不純物を含有した領域として残り、第１の
非線形抵抗素子４０の逆導電型不純物領域４６としても
機能する。更には、第１のゲート部１３と、絶縁膜１２
と、チャネル形成領域１５から構成された第２の非線形
抵抗素子３３を得ることができる。
物をイオン注入法にて半導体基板１０にイオン注入し、
ドレイン領域１６及びソース領域１７を形成する。この
とき、第１のゲート部１３の延在部１３Ａにはｎ型不純
物がイオン注入される。尚、第１のゲート部１３の部分
をレジスト材料で選択的に覆っておくことによって、そ
の部分はｐ型不純物を含有した領域として残り、第１の
非線形抵抗素子４０の逆導電型不純物領域４６としても
機能する。更には、第１のゲート部１３と、絶縁膜１２
と、チャネル形成領域１５から構成された第２の非線形
抵抗素子３３を得ることができる。
【０１５３】［工程−７２０］その後、実施の形態５の
［工程−５３０］及び［工程−５４０］と同様の工程を
経て、図２２に示した構造のゲート電荷蓄積形メモリセ
ルを得ることができる。
［工程−５３０］及び［工程−５４０］と同様の工程を
経て、図２２に示した構造のゲート電荷蓄積形メモリセ
ルを得ることができる。
【０１５４】実施の形態７においては、［工程−７０
０］において、単結晶化されたシリコン層に、ラテラル
ｐｎ接合を有するｐｎ接合を形成することができる。こ
のように、単結晶化シリコン層にｐｎ接合を形成するこ
とにより、第１の非線形抵抗素子４０の非導通時の漏洩
電流（ＩR1）の減少を確実に図ることができる。
０］において、単結晶化されたシリコン層に、ラテラル
ｐｎ接合を有するｐｎ接合を形成することができる。こ
のように、単結晶化シリコン層にｐｎ接合を形成するこ
とにより、第１の非線形抵抗素子４０の非導通時の漏洩
電流（ＩR1）の減少を確実に図ることができる。
【０１５５】（実施の形態８）実施の形態８のゲート電
荷蓄積形メモリセルも、実施の形態５のゲート電荷蓄積
形メモリセルの変形である。実施の形態８のゲート電荷
蓄積形メモリセルの構造は、実質的に実施の形態５のゲ
ート電荷蓄積形メモリセルの構造と同様であるが、その
作製方法は、実施の形態５における作製方法と若干異な
る。特に、実施の形態８のゲート電荷蓄積形メモリセル
の作製方法により、セル面積の縮小化を図ることが可能
となる。以下、図２３〜図２６を参照して、実施の形態
８のゲート電荷蓄積形メモリセルの作製方法を説明す
る。
荷蓄積形メモリセルも、実施の形態５のゲート電荷蓄積
形メモリセルの変形である。実施の形態８のゲート電荷
蓄積形メモリセルの構造は、実質的に実施の形態５のゲ
ート電荷蓄積形メモリセルの構造と同様であるが、その
作製方法は、実施の形態５における作製方法と若干異な
る。特に、実施の形態８のゲート電荷蓄積形メモリセル
の作製方法により、セル面積の縮小化を図ることが可能
となる。以下、図２３〜図２６を参照して、実施の形態
８のゲート電荷蓄積形メモリセルの作製方法を説明す
る。
【０１５６】［工程−８００］先ず、半導体基板１０
に、ＬＯＣＯＳ構造若しくはトレンチ構造を有する素子
分離領域（図示せず）を公知の方法に基づき形成する。
尚、必要に応じて、半導体基板１０の表面にウエル（図
示せず）を形成してもよい。その後、半導体基板１０の
表面を熱酸化法、あるいは熱酸化に続いて熱窒化を行う
方法にて処理し、ゲート絶縁膜に相当する膜厚３〜１．
５ｎｍの絶縁膜１２を半導体基板１０の表面に形成す
る。次に、例えばｐ型不純物をドーピングした第１のポ
リシリコン層１１３Ａを全面にＣＶＤ法にて成膜した
後、少なくとも第１のゲート部１３の一部及び延在部１
３Ａの一部となる第１のポリシリコン層１１３Ａが残る
ように、第１のポリシリコン層１１３Ａ及び絶縁膜１２
をリソグラフィ技術及びドライエッチング技術に基づき
パターニングする（図２３の（Ａ）参照）。
に、ＬＯＣＯＳ構造若しくはトレンチ構造を有する素子
分離領域（図示せず）を公知の方法に基づき形成する。
尚、必要に応じて、半導体基板１０の表面にウエル（図
示せず）を形成してもよい。その後、半導体基板１０の
表面を熱酸化法、あるいは熱酸化に続いて熱窒化を行う
方法にて処理し、ゲート絶縁膜に相当する膜厚３〜１．
５ｎｍの絶縁膜１２を半導体基板１０の表面に形成す
る。次に、例えばｐ型不純物をドーピングした第１のポ
リシリコン層１１３Ａを全面にＣＶＤ法にて成膜した
後、少なくとも第１のゲート部１３の一部及び延在部１
３Ａの一部となる第１のポリシリコン層１１３Ａが残る
ように、第１のポリシリコン層１１３Ａ及び絶縁膜１２
をリソグラフィ技術及びドライエッチング技術に基づき
パターニングする（図２３の（Ａ）参照）。
【０１５７】［工程−８１０］その後、再度、例えばｐ
型不純物をドーピングした第２のポリシリコン層１１３
Ｂを全面にＣＶＤ法にて成膜する（図２３の（Ｂ）参
照）。尚、第２のポリシリコン層１１３Ｂの厚さは、第
１のポリシリコン層１１３Ａの厚さより薄いことが、プ
ロセスマージンの観点から好ましい。そして、第２のポ
リシリコン層１１３Ｂ以上の厚さであって、第１のポリ
シリコン層１１３Ａと第２のポリシリコン層１１３Ｂと
の厚さ合計未満の厚さだけ、第２のポリシリコン層１１
３Ｂ及び第１のポリシリコン層１１３Ａを一様にエッチ
ングする。これによって、第１のポリシリコン層１１３
Ａが残され、且つ、第１のポリシリコン層１１３Ａ及び
絶縁膜１２の側壁部分に第２のポリシリコン層１１３Ｂ
が残される（図２３の（Ｃ）参照）。尚、残された第１
のポリシリコン層１１３Ａの一部は、第１のゲート部１
３及びその延在部１３Ａに相当する。更には、残された
第２のポリシリコン層１１３Ｂは、第１のゲート部の延
在部１３Ａに相当する。尚、この工程で、前述した実施
の形態７における［工程−７００］を実行すれば、第１
のゲート部１３の延在部１３Ａは単結晶化される。その
結果、単結晶化されたシリコン層にｐｎ接合を形成する
ことができ、第１の非線形抵抗素子３０の非導通時の漏
洩電流（ＩR1）の減少を確実に図ることが可能となる。
型不純物をドーピングした第２のポリシリコン層１１３
Ｂを全面にＣＶＤ法にて成膜する（図２３の（Ｂ）参
照）。尚、第２のポリシリコン層１１３Ｂの厚さは、第
１のポリシリコン層１１３Ａの厚さより薄いことが、プ
ロセスマージンの観点から好ましい。そして、第２のポ
リシリコン層１１３Ｂ以上の厚さであって、第１のポリ
シリコン層１１３Ａと第２のポリシリコン層１１３Ｂと
の厚さ合計未満の厚さだけ、第２のポリシリコン層１１
３Ｂ及び第１のポリシリコン層１１３Ａを一様にエッチ
ングする。これによって、第１のポリシリコン層１１３
Ａが残され、且つ、第１のポリシリコン層１１３Ａ及び
絶縁膜１２の側壁部分に第２のポリシリコン層１１３Ｂ
が残される（図２３の（Ｃ）参照）。尚、残された第１
のポリシリコン層１１３Ａの一部は、第１のゲート部１
３及びその延在部１３Ａに相当する。更には、残された
第２のポリシリコン層１１３Ｂは、第１のゲート部の延
在部１３Ａに相当する。尚、この工程で、前述した実施
の形態７における［工程−７００］を実行すれば、第１
のゲート部１３の延在部１３Ａは単結晶化される。その
結果、単結晶化されたシリコン層にｐｎ接合を形成する
ことができ、第１の非線形抵抗素子３０の非導通時の漏
洩電流（ＩR1）の減少を確実に図ることが可能となる。
【０１５８】［工程−８２０］その後、例えばＳｉ
Ｏ2、ＳｉＯ2／ＳｉxＮy、ＳｉＯ2／ＳｉxＮy／ＳｉＯ2
あるいはＴａ2Ｏ5／ＳｉxＮyから成る誘電体膜１８をＣ
ＶＤ法、熱酸化法、熱窒化法あるいはプラズマ窒化法に
て全面に成膜する。そして、更に、その上に第２のゲー
ト部となる、例えばｎ型不純物をドーピングした第３の
ポリシリコン層１９Ａあるいはポリシリコン層とタング
ステンシリサイド層の積層構造を形成する。更に、エッ
チングマスクとして機能する酸化膜６０をその上に成膜
する（図２４の（Ａ）参照）。
Ｏ2、ＳｉＯ2／ＳｉxＮy、ＳｉＯ2／ＳｉxＮy／ＳｉＯ2
あるいはＴａ2Ｏ5／ＳｉxＮyから成る誘電体膜１８をＣ
ＶＤ法、熱酸化法、熱窒化法あるいはプラズマ窒化法に
て全面に成膜する。そして、更に、その上に第２のゲー
ト部となる、例えばｎ型不純物をドーピングした第３の
ポリシリコン層１９Ａあるいはポリシリコン層とタング
ステンシリサイド層の積層構造を形成する。更に、エッ
チングマスクとして機能する酸化膜６０をその上に成膜
する（図２４の（Ａ）参照）。
【０１５９】［工程−８３０］次に、リソグラフィ技術
に基づき第２のゲート部の形状を有するレジスト材料６
１を形成し、かかるレジスト材料６１をマスクとして、
酸化膜６０及び第３のポリシリコン層１９Ａをエッチン
グし、誘電体膜１８が露出した時点でエッチングを停止
する（図２４の（Ｂ）参照）。これによって、第２のゲ
ート部１９が形成される。尚、第２のゲート部１９はワ
ード線ＷＬと共通領域を有する。
に基づき第２のゲート部の形状を有するレジスト材料６
１を形成し、かかるレジスト材料６１をマスクとして、
酸化膜６０及び第３のポリシリコン層１９Ａをエッチン
グし、誘電体膜１８が露出した時点でエッチングを停止
する（図２４の（Ｂ）参照）。これによって、第２のゲ
ート部１９が形成される。尚、第２のゲート部１９はワ
ード線ＷＬと共通領域を有する。
【０１６０】［工程−８４０］その後、レジスト材料６
１を除去し、次いで、再度、リソグラフィ技術に基づき
レジスト材料６２を形成する。そして、第１のゲート部
のソース領域側の端部を形成するために、酸化膜６０と
レジスト材料６２をマスクとして、誘電体膜１８、第１
のポリシリコン層１１３Ａ及び絶縁膜１２をエッチング
する（図２５の（Ａ）参照）。尚、第１のゲート部のソ
ース領域側の端部は、酸化膜６０の側面の存在によって
セルフアラインエッチングされる。こうして、絶縁膜１
２上に第１のポリシリコン層１１３Ａから成る第１のゲ
ート部１３を形成し、併せて、この第１のゲート部１３
から半導体層（実施の形態８においては半導体基板１
０）のソース／ドレイン領域の一方の形成予定領域に延
びる第１のゲート部の延在部１３Ａを半導体層（半導体
基板１０）上に形成することができる。かかる第１のゲ
ート部の延在部１３Ａは、第１のゲート部１３から、逆
導電型不純物領域４７を形成すべき領域に延び、第１の
ポリシリコン層１１３Ａ及び第２のポリシリコン層１１
３Ｂから構成されている。
１を除去し、次いで、再度、リソグラフィ技術に基づき
レジスト材料６２を形成する。そして、第１のゲート部
のソース領域側の端部を形成するために、酸化膜６０と
レジスト材料６２をマスクとして、誘電体膜１８、第１
のポリシリコン層１１３Ａ及び絶縁膜１２をエッチング
する（図２５の（Ａ）参照）。尚、第１のゲート部のソ
ース領域側の端部は、酸化膜６０の側面の存在によって
セルフアラインエッチングされる。こうして、絶縁膜１
２上に第１のポリシリコン層１１３Ａから成る第１のゲ
ート部１３を形成し、併せて、この第１のゲート部１３
から半導体層（実施の形態８においては半導体基板１
０）のソース／ドレイン領域の一方の形成予定領域に延
びる第１のゲート部の延在部１３Ａを半導体層（半導体
基板１０）上に形成することができる。かかる第１のゲ
ート部の延在部１３Ａは、第１のゲート部１３から、逆
導電型不純物領域４７を形成すべき領域に延び、第１の
ポリシリコン層１１３Ａ及び第２のポリシリコン層１１
３Ｂから構成されている。
【０１６１】［工程−８５０］次に、レジスト材料６２
を除去し、表面を清浄化した後、第２のゲート部１９を
マスクとしてｎ型不純物を選択的にイオン注入し、低濃
度ドレイン領域及び低濃度ソース領域を形成する。ここ
で、絶縁膜１２及び第１のポリシリコン層１１３Ａの合
計厚さが、このイオン注入工程における飛程よりも小さ
くなるように設計しておく。その後、熱処理を行い、第
２のポリシリコン層１１３Ｂ中に含まれたｐ型不純物を
低濃度ドレイン領域の表面に熱拡散させる。これによっ
て、ｐｎ接合ダイオードから成る第１の非線形抵抗素子
４０を構成する逆導電型不純物領域４７（ｐ型不純物領
域）が、半導体層（実施の形態８においては、半導体基
板１０）の表面に形成される（図２５の（Ｂ）参照）。
を除去し、表面を清浄化した後、第２のゲート部１９を
マスクとしてｎ型不純物を選択的にイオン注入し、低濃
度ドレイン領域及び低濃度ソース領域を形成する。ここ
で、絶縁膜１２及び第１のポリシリコン層１１３Ａの合
計厚さが、このイオン注入工程における飛程よりも小さ
くなるように設計しておく。その後、熱処理を行い、第
２のポリシリコン層１１３Ｂ中に含まれたｐ型不純物を
低濃度ドレイン領域の表面に熱拡散させる。これによっ
て、ｐｎ接合ダイオードから成る第１の非線形抵抗素子
４０を構成する逆導電型不純物領域４７（ｐ型不純物領
域）が、半導体層（実施の形態８においては、半導体基
板１０）の表面に形成される（図２５の（Ｂ）参照）。
【０１６２】［工程−８６０］その後、公知のＬＤＤプ
ロセスによりスペーサ絶縁膜６３を形成し、高濃度のド
レイン領域１６及びソース領域１７を形成するためのｎ
型不純物のイオン注入を行う（図２６参照）。また、こ
れによって、第１のゲート部１３と、絶縁膜１２と、チ
ャネル形成領域１５から構成された第２の非線形抵抗素
子３３を得ることができる。
ロセスによりスペーサ絶縁膜６３を形成し、高濃度のド
レイン領域１６及びソース領域１７を形成するためのｎ
型不純物のイオン注入を行う（図２６参照）。また、こ
れによって、第１のゲート部１３と、絶縁膜１２と、チ
ャネル形成領域１５から構成された第２の非線形抵抗素
子３３を得ることができる。
【０１６３】［工程−８７０］次いで、例えばＳｉＯ2
から成る層間絶縁層をＣＶＤ法にて全面に成膜した後、
ドレイン領域１６の上方の層間絶縁層に開口部を形成す
る。そして、かかる開口部内を含む層間絶縁層上に、例
えばアルミニウム系合金から成る配線層をスパッタ法に
て成膜し、かかる配線層をパターニングすることによっ
て、ドレイン領域１６と電気的に接続されたビット線
（ＢＬ）を形成する。こうして、ゲート電荷蓄積形メモ
リセルを得ることができる。
から成る層間絶縁層をＣＶＤ法にて全面に成膜した後、
ドレイン領域１６の上方の層間絶縁層に開口部を形成す
る。そして、かかる開口部内を含む層間絶縁層上に、例
えばアルミニウム系合金から成る配線層をスパッタ法に
て成膜し、かかる配線層をパターニングすることによっ
て、ドレイン領域１６と電気的に接続されたビット線
（ＢＬ）を形成する。こうして、ゲート電荷蓄積形メモ
リセルを得ることができる。
【０１６４】以上に説明した実施の形態８のゲート電荷
蓄積形メモリセルの作製方法によれば、リソグラフィ技
術における解像度に依らず小面積の非線形抵抗素子を形
成することが可能となり、最小エッチング加工寸法（線
幅）をＦとしたとき、６Ｆ2に近い面積のゲート電荷蓄
積形メモリセルを作製することができる。
蓄積形メモリセルの作製方法によれば、リソグラフィ技
術における解像度に依らず小面積の非線形抵抗素子を形
成することが可能となり、最小エッチング加工寸法（線
幅）をＦとしたとき、６Ｆ2に近い面積のゲート電荷蓄
積形メモリセルを作製することができる。
【０１６５】尚、ｐｎ接合ダイオードから成る非線形抵
抗素子の代わりに、図２７に模式的な一部断面図を示す
ように、ヘテロ接合ダイオード（例えば、ショットキー
バリアダイオード）から非線形抵抗素子を構成すること
もできる。この場合には、例えば、実施の形態５におい
て、第２のポリシリコン層を形成する代わりに、例えば
チタンシリサイド層をドレイン領域１６の表面に形成す
ればよい。これによって、ヘテロ接合ダイオードを、一
方のソース／ドレイン領域（ドレイン領域１６）の表面
領域に形成された導体領域（延在部１３Ａが相当し、第
１の非線形抵抗素子３０の一端に相当する）と、一方の
ソース／ドレイン領域（ドレイン領域１６であり、第１
の非線形抵抗素子３０の他端に相当する）から構成する
ことができる。即ち、例えば、第１のゲート部１３を、
ポリシリコン層とチタンシリサイド層の２層構造とし、
第１のゲート部１３からの延在部１３Ａをチタンシリサ
イド層から構成してもよい。この場合、ドレイン領域１
６、及びドレイン領域１６と接するチタンシリサイド層
から成る延在部１３Ａの部分（導体領域）によってヘテ
ロ接合ダイオードが構成される。尚、ヘテロ接合ダイオ
ードを形成するための材料はチタンシリサイドに限定さ
れず、コバルトシリサイド、タングステンシリサイド等
の材料、あるいはモリブデン等の金属材料を用いること
もできる。ここで、ヘテロ接合ダイオードから非線形抵
抗素子を構成する場合、ＶF1の制御は、例えばアニール
温度あるいはシリサイド化する金属を適宜選択すること
によって行うことができる。
抗素子の代わりに、図２７に模式的な一部断面図を示す
ように、ヘテロ接合ダイオード（例えば、ショットキー
バリアダイオード）から非線形抵抗素子を構成すること
もできる。この場合には、例えば、実施の形態５におい
て、第２のポリシリコン層を形成する代わりに、例えば
チタンシリサイド層をドレイン領域１６の表面に形成す
ればよい。これによって、ヘテロ接合ダイオードを、一
方のソース／ドレイン領域（ドレイン領域１６）の表面
領域に形成された導体領域（延在部１３Ａが相当し、第
１の非線形抵抗素子３０の一端に相当する）と、一方の
ソース／ドレイン領域（ドレイン領域１６であり、第１
の非線形抵抗素子３０の他端に相当する）から構成する
ことができる。即ち、例えば、第１のゲート部１３を、
ポリシリコン層とチタンシリサイド層の２層構造とし、
第１のゲート部１３からの延在部１３Ａをチタンシリサ
イド層から構成してもよい。この場合、ドレイン領域１
６、及びドレイン領域１６と接するチタンシリサイド層
から成る延在部１３Ａの部分（導体領域）によってヘテ
ロ接合ダイオードが構成される。尚、ヘテロ接合ダイオ
ードを形成するための材料はチタンシリサイドに限定さ
れず、コバルトシリサイド、タングステンシリサイド等
の材料、あるいはモリブデン等の金属材料を用いること
もできる。ここで、ヘテロ接合ダイオードから非線形抵
抗素子を構成する場合、ＶF1の制御は、例えばアニール
温度あるいはシリサイド化する金属を適宜選択すること
によって行うことができる。
【０１６６】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明したゲート電荷蓄積形メ
モリセルの構造は例示であり、適宜設計変更することが
できる。また、発明の実施の形態においては、主にｎ型
のゲート電荷蓄積形メモリセルを例にとり説明を行った
が、本発明のゲート電荷蓄積形メモリセルをｐ型のゲー
ト電荷蓄積形メモリセルに適用することができることは
云うまでもない。尚、この場合には、図１の（Ｂ）、図
４の（Ｂ）あるいは図６の（Ｂ）に示したゲート電荷蓄
積形メモリセルの等価回路における第１の非線形抵抗素
子３０及び第２の非線形抵抗素子３３の極性は逆とな
る。更には、この場合、第１の非線形抵抗素子のＶ−Ｉ
特性は、図３に例示したＶ−Ｉ特性を、原点を中心とし
て１８０度回転して得られるＶ−Ｉ特性とすればよい。
また、例えば、実施の形態１〜実施の形態５、実施の形
態７、実施の形態８で説明したゲート電荷蓄積形メモリ
セルを、ＳＯＩ構造を有するゲート電荷蓄積形メモリセ
ルに適用することができる。一例として、図１８の
（Ａ）に示した実施の形態５のゲート電荷蓄積形メモリ
セルにＳＯＩ構造を適用した場合のゲート電荷蓄積形メ
モリセルの構造を、図１８の（Ｂ）に示す。場合によっ
ては、第１のゲート部から延在する延在部を設ける代わ
りに、第１のゲート部と非線形抵抗素子の一端とを接続
する配線を設けてもよい。また、実施の形態において
は、一方のソース／ドレイン領域を専らドレイン領域と
して説明したが、代わりに、一方のソース／ドレイン領
域をソース領域としてもよい。また、本発明のゲート電
荷蓄積形メモリセルは、所謂ＴＦＴ構造を有していても
よい。更には、シリコン半導体のみならず、例えばＧａ
Ａｓ系等の化合物半導体から構成されたゲート電荷蓄積
形メモリセルとすることもできる。また、実施の形態
１、実施の形態２及び実施の形態４にて説明したゲート
電荷蓄積形メモリセル（ｎチャネル型ゲート電荷蓄積形
メモリセル）において、第１のゲート部の導電型と半導
体領域３１の導電型とを逆にすることによって、第１の
非線形抵抗素子の極性を逆にすることもできる。また、
実施の形態５〜実施の形態８にて説明したゲート電荷蓄
積形メモリセル（ｎチャネル型ゲート電荷蓄積形メモリ
セル）において、第１のゲート部の導電型の導電型を逆
にすることによって、第１の非線形抵抗素子の極性を逆
にすることもできる。
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明したゲート電荷蓄積形メ
モリセルの構造は例示であり、適宜設計変更することが
できる。また、発明の実施の形態においては、主にｎ型
のゲート電荷蓄積形メモリセルを例にとり説明を行った
が、本発明のゲート電荷蓄積形メモリセルをｐ型のゲー
ト電荷蓄積形メモリセルに適用することができることは
云うまでもない。尚、この場合には、図１の（Ｂ）、図
４の（Ｂ）あるいは図６の（Ｂ）に示したゲート電荷蓄
積形メモリセルの等価回路における第１の非線形抵抗素
子３０及び第２の非線形抵抗素子３３の極性は逆とな
る。更には、この場合、第１の非線形抵抗素子のＶ−Ｉ
特性は、図３に例示したＶ−Ｉ特性を、原点を中心とし
て１８０度回転して得られるＶ−Ｉ特性とすればよい。
また、例えば、実施の形態１〜実施の形態５、実施の形
態７、実施の形態８で説明したゲート電荷蓄積形メモリ
セルを、ＳＯＩ構造を有するゲート電荷蓄積形メモリセ
ルに適用することができる。一例として、図１８の
（Ａ）に示した実施の形態５のゲート電荷蓄積形メモリ
セルにＳＯＩ構造を適用した場合のゲート電荷蓄積形メ
モリセルの構造を、図１８の（Ｂ）に示す。場合によっ
ては、第１のゲート部から延在する延在部を設ける代わ
りに、第１のゲート部と非線形抵抗素子の一端とを接続
する配線を設けてもよい。また、実施の形態において
は、一方のソース／ドレイン領域を専らドレイン領域と
して説明したが、代わりに、一方のソース／ドレイン領
域をソース領域としてもよい。また、本発明のゲート電
荷蓄積形メモリセルは、所謂ＴＦＴ構造を有していても
よい。更には、シリコン半導体のみならず、例えばＧａ
Ａｓ系等の化合物半導体から構成されたゲート電荷蓄積
形メモリセルとすることもできる。また、実施の形態
１、実施の形態２及び実施の形態４にて説明したゲート
電荷蓄積形メモリセル（ｎチャネル型ゲート電荷蓄積形
メモリセル）において、第１のゲート部の導電型と半導
体領域３１の導電型とを逆にすることによって、第１の
非線形抵抗素子の極性を逆にすることもできる。また、
実施の形態５〜実施の形態８にて説明したゲート電荷蓄
積形メモリセル（ｎチャネル型ゲート電荷蓄積形メモリ
セル）において、第１のゲート部の導電型の導電型を逆
にすることによって、第１の非線形抵抗素子の極性を逆
にすることもできる。
【０１６７】
【発明の効果】本発明のゲート電荷蓄積形メモリセルあ
るいはその作製方法においては、簡素な構造のＤＲＡＭ
ゲインセルを得ることができ、しかも、その製造プロセ
スが左程複雑になることがないし、従来のフラッシュメ
モリの製造プロセスの若干の延長で製造することがで
き、しかも、外部配線数や端子部（コンタクト部）の面
積の増加を抑制することができる。また、従来のＤＲＡ
Ｍのような複雑な構造のキャパシタが不要であり、従来
のＤＲＡＭに必要とされた大きなキャパシタが原理的に
は不要である。従って、本発明のゲート電荷蓄積形メモ
リセルにおいては、セル面積が大幅に増加することもな
い。また、ＤＲＡＭ混載ロジック回路の製造が容易とな
る。
るいはその作製方法においては、簡素な構造のＤＲＡＭ
ゲインセルを得ることができ、しかも、その製造プロセ
スが左程複雑になることがないし、従来のフラッシュメ
モリの製造プロセスの若干の延長で製造することがで
き、しかも、外部配線数や端子部（コンタクト部）の面
積の増加を抑制することができる。また、従来のＤＲＡ
Ｍのような複雑な構造のキャパシタが不要であり、従来
のＤＲＡＭに必要とされた大きなキャパシタが原理的に
は不要である。従って、本発明のゲート電荷蓄積形メモ
リセルにおいては、セル面積が大幅に増加することもな
い。また、ＤＲＡＭ混載ロジック回路の製造が容易とな
る。
【０１６８】トンネル電流に基づくメモリセルへの情報
の書き込み及び消去は、例えば、電気的書き換えが可能
なメモリ素子（ＥＥＰＲＯＭ：Electrically Erasable
andProgrammable ROM）から周知の技術である。しかし
ながら、かかるメモリ素子においては、情報の書き込み
速度が遅いといった難点がある。本発明のゲート電荷蓄
積形メモリセルにおいては、例えばｐｎ接合ダイオード
から成る第１の非線形抵抗素子が設けられているので、
高速にて情報の書き込みを行うことができる。一方、第
２の非線形抵抗素子が設けられているので、例えば複数
のゲート電荷蓄積形メモリセルに対して情報の消去を一
括して行うことができる。
の書き込み及び消去は、例えば、電気的書き換えが可能
なメモリ素子（ＥＥＰＲＯＭ：Electrically Erasable
andProgrammable ROM）から周知の技術である。しかし
ながら、かかるメモリ素子においては、情報の書き込み
速度が遅いといった難点がある。本発明のゲート電荷蓄
積形メモリセルにおいては、例えばｐｎ接合ダイオード
から成る第１の非線形抵抗素子が設けられているので、
高速にて情報の書き込みを行うことができる。一方、第
２の非線形抵抗素子が設けられているので、例えば複数
のゲート電荷蓄積形メモリセルに対して情報の消去を一
括して行うことができる。
【図１】本発明の第１の構成に係るゲート電荷蓄積形メ
モリセルの原理図及び等価回路である。
モリセルの原理図及び等価回路である。
【図２】本発明の第１の構成に係るゲート電荷蓄積形メ
モリセルの等価回路である。
モリセルの等価回路である。
【図３】非線形抵抗素子及び第２の非線形抵抗素子のＶ
−Ｉ特性の一例を示すグラフである。
−Ｉ特性の一例を示すグラフである。
【図４】本発明の第２の構成に係るゲート電荷蓄積形メ
モリセルの原理図及び等価回路である。
モリセルの原理図及び等価回路である。
【図５】本発明の第２の構成に係るゲート電荷蓄積形メ
モリセルの等価回路である。
モリセルの等価回路である。
【図６】本発明の第３の構成に係るゲート電荷蓄積形メ
モリセルの原理図及び等価回路である。
モリセルの原理図及び等価回路である。
【図７】発明の実施の形態１におけるゲート電荷蓄積形
メモリセルの模式的な一部断面図である。
メモリセルの模式的な一部断面図である。
【図８】発明の実施の形態１におけるゲート電荷蓄積形
メモリセルの模式的且つ部分的な配置図、及び、パター
ニングされたシリコン薄膜及びエッチングストップ層を
示す模式的且つ部分的な配置図である。
メモリセルの模式的且つ部分的な配置図、及び、パター
ニングされたシリコン薄膜及びエッチングストップ層を
示す模式的且つ部分的な配置図である。
【図９】発明の実施の形態２のゲート電荷蓄積形メモリ
セルの作製方法を説明するための半導体基板等の模式的
な一部断面図である。
セルの作製方法を説明するための半導体基板等の模式的
な一部断面図である。
【図１０】図９に引き続き、発明の実施の形態２のゲー
ト電荷蓄積形メモリセルの作製方法を説明するための半
導体基板等の模式的な一部断面図である。
ト電荷蓄積形メモリセルの作製方法を説明するための半
導体基板等の模式的な一部断面図である。
【図１１】図１０に引き続き、発明の実施の形態２のゲ
ート電荷蓄積形メモリセルの作製方法を説明するための
半導体基板等の模式的な一部断面図である。
ート電荷蓄積形メモリセルの作製方法を説明するための
半導体基板等の模式的な一部断面図である。
【図１２】発明の実施の形態３におけるゲート電荷蓄積
形メモリセルの模式的な一部断面図である。
形メモリセルの模式的な一部断面図である。
【図１３】発明の実施の形態４におけるゲート電荷蓄積
形メモリセルの模式的且つ部分的な配置図である。
形メモリセルの模式的且つ部分的な配置図である。
【図１４】発明の実施の形態４におけるゲート電荷蓄積
形メモリセルの模式的な一部断面図である。
形メモリセルの模式的な一部断面図である。
【図１５】発明の実施の形態４におけるゲート電荷蓄積
形メモリセルの模式的な一部断面図である。
形メモリセルの模式的な一部断面図である。
【図１６】発明の実施の形態４の変形におけるゲート電
荷蓄積形メモリセルの模式的な一部断面図である。
荷蓄積形メモリセルの模式的な一部断面図である。
【図１７】発明の実施の形態４の変形におけるゲート電
荷蓄積形メモリセルの模式的な一部断面図である。
荷蓄積形メモリセルの模式的な一部断面図である。
【図１８】発明の実施の形態５におけるゲート電荷蓄積
形メモリセル及びその変形例の模式的な一部断面図であ
る。
形メモリセル及びその変形例の模式的な一部断面図であ
る。
【図１９】発明の実施の形態５のゲート電荷蓄積形メモ
リセルの作製方法を説明するための半導体基板等の模式
的な一部断面図である。
リセルの作製方法を説明するための半導体基板等の模式
的な一部断面図である。
【図２０】発明の実施の形態６におけるゲート電荷蓄積
形メモリセルの模式的な一部断面図及び第１のゲート部
等の配置を示す図である。
形メモリセルの模式的な一部断面図及び第１のゲート部
等の配置を示す図である。
【図２１】発明の実施の形態６のゲート電荷蓄積形メモ
リセルの作製方法を説明するための半導体基板等の模式
的な一部断面図である。
リセルの作製方法を説明するための半導体基板等の模式
的な一部断面図である。
【図２２】発明の実施の形態７のゲート電荷蓄積形メモ
リセルの模式的な一部断面図である。
リセルの模式的な一部断面図である。
【図２３】発明の実施の形態８のゲート電荷蓄積形メモ
リセルの作製方法を説明するための半導体基板等の模式
的な一部断面図である。
リセルの作製方法を説明するための半導体基板等の模式
的な一部断面図である。
【図２４】図２３に引き続き、発明の実施の形態８のゲ
ート電荷蓄積形メモリセルの作製方法を説明するための
半導体基板等の模式的な一部断面図である。
ート電荷蓄積形メモリセルの作製方法を説明するための
半導体基板等の模式的な一部断面図である。
【図２５】図２４に引き続き、発明の実施の形態８のゲ
ート電荷蓄積形メモリセルの作製方法を説明するための
半導体基板等の模式的な一部断面図である。
ート電荷蓄積形メモリセルの作製方法を説明するための
半導体基板等の模式的な一部断面図である。
【図２６】図２５に引き続き、発明の実施の形態８のゲ
ート電荷蓄積形メモリセルの作製方法を説明するための
半導体基板等の模式的な一部断面図である。
ート電荷蓄積形メモリセルの作製方法を説明するための
半導体基板等の模式的な一部断面図である。
【図２７】発明の実施の形態１のゲート電荷蓄積形メモ
リセルの変形の模式的な一部断面図である。
リセルの変形の模式的な一部断面図である。
【図２８】従来の所謂ＤＲＡＭゲインセルの等価回路を
示す図である。
示す図である。
１０・・・半導体基板、１１・・・絶縁領域（素子分離
領域）、１２・・・絶縁膜、１３・・・第１のゲート
部、１３Ａ・・・第１のゲート部の延在部、１３Ｐ・・
・シリコン薄膜、１４・・・エッチングストップ層、１
５・・・チャネル形成領域、１６，１７・・・ソース／
ドレイン領域、１８・・・誘電体膜、１９・・・第２の
ゲート部、２０・・・層間絶縁層、２１・・・ビット
線、２２・・・読み出し線、３０，４０・・・第１の非
線形抵抗素子、３１・・・半導体領域、３２・・・シリ
サイド層、３３・・・第２の非線形抵抗素子、４１，４
５，４６，４７・・・逆導電型不純物領域、４２・・・
支持基板、４３・・・絶縁層、４４・・・シリコン層、
１１３Ａ，１１３Ｂ，１９Ａ・・・ポリシリコン層
領域）、１２・・・絶縁膜、１３・・・第１のゲート
部、１３Ａ・・・第１のゲート部の延在部、１３Ｐ・・
・シリコン薄膜、１４・・・エッチングストップ層、１
５・・・チャネル形成領域、１６，１７・・・ソース／
ドレイン領域、１８・・・誘電体膜、１９・・・第２の
ゲート部、２０・・・層間絶縁層、２１・・・ビット
線、２２・・・読み出し線、３０，４０・・・第１の非
線形抵抗素子、３１・・・半導体領域、３２・・・シリ
サイド層、３３・・・第２の非線形抵抗素子、４１，４
５，４６，４７・・・逆導電型不純物領域、４２・・・
支持基板、４３・・・絶縁層、４４・・・シリコン層、
１１３Ａ，１１３Ｂ，１９Ａ・・・ポリシリコン層
Claims (72)
- 【請求項１】（Ａ）チャネル形成領域と、 （Ｂ）絶縁膜を介して該チャネル形成領域と対向して設
けられた第１のゲート部と、 （Ｃ）該第１のゲート部と容量結合した第２のゲート部
と、 （Ｄ）該チャネル形成領域と接して設けられ、互いに離
間して設けられたソース／ドレイン領域と、 （Ｅ）二端を有し、その内の一端が第１のゲート部に接
続された第１の非線形抵抗素子と、 （Ｆ）第１のゲート部と、絶縁膜と、チャネル形成領域
又は少なくとも一方のソース／ドレイン領域とから構成
された第２の非線形抵抗素子、から成ることを特徴とす
るゲート電荷蓄積形メモリセル。 - 【請求項２】絶縁膜は、厚さ３ｎｍ以下のシリコン酸化
膜から成ることを特徴とする請求項１に記載のゲート電
荷蓄積形メモリセル。 - 【請求項３】第２の非線形抵抗素子はＭＩＳ型又はＭＯ
Ｓ型トンネルダイオードであることを特徴とする請求項
２に記載のゲート電荷蓄積形メモリセル。 - 【請求項４】第１の非線形抵抗素子は二端子動作特性を
有することを特徴とする請求項１に記載のゲート電荷蓄
積形メモリセル。 - 【請求項５】第１の非線形抵抗素子は、順方向導通電圧
と同極性であって、絶対値が順方向導通電圧の絶対値以
上である第１の電圧が二端間に印加されると低抵抗状態
となり、順方向導通電圧と同極性であって絶対値が該順
方向導通電圧の絶対値未満である第２の電圧、あるいは
順方向導通電圧と逆極性の電圧が二端間に印加されると
高抵抗状態となる特性を有することを特徴とする請求項
１に記載のゲート電荷蓄積形メモリセル。 - 【請求項６】第１の非線形抵抗素子はｐｎ接合ダイオー
ドから成ることを特徴とする請求項５に記載のゲート電
荷蓄積形メモリセル。 - 【請求項７】ｐｎ接合ダイオードは、ソース／ドレイン
領域の導電型と同じ導電型の半導体領域、及び、ソース
／ドレイン領域の導電型とは逆の導電型の半導体領域を
有し、 ソース／ドレイン領域の導電型とは逆の導電型の該半導
体領域は第１の非線形抵抗素子の一端に相当し、 ソース／ドレイン領域の導電型と同じ導電型の該半導体
領域は第１の非線形抵抗素子の他端に相当することを特
徴とする請求項６に記載のゲート電荷蓄積形メモリセ
ル。 - 【請求項８】前記ｐｎ接合ダイオードのｐｎ接合領域
は、単結晶半導体から形成されていることを特徴とする
請求項６に記載のゲート電荷蓄積形メモリセル。 - 【請求項９】前記ｐｎ接合ダイオードはラテラルｐｎ接
合を有することを特徴とする請求項６に記載のゲート電
荷蓄積形メモリセル。 - 【請求項１０】第１の非線形抵抗素子はヘテロ接合ダイ
オードから成ることを特徴とする請求項５に記載のゲー
ト電荷蓄積形メモリセル。 - 【請求項１１】前記容量結合は、第１のゲート部と第２
のゲート部との間に誘電体膜を介在させることによって
形成されていることを特徴とする請求項１に記載のゲー
ト電荷蓄積形メモリセル。 - 【請求項１２】第２のゲート部はワード線に接続され、
第１の非線形抵抗素子の他端はビット線に接続され、一
方のソース／ドレイン領域は読み出し線に接続されてお
り、第２の非線形抵抗素子を構成するチャネル形成領域
又は少なくとも一方のソース／ドレイン領域は消去線に
接続されていることを特徴とする請求項５に記載のゲー
ト電荷蓄積形メモリセル。 - 【請求項１３】ビット線を第１のビット線電位とし、且
つ、読み出し線を第１の読み出し線電位とし、次いで、
ワード線を第１のワード線電位から第２のワード線電位
とすることによって、第１のゲート部と第２のゲート部
との容量結合に基づき第１のゲート部と第１の非線形抵
抗素子の他端との間を前記第１の電圧とすることで、第
１の非線形抵抗素子を低抵抗状態とし、以て、ビット線
から第１の非線形抵抗素子を介して第１の極性の電荷を
第１のゲート部に移動させ、かかる第１の極性の電荷を
第１のゲート部に蓄積することを特徴とする請求項１２
に記載のゲート電荷蓄積形メモリセル。 - 【請求項１４】ビット線を第２のビット線電位とし、且
つ、読み出し線を第１の読み出し線電位とし、次いで、
ワード線を第１のワード線電位から第２のワード線電位
とすることによって、第１のゲート部と第２のゲート部
との容量結合に基づき第１のゲート部と第１の非線形抵
抗素子の他端との間を、前記第２の電圧若しくは順方向
導通電圧と逆極性の電圧とすることで、第１の非線形抵
抗素子を高抵抗状態のままとし、以て、第１のゲート部
に蓄積された電荷の状態の変化を阻止することを特徴と
する請求項１２に記載のゲート電荷蓄積形メモリセル。 - 【請求項１５】ワード線に第２のワード線電位を印加す
るとき、他方のソース／ドレイン領域をチャネル形成領
域に対して逆バイアスすることを特徴とする請求項１３
又は請求項１４に記載のゲート電荷蓄積形メモリセル。 - 【請求項１６】ワード線に第２のワード線電位を印加す
るとき、他方のソース／ドレイン領域をチャネル形成領
域に対して浮遊状態とすることを特徴とする請求項１３
又は請求項１４に記載のゲート電荷蓄積形メモリセル。 - 【請求項１７】消去線に消去線電位を印加することによ
って、第２の非線形抵抗素子を介して消去線から第１の
極性とは逆極性である第２の極性の電荷を第１のゲート
部に移動させ、あるいは又、第１の極性の電荷を第１の
ゲート部から第２の非線形抵抗素子を介して消去線に放
電させ、以て、第１のゲート部の電荷蓄積状態を第２の
電荷蓄積状態とすることを特徴とする請求項１２に記載
のゲート電荷蓄積形メモリセル。 - 【請求項１８】第１のゲート部に蓄積すべき電荷が記憶
された情報に相当し、記憶された情報は、第１のビット
線電位の水準数に対応した情報であることを特徴とする
請求項１３に記載のゲート電荷蓄積形メモリセル。 - 【請求項１９】ビット線に印加される第１のビット線電
位の水準数は１であり、記憶された情報は２値情報であ
ることを特徴とする請求項１８に記載のゲート電荷蓄積
形メモリセル。 - 【請求項２０】ビット線に印加される第１のビット線電
位の水準数は２以上であり、記憶された情報は多値情報
であることを特徴とする請求項１８に記載のゲート電荷
蓄積形メモリセル。 - 【請求項２１】第１のゲート部に蓄積すべき電荷が記憶
された情報に相当し、記憶された情報は、第２のワード
線電位の水準数に対応した情報であることを特徴とする
請求項１３に記載のゲート電荷蓄積形メモリセル。 - 【請求項２２】ワード線に印加される第２のワード線電
位の水準数は１であり、記憶された情報は２値情報であ
ることを特徴とする請求項２１に記載のゲート電荷蓄積
形メモリセル。 - 【請求項２３】ワード線に印加される第２のワード線電
位の水準数は２以上であり、記憶された情報は多値情報
であることを特徴とする請求項２１に記載のゲート電荷
蓄積形メモリセル。 - 【請求項２４】第１のゲート部に蓄積すべき電荷が記憶
された情報に相当し、記憶された情報は、第２のワード
線電位と第１のビット線電位との間の電圧の水準数に対
応した情報であることを特徴とする請求項１３に記載の
ゲート電荷蓄積形メモリセル。 - 【請求項２５】第２のワード線電位と第１のビット線電
位との間の電圧の水準数は１であり、記憶された情報は
２値情報であることを特徴とする請求項２４に記載のゲ
ート電荷蓄積形メモリセル。 - 【請求項２６】第２のワード線電位と第１のビット線電
位との間の電圧の水準数は２以上であり、記憶された情
報は多値情報であることを特徴とする請求項２４に記載
のゲート電荷蓄積形メモリセル。 - 【請求項２７】第１の非線形抵抗素子はｐｎ接合ダイオ
ードから成り、該第１の非線形抵抗素子は、第１のゲー
ト部又は第１のゲート部の延在部に形成されていること
を特徴とする請求項１２に記載のゲート電荷蓄積形メモ
リセル。 - 【請求項２８】ｐｎ接合ダイオードは、ソース／ドレイ
ン領域の導電型と同じ導電型の半導体領域、及び、ソー
ス／ドレイン領域の導電型とは逆の導電型の半導体領域
を有し、 ソース／ドレイン領域の導電型とは逆の導電型の該半導
体領域は第１の非線形抵抗素子の一端に相当し、 ソース／ドレイン領域の導電型と同じ導電型の該半導体
領域は第１の非線形抵抗素子の他端に相当することを特
徴とする請求項２７に記載のゲート電荷蓄積形メモリセ
ル。 - 【請求項２９】ｐｎ接合ダイオードはラテラルｐｎ接合
を有することを特徴とする請求項２７に記載のゲート電
荷蓄積形メモリセル。 - 【請求項３０】ｐｎ接合ダイオードのｐｎ接合領域は、
単結晶半導体から形成されていることを特徴とする請求
項２９に記載のゲート電荷蓄積形メモリセル。 - 【請求項３１】第１の非線形抵抗素子はヘテロ接合ダイ
オードから成り、該第１の非線形抵抗素子は、第１のゲ
ート部又は第１のゲート部の延在部に形成されているこ
とを特徴とする請求項１２に記載のゲート電荷蓄積形メ
モリセル。 - 【請求項３２】第２のゲート部はワード線に接続され、
第１の非線形抵抗素子の他端及び一方のソース／ドレイ
ン領域はビット線に接続されており、第２の非線形抵抗
素子を構成するチャネル形成領域又は少なくとも一方の
ソース／ドレイン領域は消去線に接続されていることを
特徴とする請求項５に記載のゲート電荷蓄積形メモリセ
ル。 - 【請求項３３】ビット線を第１のビット線電位とし、次
いで、ワード線を第１のワード線電位から第２のワード
線電位とすることによって、第１のゲート部と第２のゲ
ート部との容量結合に基づき第１のゲート部と第１の非
線形抵抗素子の他端との間を前記第１の電圧とすること
で、第１の非線形抵抗素子を低抵抗状態とし、以て、ビ
ット線から第１の非線形抵抗素子を介して第１の極性の
電荷を第１のゲート部に移動させ、かかる第１の極性の
電荷を第１のゲート部に蓄積することを特徴とする請求
項３２に記載のゲート電荷蓄積形メモリセル。 - 【請求項３４】ビット線を第２のビット線電位とし、次
いで、ワード線を第１のワード線電位から第２のワード
線電位とすることによって、第１のゲート部と第２のゲ
ート部との容量結合に基づき第１のゲート部と第１の非
線形抵抗素子の他端との間を、前記第２の電圧若しくは
順方向導通電圧と逆極性の電圧とすることで、第１の非
線形抵抗素子を高抵抗状態のままとし、以て、第１のゲ
ート部に蓄積された電荷の状態の変化を阻止することを
特徴とする請求項３２に記載のゲート電荷蓄積形メモリ
セル。 - 【請求項３５】ワード線に第２のワード線電位を印加す
るとき、他方のソース／ドレイン領域をチャネル形成領
域に対して逆バイアスすることを特徴とする請求項３３
又は請求項３４に記載のゲート電荷蓄積形メモリセル。 - 【請求項３６】ワード線に第２のワード線電位を印加す
るとき、他方のソース／ドレイン領域をチャネル形成領
域に対して浮遊状態とすることを特徴とする請求項３３
又は請求項３４に記載のゲート電荷蓄積形メモリセル。 - 【請求項３７】消去線に消去線電位を印加することによ
って、第２の非線形抵抗素子を介して消去線から第１の
極性とは逆極性である第２の極性の電荷を第１のゲート
部に移動させ、あるいは又、第１の極性の電荷を第１の
ゲート部から第２の非線形抵抗素子を介して消去線に放
電させ、以て、第１のゲート部の電荷蓄積状態を第２の
電荷蓄積状態とすることを特徴とする請求項３２に記載
のゲート電荷蓄積形メモリセル。 - 【請求項３８】第１のゲート部に蓄積すべき電荷が記憶
された情報に相当し、記憶された情報は、第１のビット
線電位の水準数に対応した情報であることを特徴とする
請求項３３に記載のゲート電荷蓄積形メモリセル。 - 【請求項３９】ビット線に印加される第１のビット線電
位の水準数は１であり、記憶された情報は２値情報であ
ることを特徴とする請求項３８に記載のゲート電荷蓄積
形メモリセル。 - 【請求項４０】ビット線に印加される第１のビット線電
位の水準数は２以上であり、記憶された情報は多値情報
であることを特徴とする請求項３８に記載のゲート電荷
蓄積形メモリセル。 - 【請求項４１】第１のゲート部に蓄積すべき電荷が記憶
された情報に相当し、記憶された情報は、第２のワード
線電位の水準数に対応した情報であることを特徴とする
請求項３３に記載のゲート電荷蓄積形メモリセル。 - 【請求項４２】ワード線に印加される第２のワード線電
位の水準数は１であり、記憶された情報は２値情報であ
ることを特徴とする請求項４１に記載のゲート電荷蓄積
形メモリセル。 - 【請求項４３】ワード線に印加される第２のワード線電
位の水準数は２以上であり、記憶された情報は多値情報
であることを特徴とする請求項４１に記載のゲート電荷
蓄積形メモリセル。 - 【請求項４４】第１のゲート部に蓄積すべき電荷が記憶
された情報に相当し、記憶された情報は、第２のワード
線電位と第１のビット線電位との間の電圧の水準数に対
応した情報であることを特徴とする請求項３３に記載の
ゲート電荷蓄積形メモリセル。 - 【請求項４５】第２のワード線電位と第１のビット線電
位との間の電圧の水準数は１であり、記憶された情報は
２値情報であることを特徴とする請求項４４に記載のゲ
ート電荷蓄積形メモリセル。 - 【請求項４６】第２のワード線電位と第１のビット線電
位との間の電圧の水準数は２以上であり、記憶された情
報は多値情報であることを特徴とする請求項４４に記載
のゲート電荷蓄積形メモリセル。 - 【請求項４７】第１の非線形抵抗素子はｐｎ接合ダイオ
ードから成り、該第１の非線形抵抗素子は、第１のゲー
ト部又は第１のゲート部の延在部に形成されていること
を特徴とする請求項３２に記載のゲート電荷蓄積形メモ
リセル。 - 【請求項４８】ｐｎ接合ダイオードは、ソース／ドレイ
ン領域の導電型と同じ導電型の半導体領域、及び、ソー
ス／ドレイン領域の導電型とは逆の導電型の半導体領域
を有し、 ソース／ドレイン領域の導電型とは逆の導電型の該半導
体領域は第１の非線形抵抗素子の一端に相当し、 ソース／ドレイン領域の導電型と同じ導電型の該半導体
領域は第１の非線形抵抗素子の他端に相当することを特
徴とする請求項４７に記載のゲート電荷蓄積形メモリセ
ル。 - 【請求項４９】ｐｎ接合ダイオードはラテラルｐｎ接合
を有することを特徴とする請求項４７に記載のゲート電
荷蓄積形メモリセル。 - 【請求項５０】ｐｎ接合ダイオードのｐｎ接合領域は、
単結晶半導体から形成されていることを特徴とする請求
項４９に記載のゲート電荷蓄積形メモリセル。 - 【請求項５１】第１の非線形抵抗素子はヘテロ接合ダイ
オードから成り、該第１の非線形抵抗素子は、第１のゲ
ート部又は第１のゲート部の延在部に形成されているこ
とを特徴とする請求項３２に記載のゲート電荷蓄積形メ
モリセル。 - 【請求項５２】第２のゲート部はワード線に接続され、
第１の非線形抵抗素子の他端は一方のソース／ドレイン
領域に接続され、該一方のソース／ドレイン領域はビッ
ト線に接続されており、第２の非線形抵抗素子を構成す
るチャネル形成領域又は少なくとも一方のソース／ドレ
イン領域は消去線に接続されていることを特徴とする請
求項５に記載のゲート電荷蓄積形メモリセル。 - 【請求項５３】ビット線を第１のビット線電位とし、次
いで、ワード線を第１のワード線電位から第２のワード
線電位とすることによって、第１のゲート部と第２のゲ
ート部との容量結合に基づき第１のゲート部と一方のソ
ース／ドレイン領域との間を前記第１の電圧とすること
で、第１の非線形抵抗素子を低抵抗状態とし、以て、ビ
ット線から一方のソース／ドレイン領域及び第１の非線
形抵抗素子を介して第１の極性の電荷を第１のゲート部
に移動させ、かかる第１の極性の電荷を第１のゲート部
に蓄積することを特徴とする請求項５２に記載のゲート
電荷蓄積形メモリセル。 - 【請求項５４】ビット線を第２のビット線電位とし、次
いで、ワード線を第１のワード線電位から第２のワード
線電位とすることによって、第１のゲート部と第２のゲ
ート部との容量結合に基づき第１のゲート部と一方のソ
ース／ドレイン領域との間を、前記第２の電圧若しくは
順方向導通電圧と逆極性の電圧とすることで、第１の非
線形抵抗素子を高抵抗状態のままとし、以て、第１のゲ
ート部に蓄積された電荷の状態の変化を阻止することを
特徴とする請求項５２に記載のゲート電荷蓄積形メモリ
セル。 - 【請求項５５】ワード線に第２のワード線電位を印加す
るとき、他方のソース／ドレイン領域をチャネル形成領
域に対して逆バイアスすることを特徴とする請求項５３
又は請求項５４に記載のゲート電荷蓄積形メモリセル。 - 【請求項５６】ワード線に第２のワード線電位を印加す
るするとき、他方のソース／ドレイン領域をチャネル形
成領域に対して浮遊状態とすることを特徴とする請求項
５３又は請求項５４に記載のゲート電荷蓄積形メモリセ
ル。 - 【請求項５７】消去線に消去線電位を印加することによ
って、第２の非線形抵抗素子を介して消去線から第１の
極性とは逆極性である第２の極性の電荷を第１のゲート
部に移動させ、あるいは又、第１の極性の電荷を第１の
ゲート部から第２の非線形抵抗素子を介して消去線に放
電させ、以て、第１のゲート部の電荷蓄積状態を第２の
電荷蓄積状態とすることを特徴とする請求項５２に記載
のゲート電荷蓄積形メモリセル。 - 【請求項５８】第１のゲート部に蓄積すべき電荷が記憶
された情報に相当し、記憶された情報は、第１のビット
線電位の水準数に対応した情報であることを特徴とする
請求項５３に記載のゲート電荷蓄積形メモリセル。 - 【請求項５９】ビット線に印加される第１のビット線電
位の水準数は１であり、記憶された情報は２値情報であ
ることを特徴とする請求項５８に記載のゲート電荷蓄積
形メモリセル。 - 【請求項６０】ビット線に印加される第１のビット線電
位の水準数は２以上であり、記憶された情報は多値情報
であることを特徴とする請求項５８に記載のゲート電荷
蓄積形メモリセル。 - 【請求項６１】第１のゲート部に蓄積すべき電荷が記憶
された情報に相当し、記憶された情報は、第２のワード
線電位の水準数に対応した情報であることを特徴とする
請求項５３に記載のゲート電荷蓄積形メモリセル。 - 【請求項６２】ワード線に印加される第２のワード線電
位の水準数は１であり、記憶された情報は２値情報であ
ることを特徴とする請求項６１に記載のゲート電荷蓄積
形メモリセル。 - 【請求項６３】ワード線に印加される第２のワード線電
位の水準数は２以上であり、記憶された情報は多値情報
であることを特徴とする請求項６１に記載のゲート電荷
蓄積形メモリセル。 - 【請求項６４】第１のゲート部に蓄積すべき電荷が記憶
された情報に相当し、記憶された情報は、第２のワード
線電位と第１のビット線電位との間の電圧の水準数に対
応した情報であることを特徴とする請求項５３に記載の
ゲート電荷蓄積形メモリセル。 - 【請求項６５】第２のワード線電位と第１のビット線電
位との間の電圧の水準数は１であり、記憶された情報は
２値情報であることを特徴とする請求項６４に記載のゲ
ート電荷蓄積形メモリセル。 - 【請求項６６】第２のワード線電位と第１のビット線電
位との間の電圧の水準数は２以上であり、記憶された情
報は多値情報であることを特徴とする請求項６４に記載
のゲート電荷蓄積形メモリセル。 - 【請求項６７】第１の非線形抵抗素子はｐｎ接合ダイオ
ードから成り、 第１の非線形抵抗素子の一端に相当する該ｐｎ接合ダイ
オードの領域は、一方のソース／ドレイン領域に形成さ
れており、 第１の非線形抵抗素子の他端に相当する該ｐｎ接合ダイ
オードの領域は、一方のソース／ドレイン領域を兼ねて
いることを特徴とする請求項５２に記載のゲート電荷蓄
積形メモリセル。 - 【請求項６８】第１の非線形抵抗素子はｐｎ接合ダイオ
ードから成り、 第１の非線形抵抗素子の一端に相当する該ｐｎ接合ダイ
オードの領域は、第１のゲート部を兼ねており、 第１の非線形抵抗素子の他端に相当する該ｐｎ接合ダイ
オードの領域は、一方のソース／ドレイン領域に延在す
る第１のゲート部の延在部に形成されていることを特徴
とする請求項５２に記載のゲート電荷蓄積形メモリセ
ル。 - 【請求項６９】第１の非線形抵抗素子は、ラテラルｐｎ
接合を有するｐｎ接合ダイオードから成ることを特徴と
する請求項５２に記載のゲート電荷蓄積形メモリセル。 - 【請求項７０】ｐｎ接合ダイオードのｐｎ接合領域は、
単結晶半導体から形成されていることを特徴とする請求
項６９に記載のゲート電荷蓄積形メモリセル。 - 【請求項７１】第１の非線形抵抗素子はｐｎ接合ダイオ
ードから成り、 該ｐｎ接合ダイオードのｐｎ接合領域は、単結晶半導体
から形成されていることを特徴とする請求項５２に記載
のゲート電荷蓄積形メモリセル。 - 【請求項７２】第１の非線形抵抗素子はヘテロ接合ダイ
オードから成ることを特徴とする請求項５２に記載のゲ
ート電荷蓄積形メモリセル。
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