JP2000222176A - 乱数生成回路、当該乱数生成回路を内蔵する非接触ｉｃカード及びリーダ／ライタ、並びに、当該乱数生成回路を内蔵する装置のテスト方法 - Google Patents

乱数生成回路、当該乱数生成回路を内蔵する非接触ｉｃカード及びリーダ／ライタ、並びに、当該乱数生成回路を内蔵する装置のテスト方法

Info

Publication number
JP2000222176A
JP2000222176A JP11026369A JP2636999A JP2000222176A JP 2000222176 A JP2000222176 A JP 2000222176A JP 11026369 A JP11026369 A JP 11026369A JP 2636999 A JP2636999 A JP 2636999A JP 2000222176 A JP2000222176 A JP 2000222176A
Authority
JP
Japan
Prior art keywords
random number
data
generation circuit
circuit
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11026369A
Other languages
English (en)
Inventor
Sozo Fujioka
宗三 藤岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Design Corp
Mitsubishi Electric Corp
Original Assignee
Renesas Design Corp
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Design Corp, Mitsubishi Electric Corp filed Critical Renesas Design Corp
Priority to JP11026369A priority Critical patent/JP2000222176A/ja
Priority to US09/364,031 priority patent/US6480869B1/en
Publication of JP2000222176A publication Critical patent/JP2000222176A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/58—Random or pseudo-random number generators
    • G06F7/582—Pseudo-random number generators
    • G06F7/584—Pseudo-random number generators using finite field arithmetic, e.g. using a linear feedback shift register
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/58—Indexing scheme relating to groups G06F7/58 - G06F7/588
    • G06F2207/582—Parallel finite field implementation, i.e. at least partially parallel implementation of finite field arithmetic, generating several new bits or trits per step, e.g. using a GF multiplier

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Credit Cards Or The Like (AREA)

Abstract

(57)【要約】 【課題】 簡単な構成で、かつ、高速に精度の高い乱数
を発生する乱数生成回路を提供する。 【解決手段】 本発明の乱数生成回路は、カスケード接
続された１以上のビットのクロック同期型シフトレジス
タと、上記複数のシフトレジスタの内の少なくとも１組
のシフトレジスタの出力の合計を求め、求めた合計のデ
ータを所定のシフトレジスタの入力端子に入力する加算
回路と、上記各シフトレジスタにクロック信号を入力す
るクロック発生回路とで構成される乱数生成回路であっ
て、上記複数のシフトレジスタの内の１以上のシフトレ
ジスタは、格納しているビットデータの内の１以上のビ
ットデータに外部信号線に流れるビットデータを加算す
る加算手段と、上記加算手段による加算後に、格納して
いるビットデータの内の１以上の所定のビットデータを
乱数データとして出力する出力手段とを備えることを特
徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、乱数生成回路、特
に、非接触ＩＣカード及び当該非接触ＩＣカードのリー
ダ／ライタに用いる乱数生成回路に関する。
【０００２】
【従来の技術】近年、インテリジェント機能や書き換え
可能なメモリ機能を備える薄型の非接触ＩＣカードが数
多く提供されている。非接触ＩＣカードは、リーダ／ラ
イタに接続させることなくデータのやり取りができるこ
とを特徴とする。非接触ＩＣカードは、例えば、プリペ
イドカード、ドアの鍵、電車やバスなどの定期券、スキ
ーのリフト券等に用いられる。
【０００３】非接触ＩＣカードに書き込まれているデー
タの不正流出や改竄を防止するため、上記非接触ＩＣカ
ードと当該カードのリーダ／ライタは、データのやり取
りを行う前に、互いを認証する処理を実行する。リーダ
／ライタは、自己の発信するポーリング信号に対して所
定のレスポンス信号を返信してきた非接触ＩＣカードと
の間で相互認証処理を実行する。相互認証処理の方法と
しては、暗号化鍵を用いる方法が知られている。
【０００４】以下、非接触ＩＣカードとリーダ／ライタ
との間で行う暗号を用いた相互認証処理について簡単に
説明する。まず、リーダ／ライタは、非接触ＩＣカード
に対して内部で生成した乱数ａを送信する。非接触ＩＣ
カードは、受信した乱数ａを自己の暗号化鍵を用いて乱
数Ａに変換し、乱数Ａをリーダ／ライタに返送する。リ
ーダ／ライタでは、特定の非接触ＩＣカードとの間で用
いる共通の暗号化鍵を用いて上記生成した乱数ａを処理
して乱数Ａ’を求め、求めた乱数Ａ’と上記非接触ＩＣ
カードから返送されてきた乱数Ａとを比較する。リーダ
／ライタは、乱数Ａと乱数Ａ’が一致する場合に当該非
接触ＩＣカードを正規のものであると認証する。
【０００５】次に、非接触ＩＣカードはリーダ／ライタ
に対して内部で生成した乱数ｂを送信する。この場合、
リーダ／ライタは、受信した乱数ｂを自己の暗号化鍵を
用いて乱数Ｂに変換し、乱数Ｂを非接触ＩＣカードに返
送する。非接触ＩＣカードは、特定のリーダ／ライタと
の間で用いる共通の暗号化鍵を用いて上記生成した乱数
ｂを処理して乱数Ｂ’を求め、求めた乱数Ｂ’と上記リ
ーダ／ライタから返送されてきた乱数Ｂとを比較する。
非接触ＩＣカードは、乱数Ｂと乱数Ｂ’が一致する場合
に当該リーダ／ライタを正規のものであると認証する。
【０００６】非接触ＩＣカード及びリーダ／ライタ内に
は上記相互認証処理で用いる乱数を生成する乱数生成回
路が内蔵されている。図１０は、従来より用いられてい
る乱数生成回路５００の回路図である。乱数生成回路５
００は、いわゆる４８ビットＭ系列乱数生成回路と呼ば
れる回路であり、カスケード（多段直列）接続された１
ビットシフトレジスタ５０１、２ビットシフトレジスタ
５０４、２５ビットシフトレジスタ５０５及び２０ビッ
トシフトレジスタ５０６、並びに、各ビットシフトレジ
スタの出力の合計を初段の２０ビットシフトレジスタ５
０６の入力端子に入力する加算回路を構成する加算器５
０７、５０８及び５０９で構成される。
【０００７】１ビットシフトレジスタ５０１は、ＣＬＫ
回路５１０より出力されるクロック信号ＣＬＫに同期し
て動作するフリップフロップ５０２及びトランスファー
ゲート５０３により構成される。図示しないＣＰＵによ
りアドレス０２Ｅ２Ｈが選択されアドレス信号線が”
Ｌ”から”Ｈ”に切り換わった時にフリップフロップ５
０２の出力を乱数データＤ1０として出力する。
【０００８】２ビットシフトレジスタ５０４，２５ビッ
トシフトレジスタ５０５及び２０ビットシフトレジスタ
５０６の回路は、各々シフトするビット数だけ上記１ビ
ットシフトレジスタ５０１と同じ回路を直列に接続した
ものである。２ビットシフトレジスタ５０４は、アドレ
ス１５Ｆ２Ｈが選択された時に乱数データＤ1１、Ｄ1２
を出力する。２５ビットシフトレジスタ５０５は、アド
レス１５Ｆ２Ｈ、１５Ｆ３Ｈ、１５Ｆ４Ｈ及び１５Ｆ５
Ｈが選択された時に乱数データＤ1３〜Ｄ1７、Ｄ1８〜
Ｄ1１５、Ｄ2０〜Ｄ2７及びＤ2８〜Ｄ2１１を出力す
る。２０ビットシフトレジスタ５０６は、アドレス１５
Ｆ５Ｈ、１５Ｆ６Ｈ及び１５Ｆ７Ｈが選択された時に乱
数データＤ2１２〜Ｄ2１５、Ｄ3０〜Ｄ3７、Ｄ3８〜Ｄ3
１５を出力する。
【０００９】
【発明が解決しようとする課題】上記構成の乱数生成回
路５００の生成する乱数は、一定の周期で繰り返す所定
の生成パターンを有する。このため、リーダ／ライタと
非接触ＩＣカードとの間でやり取りされる通信データが
盗聴され、乱数の生成パターンが特定される場合があ
る。このように乱数の生成パターンが特定されると、暗
号化鍵や暗号化処理の内容が解らずとも、乱数ａと乱数
Ａを対応づけたテーブルを用いることで非接触ＩＣカー
ドを偽造することができる。同様に、乱数ｂと乱数Ｂを
対応づけたテーブルを用いることでリーダ／ライタの偽
造を行うことができる。
【００１０】上記通信データの盗聴による非接触ＩＣカ
ードやリーダ／ライタの偽造を有効に防止するには、通
信データを盗聴しても生成パターンを解読できない程の
高度な乱数生成回路が要求される。しかし、乱数生成回
路を複雑化すれば乱数生成パターンの不正な解読を有効
に防止することができるが、回路のサイズが大きくなっ
てしまう。特に非接触ＩＣカードの場合、内蔵する乱数
生成回路のサイズは小さいほうが好ましい。
【００１１】非接触ＩＣカードは、リーダ／ライタと通
信可能な領域にある間に相互認証処理を含む通信処理を
完了する必要がある。このため、スロットに差し込んで
使用するＩＣカードよりも高速な通信処理の実行が要求
される。また、非接触ＩＣカードの場合、リーダ／ライ
タと通信可能な領域内に同時に複数の非接触ＩＣカード
が入り込むことがある。この場合、各非接触ＩＣカード
は、上記相互認証処理を含む通信処理の実行前に、例え
ば内部で生成した乱数に基づくタイミングでリーダ／ラ
イタからのポーリング信号に対するレスポンス信号を出
力する等、他の非接触ＩＣカードから出力されるレスポ
ンス信号との衝突を回避する処理を実行する必要があ
る。非接触ＩＣカードとリーダ／ライタ間の通信速度を
向上するには、高速で動作する乱数生成回路が要求され
る。
【００１２】本発明は、簡単な構成で当該回路を内蔵す
る装置の小型化に寄与し、かつ、高速に規則性の無い予
測の困難な乱数データを発生する乱数生成回路、当該乱
数生成回路を内蔵する非接触ＩＣカード、及び、当該乱
数生成回路を内蔵する非接触ＩＣカード用リーダ／ライ
タを提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明の第１の乱数生成
回路は、カスケード接続された複数のクロック同期型シ
フトレジスタと、上記複数のシフトレジスタの内の２以
上のシフトレジスタの出力の合計を求め、求めた合計の
データを初段のシフトレジスタの入力端子に入力する回
路と、上記各シフトレジスタにクロック信号を入力する
クロック発生回路とを備え、各シフトレジスタの出力す
るビットデータを乱数データとして出力する乱数生成回
路であって、上記複数のシフトレジスタの内の１以上の
シフトレジスタは、外部信号入力端子と、格納している
ビットデータの内の１以上のビットデータに上記外部信
号入力端子を介して入力されるビットデータを加算する
加算回路とを備え、加算回路による加算後のビットデー
タを乱数データとして出力することを特徴とする。
【００１４】本発明の第２の乱数生成回路は、カスケー
ド接続された複数のクロック同期型シフトレジスタと、
上記複数のシフトレジスタの内の２以上のシフトレジス
タの出力の合計を求め、求めた合計のデータを初段のシ
フトレジスタの入力端子に入力する回路と、上記各シフ
トレジスタにクロック信号を入力するクロック発生回路
とを備え、各シフトレジスタの出力するビットデータを
乱数データとして出力する乱数生成回路であって、上記
クロック発生回路は、所定の周波数のクロック信号を生
成するＣＬＫ回路と、上記ＣＬＫ回路により生成された
クロック信号を基準周波数信号として受け取るＰＬＬ回
路とで構成され、上記ＰＬＬ回路の出力を上記各シフト
レジスタに出力することを特徴とする。
【００１５】本発明の第３の乱数生成回路は、上記第１
又は第２の乱数生成回路において、上記シフトレジスタ
を構成するクロック同期型のフリップフロップは、電源
投入時に出力するデータを”Ｈ”とする第１構成要素
と、第１構成要素と同一のドライブ能力を有し電源投入
時に出力するデータを”Ｌ”とする第２構成要素とを備
え、上記第１及び第２構成要素の出力端子には、それぞ
れ同一の容量の配線及びトランジスタが接続されている
ことを特徴とする。
【００１６】本発明の第４の乱数生成回路は、上記第１
乃至第３の何れかの乱数生成回路において、更に、リセ
ット要求信号の入力に応じて各シフトレジスタにリセッ
ト信号を出力するリセット回路を備え、上記クロック発
生回路は、クロック停止信号の入力に応じてクロック信
号の各シフトレジスタへの出力を停止し、クロック動作
信号の入力に応じてクロック信号を各シフトレジスタへ
出力する論理回路を備えることを特徴とする。
【００１７】本発明の非接触ＩＣカードは、上記第１乃
至第４の何れかの乱数生成回路を内蔵する非接触ＩＣカ
ードであって、当該非接触ＩＣカード用リーダ／ライタ
との間で、上記内蔵する乱数生成回路から出力される乱
数データを用いて通信処理を実行する制御手段を備え、
上記制御手段により使用される所定の信号線が上記外部
信号入力端子に接続されていることを特徴とする。
【００１８】本発明のリーダ／ライタは、上記第１乃至
第４の何れかの乱数生成回路を内臓する、非接触ＩＣカ
ード用リーダ／ライタであって、対応する非接触ＩＣカ
ードとの間で、上記内蔵する乱数生成回路から出力され
る乱数データを用いて通信処理を実行する制御手段を備
え、上記制御手段により使用される所定の信号線が上記
外部信号入力端子に接続されていることを特徴とする。
【００１９】上記第４の乱数生成回路を内臓し、当該内
蔵する乱数生成回路から出力される乱数データを用いて
所定の処理を実行する制御手段を備え、上記制御手段に
より使用される所定の信号線が上記外部信号入力端子に
接続されている装置のテスト方法であって、クロック発
生回路の論理回路にクロック停止信号を出力すると共
に、リセット回路にリセット要求信号を出力した後に、
クロック発生回路の論理回路にクロック動作信号を出力
すると同時に上記装置のテスト処理を実行し、上記テス
ト処理の完了と同時にクロック発生回路の論理回路にク
ロック停止信号を出力し、出力手段より出力される乱数
データの値を読み取り、読み取った乱数データと基準デ
ータとの比較により、システムの異常検出を行い、上記
内蔵する乱数生成回路をテスト回路として利用する。こ
れにより、テスト専用の回路を不要にして装置の小型化
を図ることができる。
【００２０】
【発明の実施の形態】以下、実施の形態に係る乱数生成
回路、当該乱数生成回路を内蔵する非接触ＩＣカード、
及び、当該乱数生成回路を内蔵する非接触ＩＣカード用
リーダ／ライタについて、添付の図面を参照しつつ説明
する。
【００２１】（１）非接触ＩＣカード 本実施の形態に係る乱数生成回路を内蔵する非接触ＩＣ
カードは、例えば、地下鉄の自動改札システムに採用す
ることを想定している。より具体的には、図１に示すよ
うに、自動改札機として機能するリーダ／ライタ４００
の前を、例えば定期券や回数券としての機能を有する非
接触ＩＣカード１００，２００，３００を有する人が順
に通過する場合を想定する。リーダ／ライタ４００は、
前を通過する際に通信エリア内に入る非接触ＩＣカード
１００，２００，３００を順に認識し、定期券か回数券
の種別についての情報、カードが定期券の場合には有効
期限などの情報、及び、カードが回数券の場合には残り
の枚数などの情報を読み取り、更に、必要に応じて各カ
ードの情報を更新する。
【００２２】（２）非接触ＩＣカードの認証 リーダ／ライタ４００は、自己の発信するポーリング信
号に対して所定のレスポンス信号を返信してきた非接触
ＩＣカードとの間で相互認証処理を実行する。図２は、
非接触ＩＣカード１００とリーダ／ライタ４００との間
で行われる相互認証処理のシーケンスを示す図である。
まず、リーダ／ライタ４００から非接触ＩＣカード１０
０に対して内蔵する乱数生成回路により生成した認証用
乱数ａを送信する（ステップＳ１）。通信エリア内にお
いて認証用乱数ａを受信した非接触ＩＣカード１００
は、自己の暗号化鍵を用いて乱数ａを乱数Ａに変換し、
乱数Ａをリーダ／ライタ４００に対して返信すると共
に、内蔵する乱数生成回路により生成した認証用乱数ｂ
を送信する（ステップＳ２）。リーダ／ライタ４００
は、アクセスを行う非接触ＩＣカードと共通に用いる暗
号化鍵を用いて乱数ａを乱数Ａ’に変換し、乱数Ａ’と
非接触ＩＣカード１００から返信されてきた乱数Ａとが
一致する場合に非接触ＩＣカード１００を認証する。ま
た、非接触ＩＣカード１００より送信されてきた乱数ｂ
を自己の暗号化鍵を用いて乱数Ｂに変換し、乱数Ｂを非
接触ＩＣカード１００に対して返信する（ステップＳ
３）。非接触ＩＣカード１００は、アクセスを行うリー
ダ／ライタと共通に用いる暗号化鍵を用いて乱数ｂを乱
数Ｂ’に変換し、乱数Ｂ’と返信されてきた乱数Ｂとが
一致する場合にリーダ／ライタ４００を認証する（ステ
ップＳ４）。
【００２３】（３）非接触ＩＣカード及びリーダ／ライ
タの構成 図３は、非接触ＩＣカード１００及びリーダ／ライタ４
００のブロック構成図である。なお、非接触ＩＣカード
２００，３００の構成は、非接触ＩＣカード１００と同
じであり、重複した説明は省略する。
【００２４】非接触ＩＣカード１００は、電池レスタイ
プの非接触ＩＣカードである。電源回路１８０は、リー
ダ／ライタ４００から送信される高周波信号をアンテナ
１０１により受信し、受信した高周波信号を整流して得
られる信号を電圧Ｖｃｃの供給信号としてクロック発生
回路１３０を含む各内部回路に供給する。電源回路１８
０の構成については後に説明する。
【００２５】クロック発生回路１３０は、上記電源回路
１８０から供給される電圧Ｖｃｃにより駆動され、クロ
ック信号ＣＬＫを中央演算処理装置であるＣＰＵ１０
３、乱数生成回路１０７を構成するランダムビット生成
回路１１０、及び、その他の回路素子に出力する。クロ
ック発生回路１３０の構成については後に説明する。
【００２６】ＣＰＵ１０３には、システムバス１７０を
介して送受信回路１０２、ＲＯＭ１０４、ＲＡＭ１０
５、情報記憶部１０６、及び、乱数生成回路１０７が接
続されている。送受信回路１０２は、アンテナ１０１に
接続されており、ＣＰＵ１０３から送られてくる命令や
データを載せた高周波信号をアンテナ１０１を介して外
部に発信すると共に、アンテナ１０１を介して受信した
高周波信号から命令やデータを抽出してＣＰＵ１０３に
出力する処理を行う。ＲＯＭ１０４は、リーダ／ライタ
４００との相互認証処理等の通信処理を実行するプログ
ラムを格納する。ＲＡＭ１０５は、ＲＯＭ１０４に格納
するプログラムのＣＰＵ１０３による実行時に使用され
る。情報記録部１０６は、独自の情報、例えば非接触Ｉ
Ｃカード１００が定期券として機能する場合、カードの
有効期限や有効乗車エリアなどの固有の情報を保持す
る。ＣＰＵ１０３は、リーダ／ライタ４００との通信処
理の実行に伴い、必要に応じて上記情報記録部１０６に
記憶する情報の更新を行う。乱数生成回路１０７は、Ｃ
ＰＵ１０３による所定のアドレスの選択に応じてリーダ
／ライタ４００との相互認証処理等で用いる乱数データ
を上記ＣＰＵ１０３に出力する。
【００２７】乱数生成回路１０７は、デコーダ１０８、
ランダムビット生成回路１１０及びリセット回路１４０
で構成される。デコーダ１０８は、ＣＰＵ１０３のシス
テムバス１７０を介して入力されるアドレス信号のデー
タをデコードしてランダムビット生成回路１１０に出力
する。ランダムビット生成回路１１０は、システムバス
１７０に流れるアドレス信号のデータ、データ信号のデ
ータ及びその他の信号のデータが内部で生成する乱数デ
ータを複雑化するために入力され、上記デコーダ１０８
を介して所定のアドレスの選択された場合に合計で３バ
イト（４８ビット）の乱数データをＣＰＵ１０３に出力
する。リセット回路１４０は、ＣＰＵ１０３の制御に応
じて所定のリセット信号をランダムビット生成回路１４
０に出力する。なお、ランダムビット生成回路１１０及
びリセット回路１４０の構成については後に詳しく説明
する。
【００２８】リーダ／ライタ４００は、アンテナ４０
１、上記アンテナ４０１を用いて命令やデータが載った
高周波信号の送受信を行う送受信回路４０２、中央演算
処理装置であるＣＰＵ４０３、上記非接触ＩＣカード１
００との相互認証処理を含む通信プログラムを格納して
いるＲＯＭ４０４、ＣＰＵ４０３によるプログラム実行
時に使用されるＲＡＭ４０５、インターフェース４０
６、及び、乱数生成回路４０７より構成される。なお、
乱数生成回路４０７は、非接触ＩＣカード１００に内蔵
する乱数生成回路１０７と同じ構成である。
【００２９】リーダ／ライタ４００において、中央演算
処理装置であるＣＰＵ４０３は、システムバスを介して
送受信回路４０２、ＲＯＭ４０４、ＲＡＭ４０５、イン
ターフェース４０６及び乱数生成回路４０７に接続され
ている。送受信回路４０２は、接続されるアンテナ４０
１を介して受信した高周波信号から命令やデータを抽出
してＣＰＵ４０３に出力すると共に、ＣＰＵ４０３から
の命令やデータを載せた高周波信号をアンテナ４０１を
介して発信する。ＣＰＵ４０３は、例えば非接触ＩＣカ
ード１００との相互認証処理の実行時に、乱数生成回路
４０７から得られる乱数データを用いる。ＣＰＵ４０３
は、通信処理の結果をインターフェース４０６を介して
各処理装置へ出力する。
【００３０】図４は、電源回路１８０の構成を示す図で
ある。電源回路１８０は、整流回路を構成するダイオー
ド１８１、１８２、１８３及び１８４、並びに、容量１
８５で構成される。当該整流回路は、アンテナ１０１を
介して入力される高周波信号の整流を行い、当該整流後
の信号を電圧供給信号として各内部回路に出力する。
【００３１】図５は、リーダ／ライタ４００からの高周
波信号の受信開始から電源回路１８０から出力される電
圧供給信号の電位の変化を示すグラフである。図示する
ように、電源回路１８０から出力される電圧供給信号の
電位が規定値Ｖｃｃになるには、高周波信号の受信を開
始してから所定の時間が必要である。なお、電圧供給信
号の電位がＶｃｃとなるまでに要する時間は、リーダ／
ライタ４００との通信環境により変化する。
【００３２】（４）乱数生成回路 図６は、乱数生成回路１０７に内蔵されるランダムビッ
ト生成回路１１０及びリセット回路１４０、並びに、ク
ロック発生回路１３０の詳細な構成を示す図である。
【００３３】(4-1)ランダムビット生成回路 ランダムビット生成回路１１０は、いわゆる４８ビット
Ｍ系列乱数生成回路を構成する１ビットシフトレジスタ
１１１，２ビットシフトレジスタ１１５，２５ビットシ
フトレジスタ１２２、及び、２０ビットシフトレジスタ
１２３に格納される各ビットデータに、ＣＰＵ１０３の
実行する処理の内容により時間と共に変化するビットデ
ータ、具体的には、システムバス１７０を通る２０ビッ
トのアドレス信号の各ビットデータＡ０〜Ａ１９、１６
ビットのデータ信号の各ビットデータＤ０〜Ｄ１５、及
び、その他の信号で構成される計１２ビットの各ビット
データを各々加算し、加算して得られる３バイト、即ち
計４８ビットのデータＤ1０〜Ｄ1１５，Ｄ2０〜Ｄ2１
５，Ｄ3０〜Ｄ3１５を乱数データとして出力する構成を
採用したことを特徴とする。
【００３４】上記構成を採用することで、規則性の無い
予測の困難な乱数データを生成することができる。これ
により、非接触ＩＣカード１００とリーダ／ライタ４０
０との間で行われる通信データを盗聴しても乱数の生成
パターンを特定することが難しくなり、非接触ＩＣカー
ドの偽造を有効に防止することができる。また、ランダ
ムビット生成回路１１０は、シフトレジスタ及び加算器
（ＥＸＯＲゲート）を接続しただけの簡単な構成を採用
するため、高速な乱数の生成を行うことができる。
【００３５】以下、ランダムビット生成回路１１０の構
成について詳説する。ランダムビット生成回路１１０
は、カスケード（多段直列）接続された１ビットシフト
レジスタ１１１、２ビットシフトレジスタ１１５，２５
ビットシフトレジスタ１２２及び２０ビットシフトレジ
スタ１２３、並びに、各シフトレジスタの出力の合計を
初段の２０ビットシフトレジスタ１２３に出力する回路
を構成する３つの加算器１２４，１２５，１２６で構成
される。
【００３６】２０ビットシフトレジスタ１２３の入力端
子は加算器１２６の出力端子に接続される。２０ビット
シフトレジスタ１２３の出力端子は加算器１２６の入力
端子及び２５ビットシフトレジスタ１２２の入力端子に
接続される。２５ビットシフトレジスタ１２２の出力端
子は、加算器１２５の入力端子及び２ビットシフトレジ
スタ１１５の入力端子に接続される。２ビットシフトレ
ジスタ１１５の出力端子は、加算器１２４の入力端子及
び１ビットシフトレジスタ１１１の入力端子に接続され
る。１ビットシフトレジスタ１１１の出力端子は、加算
器１２４の入力端子に接続される。加算器１２４の出力
端子は加算器１２５の入力端子に接続される。加算器１
２５の出力端子は加算器１２６の入力端子に接続され
る。
【００３７】１ビットシフトレジスタ１１１は、デコー
ダ１０８を介してアドレス１５Ｆ２Ｈが選択され、対応
するアドレス信号線が”Ｌ”から”Ｈ”に切り換わった
時に、格納する１ビットデータに、システムバス１７０
を流れる１６ビットのデータ信号のｂｉｔ０のデータＤ
０を加算して得られるデータのｂｉｔ０のデータＤ1０
を乱数データとして出力する。
【００３８】１ビットシフトレジスタ１１１は、加算器
１１２、フリップフロップ１１３、トランスファーゲー
ト１１４で構成されている。加算器１１２は、例えばＥ
ＸＯＲゲートで構成され、前段に設けられる２ビットシ
フトレジスタ１１５の出力に、システムバス１７０を介
して入力される１６ビットデータ信号のｂｉｔ０のデー
タＤ０を加算して得られるｂｉｔ０のデータをフリップ
フロップ１１３に入力する。フリップフロップ１１３
は、クロック同期型のフリップフロップであり、クロッ
ク入力端子に入力されるクロック信号ＣＬＫの遷移タイ
ミングに同期して動作する。トランスファーゲート１１
４は、アドレス１５Ｆ２Ｈが選択され、対応するアドレ
ス信号線が”Ｌ”から”Ｈ”に切り換わった時に、フリ
ップフロップ１１３の出力Ｑを乱数データＤ1０として
出力する。
【００３９】２ビットシフトレジスタ１１５は、デコー
ダ１０８を介してアドレス１５Ｆ２Ｈが選択され、対応
するアドレス信号線が”Ｌ”から”Ｈ”に切り換わった
時に、格納している２ビットの各ビットデータに、デー
タバスを介して入力される１６ビットデータ信号のｂｉ
ｔ２のデータＤ２及びｂｉｔ１のデータＤ１を加算した
データＤ1１及びＤ1２を乱数データとして出力する。
【００４０】図示するように、２ビットシフトレジスタ
１１５は、１ビットシフトレジスタを２段直列に接続し
たものである。即ち、加算器１１６、フリップフロップ
１１７、及び、トランスファーゲート１１８で１つ目の
１ビットシフトレジスタを構成し、次の加算器１１９、
フリップフロップ１２０、及び、トランフファーゲート
１２１で２つ目の１ビットシフトレジスタを構成する。
以下に説明する２５ビットシフトレジスタ１２２及び２
０ビットシフトレジスタ１２３も同様である。各シフト
レジスタ内における信号の処理内容は上記１ビットシフ
トレジスタ１１１と同様であるため、ここでの説明は省
略する。
【００４１】２５ビットシフトレジスタ１２２は、格納
している２５ビットの各ビットデータに、アドレスバス
を介して入力される２０ビットのアドレス信号のｂｉｔ
０〜ｂｉｔ１１の各ビットデータＡ０〜Ａ１１、及び、
データバスを介して入力される１６ビットのデータ信号
のｂｉｔ３〜ｂｉｔ１５の各ビットデータＤ３〜Ｄ１５
を加算して得られる２５ビットのビットデータＤ1３〜
Ｄ1７，Ｄ1８〜Ｄ1１５，Ｄ2０〜Ｄ2７及びＤ2８〜Ｄ2
１１を、アドレス１５Ｆ２Ｈ，１５Ｆ３Ｈ，１５Ｆ４Ｈ
及び１５Ｆ５Ｈの選択に応じて出力する。
【００４２】２０ビットシフトレジスタ１２３は、格納
されている２０ビットの各ビットデータに、データ信号
及びアドレス信号以外の信号で構成される８ビットの各
ビットデータｂｉｔ０〜ｂｉｔ７の各ビットデータＲｅ
ｖ０〜Ｒｅｖ７、及び、アドレスバスを介して入力され
る２０ビットのアドレス信号のｂｉｔ１２〜ｂｉｔ１９
の各ビットデータＡ１２〜Ａ１９を加算した２０ビット
のデータＤ2１２〜Ｄ2１５，Ｄ3０〜Ｄ3７及びＤ3８〜
Ｄ3１５を、アドレス１５Ｆ５Ｈ，１５Ｆ６Ｈ及び１５
Ｆ７Ｈの選択に応じて出力する。
【００４３】上述するように、ランダムビット生成回路
１１０では、各ビットシフトレジスタ１１１，１１５，
１２２及び１２３内に格納する各ビットデータに対し
て、システムバス１７０を流れるアドレス信号、データ
信号及びその他の信号を構成する各ビットデータを加算
する構成を採用する。システムバス１７０に流れる信号
の値は、実行する処理内容に伴い種々変化するため、規
則性の無い予測の困難な乱数データを生成することがで
きる。これにより、非接触ＩＣカード１００とリーダ／
ライタ４００との間で交わされる通信データを盗聴して
も乱数の生成パターンを特定することは難しくなり、非
接触ＩＣカードの偽造を有効に防止することができる。
また、ランダムビット生成回路１１０は、シフトレジス
タ及び加算器（ＥＸＯＲゲート）を接続しただけの簡単
な構成であるため、高速な乱数の生成を行うことができ
る。
【００４４】上記ランダムビット生成回路１１０は、カ
スケード接続した全てのシフトレジスタの出力の合計を
初段の２０ビットシフトレジスタ１２３の入力端子に入
力する構成を採用するが、これに限定されず、ランダム
ビット生成回路１１０を構成する４つのシフトレジスタ
の内の２以上のシフトレジスタの出力の合計を初段の２
０ビットシフトレジスタ１２３の入力端子に入力する構
成であれば良い。
【００４５】また、ランダムビット生成回路１１０は、
ＣＰＵ１０３による所定のアドレスの選択に対応して全
てのシフトレジスタに格納するビットデータを乱数デー
タとして出力する構成を採用するが、これに限定され
ず、１以上のビットデータを出力する構成であれば良
い。
【００４６】更に、ランダムビット生成回路１１０は、
各シフトレジスタに格納する全てのビットデータにシス
テムバス１７０のビットデータを加算する構成を採用し
ているが、これに限定されず、シフトレジスタに格納し
ているビットデータの内の１以上のビットデータにシス
テムバス１７０のビットデータを加算する構成であれば
良い。
【００４７】(4-2)リセット回路 リセット回路１４０は、２入力ＮＡＮＤゲート１４１で
構成される。ＮＡＮＤゲート１４１の入力端子にはアド
レス１５Ｆ１Ｈのアドレス信号線が接続され、残りの入
力端子には書き込み命令が出された場合に”Ｌ”から”
Ｈ”に切り換わるＷ信号線が接続されている。ＣＰＵ１
０３は、アドレス１５Ｆ１Ｈに対してデータの書き込み
を行うことで、ランダムビット生成回路１１０を構成す
る各シフトレジスタ１１１，１１５，１２２，１２３の
リセットを行うことができる。
【００４８】(4-3)クロック発生回路 図６に示すように、クロック発生回路１３０は、ＣＬＫ
回路１３１、ＰＬＬ１３２、及び、ＮＡＮＤゲート１３
３で構成される。ＣＬＫ回路１３１は、電源回路１８０
から電圧供給信号が出力されると同時に、所定の周期の
クロック信号を基準周波数信号として次段のＰＬＬ回路
１３２に出力する。周知のように、ＰＬＬ回路１３２
は、上記基準周波数信号の周波数に収束するまでの間、
電源回路１８０から出力される電圧供給信号の電位に比
例して決まる周波数のクロック信号を出力する。ＰＬＬ
回路１３２の出力端子は、２入力ＮＡＮＤゲート１３３
の一方の入力端子に接続されている。ＮＡＮＤゲート１
３３のもう一方の入力端子には、デコード後のアドレス
１５Ｆ０Ｈのｂｉｔ０のデータｂ０が入力される。通
常、アドレス１５Ｆ０Ｈのデータｂ０は”Ｌ”に設定さ
れており、ＮＡＮＤゲート１３３は、ＰＬＬ回路１３１
からのクロック信号ＣＬＫの反転信号をランダムビット
生成回路１１０を構成する各シフトレジスタ１１１、１
１５、１２２及び１２３に出力する。
【００４９】上述するように、クロック発生回路１３０
の出力するクロック信号の周波数は、電源回路１８０か
ら出力される電圧供給信号の電位により決まる。このた
め、電源回路１８０から出力される電圧供給信号の電位
が規定値Ｖｃｃに安定するまでの間は、全く同じタイミ
ングで乱数データの読み取りを行っても、ランダムビッ
ト生成回路１１０から出力される乱数データの値は異な
る。また、非接触ＩＣカード１００と全く同じ構成の非
接触ＩＣカード２００や３００であっても、各構成部品
のばらつきにより上記乱数データの読み取りタイミング
は微妙に異なるため、電源投入直後にランダムビット生
成回路１１０から出力される乱数データは各カード毎に
異なる。このように上記構成のクロック発生回路１３０
を採用することで、通信データの盗聴による乱数データ
の発生パターンの特定を一層難しくすることができる。
【００５０】なお、上記構成のクロック発生回路１３０
において、ＣＰＵ１０３によりアドレス１５Ｆ０Ｈのｂ
ｉｔ０のデータｂ０が”Ｌ”から”Ｈ”に書き換えられ
ると、ＮＡＮＤゲート１３３は”Ｈ”のみを出力する。
これにより、ランダムビット生成回路１１０を構成する
各シフトレジスタ１１１、１１５、１２２及び１２３へ
のクロック信号の出力は停止し、各シフトレジスタの機
能は停止する。また、アドレス１５Ｆ０Ｈのｂｉｔ０の
データｂ０の値を”Ｈ”から”Ｌ”に書き換えること
で、各シフトレジスタへのクロック信号の出力を再開す
ることができる。このように、ＣＰＵ１０３は、ランダ
ムビット生成回路１１０を動作及び停止することができ
る。
【００５１】(4-4)フリップフロップ １ビットシフトレジスタ１１１を構成するクロック同期
型フリップフロップ１１３は、電源投入時に出力するデ
ータを”Ｈ”とする第１構成要素と、上記第１構成要素
と同じドライブ能力を備え、電源投入時に出力するデー
タを”Ｌ”とする第２構成要素を備えると共に、上記第
１及び第２構成要素の出力端子に接続される配線容量を
同じにしたことを特徴とする。これにより、電源投入時
に出力されるデータが”Ｈ”又は”Ｌ”となる確率を５
０％にする。
【００５２】図７は、フリップフロップ１１３の構成を
示す図である。２入力ＯＲゲート１５０の一方の入力端
子は、クロック信号ＣＬＫの入力端子に接続されてお
り、他方の入力端子はデータ信号Ｄの入力端子に接続さ
れている。ＯＲゲート１５０の出力端子は２入力ＮＡＮ
Ｄゲート１５１の一方の入力端子に接続されている。Ｎ
ＡＮＤゲート１５１の出力端子は、２入力ＮＡＮＤゲー
ト１５３の一方の入力端子、ゲート電極及びソース電極
が接地されているＮチャンネルＭＯＳトランジスタ１５
９のドレイン電極、及び、２入力ＡＮＤゲート１５４の
一方の入力端子に接続されている。２入力ＯＲゲート１
５２の一方の入力端子は、クロック信号ＣＬＫの入力端
子に接続されており、他方の入力端子はインバータ１６
０を介してデータ信号Ｄの入力端子に接続されている。
ＯＲゲート１５２の出力端子は、２入力ＮＡＮＤゲート
１５３の一方の入力端子に接続されている。ＮＡＮＤゲ
ート１５３の出力端子は、ＮＡＮＤゲート１５１の残り
の入力端子、ＮチャンネルＭＯＳトランジスタ１５８の
ドレイン電極、及び、２入力ＡＮＤゲート１５６の一方
の入力端子に接続される。ＮチャンネルＭＯＳトランジ
スタ１５８のゲート電極にはリセット端子が接続されて
いる。ＮＯＲゲート１５５の出力端子は、データＱの出
力端子、及び、ＮＯＲゲート１５７の入力端子に接続さ
れる。ＮＯＲゲート１５７の出力端子は、データＱの反
転信号ＱＢの出力端子、及び、ＮＯＲゲート１５５の入
力端子に接続される。
【００５３】上記構成のフリップフロップ１１３におい
て、電源投入時に出力するデータの値に影響を与える構
成要素であるＮＡＮＤゲート１５１及び１５３は、同一
のドライブ能力のものを採用する。また、当該ＮＡＮＤ
ゲート１５１と１５３の出力端子に接続される配線容量
が同一となるように、ＮＡＮＤゲート１５１と１５３の
出力端子に接続される配線長を同一に設計すると共に、
リセット端子の接続されるＮチャンネルＭＯＳトランジ
スタ１５８により配線に付加される容量を補償するため
ＭＯＳトランジスタ１５８と同一規格のＭＯＳトランジ
スタ１５９を対応箇所に設ける。これにより、電源投入
時にフリップフロップ１１３から出力端子Ｄに出力され
る信号の値が”Ｈ”又は”Ｌ”である確率を５０％にす
ることができる。
【００５４】ランダムビット生成回路１１０では、上記
フリップフロップ１１３と同じ構成のフリップフロップ
を２ビットシフトレジスタ１１５、２５ビットシフトレ
ジスタ１２２及び２０ビットシフトレジスタ１２３にも
採用する。これにより、非接触ＩＣカード１００の起動
時に各シフトレジスタから偏りの無い初期値が出力され
るため、乱数データの予測を一層難しくすることができ
る。
【００５５】（５）乱数生成処理 以下、上記構成の乱数生成回路１１０を用いてＣＰＵ１
０３の実行する乱数生成処理の内容について説明する。
図８は、乱数生成処理のフローチャートである。まず、
アドレス１５Ｆ０Ｈのｂｉｔ０のデータｂ０を”０”に
セットする（ステップＳ５）。これにより、クロック発
生回路１３０からのクロック信号ＣＬＫの出力が停止
し、これに伴いランダムビット生成回路１１０の動作が
停止する。アドレス１５Ｆ２Ｈ〜１５Ｆ７Ｈを選択し、
対応するアドレス信号線を”Ｌ”から”Ｈ”に切り換
え、データＤ 1０〜Ｄ1１５，Ｄ2０〜Ｄ2１５，Ｄ3０〜
Ｄ3１５を乱数データとして読み出す（ステップＳ
６）。更に別の乱数が必要な場合（ステップＳ７でＹＥ
Ｓ）、アドレス１５Ｆ０Ｈのｂｉｔ０のデータｂ０を”
１”にセットして、ランダムビット生成回路１１０を始
動させた後に（ステップＳ８）、上記ステップＳ５に戻
る。これ以上の乱数が不要の場合には（ステップＳ７で
ＮＯ）、処理を終了する。上記乱数生成処理を実行する
ことで、ＣＰＵ１０３は、乱数生成回路１１０において
所定のタイミングで生成された乱数データを抽出するこ
とができる。
【００５６】（６）テスト処理 上述するように、乱数生成回路１０７は、システムバス
１７０を流れるデータを利用して規則性の無い予測の困
難な乱数を生成することを特徴とする。ところで、所定
の周波数のクロック信号ＣＬＫが入力されている状態に
おいて、ランダムビット生成回路１１０をリセットした
後に、非接触ＩＣカード１００のテスト処理を実行した
場合を想定する。回路が正常な場合には、テスト処理の
実行直後にランダムビット生成回路１１０から出力され
る乱数データは常に一定の値となる。当該特性を利用す
れば、乱数生成回路１０７を非接触ＩＣカード１００の
動作テスト装置として利用することができる。乱数生成
回路１０７をテスト装置として利用することで、テスト
専用の回路を不要にして非接触ＩＣカード１００の小型
化を図ることができる。
【００５７】図９は、ＣＰＵ１０３がランダムビット生
成回路１１０を利用して行うテスト処理のフローチャー
トである。まず、クロック発生回路１３０のＰＬＬ回路
１３３に電源回路１８０から供給される電圧供給信号の
電位が規定値Ｖｃｃに安定し、所定の周波数のクロック
信号ＣＬＫが安定して出力される状態で、アドレス１５
Ｆ０Ｈのｂｉｔ０のデータｂ０を”０”にセットして、
クロック発生回路１３０の動作を停止、即ち、ランダム
ビット回路１１０の動作を停止する（ステップＳ１
０）。アドレス１５Ｆ１Ｈにダミーデータを書き込み、
書き込み命令Ｗの値を”Ｌ”から”Ｈ”に切り換え、リ
セット回路１４０を機能して各シフトレジスタ１１１，
１１５，１２２，１２３内のデータ（アドレス１５Ｆ２
Ｈ〜１５Ｆ７Ｈのデータ）をクリアする（ステップＳ１
１）。１５Ｆ０Ｈのｂｉｔ０のデータｂ０を”１”にセ
ットして、クロック発生回路１３０を始動させる（ステ
ップＳ１２）。ＲＯＭ１０４に記憶するテスト用プログ
ラムを実行する（ステップＳ１３）。テスト用プログラ
ムの実行完了後、アドレス１５Ｆ０Ｈのｂｉｔ０のデー
タｂ０を”０”にセットし、クロック発生回路１３０の
動作を停止する（ステップＳ１４）。アドレス１５Ｆ２
Ｈ〜１５Ｆ７Ｈを選択して対応するアドレス信号線を”
Ｌ”から”Ｈ”に切り換え、各ビットデータＤ1０〜Ｄ1
１５，Ｄ2０〜Ｄ2１５，Ｄ3０〜Ｄ3１５を読み出す（ス
テップＳ１５）。
【００５８】内部の回路が正常の場合、上記ステップＳ
１５において読み出した各ビットデータＤ1０〜Ｄ1１
５，Ｄ2０〜Ｄ2１５，Ｄ3０〜Ｄ3１５の値は一定の値を
示す。そこで、上記ステップＳ１５で読み出した各ビッ
トデータの値と各ビットデータの基準値、例えば、前回
読み出した各ビットデータの値又は予め記憶している各
ビットデータの値との比較を行い、回路内部に何等かの
不都合が生じているか否かの判断を行う（ステップＳ１
６）。比較の結果、上記読み出した各ビットデータの値
が基準値と同じ場合には正常であると判断して処理を終
了する（ステップＳ１６でＹＥＳ）。一方、上記読み出
した各ビットデータが１つでも基準値と異なる場合には
回路内に異常があると判断し（ステップＳ１６でＮ
Ｏ）、内部データの保護等の異常対策処理（ステップＳ
１７）を実行した後に処理を終了する。
【００５９】以上に説明するように、乱数生成回路１０
７は、システムバス１７０を介して入力されるアドレス
信号、データ信号などの各ビットデータの値を利用して
乱数を生成するため、規則性の無い予測の困難な乱数デ
ータを生成することができる。また、シフトレジスタと
加算器からなる簡単な構成のランダムビット生成回路１
１０を採用することで、回路の小型化、及び、高速な乱
数生成を実現する。更に、上記ランダムビット生成回路
１１０を非接触ＩＣカード１００のテスト装置として利
用することで、専用のテスト回路を排除し、非接触ＩＣ
カード１００の小型化を図ることができる。
【００６０】なお、リーダ／ライタ４００は、非接触Ｉ
Ｃカード１００の備える乱数生成回路１０７と同じ構成
の乱数生成回路４０７を備える。このため、リーダ／ラ
イタ４００でも上記非接触ＩＣカード１００と同様に、
規則性の無い予測の困難な乱数データを迅速に生成する
ことができる。更に、乱数生成回路４０７の備えるラン
ダムビット生成回路（図示せず）をリーダ／ライタ４０
０のテスト装置として利用することで、専用のテスト回
路を排除し、リーダ／ライタ４００の小型化を図ること
ができる。
【００６１】
【発明の効果】本発明の第１の乱数生成回路は、外部信
号線に流れるビットデータを利用して乱数データを生成
するため、規則性の無い予測の困難な乱数データを生成
することができる。また、当該乱数生成回路は、シフト
レジスタをカスケード接続してなる簡単な構成であるた
め、高速な乱数データの生成が可能である。
【００６２】本発明の第２の乱数生成回路では、クロッ
ク発生回路に、基準周波数信号と同じ周波数に収束する
までの間、供給される電源電圧の値により決まる周波数
のクロック信号を出力するＰＬＬ回路を用いることで、
例えば、当該第２の乱数生成回路を内蔵する非接触ＩＣ
カードでも、各構成部品のばらつき等により電源供給開
始直後に出力される乱数データの値を相異させることが
できる。
【００６３】本発明の第３の乱数生成回路は、上記第１
又は第２の乱数生成回路において、更に、各シフトレジ
スタを構成するクロック同期型フリップフロップの電源
投入時に出力するデータを”Ｈ”とする第１構成要素
と、”Ｌ”とする第２構成要素のドライブ能力を同じに
し、かつ、上記第１及び第２構成要素の出力端子に同じ
容量の配線及びトランジスタを接続したことで、電源投
入時に出力されるデータが”Ｈ”又は”Ｌ”である確率
を５０％にすることができる。これにより、電源の投入
時、各シフトレジスタから偏りの無い初期値が出力さ
れ、乱数データの予測を一層難しくすることができる。
【００６４】本発明の第４の乱数生成回路は、上記何れ
かの乱数生成回路において、更に、必要に応じて、クロ
ック信号の出力を停止又は動作させることができる。こ
れにより、所定のタイミングの乱数データの読み取りが
可能になる。また、必要に応じて各シフトレジスタに格
納するビットデータをリセットすることができる。
【００６５】本発明の非接触ＩＣカードは、上記何れか
の乱数生成回路を備えることで、規則性の無い予測の困
難な乱数データを迅速に取得できるため、対応するリー
ダ／ライタとの間で高速な通信処理を行うことができ
る。
【００６６】本発明のリーダ／ライタは、上記何れかの
乱数生成回路を備えることで、規則性の無い予測の困難
な乱数データを迅速に取得できるため、対応する非接触
ＩＣカードとの間で高速な通信処理を行うことができ
る。
【００６７】上記第４の乱数生成回路をテスト装置とし
て利用する本発明のテスト方法を採用すれば、テスト専
用の回路が不要となり装置の小型化を図ることができ
る。
【図面の簡単な説明】
【図１】 リーダ／ライタと非接触ＩＣカードの利用形
態を説明するための図である。
【図２】 リーダ／ライタ及び非接触ＩＣカードとの間
で実行される相互認証処理のシーケンスを示す図であ
る。
【図３】 リーダ／ライタ及び非接触ＩＣカードのブロ
ック構成図である。
【図４】 電源回路の構成図である。
【図５】 電源回路の出力特性を示すグラフである。
【図６】 ランダムビット生成回路の構成図である。
【図７】 クロック同期型のフリップフロップの構成図
である。
【図８】 ＣＰＵの実行する乱数生成処理のフローチャ
ートである。
【図９】 ＣＰＵの実行するテスト処理のフローチャー
トである。
【図１０】 従来の乱数生成回路の構成図である。
【符号の説明】
１００，２００，３００ 非接触ＩＣカード、１０１，
４０１ アンテナ、１０２，４０２ 送受信回路、１０
３，４０３ ＣＰＵ、１０４，４０４ ＲＯＭ、１０
５，４０５ ＲＡＭ、１０６ 情報記録部、１０７，４
０７ 乱数生成回路、１０８ 電源回路、１１１ １ビ
ットシフトレジスタ、１１２，１１６，１１９，１２
４，１２５，１２６ 加算器、１１３，１２０，１１７
フリップフロップ、１１４，１１８，１２１ トラン
スファーゲート、１１５ ２ビットシフトレジスタ、１
２２ ２５ビットシフトレジスタ、１２３２０ビットシ
フトレジスタ、１３０ クロック発生回路、１３１ ク
ロック回路、１３２ ＰＬＬ回路、１３３ ＮＡＮＤゲ
ート、１４０ リセット回路、１４１ ＮＡＮＤゲー
ト、１５０，１５２ ＯＲゲート、１５１，１５３ Ｎ
ＡＮＤゲート、１５４，１５６ ＡＮＤゲート、１５
５，１５７ ＮＯＲゲート、１５８，１５９ トランジ
スタ、１７０ システムバス、４００ リーダ／ライ
タ、４０６ インターフェース
フロントページの続き Ｆターム(参考） 5B035 AA00 AA02 AA03 AA04 AA13 BB09 BC02 BC03 CA01 CA08 CA11 CA12 CA22 CA23 5B058 CA17 CA22 CA27 KA08 KA13 KA35 YA06 YA07 5J104 AA18 AA41 FA04 NA23 NA35 9A001 GG22 LL05

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 カスケード接続された複数のクロック同
    期型シフトレジスタと、上記複数のシフトレジスタの内
    の２以上のシフトレジスタの出力の合計を求め、求めた
    合計のデータを初段のシフトレジスタの入力端子に入力
    する回路と、上記各シフトレジスタにクロック信号を入
    力するクロック発生回路とを備え、各シフトレジスタの
    出力するビットデータを乱数データとして出力する乱数
    生成回路であって、 上記複数のシフトレジスタの内の１以上のシフトレジス
    タは、外部信号入力端子と、格納しているビットデータ
    の内の１以上のビットデータに上記外部信号入力端子を
    介して入力されるビットデータを加算する加算回路とを
    備え、加算回路による加算後のビットデータを乱数デー
    タとして出力することを特徴とする乱数生成回路。
  2. 【請求項２】 カスケード接続された複数のクロック同
    期型シフトレジスタと、上記複数のシフトレジスタの内
    の２以上のシフトレジスタの出力の合計を求め、求めた
    合計のデータを初段のシフトレジスタの入力端子に入力
    する回路と、上記各シフトレジスタにクロック信号を入
    力するクロック発生回路とを備え、各シフトレジスタの
    出力するビットデータを乱数データとして出力する乱数
    生成回路であって、 上記クロック発生回路は、所定の周波数のクロック信号
    を生成するＣＬＫ回路と、上記ＣＬＫ回路により生成さ
    れたクロック信号を基準周波数信号として受け取るＰＬ
    Ｌ回路とで構成され、上記ＰＬＬ回路の出力を上記各シ
    フトレジスタに出力することを特徴とする乱数生成回
    路。
  3. 【請求項３】 請求項１又は請求項２に記載の乱数生成
    回路において、 上記シフトレジスタを構成するクロック同期型のフリッ
    プフロップは、電源投入時に出力するデータを”Ｈ”と
    する第１構成要素と、第１構成要素と同一のドライブ能
    力を有し、電源投入時に出力するデータを”Ｌ”とする
    第２構成要素とを備え、上記第１及び第２構成要素の出
    力端子には、それぞれ同一の容量の配線及びトランジス
    タが接続されていることを特徴とする乱数生成回路。
  4. 【請求項４】 請求項１乃至請求項３の何れかに記載の
    乱数生成回路において、 更に、リセット要求信号の入力に応じて各シフトレジス
    タにリセット信号を出力するリセット回路を備え、 上記クロック発生回路は、クロック停止信号の入力に応
    じてクロック信号の各シフトレジスタへの出力を停止
    し、クロック動作信号の入力に応じてクロック信号を各
    シフトレジスタへ出力する論理回路を備えることを特徴
    とする乱数生成回路。
  5. 【請求項５】 請求項１乃至請求項４の何れかに記載の
    乱数生成回路を内蔵する非接触ＩＣカードであって、当
    該非接触ＩＣカード用リーダ／ライタとの間で、上記内
    蔵する乱数生成回路から出力される乱数データを用いて
    通信処理を実行する制御手段を備え、上記制御手段によ
    り使用される所定の信号線が上記外部信号入力端子に接
    続されていることを特徴とする非接触ＩＣカード。
  6. 【請求項６】 請求項１乃至請求項４の何れかに記載の
    乱数生成回路を内蔵する非接触ＩＣカード用リーダ／ラ
    イタであって、対応する非接触ＩＣカードとの間で、上
    記内蔵する乱数生成回路から出力される乱数データを用
    いて通信処理を実行する制御手段を備え、上記制御手段
    により使用される所定の信号線が上記外部信号入力端子
    に接続されていることを特徴とする非接触ＩＣカード用
    リーダ／ライタ。
  7. 【請求項７】 請求項４に記載の乱数生成回路を内蔵
    し、当該内蔵する乱数生成回路から出力される乱数デー
    タを用いて所定の処理を実行する制御手段を備え、上記
    制御手段により使用される所定の信号線が上記外部信号
    入力端子に接続されている装置のテスト方法であって、 クロック発生回路から所定の周波数のクロック信号が出
    力されている状態において、クロック発生回路の論理回
    路にクロック停止信号を出力し、リセット回路にリセッ
    ト要求信号を出力した後に、クロック発生回路の論理回
    路にクロック動作信号を出力すると同時に上記装置のテ
    スト処理を実行し、上記テスト処理の完了と同時にクロ
    ック発生回路の論理回路にクロック停止信号を出力し、
    出力手段より出力される乱数データの値を読み取り、読
    み取った乱数データと基準データとの比較により、シス
    テムの異常検出を行うことを特徴とする装置のテスト方
    法。
JP11026369A 1999-02-03 1999-02-03 乱数生成回路、当該乱数生成回路を内蔵する非接触ｉｃカード及びリーダ／ライタ、並びに、当該乱数生成回路を内蔵する装置のテスト方法 Pending JP2000222176A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP11026369A JP2000222176A (ja) 1999-02-03 1999-02-03 乱数生成回路、当該乱数生成回路を内蔵する非接触ｉｃカード及びリーダ／ライタ、並びに、当該乱数生成回路を内蔵する装置のテスト方法
US09/364,031 US6480869B1 (en) 1999-02-03 1999-07-30 Random-number generating circuit, non-contact IC card having random-number generating circuit, reader/writer, and method of testing an apparatus having the random generating circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11026369A JP2000222176A (ja) 1999-02-03 1999-02-03 乱数生成回路、当該乱数生成回路を内蔵する非接触ｉｃカード及びリーダ／ライタ、並びに、当該乱数生成回路を内蔵する装置のテスト方法

Publications (1)

Publication Number Publication Date
JP2000222176A true JP2000222176A (ja) 2000-08-11

Family

ID=12191598

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11026369A Pending JP2000222176A (ja) 1999-02-03 1999-02-03 乱数生成回路、当該乱数生成回路を内蔵する非接触ｉｃカード及びリーダ／ライタ、並びに、当該乱数生成回路を内蔵する装置のテスト方法

Country Status (2)

Country Link
US (1) US6480869B1 (ja)
JP (1) JP2000222176A (ja)

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1304613A2 (en) * 2001-10-17 2003-04-23 Oki Electric Industry Co., Ltd. Random number generating system and its method
JP2006025117A (ja) * 2004-07-07 2006-01-26 Nippon Signal Co Ltd:The リーダライタ
US7668750B2 (en) 2001-07-10 2010-02-23 David S Bonalle Securing RF transactions using a transactions counter
US7690577B2 (en) 2001-07-10 2010-04-06 Blayn W Beenau Registering a biometric for radio frequency transactions
US7705732B2 (en) 2001-07-10 2010-04-27 Fred Bishop Authenticating an RF transaction using a transaction counter
US7735725B1 (en) 2001-07-10 2010-06-15 Fred Bishop Processing an RF transaction using a routing number
JP2010134248A (ja) * 2008-12-05 2010-06-17 Renesas Electronics Corp 半導体集積回路、データの暗号化装置、暗号鍵の生成装置、及び暗号鍵の生成方法
US7746215B1 (en) 2001-07-10 2010-06-29 Fred Bishop RF transactions using a wireless reader grid
US7793845B2 (en) 2004-07-01 2010-09-14 American Express Travel Related Services Company, Inc. Smartcard transaction system and method
US7889052B2 (en) 2001-07-10 2011-02-15 Xatra Fund Mx, Llc Authorizing payment subsequent to RF transactions
US8001054B1 (en) 2001-07-10 2011-08-16 American Express Travel Related Services Company, Inc. System and method for generating an unpredictable number using a seeded algorithm
USRE43157E1 (en) 2002-09-12 2012-02-07 Xatra Fund Mx, Llc System and method for reassociating an account number to another transaction account
US8284025B2 (en) 2001-07-10 2012-10-09 Xatra Fund Mx, Llc Method and system for auditory recognition biometrics on a FOB
CN103559098A (zh) * 2013-10-31 2014-02-05 东信和平科技股份有限公司 智能卡测试号码控制方法、装置及***
US8818907B2 (en) 2000-03-07 2014-08-26 Xatra Fund Mx, Llc Limiting access to account information during a radio frequency transaction
US8872619B2 (en) 2001-07-10 2014-10-28 Xatra Fund Mx, Llc Securing a transaction between a transponder and a reader
US9024719B1 (en) 2001-07-10 2015-05-05 Xatra Fund Mx, Llc RF transaction system and method for storing user personal data
US9031880B2 (en) 2001-07-10 2015-05-12 Iii Holdings 1, Llc Systems and methods for non-traditional payment using biometric data
US9454752B2 (en) 2001-07-10 2016-09-27 Chartoleaux Kg Limited Liability Company Reload protocol at a transaction processing entity

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001250092A (ja) * 2000-03-03 2001-09-14 Toshiba Corp カード型電子機器、及びカード型電子機器に適用されるコンテンツ管理方法
US6792438B1 (en) * 2000-03-31 2004-09-14 Intel Corporation Secure hardware random number generator
JP2002063521A (ja) * 2000-08-23 2002-02-28 Sony Corp 通信システムおよび情報処理方法
US7620832B2 (en) * 2000-09-20 2009-11-17 Mips Technologies, Inc. Method and apparatus for masking a microprocessor execution signature
US6625737B1 (en) * 2000-09-20 2003-09-23 Mips Technologies Inc. System for prediction and control of power consumption in digital system
DE60105368T2 (de) * 2000-10-13 2005-09-22 Matsushita Electric Industrial Co., Ltd., Kadoma Kontaktlose Chipkarte, Antwortverfahren und entsprechendes Programm
JP3972089B2 (ja) * 2000-11-30 2007-09-05 株式会社ルネサステクノロジ 半導体メモリのテスト用ボードおよびテスト方法並びに製造方法
JP4663875B2 (ja) * 2000-12-25 2011-04-06 ソニー株式会社 情報処理装置及びデータ通信方法
US7650314B1 (en) 2001-05-25 2010-01-19 American Express Travel Related Services Company, Inc. System and method for securing a recurrent billing transaction
US20040236699A1 (en) 2001-07-10 2004-11-25 American Express Travel Related Services Company, Inc. Method and system for hand geometry recognition biometrics on a fob
US20040024803A1 (en) * 2002-07-31 2004-02-05 Allen Montijo Cascaded modified PRBS counters form easily programmed and efficient large counter
KR20050074948A (ko) * 2002-11-19 2005-07-19 마쯔시다덴기산교 가부시키가이샤 비접촉 ｉｃ카드
US7712675B2 (en) * 2003-01-15 2010-05-11 Hewlett-Packard Development Company, L.P. Physical items for holding data securely, and methods and apparatus for publishing and reading them
GB2397272B (en) * 2003-01-15 2006-11-15 Hewlett Packard Co Secure physical documents and methods and apparatus for publishing and reading them
JP3732188B2 (ja) * 2003-03-31 2006-01-05 Ｎｅｃマイクロシステム株式会社 擬似乱数発生回路
JP3765544B1 (ja) * 2004-11-26 2006-04-12 株式会社ソニー・コンピュータエンタテインメント バッテリ、及び認証要求装置
US8049594B1 (en) 2004-11-30 2011-11-01 Xatra Fund Mx, Llc Enhanced RFID instrument security
US7792137B2 (en) * 2006-07-05 2010-09-07 Abidanet, Llc Self-organized and self-managed ad hoc communications network
US10255462B2 (en) 2016-06-17 2019-04-09 Arm Limited Apparatus and method for obfuscating power consumption of a processor

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5105376A (en) * 1990-08-08 1992-04-14 Vlsi Technology, Inc. Linear feedback shift registers
JPH05316104A (ja) 1992-05-13 1993-11-26 Mega Chips:Kk 符号化装置および復号化装置
US6014446A (en) * 1995-02-24 2000-01-11 Motorola, Inc. Apparatus for providing improved encryption protection in a communication system
US5867409A (en) * 1995-03-09 1999-02-02 Kabushiki Kaisha Toshiba Linear feedback shift register
JP3651154B2 (ja) * 1996-12-27 2005-05-25 ソニー株式会社 Ｐｎ符号発生回路及び無線システムの端末装置
JP2937919B2 (ja) * 1997-01-16 1999-08-23 日本電気アイシーマイコンシステム株式会社 疑似乱数発生回路
US6240432B1 (en) * 1998-12-28 2001-05-29 Vanguard International Semiconductor Corporation Enhanced random number generator

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8818907B2 (en) 2000-03-07 2014-08-26 Xatra Fund Mx, Llc Limiting access to account information during a radio frequency transaction
US8872619B2 (en) 2001-07-10 2014-10-28 Xatra Fund Mx, Llc Securing a transaction between a transponder and a reader
US7746215B1 (en) 2001-07-10 2010-06-29 Fred Bishop RF transactions using a wireless reader grid
US7668750B2 (en) 2001-07-10 2010-02-23 David S Bonalle Securing RF transactions using a transactions counter
US7690577B2 (en) 2001-07-10 2010-04-06 Blayn W Beenau Registering a biometric for radio frequency transactions
US7705732B2 (en) 2001-07-10 2010-04-27 Fred Bishop Authenticating an RF transaction using a transaction counter
US7735725B1 (en) 2001-07-10 2010-06-15 Fred Bishop Processing an RF transaction using a routing number
US9031880B2 (en) 2001-07-10 2015-05-12 Iii Holdings 1, Llc Systems and methods for non-traditional payment using biometric data
US9454752B2 (en) 2001-07-10 2016-09-27 Chartoleaux Kg Limited Liability Company Reload protocol at a transaction processing entity
US9024719B1 (en) 2001-07-10 2015-05-05 Xatra Fund Mx, Llc RF transaction system and method for storing user personal data
US7889052B2 (en) 2001-07-10 2011-02-15 Xatra Fund Mx, Llc Authorizing payment subsequent to RF transactions
US9886692B2 (en) 2001-07-10 2018-02-06 Chartoleaux Kg Limited Liability Company Securing a transaction between a transponder and a reader
US8001054B1 (en) 2001-07-10 2011-08-16 American Express Travel Related Services Company, Inc. System and method for generating an unpredictable number using a seeded algorithm
US8548927B2 (en) 2001-07-10 2013-10-01 Xatra Fund Mx, Llc Biometric registration for facilitating an RF transaction
US8284025B2 (en) 2001-07-10 2012-10-09 Xatra Fund Mx, Llc Method and system for auditory recognition biometrics on a FOB
USRE45416E1 (en) 2001-07-10 2015-03-17 Xatra Fund Mx, Llc Processing an RF transaction using a routing number
EP1304613A3 (en) * 2001-10-17 2005-06-08 Oki Electric Industry Co., Ltd. Random number generating system and its method
EP1304613A2 (en) * 2001-10-17 2003-04-23 Oki Electric Industry Co., Ltd. Random number generating system and its method
USRE43157E1 (en) 2002-09-12 2012-02-07 Xatra Fund Mx, Llc System and method for reassociating an account number to another transaction account
US8016191B2 (en) 2004-07-01 2011-09-13 American Express Travel Related Services Company, Inc. Smartcard transaction system and method
US7793845B2 (en) 2004-07-01 2010-09-14 American Express Travel Related Services Company, Inc. Smartcard transaction system and method
JP2006025117A (ja) * 2004-07-07 2006-01-26 Nippon Signal Co Ltd:The リーダライタ
JP2010134248A (ja) * 2008-12-05 2010-06-17 Renesas Electronics Corp 半導体集積回路、データの暗号化装置、暗号鍵の生成装置、及び暗号鍵の生成方法
CN103559098A (zh) * 2013-10-31 2014-02-05 东信和平科技股份有限公司 智能卡测试号码控制方法、装置及***
CN103559098B (zh) * 2013-10-31 2016-08-17 东信和平科技股份有限公司 智能卡测试号码控制方法、装置及***

Also Published As

Publication number Publication date
US6480869B1 (en) 2002-11-12

Similar Documents

Publication Publication Date Title
JP2000222176A (ja) 乱数生成回路、当該乱数生成回路を内蔵する非接触ｉｃカード及びリーダ／ライタ、並びに、当該乱数生成回路を内蔵する装置のテスト方法
JP3746313B2 (ja) Ｉｃカード
US9712166B2 (en) Data generating device and authentication system
US6299069B1 (en) Integrated circuit for embedding in smart cards, and method of issuing smart cards
US6910638B2 (en) Smart card that can be configured for debugging and software development using secondary communication port
KR100876041B1 (ko) 반도체 장치
US20080025506A1 (en) Memory access control apparatus and method, and communication apparatus
JP4353435B2 (ja) 乱数発生方法と半導体集積回路装置及び電子装置
JPS62164187A (ja) テストプログラム起動方式
JPS6270993A (ja) デ−タを記憶し処理するための携帯可能なデ−タ担体
JPH0444314B2 (ja)
US6783078B1 (en) Universal serial bus (USB) smart card having read back testing features and related system, integrated circuit, and methods
US20070299894A1 (en) Random number generating apparatus, random number generating control method, memory access control apparatus, and communication apparatus
US6965977B2 (en) Tamper-resistant method and data processing system using the same
US20070297605A1 (en) Memory access control apparatus and method, and communication apparatus
CN104459519A (zh) 一种芯片安全测试方法及装置
CN111199023A (zh) 一种mcu程序的密钥***及解密方法
JP2000250816A (ja) 集積回路の認証方法
KR19990058372A (ko) 스마트 카드를 이용한 컴퓨터의 보안 방법
JP2006195901A (ja) 半導体装置
JP2929696B2 (ja) シングルチップマイクロコンピュータ
US7171533B2 (en) Storage device
US20070023502A1 (en) Composite electronic card device
JP3205998B2 (ja) シングルチップマイクロコンピュータ
US20030149877A1 (en) Smart card with keypro function

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080916

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081209

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090421