JP2000222176A - 乱数生成回路、当該乱数生成回路を内蔵する非接触icカード及びリーダ/ライタ、並びに、当該乱数生成回路を内蔵する装置のテスト方法 - Google Patents
乱数生成回路、当該乱数生成回路を内蔵する非接触icカード及びリーダ/ライタ、並びに、当該乱数生成回路を内蔵する装置のテスト方法Info
- Publication number
- JP2000222176A JP2000222176A JP11026369A JP2636999A JP2000222176A JP 2000222176 A JP2000222176 A JP 2000222176A JP 11026369 A JP11026369 A JP 11026369A JP 2636999 A JP2636999 A JP 2636999A JP 2000222176 A JP2000222176 A JP 2000222176A
- Authority
- JP
- Japan
- Prior art keywords
- random number
- data
- generation circuit
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/58—Random or pseudo-random number generators
- G06F7/582—Pseudo-random number generators
- G06F7/584—Pseudo-random number generators using finite field arithmetic, e.g. using a linear feedback shift register
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/58—Indexing scheme relating to groups G06F7/58 - G06F7/588
- G06F2207/582—Parallel finite field implementation, i.e. at least partially parallel implementation of finite field arithmetic, generating several new bits or trits per step, e.g. using a GF multiplier
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Credit Cards Or The Like (AREA)
Abstract
を発生する乱数生成回路を提供する。 【解決手段】 本発明の乱数生成回路は、カスケード接
続された1以上のビットのクロック同期型シフトレジス
タと、上記複数のシフトレジスタの内の少なくとも1組
のシフトレジスタの出力の合計を求め、求めた合計のデ
ータを所定のシフトレジスタの入力端子に入力する加算
回路と、上記各シフトレジスタにクロック信号を入力す
るクロック発生回路とで構成される乱数生成回路であっ
て、上記複数のシフトレジスタの内の1以上のシフトレ
ジスタは、格納しているビットデータの内の1以上のビ
ットデータに外部信号線に流れるビットデータを加算す
る加算手段と、上記加算手段による加算後に、格納して
いるビットデータの内の1以上の所定のビットデータを
乱数データとして出力する出力手段とを備えることを特
徴とする。
Description
に、非接触ICカード及び当該非接触ICカードのリー
ダ/ライタに用いる乱数生成回路に関する。
可能なメモリ機能を備える薄型の非接触ICカードが数
多く提供されている。非接触ICカードは、リーダ/ラ
イタに接続させることなくデータのやり取りができるこ
とを特徴とする。非接触ICカードは、例えば、プリペ
イドカード、ドアの鍵、電車やバスなどの定期券、スキ
ーのリフト券等に用いられる。
タの不正流出や改竄を防止するため、上記非接触ICカ
ードと当該カードのリーダ/ライタは、データのやり取
りを行う前に、互いを認証する処理を実行する。リーダ
/ライタは、自己の発信するポーリング信号に対して所
定のレスポンス信号を返信してきた非接触ICカードと
の間で相互認証処理を実行する。相互認証処理の方法と
しては、暗号化鍵を用いる方法が知られている。
との間で行う暗号を用いた相互認証処理について簡単に
説明する。まず、リーダ/ライタは、非接触ICカード
に対して内部で生成した乱数aを送信する。非接触IC
カードは、受信した乱数aを自己の暗号化鍵を用いて乱
数Aに変換し、乱数Aをリーダ/ライタに返送する。リ
ーダ/ライタでは、特定の非接触ICカードとの間で用
いる共通の暗号化鍵を用いて上記生成した乱数aを処理
して乱数A’を求め、求めた乱数A’と上記非接触IC
カードから返送されてきた乱数Aとを比較する。リーダ
/ライタは、乱数Aと乱数A’が一致する場合に当該非
接触ICカードを正規のものであると認証する。
に対して内部で生成した乱数bを送信する。この場合、
リーダ/ライタは、受信した乱数bを自己の暗号化鍵を
用いて乱数Bに変換し、乱数Bを非接触ICカードに返
送する。非接触ICカードは、特定のリーダ/ライタと
の間で用いる共通の暗号化鍵を用いて上記生成した乱数
bを処理して乱数B’を求め、求めた乱数B’と上記リ
ーダ/ライタから返送されてきた乱数Bとを比較する。
非接触ICカードは、乱数Bと乱数B’が一致する場合
に当該リーダ/ライタを正規のものであると認証する。
は上記相互認証処理で用いる乱数を生成する乱数生成回
路が内蔵されている。図10は、従来より用いられてい
る乱数生成回路500の回路図である。乱数生成回路5
00は、いわゆる48ビットM系列乱数生成回路と呼ば
れる回路であり、カスケード(多段直列)接続された1
ビットシフトレジスタ501、2ビットシフトレジスタ
504、25ビットシフトレジスタ505及び20ビッ
トシフトレジスタ506、並びに、各ビットシフトレジ
スタの出力の合計を初段の20ビットシフトレジスタ5
06の入力端子に入力する加算回路を構成する加算器5
07、508及び509で構成される。
回路510より出力されるクロック信号CLKに同期し
て動作するフリップフロップ502及びトランスファー
ゲート503により構成される。図示しないCPUによ
りアドレス02E2Hが選択されアドレス信号線が”
L”から”H”に切り換わった時にフリップフロップ5
02の出力を乱数データD10として出力する。
トシフトレジスタ505及び20ビットシフトレジスタ
506の回路は、各々シフトするビット数だけ上記1ビ
ットシフトレジスタ501と同じ回路を直列に接続した
ものである。2ビットシフトレジスタ504は、アドレ
ス15F2Hが選択された時に乱数データD11、D12
を出力する。25ビットシフトレジスタ505は、アド
レス15F2H、15F3H、15F4H及び15F5
Hが選択された時に乱数データD13〜D17、D18〜
D115、D20〜D27及びD28〜D211を出力す
る。20ビットシフトレジスタ506は、アドレス15
F5H、15F6H及び15F7Hが選択された時に乱
数データD212〜D215、D30〜D37、D38〜D3
15を出力する。
路500の生成する乱数は、一定の周期で繰り返す所定
の生成パターンを有する。このため、リーダ/ライタと
非接触ICカードとの間でやり取りされる通信データが
盗聴され、乱数の生成パターンが特定される場合があ
る。このように乱数の生成パターンが特定されると、暗
号化鍵や暗号化処理の内容が解らずとも、乱数aと乱数
Aを対応づけたテーブルを用いることで非接触ICカー
ドを偽造することができる。同様に、乱数bと乱数Bを
対応づけたテーブルを用いることでリーダ/ライタの偽
造を行うことができる。
ードやリーダ/ライタの偽造を有効に防止するには、通
信データを盗聴しても生成パターンを解読できない程の
高度な乱数生成回路が要求される。しかし、乱数生成回
路を複雑化すれば乱数生成パターンの不正な解読を有効
に防止することができるが、回路のサイズが大きくなっ
てしまう。特に非接触ICカードの場合、内蔵する乱数
生成回路のサイズは小さいほうが好ましい。
信可能な領域にある間に相互認証処理を含む通信処理を
完了する必要がある。このため、スロットに差し込んで
使用するICカードよりも高速な通信処理の実行が要求
される。また、非接触ICカードの場合、リーダ/ライ
タと通信可能な領域内に同時に複数の非接触ICカード
が入り込むことがある。この場合、各非接触ICカード
は、上記相互認証処理を含む通信処理の実行前に、例え
ば内部で生成した乱数に基づくタイミングでリーダ/ラ
イタからのポーリング信号に対するレスポンス信号を出
力する等、他の非接触ICカードから出力されるレスポ
ンス信号との衝突を回避する処理を実行する必要があ
る。非接触ICカードとリーダ/ライタ間の通信速度を
向上するには、高速で動作する乱数生成回路が要求され
る。
る装置の小型化に寄与し、かつ、高速に規則性の無い予
測の困難な乱数データを発生する乱数生成回路、当該乱
数生成回路を内蔵する非接触ICカード、及び、当該乱
数生成回路を内蔵する非接触ICカード用リーダ/ライ
タを提供することを目的とする。
回路は、カスケード接続された複数のクロック同期型シ
フトレジスタと、上記複数のシフトレジスタの内の2以
上のシフトレジスタの出力の合計を求め、求めた合計の
データを初段のシフトレジスタの入力端子に入力する回
路と、上記各シフトレジスタにクロック信号を入力する
クロック発生回路とを備え、各シフトレジスタの出力す
るビットデータを乱数データとして出力する乱数生成回
路であって、上記複数のシフトレジスタの内の1以上の
シフトレジスタは、外部信号入力端子と、格納している
ビットデータの内の1以上のビットデータに上記外部信
号入力端子を介して入力されるビットデータを加算する
加算回路とを備え、加算回路による加算後のビットデー
タを乱数データとして出力することを特徴とする。
ド接続された複数のクロック同期型シフトレジスタと、
上記複数のシフトレジスタの内の2以上のシフトレジス
タの出力の合計を求め、求めた合計のデータを初段のシ
フトレジスタの入力端子に入力する回路と、上記各シフ
トレジスタにクロック信号を入力するクロック発生回路
とを備え、各シフトレジスタの出力するビットデータを
乱数データとして出力する乱数生成回路であって、上記
クロック発生回路は、所定の周波数のクロック信号を生
成するCLK回路と、上記CLK回路により生成された
クロック信号を基準周波数信号として受け取るPLL回
路とで構成され、上記PLL回路の出力を上記各シフト
レジスタに出力することを特徴とする。
又は第2の乱数生成回路において、上記シフトレジスタ
を構成するクロック同期型のフリップフロップは、電源
投入時に出力するデータを”H”とする第1構成要素
と、第1構成要素と同一のドライブ能力を有し電源投入
時に出力するデータを”L”とする第2構成要素とを備
え、上記第1及び第2構成要素の出力端子には、それぞ
れ同一の容量の配線及びトランジスタが接続されている
ことを特徴とする。
乃至第3の何れかの乱数生成回路において、更に、リセ
ット要求信号の入力に応じて各シフトレジスタにリセッ
ト信号を出力するリセット回路を備え、上記クロック発
生回路は、クロック停止信号の入力に応じてクロック信
号の各シフトレジスタへの出力を停止し、クロック動作
信号の入力に応じてクロック信号を各シフトレジスタへ
出力する論理回路を備えることを特徴とする。
至第4の何れかの乱数生成回路を内蔵する非接触ICカ
ードであって、当該非接触ICカード用リーダ/ライタ
との間で、上記内蔵する乱数生成回路から出力される乱
数データを用いて通信処理を実行する制御手段を備え、
上記制御手段により使用される所定の信号線が上記外部
信号入力端子に接続されていることを特徴とする。
第4の何れかの乱数生成回路を内臓する、非接触ICカ
ード用リーダ/ライタであって、対応する非接触ICカ
ードとの間で、上記内蔵する乱数生成回路から出力され
る乱数データを用いて通信処理を実行する制御手段を備
え、上記制御手段により使用される所定の信号線が上記
外部信号入力端子に接続されていることを特徴とする。
蔵する乱数生成回路から出力される乱数データを用いて
所定の処理を実行する制御手段を備え、上記制御手段に
より使用される所定の信号線が上記外部信号入力端子に
接続されている装置のテスト方法であって、クロック発
生回路の論理回路にクロック停止信号を出力すると共
に、リセット回路にリセット要求信号を出力した後に、
クロック発生回路の論理回路にクロック動作信号を出力
すると同時に上記装置のテスト処理を実行し、上記テス
ト処理の完了と同時にクロック発生回路の論理回路にク
ロック停止信号を出力し、出力手段より出力される乱数
データの値を読み取り、読み取った乱数データと基準デ
ータとの比較により、システムの異常検出を行い、上記
内蔵する乱数生成回路をテスト回路として利用する。こ
れにより、テスト専用の回路を不要にして装置の小型化
を図ることができる。
回路、当該乱数生成回路を内蔵する非接触ICカード、
及び、当該乱数生成回路を内蔵する非接触ICカード用
リーダ/ライタについて、添付の図面を参照しつつ説明
する。
カードは、例えば、地下鉄の自動改札システムに採用す
ることを想定している。より具体的には、図1に示すよ
うに、自動改札機として機能するリーダ/ライタ400
の前を、例えば定期券や回数券としての機能を有する非
接触ICカード100,200,300を有する人が順
に通過する場合を想定する。リーダ/ライタ400は、
前を通過する際に通信エリア内に入る非接触ICカード
100,200,300を順に認識し、定期券か回数券
の種別についての情報、カードが定期券の場合には有効
期限などの情報、及び、カードが回数券の場合には残り
の枚数などの情報を読み取り、更に、必要に応じて各カ
ードの情報を更新する。
号に対して所定のレスポンス信号を返信してきた非接触
ICカードとの間で相互認証処理を実行する。図2は、
非接触ICカード100とリーダ/ライタ400との間
で行われる相互認証処理のシーケンスを示す図である。
まず、リーダ/ライタ400から非接触ICカード10
0に対して内蔵する乱数生成回路により生成した認証用
乱数aを送信する(ステップS1)。通信エリア内にお
いて認証用乱数aを受信した非接触ICカード100
は、自己の暗号化鍵を用いて乱数aを乱数Aに変換し、
乱数Aをリーダ/ライタ400に対して返信すると共
に、内蔵する乱数生成回路により生成した認証用乱数b
を送信する(ステップS2)。リーダ/ライタ400
は、アクセスを行う非接触ICカードと共通に用いる暗
号化鍵を用いて乱数aを乱数A’に変換し、乱数A’と
非接触ICカード100から返信されてきた乱数Aとが
一致する場合に非接触ICカード100を認証する。ま
た、非接触ICカード100より送信されてきた乱数b
を自己の暗号化鍵を用いて乱数Bに変換し、乱数Bを非
接触ICカード100に対して返信する(ステップS
3)。非接触ICカード100は、アクセスを行うリー
ダ/ライタと共通に用いる暗号化鍵を用いて乱数bを乱
数B’に変換し、乱数B’と返信されてきた乱数Bとが
一致する場合にリーダ/ライタ400を認証する(ステ
ップS4)。
タの構成 図3は、非接触ICカード100及びリーダ/ライタ4
00のブロック構成図である。なお、非接触ICカード
200,300の構成は、非接触ICカード100と同
じであり、重複した説明は省略する。
プの非接触ICカードである。電源回路180は、リー
ダ/ライタ400から送信される高周波信号をアンテナ
101により受信し、受信した高周波信号を整流して得
られる信号を電圧Vccの供給信号としてクロック発生
回路130を含む各内部回路に供給する。電源回路18
0の構成については後に説明する。
180から供給される電圧Vccにより駆動され、クロ
ック信号CLKを中央演算処理装置であるCPU10
3、乱数生成回路107を構成するランダムビット生成
回路110、及び、その他の回路素子に出力する。クロ
ック発生回路130の構成については後に説明する。
介して送受信回路102、ROM104、RAM10
5、情報記憶部106、及び、乱数生成回路107が接
続されている。送受信回路102は、アンテナ101に
接続されており、CPU103から送られてくる命令や
データを載せた高周波信号をアンテナ101を介して外
部に発信すると共に、アンテナ101を介して受信した
高周波信号から命令やデータを抽出してCPU103に
出力する処理を行う。ROM104は、リーダ/ライタ
400との相互認証処理等の通信処理を実行するプログ
ラムを格納する。RAM105は、ROM104に格納
するプログラムのCPU103による実行時に使用され
る。情報記録部106は、独自の情報、例えば非接触I
Cカード100が定期券として機能する場合、カードの
有効期限や有効乗車エリアなどの固有の情報を保持す
る。CPU103は、リーダ/ライタ400との通信処
理の実行に伴い、必要に応じて上記情報記録部106に
記憶する情報の更新を行う。乱数生成回路107は、C
PU103による所定のアドレスの選択に応じてリーダ
/ライタ400との相互認証処理等で用いる乱数データ
を上記CPU103に出力する。
ランダムビット生成回路110及びリセット回路140
で構成される。デコーダ108は、CPU103のシス
テムバス170を介して入力されるアドレス信号のデー
タをデコードしてランダムビット生成回路110に出力
する。ランダムビット生成回路110は、システムバス
170に流れるアドレス信号のデータ、データ信号のデ
ータ及びその他の信号のデータが内部で生成する乱数デ
ータを複雑化するために入力され、上記デコーダ108
を介して所定のアドレスの選択された場合に合計で3バ
イト(48ビット)の乱数データをCPU103に出力
する。リセット回路140は、CPU103の制御に応
じて所定のリセット信号をランダムビット生成回路14
0に出力する。なお、ランダムビット生成回路110及
びリセット回路140の構成については後に詳しく説明
する。
1、上記アンテナ401を用いて命令やデータが載った
高周波信号の送受信を行う送受信回路402、中央演算
処理装置であるCPU403、上記非接触ICカード1
00との相互認証処理を含む通信プログラムを格納して
いるROM404、CPU403によるプログラム実行
時に使用されるRAM405、インターフェース40
6、及び、乱数生成回路407より構成される。なお、
乱数生成回路407は、非接触ICカード100に内蔵
する乱数生成回路107と同じ構成である。
処理装置であるCPU403は、システムバスを介して
送受信回路402、ROM404、RAM405、イン
ターフェース406及び乱数生成回路407に接続され
ている。送受信回路402は、接続されるアンテナ40
1を介して受信した高周波信号から命令やデータを抽出
してCPU403に出力すると共に、CPU403から
の命令やデータを載せた高周波信号をアンテナ401を
介して発信する。CPU403は、例えば非接触ICカ
ード100との相互認証処理の実行時に、乱数生成回路
407から得られる乱数データを用いる。CPU403
は、通信処理の結果をインターフェース406を介して
各処理装置へ出力する。
ある。電源回路180は、整流回路を構成するダイオー
ド181、182、183及び184、並びに、容量1
85で構成される。当該整流回路は、アンテナ101を
介して入力される高周波信号の整流を行い、当該整流後
の信号を電圧供給信号として各内部回路に出力する。
波信号の受信開始から電源回路180から出力される電
圧供給信号の電位の変化を示すグラフである。図示する
ように、電源回路180から出力される電圧供給信号の
電位が規定値Vccになるには、高周波信号の受信を開
始してから所定の時間が必要である。なお、電圧供給信
号の電位がVccとなるまでに要する時間は、リーダ/
ライタ400との通信環境により変化する。
ト生成回路110及びリセット回路140、並びに、ク
ロック発生回路130の詳細な構成を示す図である。
M系列乱数生成回路を構成する1ビットシフトレジスタ
111,2ビットシフトレジスタ115,25ビットシ
フトレジスタ122、及び、20ビットシフトレジスタ
123に格納される各ビットデータに、CPU103の
実行する処理の内容により時間と共に変化するビットデ
ータ、具体的には、システムバス170を通る20ビッ
トのアドレス信号の各ビットデータA0〜A19、16
ビットのデータ信号の各ビットデータD0〜D15、及
び、その他の信号で構成される計12ビットの各ビット
データを各々加算し、加算して得られる3バイト、即ち
計48ビットのデータD10〜D115,D20〜D21
5,D30〜D315を乱数データとして出力する構成を
採用したことを特徴とする。
予測の困難な乱数データを生成することができる。これ
により、非接触ICカード100とリーダ/ライタ40
0との間で行われる通信データを盗聴しても乱数の生成
パターンを特定することが難しくなり、非接触ICカー
ドの偽造を有効に防止することができる。また、ランダ
ムビット生成回路110は、シフトレジスタ及び加算器
(EXORゲート)を接続しただけの簡単な構成を採用
するため、高速な乱数の生成を行うことができる。
成について詳説する。ランダムビット生成回路110
は、カスケード(多段直列)接続された1ビットシフト
レジスタ111、2ビットシフトレジスタ115,25
ビットシフトレジスタ122及び20ビットシフトレジ
スタ123、並びに、各シフトレジスタの出力の合計を
初段の20ビットシフトレジスタ123に出力する回路
を構成する3つの加算器124,125,126で構成
される。
子は加算器126の出力端子に接続される。20ビット
シフトレジスタ123の出力端子は加算器126の入力
端子及び25ビットシフトレジスタ122の入力端子に
接続される。25ビットシフトレジスタ122の出力端
子は、加算器125の入力端子及び2ビットシフトレジ
スタ115の入力端子に接続される。2ビットシフトレ
ジスタ115の出力端子は、加算器124の入力端子及
び1ビットシフトレジスタ111の入力端子に接続され
る。1ビットシフトレジスタ111の出力端子は、加算
器124の入力端子に接続される。加算器124の出力
端子は加算器125の入力端子に接続される。加算器1
25の出力端子は加算器126の入力端子に接続され
る。
ダ108を介してアドレス15F2Hが選択され、対応
するアドレス信号線が”L”から”H”に切り換わった
時に、格納する1ビットデータに、システムバス170
を流れる16ビットのデータ信号のbit0のデータD
0を加算して得られるデータのbit0のデータD10
を乱数データとして出力する。
112、フリップフロップ113、トランスファーゲー
ト114で構成されている。加算器112は、例えばE
XORゲートで構成され、前段に設けられる2ビットシ
フトレジスタ115の出力に、システムバス170を介
して入力される16ビットデータ信号のbit0のデー
タD0を加算して得られるbit0のデータをフリップ
フロップ113に入力する。フリップフロップ113
は、クロック同期型のフリップフロップであり、クロッ
ク入力端子に入力されるクロック信号CLKの遷移タイ
ミングに同期して動作する。トランスファーゲート11
4は、アドレス15F2Hが選択され、対応するアドレ
ス信号線が”L”から”H”に切り換わった時に、フリ
ップフロップ113の出力Qを乱数データD10として
出力する。
ダ108を介してアドレス15F2Hが選択され、対応
するアドレス信号線が”L”から”H”に切り換わった
時に、格納している2ビットの各ビットデータに、デー
タバスを介して入力される16ビットデータ信号のbi
t2のデータD2及びbit1のデータD1を加算した
データD11及びD12を乱数データとして出力する。
115は、1ビットシフトレジスタを2段直列に接続し
たものである。即ち、加算器116、フリップフロップ
117、及び、トランスファーゲート118で1つ目の
1ビットシフトレジスタを構成し、次の加算器119、
フリップフロップ120、及び、トランフファーゲート
121で2つ目の1ビットシフトレジスタを構成する。
以下に説明する25ビットシフトレジスタ122及び2
0ビットシフトレジスタ123も同様である。各シフト
レジスタ内における信号の処理内容は上記1ビットシフ
トレジスタ111と同様であるため、ここでの説明は省
略する。
している25ビットの各ビットデータに、アドレスバス
を介して入力される20ビットのアドレス信号のbit
0〜bit11の各ビットデータA0〜A11、及び、
データバスを介して入力される16ビットのデータ信号
のbit3〜bit15の各ビットデータD3〜D15
を加算して得られる25ビットのビットデータD13〜
D17,D18〜D115,D20〜D27及びD28〜D2
11を、アドレス15F2H,15F3H,15F4H
及び15F5Hの選択に応じて出力する。
されている20ビットの各ビットデータに、データ信号
及びアドレス信号以外の信号で構成される8ビットの各
ビットデータbit0〜bit7の各ビットデータRe
v0〜Rev7、及び、アドレスバスを介して入力され
る20ビットのアドレス信号のbit12〜bit19
の各ビットデータA12〜A19を加算した20ビット
のデータD212〜D215,D30〜D37及びD38〜
D315を、アドレス15F5H,15F6H及び15
F7Hの選択に応じて出力する。
110では、各ビットシフトレジスタ111,115,
122及び123内に格納する各ビットデータに対し
て、システムバス170を流れるアドレス信号、データ
信号及びその他の信号を構成する各ビットデータを加算
する構成を採用する。システムバス170に流れる信号
の値は、実行する処理内容に伴い種々変化するため、規
則性の無い予測の困難な乱数データを生成することがで
きる。これにより、非接触ICカード100とリーダ/
ライタ400との間で交わされる通信データを盗聴して
も乱数の生成パターンを特定することは難しくなり、非
接触ICカードの偽造を有効に防止することができる。
また、ランダムビット生成回路110は、シフトレジス
タ及び加算器(EXORゲート)を接続しただけの簡単
な構成であるため、高速な乱数の生成を行うことができ
る。
スケード接続した全てのシフトレジスタの出力の合計を
初段の20ビットシフトレジスタ123の入力端子に入
力する構成を採用するが、これに限定されず、ランダム
ビット生成回路110を構成する4つのシフトレジスタ
の内の2以上のシフトレジスタの出力の合計を初段の2
0ビットシフトレジスタ123の入力端子に入力する構
成であれば良い。
CPU103による所定のアドレスの選択に対応して全
てのシフトレジスタに格納するビットデータを乱数デー
タとして出力する構成を採用するが、これに限定され
ず、1以上のビットデータを出力する構成であれば良
い。
各シフトレジスタに格納する全てのビットデータにシス
テムバス170のビットデータを加算する構成を採用し
ているが、これに限定されず、シフトレジスタに格納し
ているビットデータの内の1以上のビットデータにシス
テムバス170のビットデータを加算する構成であれば
良い。
構成される。NANDゲート141の入力端子にはアド
レス15F1Hのアドレス信号線が接続され、残りの入
力端子には書き込み命令が出された場合に”L”から”
H”に切り換わるW信号線が接続されている。CPU1
03は、アドレス15F1Hに対してデータの書き込み
を行うことで、ランダムビット生成回路110を構成す
る各シフトレジスタ111,115,122,123の
リセットを行うことができる。
回路131、PLL132、及び、NANDゲート13
3で構成される。CLK回路131は、電源回路180
から電圧供給信号が出力されると同時に、所定の周期の
クロック信号を基準周波数信号として次段のPLL回路
132に出力する。周知のように、PLL回路132
は、上記基準周波数信号の周波数に収束するまでの間、
電源回路180から出力される電圧供給信号の電位に比
例して決まる周波数のクロック信号を出力する。PLL
回路132の出力端子は、2入力NANDゲート133
の一方の入力端子に接続されている。NANDゲート1
33のもう一方の入力端子には、デコード後のアドレス
15F0Hのbit0のデータb0が入力される。通
常、アドレス15F0Hのデータb0は”L”に設定さ
れており、NANDゲート133は、PLL回路131
からのクロック信号CLKの反転信号をランダムビット
生成回路110を構成する各シフトレジスタ111、1
15、122及び123に出力する。
の出力するクロック信号の周波数は、電源回路180か
ら出力される電圧供給信号の電位により決まる。このた
め、電源回路180から出力される電圧供給信号の電位
が規定値Vccに安定するまでの間は、全く同じタイミ
ングで乱数データの読み取りを行っても、ランダムビッ
ト生成回路110から出力される乱数データの値は異な
る。また、非接触ICカード100と全く同じ構成の非
接触ICカード200や300であっても、各構成部品
のばらつきにより上記乱数データの読み取りタイミング
は微妙に異なるため、電源投入直後にランダムビット生
成回路110から出力される乱数データは各カード毎に
異なる。このように上記構成のクロック発生回路130
を採用することで、通信データの盗聴による乱数データ
の発生パターンの特定を一層難しくすることができる。
において、CPU103によりアドレス15F0Hのb
it0のデータb0が”L”から”H”に書き換えられ
ると、NANDゲート133は”H”のみを出力する。
これにより、ランダムビット生成回路110を構成する
各シフトレジスタ111、115、122及び123へ
のクロック信号の出力は停止し、各シフトレジスタの機
能は停止する。また、アドレス15F0Hのbit0の
データb0の値を”H”から”L”に書き換えること
で、各シフトレジスタへのクロック信号の出力を再開す
ることができる。このように、CPU103は、ランダ
ムビット生成回路110を動作及び停止することができ
る。
型フリップフロップ113は、電源投入時に出力するデ
ータを”H”とする第1構成要素と、上記第1構成要素
と同じドライブ能力を備え、電源投入時に出力するデー
タを”L”とする第2構成要素を備えると共に、上記第
1及び第2構成要素の出力端子に接続される配線容量を
同じにしたことを特徴とする。これにより、電源投入時
に出力されるデータが”H”又は”L”となる確率を5
0%にする。
示す図である。2入力ORゲート150の一方の入力端
子は、クロック信号CLKの入力端子に接続されてお
り、他方の入力端子はデータ信号Dの入力端子に接続さ
れている。ORゲート150の出力端子は2入力NAN
Dゲート151の一方の入力端子に接続されている。N
ANDゲート151の出力端子は、2入力NANDゲー
ト153の一方の入力端子、ゲート電極及びソース電極
が接地されているNチャンネルMOSトランジスタ15
9のドレイン電極、及び、2入力ANDゲート154の
一方の入力端子に接続されている。2入力ORゲート1
52の一方の入力端子は、クロック信号CLKの入力端
子に接続されており、他方の入力端子はインバータ16
0を介してデータ信号Dの入力端子に接続されている。
ORゲート152の出力端子は、2入力NANDゲート
153の一方の入力端子に接続されている。NANDゲ
ート153の出力端子は、NANDゲート151の残り
の入力端子、NチャンネルMOSトランジスタ158の
ドレイン電極、及び、2入力ANDゲート156の一方
の入力端子に接続される。NチャンネルMOSトランジ
スタ158のゲート電極にはリセット端子が接続されて
いる。NORゲート155の出力端子は、データQの出
力端子、及び、NORゲート157の入力端子に接続さ
れる。NORゲート157の出力端子は、データQの反
転信号QBの出力端子、及び、NORゲート155の入
力端子に接続される。
て、電源投入時に出力するデータの値に影響を与える構
成要素であるNANDゲート151及び153は、同一
のドライブ能力のものを採用する。また、当該NAND
ゲート151と153の出力端子に接続される配線容量
が同一となるように、NANDゲート151と153の
出力端子に接続される配線長を同一に設計すると共に、
リセット端子の接続されるNチャンネルMOSトランジ
スタ158により配線に付加される容量を補償するため
MOSトランジスタ158と同一規格のMOSトランジ
スタ159を対応箇所に設ける。これにより、電源投入
時にフリップフロップ113から出力端子Dに出力され
る信号の値が”H”又は”L”である確率を50%にす
ることができる。
フリップフロップ113と同じ構成のフリップフロップ
を2ビットシフトレジスタ115、25ビットシフトレ
ジスタ122及び20ビットシフトレジスタ123にも
採用する。これにより、非接触ICカード100の起動
時に各シフトレジスタから偏りの無い初期値が出力され
るため、乱数データの予測を一層難しくすることができ
る。
03の実行する乱数生成処理の内容について説明する。
図8は、乱数生成処理のフローチャートである。まず、
アドレス15F0Hのbit0のデータb0を”0”に
セットする(ステップS5)。これにより、クロック発
生回路130からのクロック信号CLKの出力が停止
し、これに伴いランダムビット生成回路110の動作が
停止する。アドレス15F2H〜15F7Hを選択し、
対応するアドレス信号線を”L”から”H”に切り換
え、データD 10〜D115,D20〜D215,D30〜
D315を乱数データとして読み出す(ステップS
6)。更に別の乱数が必要な場合(ステップS7でYE
S)、アドレス15F0Hのbit0のデータb0を”
1”にセットして、ランダムビット生成回路110を始
動させた後に(ステップS8)、上記ステップS5に戻
る。これ以上の乱数が不要の場合には(ステップS7で
NO)、処理を終了する。上記乱数生成処理を実行する
ことで、CPU103は、乱数生成回路110において
所定のタイミングで生成された乱数データを抽出するこ
とができる。
170を流れるデータを利用して規則性の無い予測の困
難な乱数を生成することを特徴とする。ところで、所定
の周波数のクロック信号CLKが入力されている状態に
おいて、ランダムビット生成回路110をリセットした
後に、非接触ICカード100のテスト処理を実行した
場合を想定する。回路が正常な場合には、テスト処理の
実行直後にランダムビット生成回路110から出力され
る乱数データは常に一定の値となる。当該特性を利用す
れば、乱数生成回路107を非接触ICカード100の
動作テスト装置として利用することができる。乱数生成
回路107をテスト装置として利用することで、テスト
専用の回路を不要にして非接触ICカード100の小型
化を図ることができる。
成回路110を利用して行うテスト処理のフローチャー
トである。まず、クロック発生回路130のPLL回路
133に電源回路180から供給される電圧供給信号の
電位が規定値Vccに安定し、所定の周波数のクロック
信号CLKが安定して出力される状態で、アドレス15
F0Hのbit0のデータb0を”0”にセットして、
クロック発生回路130の動作を停止、即ち、ランダム
ビット回路110の動作を停止する(ステップS1
0)。アドレス15F1Hにダミーデータを書き込み、
書き込み命令Wの値を”L”から”H”に切り換え、リ
セット回路140を機能して各シフトレジスタ111,
115,122,123内のデータ(アドレス15F2
H〜15F7Hのデータ)をクリアする(ステップS1
1)。15F0Hのbit0のデータb0を”1”にセ
ットして、クロック発生回路130を始動させる(ステ
ップS12)。ROM104に記憶するテスト用プログ
ラムを実行する(ステップS13)。テスト用プログラ
ムの実行完了後、アドレス15F0Hのbit0のデー
タb0を”0”にセットし、クロック発生回路130の
動作を停止する(ステップS14)。アドレス15F2
H〜15F7Hを選択して対応するアドレス信号線を”
L”から”H”に切り換え、各ビットデータD10〜D1
15,D20〜D215,D30〜D315を読み出す(ス
テップS15)。
15において読み出した各ビットデータD10〜D11
5,D20〜D215,D30〜D315の値は一定の値を
示す。そこで、上記ステップS15で読み出した各ビッ
トデータの値と各ビットデータの基準値、例えば、前回
読み出した各ビットデータの値又は予め記憶している各
ビットデータの値との比較を行い、回路内部に何等かの
不都合が生じているか否かの判断を行う(ステップS1
6)。比較の結果、上記読み出した各ビットデータの値
が基準値と同じ場合には正常であると判断して処理を終
了する(ステップS16でYES)。一方、上記読み出
した各ビットデータが1つでも基準値と異なる場合には
回路内に異常があると判断し(ステップS16でN
O)、内部データの保護等の異常対策処理(ステップS
17)を実行した後に処理を終了する。
7は、システムバス170を介して入力されるアドレス
信号、データ信号などの各ビットデータの値を利用して
乱数を生成するため、規則性の無い予測の困難な乱数デ
ータを生成することができる。また、シフトレジスタと
加算器からなる簡単な構成のランダムビット生成回路1
10を採用することで、回路の小型化、及び、高速な乱
数生成を実現する。更に、上記ランダムビット生成回路
110を非接触ICカード100のテスト装置として利
用することで、専用のテスト回路を排除し、非接触IC
カード100の小型化を図ることができる。
Cカード100の備える乱数生成回路107と同じ構成
の乱数生成回路407を備える。このため、リーダ/ラ
イタ400でも上記非接触ICカード100と同様に、
規則性の無い予測の困難な乱数データを迅速に生成する
ことができる。更に、乱数生成回路407の備えるラン
ダムビット生成回路(図示せず)をリーダ/ライタ40
0のテスト装置として利用することで、専用のテスト回
路を排除し、リーダ/ライタ400の小型化を図ること
ができる。
号線に流れるビットデータを利用して乱数データを生成
するため、規則性の無い予測の困難な乱数データを生成
することができる。また、当該乱数生成回路は、シフト
レジスタをカスケード接続してなる簡単な構成であるた
め、高速な乱数データの生成が可能である。
ク発生回路に、基準周波数信号と同じ周波数に収束する
までの間、供給される電源電圧の値により決まる周波数
のクロック信号を出力するPLL回路を用いることで、
例えば、当該第2の乱数生成回路を内蔵する非接触IC
カードでも、各構成部品のばらつき等により電源供給開
始直後に出力される乱数データの値を相異させることが
できる。
又は第2の乱数生成回路において、更に、各シフトレジ
スタを構成するクロック同期型フリップフロップの電源
投入時に出力するデータを”H”とする第1構成要素
と、”L”とする第2構成要素のドライブ能力を同じに
し、かつ、上記第1及び第2構成要素の出力端子に同じ
容量の配線及びトランジスタを接続したことで、電源投
入時に出力されるデータが”H”又は”L”である確率
を50%にすることができる。これにより、電源の投入
時、各シフトレジスタから偏りの無い初期値が出力さ
れ、乱数データの予測を一層難しくすることができる。
かの乱数生成回路において、更に、必要に応じて、クロ
ック信号の出力を停止又は動作させることができる。こ
れにより、所定のタイミングの乱数データの読み取りが
可能になる。また、必要に応じて各シフトレジスタに格
納するビットデータをリセットすることができる。
の乱数生成回路を備えることで、規則性の無い予測の困
難な乱数データを迅速に取得できるため、対応するリー
ダ/ライタとの間で高速な通信処理を行うことができ
る。
乱数生成回路を備えることで、規則性の無い予測の困難
な乱数データを迅速に取得できるため、対応する非接触
ICカードとの間で高速な通信処理を行うことができ
る。
て利用する本発明のテスト方法を採用すれば、テスト専
用の回路が不要となり装置の小型化を図ることができ
る。
態を説明するための図である。
で実行される相互認証処理のシーケンスを示す図であ
る。
ック構成図である。
である。
ートである。
トである。
401 アンテナ、102,402 送受信回路、10
3,403 CPU、104,404 ROM、10
5,405 RAM、106 情報記録部、107,4
07 乱数生成回路、108 電源回路、111 1ビ
ットシフトレジスタ、112,116,119,12
4,125,126 加算器、113,120,117
フリップフロップ、114,118,121 トラン
スファーゲート、115 2ビットシフトレジスタ、1
22 25ビットシフトレジスタ、12320ビットシ
フトレジスタ、130 クロック発生回路、131 ク
ロック回路、132 PLL回路、133 NANDゲ
ート、140 リセット回路、141 NANDゲー
ト、150,152 ORゲート、151,153 N
ANDゲート、154,156 ANDゲート、15
5,157 NORゲート、158,159 トランジ
スタ、170 システムバス、400 リーダ/ライ
タ、406 インターフェース
Claims (7)
- 【請求項1】 カスケード接続された複数のクロック同
期型シフトレジスタと、上記複数のシフトレジスタの内
の2以上のシフトレジスタの出力の合計を求め、求めた
合計のデータを初段のシフトレジスタの入力端子に入力
する回路と、上記各シフトレジスタにクロック信号を入
力するクロック発生回路とを備え、各シフトレジスタの
出力するビットデータを乱数データとして出力する乱数
生成回路であって、 上記複数のシフトレジスタの内の1以上のシフトレジス
タは、外部信号入力端子と、格納しているビットデータ
の内の1以上のビットデータに上記外部信号入力端子を
介して入力されるビットデータを加算する加算回路とを
備え、加算回路による加算後のビットデータを乱数デー
タとして出力することを特徴とする乱数生成回路。 - 【請求項2】 カスケード接続された複数のクロック同
期型シフトレジスタと、上記複数のシフトレジスタの内
の2以上のシフトレジスタの出力の合計を求め、求めた
合計のデータを初段のシフトレジスタの入力端子に入力
する回路と、上記各シフトレジスタにクロック信号を入
力するクロック発生回路とを備え、各シフトレジスタの
出力するビットデータを乱数データとして出力する乱数
生成回路であって、 上記クロック発生回路は、所定の周波数のクロック信号
を生成するCLK回路と、上記CLK回路により生成さ
れたクロック信号を基準周波数信号として受け取るPL
L回路とで構成され、上記PLL回路の出力を上記各シ
フトレジスタに出力することを特徴とする乱数生成回
路。 - 【請求項3】 請求項1又は請求項2に記載の乱数生成
回路において、 上記シフトレジスタを構成するクロック同期型のフリッ
プフロップは、電源投入時に出力するデータを”H”と
する第1構成要素と、第1構成要素と同一のドライブ能
力を有し、電源投入時に出力するデータを”L”とする
第2構成要素とを備え、上記第1及び第2構成要素の出
力端子には、それぞれ同一の容量の配線及びトランジス
タが接続されていることを特徴とする乱数生成回路。 - 【請求項4】 請求項1乃至請求項3の何れかに記載の
乱数生成回路において、 更に、リセット要求信号の入力に応じて各シフトレジス
タにリセット信号を出力するリセット回路を備え、 上記クロック発生回路は、クロック停止信号の入力に応
じてクロック信号の各シフトレジスタへの出力を停止
し、クロック動作信号の入力に応じてクロック信号を各
シフトレジスタへ出力する論理回路を備えることを特徴
とする乱数生成回路。 - 【請求項5】 請求項1乃至請求項4の何れかに記載の
乱数生成回路を内蔵する非接触ICカードであって、当
該非接触ICカード用リーダ/ライタとの間で、上記内
蔵する乱数生成回路から出力される乱数データを用いて
通信処理を実行する制御手段を備え、上記制御手段によ
り使用される所定の信号線が上記外部信号入力端子に接
続されていることを特徴とする非接触ICカード。 - 【請求項6】 請求項1乃至請求項4の何れかに記載の
乱数生成回路を内蔵する非接触ICカード用リーダ/ラ
イタであって、対応する非接触ICカードとの間で、上
記内蔵する乱数生成回路から出力される乱数データを用
いて通信処理を実行する制御手段を備え、上記制御手段
により使用される所定の信号線が上記外部信号入力端子
に接続されていることを特徴とする非接触ICカード用
リーダ/ライタ。 - 【請求項7】 請求項4に記載の乱数生成回路を内蔵
し、当該内蔵する乱数生成回路から出力される乱数デー
タを用いて所定の処理を実行する制御手段を備え、上記
制御手段により使用される所定の信号線が上記外部信号
入力端子に接続されている装置のテスト方法であって、 クロック発生回路から所定の周波数のクロック信号が出
力されている状態において、クロック発生回路の論理回
路にクロック停止信号を出力し、リセット回路にリセッ
ト要求信号を出力した後に、クロック発生回路の論理回
路にクロック動作信号を出力すると同時に上記装置のテ
スト処理を実行し、上記テスト処理の完了と同時にクロ
ック発生回路の論理回路にクロック停止信号を出力し、
出力手段より出力される乱数データの値を読み取り、読
み取った乱数データと基準データとの比較により、シス
テムの異常検出を行うことを特徴とする装置のテスト方
法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11026369A JP2000222176A (ja) | 1999-02-03 | 1999-02-03 | 乱数生成回路、当該乱数生成回路を内蔵する非接触icカード及びリーダ/ライタ、並びに、当該乱数生成回路を内蔵する装置のテスト方法 |
US09/364,031 US6480869B1 (en) | 1999-02-03 | 1999-07-30 | Random-number generating circuit, non-contact IC card having random-number generating circuit, reader/writer, and method of testing an apparatus having the random generating circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11026369A JP2000222176A (ja) | 1999-02-03 | 1999-02-03 | 乱数生成回路、当該乱数生成回路を内蔵する非接触icカード及びリーダ/ライタ、並びに、当該乱数生成回路を内蔵する装置のテスト方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000222176A true JP2000222176A (ja) | 2000-08-11 |
Family
ID=12191598
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11026369A Pending JP2000222176A (ja) | 1999-02-03 | 1999-02-03 | 乱数生成回路、当該乱数生成回路を内蔵する非接触icカード及びリーダ/ライタ、並びに、当該乱数生成回路を内蔵する装置のテスト方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6480869B1 (ja) |
JP (1) | JP2000222176A (ja) |
Cited By (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1304613A2 (en) * | 2001-10-17 | 2003-04-23 | Oki Electric Industry Co., Ltd. | Random number generating system and its method |
JP2006025117A (ja) * | 2004-07-07 | 2006-01-26 | Nippon Signal Co Ltd:The | リーダライタ |
US7668750B2 (en) | 2001-07-10 | 2010-02-23 | David S Bonalle | Securing RF transactions using a transactions counter |
US7690577B2 (en) | 2001-07-10 | 2010-04-06 | Blayn W Beenau | Registering a biometric for radio frequency transactions |
US7705732B2 (en) | 2001-07-10 | 2010-04-27 | Fred Bishop | Authenticating an RF transaction using a transaction counter |
US7735725B1 (en) | 2001-07-10 | 2010-06-15 | Fred Bishop | Processing an RF transaction using a routing number |
JP2010134248A (ja) * | 2008-12-05 | 2010-06-17 | Renesas Electronics Corp | 半導体集積回路、データの暗号化装置、暗号鍵の生成装置、及び暗号鍵の生成方法 |
US7746215B1 (en) | 2001-07-10 | 2010-06-29 | Fred Bishop | RF transactions using a wireless reader grid |
US7793845B2 (en) | 2004-07-01 | 2010-09-14 | American Express Travel Related Services Company, Inc. | Smartcard transaction system and method |
US7889052B2 (en) | 2001-07-10 | 2011-02-15 | Xatra Fund Mx, Llc | Authorizing payment subsequent to RF transactions |
US8001054B1 (en) | 2001-07-10 | 2011-08-16 | American Express Travel Related Services Company, Inc. | System and method for generating an unpredictable number using a seeded algorithm |
USRE43157E1 (en) | 2002-09-12 | 2012-02-07 | Xatra Fund Mx, Llc | System and method for reassociating an account number to another transaction account |
US8284025B2 (en) | 2001-07-10 | 2012-10-09 | Xatra Fund Mx, Llc | Method and system for auditory recognition biometrics on a FOB |
CN103559098A (zh) * | 2013-10-31 | 2014-02-05 | 东信和平科技股份有限公司 | 智能卡测试号码控制方法、装置及*** |
US8818907B2 (en) | 2000-03-07 | 2014-08-26 | Xatra Fund Mx, Llc | Limiting access to account information during a radio frequency transaction |
US8872619B2 (en) | 2001-07-10 | 2014-10-28 | Xatra Fund Mx, Llc | Securing a transaction between a transponder and a reader |
US9024719B1 (en) | 2001-07-10 | 2015-05-05 | Xatra Fund Mx, Llc | RF transaction system and method for storing user personal data |
US9031880B2 (en) | 2001-07-10 | 2015-05-12 | Iii Holdings 1, Llc | Systems and methods for non-traditional payment using biometric data |
US9454752B2 (en) | 2001-07-10 | 2016-09-27 | Chartoleaux Kg Limited Liability Company | Reload protocol at a transaction processing entity |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001250092A (ja) * | 2000-03-03 | 2001-09-14 | Toshiba Corp | カード型電子機器、及びカード型電子機器に適用されるコンテンツ管理方法 |
US6792438B1 (en) * | 2000-03-31 | 2004-09-14 | Intel Corporation | Secure hardware random number generator |
JP2002063521A (ja) * | 2000-08-23 | 2002-02-28 | Sony Corp | 通信システムおよび情報処理方法 |
US7620832B2 (en) * | 2000-09-20 | 2009-11-17 | Mips Technologies, Inc. | Method and apparatus for masking a microprocessor execution signature |
US6625737B1 (en) * | 2000-09-20 | 2003-09-23 | Mips Technologies Inc. | System for prediction and control of power consumption in digital system |
DE60105368T2 (de) * | 2000-10-13 | 2005-09-22 | Matsushita Electric Industrial Co., Ltd., Kadoma | Kontaktlose Chipkarte, Antwortverfahren und entsprechendes Programm |
JP3972089B2 (ja) * | 2000-11-30 | 2007-09-05 | 株式会社ルネサステクノロジ | 半導体メモリのテスト用ボードおよびテスト方法並びに製造方法 |
JP4663875B2 (ja) * | 2000-12-25 | 2011-04-06 | ソニー株式会社 | 情報処理装置及びデータ通信方法 |
US7650314B1 (en) | 2001-05-25 | 2010-01-19 | American Express Travel Related Services Company, Inc. | System and method for securing a recurrent billing transaction |
US20040236699A1 (en) | 2001-07-10 | 2004-11-25 | American Express Travel Related Services Company, Inc. | Method and system for hand geometry recognition biometrics on a fob |
US20040024803A1 (en) * | 2002-07-31 | 2004-02-05 | Allen Montijo | Cascaded modified PRBS counters form easily programmed and efficient large counter |
KR20050074948A (ko) * | 2002-11-19 | 2005-07-19 | 마쯔시다덴기산교 가부시키가이샤 | 비접촉 ic카드 |
US7712675B2 (en) * | 2003-01-15 | 2010-05-11 | Hewlett-Packard Development Company, L.P. | Physical items for holding data securely, and methods and apparatus for publishing and reading them |
GB2397272B (en) * | 2003-01-15 | 2006-11-15 | Hewlett Packard Co | Secure physical documents and methods and apparatus for publishing and reading them |
JP3732188B2 (ja) * | 2003-03-31 | 2006-01-05 | Necマイクロシステム株式会社 | 擬似乱数発生回路 |
JP3765544B1 (ja) * | 2004-11-26 | 2006-04-12 | 株式会社ソニー・コンピュータエンタテインメント | バッテリ、及び認証要求装置 |
US8049594B1 (en) | 2004-11-30 | 2011-11-01 | Xatra Fund Mx, Llc | Enhanced RFID instrument security |
US7792137B2 (en) * | 2006-07-05 | 2010-09-07 | Abidanet, Llc | Self-organized and self-managed ad hoc communications network |
US10255462B2 (en) | 2016-06-17 | 2019-04-09 | Arm Limited | Apparatus and method for obfuscating power consumption of a processor |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5105376A (en) * | 1990-08-08 | 1992-04-14 | Vlsi Technology, Inc. | Linear feedback shift registers |
JPH05316104A (ja) | 1992-05-13 | 1993-11-26 | Mega Chips:Kk | 符号化装置および復号化装置 |
US6014446A (en) * | 1995-02-24 | 2000-01-11 | Motorola, Inc. | Apparatus for providing improved encryption protection in a communication system |
US5867409A (en) * | 1995-03-09 | 1999-02-02 | Kabushiki Kaisha Toshiba | Linear feedback shift register |
JP3651154B2 (ja) * | 1996-12-27 | 2005-05-25 | ソニー株式会社 | Pn符号発生回路及び無線システムの端末装置 |
JP2937919B2 (ja) * | 1997-01-16 | 1999-08-23 | 日本電気アイシーマイコンシステム株式会社 | 疑似乱数発生回路 |
US6240432B1 (en) * | 1998-12-28 | 2001-05-29 | Vanguard International Semiconductor Corporation | Enhanced random number generator |
-
1999
- 1999-02-03 JP JP11026369A patent/JP2000222176A/ja active Pending
- 1999-07-30 US US09/364,031 patent/US6480869B1/en not_active Expired - Fee Related
Cited By (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8818907B2 (en) | 2000-03-07 | 2014-08-26 | Xatra Fund Mx, Llc | Limiting access to account information during a radio frequency transaction |
US8872619B2 (en) | 2001-07-10 | 2014-10-28 | Xatra Fund Mx, Llc | Securing a transaction between a transponder and a reader |
US7746215B1 (en) | 2001-07-10 | 2010-06-29 | Fred Bishop | RF transactions using a wireless reader grid |
US7668750B2 (en) | 2001-07-10 | 2010-02-23 | David S Bonalle | Securing RF transactions using a transactions counter |
US7690577B2 (en) | 2001-07-10 | 2010-04-06 | Blayn W Beenau | Registering a biometric for radio frequency transactions |
US7705732B2 (en) | 2001-07-10 | 2010-04-27 | Fred Bishop | Authenticating an RF transaction using a transaction counter |
US7735725B1 (en) | 2001-07-10 | 2010-06-15 | Fred Bishop | Processing an RF transaction using a routing number |
US9031880B2 (en) | 2001-07-10 | 2015-05-12 | Iii Holdings 1, Llc | Systems and methods for non-traditional payment using biometric data |
US9454752B2 (en) | 2001-07-10 | 2016-09-27 | Chartoleaux Kg Limited Liability Company | Reload protocol at a transaction processing entity |
US9024719B1 (en) | 2001-07-10 | 2015-05-05 | Xatra Fund Mx, Llc | RF transaction system and method for storing user personal data |
US7889052B2 (en) | 2001-07-10 | 2011-02-15 | Xatra Fund Mx, Llc | Authorizing payment subsequent to RF transactions |
US9886692B2 (en) | 2001-07-10 | 2018-02-06 | Chartoleaux Kg Limited Liability Company | Securing a transaction between a transponder and a reader |
US8001054B1 (en) | 2001-07-10 | 2011-08-16 | American Express Travel Related Services Company, Inc. | System and method for generating an unpredictable number using a seeded algorithm |
US8548927B2 (en) | 2001-07-10 | 2013-10-01 | Xatra Fund Mx, Llc | Biometric registration for facilitating an RF transaction |
US8284025B2 (en) | 2001-07-10 | 2012-10-09 | Xatra Fund Mx, Llc | Method and system for auditory recognition biometrics on a FOB |
USRE45416E1 (en) | 2001-07-10 | 2015-03-17 | Xatra Fund Mx, Llc | Processing an RF transaction using a routing number |
EP1304613A3 (en) * | 2001-10-17 | 2005-06-08 | Oki Electric Industry Co., Ltd. | Random number generating system and its method |
EP1304613A2 (en) * | 2001-10-17 | 2003-04-23 | Oki Electric Industry Co., Ltd. | Random number generating system and its method |
USRE43157E1 (en) | 2002-09-12 | 2012-02-07 | Xatra Fund Mx, Llc | System and method for reassociating an account number to another transaction account |
US8016191B2 (en) | 2004-07-01 | 2011-09-13 | American Express Travel Related Services Company, Inc. | Smartcard transaction system and method |
US7793845B2 (en) | 2004-07-01 | 2010-09-14 | American Express Travel Related Services Company, Inc. | Smartcard transaction system and method |
JP2006025117A (ja) * | 2004-07-07 | 2006-01-26 | Nippon Signal Co Ltd:The | リーダライタ |
JP2010134248A (ja) * | 2008-12-05 | 2010-06-17 | Renesas Electronics Corp | 半導体集積回路、データの暗号化装置、暗号鍵の生成装置、及び暗号鍵の生成方法 |
CN103559098A (zh) * | 2013-10-31 | 2014-02-05 | 东信和平科技股份有限公司 | 智能卡测试号码控制方法、装置及*** |
CN103559098B (zh) * | 2013-10-31 | 2016-08-17 | 东信和平科技股份有限公司 | 智能卡测试号码控制方法、装置及*** |
Also Published As
Publication number | Publication date |
---|---|
US6480869B1 (en) | 2002-11-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2000222176A (ja) | 乱数生成回路、当該乱数生成回路を内蔵する非接触icカード及びリーダ/ライタ、並びに、当該乱数生成回路を内蔵する装置のテスト方法 | |
JP3746313B2 (ja) | Icカード | |
US9712166B2 (en) | Data generating device and authentication system | |
US6299069B1 (en) | Integrated circuit for embedding in smart cards, and method of issuing smart cards | |
US6910638B2 (en) | Smart card that can be configured for debugging and software development using secondary communication port | |
KR100876041B1 (ko) | 반도체 장치 | |
US20080025506A1 (en) | Memory access control apparatus and method, and communication apparatus | |
JP4353435B2 (ja) | 乱数発生方法と半導体集積回路装置及び電子装置 | |
JPS62164187A (ja) | テストプログラム起動方式 | |
JPS6270993A (ja) | デ−タを記憶し処理するための携帯可能なデ−タ担体 | |
JPH0444314B2 (ja) | ||
US6783078B1 (en) | Universal serial bus (USB) smart card having read back testing features and related system, integrated circuit, and methods | |
US20070299894A1 (en) | Random number generating apparatus, random number generating control method, memory access control apparatus, and communication apparatus | |
US6965977B2 (en) | Tamper-resistant method and data processing system using the same | |
US20070297605A1 (en) | Memory access control apparatus and method, and communication apparatus | |
CN104459519A (zh) | 一种芯片安全测试方法及装置 | |
CN111199023A (zh) | 一种mcu程序的密钥***及解密方法 | |
JP2000250816A (ja) | 集積回路の認証方法 | |
KR19990058372A (ko) | 스마트 카드를 이용한 컴퓨터의 보안 방법 | |
JP2006195901A (ja) | 半導体装置 | |
JP2929696B2 (ja) | シングルチップマイクロコンピュータ | |
US7171533B2 (en) | Storage device | |
US20070023502A1 (en) | Composite electronic card device | |
JP3205998B2 (ja) | シングルチップマイクロコンピュータ | |
US20030149877A1 (en) | Smart card with keypro function |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060117 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080916 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081113 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081209 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090421 |