JP2000215793A - Field emission type cold cathode and its manufacture - Google Patents

Field emission type cold cathode and its manufacture

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JP2000215793A
JP2000215793A JP1354599A JP1354599A JP2000215793A JP 2000215793 A JP2000215793 A JP 2000215793A JP 1354599 A JP1354599 A JP 1354599A JP 1354599 A JP1354599 A JP 1354599A JP 2000215793 A JP2000215793 A JP 2000215793A
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cathode
gate electrode
forming
region
field emission
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JP1354599A
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Hiroshi Oki
博 大木
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  • Vessels, Lead-In Wires, Accessory Apparatuses For Cathode-Ray Tubes (AREA)
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Abstract

PROBLEM TO BE SOLVED: To permit XY address capable of arranging a peripheral circuit comprising a transistor of CMOS or the like and a focusing electrode for focusing an emitted electron beam, equipped with high withstand voltage cathode wiring. SOLUTION: An electron emission region is formed on a projecting part of a silicon substrate 1, and a peripheral circuit region is formed on a recess part. In the electron emission region, a gate insulating layer 10 and a gate electrode 14 are formed on the silicon substrate 1 so as to enclose the periphery of the head part of a cathode 19, and an inter-layer insulating layer 21 and a focusing electrode 43 are formed on the upper layer of the gate electrode 14. On the other hand, in the peripheral circuit region (recess part), an MOC transistor is element-separated by a locus 6, and lead-out wiring 41, 42 are installed on the inter-layer insulating layer 21 for a gate electrode 17, a source and a drain 18.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、基板の凸部に電子
放出領域、凹部に周辺回路領域を設けると共に、集束電
極及び信頼性の高いカソード配線を配設することによ
り、簡便に、且つ低コストに製造可能な電界放出型冷陰
極及びその製造方法を提供する。BACKGROUND OF THE INVENTION The present invention provides a simple and low-cost structure by providing an electron emission region in a convex portion of a substrate and a peripheral circuit region in a concave portion, and providing a focusing electrode and a highly reliable cathode wiring. Provided are a field emission cold cathode which can be manufactured at low cost and a method for manufacturing the same.

【０００２】[0002]

【従来の技術】電子放出源として用いられる電子放出素
子は、超高速マイクロ波素子、平面型画像表示素子など
への応用が進められている。従来、電子放出源として、
熱陰極型の電子放出素子が数多く用いられてきた。しか
し、熱陰極型電子放出素子は、加熱によるエネルギーロ
スが大きいこと、陰極先端の消耗・汚染が激しい等の問
題があった。そこで、近年、冷陰極型の電子放出素子が
提案された。この中でも、鋭利な先端を有する円錐状の
エミッタと、そのエミッタの近傍に形成されたゲート層
からなる電界効果型冷陰極を用いた電子放出素子は、最
近盛んに研究が行われている。2. Description of the Related Art Electron-emitting devices used as electron-emitting sources are being applied to ultra-high-speed microwave devices, flat-panel image display devices, and the like. Conventionally, as an electron emission source,
Many hot cathode type electron-emitting devices have been used. However, the hot cathode type electron-emitting device has problems such as a large energy loss due to heating, and severe exhaustion and contamination of the cathode tip. Therefore, in recent years, a cold cathode type electron-emitting device has been proposed. Among them, an electron-emitting device using a field-effect cold cathode composed of a conical emitter having a sharp tip and a gate layer formed near the emitter has been actively studied recently.

【０００３】特許第２７２８８１３号公報には上記電界
放出型冷陰極が開示されており、図１２はこの電界放出
型冷陰極の製造工程を示す説明図である。この電界放出
型冷陰極は、基板１１１上に突起状の電子放出部の先端
（カソード先端１１０）を取り囲むように、ゲート絶縁
膜１１２及びゲート電極１１３が順次形成されている。
このようなカソード先端部１１０の上部にアノード電極
を配置し、カソード１１０とゲート電極１１３、カソー
ド１１０とアノード電極間に電圧を印加する。鋭利な先
端を有するカソード先端部１１０にカソードとゲート間
の電界が集中し、トンネル現象により電子が真空中に引
き出される。Japanese Patent No. 2728813 discloses the above-mentioned field emission type cold cathode, and FIG. 12 is an explanatory view showing a manufacturing process of this field emission type cold cathode. In this field emission cold cathode, a gate insulating film 112 and a gate electrode 113 are sequentially formed on a substrate 111 so as to surround a tip (cathode tip 110) of a projecting electron emission portion.
An anode electrode is disposed above the cathode tip 110, and a voltage is applied between the cathode 110 and the gate electrode 113 and between the cathode 110 and the anode electrode. The electric field between the cathode and the gate is concentrated on the cathode tip 110 having a sharp tip, and electrons are drawn into a vacuum by a tunnel phenomenon.

【０００４】しかし、上述の電界効果型冷陰極は、熱酸
化マスク１１４ａで覆うことによる等方性エッチングを
用いるため、横方向の加工精度があまり高くなく、カソ
ード先端の鋭利さとゲート電極に対するカソード先端の
相対位置の制御を同時に行わなければならなかった。ま
た、ゲート電極１１３の回転斜め蒸着、及びキャップ除
去及びカソード先端１１０の露出のためのリフトオフは
低スループット、ダスト発生等の問題があった。However, since the above-mentioned field-effect cold cathode uses isotropic etching by covering it with a thermal oxidation mask 114a, the processing accuracy in the lateral direction is not so high, and the sharpness of the cathode tip and the cathode tip relative to the gate electrode are reduced. Control of the relative positions must be performed at the same time. In addition, the rotation oblique deposition of the gate electrode 113 and the lift-off for removing the cap and exposing the cathode tip 110 have problems such as low throughput and dust generation.

【０００５】これらの問題を解決するために、本願出願
人は特願平９−２５２４４４号を提案した。図１３は、
この電界放出型冷陰極の製造工程を示す説明図である。
この電界放出型冷陰極は、シリコン基板１２０の表面を
熱酸化して、マスク１２１下方部分以外を酸化シリコン
１２２とし、前記酸化シリコン１２２をエッチング除去
して、カソードを形成する凸部１２３を形成する（図１
３（ａ）〜（ｆ））。したがって、凸部の水平方向の寸
法をマスク形状で制御し、垂直方向の寸法を熱酸化で制
御することができるので、従来の等方性エッチングに比
較して加工精度を向上できる。また、ゲート電極の回転
斜め蒸着をせず、リフトオフ等の工程を用いずにゲート
絶縁膜１２４となる酸化シリコン上にゲート電極１２５
を形成し、シリコンの凸部分以外を被覆する被覆層１２
６を形成するので、蒸着時間や蒸着後の冷却時間がかか
らない（図１３（ｇ）〜（ｉ））。また、前記被覆層１
２６をマスクとして前記露出されたゲート電極１２５を
エッチング除去し、前記カソード上に存在する酸化シリ
コンを除去して電子放出部を露出するので、蒸着物質の
ダストが付着してカソードとゲート電極がショートする
などの不具合も発生しない（図１３（ｊ）〜（ｌ））。
したがって、製造される素子構造の安定性、再現性の点
で有利であると共に、歩留まりが高く、低コストで製造
できる点で利点がある。To solve these problems, the present applicant has proposed Japanese Patent Application No. 9-252444. FIG.
It is an explanatory view showing a manufacturing process of this field emission type cold cathode.
In this field emission cold cathode, the surface of the silicon substrate 120 is thermally oxidized to form silicon oxide 122 except for the portion below the mask 121, and the silicon oxide 122 is removed by etching to form a convex portion 123 forming a cathode. (Figure 1
3 (a) to (f)). Therefore, the horizontal dimension of the projections can be controlled by the mask shape, and the vertical dimension can be controlled by thermal oxidation, so that the processing accuracy can be improved as compared with conventional isotropic etching. In addition, the gate electrode 125 is not formed on the silicon oxide to be the gate insulating film 124 without performing rotation oblique deposition of the gate electrode and using a process such as lift-off.
And a coating layer 12 for covering portions other than the convex portions of silicon.
Since No. 6 is formed, no evaporation time or cooling time after evaporation is required (FIGS. 13 (g) to (i)). In addition, the coating layer 1
Using the mask 26 as a mask, the exposed gate electrode 125 is removed by etching, and the silicon oxide existing on the cathode is removed to expose the electron emission portion. Therefore, dust of a deposition material adheres and the cathode and the gate electrode are short-circuited. No troubles such as the occurrence of a problem (FIGS. 13 (j) to 13 (l)).
Therefore, it is advantageous in terms of stability and reproducibility of the element structure to be manufactured, and is advantageous in that it can be manufactured at a high yield and at low cost.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、特願平
９−２５２４４４号の電界放出型冷陰極は、上記利点は
有しているものの、冷陰極を駆動するためのＣＭＯＳ等
のトランジスタを同時に形成することが難しく、別工程
で形成した駆動回路を接続する必要がある。また、集束
電極を形成していないため、放出された電子ビームが発
散しやすい。また、カソードはＰＮ接合で基板と電気的
に絶縁することが可能であるものの、耐圧の点では不十
分であり、配線が交差するＸＹアドレスを必要とする素
子、例えば平面型画像表示素子の適用に対して不利であ
った。However, the field emission type cold cathode disclosed in Japanese Patent Application No. 9-252444 has the above advantages, but simultaneously forms a transistor such as a CMOS for driving the cold cathode. Therefore, it is necessary to connect a drive circuit formed in another process. Further, since no focusing electrode is formed, the emitted electron beam is likely to diverge. Further, although the cathode can be electrically insulated from the substrate by a PN junction, it is insufficient in terms of withstand voltage, and an element requiring an XY address at which wiring crosses, for example, application of a flat type image display element Was disadvantageous to

【０００７】本発明の目的は、ＣＭＯＳ等のトランジス
タからなる周辺回路、放出した電子ビームを集束するた
めの集束電極を配設可能にすると共に、高耐圧なカソー
ド配線を具備したＸＹアドレス可能な電界放出型冷陰極
及びその製造方法を提供する。An object of the present invention is to make it possible to dispose a peripheral circuit composed of a transistor such as a CMOS, a focusing electrode for focusing an emitted electron beam, and an XY-addressable electric field having a high-breakdown-voltage cathode wiring. An emission type cold cathode and a method for manufacturing the same are provided.

【０００８】[0008]

【課題を解決するための手段】請求項１の発明は、電子
を放出する突起状のカソードと、前記カソードから電子
を引き出すためのゲート電極と、前記カソードと前記ゲ
ート電極とを絶縁するためのゲート絶縁膜とから構成さ
れる電界放出型冷陰極である。そして、凸部及び凹部を
形成した基板を備え、前記凸部に前記カソード、ゲート
電極及びゲート絶縁膜を有する電子放出領域を形成し、
前記凹部に該電子放出領域の各部を駆動するための回路
を有する周辺回路領域を形成し、さらに少なくとも前記
電子放出領域には前記カソード及び前記ゲート電極に駆
動電圧を供給する配線をそれぞれ形成したことを特徴と
する。According to a first aspect of the present invention, there is provided a projection-like cathode for emitting electrons, a gate electrode for extracting electrons from the cathode, and a gate electrode for insulating the cathode from the gate electrode. This is a field emission cold cathode composed of a gate insulating film. And a substrate having a convex portion and a concave portion formed thereon, and the cathode, a gate electrode, and an electron emission region having a gate insulating film are formed on the convex portion,
A peripheral circuit region having a circuit for driving each part of the electron emission region is formed in the recess, and a wiring for supplying a drive voltage to the cathode and the gate electrode is formed in at least the electron emission region. It is characterized by.

【０００９】請求項２の発明は、請求項１記載の電界放
出型冷陰極であって、前記ゲート電極が不純物を導入し
たシリコンから形成されていることを特徴とする。According to a second aspect of the present invention, there is provided the field emission cold cathode according to the first aspect, wherein the gate electrode is made of silicon doped with impurities.

【００１０】請求項３の発明は、請求項１又は２記載の
電界放出型冷陰極であって、前記ゲート電極の抵抗が局
所的に変化していることを特徴とする。According to a third aspect of the present invention, in the field emission cold cathode according to the first or second aspect, the resistance of the gate electrode is locally changed.

【００１１】請求項４の発明は、請求項１ないし３のい
ずれかに記載の電界放出型冷陰極であって、前記カソー
ド配線が不純物を導入したシリコン基板から形成される
ことを特徴とする。A fourth aspect of the present invention is the field emission cold cathode according to any one of the first to third aspects, wherein the cathode wiring is formed of a silicon substrate into which impurities are introduced.

【００１２】請求項５の発明は、請求項１ないし４のい
ずれかに記載の電界放出型冷陰極であって、前記カソー
ドの基部が絶縁層によって互いに電気的に絶縁された複
数部分に分離され、それぞれの部分がカソード配線を形
成していることを特徴とする。According to a fifth aspect of the present invention, there is provided the field emission cold cathode according to any one of the first to fourth aspects, wherein a base of the cathode is divided into a plurality of portions electrically insulated from each other by an insulating layer. , And each portion forms a cathode wiring.

【００１３】請求項６の発明は、請求項１ないし５のい
ずれかに記載の電界放出型冷陰極であって、前記基板の
構造が順に上部シリコンと、酸化シリコンと、下部シリ
コンから形成されていることを特徴とする。According to a sixth aspect of the present invention, there is provided the field emission cold cathode according to any one of the first to fifth aspects, wherein the structure of the substrate is formed of upper silicon, silicon oxide, and lower silicon in order. It is characterized by being.

【００１４】請求項７の発明は、請求項１記載の構造を
有する電界放出型冷陰極の製造方法において、基板に対
して凸部と凹部を形成する工程と、第１の熱酸化マスク
となる材料を堆積する工程と、前記凸部のカソード形成
部及び凹部の周辺回路形成部に第１の熱酸化マスクを形
成する工程と、前記カソード形成部にコーン形状のカソ
ード基体を形成し、且つ周辺回路領域に素子分離領域を
形成するために第１の熱酸化マスク下以外の部分を熱酸
化する工程と、前記周辺回路領域にレジストをマスク
し、前記電子放出領域の前記熱酸化物を除去する工程
と、前記レジストマスクを除去する工程と、前記電子放
出領域に第１のゲート絶縁膜を形成し、突起状のカソー
ドを形成するための熱酸化を行う工程と、前記電子放出
領域及び前記周辺回路領域の前記第１の熱酸化マスクを
除去する工程と、前記周辺回路領域に第２のゲート絶縁
膜を形成する工程と、基板表面にゲート電極材料を堆積
する工程と、前記電子放出領域の第１のゲート電極及び
その配線、及び前記周辺回路領域の第２のゲート電極及
びその配線を形成する工程と、第１及び第２のゲート電
極、及び前記周辺回路領域の拡散層に不純物を導入する
工程と、前記第１及び第２のゲート電極、及び前記拡散
層に導入した不純物を活性化する工程と、層間絶縁膜を
堆積する工程と、前記層間絶縁膜を除去して第１のゲー
ト電極及びその配線を露出する工程と、前記電子放出領
域のカソード及び第１のゲート電極、及び前記周辺回路
領域の第２のゲート電極及び拡散層にコンタクトを形成
する工程と、前記コンタクトに配線材料を埋め込む工程
と、基板表面に集束電極、及び前記電子放出領域及び周
辺回路領域の配線を形成する工程と、前記電子放出領域
の突起状のカソード上部のゲート電極材料を除去する工
程と、前記電子放出領域のカソード形成部のみを窓開け
し、前記突起状のカソードを露出する工程と、を含むこ
とを特徴とする。According to a seventh aspect of the present invention, in the method for manufacturing a field emission cold cathode having the structure of the first aspect, a step of forming a convex portion and a concave portion on the substrate and a first thermal oxidation mask are provided. Depositing a material, forming a first thermal oxidation mask on the cathode forming portion of the convex portion and forming a first thermal oxidation mask on the peripheral circuit forming portion of the concave portion, forming a cone-shaped cathode base on the cathode forming portion, Thermally oxidizing a portion other than under the first thermal oxidation mask to form an element isolation region in a circuit region; and masking a resist in the peripheral circuit region to remove the thermal oxide in the electron emission region. Removing the resist mask, forming a first gate insulating film in the electron emission region, and performing thermal oxidation to form a protruding cathode; and forming the electron emission region and the periphery thereof. circuit Removing the first thermal oxidation mask in a region, forming a second gate insulating film in the peripheral circuit region, depositing a gate electrode material on a substrate surface, and removing the first Forming a first gate electrode and its wiring, and a second gate electrode and its wiring in the peripheral circuit region; and introducing impurities into the first and second gate electrodes and a diffusion layer in the peripheral circuit region. Activating the impurities introduced into the first and second gate electrodes and the diffusion layer; depositing an interlayer insulating film; and removing the interlayer insulating film to form a first gate electrode. Exposing the wiring, forming contacts on the cathode and the first gate electrode of the electron emission region, and the second gate electrode and the diffusion layer of the peripheral circuit region, and forming a wiring material on the contact Embedding, forming a focusing electrode on the surface of the substrate, and wiring of the electron emission region and the peripheral circuit region, removing a gate electrode material above the protruding cathode of the electron emission region, Exposing only the cathode forming portion of the region to a window to expose the protruding cathode.

【００１５】請求項８の発明は、請求項６記載の構造を
有する電界放出型冷陰極の製造方法において、基板に対
して凸部と凹部を形成する工程と、第１の熱酸化マスク
となる材料を堆積する工程と、前記凸部のカソード形成
部及び凹部の周辺回路形成部に第１の熱酸化マスクを形
成する工程と、前記カソード形成部にコーン形状のカソ
ード基体を形成し、且つ周辺回路領域に基板の酸化シリ
コンに到達する素子分離領域を形成するために熱酸化マ
スク下以外の部分を熱酸化する工程と、前記周辺回路領
域に第１のレジストマスクを形成し、前記電子放出領域
の前記熱酸化物を除去する工程と、前記レジストマスク
を除去する工程と、基板表面に第２の熱酸化マスクとな
る材料を堆積する工程と、前記電子放出領域を素子分離
するための第２のレジストマスクを形成する工程と、前
記第２のレジストマスクで覆われていない第２の熱酸化
マスクを選択的に除去する工程と、前記第２のレジスト
マスクと第２の熱酸化マスクを除去する工程と、前記電
子放出領域に第１のゲート絶縁膜を形成し、突起状のカ
ソードを形成するための熱酸化を行う工程と、前記電子
放出領域及び前記周辺回路領域の前記第１の熱酸化マス
クを除去する工程と、前記周辺回路領域に第２のゲート
絶縁膜を形成する工程と、基板表面にゲート電極材料を
堆積する工程と、前記電子放出領域の第１のゲート電極
及びその配線、及び前記周辺回路領域の第２のゲート電
極及びその配線を形成する工程と、第１及び第２のゲー
ト電極、及び前記周辺回路領域の拡散層に不純物を導入
する工程と、前記第１及び第２のゲート電極、及び前記
拡散層に導入した不純物を活性化する工程と、層間絶縁
膜を堆積する工程と、前記層間絶縁膜を除去して第１の
ゲート電極及びその配線を露出する工程と、前記電子放
出領域のカソード及び第１のゲート電極、及び前記周辺
回路領域の第２のゲート電極及び拡散層にコンタクトを
形成する工程と、前記コンタクトに配線材料を埋め込む
工程と、基板表面に集束電極、及び前記電子放出領域及
び周辺回路領域の配線を形成する工程と、前記電子放出
領域の突起状のカソード上部のゲート電極材料を除去す
る工程と、前記電子放出領域のカソード形成部のみを窓
開けし、前記突起状のカソードを露出する工程と、を含
むことを特徴とする。According to an eighth aspect of the present invention, in the method of manufacturing a field emission cold cathode having the structure according to the sixth aspect, a step of forming a convex portion and a concave portion on the substrate and a first thermal oxidation mask are provided. Depositing a material, forming a first thermal oxidation mask on the cathode forming portion of the convex portion and forming a first thermal oxidation mask on the peripheral circuit forming portion of the concave portion, forming a cone-shaped cathode base on the cathode forming portion, Thermally oxidizing a portion other than under a thermal oxidation mask in order to form an element isolation region reaching silicon oxide on the substrate in a circuit region; and forming a first resist mask in the peripheral circuit region; Removing the thermal oxide, removing the resist mask, depositing a material to be a second thermal oxidation mask on a substrate surface, and removing a second thermal oxidation mask on the substrate surface. of Forming a resist mask, selectively removing a second thermal oxidation mask that is not covered with the second resist mask, and removing the second resist mask and the second thermal oxidation mask Forming a first gate insulating film in the electron emission region and performing thermal oxidation to form a projecting cathode; and performing the first thermal oxidation of the electron emission region and the peripheral circuit region. Removing a mask, forming a second gate insulating film in the peripheral circuit region, depositing a gate electrode material on a substrate surface, and forming a first gate electrode in the electron emission region and its wiring; Forming a second gate electrode and a wiring thereof in the peripheral circuit region; introducing impurities into the first and second gate electrodes and a diffusion layer in the peripheral circuit region; 2 game Activating the impurity introduced into the gate electrode and the diffusion layer; depositing an interlayer insulating film; removing the interlayer insulating film to expose a first gate electrode and its wiring; Forming a contact on the cathode and the first gate electrode of the electron emission region and the second gate electrode and the diffusion layer of the peripheral circuit region; embedding a wiring material in the contact; Forming a wiring in the electron emission region and the peripheral circuit region; removing a gate electrode material above the protruding cathode of the electron emission region; and opening only a cathode forming portion of the electron emission region. Exposing the protruding cathode.

【００１６】請求項９の発明は、請求項７又は８記載の
電界放出型冷陰極の製造方法であって、前記基板として
ＳＯＩ(Silicon on Insulator)基板を用いることを特徴
とする。According to a ninth aspect of the present invention, there is provided a method of manufacturing a field emission cold cathode according to the seventh or eighth aspect, wherein an SOI (Silicon on Insulator) substrate is used as the substrate.

【００１７】請求項１０の発明は、請求項８記載の電界
型冷陰極の製造方法であって、前記基板に注入マスクを
形成し、酸素とイオン注入する工程と、前記基板をアニ
ールして基板内部に局所的に基板酸化シリコンを形成す
る工程とを含むによってなされることを特徴とする。According to a tenth aspect of the present invention, there is provided a method of manufacturing an electric field type cold cathode according to the eighth aspect, wherein an implantation mask is formed on the substrate, oxygen and ions are implanted, and the substrate is annealed by annealing. And forming a substrate silicon oxide locally therein.

【００１８】請求項１１の発明は、請求項７ないし１０
のいずれかに記載の電界放出型冷陰極の製造方法であっ
て、前記第１の熱酸化マスクが窒化シリコンで形成され
ることを特徴とする請求項７ないし１０のいずれかに記
載の電界放出型冷陰極の製造方法。The invention of claim 11 is the invention of claims 7 to 10
11. The method according to claim 7, wherein the first thermal oxidation mask is made of silicon nitride. Of manufacturing a cold cathode.

【００１９】請求項１２の発明は、請求項８記載の電界
放出型冷陰極の製造方法であって、前記第２の熱酸化マ
スクが窒化シリコンで形成されることを特徴とする。According to a twelfth aspect of the present invention, in the method for manufacturing a field emission cold cathode according to the eighth aspect, the second thermal oxidation mask is formed of silicon nitride.

【００２０】請求項１３の発明は、請求項８又は１１記
載の電界放出型冷陰極の製造方法であって、前記第２の
熱酸化マスクの形成がＣＶＤ法で行うことを特徴とす
る。According to a thirteenth aspect of the present invention, there is provided the method for manufacturing a field emission cold cathode according to the eighth or eleventh aspect, wherein the second thermal oxidation mask is formed by a CVD method.

【００２１】請求項１４の発明は、請求項７ないし１３
のいずれかに記載の電界放出型冷陰極の製造方法であっ
て、前記第１の熱酸化マスクを形成後、さらに熱酸化マ
スクとなる材料を堆積する工程と、該熱酸化マスクをエ
ッチバックする工程と、基板をリセスエッチングする工
程と、さらに含むことを特徴とする。The invention of claim 14 is the invention of claims 7 to 13
The method for manufacturing a field emission cold cathode according to any one of the above, wherein after forming the first thermal oxidation mask, a step of further depositing a material to be a thermal oxidation mask, and etching back the thermal oxidation mask And a step of recess etching the substrate.

【００２２】請求項１５の発明は、請求項７ないし１４
記載の電界放出型冷陰極の製造方法であって、前記突起
状のカソードに不純物を導入する工程をさらに含むこと
を特徴とする。The invention of claim 15 is the invention of claims 7 to 14
The method for producing a field emission cold cathode according to the above, further comprising a step of introducing an impurity into the projecting cathode.

【００２３】請求項１６の発明は、請求項７ないし１５
記載の電界放出型冷陰極の製造方法であって、前記突起
状のカソード以外をレジストで覆う工程と、前記突起状
のカソードに低仕事関数材料を被覆する工程と、前記レ
ジストと該レジスト表面に被覆された低仕事関数材料を
除去する工程を含むことを特徴とする。The invention of claim 16 is the invention of claims 7 to 15
A method for manufacturing a field emission cold cathode according to the above, wherein the step of covering the projection-shaped cathode other than a resist with a resist, the step of coating the projection-shaped cathode with a low work function material, Removing the coated low work function material.

【００２４】請求項１７の発明は、請求項７ないし１６
のいずれかに記載の電界放出型冷陰極の製造方法であっ
て、電子ビームを集束するための集束電極と、カソード
配線と電気的に接続した引き出し配線と、ゲート電極と
電気的に接続した引き出し配線と、前記周辺回路領域の
トランジスタを電気的に接続した引き出し配線を同一工
程で形成することを特徴とする。The seventeenth aspect of the present invention relates to the seventh to sixteenth aspects.
The method for manufacturing a field emission cold cathode according to any one of the above, wherein a focusing electrode for focusing an electron beam, an extraction wiring electrically connected to a cathode wiring, and an extraction electrically connected to a gate electrode. A wiring and a lead-out wiring electrically connecting the transistor in the peripheral circuit region are formed in the same step.

【００２５】請求項１８の発明は、請求項７ないし１７
のいずれかに記載の電界放出型冷陰極の製造方法であっ
て、前記ゲート電極の堆積材料が多結晶シリコンである
ことを特徴とする。The invention of claim 18 is the invention of claims 7 to 17
3. The method of manufacturing a field emission cold cathode according to claim 1, wherein a deposition material of the gate electrode is polycrystalline silicon.

【００２６】請求項１９の発明は、請求項７ないし１８
のいずれかに記載の電界放出型冷陰極の製造方法であっ
て、前記ゲート電極の堆積材料が不純物を導入したシリ
コンであることを特徴とする。The invention of claim 19 is the invention of claims 7 to 18
5. The method for manufacturing a field emission cold cathode according to any one of the above, wherein the deposition material of the gate electrode is silicon into which impurities are introduced.

【００２７】請求項２０の発明は、請求項１５ないし１
９のいずれかに記載の電界放出型冷陰極の製造方法であ
って、前記ゲート電極の堆積後、高融点金属材料のシリ
サイド形成を行うことを特徴とする。The invention of claim 20 is the invention of claims 15 to 1
9. The method for manufacturing a field emission cold cathode according to any one of items 9, wherein a silicide of a refractory metal material is formed after the gate electrode is deposited.

【００２８】請求項２１の発明は、請求項７ないし２０
のいずれかに記載の電界放出型冷陰極の製造方法であっ
て、前記層間絶縁膜堆積工程でＢＰＳＧを堆積し、アニ
ール工程でリフローすることを特徴とする。[0028] The invention of claim 21 is the invention of claims 7 to 20.
3. The method of manufacturing a field emission cold cathode according to claim 1, wherein BPSG is deposited in said interlayer insulating film deposition step, and reflow is performed in an annealing step.

【００２９】請求項２２の発明は、請求項７ないし２１
のいずれかに記載の電界放出型冷陰極の製造方法であっ
て、前記層間絶縁膜の堆積後、ＣＭＰ法で研磨すること
を特徴とする。The invention of claim 22 is the invention of claims 7 to 21
5. The method for manufacturing a field emission cold cathode according to any one of the above, wherein the interlayer insulating film is deposited and then polished by a CMP method.

【００３０】請求項２３の発明は、請求項７ないし２２
のいずれかに記載の電界放出型冷陰極の製造方法であっ
て、前記コンタクトがラウンドエッチング工程を含むこ
とを特徴とする。The invention of claim 23 is the invention of claims 7 to 22
3. The method of manufacturing a field emission cold cathode according to claim 1, wherein the contact includes a round etching step.

【００３１】請求項２４の発明は、請求項７ないし２３
のいずれかに記載の電界放出型冷陰極の製造方法であっ
て、前記コンタクトが金属を埋め込んで形成されるプラ
グ工程を含むことを特徴とする。The invention of claim 24 is the invention of claims 7 to 23
The method of manufacturing a field emission cold cathode according to any one of the above, further comprising a plug step in which the contact is formed by burying a metal.

【００３２】請求項２５の発明は、請求項７ないし２４
のいずれかに記載の電界放出型冷陰極の製造方法であっ
て、前記電子放出領域のカソード形成部のみを窓開けす
るマスクがフォトレジストであり、前記低仕事関数材料
の被覆がスパッタ法で行われることを特徴とする。[0032] The invention of claim 25 is the invention of claims 7 to 24.
The method for manufacturing a field emission cold cathode according to any one of the above, wherein a mask for opening only a cathode forming portion of the electron emission region is a photoresist, and the coating of the low work function material is performed by a sputtering method. It is characterized by being performed.

【００３３】請求項２６の発明は、請求項１ないし６の
いずれかの構造を有する電界放出型冷陰極から電子を放
出するバックプレートと、該電子を受けて発光するフェ
イスプレートとを有することを特徴とする平面型画像表
示装置である。According to a twenty-sixth aspect of the present invention, there is provided a back plate which emits electrons from the field emission cold cathode having the structure of any one of the first to sixth aspects, and a face plate which receives the electrons and emits light. This is a featured flat-panel image display device.

【００３４】請求項２７の発明は、請求項７ないし２５
のいずれかの製造方法により製造された電界放出型冷陰
極から電子を放出するバックプレートと、該電子を受け
て発光するフェイスプレートとを有することを特徴とす
る平面型画像表示装置である。The invention of claim 27 is the invention of claims 7 to 25.
A flat plate image display device comprising: a back plate that emits electrons from a field emission cold cathode manufactured by any one of the manufacturing methods described above; and a face plate that receives the electrons and emits light.

【００３５】[0035]

【発明の実施の形態】以下、本発明による実施の形態に
ついて、図面を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００３６】＜第１実施形態＞図１は、本発明の第１の
実施形態の電界放出型冷陰極の断面斜視図であり、図２
は断面図である。この電界放出型冷陰極は、半導体であ
るシリコン基板１の上に形成されている。このシリコン
基板１の一部をエッチングして凹部を形成し、他の部分
を凸部とする。この凹部を周辺回路領域として、冷陰極
を駆動するドライバーからなる周辺回路を形成する。ま
た凸部を電子放出領域として、カソードやゲート電極な
どからなる電子放出部分を形成する。このような凸部と
凹部を形成することにより、電子放出領域と周辺回路領
域を同一シリコン基板上に同時に形成することが可能と
なる。この製造工程については、後述する。<First Embodiment> FIG. 1 is a sectional perspective view of a field emission cold cathode according to a first embodiment of the present invention, and FIG.
Is a sectional view. This field emission cold cathode is formed on a silicon substrate 1 which is a semiconductor. A part of the silicon substrate 1 is etched to form a concave part, and the other part is made a convex part. Using the recess as a peripheral circuit region, a peripheral circuit including a driver for driving the cold cathode is formed. In addition, an electron emission portion including a cathode, a gate electrode, and the like is formed using the projection as an electron emission region. By forming such projections and depressions, the electron emission region and the peripheral circuit region can be formed simultaneously on the same silicon substrate. This manufacturing process will be described later.

【００３７】以下に、この電子放出型冷陰極の構造につ
いて説明する。電子放出領域（凸部）においては、シリ
コン基板１にシリコンの突起を形成し、そこに不純物を
導入し、低仕事関数材料３５を被覆して、カソード１９
が形成されている。このようなカソード１９の先端部周
囲を取り囲むように、シリコン基板１にゲート絶縁層１
０、ゲート電極１４が形成され、ゲート電極１４の上層
には層間絶縁層２１、集束電極４３が形成されている。
ゲート電極１４を多結晶シリコンで形成し、イオン注入
法で不純物導入すれば、局所的に抵抗値を可変でき、ゲ
ート抵抗を挿入した電流制限機構を電界放出型冷陰極に
付与できる。Hereinafter, the structure of the electron emission type cold cathode will be described. In the electron emission region (projection), a projection of silicon is formed on the silicon substrate 1, an impurity is introduced therein, a low work function material 35 is coated, and a cathode 19 is formed.
Are formed. The gate insulating layer 1 is formed on the silicon substrate 1 so as to surround the tip of the cathode 19.
0, a gate electrode 14 is formed, and an interlayer insulating layer 21 and a focusing electrode 43 are formed above the gate electrode 14.
If the gate electrode 14 is formed of polycrystalline silicon and impurities are introduced by ion implantation, the resistance can be locally varied, and a current limiting mechanism with a gate resistor inserted can be provided to the field emission cold cathode.

【００３８】さらに電子放出領域においては、カソード
１９に駆動電圧を印加するためのカソード配線２０が形
成されている。ゲート電極１４も周辺回路から駆動電圧
が印加されるよう配線される。このゲート電極１４及び
カソード配線２０に対して電気的に接続する引き出し配
線４２，４４が表面に設けられ、外部とのアクセスを可
能としている。Further, in the electron emission region, a cathode wiring 20 for applying a driving voltage to the cathode 19 is formed. The gate electrode 14 is also wired so that a driving voltage is applied from a peripheral circuit. Lead wires 42 and 44 electrically connected to the gate electrode 14 and the cathode wire 20 are provided on the surface to enable access to the outside.

【００３９】一方、周辺回路領域（凹部）においては、
用いられる回路設計に対応したＭＯＳトランジスタが配
設されている。このＭＯＳトランジスタはロコス６で素
子分離され、ゲート電極１７及びソース及びドレイン１
８に対して、層間絶縁層２１上に引き出し配線４１，４
０が設けられて、所望のロジック回路、メモリ回路等を
形成することが可能となる。On the other hand, in the peripheral circuit region (recess),
MOS transistors corresponding to the circuit design to be used are provided. This MOS transistor is element-isolated by the LOCOS 6, and the gate electrode 17 and the source and drain 1
8, lead wires 41, 4
0 is provided, so that a desired logic circuit, memory circuit, or the like can be formed.

【００４０】図３〜図５の（ａ）〜（ｔ）の工程断面図
を用いて、このような電界放出型冷陰極の製造方法につ
いて説明する。まず、シリコン基板１の電子放出領域を
レジスト２でマスクし、周辺回路領域のシリコンをエッ
チングし、シリコン基板１に凸部１ａと凹部１ｂを形成
する。このシリコンエッチングは等方性、異方性エッチ
ングのどちらでも構わない。後工程でのゲート電極の段
差部分での被覆性を考慮に入れれば、等方性エッチング
で穏やかな段差を形成することが好ましい。そこで、図
３（ａ）のように、本実施形態においては、通常条件の
シリコン等方性ドライエッチングを用いて、シリコン基
板１を５０００Åエッチングした。A method of manufacturing such a field emission type cold cathode will be described with reference to FIGS. 3 to 5 (a) to (t). First, the electron emission region of the silicon substrate 1 is masked with the resist 2 and the silicon in the peripheral circuit region is etched to form the projection 1a and the depression 1b on the silicon substrate 1. This silicon etching may be either isotropic or anisotropic etching. Taking into account the coverage at the step portion of the gate electrode in a later step, it is preferable to form a gentle step by isotropic etching. Therefore, as shown in FIG. 3A, in this embodiment, the silicon substrate 1 is etched by 5000 ° using silicon isotropic dry etching under normal conditions.

【００４１】次に、電子放出領域及び周辺回路領域に熱
酸化マスクを形成する。熱酸化マスクとしては、シリコ
ン半導体プロセスで通常用いられている窒化シリコンが
好ましい。堆積方法としては、この熱酸化マスク形成に
関しては、特に限定するような方法はない。本実施形態
においては、１２００Åの窒化シリコンをＣＶＤ法で堆
積した。引き続き、通常のフォト工程、エッチング工程
で所望のパターニングを行い、図３（ｂ）のような熱酸
化マスク３，４，５を形成した。電子放出領域において
は、カソード形成部分（熱酸化マスク４の部分）及びカ
ソード電極配線部分（熱酸化マスク５の部分）を残し、
一方、周辺回路部分においては、ＭＯＳトランジスタの
拡散層形成部分（熱酸化マスク３の部分）に窒化シリコ
ンを残して熱酸化マスクとした。Next, a thermal oxidation mask is formed in the electron emission region and the peripheral circuit region. As the thermal oxidation mask, silicon nitride which is usually used in a silicon semiconductor process is preferable. As a deposition method, there is no particular method for forming the thermal oxidation mask. In this embodiment, 1,200 ° silicon nitride is deposited by the CVD method. Subsequently, desired patterning was performed in a usual photo step and etching step to form thermal oxidation masks 3, 4, and 5 as shown in FIG. In the electron emission region, a cathode formation portion (the thermal oxidation mask 4 portion) and a cathode electrode wiring portion (the thermal oxidation mask 5 portion) are left.
On the other hand, in the peripheral circuit portion, a thermal oxidation mask was formed by leaving silicon nitride on the diffusion layer forming portion of the MOS transistor (the portion of the thermal oxidation mask 3).

【００４２】また、上述のように形成した熱酸化マスク
をパッド酸化（２００Å）し、更に窒化シリコン（１２
００Å）を堆積し、エッチバックすることで、サイドウ
ォール付窒化シリコンの酸化マスクを形成する。このこ
とにより、微細パターンのカソードでアスペクト比の高
いコーン形状が得られる。The thermal oxidation mask formed as described above is pad-oxidized (200 °), and furthermore, silicon nitride (12
Then, an oxide mask of silicon nitride with a sidewall is formed by depositing and etching back. As a result, a cone having a high aspect ratio can be obtained with a cathode having a fine pattern.

【００４３】次に、電子放出領域のカソード基体の形成
及び周辺回路領域の素子分離を形成する。まず、図３
（ｂ）の窒化シリコンをマスクとして、さらに熱酸化す
る。図３（ｃ）のように、通常のウエット酸化で５００
０Åの熱酸化膜７を設ける。次に、電子放出領域の熱酸
化膜７を除去し、カソード基体となるコーン形状９を形
成した。このとき、図３（ｄ）のように、周辺回路領域
をレジスト８でマスクし、等方性ドライエッチングで熱
酸化膜７を除去した。Next, the formation of the cathode substrate in the electron emission region and the element isolation in the peripheral circuit region are formed. First, FIG.
Further thermal oxidation is performed using the silicon nitride of (b) as a mask. As shown in FIG.
A 0 ° thermal oxide film 7 is provided. Next, the thermal oxide film 7 in the electron emission region was removed to form a cone shape 9 serving as a cathode substrate. At this time, as shown in FIG. 3D, the peripheral circuit region was masked with a resist 8, and the thermal oxide film 7 was removed by isotropic dry etching.

【００４４】次に、電子放出領域のゲート絶縁層１０を
形成すると共に、カソード１９の先端を先鋭化する。す
なわち、図３（ｄ）のレジスト８を剥離し、４０００Å
熱酸化することにより、図３（ｅ）に示すような第１の
ゲート絶縁層１０を形成した。次に、電子放出領域及び
周辺回路領域の熱酸化マスク３，４，５を除去し、シリ
コン表面１１，１２を露出する。図３（ｆ）のように、
リン酸ボイル（１２０℃、２時間）することで、表面に
ある窒化シリコンをすべて除去した。Next, the gate insulating layer 10 in the electron emission region is formed, and the tip of the cathode 19 is sharpened. That is, the resist 8 shown in FIG.
By thermal oxidation, a first gate insulating layer 10 as shown in FIG. 3E was formed. Next, the thermal oxidation masks 3, 4, and 5 in the electron emission region and the peripheral circuit region are removed, and the silicon surfaces 11, 12 are exposed. As shown in FIG.
By boiling with phosphoric acid (120 ° C., 2 hours), all silicon nitride on the surface was removed.

【００４５】次に、周辺回路領域の第２のゲート絶縁層
１３を形成する。図３（ｆ）に示すように、露出したシ
リコン表面を１００Å熱酸化することにより、図３
（ｇ）に示すような第２のゲート絶縁層１３を形成し
た。次に、ゲート電極１４を堆積する。ゲート電極材料
として、加工性の点で多結晶シリコンが好ましい。多結
晶シリコンをゲート電極１４として用いると、後述する
図４（ｊ）で不純物濃度が可変可能になり、ゲート電極
１４に抵抗を挿入した電流制限機構が付与できる。ま
た、このような電流制限機構を必要としない場合は、あ
らかじめ不純物を導入したドープドシリコンの堆積を行
う。Next, a second gate insulating layer 13 in the peripheral circuit region is formed. As shown in FIG. 3 (f), the exposed silicon surface is thermally oxidized at 100.degree.
A second gate insulating layer 13 as shown in (g) was formed. Next, the gate electrode 14 is deposited. As a gate electrode material, polycrystalline silicon is preferable in terms of processability. When polycrystalline silicon is used for the gate electrode 14, the impurity concentration can be changed in FIG. 4 (j) described later, and a current limiting mechanism in which a resistor is inserted into the gate electrode 14 can be provided. When such a current limiting mechanism is not required, doped silicon doped with impurities is deposited in advance.

【００４６】ゲート電極１４の堆積法としては、カソー
ド基体のコーン形状を被覆性良く堆積するという点で、
ＣＶＤ法が好ましい。図３（ｈ）においては、ノンドー
プ多結晶シリコンをＣＶＤ法で１５００Å堆積し、ゲー
ト電極１４を形成した。このようなゲート電極１４の配
線が長い場合、堆積した多結晶シリコンに対しＴｉ、Ｃ
ｏ、Ｎｉ、Ｗ等の高融点金属のシリサイドを形成するこ
とが好ましい。このようなシリサイドの形成は、通常の
シリコン半導体プロセスで用いられているサリサイド工
程を利用すれば良い。The method of depositing the gate electrode 14 is that the cone shape of the cathode substrate is deposited with good coverage.
The CVD method is preferred. In FIG. 3H, non-doped polycrystalline silicon was deposited at 1500 ° by a CVD method to form a gate electrode 14. When the wiring of such a gate electrode 14 is long, Ti, C
It is preferable to form a silicide of a high melting point metal such as o, Ni, and W. Such a silicide may be formed using a salicide process used in a normal silicon semiconductor process.

【００４７】次に、電子放出領域のカソードコンタクト
部分の露出、周辺回路領域のトランジスタのゲート電極
１４の形成を行う。図４（ｉ）のように、電子放出領域
のゲート電極部分１４及び周辺回路領域のトランジスタ
のゲート電極部分１７を、それぞれレジスト１５，１６
でマスクし、多結晶シリコンエッチングを行った。この
多結晶シリコンエッチングは通常のＬＳＩのエッチング
条件を用いてよい。Next, the cathode contact portion in the electron emission region is exposed, and the gate electrode 14 of the transistor in the peripheral circuit region is formed. As shown in FIG. 4I, the gate electrode portion 14 in the electron emission region and the gate electrode portion 17 of the transistor in the peripheral circuit region are respectively
And polycrystalline silicon etching was performed. This polycrystalline silicon etching may use ordinary LSI etching conditions.

【００４８】次に、レジスト１５，１６を除去した後、
図４（ｊ）に示すように、電子放出領域のゲート電極１
４及びカソード配線コンタクト部２０への不純物の導
入、及び周辺回路領域のトランジスタのゲート電極１７
及び拡散層１８への不純物の導入を行う。不純物の導入
法としては、イオン注入法が好ましく、本実施形態にお
いては、注入エネルギー：５０ＫｅＶ、注入量：３×１
０15ｃｍ-2で75Ａｓ+をイオン注入した。イオン種に関
しては、31Ｐ+でも構わず、そのイオン注入条件は堆積
した多結晶シリコンの膜厚等で決定されるべきである。
イオン注入後、不純物の活性化のための、アニール（炉
アニール、８５０℃、３０分）を行った。シリコン基板
１としてＰ型シリコン基板を用いれば、電子放出領域の
カソード配線２０はＰＮ接合でシリコン基板と電気的に
絶縁でき、周辺回路領域のＭＯＳトランジスタはＮチャ
ンネルとなる。ＰチャンネルのＭＯＳトランジスタの形
成は、Ｎウェルを高エネルギー注入機（31Ｐ+イオン注
入）で形成後、Ｐチャンネル形成領域に対して49ＢＦ2 +
を４０ｋｅＶ、２×１０15ｃｍ-2程度のイオン注入で行
う。Next, after removing the resists 15 and 16,
As shown in FIG. 4 (j), the gate electrode 1 in the electron emission region
4 and the introduction of impurities into the cathode wiring contact portion 20, and the gate electrode 17 of the transistor in the peripheral circuit region.
Then, impurities are introduced into the diffusion layer 18. As a method for introducing the impurities, an ion implantation method is preferable. In this embodiment, the implantation energy is 50 KeV, and the implantation amount is 3 × 1.
75 As + was ion-implanted at 0 15 cm -2 . The ion species may be 31 P + , and the ion implantation conditions should be determined by the thickness of the deposited polycrystalline silicon and the like.
After the ion implantation, annealing (furnace annealing, 850 ° C., 30 minutes) for activating impurities was performed. If a P-type silicon substrate is used as the silicon substrate 1, the cathode wiring 20 in the electron emission region can be electrically insulated from the silicon substrate by a PN junction, and the MOS transistor in the peripheral circuit region becomes N-channel. To form a P-channel MOS transistor, an N-well is formed by a high energy implanter ( 31 P + ion implantation), and then 49 BF 2 +
Is performed by ion implantation at about 40 keV and about 2 × 10 15 cm −2 .

【００４９】また、上述のイオン注入による不純物の導
入過程において、マスクを用いて電子放出領域のゲート
電極部分１４のレジスト１６を完全には除去せずに一部
を残して不純物を導入する実験も行った。レジスト１６
を残した領域の多結晶シリコン中にはイオン注入が行わ
れず、ゲート電極１４に局所的に高抵抗な部分が形成さ
れるため、ゲート電極１４に抵抗を挿入した電流制限機
構を付与することのできることが確認された。この実験
においては、多結晶シリコンの一部にイオン注入が行わ
れないようにして高抵抗な部分を形成したが、高抵抗な
部分を形成する方法としてはこれに限らず、多結晶シリ
コン中の不純物に濃度変化を与えることにより、ゲート
電極１４の抵抗が局所的に変化するような方法であれ
ば、どのような方法でも用い得ることは言うまでもな
い。In the above-described process of introducing impurities by ion implantation, there is also an experiment in which a mask is used to completely remove the resist 16 in the gate electrode portion 14 of the electron emission region without completely removing the resist 16 to introduce the impurity. went. Resist 16
The ion-implantation is not performed in the polycrystalline silicon in the region where the gate electrode 14 is left, and a locally high-resistance portion is formed in the gate electrode 14. It was confirmed that it was possible. In this experiment, a high-resistance portion was formed by preventing ion implantation from being performed on a portion of the polycrystalline silicon. However, the method of forming the high-resistance portion is not limited to this. It goes without saying that any method can be used as long as the resistance of the gate electrode 14 is locally changed by giving a concentration change to the impurity.

【００５０】次に、図４（ｋ）のように、層間絶縁膜２
１を堆積する。層間絶縁膜２１としては、Ｏ3−ＴＥＯ
Ｓ、Ｐ−ＴＥＯＳ等種々の酸化シリコンの堆積が考えら
れる。また、スパッタリングと堆積を交互に行えるＥＣ
Ｒ−ＣＶＤ法も好ましい。一方、ＢＰＳＧ、ＳＯＧ等の
堆積でも問題はない。本実施形態においては、Ｐ−ＴＥ
ＯＳを１１５００Å堆積した。Next, as shown in FIG. 4K, the interlayer insulating film 2 is formed.
1 is deposited. O 3 -TEO is used as the interlayer insulating film 21.
Various silicon oxides such as S and P-TEOS may be deposited. EC that can alternately perform sputtering and deposition
The R-CVD method is also preferable. On the other hand, there is no problem in depositing BPSG, SOG, or the like. In the present embodiment, P-TE
The OS was deposited at 11500 °.

【００５１】次に、図４（ｌ）に示すように、層間絶縁
膜２１を除去し、電子放出領域のゲート電極１４を露出
する。層間絶縁膜２１の除去方法としては、加工精度、
平坦化の点でＣＭＰ法による研磨が好ましい。ＣＭＰ法
で層間絶縁膜２１を５０００Å研磨し、ゲート電極１４
を露出した。一方、層間絶縁膜２１として、ＢＰＳＧを
堆積した場合、リフローのためのアニール（８５０℃、
３０分）を行い、エッチバックすることで、ゲート電極
１４を露出しても構わない。しかし、制御性の点で注意
が必要であることと、製造工程トータルでの熱履歴を考
慮したアニール条件の設定が必要である。Next, as shown in FIG. 4 (l), the interlayer insulating film 21 is removed, and the gate electrode 14 in the electron emission region is exposed. As a method for removing the interlayer insulating film 21, processing accuracy,
Polishing by the CMP method is preferred in terms of planarization. The interlayer insulating film 21 is polished by 5000.degree.
Was exposed. On the other hand, when BPSG is deposited as the interlayer insulating film 21, annealing for reflow (850 ° C.,
(30 minutes), and the gate electrode 14 may be exposed by etching back. However, attention must be paid to controllability, and annealing conditions must be set in consideration of the thermal history of the entire manufacturing process.

【００５２】次に、図４（ｍ）のように、電子放出領域
のカソード配線２０及びゲート電極１４、及び周辺回路
領域のＭＯＳトランジスタの拡散層１８及びゲート電極
１７に対するコンタクトを形成する。このようなコンタ
クト部分を窓開けしたレジスト２３のパターニング後、
ドライエッチングでコンタクトを形成する。電子放出領
域の層間絶縁膜２１ａは１５００Å程度、周辺回路領域
の層間絶縁膜２１ｂは６５００Å程度であり、ドライエ
ッチングの際のシリコンに対する選択比は５０以上を必
要とする。ドライエッチングでのコンタクト形成後、ウ
エットエッチングでコンタクト上部にラウンドを形成す
ることが好ましい。このようなラウンドを形成したコン
タクトを用いると、次工程での配線材料の埋め込みが容
易になり、簡便で低コストな電界放出型冷陰極の製造が
可能になるからである。Next, as shown in FIG. 4 (m), contacts are made to the cathode wiring 20 and the gate electrode 14 in the electron emission region and to the diffusion layer 18 and the gate electrode 17 of the MOS transistor in the peripheral circuit region. After patterning the resist 23 having such contact portions opened in the window,
A contact is formed by dry etching. The interlayer insulating film 21a in the electron emission region is about 1500 °, the interlayer insulating film 21b in the peripheral circuit region is about 6500 °, and the selectivity to silicon during dry etching needs to be 50 or more. After forming the contact by dry etching, it is preferable to form a round on the contact by wet etching. This is because the use of a contact formed with such a round facilitates the embedding of a wiring material in the next step, and makes it possible to manufacture a simple and low-cost field emission cold cathode.

【００５３】次に、図４（ｎ）のように、コンタクトを
埋め込むための配線材料２９を堆積する。本実施形態に
おいては、Ａｌ−Ｓｉ−Ｃｕをスパッタ法で堆積した。
例えば、コンタクトが０．５μｍ以下である場合、Ａｌ
−Ｓｉ−Ｃｕをコンタクト埋め込み、及び配線材料とし
て用いることは難しい。この場合、プラグ工程を採用す
ることが好ましい。このプラグ工程は、Ｗ等をＣＶＤ法
で堆積し、エッチバックすることで、形成可能である。
その後、配線材料を堆積すればよい。プラグ工程を採用
するか、どうかは当業者が電界放出型冷陰極の設計を基
に判断できるものである。Next, as shown in FIG. 4 (n), a wiring material 29 for embedding the contact is deposited. In the present embodiment, Al-Si-Cu is deposited by a sputtering method.
For example, if the contact is 0.5 μm or less, Al
It is difficult to use -Si-Cu as a contact embedding and wiring material. In this case, it is preferable to employ a plug process. This plug step can be formed by depositing W or the like by a CVD method and etching back.
Thereafter, a wiring material may be deposited. Whether or not to use the plug process can be determined by those skilled in the art based on the design of the field emission cold cathode.

【００５４】次に、配線材料２９をパターニングする。
図４（ｏ）のように、所望の形状のフォトマスクでレジ
スト３０を形成し、配線材料２９をドライエッチングし
た。次に、電子放出領域のカソード先端部分のゲート電
極１４を除去する。図４（ｐ）のように、図４（ｏ）で
形成したレジスト３０をエッチングマスクとし、ドライ
エッチングした。このエッチング量はカソード１９の先
端とゲート電極１４が同一の高さになるように決定され
るべきであり、本実施形態においては、２０００Å相当
のゲート電極１４をエッチングした。Next, the wiring material 29 is patterned.
As shown in FIG. 4 (o), a resist 30 was formed using a photomask having a desired shape, and the wiring material 29 was dry-etched. Next, the gate electrode 14 at the tip of the cathode in the electron emission region is removed. As shown in FIG. 4 (p), dry etching was performed using the resist 30 formed in FIG. 4 (o) as an etching mask. This etching amount should be determined so that the tip of the cathode 19 and the gate electrode 14 have the same height. In the present embodiment, the gate electrode 14 equivalent to 2000 ° was etched.

【００５５】次に、図５（ｑ）のように、カソード１９
の先端周辺のゲート絶縁層１０を除去し、カソード先端
を露出する。そのために、電子放出領域のカソード部分
のみを窓開けしたレジスト３３を形成する。レジスト３
３のカソード側のエッジは図４（ｐ）における集束電極
４３に相当する配線材料とその下層に突き出した層間絶
縁層１０の間にアライメントすることが好ましい。これ
を考慮に入れ、集束電極４３を設計すべきであると共
に、アライメント精度に関しても注意が必要である。カ
ソード先端周辺のゲート絶縁層１０の除去は、カソード
１９の先端のダメージ低減のため、ウエットエッチング
を採用することが好ましい。本実施形態においては、バ
ファードフッ酸（ＢＨＦ）で所定量エッチング除去し
た。Next, as shown in FIG.
The gate insulating layer 10 around the tip of the cathode is removed to expose the cathode tip. For this purpose, a resist 33 is formed in which only the cathode portion of the electron emission region is opened. Resist 3
The cathode side edge of 3 is preferably aligned between the wiring material corresponding to the focusing electrode 43 in FIG. 4 (p) and the interlayer insulating layer 10 protruding thereunder. Taking this into consideration, the focusing electrode 43 should be designed, and attention should be paid to the alignment accuracy. The removal of the gate insulating layer 10 around the cathode tip preferably employs wet etching in order to reduce damage to the tip of the cathode 19. In the present embodiment, a predetermined amount of etching removal was performed using buffered hydrofluoric acid (BHF).

【００５６】次に、カソード先端に不純物を導入し、低
抵抗化する。不純物の導入は、図５（ｑ）で形成したレ
ジスト３３を注入マスクとして行う。このカソード先端
への不純物の導入は、電界放出型冷陰極の所望する特
性、基板種を考慮に入れ決定すべきであり、必要としな
い場合、この工程は省略できる。本実施形態において
は、図５（ｒ）のように、注入エネルギー：１２０Ｋｅ
Ｖ、注入量：５×１０15ｃｍ-2で31Ｐ+をイオン注入
し、カソード先端３４をＮ+層にした。Next, impurities are introduced into the tip of the cathode to reduce the resistance. The introduction of the impurities is performed using the resist 33 formed in FIG. The introduction of the impurity into the cathode tip should be determined in consideration of the desired characteristics of the field emission type cold cathode and the type of substrate, and if not necessary, this step can be omitted. In the present embodiment, as shown in FIG.
V, 31 P + was ion-implanted at an implantation dose of 5 × 10 15 cm −2 to make the cathode tip 34 an N + layer.

【００５７】次に、低仕事関数材料をカソード先端に被
覆する。低仕事関数材料の被覆は、図５（ｑ）で形成し
たレジスト３３を注入マスクとして行う。このような低
仕事関数材料としては、高融点金属、高融点金属酸化
物、高融点金属炭化物、高融点金属窒化物等の材料が素
子特性の点で好ましいが、これらの材料に限定するもの
ではない。また、低仕事関数材料の被覆構造としては、
単一の材料だけではなく、２種以上の材料を被覆した多
層構造でも構わない。更に、被覆法に関しては、スパッ
タ法、蒸着法のどちらでも構わないが、高温、高真空下
という厳しい条件を用いないスパッタ法が好ましい。本
実施形態においては、図５（ｓ）のように、ＨｆＣ／Ｍ
ｏ多層膜（低仕事関数材料）３５を５ｎｍ／１０ｎｍ、
スパッタ法で被覆した。Next, a low work function material is coated on the cathode tip. The coating of the low work function material is performed using the resist 33 formed in FIG. As such a low work function material, materials such as a high melting point metal, a high melting point metal oxide, a high melting point metal carbide, and a high melting point metal nitride are preferable in terms of element characteristics, but are not limited to these materials. Absent. In addition, as a coating structure of a low work function material,
Not only a single material but also a multilayer structure covering two or more materials may be used. Further, as for the coating method, either a sputtering method or a vapor deposition method may be used, but a sputtering method that does not use strict conditions of high temperature and high vacuum is preferable. In the present embodiment, as shown in FIG. 5 (s), HfC / M
o Multilayer (low work function material) 35 is 5 nm / 10 nm,
Coated by sputtering.

【００５８】更に、カソード先端３６以外に被覆された
低仕事関数材料３５をリフトオフする。図５（ｑ）で形
成したレジスト３３はレジスト剥離液で剥離し、同時に
不要な低仕事関数材料３５をリフトオフした。レジスト
を用いることは、低仕事関数材料のリフトオフを容易に
するだけでなく、カソード１９の露出のためのゲート絶
縁層１０の除去（図５（ｑ））及びカソード先端への不
純物のイオン注入（図５（ｒ））に対するマスクとして
も有利である。このように低仕事関数材料３５をリフト
オフすると、図５（ｔ）のような電界放出型冷陰極が製
造できる。Further, the low work function material 35 coated other than the cathode tip 36 is lifted off. The resist 33 formed in FIG. 5 (q) was stripped with a resist stripper, and at the same time, unnecessary low work function material 35 was lifted off. The use of the resist not only facilitates the lift-off of the low work function material, but also removes the gate insulating layer 10 for exposing the cathode 19 (FIG. 5 (q)) and ion-implants impurities into the cathode tip (FIG. 5 (q)). This is also advantageous as a mask for FIG. By lifting off the low work function material 35 in this manner, a field emission cold cathode as shown in FIG. 5 (t) can be manufactured.

【００５９】本実施形態においては、カソード先端を露
出した後、低印加電圧において電界放出が容易に行われ
るように、カソード先端自体が元々低抵抗であったり、
低仕事関数材料で作成されていたり、あるいは、低電圧
動作が必要でない場合などにおいては省略され得るもの
である。In this embodiment, after the cathode tip is exposed, the cathode tip itself has a low resistance so that field emission is easily performed at a low applied voltage.
This can be omitted when the material is made of a low work function material or when low voltage operation is not required.

【００６０】＜第２実施形態＞図６は本発明に係る第２
の実施形態の電界放出型冷陰極の断面斜視図であり、図
７は断面図である。図１及び図２と同一部分には同一符
号を付す。この電界放出型冷陰極は、第１の実施形態で
説明したように、シリコン基板の凸部に電子放出領域、
凹部に周辺回路領域を形成している。このシリコン基板
４５は、トップシリコン４６、酸化シリコン層（埋め込
み酸化膜）４７、ボトムシリコン層４８から構成され
る。このようなシリコン基板４５を用いると、カソード
配線を電気的に絶縁することが可能となり、電界放出型
冷陰極のＸＹアドレスを可能にする。<Second Embodiment> FIG. 6 shows a second embodiment according to the present invention.
FIG. 7 is a cross-sectional perspective view of the field emission cold cathode according to the embodiment, and FIG. 7 is a cross-sectional view. 1 and 2 are denoted by the same reference numerals. As described in the first embodiment, the field emission cold cathode has an electron emission region on the convex portion of the silicon substrate,
A peripheral circuit region is formed in the recess. The silicon substrate 45 includes a top silicon 46, a silicon oxide layer (buried oxide film) 47, and a bottom silicon layer 48. When such a silicon substrate 45 is used, the cathode wiring can be electrically insulated, and the XY address of the field emission type cold cathode is enabled.

【００６１】電子放出領域（凸部）においては、このト
ップシリコン４６には、突起状のシリコンのカソードに
低仕事関数材料３５が被覆している。このようなカソー
ド１９の先端部周囲を取り囲むように、ゲート絶縁層１
０、ゲート電極１４が形成され、ゲート電極１７の上層
には層間絶縁層２１、集束電極４３が形成されている。
また、カソード配線５５は熱酸化膜５４で横方向の電気
的な絶縁を、基板の埋め込み酸化膜４７で縦方向の電気
的な絶縁を可能にしている。更に、ゲート電極１４及び
カソード配線５５に対して電気的に接続する引き出し配
線４２，４４が設けられている。In the electron emission region (convex portion), the top silicon 46 is coated with a low work function material 35 on a protruding silicon cathode. The gate insulating layer 1 is formed so as to surround the tip of the cathode 19.
0, a gate electrode 14 is formed, and an interlayer insulating layer 21 and a focusing electrode 43 are formed above the gate electrode 17.
Further, the cathode wiring 55 enables horizontal electrical insulation with the thermal oxide film 54 and vertical electrical insulation with the buried oxide film 47 of the substrate. Further, lead wires 42 and 44 electrically connected to the gate electrode 14 and the cathode wire 55 are provided.

【００６２】一方、周辺回路領域（凹部）においては、
ゲート電極１７及びソース及びドレイン１８から構成さ
れるＭＯＳトランジスタが配設され、このＭＯＳトラン
ジスタは基板の埋め込み酸化膜４７にまで到達するロコ
ス５０で素子分離され、回路形成のための配線４１及び
４０が設けられている。On the other hand, in the peripheral circuit region (recess),
A MOS transistor composed of a gate electrode 17 and a source / drain 18 is provided. The MOS transistor is separated by a LOCOS 50 reaching a buried oxide film 47 of a substrate, and wirings 41 and 40 for forming a circuit are formed. Is provided.

【００６３】図８〜図９（ａ）〜（ｉ）の工程断面図を
用いて、第１の実施形態との相違点を中心に、第２の実
施形態の電界放出型冷陰極の製造方法について説明す
る。まず、本実施形態においては、製造コスト、プロセ
スの簡略化の点で、シリコン基板４５としてＳＯＩ（Si
licon on Insulator）基板を用いて製造した。ＳＯＩ基
板は、ＳＩＭＯＸ、ＦＩＰＯＳ等として容易に入手でき
る。使用したＳＯＩ基板は、Ｐ型基板で、トップシリコ
ン４６が３０００Å、埋め込み酸化膜４７が３７００Å
のＳＩＭＯＸ基板を用いた。一方、局所的に埋め込み酸
化膜を形成したいのであれば、酸素のイオン注入、アニ
ールを行うことで局所的に埋め込み酸化膜の形成は可能
である。The manufacturing method of the field emission type cold cathode of the second embodiment will be described with reference to the process sectional views of FIGS. 8 to 9 (a) to 9 (i), focusing on differences from the first embodiment. Will be described. First, in the present embodiment, in terms of manufacturing cost and simplification of the process, the SOI (Si
(Licon on Insulator) substrate. SOI substrates can be easily obtained as SIMOX, FIPOS, and the like. The SOI substrate used is a P-type substrate, the top silicon 46 is 3000Å, and the buried oxide film 47 is 3700Å.
SIMOX substrate was used. On the other hand, if a buried oxide film is to be formed locally, the buried oxide film can be locally formed by ion implantation and annealing of oxygen.

【００６４】次に、第１実施形態の場合の図３（ａ）〜
（ｃ）の工程と同様の工程を用いて図８（ａ）に示すよ
うに、トップシリコン４６に凸部と凹部を形成し、所望
の窒化シリコンより成る第１の熱酸化マスク３，４を形
成した。熱酸化で周辺回路領域のロコス５０を形成し
た。このロコス５０は埋め込み酸化膜４７に到達する膜
厚であることが必要であり、本実施形態の場合、５００
０Å熱酸化した。熱酸化後、図８（ａ）に示すように、
周辺回路領域をレジスト８でマスクし、等方性ドライエ
ッチングで電子放出領域の熱酸化膜を除去することによ
り、カソード基体部９を形成した。Next, FIGS. 3A to 3C in the case of the first embodiment.
As shown in FIG. 8A, a projection and a depression are formed in the top silicon 46 using the same process as the process (c), and the first thermal oxidation masks 3 and 4 made of desired silicon nitride are formed. Formed. Locos 50 in the peripheral circuit region was formed by thermal oxidation. This locos 50 needs to have a film thickness that reaches the buried oxide film 47, and in the case of this embodiment, 500
0 ° thermal oxidation. After the thermal oxidation, as shown in FIG.
By masking the peripheral circuit region with the resist 8 and removing the thermal oxide film in the electron emission region by isotropic dry etching, the cathode base 9 was formed.

【００６５】次に、電子放出領域のカソード配線の横方
向の電気的な絶縁を行うための第２の熱酸化マスクを堆
積する。熱酸化マスクとしては、第１の実施形態と同様
に窒化シリコンが好ましい。更に、堆積法は、カソード
形成部のコーン形状を考慮するならば、ＣＶＤ法で被覆
性良く堆積することが望ましい。本実施形態において
も、図８（ｂ）のように、２００Åの酸化シリコン５１
をＣＶＤ法で堆積した後、１２００Åの第２の窒化シリ
コン５２をＣＶＤ法で堆積した。この際の、２００Åの
酸化シリコン５１は、第２の熱酸化マスクである窒化シ
リコン５２を選択的に除去するために不可欠である。Next, a second thermal oxidation mask for electrically insulating the cathode wiring in the electron emission region in the lateral direction is deposited. As the thermal oxidation mask, silicon nitride is preferable as in the first embodiment. Furthermore, in the deposition method, it is desirable that the deposition be performed with good coverage by the CVD method in consideration of the cone shape of the cathode forming portion. Also in this embodiment, as shown in FIG.
Was deposited by CVD, and a second silicon nitride 52 of 1200 ° was deposited by CVD. At this time, the silicon oxide 51 of 200 ° is indispensable for selectively removing the silicon nitride 52 as the second thermal oxidation mask.

【００６６】次に、第２の熱酸化マスクをパターニング
する。図８（ｃ）のように、電子放出領域のカソード配
線の素子分離領域だけを窓開けしたレジストパターン５
３を形成し、通常条件で窒化シリコン５２をドライエッ
チングした。次に、カソード配線を素子分離するための
熱酸化を行う。本実施形態においては、図８（ｄ）のよ
うに、レジスト５３を剥離後、５０００Åの熱酸化を行
い、埋め込み酸化膜４７に到達するロコスト５４を形成
した。Next, the second thermal oxidation mask is patterned. As shown in FIG. 8C, a resist pattern 5 in which only the element isolation region of the cathode wiring in the electron emission region is opened.
3 was formed, and the silicon nitride 52 was dry-etched under normal conditions. Next, thermal oxidation is performed to separate the cathode wiring from each other. In this embodiment, as shown in FIG. 8D, after removing the resist 53, thermal oxidation is performed at 5000 ° to form a low cost 54 reaching the buried oxide film 47.

【００６７】次に、電子放出領域のゲート絶縁層を形成
する。図８（ｄ）に示した第２の窒化シリコン熱酸化マ
スク５２を第１の窒化シリコン熱酸化マスク４に対して
選択的に除去する。本実施形態においては、第２の窒化
シリコン熱酸化マスク５２をリン酸ボイル（１２０℃、
２時間）で除去した。リン酸は酸化シリコンに対して高
選択比であり、図８（ｂ）に示す２００Åの酸化シリコ
ンで第１の窒化シリコン熱酸化マスク４を保護できる。
図８（ｅ）に示すように、第１の窒化シリコン熱酸化マ
スク４上の酸化シリコン５２を除去した後、熱酸化を行
うことにより電子放出領域のゲート絶縁層１０を形成し
た。Next, a gate insulating layer in an electron emission region is formed. The second silicon nitride thermal oxidation mask 52 shown in FIG. 8D is selectively removed with respect to the first silicon nitride thermal oxidation mask 4. In the present embodiment, the second silicon nitride thermal oxidation mask 52 is formed by boiling phosphoric acid (120 ° C.,
2 hours). Phosphoric acid has a high selectivity with respect to silicon oxide, and can protect the first silicon nitride thermal oxidation mask 4 with 200 ° silicon oxide shown in FIG.
As shown in FIG. 8E, after removing the silicon oxide 52 on the first silicon nitride thermal oxidation mask 4, thermal oxidation was performed to form the gate insulating layer 10 in the electron emission region.

【００６８】次に、周辺回路領域のゲート絶縁層を形成
する。図８（ｅ）の熱酸化マスク４を除去するために、
リン酸ボイル（１２０℃、２時間）を行った。引き続
き、周辺回路領域のゲート絶縁層１３を形成した。図８
（ｆ）のように、１００Åの熱酸化を行い、ゲート絶縁
層１３を形成した。Next, a gate insulating layer in the peripheral circuit region is formed. In order to remove the thermal oxidation mask 4 of FIG.
Boiled phosphate (120 ° C, 2 hours) was performed. Subsequently, the gate insulating layer 13 in the peripheral circuit region was formed. FIG.
As shown in (f), thermal oxidation was performed at 100 ° to form a gate insulating layer 13.

【００６９】次に、ゲート電極の堆積及びパターニン
グ、ゲート電極及び周辺回路領域の拡散層への不純物導
入を行う。図９（ｇ）のように、多結晶シリコン１４を
１５００Å堆積し、所望の形状にパターニングし、75Ａ
ｓ+をイオン注入（注入エネルギー：５０ＫｅＶ、注入
量：３×１０15ｃｍ-2）することにより、電子放出領域
ではカソード１９のゲート電極１４を、周辺回路領域で
はＭＯＳトランジスタのゲート電極１７及び拡散層１８
をそれぞれ形成した。Next, deposition and patterning of the gate electrode and introduction of impurities into the diffusion layer in the gate electrode and the peripheral circuit region are performed. As shown in FIG. 9 (g), the polycrystalline silicon 14 to 1500Å is deposited, and patterned into a desired shape, 75 A
By ion-implanting s + (implantation energy: 50 KeV, implantation amount: 3 × 10 15 cm −2 ), the gate electrode 14 of the cathode 19 in the electron emission region and the gate electrode 17 of the MOS transistor in the peripheral circuit region are diffused. Layer 18
Was formed respectively.

【００７０】次に、図９（ｈ）に示すように、層間絶縁
層２１の堆積、ゲート電極１４の露出、コンタクトの形
成、配線材料の埋め込み及びパターニングを行う。第１
の実施形態のように、層間絶縁層２１としてＰ−ＴＥＯ
Ｓを１１５００Å堆積し、ＣＭＰ法で５０００Å研磨
し、ゲート電極１４を露出した。引き続き、所望のコン
タクトをフォト工程及びエッチング工程で形成し、配線
材料であるＡｌ−Ｓｉ−Ｃｕをスパッタ法で堆積してコ
ンタクトに埋め込んだ。電子放出領域の集束電極４３、
ゲート電極１４及びカソード配線５５の引き出し電極４
４、及び周辺回路領域のゲート電極１７及び拡散層１８
の引き出し電極４１，４２に対応するパターニングをフ
ォト工程とエッチング工程で行うことにより、図９
（ｈ）のような断面構造が得られた。Next, as shown in FIG. 9H, deposition of the interlayer insulating layer 21, exposure of the gate electrode 14, formation of contacts, embedding of wiring material, and patterning are performed. First
P-TEO as the interlayer insulating layer 21 as in the embodiment of FIG.
S was deposited at 11500 ° and polished at 5000 ° by the CMP method to expose the gate electrode. Subsequently, a desired contact was formed by a photo process and an etching process, and Al—Si—Cu as a wiring material was deposited by a sputtering method and embedded in the contact. Focusing electrode 43 in the electron emission region,
Gate electrode 14 and lead electrode 4 of cathode wiring 55
4, and the gate electrode 17 and the diffusion layer 18 in the peripheral circuit region
By performing patterning corresponding to the lead electrodes 41 and 42 of FIG.
A cross-sectional structure as shown in (h) was obtained.

【００７１】次に、ゲート電極１４の露出部の除去、カ
ソード先端周辺のゲート絶縁層の除去、低仕事関数材料
の被覆及びリフトオフを行う。図９（ｈ）で配線材料を
パターニングした後、カソード先端とゲート電極が同一
の高さになるようにゲート電極２２をドライエッチング
した。この時用いたレジストを剥離し、新たに電子放出
領域のカソード部分のみを窓開けしたレジストを形成し
た。このレジストマスクを用い、カソード先端周辺のゲ
ート絶縁層をＢＨＦでウエットエッチングしてカソード
先端を露出すると共に、５ｎｍ／１０ｎｍのＨｆＣ／Ｍ
ｏ多層膜３５をスパッタ法で被覆した。カソード先端の
みにＨｆＣ／Ｍｏ多層膜３５を被覆するために、レジス
ト剥離液を用い、不要なＨｆＣ／Ｍｏ多層膜をリフトオ
フした。Next, the exposed portion of the gate electrode 14 is removed, the gate insulating layer around the tip of the cathode is removed, a low work function material is coated, and lift-off is performed. After patterning the wiring material in FIG. 9H, the gate electrode 22 was dry-etched so that the cathode tip and the gate electrode were at the same height. The resist used at this time was peeled off, and a resist was newly formed in which only the cathode portion of the electron emission region was opened. Using this resist mask, the gate insulating layer around the tip of the cathode is wet-etched with BHF to expose the tip of the cathode, and the HfC / M of 5 nm / 10 nm is used.
o The multilayer film 35 was coated by a sputtering method. In order to coat the HfC / Mo multilayer film 35 only on the cathode tip, unnecessary HfC / Mo multilayer films were lifted off using a resist stripper.

【００７２】以上のように製造すると、図９（ｉ）に示
すようなカソード配線とゲート電極でＸＹアドレス可能
な電界放出型冷陰極が形成できる。即ち、電子放出領域
においては、低仕事関数材料３５を被覆したカソード３
６、ゲート絶縁層３８、ゲート電極３７から構成される
カソード配線がロコス５０及び埋め込み酸化膜４５で素
子分離される。また、カソード配線及びゲート電極は配
線４４及び４２で引き出され、集束電極４３で放出され
た電子ビームが集束される。一方、周辺回路領域におい
ては、ゲート電極１７、ゲート絶縁層１３、拡散層１８
から構成されるＭＯＳトランジスタがロコス５０と埋め
込み酸化膜４７で素子分離される。また、ＭＯＳトラン
ジスタは配線でロジック回路、メモリー回路が構成さ
れ、周辺回路が形成される。By manufacturing as described above, a field emission cold cathode that can be XY-addressed by the cathode wiring and the gate electrode as shown in FIG. 9I can be formed. That is, in the electron emission region, the cathode 3 coated with the low work function material 35
6, the cathode wiring composed of the gate insulating layer 38 and the gate electrode 37 is isolated by the LOCOS 50 and the buried oxide film 45. Further, the cathode wiring and the gate electrode are led out by the wirings 44 and 42, and the electron beam emitted from the focusing electrode 43 is focused. On the other hand, in the peripheral circuit region, the gate electrode 17, the gate insulating layer 13, the diffusion layer 18
Is separated by the LOCOS 50 and the buried oxide film 47. The MOS transistor forms a logic circuit and a memory circuit by wiring, and a peripheral circuit is formed.

【００７３】＜その他実施形態＞図１０に、上記実施形
態以外の実施形態を示す。基本構造及び製造方法は、上
記２つの実施形態と同じなので、共通部分には同一符号
を付し、詳しい説明は省略する。（ａ）は、シリコン基
板１において、カソード１９に素子分離がなく、（ｂ）
は、ＳＯＩ基板においてカソード１９に素子分離がな
い。（ｃ）は、シリコン基板４５において、カソード１
９に素子分離５４があり、（ｄ）は、ＳＯＩ基板におい
て、カソード１９に素子分離５４がある。<Other Embodiments> FIG. 10 shows an embodiment other than the above embodiment. Since the basic structure and the manufacturing method are the same as those of the above-described two embodiments, the same reference numerals are given to the common parts, and the detailed description is omitted. (A), in the silicon substrate 1, the cathode 19 has no element separation, and (b)
In the SOI substrate, the cathode 19 has no element isolation in the SOI substrate. (C) shows the cathode 1 on the silicon substrate 45.
9 shows an element isolation 54, and (d) shows an element isolation 54 at the cathode 19 in the SOI substrate.

【００７４】＜平面型画像表示装置＞以下に、上記実施
形態に示した電界効果型冷陰極を用いた平面型画像表示
装置を示す。図１１は、この平面型画像表示装置の構成
を示す構成斜視図である。この平面型画像表示装置は、
第２実施形態の構成を有する電子放出型冷陰極を形成し
たバックプレート６０とＲＧＢの画素を形成したフェイ
スプレート６１とからなる構成である。バックプレート
６０には、前述のようにゲート電極３７とカソード配線
２０がＸＹ方向に交差して形成され、ゲート電極３７に
は周辺回路領域に形成されたドライバ６３が接続されて
いる。カソード配線２０の端部には接続端子６４が設け
られ、ここから駆動信号が入力される。こうしてＸＹア
ドレスで所定のカソードを選択し、そこから電子を放出
させる。飛び出した電子は収束電極で収束されてファイ
スプレート６１に形成された画素に達し、画素６２を発
光させる。こうして、所望の画素６２を発光させて表示
を行う。<Flat-Type Image Display> A flat-type image display using the field-effect cold cathode described in the above embodiment is shown below. FIG. 11 is a configuration perspective view showing the configuration of the flat-panel image display device. This flat-panel image display device
This is a configuration including a back plate 60 on which an electron emission type cold cathode having the configuration of the second embodiment is formed and a face plate 61 on which RGB pixels are formed. As described above, the gate electrode 37 and the cathode wiring 20 are formed on the back plate 60 so as to intersect in the XY directions, and the driver 63 formed in the peripheral circuit region is connected to the gate electrode 37. A connection terminal 64 is provided at an end of the cathode wiring 20, from which a drive signal is input. In this way, a predetermined cathode is selected by the XY address, and electrons are emitted therefrom. The jumped-out electrons are converged by the converging electrode and reach the pixels formed on the face plate 61, causing the pixels 62 to emit light. Thus, display is performed by causing the desired pixel 62 to emit light.

【００７５】[0075]

【発明の効果】以上説明したように、請求項１〜２７記
載の発明によれば、基板に凸部と凹部を設け、前記凸部
に冷陰極からなる電子放出領域を、凹部に前記冷陰極を
駆動するための周辺回路領域を配設することにより、突
起状のカソードを含む電子放出部分と、周辺回路を同一
製造工程で同一基板上に形成可能となり、生産効率が向
上する。As described above, according to the first to twenty-seventh aspects of the present invention, a projection and a depression are provided on the substrate, and the electron emission region comprising a cold cathode is provided on the projection, and the cold cathode is provided on the depression. By arranging the peripheral circuit region for driving the semiconductor device, the electron emission portion including the projecting cathode and the peripheral circuit can be formed on the same substrate in the same manufacturing process, and the production efficiency is improved.

【００７６】請求項２記載の発明によれば、ゲート電極
が不純物を導入したシリコンから形成されているので、
任意の抵抗を有するゲート電極を加工性及び制限性よく
形成できる。According to the second aspect of the present invention, since the gate electrode is formed of silicon doped with impurities,
A gate electrode having an arbitrary resistance can be formed with good workability and restriction.

【００７７】請求項３記載の発明によれば、ゲート電極
の抵抗が局所的に可変にするので、カソード電流に対す
る電流制限機構を設けることができる。According to the third aspect of the invention, since the resistance of the gate electrode is locally varied, a current limiting mechanism for the cathode current can be provided.

【００７８】請求項４又は１５記載の発明によれば、カ
ソード配線が不純物を導入したシリコン基板から形成さ
れるので、抵抗を下げることが簡単にできるようにな
り、ブレークダウンを防止できる。According to the fourth or fifteenth aspect of the present invention, since the cathode wiring is formed from the silicon substrate into which impurities are introduced, the resistance can be easily reduced, and breakdown can be prevented.

【００７９】請求項５記載の発明によれば、カソード基
部が絶縁層によって互いに電気的に絶縁された複数部分
に分離され、それぞれの部分がカソード配線を形成して
いるので、寄生抵抗を低減してカソード及びその配線同
士の絶縁性を向上させることができる。According to the fifth aspect of the present invention, the cathode base is separated into a plurality of portions which are electrically insulated from each other by the insulating layer, and each portion forms the cathode wiring, thereby reducing the parasitic resistance. Thus, the insulation between the cathode and its wiring can be improved.

【００８０】請求項６、８、９又は１０記載の発明によ
れば、上部シリコンに電子放出領域と周辺回路領域を形
成し、基板全面を酸化シリコン部分で絶縁することがで
きるので、縦方向の絶縁性も確保でき、電子放出領域だ
けでなく、周辺回路領域も基板と絶縁することができ
る。According to the sixth, eighth, ninth or tenth aspect of the present invention, the electron emission region and the peripheral circuit region are formed in the upper silicon, and the entire surface of the substrate can be insulated by the silicon oxide portion. Insulation can be ensured, and not only the electron emission region but also the peripheral circuit region can be insulated from the substrate.

【００８１】請求項１１又は１２記載の発明によれば、
熱酸化マスクが窒化シリコンで形成されることにより、
加工性が向上する。According to the eleventh or twelfth aspect of the present invention,
By forming the thermal oxidation mask with silicon nitride,
Workability is improved.

【００８２】請求項１３記載の発明によれば、第２の熱
酸化マスクの形成をＣＶＤ法で行うので、熱酸化マスク
に良好なサイドウォールを形成できる。According to the thirteenth aspect, since the second thermal oxidation mask is formed by the CVD method, a good sidewall can be formed on the thermal oxidation mask.

【００８３】請求項１４記載の発明によれば、第１の熱
酸化マスクを形成後、さらに熱酸化マスクとなる材料を
堆積し、該熱酸化マスクをエッチバックし、基板をリセ
スエッチングするので、バーズビークを抑制できる。According to the fourteenth aspect of the present invention, after forming the first thermal oxidation mask, a material serving as a thermal oxidation mask is further deposited, the thermal oxidation mask is etched back, and the substrate is recess-etched. Bird's beak can be suppressed.

【００８４】請求項１６記載の発明によれば、レジスト
と該レジスト表面に被覆された低仕事関数材料を除去
し、カソードに低仕事関数材料を被覆するので、低仕事
関数材料を一挙に除去でき、低コスト、簡略化された製
造方法を実現できる。According to the sixteenth aspect of the present invention, the resist and the low work function material coated on the resist surface are removed, and the cathode is coated with the low work function material. Therefore, the low work function material can be removed at a stroke. A low-cost, simplified manufacturing method can be realized.

【００８５】請求項１７記載の発明によれば、電子ビー
ムを集束するための集束電極と、カソード配線と電気的
に接続した引き出し配線と、ゲート電極と電気的に接続
した引き出し配線と、前記周辺回路領域のトランジスタ
を電気的に接続した引き出し配線を同一工程で形成する
ので、製造方法を簡略化できる。According to the seventeenth aspect, a focusing electrode for focusing an electron beam, a lead wire electrically connected to a cathode wire, a lead wire electrically connected to a gate electrode, and Since lead wires electrically connecting the transistors in the circuit region are formed in the same step, the manufacturing method can be simplified.

【００８６】請求項１８記載の発明によれば、ゲート電
極の堆積材料が多結晶シリコンであるので、加工性がよ
く、不純物導入により抵抗値を可変できる。According to the eighteenth aspect of the present invention, since the deposition material of the gate electrode is polycrystalline silicon, the workability is good and the resistance value can be varied by introducing impurities.

【００８７】請求項１９記載の発明によれば、ゲート電
極の堆積材料が不純物を導入したシリコンであるので、
簡単に抵抗を一様に形成できる。According to the nineteenth aspect of the present invention, since the gate electrode deposition material is silicon doped with impurities,
Uniform resistance can be easily formed.

【００８８】請求項２０記載の発明によれば、ゲート電
極の堆積後、高融点金属材料のシリサイド形成を行うの
で、ゲート電極の抵抗を低減することができる。According to the twentieth aspect of the present invention, the silicide of the high melting point metal material is formed after the gate electrode is deposited, so that the resistance of the gate electrode can be reduced.

【００８９】請求項２１記載の発明によれば、層間絶縁
膜堆積工程でＢＰＳＧを堆積し、アニール工程でリフロ
ーするので、ＢＰＳＧの段差がアニールによって簡単に
平坦化できる。According to the twenty-first aspect, BPSG is deposited in the interlayer insulating film deposition step and reflow is performed in the annealing step, so that the step of the BPSG can be easily flattened by annealing.

【００９０】請求項２２記載の発明によれば、ＣＭＰ法
を用いることにより、完全な平坦化が達成できる。According to the twenty-second aspect, complete flattening can be achieved by using the CMP method.

【００９１】請求項２３記載の発明によれば、コンタク
トがラウンドエッチング工程により角を丸めるので、コ
ンタクト部分に導電材料を埋め込みやすくなる。According to the twenty-third aspect of the present invention, since the contact is rounded at the corner by the round etching step, the conductive material can be easily buried in the contact portion.

【００９２】請求項２４記載の発明によれば、プラグ工
程により、コンタクトが金属を埋め込んで形成されるの
で、微細なホールにもタングステン等の金属を埋め込む
ことが可能となり、コンタクトが可能となる。According to the twenty-fourth aspect of the present invention, since the contact is formed by burying the metal by the plug process, it is possible to bury the metal such as tungsten even in the fine hole, and the contact becomes possible.

【００９３】請求項２５記載の発明によれば、電子放出
領域のカソード形成部のみを窓開けするマスクがフォト
レジストであるので、スパッタ法で被覆した低仕事関数
材料のリフトオフが簡単に選択的に行える。また、スパ
ッタ法によりフォトレジストへのダメージも低減でき
る。According to the twenty-fifth aspect of the present invention, since the mask for opening only the cathode forming portion of the electron emission region is a photoresist, the lift-off of the low work function material coated by the sputtering method can be easily and selectively performed. I can do it. Further, damage to the photoresist can be reduced by the sputtering method.

【００９４】請求項２６及び２７記載の発明によれば、
請求項１〜２５の電界放出型冷陰極を用いているので、
製造しやすくい製造効率が増加する。またカソード及ゲ
ート電極をＸＹアドレスで特定でき、制御を行いやす
く、表示品質の高い表示装置が得られる。According to the invention described in claims 26 and 27,
Since the field emission type cold cathode according to claims 1 to 25 is used,
It is easy to manufacture and the manufacturing efficiency increases. In addition, a cathode and a gate electrode can be specified by XY addresses, control can be easily performed, and a display device with high display quality can be obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施形態の電界放出型冷陰極の
断面斜視図である。FIG. 1 is a sectional perspective view of a field emission cold cathode according to a first embodiment of the present invention.

【図２】本発明の第１の実施形態の電界放出型冷陰極の
断面図である。FIG. 2 is a cross-sectional view of the field emission cold cathode according to the first embodiment of the present invention.

【図３】本発明の第１の実施形態の電界放出型冷陰極の
工程図である。FIG. 3 is a process chart of the field emission cold cathode according to the first embodiment of the present invention.

【図４】図３に続く電界放出型冷陰極の製造工程図であ
る。FIG. 4 is a manufacturing process diagram of the field emission cold cathode following FIG. 3;

【図５】図４に続く電界放出型冷陰極の製造工程図であ
る。FIG. 5 is a manufacturing process diagram of the field emission cold cathode, following FIG. 4;

【図６】本発明の第２の実施形態の電界放出型冷陰極の
断面斜視図である。FIG. 6 is a sectional perspective view of a field emission cold cathode according to a second embodiment of the present invention.

【図７】本発明の第２の実施形態の電界放出型冷陰極の
断面図である。FIG. 7 is a sectional view of a field emission cold cathode according to a second embodiment of the present invention.

【図８】本発明の第２の実施形態の電界放出型冷陰極の
製造工程図である。FIG. 8 is a manufacturing process diagram of the field emission cold cathode according to the second embodiment of the present invention.

【図９】図８に続く電界放出型冷陰極の製造工程図であ
る。FIG. 9 is a manufacturing process diagram of the field emission cold cathode, following FIG. 8;

【図１０】他の実施形態である電界放出型冷陰極の断面
図である。FIG. 10 is a sectional view of a field emission cold cathode according to another embodiment.

【図１１】本発明の電界放出型冷陰極を利用した平面型
画像表示装置の構成斜視図である。FIG. 11 is a configuration perspective view of a flat-panel image display device using a field emission cold cathode of the present invention.

【図１２】従来の電界放出型冷陰極の製造工程図であ
る。FIG. 12 is a manufacturing process diagram of a conventional field emission cold cathode.

【図１３】他の従来の電界放出型冷陰極の製造工程図で
ある。FIG. 13 is a manufacturing process diagram of another conventional field emission cold cathode.

【符号の説明】[Explanation of symbols]

１ シリコン基板 ６ ロコス（ＭＯＳトランジスタ） １０ ゲート絶縁層（電子放出領域） １３ ゲート絶縁層（周辺回路領域） １４ ゲート電極 １７ ゲート電極（ＭＯＳトランジスタ） １８ 拡散層 １９ カソード ２０ カソード配線 ２１ 層間絶縁層 ３５ 低仕事関数材料 ４０ 拡散層引き出し電極 ４１ ゲート電極引き出し電極（ＭＯＳトランジスタ） ４２ ゲート電極引き出し電極（電子放出領域） ４３ 集束電極 ４４ カソード配線引き出し電極 DESCRIPTION OF SYMBOLS 1 Silicon substrate 6 Locos (MOS transistor) 10 Gate insulating layer (electron emission area) 13 Gate insulating layer (peripheral circuit area) 14 Gate electrode 17 Gate electrode (MOS transistor) 18 Diffusion layer 19 Cathode 20 Cathode wiring 21 Interlayer insulating layer 35 Low work function material 40 Diffusion layer extraction electrode 41 Gate electrode extraction electrode (MOS transistor) 42 Gate electrode extraction electrode (electron emission region) 43 Focusing electrode 44 Cathode wiring extraction electrode

Claims (27)

【特許請求の範囲】[Claims] 【請求項１】 電子を放出する突起状のカソードと、前
記カソードから電子を引き出すためのゲート電極と、前
記カソードと前記ゲート電極とを絶縁するためのゲート
絶縁膜とから構成される電界放出型冷陰極において、 凸部及び凹部を形成した基板を備え、前記凸部に前記カ
ソード、ゲート電極及びゲート絶縁膜を有する電子放出
領域を形成し、前記凹部に該電子放出領域の各部を駆動
するための回路を有する周辺回路領域を形成し、さらに
少なくとも前記電子放出領域には前記カソード及び前記
ゲート電極に駆動電圧を供給する配線をそれぞれ形成し
たことを特徴とする電界放出型冷陰極。1. A field emission type comprising a projecting cathode for emitting electrons, a gate electrode for extracting electrons from the cathode, and a gate insulating film for insulating the cathode and the gate electrode. A cold cathode comprising: a substrate having a convex portion and a concave portion formed thereon; an electron emitting region having the cathode, a gate electrode, and a gate insulating film formed in the convex portion; and each portion of the electron emitting region being driven in the concave portion. A field emission type cold cathode, wherein a peripheral circuit region having the above circuit is formed, and wirings for supplying a driving voltage to the cathode and the gate electrode are formed at least in the electron emission region. 【請求項２】 前記ゲート電極が不純物を導入したシリ
コンから形成されていることを特徴とする請求項１記載
の電界放出型冷陰極。2. The field emission cold cathode according to claim 1, wherein said gate electrode is formed of silicon doped with an impurity. 【請求項３】 前記ゲート電極の抵抗が局所的に変化し
ていることを特徴とする請求項１又は２記載の電界放出
型冷陰極。3. The field emission cold cathode according to claim 1, wherein the resistance of the gate electrode is locally changed. 【請求項４】 前記カソード配線が不純物を導入したシ
リコン基板から形成されることを特徴とする請求項１な
いし３のいずれかに記載の電界放出型冷陰極。4. The field emission cold cathode according to claim 1, wherein said cathode wiring is formed from a silicon substrate into which impurities are introduced. 【請求項５】 前記カソードの基部が絶縁層によって互
いに電気的に絶縁された複数部分に分離され、それぞれ
の部分がカソード配線を形成していることを特徴とする
請求項１ないし４のいずれかに記載の電界放出型冷陰
極。5. The cathode according to claim 1, wherein a base of the cathode is divided into a plurality of portions electrically insulated from each other by an insulating layer, and each portion forms a cathode wiring. 3. The field emission cold cathode according to item 1. 【請求項６】 前記基板の構造が順に上部シリコンと、
酸化シリコンと、下部シリコンから形成されていること
を特徴とする請求項１ないし５のいずれかに記載の電界
放出型冷陰極。6. The structure of the substrate, wherein:
6. A field emission cold cathode according to claim 1, wherein said field emission cold cathode is formed of silicon oxide and lower silicon. 【請求項７】 請求項１記載の構造を有する電界放出型
冷陰極の製造方法において、 基板に対して凸部と凹部を形成する工程と、 第１の熱酸化マスクとなる材料を堆積する工程と、 前記凸部のカソード形成部及び凹部の周辺回路形成部に
第１の熱酸化マスクを形成する工程と、 前記カソード形成部にコーン形状のカソード基体を形成
し、且つ周辺回路領域に素子分離領域を形成するために
第１の熱酸化マスク下以外の部分を熱酸化する工程と、 前記周辺回路領域にレジストをマスクし、前記電子放出
領域の前記熱酸化物を除去する工程と、 前記レジストマスクを除去する工程と、 前記電子放出領域に第１のゲート絶縁膜を形成し、突起
状のカソードを形成するための熱酸化を行う工程と、 前記電子放出領域及び前記周辺回路領域の前記第１の熱
酸化マスクを除去する工程と、 前記周辺回路領域に第２のゲート絶縁膜を形成する工程
と、 基板表面にゲート電極材料を堆積する工程と、 前記電子放出領域の第１のゲート電極及びその配線、及
び前記周辺回路領域の第２のゲート電極及びその配線を
形成する工程と、 第１及び第２のゲート電極、及び前記周辺回路領域の拡
散層に不純物を導入する工程と、 前記第１及び第２のゲート電極、及び前記拡散層に導入
した不純物を活性化する工程と、 層間絶縁膜を堆積する工程と、 前記層間絶縁膜を除去して第１のゲート電極及びその配
線を露出する工程と、 前記電子放出領域のカソード及び第１のゲート電極、及
び前記周辺回路領域の第２のゲート電極及び拡散層にコ
ンタクトを形成する工程と、 前記コンタクトに配線材料を埋め込む工程と、 基板表面に集束電極、及び前記電子放出領域及び周辺回
路領域の配線を形成する工程と、 前記電子放出領域の突起状のカソード上部のゲート電極
材料を除去する工程と、 前記電子放出領域のカソード形成部のみを窓開けし、前
記突起状のカソードを露出する工程と、を含むことを特
徴とする電界放出型冷陰極の製造方法。7. A method for manufacturing a field emission cold cathode having a structure according to claim 1, wherein a step of forming a convex portion and a concave portion on the substrate and a step of depositing a material to be a first thermal oxidation mask. Forming a first thermal oxidation mask in the cathode forming portion of the convex portion and the peripheral circuit forming portion of the concave portion; forming a cone-shaped cathode base in the cathode forming portion; Thermally oxidizing a portion other than under the first thermal oxidation mask to form a region; masking a resist in the peripheral circuit region to remove the thermal oxide in the electron emission region; Removing a mask; forming a first gate insulating film in the electron-emitting region; and performing thermal oxidation to form a projecting cathode; and forming a first gate insulating film in the electron-emitting region and the peripheral circuit region. Removing a thermal oxidation mask, forming a second gate insulating film in the peripheral circuit region, depositing a gate electrode material on a substrate surface, and removing a first gate electrode in the electron emission region and Forming the wiring, a second gate electrode in the peripheral circuit region and the wiring, introducing an impurity into the first and second gate electrodes, and a diffusion layer in the peripheral circuit region; Activating the first and second gate electrodes and the impurities introduced into the diffusion layer; depositing an interlayer insulating film; removing the interlayer insulating film to expose the first gate electrode and its wiring Forming contacts on the cathode and the first gate electrode in the electron emission region and on the second gate electrode and the diffusion layer in the peripheral circuit region; and filling a wiring material in the contact. Forming a focusing electrode on the substrate surface and wiring of the electron emission region and the peripheral circuit region; removing a gate electrode material above the protruding cathode in the electron emission region; Opening a window only in a region where a cathode is formed to expose the protruding cathode, and a method for manufacturing a field emission cold cathode. 【請求項８】 請求項６記載の構造を有する電界放出型
冷陰極の製造方法において、 基板に対して凸部と凹部を形成する工程と、 第１の熱酸化マスクとなる材料を堆積する工程と、 前記凸部のカソード形成部及び凹部の周辺回路形成部に
第１の熱酸化マスクを形成する工程と、 前記カソード形成部にコーン形状のカソード基体を形成
し、且つ周辺回路領域に基板の酸化シリコンに到達する
素子分離領域を形成するために熱酸化マスク下以外の部
分を熱酸化する工程と、 前記周辺回路領域に第１のレジストマスクを形成し、前
記電子放出領域の前記熱酸化物を除去する工程と、 前記レジストマスクを除去する工程と、 基板表面に第２の熱酸化マスクとなる材料を堆積する工
程と、 前記電子放出領域を素子分離するための第２のレジスト
マスクを形成する工程と、 前記第２のレジストマスクで覆われていない第２の熱酸
化マスクを選択的に除去する工程と、 前記第２のレジストマスクと第２の熱酸化マスクを除去
する工程と、 前記電子放出領域に第１のゲート絶縁膜を形成し、突起
状のカソードを形成するための熱酸化を行う工程と、 前記電子放出領域及び前記周辺回路領域の前記第１の熱
酸化マスクを除去する工程と、 前記周辺回路領域に第２のゲート絶縁膜を形成する工程
と、 基板表面にゲート電極材料を堆積する工程と、 前記電子放出領域の第１のゲート電極及びその配線、及
び前記周辺回路領域の第２のゲート電極及びその配線を
形成する工程と、 第１及び第２のゲート電極、及び前記周辺回路領域の拡
散層に不純物を導入する工程と、 前記第１及び第２のゲート電極、及び前記拡散層に導入
した不純物を活性化する工程と、 層間絶縁膜を堆積する工程と、 前記層間絶縁膜を除去して第１のゲート電極及びその配
線を露出する工程と、 前記電子放出領域のカソード及び第１のゲート電極、及
び前記周辺回路領域の第２のゲート電極及び拡散層にコ
ンタクトを形成する工程と、 前記コンタクトに配線材料を埋め込む工程と、 基板表面に集束電極、及び前記電子放出領域及び周辺回
路領域の配線を形成する工程と、 前記電子放出領域の突起状のカソード上部のゲート電極
材料を除去する工程と、 前記電子放出領域のカソード形成部のみを窓開けし、前
記突起状のカソードを露出する工程と、を含むことを特
徴とする電界放出型冷陰極の製造方法。8. A method of manufacturing a field emission cold cathode having a structure according to claim 6, wherein a step of forming a projection and a depression on the substrate and a step of depositing a material to be a first thermal oxidation mask. Forming a first thermal oxidation mask on the cathode forming portion of the convex portion and the peripheral circuit forming portion of the concave portion; forming a cone-shaped cathode base on the cathode forming portion; Thermally oxidizing a portion other than under the thermal oxidation mask to form an element isolation region reaching silicon oxide; forming a first resist mask in the peripheral circuit region; Removing the resist mask; depositing a material to be a second thermal oxidation mask on a substrate surface; and a second resist mask for isolating the electron emission region from the substrate. Forming a second thermal oxidation mask that is not covered with the second resist mask; and removing the second resist mask and the second thermal oxidation mask. Forming a first gate insulating film in the electron emission region and performing thermal oxidation to form a projecting cathode; and forming the first thermal oxidation mask in the electron emission region and the peripheral circuit region. Removing; forming a second gate insulating film in the peripheral circuit region; depositing a gate electrode material on a substrate surface; a first gate electrode in the electron emission region and its wiring; Forming a second gate electrode in the peripheral circuit region and its wiring; introducing impurities into the first and second gate electrodes and the diffusion layer in the peripheral circuit region; Gate power Activating the impurities introduced into the diffusion layer; depositing an interlayer insulating film; removing the interlayer insulating film to expose a first gate electrode and its wiring; Forming a contact on the cathode and the first gate electrode of the region and the second gate electrode and the diffusion layer on the peripheral circuit region; embedding a wiring material in the contact; a focusing electrode on a substrate surface; Forming a wiring in an electron emission region and a peripheral circuit region; removing a gate electrode material above the protruding cathode of the electron emission region; opening a window only in a cathode formation portion of the electron emission region; Exposing a protruding cathode. A method for manufacturing a field emission cold cathode, comprising: 【請求項９】 前記基板としてＳＯＩ(Silicon on Insu
lator)基板を用いることを特徴とする請求項７又は８記
載の電界放出型冷陰極の製造方法。9. An SOI (Silicon on Insu) substrate as the substrate.
9. The method for producing a field emission cold cathode according to claim 7, wherein a substrate is used. 【請求項１０】 前記基板に注入マスクを形成し、酸素
とイオン注入する工程と、前記基板をアニールして基板
内部に局所的に基板酸化シリコンを形成する工程とを含
むによってなされることを特徴とする請求項８記載の電
界型冷陰極の製造方法。10. A method comprising: forming an implantation mask in the substrate and implanting ions with oxygen; and annealing the substrate to locally form silicon oxide inside the substrate. The method for producing an electric field type cold cathode according to claim 8. 【請求項１１】 前記第１の熱酸化マスクが窒化シリコ
ンで形成されることを特徴とする請求項７ないし１０の
いずれかに記載の電界放出型冷陰極の製造方法。11. The method according to claim 7, wherein the first thermal oxidation mask is formed of silicon nitride. 【請求項１２】 前記第２の熱酸化マスクが窒化シリコ
ンで形成されることを特徴とする請求項８記載の電界放
出型冷陰極の製造方法。12. The method according to claim 8, wherein the second thermal oxidation mask is formed of silicon nitride. 【請求項１３】 前記第２の熱酸化マスクの形成がＣＶ
Ｄ法で行うことを特徴とする請求項８又は１１記載の電
界放出型冷陰極の製造方法。13. The method of claim 2, wherein the forming of the second thermal oxidation mask is a CV.
The method according to claim 8, wherein the method is performed by the D method. 【請求項１４】 前記第１の熱酸化マスクを形成後、さ
らに熱酸化マスクとなる材料を堆積する工程と、 該熱酸化マスクをエッチバックする工程と、 基板をリセスエッチングする工程と、をさらに含むこと
を特徴とする請求項７ないし１３のいずれかに記載の電
界放出型冷陰極の製造方法。14. After forming the first thermal oxidation mask, further comprising: depositing a material to be a thermal oxidation mask; etching back the thermal oxidation mask; and recess etching the substrate. 14. The method for manufacturing a field emission cold cathode according to claim 7, wherein the cold cathode is included. 【請求項１５】 前記突起状のカソードに不純物を導入
する工程をさらに含むことを特徴とする請求項７ないし
１４記載の電界放出型冷陰極の製造方法。15. The method for manufacturing a field emission cold cathode according to claim 7, further comprising a step of introducing an impurity into said projecting cathode. 【請求項１６】 前記突起状のカソード以外をレジスト
で覆う工程と、前記突起状のカソードに低仕事関数材料
を被覆する工程と、前記レジストと該レジスト表面に被
覆された低仕事関数材料を除去する工程を含むことを特
徴とする請求項７ないし１５記載の電界放出型冷陰極の
製造方法。16. A step of covering a portion other than the projecting cathode with a resist, a step of coating the projecting cathode with a low work function material, and removing the resist and the low work function material coated on the resist surface. 16. The method for manufacturing a field emission cold cathode according to claim 7, further comprising the step of: 【請求項１７】 電子ビームを集束するための集束電極
と、カソード配線と電気的に接続した引き出し配線と、
ゲート電極と電気的に接続した引き出し配線と、前記周
辺回路領域のトランジスタを電気的に接続した引き出し
配線を同一工程で形成することを特徴とする請求項７な
いし１６のいずれかに記載の電界放出型冷陰極の製造方
法。17. A focusing electrode for focusing an electron beam, a lead wiring electrically connected to a cathode wiring,
17. The field emission device according to claim 7, wherein a lead wire electrically connected to the gate electrode and a lead wire electrically connected to the transistor in the peripheral circuit region are formed in the same step. Of manufacturing a cold cathode. 【請求項１８】 前記ゲート電極の堆積材料が多結晶シ
リコンであることを特徴とする請求項７ないし１７のい
ずれかに記載の電界放出型冷陰極の製造方法。18. The method according to claim 7, wherein a deposition material of said gate electrode is polycrystalline silicon. 【請求項１９】 前記ゲート電極の堆積材料が不純物を
導入したシリコンであることを特徴とする請求項７ない
し１８のいずれかに記載の電界放出型冷陰極の製造方
法。19. The method for manufacturing a field emission cold cathode according to claim 7, wherein a deposition material of said gate electrode is silicon into which impurities are introduced. 【請求項２０】 前記ゲート電極の堆積後、高融点金属
材料のシリサイド形成を行うことを特徴とする請求項１
５ないし１９のいずれかに記載の電界放出型冷陰極の製
造方法。20. The method according to claim 1, wherein a silicide of a high melting point metal material is formed after depositing the gate electrode.
20. The method for producing a field emission cold cathode according to any one of 5 to 19. 【請求項２１】 前記層間絶縁膜堆積工程でＢＰＳＧを
堆積し、アニール工程でリフローすることを特徴とする
請求項７ないし２０のいずれかに記載の電界放出型冷陰
極の製造方法。21. The method for manufacturing a field emission cold cathode according to claim 7, wherein BPSG is deposited in said interlayer insulating film deposition step, and reflow is performed in an annealing step. 【請求項２２】 前記層間絶縁膜の堆積後、ＣＭＰ法で
研磨することを特徴とする請求項７ないし２１のいずれ
かに記載の電界放出型冷陰極の製造方法。22. The method according to claim 7, wherein the interlayer insulating film is polished by a CMP method after the deposition. 【請求項２３】 前記コンタクトがラウンドエッチング
工程を含むことを特徴とする請求項７ないし２２のいず
れかに記載の電界放出型冷陰極の製造方法。23. The method according to claim 7, wherein the contact includes a round etching process. 【請求項２４】 前記コンタクトが金属を埋め込んで形
成されるプラグ工程を含むことを特徴とする請求項７な
いし２３のいずれかに記載の電界放出型冷陰極の製造方
法。24. The method of manufacturing a field emission cold cathode according to claim 7, further comprising a plug process in which the contact is formed by burying a metal. 【請求項２５】 前記電子放出領域のカソード形成部の
みを窓開けするマスクがフォトレジストであり、前記低
仕事関数材料の被覆がスパッタ法で行われることを特徴
とする請求項７ないし２４のいずれかに記載の電界放出
型冷陰極の製造方法。25. The method according to claim 7, wherein a mask for opening only the cathode forming portion of the electron emission region is a photoresist, and the coating of the low work function material is performed by a sputtering method. 13. A method for producing a field emission cold cathode according to 【請求項２６】 請求項１ないし６のいずれかの構造を
有する電界放出型冷陰極から電子を放出するバックプレ
ートと、該電子を受けて発光するフェイスプレートとを
有することを特徴とする平面型画像表示装置。26. A flat type comprising: a back plate for emitting electrons from a field emission cold cathode having the structure of claim 1; and a face plate for receiving the electrons and emitting light. Image display device. 【請求項２７】 請求項７ないし２５のいずれかの製造
方法により製造された電界放出型冷陰極から電子を放出
するバックプレートと、該電子を受けて発光するフェイ
スプレートとを有することを特徴とする平面型画像表示
装置。27. A back plate that emits electrons from the field emission cold cathode manufactured by the manufacturing method according to any one of claims 7 to 25, and a face plate that receives the electrons and emits light. Flat-panel image display device.
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