JP2000215699A

JP2000215699A - 不揮発性半導体メモリ

Info

Publication number: JP2000215699A
Application number: JP11011729A
Authority: JP
Inventors: Toru Okawa; 徹大川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-01-20
Filing date: 1999-01-20
Publication date: 2000-08-04

Abstract

(57)【要約】【課題】テスト時に未使用セルの書き込みを許可して
過消去を防ぎ、通常動作時に未使用セルの書き込みを禁
止して低消費電流化を図る。【解決手段】テスト時、不良セルが存在するか又はし
ないかにかかわらず、消去前書き込みでは、書き込みデ
ータ制御回路１６，１７の出力信号が共に“１”とな
り、本体セル部及び冗長セル部に対して書き込みが許可
される。通常動作時、不良セルが存在しない場合の消去
前書き込みでは、書き込みデータ制御回路１７の出力信
号が“０”となり、冗長セル部の書き込みが禁止され、
不良セルが存在する場合の消去前書き込みでは、書き込
みデータ制御回路１６の出力信号が“０”となり、不良
カラムのセルの書き込みが禁止される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビット線に平行と
なる方向に配列される複数のメモリセルからなる冗長カ
ラムを有する不揮発性半導体メモリに関する。

【０００２】

【従来の技術】大容量の半導体メモリには、通常、不良
のメモリセルアレイを救済し、製造歩留りの向上を図る
ための冗長回路が備え付けられている。冗長回路の機能
は、メモリセルアレイに発生した不良セルを冗長セル
（スペアセル）に置えるというものである。

【０００３】置き換えの方法としては、ワード線（ロ
ウ）単位で行うもの、ビット線（カラム）単位で行うも
の、入出力線（Ｉ／Ｏ）単位で行うものなどが知られて
いる。ビット線単位や入出力線単位で置き換えを行う場
合、冗長セルは、ビット線に平行となる方向（カラム方
向）に配列される。

【０００４】図５は、従来の不揮発性半導体メモリの主
要部を簡略化して示している。

【０００５】メモリセルアレイ１１は、マトリックス状
に配置された複数の本体セルから構成される。メモリセ
ルアレイ１１上には、ロウ方向に伸びるワード線ＷＬ
０，ＷＬ１，…ＷＬｉ及びカラム方向に伸びるビット線
ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３が配置される。

【０００６】メモリセルアレイ１１に隣接した位置に
は、冗長セルアレイ（スペアセルアレイ）１２が配置さ
れる。冗長セルアレイ１２上にも、ロウ方向に伸びるワ
ード線ＷＬ０，ＷＬ１，…ＷＬｉ及びカラム方向に伸び
るビット線ＲＢＬ０，…ＲＢＬ３が配置される。

【０００７】ワード線ＷＬ０，ＷＬ１，…ＷＬｉは、メ
モリセルアレイ１１上から冗長セルアレイ上まで延長し
て配置され、その一端は、ロウデコーダ１３に接続され
る。メモリセルアレイ１１上のビット線ＢＬ０，…ＢＬ
３は、カラム選択スイッチ１４を経由してセンスアンプ
１５−０に接続され、冗長セルアレイ１２上のビット線
ＳＢＬ０，…ＳＢＬ３は、カラム選択スイッチ１４を経
由してセンスアンプ１５−Ｒ／Ｄに接続される。

【０００８】カラム選択スイッチ１４のオン／オフは、
カラムデコーダ２０から出力されるデコード信号Ｃ０，
…Ｃ３，ＲＣ０，…ＲＣ３により制御される。通常は、
デコード信号Ｃ０，…Ｃ３のいずれか１つ及びデコード
信号ＲＣ０，…ＲＣ３のいずれか１つが“１”となる。

【０００９】例えば、カラムＣＯＬ０が不良セルを含ま
ない場合、カラムスイッチ１４を経由してセンスアンプ
１５−０に読み出されたデータＤＯＵＴ−０は、本体セ
ルデータ出力用トライステートバッファ３０−０を経由
して内部データバスＤ０に出力される。不良セルがな
く、冗長セルとの置換を行わない場合、冗長セルデータ
出力用トライステートバッファ３１−０は、出力禁止状
態となる。

【００１０】また、例えば、カラムＣＯＬ０が不良セル
を有する不良カラムである場合には、カラムＣＯＬ０を
冗長カラムＳＣＯＬ０に置き換える。よって、アドレス
信号が不良セルを含む不良カラムＣＯＬ０を選択し、か
つ、その不良カラムＣＯＬ０が置換されるべき入出力線
Ｉ／Ｏである場合には、カラムデコード信号ＲＣ０が入
力されるカラム選択スイッチがオン状態となる。

【００１１】この時、冗長セルのデータは、センスアン
プ１５−Ｒ／Ｄに入力される。また、センスアンプ１５
−Ｒ／ＤのデータＤＯＵＴ−Ｒ／Ｄは、冗長セルデータ
出力用トライステートバッファ３１−０を経由して、本
体セルのデータＤＯＵＴ−０に代わり、内部データバス
Ｄ０に出力される。

【００１２】また、この時、Ｉ／Ｏ切換制御信号ＩＯＳ
Ｗ−０により、本体セルデータ出力用トライステートバ
ッファ３０−０は、出力禁止状態に設定されている。よ
って、不良カラムＣＯＬ０からの読み出しデータと冗長
カラムＳＣＯＬ０からの読み出しデータが衝突すること
はない。

【００１３】リダンダンシイ置換イネーブル信号Ｒ／Ｄ
−ＥＮは、メモリセルアレイ１１に不良カラムが存在し
ない場合に“０”となり、メモリセルアレイ１１に不良
カラムが存在し、その不良カラムを冗長カラムに置き換
える場合に“１”となる。

【００１４】そして、リダンダンシイ置換イネーブル信
号Ｒ／Ｄ−ＥＮが“０”のとき、本体セル部の書き込み
データ制御回路１６の出力信号は、書き込みデータと逆
の値になり、冗長セル部の書き込みデータ制御回路１７
の出力信号は、“０”に固定される。また、リダンダン
シイ置換イネーブル信号Ｒ／Ｄ−ＥＮが“１”のとき、
本体セル部の書き込みデータ制御回路１６の出力信号
は、“０”に固定され、冗長セル部の書き込みデータ制
御回路１７の出力信号は、書き込みデータと逆の値にな
る。

【００１５】書き込みデータ制御回路１６の出力信号が
“１”のとき、ＮチャネルＭＯＳトランジスタＮ０はオ
ン状態になり、選択メモリセルに対して“０”書き込み
（浮遊ゲートにホットエレクトロンを注入し、閾値を上
げる動作）が実行される。また、書き込みデータ制御回
路１６の出力信号が“０”のとき、ＮチャネルＭＯＳト
ランジスタＮ０はオフ状態になり、メモリセルに対して
“０”書き込みは行われず、消去状態が維持される。

【００１６】同様に、書き込みデータ制御回路１７の出
力信号が“１”のとき、ＮチャネルＭＯＳトランジスタ
ＮＳ０はオン状態になり、メモリセルに対して“０”書
き込みが実行される。また、書き込みデータ制御回路１
７の出力信号が“０”のとき、ＮチャネルＭＯＳトラン
ジスタＮＳ０はオフ状態になり、メモリセルに対して
“０”書き込みは行われず、消去状態が維持される。

【００１７】ストレス電位印加回路１８は、テスト用ス
イッチ１９を経由してビット線ＢＬ０，…ＢＬ３，ＳＢ
Ｌ０，…ＳＢＬ３に接続される。テスト用スイッチ１９
は、制御信号ＢＬＲＳＴにより制御され、メモリセルに
対するドレインストレステスト時にオンとなる。この
時、信号ＳＴＲＥＳＳが“１”となり、高電位ＶＰＰが
ストレス電位印加回路１８からビット線ＢＬ０，…ＢＬ
３，ＳＢＬ０，…ＳＢＬ３に供給される。

【００１８】図６は、図５の書き込みデータ制御回路の
一例を示している。

【００１９】同図（ａ）は、本体セル部の書き込みデー
タ制御回路１６の一例であり、同図（ｂ）は、冗長セル
部の書き込みデータ制御回路１７の一例である。

【００２０】上述のように、リダンダンシイ置換イネー
ブル信号Ｒ／Ｄ−ＥＮは、メモリセルアレイに不良カラ
ムが存在しない場合に“０”となり、メモリセルアレイ
に不良カラムが存在し、その不良カラムを冗長カラムに
置き換える場合に“１”となる。

【００２１】リダンダンシイ置換イネーブル信号Ｒ／Ｄ
−ＥＮが“０”のとき、本体セル部の書き込みデータ制
御回路１６の出力信号は、書き込みデータと逆の値にな
り、冗長セル部の書き込みデータ制御回路１７の出力信
号は、“０”に固定される。また、リダンダンシイ置換
イネーブル信号Ｒ／Ｄ−ＥＮが“１”のとき、本体セル
部の書き込みデータ制御回路１６の出力信号は、“０”
に固定され、冗長セル部の書き込みデータ制御回路１７
の出力信号は、書き込みデータと逆の値になる。

【００２２】図７は、不揮発性半導体メモリの消去動作
の一例を示している。図８は、メモリセルの状態と閾値
の関係を示している。

【００２３】消去動作（浮遊ゲートから電子を抜き、メ
モリセルの閾値を下げて“１”状態にする動作）は、メ
モリチップに消去コマンドを与えることにより開始され
る。まず、消去の対象となるメモリセルの全てに対して
消去前書き込み（浮遊ゲートにホットエレクトロンを注
入し、メモリセルの閾値を上げて“０”状態にする動
作）が行われる。消去前書き込みは、消去を実行する前
にメモリセルの閾値を揃えておき、消去後に過消去のメ
モリセルが発生しないようにするために行われる。

【００２４】消去前書き込みを行った後に、書き込みベ
リファイが行われる。書き込みベリファイは、消去の対
象となるメモリセルの全てに対して正確にデータ“０”
が書き込まれたか否かを検証するために行われる。消去
前書き込みが不十分なときは、再び、消去前書き込みを
行い、消去の対象となるメモリセルの全てにデータ
“０”が書き込まれたときは、消去動作に移る。

【００２５】消去を行った後に、消去ベリファイが行わ
れる。消去ベリファイは、消去の対象となる全てのメモ
リセルのデータが正確に消去されたか否か、即ち、全て
のメモリセルのデータが“１”になったか否かを検証す
るために行われる。消去が不十分なときは、再び、消去
を行い、消去の対象となる全てのメモリセルのデータが
正確に消去されたときは、消去動作を終了する。

【００２６】図９は、消去時間とメモリセルの閾値の関
係を示している。

【００２７】通常、メモリセルの消去特性は、ウェハプ
ロセスにおける浮遊ゲートや制御ゲートの加工ばらつき
などにより統一されていない。即ち、ワンチップ内に
は、良い消去特性を有するメモリセルと悪い消去特性を
有するメモリセルが混在している。つまり、同図に示す
ように、消去完了までの消去時間が短いメモリセルもあ
れば、長い消去時間を要するメモリセルも存在する（消
去前の閾値は全てのメモリセルで同じとする）。

【００２８】よって、消去動作において注意すべき点
は、消去速度が最も遅いメモリセル（消去特性が最も悪
いメモリセル）の閾値が、消去状態と判断される閾値の
範囲の上限を下回ったときに、消去速度が最も速いメモ
リセル（消去特性が最も良いメモリセル）の閾値が、負
にならないようにすることである。なぜなら、メモリセ
ルの閾値が負になると、メモリセルがディプレション型
になり、読み出し時に不都合を生じさせるためである。

【００２９】具体的には、読み出し時においては、非選
択のメモリセルを常にオフ状態にしておくため、非選択
のメモリセルの制御ゲートには０Ｖが印加される。しか
し、非選択のメモリセルがディプレッション化している
と、制御ゲートに０Ｖを印加しても、その非選択のメモ
リセルはオン状態となり、選択されたメモリセルに関す
る正確なデータ読み出しが行えなくなる。

【００３０】メモリセルの閾値を負にしないための対策
には、ウェハプロセス時におけるものと消去動作時にお
けるものがある。ウェハプロセス時の対策としては、浮
遊ゲートや制御ゲートの加工バラツキを抑えるプロセス
の開発がある。消去動作時の対策としては、消去の対象
となるメモリセルの容量（数）を減らしたり、消去動作
自体を工夫することなどがある。

【００３１】図１０は、消去前書き込みを行わない場合
における消去時間とメモリセルの閾値の関係を示してい
る。

【００３２】消去前書き込みを行わない場合は、消去前
の閾値は、図９の場合のように全てのメモリセルにおい
て同じ値になっていない。即ち、この場合には、消去状
態（“１”状態）のメモリセルと書き込み状態（“０”
状態）のメモリセルが混在しており、両メモリセルの間
の閾値の差は、消去特性により生じる閾値の差よりも大
きくなっている。

【００３３】よって、仮に、消去状態のメモリセルと書
き込み状態のメモリセルの消去特性が同じであっても、
書き込み状態のメモリセルの閾値を、消去状態と判断さ
れる閾値の範囲の上限よりも下げると、消去状態のメモ
リセルの閾値は、負（過消去状態）になってしまう。

【００３４】ところで、図５に示すような従来の不揮発
性半導体メモリでは、書き込みデータ制御回路１６，１
７の機能は、不良カラムの置き換えを行うか否かを示す
リダンダンシイ置換イネーブル信号Ｒ／Ｄ−ＥＮにより
決定される。

【００３５】例えば、メモリセルアレイに不良カラムが
存在しない場合には、リダンダンシイ置換イネーブル信
号Ｒ／Ｄ−ＥＮは、“０”となり、本体セル部の書き込
みデータ制御回路１６の出力信号は、書き込みデータが
“０”のときに“１”となり、書込みデータが“１”の
ときに“０”となる。一方、冗長セル部の書き込みデー
タ制御回路１７の出力信号は、“０”に固定される。

【００３６】つまり、本体セル部では、書き込みデータ
が“０”のときは、書き込みデータ制御回路１６の出力
信号が“１”となり、ＮチャネルＭＯＳトランジスタＮ
０がオン状態となり、“０”書き込みが行われる。ま
た、書き込みデータが“１”のときは、書き込みデータ
制御回路１６の出力信号が“０”となり、ＮチャネルＭ
ＯＳトランジスタＮ０がオフ状態となり、“０”書き込
みは行われず、消去状態が維持される。

【００３７】また、冗長セル部では、書き込みデータに
よらず、書き込みデータ制御回路１７の出力信号が常に
“０”であるため、ＮチャネルＭＯＳトランジスタＮＳ
０が常にオフ状態となり、“０”書き込みが行われな
い。

【００３８】また、メモリセルアレイに不良カラムが存
在し、この不良カラムを冗長カラムに置き換える場合に
は、リダンダンシイ置換イネーブル信号Ｒ／Ｄ−ＥＮ
は、“１”となり、本体セル部の書き込みデータ制御回
路１６の出力信号は、“０”に固定される。一方、冗長
セル部の書き込みデータ制御回路１７の出力信号は、書
き込みデータが“０”のときに“１”となり、書き込み
データが“１”のときに“０”となる。

【００３９】つまり、本体セル部の不良カラムでは、書
き込みデータによらず、書き込みデータ制御回路１６の
出力信号が常に“０”であるため、ＮチャネルＭＯＳト
ランジスタＮ０がオフ状態となり、“０”書き込みが行
われない。

【００４０】冗長セル部では、書き込みデータが“０”
のときは、書き込みデータ制御回路１７の出力信号が
“１”となり、ＮチャネルＭＯＳトランジスタＮＳ０が
オン状態となり、“０”書き込みが行われる。また、書
き込みデータが“１”のときは、書き込みデータ制御回
路１７の出力信号が“０”となり、ＮチャネルＭＯＳト
ランジスタＮＳ０がオフ状態となり、“０”書き込みが
行われず、消去状態が維持される。

【００４１】このように、従来の不揮発性半導体メモリ
では、実際に使用しないカラム（不良カラム又は冗長カ
ラム）に対応する書き込みデータ制御回路の出力信号を
“０”に固定し、実際に使用しないカラムのメモリセル
に対しては、“０”書き込み動作が行われないようにし
ている。

【００４２】具体的には、表１及び表２に示すように、
冗長カラムを使用しない場合（不良セルが存在しない場
合）には、冗長セル部の書き込みデータ制御回路１７の
出力信号を“０”に固定し、冗長カラムに対する“０”
書き込みを行わないようにし、冗長カラムを使用する場
合（不良セルが存在する場合）には、本体セル部の書き
込みデータ制御回路１６の出力信号を“０”に固定し、
本体セル部の不良セルが存在するカラム（不良カラム）
に対する“０”書き込みを行わないようにしている。

【００４３】

【表１】

【００４４】

【表２】

【００４５】実際に使用しないカラムのメモリセルに対
して“０”書き込みを行わない理由は、このようなメモ
リセルに対する“０”書き込み動作を省略することで、
書き込み動作時及び消去動作時（消去前書き込み時）の
消費電流を低減できるためである。また、実際に使用し
ないカラムのメモリセルに対して“０”書き込みを行わ
なくても、通常動作時には全く支障がないためである。

【００４６】即ち、通常の使用状態においては、消去動
作の繰り返しにより、実際に使用しないカラム（不良カ
ラム又は冗長カラム）のメモリセルが過消去状態になっ
ても、センスアンプを介して読み出したデータを使用し
ないため、そのデータは、“１”及び“０”のどちらの
値であってもよく、この場合、“１”データが常に読み
出されるだけであり、問題がない。

【００４７】ところで、テスト動作について検討する
と、冗長回路による不良カラムの置き換えを行った後に
も、ダイソート（Ｄ／Ｓ）テストやドレインストレステ
ストなどが行われる。例えば、ダイソートテストでは、
消去前書き込み動作（“０”書き込み動作）と消去動作
が繰り返し行われる。しかし、上述のように、実際に使
用しないメモリセルに対しては、消去前書き込みが行わ
れないようになっている。よって、実際に使用しないメ
モリセルの閾値は、消去動作の繰り返しにより負にな
り、過消去状態となる。

【００４８】この状態で、メモリセルの信頼性を評価す
るテストの一つであるドレインストレステストを行う
と、実際に使用しない過消去状態のメモリセルが電流を
流してしまうため、電圧降下が生じ、実際に使用するメ
モリセルのドレインに所定のストレスが印加されなくな
る。

【００４９】図１１は、図５の不揮発性半導体メモリに
対するドレインストレステスト時の問題点を具体的に示
している。

【００５０】ドレインストレステストは、同図に示すよ
うに、全てのワード線ＷＬ０，ＷＬ１，…ＷＬｉの電位
を“Ｌ”の状態、即ち、全てのメモリセルを非選択状態
（オフ状態）にし、かつ、全てのカラム選択スイッチを
オフ状態にする。また、制御信号ＢＬＲＳＴを“Ｈ”に
し、テスト用スイッチ１９をオン状態にした後、ストレ
ス電位印加回路１８から全てのビット線ＢＬ０，…ＢＬ
３，ＳＢＬ０，…ＳＢＬ３にストレス電位ＶＰＰを供給
する。

【００５１】このストレス電位ＶＰＰは、全てのメモリ
セルのドレインに印加される。ドレインストレステスト
は、この状態を一定時間保った後に、各メモリセルの閾
値の変動量を測定し、メモリセルの良／不良を判定する
テストである。

【００５２】例えば、冗長カラムを使用しない場合（不
良セルが存在しない場合）について検討すると、この場
合、上述のように、冗長セル部のメモリセル（冗長セ
ル）は、ダイソート（Ｄ／Ｓ）テストにおける消去動作
の繰り返しにより過消去状態になっている可能性が高
い。

【００５３】もし、冗長セルが過消去状態になっている
と、冗長セルは、ワード線（制御ゲート）ＷＬ０，ＷＬ
１，…ＷＬｉが０Ｖのときもオン状態になり、冗長セル
のドレインからソースに電流が流れてしまう。これに伴
い、冗長セルのドレインの電位が低下する。また、冗長
セル部のメモリセル（冗長セル）のドレインと本体セル
部のメモリセルのドレインは、テスト用スイッチ１９を
介して互いに電気的に接続されているため、テストの対
象となる本体セル部のメモリセルのドレインの電位も低
下する。よって、本体セル部のメモリセルのドレインに
十分なストレス電位ＶＰＰが印加されず、ドレインスト
レステストが正確に行えなくなる。

【００５４】これを防ぐためには、ドレインストレステ
スト時に過消去状態のメモリセルが存在しないようにす
ればよい。そのためには、例えば、図１２に示すよう
に、ストレス電位ＶＰＰを全てのメモリセルのドレイン
に印加する前に、過消去状態のメモリセル（例えば、冗
長セル）に対して“０”書き込みを実行し、過消去状態
のメモリセルの閾値を通常の消去状態のメモリセルの閾
値以上にするという動作を行えばよい。

【００５５】しかし、このような強制的な“０”書き込
み動作を行うと、テスト時間が長くなり、製造コストを
増大させる問題がある。

【００５６】また、メモリセルの過消去の程度は、ドレ
インストレステスト前に行った消去動作の回数に概ね比
例する。よって、全ての過消去状態のメモリセルの閾値
が通常の消去状態のメモリセルの閾値以上になるまで、
過消去状態のメモリセルに対して“０”書き込み動作を
繰り返し行うことも可能である。しかし、どんなに
“０”書き込み動作を繰り返しても、閾値が通常の消去
状態のメモリセルの閾値以上に戻らないような場合もあ
る。

【００５７】

【発明が解決しようとする課題】このように、従来の不
揮発性半導体メモリでは、書き込み動作時及び消去動作
時（消去前書き込み時）の消費電流の低減という観点か
ら、実際に使用しないカラム（不良カラム又は冗長カラ
ム）については、“０”書き込み動作を行っていない。
よって、ダイソートテストなどで消去前書き込み
（“０”書き込み）／消去動作が繰り返し行われると、
冗長カラムを使用しない場合（不良セルが存在しない場
合）には、冗長セル部のメモリセルが過消去状態とな
り、冗長カラムを使用する場合（不良セルが存在する場
合）には、不良セルが存在する不良カラムのメモリセル
が過消去状態となる。

【００５８】そこで、ドレインストレステストでは、メ
モリセルのドレインにストレス電位ＶＰＰを印加する前
に過消去状態のメモリセルをなくすための“０”書き込
み動作を強制的に行っている。しかし、この書き込み動
作は、実際に使用しないカラムのメモリセルについての
み強制的に行うもので、テスト時間を長くし、製造コス
トを増大させる。また、メモリセルの過消去の程度によ
っては、過消去状態のメモリセルに対して“０”書き込
み動作を繰り返し行っても、その閾値が通常の消去状態
のメモリセルの閾値以上にならない場合がある。

【００５９】本発明は、上記欠点を解決すべくなされた
もので、その目的は、テスト時には、実際に使用しない
カラム（不良カラム又は冗長カラム）についても“０”
書き込み動作を行うようにすることで、特別な書き込み
動作を追加することなく、ドレインストレステスト時に
過消去状態のメモリセルをなくし、また、通常動作時に
は、実際に使用しないカラムについては“０”書き込み
動作を行わないようにすることで、書き込み動作時及び
消去動作時（消去前書き込み時）の消費電流の低減を達
成することである。

【００６０】

【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体メモリは、複数のカラムを
有する本体セル部と、冗長カラムを有する冗長セル部
と、前記冗長カラムの使用又は未使用にかかわらず、消
去動作における消去前書き込みを前記冗長カラムのメモ
リセルに対して行う書き込みデータ制御回路とを備え
る。

【００６１】本発明の不揮発性半導体メモリは、複数の
カラムを有する本体セル部と、冗長カラムを有する冗長
セル部と、前記複数のカラムのなかに不良カラムが存在
する又はしないにかかわらず、消去動作における消去前
書き込みを前記複数のカラムのメモリセルに対して行う
書き込みデータ制御回路とを備える。

【００６２】本発明の不揮発性半導体メモリは、複数の
カラムを有する本体セル部と、冗長カラムを有する冗長
セル部と、テストモードにおいては、前記複数のカラム
のなかに不良カラムが存在する又はしないにかかわら
ず、消去動作における消去前書き込みを前記複数のカラ
ムのメモリセルに対して行い、通常動作モードにおいて
は、前記複数のカラムのなかに前記不良カラムが存在す
る場合には、前記消去動作における消去前書き込みを前
記不良カラムのメモリセルに対して行わない第１の書き
込みデータ制御回路と、テストモードにおいては、前記
冗長カラムの使用又は未使用にかかわらず、消去動作に
おける消去前書き込みを前記冗長カラムのメモリセルに
対して行い、通常動作モードにおいては、前記冗長カラ
ムが未使用の場合には、前記消去動作における消去前書
き込みを前記冗長カラムのメモリセルに対して行わない
第２の書き込みデータ制御回路とを備える。

【００６３】

【発明の実施の形態】以下、図面を参照しながら、本発
明の不揮発性半導体メモリについて詳細に説明する。

【００６４】図１は、本発明の不揮発性半導体メモリの
主要部を示している。

【００６５】メモリセルアレイ１１は、マトリックス状
に配置された複数の本体セルから構成される。メモリセ
ルアレイ１１上には、ロウ方向に伸びるワード線ＷＬ
０，ＷＬ１，…ＷＬｉ及びカラム方向に伸びるビット線
ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３が配置される。

【００６６】メモリセルアレイ１１に隣接した位置に
は、冗長セルアレイ（スペアセルアレイ）１２が配置さ
れる。冗長セルアレイは、ビット線に平行となる方向
（カラム方向）に配列される複数の冗長セルからなる複
数の冗長カラムから構成される。冗長セルアレイ１２上
には、ロウ方向に伸びるワード線ＷＬ０，ＷＬ１，…Ｗ
Ｌｉ及びカラム方向に伸びるビット線ＲＢＬ０，…ＲＢ
Ｌ３が配置される。

【００６７】ワード線ＷＬ０，ＷＬ１，…ＷＬｉは、メ
モリセルアレイ１１上から冗長セルアレイ上まで延長し
て配置され、その一端は、ロウデコーダ１３に接続され
る。メモリセルアレイ１１上のビット線ＢＬ０，…ＢＬ
３は、カラム選択スイッチ１４を経由してセンスアンプ
１５−０に接続され、冗長セルアレイ１２上のビット線
ＳＢＬ０，…ＳＢＬ３は、カラム選択スイッチ１４を経
由してセンスアンプ１５−Ｒ／Ｄに接続される。

【００６８】カラム選択スイッチ１４のオン／オフは、
カラムデコーダ２０から出力されるデコード信号Ｃ０，
…Ｃ３，ＲＣ０，…ＲＣ３により制御される。通常は、
デコード信号Ｃ０，…Ｃ３のいずれか１つ及びデコード
信号ＲＣ０，…ＲＣ３のいずれか１つが“１”となる。

【００６９】例えば、カラムＣＯＬ０が不良セルを含ま
ない場合、カラムスイッチ１４を経由してセンスアンプ
１５−０に読み出されたデータＤＯＵＴ−０は、本体セ
ルデータ出力用トライステートバッファ３０−０を経由
して内部データバスＤ０に出力される。不良セルがな
く、冗長セルとの置換を行わない場合、冗長セルデータ
出力用トライステートバッファ３１−０は、出力禁止状
態となる。

【００７０】また、例えば、カラムＣＯＬ０が不良セル
を有する不良カラムである場合には、カラムＣＯＬ０を
冗長カラムＳＣＯＬ０に置き換える。よって、アドレス
信号が不良セルを含む不良カラムＣＯＬ０を選択し、か
つ、その不良カラムＣＯＬ０が置換されるべき入出力線
Ｉ／Ｏである場合には、カラムデコード信号ＲＣ０が入
力されるカラム選択スイッチがオン状態となる。

【００７１】この時、冗長セルのデータは、センスアン
プ１５−Ｒ／Ｄに入力される。また、センスアンプ１５
−Ｒ／ＤのデータＤＯＵＴ−Ｒ／Ｄは、冗長セルデータ
出力用トライステートバッファ３１−０を経由して、本
体セルのデータＤＯＵＴ−０に代わり、内部データバス
Ｄ０に出力される。

【００７２】また、この時、Ｉ／Ｏ切換制御信号ＩＯＳ
Ｗ−０により、本体セルデータ出力用トライステートバ
ッファ３０−０は、出力禁止状態に設定されている。よ
って、不良カラムＣＯＬ０からの読み出しデータと冗長
カラムＳＣＯＬ０からの読み出しデータが衝突すること
はない。

【００７３】本体セル部の書き込みデータ制御回路１６
には、書き込みデータ、リダンダンシイ置換イネーブル
信号の反転信号／（Ｒ／Ｄ−ＥＮ）、テストイネーブル
信号Ｔ−ＥＮ及び消去前書き込み信号Ｐ−Ｐが入力され
る。冗長セル部の書き込みデータ制御回路１７には、書
き込みデータ、リダンダンシイ置換イネーブル信号Ｒ／
Ｄ−ＥＮ、テストイネーブル信号Ｔ−ＥＮ及び消去前書
き込み（プリプログラム）信号Ｐ−Ｐが入力される。

【００７４】テストイネーブル信号Ｔ−ＥＮは、テスト
モードのときに“１”となり、通常動作モードのときに
“０”となる。消去前書き込み信号Ｐ−Ｐは、消去前書
き込み動作（“１”書き込み動作）を行うときに“１”
となる。リダンダンシイ置換イネーブル信号Ｒ／Ｄ−Ｅ
Ｎは、メモリセルアレイ１１に不良カラムが存在しない
場合に“０”となり、メモリセルアレイ１１に不良カラ
ムが存在し、その不良カラムを冗長カラムに置き換える
場合に“１”となる。

【００７５】そして、リダンダンシイ置換イネーブル信
号Ｒ／Ｄ−ＥＮが“０”のとき、本体セル部の書き込み
データ制御回路１６の出力信号は、書き込みデータと逆
の値になり、冗長セル部の書き込みデータ制御回路１７
の出力信号は、テストモードで“１”、通常動作モード
で“０”に固定される。また、リダンダンシイ置換イネ
ーブル信号Ｒ／Ｄ−ＥＮが“１”のとき、本体セル部の
書き込みデータ制御回路１６の出力信号は、テストモー
ドで“１”、通常動作モードで“０”に固定され、冗長
セル部の書き込みデータ制御回路１７の出力信号は、書
き込みデータと逆の値になる。

【００７６】書き込みデータ制御回路１６の出力信号が
“１”のとき、ＮチャネルＭＯＳトランジスタＮ０はオ
ン状態になり、メモリセルに対して“０”書き込み（浮
遊ゲートにホットエレクトロンを注入し、閾値を上げる
動作）が実行される。また、書き込みデータ制御回路１
６の出力信号が“０”のとき、ＮチャネルＭＯＳトラン
ジスタＮ０はオフ状態になり、メモリセルに対して
“０”書き込みは行われず、消去状態が維持される。

【００７７】同様に、書き込みデータ制御回路１７の出
力信号が“１”のとき、ＮチャネルＭＯＳトランジスタ
ＮＳ０はオン状態になり、メモリセルに対して“０”書
き込みが実行される。また、書き込みデータ制御回路１
７の出力信号が“０”のとき、ＮチャネルＭＯＳトラン
ジスタＮＳ０はオフ状態になり、メモリセルに対して
“０”書き込みは行われず、消去状態が維持される。

【００７８】ストレス電位印加回路１８は、テスト用ス
イッチ１９を経由してビット線ＢＬ０，…ＢＬ３，ＳＢ
Ｌ０，…ＳＢＬ３に接続される。テスト用スイッチ１９
は、制御信号ＢＬＲＳＴにより制御され、メモリセルに
対するドレインストレステスト時にオンとなる。この
時、信号ＳＴＲＥＳＳが“１”となり、高電位ＶＰＰが
ストレス電位印加回路１８からビット線ＢＬ０，…ＢＬ
３，ＳＢＬ０，…ＳＢＬ３に供給される。

【００７９】図２は、図１の本体セル部の書き込みデー
タ制御回路の一例を示している。図３は、図１の冗長セ
ル部の書き込みデータ制御回路の一例を示している。

【００８０】本体セル部の書き込みデータ制御回路は、
アンド回路２１，２２及びオア回路２３から構成され
る。アンド回路２１には、書き込みデータと逆の値及び
リダンダンシイ置換イネーブル信号の反転信号／（Ｒ／
Ｄ−ＥＮ）が入力される。アンド回路２２には、リダン
ダンシイ置換イネーブル信号Ｒ／Ｄ−ＥＮ、テストイネ
ーブル信号Ｔ−ＥＮ及び消去前書き込み信号Ｐ−Ｐが入
力される。オア回路２３には、アンド回路２１，２２の
出力信号が入力される。

【００８１】冗長セル部の書き込みデータ制御回路は、
アンド回路２４，２５及びオア回路２６から構成され
る。アンド回路２４には、書き込みデータと逆の値及び
リダンダンシイ置換イネーブル信号Ｒ／Ｄ−ＥＮが入力
される。アンド回路２５には、リダンダンシイ置換イネ
ーブル信号の反転信号／（Ｒ／Ｄ−ＥＮ）、テストイネ
ーブル信号Ｔ−ＥＮ及び消去前書き込み信号Ｐ−Ｐが入
力される。オア回路２６には、アンド回路２４，２５の
出力信号が入力される。

【００８２】上述のように、リダンダンシイ置換イネー
ブル信号Ｒ／Ｄ−ＥＮは、メモリセルアレイに不良カラ
ムが存在しない場合に“０”となり、メモリセルアレイ
に不良カラムが存在し、その不良カラムを冗長カラムに
置き換える場合に“１”となる。

【００８３】まず、テストモード時に、書き込みデータ
制御回路の出力信号がどのようになるかについて、表３
及び表４を参照しながら検討する。テストモードでは、
テストイネーブル信号Ｔ−ＥＮが“１”となる。

【００８４】

【表３】

【００８５】

【表４】

【００８６】メモリセルアレイに不良カラムが存在しな
い場合、リダンダンシイ置換イネーブル信号Ｒ／Ｄ−Ｅ
Ｎが“０”となる。ここで、例えば、全メモリセルに対
して消去前書き込みを実行しようとすると、消去前書き
込み信号Ｐ−Ｐが“１”になる。このため、本体セル部
の書き込み制御回路（図２）では、アンド回路２１の出
力信号は、書き込みデータ“０”と逆の値“１”にな
り、アンド回路２２の出力信号は、“０”になる。よっ
て、オア回路２３の出力信号は、書き込みデータと逆の
値“１”になる。この時、書き込みトランジスタＮ０が
オンとなり、本体セル部のメモリセルに関して消去前書
き込み（“０”書き込み）が実行される。一方、冗長セ
ル部の書き込み制御回路（図３）では、アンド回路２４
の出力信号は、“０”になり、アンド回路２５の出力信
号は、“１”になる。よって、オア回路２６の出力信号
は、常に“１”になる。この時、書き込みトランジスタ
ＮＳ０がオンとなり、冗長セル部のメモリセルに関して
消去前書き込み（“０”書き込み）が実行される。

【００８７】メモリセルアレイに不良カラムが存在する
場合、リダンダンシイ置換イネーブル信号Ｒ／Ｄ−ＥＮ
が“１”となる。ここで、例えば、全メモリセルに対し
て消去前書き込みを実行しようとすると、消去前書き込
み信号Ｐ−Ｐが“１”になる。このため、本体セル部の
書き込み制御回路（図２）では、アンド回路２１の出力
信号は、“０”になり、アンド回路２２の出力信号は、
“１”になる。よって、オア回路２３の出力信号は、常
に“１”になる。この時、書き込みトランジスタＮ０が
オンとなり、本体セル部の不良カラムのメモリセルに関
して消去前書き込み（“０”書き込み）が実行される。
一方、冗長セル部の書き込み制御回路（図３）では、ア
ンド回路２４の出力信号は、書き込みデータ“０”と逆
の値“１”になり、アンド回路２５の出力信号は、
“０”になる。よって、オア回路２６の出力信号は、書
き込みデータと逆の値“１”になる。この時、書き込み
トランジスタＮＳ０がオンとなり、冗長セル部のメモリ
セルに関して消去前書き込み（“０”書き込み）が実行
される。

【００８８】このように、テストモード時の消去前書き
込み（“０”書き込み）は、本体セル部のメモリセルと
冗長セル部のメモリセルの双方に対して行われる。よっ
て、テストモード時に、本体セル部及び冗長セル部にお
いて過消去状態のメモリセルが発生することはなく、図
４に示すように、ドレインストレステストを短い時間
（低コスト）で正確に行うことができる。

【００８９】次に、通常動作モード時に、書き込みデー
タ制御回路の出力信号がどのようになるかについて、表
５及び表６を参照しながら検討する。通常動作モードで
は、テストイネーブル信号Ｔ−ＥＮが“０”となる。

【００９０】

【表５】

【００９１】

【表６】

【００９２】メモリセルアレイに不良カラムが存在しな
い場合、リダンダンシイ置換イネーブル信号Ｒ／Ｄ−Ｅ
Ｎが“０”となる。ここで、例えば、全メモリセルに対
して消去前書き込みを実行しようとすると、消去前書き
込み信号Ｐ−Ｐが“１”になる。そして、本体セル部の
書き込み制御回路（図２）では、アンド回路２１の出力
信号は、書き込みデータ“０”と逆の値“１”になり、
アンド回路２２の出力信号は、“０”になる。よって、
オア回路２３の出力信号は、書き込みデータと逆の値
“１”になる。この時、書き込みトランジスタＮ０がオ
ンとなり、本体セル部のメモリセルに関して消去前書き
込み（“０”書き込み）が実行される。一方、冗長セル
部の書き込み制御回路（図３）では、アンド回路２４の
出力信号は、“０”になり、アンド回路２５の出力信号
も、“０”になる。よって、オア回路２６の出力信号
は、常に“０”になる。この時、書き込みトランジスタ
ＮＳ０がオフとなるため、冗長セル部のメモリセルに関
して消去前書き込み（“０”書き込み）が実行されるこ
とはない。

【００９３】メモリセルアレイに不良カラムが存在する
場合、リダンダンシイ置換イネーブル信号Ｒ／Ｄ−ＥＮ
が“１”となる。ここで、例えば、全メモリセルに対し
て消去前書き込みを実行しようとすると、消去前書き込
み信号Ｐ−Ｐが“１”になる。そして、本体セル部の書
き込み制御回路（図２）では、アンド回路２１の出力信
号は、“０”になり、アンド回路２２の出力信号も、
“０”になる。よって、オア回路２３の出力信号は、常
に“０”になる。この時、書き込みトランジスタＮ０が
オフとなるため、本体セル部の不良カラムのメモリセル
に関して消去前書き込み（“０”書き込み）が実行され
ることはない。一方、冗長セル部の書き込み制御回路
（図３）では、アンド回路２４の出力信号は、書き込み
データ“０”と逆の値“１”になり、アンド回路２５の
出力信号は、“０”になる。よって、オア回路２６の出
力信号は、書き込みデータと逆の値“１”になる。この
時、書き込みトランジスタＮＳ０がオンとなり、冗長セ
ル部のメモリセルに関して消去前書き込み（“０”書き
込み）が実行される。

【００９４】このように、通常動作モード時の消去前書
き込み（“０”書き込み）は、実際に使用されないカラ
ム（冗長カラム又は不良カラム）のメモリセルに対して
は行われない。よって、通常動作モード時においては、
実際に使用されないカラムのメモリセルに対する消去前
書き込みを省略することで、消費電流の増加を抑え、低
消費電流化に貢献することができる。

【００９５】

【発明の効果】以上、説明したように、本発明の不揮発
性半導体メモリによれば、テストモード時の消去前書き
込み（“０”書き込み）は、冗長カラムを使用するか又
は使用しないかにかかわらず、本体セル部のメモリセル
と冗長セル部のメモリセルの双方に対して行われる。こ
のため、テストモード時に、本体セル部及び冗長セル部
において過消去状態のメモリセルが発生することはな
い。よって、ドレインストレステスト時に過消去状態の
メモリセルが存在しないため、特別な書き込み動作を追
加することなく、短いテスト時間、低コストで、容易に
ドレインストレステストを行うことができる。

【００９６】また、通常動作モード時の消去前書き込み
（“０”書き込み）は、実際に使用されないカラムのメ
モリセル、即ち、不良セルが存在しない場合は冗長カラ
ムのメモリセル、不良セルが存在する場合はその不良セ
ルが存在する不良カラムのメモリセルに対しては行われ
ることがない。よって、通常動作モード時においては、
実際に使用されないカラムのメモリセルに対する消去前
書き込みを省略することで、消費電流の増加を抑え、低
消費電流化に貢献することができる。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体メモリの主要部を示す
図。

【図２】本体セル部の書き込みデータ制御回路を示す
図。

【図３】冗長セル部の書き込みデータ制御回路を示す
図。

【図４】本発明を適用したときのドレインストレステス
トの各工程を示す図。

【図５】従来の不揮発性半導体メモリの主要部を示す
図。

【図６】従来の書き込みデータ制御回路を示す図。

【図７】消去動作の各工程を示す図。

【図８】メモリセルの状態と閾値の関係を示す図。

【図９】消去時間とセル閾値の関係を示す図。

【図１０】消去時間とセル閾値の関係を示す図。

【図１１】ドレインストレスレスト時の問題点を示す
図。

【図１２】従来のドレインストレステストの各工程を示
す図。

【符号の説明】

１１：メモリセルアレイ、１２：冗長セルアレイ、１３：ロウデコーダ、１４：カラム選択スイッ
チ、１５−０，１５−Ｒ／Ｄ：センスアンプ、１６，１７：書き込みデータ制御
回路、１８：ストレス電位印加回
路、１９：テスト用スイッチ、２０：カラムデコーダ、２１，２２，２４，２５：アンド（論理積）回
路、２３，２６：オア（論理和）回
路、３０−０，３０−１：本体セルデータ出力
用トライステートバッファ、３１−０，３１−１：冗長セルデータ出力
用トライステートバッファ。

Claims

【特許請求の範囲】

【請求項１】複数のカラムを有する本体セル部と、冗
長カラムを有する冗長セル部と、前記冗長カラムの使用
又は未使用にかかわらず、消去動作における消去前書き
込みを前記冗長カラムのメモリセルに対して行う書き込
みデータ制御回路とを具備することを特徴とする不揮発
性半導体メモリ。
【請求項２】複数のカラムを有する本体セル部と、冗
長カラムを有する冗長セル部と、前記複数のカラムのな
かに不良カラムが存在する又はしないにかかわらず、消
去動作における消去前書き込みを前記複数のカラムのメ
モリセルに対して行う書き込みデータ制御回路とを具備
することを特徴とする不揮発性半導体メモリ。
【請求項３】複数のカラムを有する本体セル部と、冗
長カラムを有する冗長セル部と、テストモードにおいて
は、前記複数のカラムのなかに不良カラムが存在する又
はしないにかかわらず、消去動作における消去前書き込
みを前記複数のカラムのメモリセルに対して行い、通常
動作モードにおいては、前記複数のカラムのなかに前記
不良カラムが存在する場合には、前記消去動作における
消去前書き込みを前記不良カラムのメモリセルに対して
行わない第１の書き込みデータ制御回路と、テストモー
ドにおいては、前記冗長カラムの使用又は未使用にかか
わらず、消去動作における消去前書き込みを前記冗長カ
ラムのメモリセルに対して行い、通常動作モードにおい
ては、前記冗長カラムが未使用の場合には、前記消去動
作における消去前書き込みを前記冗長カラムのメモリセ
ルに対して行わない第２の書き込みデータ制御回路とを
具備することを特徴とする不揮発性半導体メモリ。