JP2000215681A - マスクrom及びこれを用いたマイクロコンピュ―タ - Google Patents
マスクrom及びこれを用いたマイクロコンピュ―タInfo
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- JP2000215681A JP2000215681A JP1224999A JP1224999A JP2000215681A JP 2000215681 A JP2000215681 A JP 2000215681A JP 1224999 A JP1224999 A JP 1224999A JP 1224999 A JP1224999 A JP 1224999A JP 2000215681 A JP2000215681 A JP 2000215681A
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- signal
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Abstract
(57)【要約】
【課題】 外部から供給されるアドレス信号にスクラン
ブル処理を施し、マスクROMの記憶内容の守秘性を高
める。 【解決手段】 アドレスバッファ25と行デコーダ21
及び列デコーダ23との間にスクランブル回路27を設
け、スクランブル回路27によって外部から供給される
アドレス信号にスクランブル処理を施し、そのスクラン
ブル処理されたアドレス信号に従って、メモリセルアレ
イ17の中から一つのメモリセル19を選択する。
ブル処理を施し、マスクROMの記憶内容の守秘性を高
める。 【解決手段】 アドレスバッファ25と行デコーダ21
及び列デコーダ23との間にスクランブル回路27を設
け、スクランブル回路27によって外部から供給される
アドレス信号にスクランブル処理を施し、そのスクラン
ブル処理されたアドレス信号に従って、メモリセルアレ
イ17の中から一つのメモリセル19を選択する。
Description
【0001】
【発明の属する技術分野】本発明は、製造工程で記憶内
容を書き込むマスクROMに関する。特に、本発明は、
記憶内容の守秘性に優れたマスクROM、及びそのマス
クROMを搭載したマイクロコンピュータに関する。
容を書き込むマスクROMに関する。特に、本発明は、
記憶内容の守秘性に優れたマスクROM、及びそのマス
クROMを搭載したマイクロコンピュータに関する。
【0002】
【従来の技術】マスクROM(Mask Read Only Memory
略してMROM)は情報データの記憶をLSIのチップ
製造工程で用いるマスクによってプログラムを行う半導
体メモリである。マスクROMのプログラム方式として
たとえばイオン注入方式がある。図8に示すように、こ
のイオン注入方式では、イオン注入された部分のトラン
ジスタがデプレッションタイプ(Dタイプ)となり、イ
オン注入されていない部分のトランジスタがエンハンス
メントタイプ(Eタイプ)となる。そして、これら2種
類のトランジスタを情報の“0"、“1"にそれぞれ対応
させるものである。プログラム工程であるイオン注入プ
ロセスはゲート形成後に実施される。Dタイプのトラン
ジスタはゲートを貫いてチャネルに不純物を導入するこ
とで形成される。プログラム工程がチップ製造プロセス
の後半部分に位置するので、TAT(Turn Around Tim
e)が短いという有利な特徴を有している。
略してMROM)は情報データの記憶をLSIのチップ
製造工程で用いるマスクによってプログラムを行う半導
体メモリである。マスクROMのプログラム方式として
たとえばイオン注入方式がある。図8に示すように、こ
のイオン注入方式では、イオン注入された部分のトラン
ジスタがデプレッションタイプ(Dタイプ)となり、イ
オン注入されていない部分のトランジスタがエンハンス
メントタイプ(Eタイプ)となる。そして、これら2種
類のトランジスタを情報の“0"、“1"にそれぞれ対応
させるものである。プログラム工程であるイオン注入プ
ロセスはゲート形成後に実施される。Dタイプのトラン
ジスタはゲートを貫いてチャネルに不純物を導入するこ
とで形成される。プログラム工程がチップ製造プロセス
の後半部分に位置するので、TAT(Turn Around Tim
e)が短いという有利な特徴を有している。
【0003】近年、LSIの高集積化に伴い、ゲートに
使われるポリシリコンの抵抗値がデバイスの高速動作の
障害になってきている。そのため、ポリシリコンを低抵
抗のシリサイドに置き換え、ゲートの低抵抗化が図られ
ている。実際には、図9に示すように、ゲートを、下層
にポリシリコン49、上層にシリサイド51を配するポ
リサイド構造とするのが一般的である。シリサイド51
としてはWSi2やTaSi2が用いられる。
使われるポリシリコンの抵抗値がデバイスの高速動作の
障害になってきている。そのため、ポリシリコンを低抵
抗のシリサイドに置き換え、ゲートの低抵抗化が図られ
ている。実際には、図9に示すように、ゲートを、下層
にポリシリコン49、上層にシリサイド51を配するポ
リサイド構造とするのが一般的である。シリサイド51
としてはWSi2やTaSi2が用いられる。
【0004】ところが、図9に示したポリサイドゲート
のMOSトランジスタをメモリセルトランジスタとして
用いたマスクROMにあっては、上述したイオン注入方
式によってマスクROMのプログラムを行うことができ
ない。イオン注入方式ではゲート形成後にイオン注入プ
ロセスを行うが、ポリサイド構造のゲートではシリサイ
ド層がイオン注入のマスクとなってしまう。そのため、
ゲートを貫いて不純物をチャネルに導入することが不可
能だからである。
のMOSトランジスタをメモリセルトランジスタとして
用いたマスクROMにあっては、上述したイオン注入方
式によってマスクROMのプログラムを行うことができ
ない。イオン注入方式ではゲート形成後にイオン注入プ
ロセスを行うが、ポリサイド構造のゲートではシリサイ
ド層がイオン注入のマスクとなってしまう。そのため、
ゲートを貫いて不純物をチャネルに導入することが不可
能だからである。
【0005】このため、図9のMOSトランジスタをメ
モリセルトランジスタとして用いたマスクROMのプロ
グラム方式として、図10に示すように、MOSトラン
ジスタのドレイン・ソース間をアルミ配線によって短絡
することで、情報データを書き込むものがある。この方
式ではプログラム工程であるアルミ配線工程がチップ製
造工程の最終工程に近く、TATは上記イオン注入方式
と同様短いものとなっている。
モリセルトランジスタとして用いたマスクROMのプロ
グラム方式として、図10に示すように、MOSトラン
ジスタのドレイン・ソース間をアルミ配線によって短絡
することで、情報データを書き込むものがある。この方
式ではプログラム工程であるアルミ配線工程がチップ製
造工程の最終工程に近く、TATは上記イオン注入方式
と同様短いものとなっている。
【0006】
【発明が解決しようとする課題】通常、アルミ配線の経
路は顕微鏡観察等によってチップ表面から容易に知るこ
とができる。従って、図10に示したプログラム方式で
は、マスクROMの記憶内容がチップ表面から第三者に
容易に解読されてしまうという問題があった。
路は顕微鏡観察等によってチップ表面から容易に知るこ
とができる。従って、図10に示したプログラム方式で
は、マスクROMの記憶内容がチップ表面から第三者に
容易に解読されてしまうという問題があった。
【0007】本発明は上記事情に鑑みて成されたもので
あり、その目的は、記憶内容の守秘性に優れたマスクR
OMを提供することである。
あり、その目的は、記憶内容の守秘性に優れたマスクR
OMを提供することである。
【0008】本発明の他の目的は、記憶内容の守秘性に
優れたマスクROMを搭載したマイクロコンピュータを
提供することである。
優れたマスクROMを搭載したマイクロコンピュータを
提供することである。
【0009】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第1の特徴は、複数個の半導体記憶素子を
配列したアレイ部と、外部から供給される第1の選択信
号を入力し、第1の選択信号にスクランブル処理を施し
て第2の選択信号を生成し、第2の選択信号を出力する
スクランブル回路と、第2の選択信号に従ってアレイ部
の中から一つの半導体素子を選択するデコード回路とを
有するマスクROMであることである。
に、本発明の第1の特徴は、複数個の半導体記憶素子を
配列したアレイ部と、外部から供給される第1の選択信
号を入力し、第1の選択信号にスクランブル処理を施し
て第2の選択信号を生成し、第2の選択信号を出力する
スクランブル回路と、第2の選択信号に従ってアレイ部
の中から一つの半導体素子を選択するデコード回路とを
有するマスクROMであることである。
【0010】ここで、半導体記憶素子はマスクROMの
メモリセルを意味し、MOSトランジスタ1個で構成さ
れる。また、配線抵抗低下のためMOSトランジスタの
ゲートはポリサイド構造を有している。アレイ部はこの
複数個のメモリセルを行列状に規則正しく配列したもの
である。第1の選択信号及び第2の選択信号はアドレス
信号と呼ばれるメモリセル選択用の信号である。これら
2つの選択信号は共にアレイ部のうち行方向のメモリセ
ルを選択する行アドレス信号と列方向を選択する列アド
レス信号を含んでいる。外部から供給される第1の選択
信号はスクランブル回路によってスクランブル処理が施
されて第2の選択信号となる。デコード部は行アドレス
信号を受けて行方向のメモリセルを選択する行デコード
部と列アドレス信号を受けて列方向のメモリセルを選択
する列デコード部で構成される。これら2つのデコード
部は各アドレス信号を受けて一つのメモリセルを選択す
る。
メモリセルを意味し、MOSトランジスタ1個で構成さ
れる。また、配線抵抗低下のためMOSトランジスタの
ゲートはポリサイド構造を有している。アレイ部はこの
複数個のメモリセルを行列状に規則正しく配列したもの
である。第1の選択信号及び第2の選択信号はアドレス
信号と呼ばれるメモリセル選択用の信号である。これら
2つの選択信号は共にアレイ部のうち行方向のメモリセ
ルを選択する行アドレス信号と列方向を選択する列アド
レス信号を含んでいる。外部から供給される第1の選択
信号はスクランブル回路によってスクランブル処理が施
されて第2の選択信号となる。デコード部は行アドレス
信号を受けて行方向のメモリセルを選択する行デコード
部と列アドレス信号を受けて列方向のメモリセルを選択
する列デコード部で構成される。これら2つのデコード
部は各アドレス信号を受けて一つのメモリセルを選択す
る。
【0011】本発明の第1の特徴によれば、情報データ
を各MOSトランジスタのソース・ドレイン間をアルミ
配線によってショートすることによって書き込んだ場合
であっても、第三者が単にアルミ配線の経路を調べるだ
けで書き込まれた情報を読み込むことはできなくなる。
すなわち、外部から供給される第1の選択信号が示す入
力アドレスとデコード部に入力される第2の選択信号が
示すアレイ部の物理アドレスとはスクランブル処理によ
って一致しないので、そのスクランブル処理の内容を知
らない第三者は情報データを正確に知ることはできない
のである。
を各MOSトランジスタのソース・ドレイン間をアルミ
配線によってショートすることによって書き込んだ場合
であっても、第三者が単にアルミ配線の経路を調べるだ
けで書き込まれた情報を読み込むことはできなくなる。
すなわち、外部から供給される第1の選択信号が示す入
力アドレスとデコード部に入力される第2の選択信号が
示すアレイ部の物理アドレスとはスクランブル処理によ
って一致しないので、そのスクランブル処理の内容を知
らない第三者は情報データを正確に知ることはできない
のである。
【0012】本発明の第1の特徴において、スクランブ
ル回路は、所定の制御信号と第1の選択信号を用いて所
定の論理演算を実行することによって第2の選択信号を
生成する構成とすることが望ましい。なぜなら、一つの
制御信号と簡単な論理回路でスクランブル処理を実行さ
せることができるからである。具体的には、直列接続さ
れたインバータ及び第1のクロックドインバータと第2
のクロックドインバータとが入力端子と出力端子との間
に互いに並列に接続して構成され、第1のクロックドイ
ンバータに制御信号を入力し、第2のクロックドインバ
ータに制御信号の反転信号を入力するように構成すれば
スクランブル回路を簡単な構成で確実に動作させること
ができる。
ル回路は、所定の制御信号と第1の選択信号を用いて所
定の論理演算を実行することによって第2の選択信号を
生成する構成とすることが望ましい。なぜなら、一つの
制御信号と簡単な論理回路でスクランブル処理を実行さ
せることができるからである。具体的には、直列接続さ
れたインバータ及び第1のクロックドインバータと第2
のクロックドインバータとが入力端子と出力端子との間
に互いに並列に接続して構成され、第1のクロックドイ
ンバータに制御信号を入力し、第2のクロックドインバ
ータに制御信号の反転信号を入力するように構成すれば
スクランブル回路を簡単な構成で確実に動作させること
ができる。
【0013】本発明の第2の特徴は、各種命令を実行す
るCPUと、CPUが実行する命令を保持するマスクR
OMと、CPUの実行に必要な情報を一時的に保持する
RAMと、外部から入力される情報を一時的に保持する
EEPROMとを有するマイクロコンピュータにおい
て、マスクROMが、複数個の半導体記憶素子を配列し
たアレイ部と、外部から供給される第1の選択信号を入
力し、第1の選択信号にスクランブル処理を施して第2
の選択信号を生成し、第2の選択信号を出力するスクラ
ンブル回路と、第2の選択信号に従ってアレイ部の中か
ら一つの半導体素子を選択するデコード回路とを有する
ことである。
るCPUと、CPUが実行する命令を保持するマスクR
OMと、CPUの実行に必要な情報を一時的に保持する
RAMと、外部から入力される情報を一時的に保持する
EEPROMとを有するマイクロコンピュータにおい
て、マスクROMが、複数個の半導体記憶素子を配列し
たアレイ部と、外部から供給される第1の選択信号を入
力し、第1の選択信号にスクランブル処理を施して第2
の選択信号を生成し、第2の選択信号を出力するスクラ
ンブル回路と、第2の選択信号に従ってアレイ部の中か
ら一つの半導体素子を選択するデコード回路とを有する
ことである。
【0014】本発明の第2の特徴によれば、記憶内容の
守秘性に優れたマスクROMを用いているので、CPU
が実行する命令が第三者に漏れてしまうことを防止でき
る。
守秘性に優れたマスクROMを用いているので、CPU
が実行する命令が第三者に漏れてしまうことを防止でき
る。
【0015】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を説明する。なお、以下の図面の記載におい
て、同一又は類似の部分には同一又は類似の符号を付し
ている。
実施の形態を説明する。なお、以下の図面の記載におい
て、同一又は類似の部分には同一又は類似の符号を付し
ている。
【0016】図1は、本発明の実施形態にかかるマスク
ROMが搭載されたマイクロコンピュータの一構成例を
示すブロック図である。図1に示すように、このマイク
ロコンピュータ1は、各種の命令(プログラム)を実行
する中央処理装置(以下、単にCPUと記す)3と、C
PU3が実行するプログラムを設置するためのROM5
と、CPU3の実行に必要なデータを一時的に保持する
ためのRAM7と、外部コントローラ15から転送され
る各種のデータを一時的に保持するためのEEPROM
9と、外部コントローラ15とのインターフェースを取
るためのI/O11とを有し、これらはバス13にそれ
ぞれ接続されている。本実施形態にかかるマスクROM
5はマイクロコンピュータ1のプログラムメモリとして
用いられる。マスクROM5は読み出し専用のROMで
あり、他のメモリと比較して単価が安いという特徴を有
する。RAM7は随時書換え可能なメモリである。たと
えばRAM7はリフレッシュ作業を必要としないSRA
Mで構成される。EEPRMは電気的に自由にデータの
書換えができ、電源を切ってもデータを保持することの
できるメモリである。ICカードにマイクロコンピュー
タ1が搭載された場合、EEPROM9にはたとえばI
D番号や電話番号といった個人情報が書き込まれる。
ROMが搭載されたマイクロコンピュータの一構成例を
示すブロック図である。図1に示すように、このマイク
ロコンピュータ1は、各種の命令(プログラム)を実行
する中央処理装置(以下、単にCPUと記す)3と、C
PU3が実行するプログラムを設置するためのROM5
と、CPU3の実行に必要なデータを一時的に保持する
ためのRAM7と、外部コントローラ15から転送され
る各種のデータを一時的に保持するためのEEPROM
9と、外部コントローラ15とのインターフェースを取
るためのI/O11とを有し、これらはバス13にそれ
ぞれ接続されている。本実施形態にかかるマスクROM
5はマイクロコンピュータ1のプログラムメモリとして
用いられる。マスクROM5は読み出し専用のROMで
あり、他のメモリと比較して単価が安いという特徴を有
する。RAM7は随時書換え可能なメモリである。たと
えばRAM7はリフレッシュ作業を必要としないSRA
Mで構成される。EEPRMは電気的に自由にデータの
書換えができ、電源を切ってもデータを保持することの
できるメモリである。ICカードにマイクロコンピュー
タ1が搭載された場合、EEPROM9にはたとえばI
D番号や電話番号といった個人情報が書き込まれる。
【0017】図2は、本発明の実施形態にかかるマスク
ROMの構成を示す図である。図2に示すように、本発
明の実施形態にかかるマスクROMは、複数個のメモリ
セル19を行列状に配列したメモリセルアレイ17と、
メモリセルアレイ17のうちの行方向のメモリセル19
を選択する行デコーダ21と、メモリセルアレイ17の
うちの列方向のメモリセル19を選択する列デコーダ2
3と、アドレス信号を入力して、ラッチするアドレスバ
ッファ25と、アドレスバッファ25が出力するアドレ
ス信号をスクランブル処理して出力するスクランブル回
路27とを有している。メモリセル19はメモリセルア
レイ17のうちの行方向の信号線であるワード線と列方
向の信号線であるデータ線の両方の選択によって選ばれ
る。行デコーダ21はアドレス信号から振り分けられた
行アドレス信号を受けて、特定のワード線を選択する。
列デコーダ23はアドレス信号から振り分けられた列ア
ドレス信号を受けて、特定のデータ線を選択する。選択
されたメモリセル19のデータが出力データとして出力
される。
ROMの構成を示す図である。図2に示すように、本発
明の実施形態にかかるマスクROMは、複数個のメモリ
セル19を行列状に配列したメモリセルアレイ17と、
メモリセルアレイ17のうちの行方向のメモリセル19
を選択する行デコーダ21と、メモリセルアレイ17の
うちの列方向のメモリセル19を選択する列デコーダ2
3と、アドレス信号を入力して、ラッチするアドレスバ
ッファ25と、アドレスバッファ25が出力するアドレ
ス信号をスクランブル処理して出力するスクランブル回
路27とを有している。メモリセル19はメモリセルア
レイ17のうちの行方向の信号線であるワード線と列方
向の信号線であるデータ線の両方の選択によって選ばれ
る。行デコーダ21はアドレス信号から振り分けられた
行アドレス信号を受けて、特定のワード線を選択する。
列デコーダ23はアドレス信号から振り分けられた列ア
ドレス信号を受けて、特定のデータ線を選択する。選択
されたメモリセル19のデータが出力データとして出力
される。
【0018】図3は、図2のスクランブル回路27の一
構成例を示す図である。図3(a)に示すように、スク
ランブル回路27は外部から加えられたアドレス信号A
を入力し、スクランブル処理をしてアドレス信号Bとし
て出力する。このスクランブル処理されたアドレス信号
Bが行デコーダ21及び列デコーダ23に入力される。
従って、アドレス信号Aが示す入力アドレスとアドレス
信号Bが示すメモリセルアレイ17の物理アドレスとは
一致しないことになる。このスクランブル回路27は、
直列接続されたインバータ29及びクロックドインバー
タ31と、クロックドインバータ33とが並列に接続し
て構成されている。クロックドインバータ31及び33
が入力する制御信号、例えばクロック信号φ及びφの反
転信号φバーはマスクROM外部から供給される。その
供給先は特に限定されないが、たとえば図3(b)に示
すように、マイクロコンピュータ1のEEPROM9の
所定の領域に“1"又は“0"のデータを予め記憶してお
き、そのデータをクロック信号φとして用いればよい。
この場合、クロック信号φは“1"、クロック信号φバ
ーは“0"としてクロックドインバータ31及び33に
それぞれ入力される。また、制御信号の電位レベルは所
定の高電位又は低電位であればよい。
構成例を示す図である。図3(a)に示すように、スク
ランブル回路27は外部から加えられたアドレス信号A
を入力し、スクランブル処理をしてアドレス信号Bとし
て出力する。このスクランブル処理されたアドレス信号
Bが行デコーダ21及び列デコーダ23に入力される。
従って、アドレス信号Aが示す入力アドレスとアドレス
信号Bが示すメモリセルアレイ17の物理アドレスとは
一致しないことになる。このスクランブル回路27は、
直列接続されたインバータ29及びクロックドインバー
タ31と、クロックドインバータ33とが並列に接続し
て構成されている。クロックドインバータ31及び33
が入力する制御信号、例えばクロック信号φ及びφの反
転信号φバーはマスクROM外部から供給される。その
供給先は特に限定されないが、たとえば図3(b)に示
すように、マイクロコンピュータ1のEEPROM9の
所定の領域に“1"又は“0"のデータを予め記憶してお
き、そのデータをクロック信号φとして用いればよい。
この場合、クロック信号φは“1"、クロック信号φバ
ーは“0"としてクロックドインバータ31及び33に
それぞれ入力される。また、制御信号の電位レベルは所
定の高電位又は低電位であればよい。
【0019】このような構成とすれば、スクランブル設
定はEEPROM9のデータ書き込みによって容易にで
き、またユーザ自身がスクランブルを任意に設定変更す
ることが可能となる。さらに、既存のEEPROM9を
用いてスクランブル設定するので、回路構成が複雑にな
ることもない。
定はEEPROM9のデータ書き込みによって容易にで
き、またユーザ自身がスクランブルを任意に設定変更す
ることが可能となる。さらに、既存のEEPROM9を
用いてスクランブル設定するので、回路構成が複雑にな
ることもない。
【0020】図4は、図3のスクランブル回路27の真
理値表を示す図である。
理値表を示す図である。
【0021】(A)アドレス信号Aが“1"、クロック
信号φが“1"の場合、クロックドインバータ31の入
力に“0"が、クロックドインバータ33の入力に“1"
が出力される。“1"のクロック信号φを入力するクロ
ックドインバータ33は通常のインバータと同様“1"
の入力信号を反転して“0"の出力信号を出力する。一
方、“0"のクロック信号φバーを入力するクロックド
インバータ31は入力信号の値の如何にかかわらず、出
力はハイ・インピーダンス状態となる。従って、スクラ
ンブル回路27は“0"のアドレス信号Bを出力する。
信号φが“1"の場合、クロックドインバータ31の入
力に“0"が、クロックドインバータ33の入力に“1"
が出力される。“1"のクロック信号φを入力するクロ
ックドインバータ33は通常のインバータと同様“1"
の入力信号を反転して“0"の出力信号を出力する。一
方、“0"のクロック信号φバーを入力するクロックド
インバータ31は入力信号の値の如何にかかわらず、出
力はハイ・インピーダンス状態となる。従って、スクラ
ンブル回路27は“0"のアドレス信号Bを出力する。
【0022】(B)アドレス信号Aが“1"、クロック
信号φが“0"の場合、クロックドインバータ31の入
力に“0"が、クロックドインバータ33の入力に“1"
が出力される。“0"のクロック信号φを入力するクロ
ックドインバータ33は入力信号の値の如何にかかわら
ず、出力はハイ・インピーダンス状態となる。一方、
“1"のクロック信号φバーを入力するクロックドイン
バータ31は通常のインバータと同様“0"の入力信号
を反転して“1"の出力信号を出力する。従って、スク
ランブル回路27は“1"のアドレス信号Bを出力す
る。
信号φが“0"の場合、クロックドインバータ31の入
力に“0"が、クロックドインバータ33の入力に“1"
が出力される。“0"のクロック信号φを入力するクロ
ックドインバータ33は入力信号の値の如何にかかわら
ず、出力はハイ・インピーダンス状態となる。一方、
“1"のクロック信号φバーを入力するクロックドイン
バータ31は通常のインバータと同様“0"の入力信号
を反転して“1"の出力信号を出力する。従って、スク
ランブル回路27は“1"のアドレス信号Bを出力す
る。
【0023】(C)アドレス信号Aが“0"、クロック
信号φが“1"の場合、クロックドインバータ31の入
力に“1"が、クロックドインバータ33の入力に“0"
が出力される。“1"のクロック信号φを入力するクロ
ックドインバータ33は通常のインバータと同様“0"
の入力信号を反転して“1"の出力信号を出力する。一
方、“0"のクロック信号φバーを入力するクロックド
インバータ31は入力信号の値の如何にかかわらず、出
力はハイ・インピーダンス状態となる。従って、スクラ
ンブル回路27は“1"のアドレス信号Bを出力する。
信号φが“1"の場合、クロックドインバータ31の入
力に“1"が、クロックドインバータ33の入力に“0"
が出力される。“1"のクロック信号φを入力するクロ
ックドインバータ33は通常のインバータと同様“0"
の入力信号を反転して“1"の出力信号を出力する。一
方、“0"のクロック信号φバーを入力するクロックド
インバータ31は入力信号の値の如何にかかわらず、出
力はハイ・インピーダンス状態となる。従って、スクラ
ンブル回路27は“1"のアドレス信号Bを出力する。
【0024】(D)アドレス信号Aが“0"、クロック
信号φが“0"の場合、クロックドインバータ31の入
力に“1"が、クロックドインバータ33の入力に“0"
が出力される。“0"のクロック信号φを入力するクロ
ックドインバータ33は入力信号の値の如何にかかわら
ず、出力はハイ・インピーダンス状態となる。一方、
“1"のクロック信号φバーを入力するクロックドイン
バータ31は通常のインバータと同様“1"の入力信号
を反転して“0"の出力信号を出力する。従って、スク
ランブル回路27は“0"のアドレス信号Bを出力す
る。
信号φが“0"の場合、クロックドインバータ31の入
力に“1"が、クロックドインバータ33の入力に“0"
が出力される。“0"のクロック信号φを入力するクロ
ックドインバータ33は入力信号の値の如何にかかわら
ず、出力はハイ・インピーダンス状態となる。一方、
“1"のクロック信号φバーを入力するクロックドイン
バータ31は通常のインバータと同様“1"の入力信号
を反転して“0"の出力信号を出力する。従って、スク
ランブル回路27は“0"のアドレス信号Bを出力す
る。
【0025】図5は、図1のメモリセル19の一構成例
を示す平面図、図6は、図5の線A−Aに関する断面
図、図7は、図5の等価回路を示す図である。これらの
図においては、5個のn型MOSトランジスタN1乃至
N5が示されている。拡散層37が列方向に配置される
データ線に、シリサイド/ポリサイド39が行方向に配
置されるワード線にそれぞれ相当する。ここでは、MO
SトランジスタN2,N3及びN5のソース又はドレイ
ンであるn+拡散層47がアルミ配線43によって短絡
されている。
を示す平面図、図6は、図5の線A−Aに関する断面
図、図7は、図5の等価回路を示す図である。これらの
図においては、5個のn型MOSトランジスタN1乃至
N5が示されている。拡散層37が列方向に配置される
データ線に、シリサイド/ポリサイド39が行方向に配
置されるワード線にそれぞれ相当する。ここでは、MO
SトランジスタN2,N3及びN5のソース又はドレイ
ンであるn+拡散層47がアルミ配線43によって短絡
されている。
【0026】このように本発明の実施形態によれば、マ
スクROMのアドレスバッファ25と行デコーダ21及
び列デコーダ23との間にスクランブル回路27を設
け、メモリセルアレイ17の物理アドレスと外部から入
力される入力アドレスをスクランブルするので、記憶さ
れたデータのセキュリティーを高めることができる。
スクROMのアドレスバッファ25と行デコーダ21及
び列デコーダ23との間にスクランブル回路27を設
け、メモリセルアレイ17の物理アドレスと外部から入
力される入力アドレスをスクランブルするので、記憶さ
れたデータのセキュリティーを高めることができる。
【0027】
【発明の効果】以上説明したように、本発明によれば、
第三者に記憶内容を容易に知られず、守秘性の高いマス
クROMを実現することができる。
第三者に記憶内容を容易に知られず、守秘性の高いマス
クROMを実現することができる。
【0028】また、本発明によれば、実行プログラムの
守秘性が優れたマイクロコンピュータを提供できる。
守秘性が優れたマイクロコンピュータを提供できる。
【図1】本発明の実施形態にかかるマスクROMが搭載
されたマイクロコンピュータの一構成例を示すブロック
図である。
されたマイクロコンピュータの一構成例を示すブロック
図である。
【図2】本発明の実施形態にかかるマスクROMの構成
を示す図である。
を示す図である。
【図3】図2のスクランブル回路27の一構成例を示す
回路図である。
回路図である。
【図4】図3のスクランブル回路27の真理値表を示す
図である。
図である。
【図5】図1のメモリセルアレイ17を構成するメモリ
セル19の平面図である。
セル19の平面図である。
【図6】図5の線A−Aに関する断面図である。
【図7】図5の等価回路図である。
【図8】イオン注入方式でプログラムが行われたメモリ
セルの等価回路を示す図である。
セルの等価回路を示す図である。
【図9】ポリサイドゲートMOSトランジスタの断面図
である。
である。
【図10】ドレイン・ソース間の短絡によってプログラ
ムが行われたメモリセルの等価回路を示す図である。
ムが行われたメモリセルの等価回路を示す図である。
【符号の説明】 1 マイクロコンピュータ 3 中央処理装置(CPU) 5 ROM 7 RAM 9 EEPROM 11 I/O 13 バス 15 外部コントローラ 17 メモリセルアレイ 19 メモリセル 21 行デコーダ 23 列デコーダ 25 アドレスバッファ 27 スクランブル回路 29,35 インバータ 31,33 クロックドインバータ 37 拡散層 39 シリサイド/ポリサイド 41 コンタクト 43 アルミ配線 45 p型基板 47 n+型拡散層 49 ポリシリコン 51 シリサイド 53 シリコン酸化膜
Claims (5)
- 【請求項1】 複数個の半導体記憶素子を配列したアレ
イ部と、 外部から供給される第1の選択信号を入力し、該第1の
選択信号にスクランブル処理を施して第2の選択信号を
生成し、該第2の選択信号を出力するスクランブル回路
と、 前記第2の選択信号に従って前記アレイ部の中から一つ
の半導体素子を選択するデコード回路とを有することを
特徴とするマスクROM。 - 【請求項2】 前記スクランブル回路は、所定の制御信
号と前記第1の選択信号を用いて所定の論理演算を実行
することによって前記第2の選択信号を生成することを
特徴とする請求項1に記載のマスクROM。 - 【請求項3】 前記スクランブル回路は、直列接続され
たインバータ及び第1のクロックドインバータと、第2
のクロックドインバータとが入力端子と出力端子との間
に互いに並列に接続して構成され、前記第1のクロック
ドインバータに前記制御信号を入力し、前記第2のクロ
ックドインバータに前記制御信号の反転信号を入力する
ことを特徴とする請求項2に記載のマスクROM。 - 【請求項4】 前記半導体記憶素子は、MOSトランジ
スタで構成され、このMOSトランジスタのゲートはポ
リサイド構造であることを特徴とする請求項1に記載の
マスクROM。 - 【請求項5】 各種命令を実行するCPUと、 前記CPUが実行する命令を保持するマスクROMと、 前記CPUの実行に必要な情報を一時的に保持するRA
Mと、 外部から入力される情報を一時的に保持するEEPRO
Mとを有するマイクロコンピュータにおいて、 前記マスクROMは、複数個の半導体記憶素子を配列し
たアレイ部と、外部から供給される第1の選択信号を入
力し、該第1の選択信号にスクランブル処理を施して第
2の選択信号を生成し、該第2の選択信号を出力するス
クランブル回路と、前記第2の選択信号に従って前記ア
レイ部の中から一つの半導体素子を選択するデコード回
路とを有することを特徴とするマイクロコンピュータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1224999A JP2000215681A (ja) | 1999-01-20 | 1999-01-20 | マスクrom及びこれを用いたマイクロコンピュ―タ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1224999A JP2000215681A (ja) | 1999-01-20 | 1999-01-20 | マスクrom及びこれを用いたマイクロコンピュ―タ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000215681A true JP2000215681A (ja) | 2000-08-04 |
Family
ID=11800103
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1224999A Pending JP2000215681A (ja) | 1999-01-20 | 1999-01-20 | マスクrom及びこれを用いたマイクロコンピュ―タ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000215681A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009025852A (ja) * | 2007-07-17 | 2009-02-05 | Meidensha Corp | 通信制御装置 |
JP2009301691A (ja) * | 2008-06-17 | 2009-12-24 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
KR101194838B1 (ko) | 2006-01-20 | 2012-10-25 | 삼성전자주식회사 | 하이 시큐리티 마스크 롬 및 이의 마스크 롬 데이터스크램블/디스크램블 방법 |
US8534563B2 (en) | 2009-10-15 | 2013-09-17 | Renesas Electronics Corporation | Interface IC and memory card including the same |
-
1999
- 1999-01-20 JP JP1224999A patent/JP2000215681A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101194838B1 (ko) | 2006-01-20 | 2012-10-25 | 삼성전자주식회사 | 하이 시큐리티 마스크 롬 및 이의 마스크 롬 데이터스크램블/디스크램블 방법 |
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US8534563B2 (en) | 2009-10-15 | 2013-09-17 | Renesas Electronics Corporation | Interface IC and memory card including the same |
US9305253B2 (en) | 2009-10-15 | 2016-04-05 | Renesas Electronics Corporation | Interface IC and memory card including the same |
US9846831B2 (en) | 2009-10-15 | 2017-12-19 | Renesas Electronics Corporation | Interface IC and memory card including the same |
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