JP2000209461A - Automatic adjustment circuit for horizontal oscllating frequency - Google Patents
Automatic adjustment circuit for horizontal oscllating frequencyInfo
- Publication number
- JP2000209461A JP2000209461A JP11011448A JP1144899A JP2000209461A JP 2000209461 A JP2000209461 A JP 2000209461A JP 11011448 A JP11011448 A JP 11011448A JP 1144899 A JP1144899 A JP 1144899A JP 2000209461 A JP2000209461 A JP 2000209461A
- Authority
- JP
- Japan
- Prior art keywords
- horizontal
- frequency
- circuit
- oscillation
- reference clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、基準クロックを用
いて水平同期周波数をカウントし水平同期信号と水平発
振器の発振周波数を自動追従させるマルチスキャンタイ
プのディスプレイ装置に用いる水平発振周波数の自動調
整回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an automatic horizontal oscillation frequency adjusting circuit used in a multi-scan type display device which counts a horizontal synchronization frequency using a reference clock and automatically follows the horizontal synchronization signal and the oscillation frequency of a horizontal oscillator. It is about.
【0002】[0002]
【従来の技術】近年では、様々な入力信号に対して同期
が取れるマルチスキャンタイプのディスプレイ装置が一
般的となっており、年々、水平同期信号の入力周波数範
囲が広くなってきている。2. Description of the Related Art In recent years, a multi-scan type display device capable of synchronizing various input signals has become popular, and the input frequency range of a horizontal synchronizing signal has been expanding year by year.
【0003】しかしながら、広範囲の入力周波数に自動
追従させるには、水平発振回路で発生するバラツキを補
正するため、工場でのフリーラン調整が不可欠である。However, in order to automatically follow a wide range of input frequencies, free-run adjustment at a factory is indispensable in order to correct variations occurring in the horizontal oscillation circuit.
【0004】図10は、従来例に係る水平発振周波数の
自動調整回路を示す構成図、図11は、従来例における
タイミングチャートである。FIG. 10 is a block diagram showing a circuit for automatically adjusting a horizontal oscillation frequency according to a conventional example, and FIG. 11 is a timing chart in the conventional example.
【0005】図10及び図11を用いて従来技術の動作
説明をする。従来技術においては、基準クロック発生回
路8は、水晶やセラロックなどの発振子36を用いて発
振させており、基準クロック発生回路8からの出力を分
周器9で分周して一定幅(例えば25秒)の基準パルス
10を発生させ、Highレベルの期間内(図11にお
ける斜線部分)での水平同期信号1のカウント数をカウ
ンター13でカウントしている。The operation of the prior art will be described with reference to FIGS. In the prior art, the reference clock generation circuit 8 oscillates using an oscillator 36 such as a crystal or a ceramic lock, and divides the output from the reference clock generation circuit 8 by the frequency divider 9 to a certain width (for example, A reference pulse 10 of 25 seconds is generated, and the counter 13 counts the number of counts of the horizontal synchronizing signal 1 during the High level period (the hatched portion in FIG. 11).
【0006】このとき、カウンター13は、25秒間隔
の基準パルス10をエッジ検出回路11でエッジ検出し
たエッジ検出信号12に基づいてリセットされる。カウ
ンター13でカウントされた値が制御回路20を介して
DAC14に入力され、カウント数に応じたF/V電圧
15を水平発振回路4に出力し、水平発振回路4は、入
力されたF/V電圧15と抵抗R1及びコンデンサC1
とにより決定される周波数で発振する。At this time, the counter 13 is reset based on an edge detection signal 12 in which the edge detection circuit 11 detects the edge of the reference pulse 10 at intervals of 25 seconds. The value counted by the counter 13 is input to the DAC 14 via the control circuit 20, and the F / V voltage 15 corresponding to the count is output to the horizontal oscillation circuit 4. The horizontal oscillation circuit 4 Voltage 15, resistor R1 and capacitor C1
And oscillate at the frequency determined by
【0007】水平発振回路4からは、水平ドライブ出力
5が水平偏向コイル駆動回路6に入力され、ディスプレ
イの水平走査を行い、FlyBackパルス7を発生す
る。[0007] From the horizontal oscillation circuit 4, a horizontal drive output 5 is input to a horizontal deflection coil drive circuit 6, performs horizontal scanning of the display, and generates a FlyBack pulse 7.
【0008】AFC回路2には、FlyBackパルス
7と水平同期信号1が入力され、位相比較された位相比
較電流3を水平発振回路4に帰還することにより、水平
発振回路4の発振周波数を水平同期信号1と同期させ
る。The AFC circuit 2 receives the FlyBack pulse 7 and the horizontal synchronizing signal 1 and feeds back the phase comparison current 3 whose phase has been compared to the horizontal oscillation circuit 4 so that the oscillation frequency of the horizontal oscillation circuit 4 is horizontally synchronized. Synchronize with signal 1.
【0009】その結果、水平発振器の発振周波数を水平
同期信号に自動追従させることができる。As a result, the oscillation frequency of the horizontal oscillator can be made to automatically follow the horizontal synchronization signal.
【0010】従来例における基準クロック発振から水平
発振回路の発振周波数決定までの式は、以下のようにな
る。The equation from the reference clock oscillation to the determination of the oscillation frequency of the horizontal oscillation circuit in the conventional example is as follows.
【0011】 基準パルス幅=分周比/基準クロック周波数=12500/500KHz=2 5mSEC カウント数=基準クロック分周後のパルス幅*水平同期信号周波数 =25mSEC*20KHz=500カウント(水平同期信号周波数=20KHz 時) =25mSEC*100KHz=2500カウント(水平同期信号周波数=100 KHz時) F/V電圧=カウント数/500(係数) =500カウント/500=1v(水平同期信号周波数=20KHz時) =2500カウント/500=5v(水平同期信号周波数=100KHz時) 発振周波数=K1*I/CV= K1*VFV/(R1*C1*V) =20KHz(F/V電圧=VFV=1v時) =100KHz(F/V電圧=VFV=5v時) (R1=2KΩ、V=3v、C1=200pF、K1=0.024Reference pulse width = division ratio / reference clock frequency = 12,500 / 500 KHz = 25 mSEC count number = pulse width after reference clock frequency division * horizontal synchronization signal frequency = 25 mSEC * 20 kHz = 500 counts (horizontal synchronization signal frequency = 20 kHz) = 25 mSEC * 100 kHz = 2500 counts (horizontal synchronization signal frequency = 100 kHz) F / V voltage = count / 500 (coefficient) = 500 counts / 500 = 1v (horizontal synchronization signal frequency = 20 kHz) = 2500 Count / 500 = 5v (at horizontal synchronization signal frequency = 100KHz) Oscillation frequency = K1 * I / CV = K1 * V FV / (R1 * C1 * V) = 20KHz (when F / V voltage = V FV = 1v) = 100 KHz (at F / V voltage = V FV = 5v) (R1 = 2KΩ, V = 3v, C1 = 200 F, K1 = 0.024
【0012】以上の式をまとめると、 発振周波数= K1*VFV/(R1*C1*V) =K1*基準パルス幅*水平同期信号周波数/(R1*C1*V*500) =K1*水平同期信号周波数*12500/(R1*C1*V*500*基準ク ロック周波数) 式2 となる。The above equations can be summarized as follows: oscillation frequency = K1 * VFV / (R1 * C1 * V) = K1 * reference pulse width * horizontal synchronization signal frequency / (R1 * C1 * V * 500) = K1 * horizontal Synchronization signal frequency * 12,500 / (R1 * C1 * V * 500 * reference clock frequency)
【0013】以上の式をグラフ化したものが図12であ
る。図12において、水平同期信号1の周波数に比例し
てカウンター13でカウントされる値も増加し、カウン
ト値に応じてF/V電圧も増加し、その結果、水平発振
回路3で発振される周波数も増加することを示してい
る。FIG. 12 is a graph of the above equation. In FIG. 12, the value counted by the counter 13 increases in proportion to the frequency of the horizontal synchronization signal 1, and the F / V voltage also increases in accordance with the count value. As a result, the frequency oscillated by the horizontal oscillation circuit 3 Also increase.
【0014】[0014]
【発明が解決しようとする課題】水平発振回路3の発振
コンデンサC1を集積回路で構成する場合、コンデンサ
の膜厚が拡散条件に依存するため、発振コンデンサC1
のバラツキが±15%と大きくなってしまい、次式のよ
うに発振周波数がばらついてしまう。When the oscillation capacitor C1 of the horizontal oscillation circuit 3 is formed by an integrated circuit, the thickness of the capacitor depends on the diffusion condition.
Is increased to ± 15%, and the oscillation frequency varies as in the following equation.
【0015】発振コンデンサ=−15%時:発振コンデ
ンサC1=200pF*0.85、F/V電圧=VFV=
5v時、fH=117.6KHz 発振コンデンサ=+15%時:発振コンデンサC1=2
00pF*1.15、F/V電圧=VFV=5v時、fH
=86.9KHzWhen oscillation capacitor = −15%: oscillation capacitor C1 = 200 pF * 0.85, F / V voltage = V FV =
At 5 V, fH = 117.6 kHz Oscillation capacitor = + 15%: Oscillation capacitor C1 = 2
00pF * 1.15, F / V voltage = V FV = 5V, fH
= 86.9 KHz
【0016】その結果、F/V電圧対水平発振周波数特
性の傾きが図13のように変化してしまう。As a result, the slope of the horizontal oscillation frequency characteristic with respect to the F / V voltage changes as shown in FIG.
【0017】通常、±5%程度の多少の発振周波数の変
動は、AFC回路2において位相比較されて同期できる
ようになっているが、上記のように発振周波数がずれて
しまうと、AFC回路2の位相比較範囲を超えてしま
い、同期できなくなってしまうこととなる。その結果、
同期流れとなってしまい、画像が流れてしまう。Normally, the fluctuation of the oscillation frequency of about ± 5% can be synchronized by comparing the phases in the AFC circuit 2, but if the oscillation frequency is shifted as described above, the AFC circuit 2 Will be out of phase comparison range, and synchronization will not be possible. as a result,
Synchronous flow occurs and images flow.
【0018】AFC回路2の位相比較範囲を広く設定す
れば、同期流れは発生しなくなるが、位相比較範囲を広
く取りすぎると、水平ジッタ特性が悪化する傾向にある
ため、あまり広くできなかった。If the phase comparison range of the AFC circuit 2 is set wide, no synchronizing flow occurs. However, if the phase comparison range is set too wide, the horizontal jitter characteristic tends to deteriorate, so that the phase comparison range cannot be widened.
【0019】図14は、カウント値のLSBが変動する
原因を説明する図である。図14のように、カウント値
のLSBが変動してすると、F/V電圧15が変動して
発振周波数が変動してしまうため、画面ノイズが発生し
てしまう。FIG. 14 is a diagram for explaining the cause of fluctuation of the LSB of the count value. As shown in FIG. 14, when the LSB of the count value fluctuates, the F / V voltage 15 fluctuates and the oscillation frequency fluctuates, so that screen noise occurs.
【0020】そのため、従来は、カウント値のLSBに
変動が発生してもDAC14にデータを送らないように
制御回路20で制御する必要がある。Conventionally, therefore, it is necessary to control the control circuit 20 so that data is not sent to the DAC 14 even if the LSB of the count value fluctuates.
【0021】また、図15は、他の従来術を示す構成
図、図16は、タイミングチャートである。図15及び
図16を用いて従来例の動作説明をする。FIG. 15 is a block diagram showing another conventional technique, and FIG. 16 is a timing chart. The operation of the conventional example will be described with reference to FIGS.
【0022】図15に示す従来例では、基準クロック発
生回路8は、水晶やセラロックなどの発振子36を用い
て発振させており、基準クロック発生回路8からの出力
をカウンター13のCK側に入力し、水平同期信号1を
分周器9で分周して一水平期間の基準パルス10を発生
させ、Highレベルの期間内(図16における斜線部
分)での基準クロックのカウント数をカウンター13で
カウントしている。In the conventional example shown in FIG. 15, the reference clock generation circuit 8 oscillates using an oscillator 36 such as a crystal or a ceramic lock, and outputs the output from the reference clock generation circuit 8 to the CK side of the counter 13. Then, the horizontal synchronizing signal 1 is frequency-divided by the frequency divider 9 to generate a reference pulse 10 for one horizontal period, and the counter 13 counts the reference clock count in the High level period (the hatched portion in FIG. 16). Counting.
【0023】このとき、カウンター13は、25mSEC
間隔の基準パルス10をエッジ検出したエッジ検出信号
12でリセットされる。このカウンター13でカウント
された後の動作は、図10に示す従来例と同様である。At this time, the counter 13 has a 25 mSEC
It is reset by the edge detection signal 12 which detects the edge of the reference pulse 10 of the interval. The operation after counting by the counter 13 is the same as that of the conventional example shown in FIG.
【0024】その結果、従来技術の問題点として、第1
に、各セット毎にフリーラン調整を実施する必要がある
ため、工場調整工数が増加し、セットの原価が増加して
しまう。As a result, the problems of the prior art are as follows.
In addition, since it is necessary to perform free-run adjustment for each set, the number of man-hours for factory adjustment increases, and the cost of the set increases.
【0025】第2に、発振コンデンサを外付けにする場
合、温度変動が少ない高価なディスクリートコンデンサ
を使用することになりセットの原価が上がってしまう。Second, when an external oscillation capacitor is used, an expensive discrete capacitor having small temperature fluctuations is used, which increases the cost of the set.
【0026】第3に、基準クロック発生回路用の水晶又
はセラロックなどの発振子を使用することになり、セッ
トの原価が上がってしまう。Third, the use of an oscillator such as a crystal or a ceramic lock for the reference clock generation circuit increases the cost of the set.
【0027】第4に、マイコン等で水平同期信号をカウ
ントし、カウント値を変換してDACに送信していたた
め、プログラム工数が必要であった。Fourth, since the horizontal synchronizing signal is counted by a microcomputer or the like, and the count value is converted and transmitted to the DAC, the number of program steps is required.
【0028】第5に、水平同期信号と基準パルスが非同
期であるため、基準パルス内の水平同期信号数をカウン
トすると、カウント値のLSBが変動してしまい、カウ
ント誤差が発生してしまう。等の問題があった。Fifth, since the horizontal synchronization signal and the reference pulse are asynchronous, counting the number of horizontal synchronization signals in the reference pulse causes the LSB of the count value to fluctuate, causing a counting error. And so on.
【0029】本発明の目的は、上述した問題点を解決す
る水平発振周波数の自動調整回路を提供することにあ
る。An object of the present invention is to provide an automatic adjustment circuit of the horizontal oscillation frequency which solves the above-mentioned problems.
【0030】[0030]
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る水平発振周波数の自動調整回路は、基
準クロックで水平同期信号の周波数をカウントして水平
同期信号と水平発振器の発振周波数を自動追従させるマ
ルチスキャンタイプのディスプレイ装置に用いる水平発
振周波数の自動調整回路であって、集積回路内に構成し
た水平発振回路で使用している酸化膜や窒化膜を誘電体
としたコンデンサと同種類のコンデンサを使用し、該コ
ンデンサを用いて基準クロックを発生させることによ
り、水平発振回路の発振周波数のばらつきを抑えると共
に、発振周波数の温度変動の追従性を改善したものであ
る。In order to achieve the above object, an automatic horizontal oscillation frequency adjusting circuit according to the present invention counts the frequency of a horizontal synchronizing signal with a reference clock and outputs the horizontal synchronizing signal and the oscillation frequency of the horizontal oscillator. This is a circuit for automatically adjusting the horizontal oscillation frequency used in a multi-scan type display device that automatically follows the same as the capacitor that uses an oxide film or a nitride film as a dielectric and is used in a horizontal oscillation circuit configured in an integrated circuit. By using various types of capacitors and generating a reference clock using the capacitors, the variation in the oscillation frequency of the horizontal oscillation circuit is suppressed, and the followability of the oscillation frequency with temperature fluctuation is improved.
【0031】また前記基準クロックの発振振幅を水平発
振回路の発振振幅と共有することにより、水平発振回路
の発振周波数のバラツキ要因である発振振幅のバラツキ
を抑えると共に、発振周波数の温度変動の追従性を改善
したものである。Further, by sharing the oscillation amplitude of the reference clock with the oscillation amplitude of the horizontal oscillation circuit, it is possible to suppress the variation of the oscillation amplitude which is a factor of the oscillation frequency of the horizontal oscillation circuit, and to follow the temperature fluctuation of the oscillation frequency. Is an improvement.
【0032】また前記水平同期信号と同期している垂直
同期信号を分周した信号で基準クロック発生回路をリセ
ットすることにより、基準クロックと水平同期信号を同
期させ、カウント値のLSBのカウント誤差を低減した
ものである。Further, by resetting the reference clock generation circuit with a signal obtained by dividing the vertical synchronization signal synchronized with the horizontal synchronization signal, the reference clock and the horizontal synchronization signal are synchronized, and the count error of the LSB of the count value is reduced. It has been reduced.
【0033】[0033]
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below with reference to the drawings.
【0034】本発明は基本的構成として、基準クロック
を用いて水平同期周波数をカウントし水平同期信号と水
平発振器の発振周波数を自動追従させるマルチスキャン
タイプのディスプレイ装置において、水平発振回路で使
用しているコンデンサと同種類のコンデンサを使用し、
基準クロックを発生させることにより、水平発振回路の
発振周波数のバラツキを抑えると共に、発振周波数の温
度変動の追従性を改善したことを特徴とするものであ
る。As a basic configuration, the present invention is used in a horizontal oscillation circuit in a multi-scan type display device which counts a horizontal synchronization frequency using a reference clock and automatically follows the horizontal synchronization signal and the oscillation frequency of a horizontal oscillator. Use the same type of capacitor as
By generating the reference clock, the variation of the oscillation frequency of the horizontal oscillation circuit is suppressed, and the followability of the oscillation frequency with the temperature change is improved.
【0035】集積回路内ではコンデンサ、抵抗等の相対
精度が良いため、基準クロックの発振周波数と水平発振
回路の発振周波数の追従性が良いことを利用し、本発明
では図1における水平発振回路4で使用しているコンデ
ンサC1と同種類のコンデンサC2を使用して基準クロ
ック(基準パルス10)を発生させることにより、水平
発振回路4の発振周波数のバラツキ要因であるコンデン
サのバラツキ及び温度特性をキャンセルし、水平発振回
路の発振周波数のバラツキを低減すると共に、発振周波
数の温度変動の追従性を改善する。In the present invention, utilizing the fact that the relative accuracy of the capacitor, the resistor and the like is good, the followability between the oscillation frequency of the reference clock and the oscillation frequency of the horizontal oscillation circuit is good. In the present invention, the horizontal oscillation circuit 4 shown in FIG. By generating the reference clock (reference pulse 10) using the same type of capacitor C1 as the capacitor C1 used in the above, the variation of the oscillation frequency of the horizontal oscillation circuit 4 and the variation of the capacitor and the temperature characteristic are canceled. In addition, the variation of the oscillation frequency of the horizontal oscillation circuit is reduced, and the followability of the oscillation frequency with temperature fluctuation is improved.
【0036】また、本発明では、図1における発振振幅
バイアス19を使用して基準クロックの発振振幅を水平
発振回路2の発振振幅と共有することにより、水平発振
回路2の発振周波数のバラツキ要因である発振振幅のバ
ラツキ及びをキャンセルすることができ、水平発振回路
の発振周波数のバラツキを低減すると共に発振周波数の
温度変動の追従性を改善する。Also, in the present invention, the oscillation amplitude of the reference clock is shared with the oscillation amplitude of the horizontal oscillation circuit 2 using the oscillation amplitude bias 19 in FIG. It is possible to cancel a certain variation in the oscillation amplitude and to reduce the variation in the oscillation frequency of the horizontal oscillation circuit, and to improve the follow-up of the temperature variation of the oscillation frequency.
【0037】したがって、水平発振回路2のコンデンサ
や発振振幅がばらついた場合やコンデンサや発振振幅に
温度変動が発生しても、水平発振回路2の発振周波数を
一定に保つことができる。Therefore, the oscillation frequency of the horizontal oscillation circuit 2 can be kept constant even when the capacitors and the oscillation amplitude of the horizontal oscillation circuit 2 vary or when the capacitors and the oscillation amplitude change in temperature.
【0038】また、本発明では、図1における水平同期
信号と同期している垂直同期信号を分周したリセット信
号18で、基準クロック発生回路8をリセットして基準
クロックと水平同期信号を同期させることにより、基準
パルス10内の水平同期信号1をカウントしたカウント
値のLSBのカウント誤差を低減させることを特徴とす
るものである。In the present invention, the reference clock generation circuit 8 is reset by the reset signal 18 obtained by dividing the vertical synchronization signal synchronized with the horizontal synchronization signal in FIG. 1 to synchronize the reference clock with the horizontal synchronization signal. Thereby, the count error of the LSB of the count value obtained by counting the horizontal synchronization signal 1 in the reference pulse 10 is reduced.
【0039】次に、本発明の具体例を実施形態として説
明する。Next, a specific example of the present invention will be described as an embodiment.
【0040】(実施形態1)図1は、本発明の実施形態
1に係る水平発振周波数の自動調整回路を示す構成図、
図2は、本発明の実施形態1に係る水平発振周波数の自
動調整回路におけるタイミングチャートである。(Embodiment 1) FIG. 1 is a block diagram showing a horizontal oscillation frequency automatic adjustment circuit according to Embodiment 1 of the present invention.
FIG. 2 is a timing chart of the horizontal oscillation frequency automatic adjustment circuit according to the first embodiment of the present invention.
【0041】図1に示す本発明の実施形態1に係る水平
発振周波数の自動調整回路は、基準クロック発生回路8
と、分周器9及び17と、エッジ検出回路11と、カウ
ンター13と、DAC14と、水平発振回路4と、AF
C回路2と、水平偏向コイル駆動回路6とを有してい
る。The automatic circuit for adjusting the horizontal oscillation frequency according to the first embodiment of the present invention shown in FIG.
Frequency dividers 9 and 17, edge detection circuit 11, counter 13, DAC 14, horizontal oscillation circuit 4, AF
It has a C circuit 2 and a horizontal deflection coil drive circuit 6.
【0042】分周器17は、垂直同期信号16を分周し
てリセット信号18を出力するようになっている。垂直
同期信号16は、水平同期信号1と同期している。The frequency divider 17 divides the frequency of the vertical synchronizing signal 16 and outputs a reset signal 18. The vertical synchronization signal 16 is synchronized with the horizontal synchronization signal 1.
【0043】基準クロック発生回路8は、分周器17で
分周されたリセット信号18に基づいてリセットされ、
基準クロック発生回路8は、水平発振回路4と同じ発振
振幅バイアス19と基準クロック発振コンデンサーC2
とにより基準クロックを発振するようになっている。The reference clock generation circuit 8 is reset based on the reset signal 18 divided by the frequency divider 17,
The reference clock generation circuit 8 has the same oscillation amplitude bias 19 and the reference clock oscillation capacitor C2 as the horizontal oscillation circuit 4.
Thus, the reference clock is oscillated.
【0044】分周器9は、基準クロック発生回路8から
の基準クロックを分周して基準パルス10を発生するよ
うになっている。The frequency divider 9 divides the frequency of the reference clock from the reference clock generation circuit 8 to generate a reference pulse 10.
【0045】エッジ検出回路11は、分周器9から出力
される基準クロックを入力としてエッジを検出するよう
になっている。The edge detection circuit 11 receives the reference clock output from the frequency divider 9 and detects an edge.
【0046】カウンター13は、Data端子に分周器
9からの基準クロック10が入力し、CK端子に水平同
期信号1が入力し、リセット(R)端子にエッジ検出回
路11からのエッジ検出信号12が入力され、基準パル
ス10のHighレベル期間での水平同期信号1をカウ
ントするようになっている。The counter 13 has a Data terminal to which the reference clock 10 from the frequency divider 9 is input, a CK terminal to which the horizontal synchronizing signal 1 is input, and a reset (R) terminal to which the edge detection signal 12 from the edge detection circuit 11 is input. Is input, and the horizontal synchronization signal 1 is counted during the High level period of the reference pulse 10.
【0047】DAC14は、カウンター13でカウント
された値が入力され、カウント数に応じたF/V電圧1
5を水平発振回路4に出力するようになっている。The DAC 14 receives the value counted by the counter 13 and outputs the F / V voltage 1 according to the count number.
5 is output to the horizontal oscillation circuit 4.
【0048】水平発振回路4は、DAC14から出力さ
れたF/V電圧15とF/V抵抗R1及び水平発振コン
デンサC1とにより決定される周波数で発振するように
なっている。The horizontal oscillation circuit 4 oscillates at a frequency determined by the F / V voltage 15 output from the DAC 14, the F / V resistor R1, and the horizontal oscillation capacitor C1.
【0049】水平偏向コイル駆動回路6は、水平発振回
路4からの水平ドライブ出力5が入力され、ディスプレ
イの水平走査を行い、FlyBackパルス7を発生す
るようになっている。The horizontal deflection coil drive circuit 6 receives the horizontal drive output 5 from the horizontal oscillation circuit 4, performs horizontal scanning of the display, and generates a FlyBack pulse 7.
【0050】AFC回路2は、FlyBackパルス7
と水平同期信号1が入力され、位相比較された位相比較
電流3を水平発振回路4に帰還することにより、水平発
振回路4の発振周波数を水平同期信号1と同期させるよ
うになっている。The AFC circuit 2 generates a FlyBack pulse 7
And the horizontal synchronizing signal 1 is input, and the phase comparison current 3 whose phase is compared is fed back to the horizontal oscillation circuit 4 so that the oscillation frequency of the horizontal oscillation circuit 4 is synchronized with the horizontal synchronization signal 1.
【0051】次に、本発明の実施形態1に係る水平発振
周波数の自動調整回路の動作を図1及び図2に基づいて
説明する。Next, the operation of the horizontal oscillation frequency automatic adjustment circuit according to the first embodiment of the present invention will be described with reference to FIGS.
【0052】基準クロック発生回路8は、水平同期信号
1と同期している垂直同期信号16を分周器17で分周
したリセット信号18に基づいて図2のようにリセット
され、水平発振回路4と同じ発振振幅バイアス19とコ
ンデンサC2とによりリセット信号18がLowレベル
期間のみ基準クロックを発振する。The reference clock generating circuit 8 is reset as shown in FIG. 2 based on a reset signal 18 obtained by dividing a vertical synchronizing signal 16 synchronized with the horizontal synchronizing signal 1 by a frequency divider 17. Due to the same oscillation amplitude bias 19 and the capacitor C2, the reset signal 18 oscillates the reference clock only during the Low level period.
【0053】基準クロック発生回路8から発振された基
準クロック10は分周器9で分周され、基準パルス10
としてを発生し、エッジ検出回路11とカウンター13
のData端子に入力される。The reference clock 10 oscillated from the reference clock generation circuit 8 is frequency-divided by the frequency divider 9 and
And the edge detection circuit 11 and the counter 13
Is input to the Data terminal.
【0054】カウンター13のCK端子には、水平同期
信号1が入力され、基準パルス10のHighレベル期
間(図2における斜線部分)での水平同期信号1をカウ
ントし、図2のようにエッジ検出回路11からのエッジ
検出信号12に基づいてリセットされる。The horizontal synchronizing signal 1 is input to the CK terminal of the counter 13, and the horizontal synchronizing signal 1 is counted during the High level period of the reference pulse 10 (the hatched portion in FIG. 2), and the edge is detected as shown in FIG. Reset is performed based on the edge detection signal 12 from the circuit 11.
【0055】カウンター13でカウントされた値はDA
C14に入力し、DAC14は、カウント数に応じたF
/V電圧15を水平発振回路4に出力し、水平発振回路
4は入力されたF/V電圧15と抵抗R1及びコンデン
サC1で決定される周波数で発振する。The value counted by the counter 13 is DA
C14, and the DAC 14 outputs F according to the count number.
/ V voltage 15 is output to the horizontal oscillation circuit 4, and the horizontal oscillation circuit 4 oscillates at the frequency determined by the input F / V voltage 15, the resistor R1, and the capacitor C1.
【0056】水平発振回路4からは水平ドライブ出力5
が水平偏向コイル駆動回路6に入力され、ディスプレイ
の水平走査を行い、FlyBackパルス7を発生す
る。The horizontal oscillation circuit 4 outputs a horizontal drive output 5
Is input to the horizontal deflection coil drive circuit 6 to perform horizontal scanning of the display and generate a FlyBack pulse 7.
【0057】AFC回路2には、FlyBackパルス
7と水平同期信号1が入力され、位相比較された位相比
較電流3を水平発振回路4に帰還することにより、水平
発振回路4の発振周波数を水平同期信号1と同期させ
る。The Flyback pulse 7 and the horizontal synchronizing signal 1 are input to the AFC circuit 2, and the phase comparison current 3 whose phase has been compared is fed back to the horizontal oscillation circuit 4 so that the oscillation frequency of the horizontal oscillation circuit 4 is horizontally synchronized. Synchronize with signal 1.
【0058】その結果、水平発振器の発振周波数を水平
同期信号に自動追従させることができる。As a result, the oscillation frequency of the horizontal oscillator can be made to automatically follow the horizontal synchronization signal.
【0059】図3は、基準クロック発生回路8、水平発
振回路4の具体例を示す回路図である。FIG. 3 is a circuit diagram showing a specific example of the reference clock generation circuit 8 and the horizontal oscillation circuit 4.
【0060】図3に示すように水平発振回路4は、DA
C14から出力されたF/V電圧15に応じたF/V電
流21が水平発振コンデンサC1に充電され、水平発振
信号24が発振振幅バイアス19Aに到達すると、コン
パレータ26によりSRラッチ27のSet端子にHi
ghレベルが入力され、出力QがHighレベルにな
り、スイッチ(SW)23をONさせる。As shown in FIG. 3, the horizontal oscillation circuit 4
When the horizontal oscillation capacitor C1 is charged with the F / V current 21 corresponding to the F / V voltage 15 output from C14, and the horizontal oscillation signal 24 reaches the oscillation amplitude bias 19A, the comparator 26 sets the horizontal oscillation capacitor 24 at the Set terminal of the SR latch 27. Hi
The gh level is input, the output Q becomes high level, and the switch (SW) 23 is turned on.
【0061】その結果、F/V電流22によりコンデン
サC1の電荷が放電され、水平発振信号が下降してい
く。As a result, the electric charge of the capacitor C1 is discharged by the F / V current 22, and the horizontal oscillation signal falls.
【0062】水平発振信号が発振振幅バイアス19Bま
で放電されると、コンパレータ25によりSRラッチ2
7のReset端子にHighレベルが入力され、出力
QがLowになり、スイッチSW23をOFFさせる。When the horizontal oscillation signal is discharged to the oscillation amplitude bias 19B, the comparator 25 outputs the signal to the SR latch 2
7, the High level is input to the Reset terminal, the output Q becomes Low, and the switch SW23 is turned off.
【0063】以上の充放電動作が繰り返され、水平発振
信号は図3の水平発振波形に示されるような発振動作を
する。The above charging / discharging operation is repeated, and the horizontal oscillation signal performs an oscillation operation as shown in the horizontal oscillation waveform of FIG.
【0064】また基準クロック発生回路8は、定電流2
8,29、コンパレータ32,33ラッチ34、リセッ
トトランジスタ35等から構成され、基準クロック発振
信号31,リセット信号18を用いて動作するようにな
っている。Further, the reference clock generating circuit 8
8, 29, comparators 32 and 33, a latch 34, a reset transistor 35, etc., and operate using the reference clock oscillation signal 31 and the reset signal 18.
【0065】基準クロック発生回路8においても、発振
振幅バイアス19Aと水平発振信号が発振振幅バイアス
19Bの間でコンデンサC2の電荷が充放電され、図3
の基準クロック発振波形に示されるような発振動作をす
る。In the reference clock generation circuit 8, the charge of the capacitor C2 is charged and discharged between the oscillation amplitude bias 19A and the horizontal oscillation signal 19B.
Oscillates as indicated by the reference clock oscillation waveform.
【0066】また、基準クロック発生回路8は、リセッ
ト信号18がHighレベルの期間にリセットトランジ
スタ35がONすることにより、コンデンサC2の電荷
が放電され続けるため、発振動作が停止しリセットされ
る。When the reset signal 35 is turned on while the reset signal 18 is at the high level, the reference clock generation circuit 8 continues discharging the charge of the capacitor C2, so that the oscillation operation is stopped and reset.
【0067】その後、リセット信号18にLowレベル
の信号が入力されると、リセットトランジスタ35はO
FFするため、発振動作が再開する。Thereafter, when a low level signal is input to the reset signal 18, the reset transistor 35
The oscillation operation is restarted to perform FF.
【0068】次に本発明の実施形態における効果につい
て説明する。Next, the effects of the embodiment of the present invention will be described.
【0069】実施例における基準クロック発振から水平
発振回路の発振周波数決定までの式は以下のようにな
る。The equations from the reference clock oscillation to the determination of the oscillation frequency of the horizontal oscillation circuit in the embodiment are as follows.
【0070】 基準クロック周波数=K2*I/CV=K2*I/( C2*V)=500K Hz(I=100μA、V=3v、C2=50pF、K2=0.75) 基準パルス幅=分周比/基準クロック周波数=12500/500KHz=2 5mSEC カウント数=基準パルス幅*水平同期信号周波数 =25mSEC*20KHz=500カウント(水平同期信号周波数=20KHz 時)=25mSEC*100KHz=2500カウント(水平同期信号周波数=1 00KHz時) F/V電圧=カウント数/500(係数) =500カウント/500=1v(水平同期信号周波数=20KHz時) =2500カウント/500=5v(水平同期信号周波数=100KHz時) 発振周波数=K1*I/CV= K1*VFV/(R1*C1*V) =20KHz(F/V電圧=VFV=1v時) =100KHz(F/V電圧= VFV=5v時) (R1=2KΩ、V=3v、C1=200pF、K1=0.024)Reference clock frequency = K2 * I / CV = K2 * I / (C2 * V) = 500 KHz (I = 100 μA, V = 3v, C2 = 50 pF, K2 = 0.75) Reference pulse width = division Ratio / reference clock frequency = 12,500 / 500 kHz = 25 mSEC count number = reference pulse width * horizontal synchronization signal frequency = 25 mSEC * 20 kHz = 500 counts (when horizontal synchronization signal frequency = 20 kHz) = 25 mSEC * 100 kHz = 2500 counts (horizontal synchronization signal) F / V voltage = count number / 500 (coefficient) = 500 count / 500 = 1v (at horizontal synchronization signal frequency = 20 KHz) = 2500 count / 500 = 5v (at horizontal synchronization signal frequency = 100 KHz) oscillation frequency = K1 * I / CV = K1 * V FV / (R1 * C1 * V) = 20 Hz (when F / V voltage = V FV = 1v) = 100KHz ( when F / V voltage = V FV = 5v) (R1 = 2KΩ, V = 3v, C1 = 200pF, K1 = 0.024)
【0071】以上の式をまとめると、 発振周波数=K1*VFV/(R1*C1*V) =K1*基準パルス幅*水平同期信号周波数/(R1*C1*V*500) =K1*水平同期信号周波数*12500/(R1*C1*V*500*基準ク ロック周波数) =K1*水平同期信号周波数*12500*C2*V/(R1*C1*V*50 0*K2*I) 式1 (R1=2KΩ、I=100μA、V=3v、C1=2
00pF、C2=50pF、K1=0.024、K2=
0.75)となる。The above equations can be summarized as follows: Oscillation frequency = K1 * VFV / (R1 * C1 * V) = K1 * reference pulse width * horizontal synchronization signal frequency / (R1 * C1 * V * 500) = K1 * horizontal synchronization Signal frequency * 12,500 / (R1 * C1 * V * 500 * reference clock frequency) = K1 * horizontal synchronization signal frequency * 12,500 * C2 * V / (R1 * C1 * V * 500 * K2 * I) Equation 1 ( R1 = 2KΩ, I = 100 μA, V = 3v, C1 = 2
00 pF, C2 = 50 pF, K1 = 0.024, K2 =
0.75).
【0072】コンデンサC1、C2のバラツキをα、コ
ンデンサC1、C2の温度特性をβとすると、発振周波
数= K1*水平同期信号周波数*12500*C2*
(1+α)*(1+β)*V/(R1*C1*(1+
α)*(1+β)*V*500*K2*I)となり、コ
ンデンサC1とC2のバラツキ、温度特性がキャンセル
されることがわかる。Assuming that the variation of the capacitors C1 and C2 is α and the temperature characteristic of the capacitors C1 and C2 is β, the oscillation frequency = K1 * horizontal synchronization signal frequency * 12,500 * C2 *
(1 + α) * (1 + β) * V / (R1 * C1 * (1+
α) * (1 + β) * V * 500 * K2 * I), which indicates that the variations in the capacitors C1 and C2 and the temperature characteristics are cancelled.
【0073】したがって、基準クロックの発振周波数と
水平発振回路の発振周波数の追従性(バラツキ、温度特
性)が良くなり、コンデンサがばらついた場合でも、水
平発振周波数が変動しなくなり、温度変動に対しても追
従性が良くなる。Therefore, the follow-up characteristics (variation and temperature characteristics) of the oscillation frequency of the reference clock and the oscillation frequency of the horizontal oscillation circuit are improved, and even when the capacitor varies, the horizontal oscillation frequency does not fluctuate. The followability is also improved.
【0074】この関係を示したのが図5である。図5に
おいて、コンデンサのバラツキが0%の場合は、 基準クロック周波数=0.75*100μA/(50pF*3v)=500K Hz 基準パルス幅=12500/500KHz=25mSEC カウント数=25mSEC*20KHz=500カウント(水平同期信号周波数 =20KHz時) =25mSEC*100KHz =2500カウント(水平同期信号周波数=10 0KHz時) F/V電圧=500カウント/500=1v(水平同期信号周波数=20KH z時) =2500カウント/500=5v(水平同期信号周波数=100KHz時) 発振周波数=0.024*1v/(2KΩ*200pF*3v)=20KHz (F/V電圧=VFV=1v時) =0.024*5v/(2KΩ*200pF*3v)=100KHz(F/V 電圧=VFV=5v時)FIG. 5 shows this relationship. In FIG. 5, when the variation of the capacitors is 0%, the reference clock frequency = 0.75 * 100 μA / (50 pF * 3v) = 500 KHz Reference pulse width = 12,500 / 500 KHz = 25 mSEC count number = 25 mSEC * 20 KHz = 500 count (At horizontal sync signal frequency = 20 kHz) = 25 mSEC * 100 kHz = 2500 counts (horizontal sync signal frequency = 100 kHz) F / V voltage = 500 counts / 500 = 1 v (at horizontal sync signal frequency = 20 kHz) = 2500 counts / 500 = 5v (when horizontal synchronization signal frequency = 100KHz) Oscillation frequency = 0.024 * 1v / (2KΩ * 200pF * 3v) = 20KHz (when F / V voltage = V FV = 1v) = 0.024 * 5v / (2KΩ * 200pF * 3v) = 100KHz (F / V voltage = V (When FV = 5v)
【0075】コンデンサのバラツキが−15%の場合
は、 基準クロック周波数=0.75*100μA/(50pF*0.85*3v) =588.2KHz 基準パルス幅=12500/588.2KHz=21.25mSEC カウント数=21.25mSEC*20KHz=425カウント(水平同期信号 周波数=20KHz時) =21.25mSEC*100KHz=2125カウント(水平同期信号周波数 =100KHz時) F/V電圧=425カウント/500=0.85v(水平同期信号周波数=2 0KHz時) =2125カウント/500=4.25v(水平同期信号周波数=100kH z時) 発振周波数=0.024*0.85v/(2KΩ*200pF*0.85*3 v)=20KHz(F/V電圧=VFV=0.85v時) =0.024*4.25v/(2KΩ*200pF*0.85*3v)=100 KHz(F/V電圧=VFV=4.25v時)When the variation of the capacitor is −15%, the reference clock frequency = 0.75 * 100 μA / (50 pF * 0.85 * 3v) = 588.2 KHz Reference pulse width = 12,500 / 588.2 KHz = 21.25 mSEC Count number = 21.25mSEC * 20KHz = 425 count (when horizontal synchronization signal frequency = 20KHz) = 21.25mSEC * 100KHz = 2125 count (when horizontal synchronization signal frequency = 100KHz) F / V voltage = 425 count / 500 = 0. 85v (when horizontal synchronization signal frequency = 20 kHz) = 2125 counts / 500 = 4.25 v (when horizontal synchronization signal frequency = 100 kHz) Oscillation frequency = 0.024 * 0.85v / (2KΩ * 200pF * 0.85 *) 3 v) = 20 KHz (F / V voltage = V FV = 0.85 v) = 0. 024 * 4.25v / (2KΩ * 200pF * 0.85 * 3v) = 100 KHz (when F / V voltage = V FV = 4.25v)
【0076】コンデンサのバラツキが+15%の場合
は、 基準クロック周波数=0.75*100μA/(50pF*1.15*3v) =434.8KHz 基準パルス幅=12500/434.8KHz=28.75mSEC カウント数=28.75mSEC*20KHz=575カウント(水平同期信号 周波数=20KHz時) =28.75mSEC*100KHz =2875カウント(水平同期信号周波数 =100KHz時) F/V電圧=575カウント/500=1.15v(水平同期信号周波数=2 0KHz時) =2875カウント/500=5.75v(水平同期信号周波数=100KH z時) 発振周波数=0.024*1.15v/(2KΩ*200pF*1.15*3 v)=20KHz(F/V電圧=VFV=1.15v時) =0.024*5.75v/(2KΩ*200pF*1.15*3v)=100 KHz(F/V電圧=VFV=5.75v時) となり、コンデンサが±15%ばらついた場合でも、水
平発振回路の発振周波数は一定になる。When the variation of the capacitor is + 15%, the reference clock frequency = 0.75 * 100 μA / (50 pF * 1.15 * 3v) = 434.8 KHz Reference pulse width = 12,500 / 434.8 KHz = 28.75 mSEC count Number = 28.75mSEC * 20KHz = 575 counts (when the horizontal sync signal frequency = 20KHz) = 28.75mSEC * 100KHz = 2875 counts (when the horizontal sync signal frequency = 100KHz) F / V voltage = 575 counts / 500 = 1.15v (When the horizontal synchronizing signal frequency = 20 KHz) = 2875 counts / 500 = 5.75 v (when the horizontal synchronizing signal frequency = 100 KHz) Oscillation frequency = 0.024 * 1.15 v / (2 KΩ * 200 pF * 1.15 * 3) v) = 20KHz (when F / V voltage = V FV = 1.15v) = 0 024 * 5.75v / (2KΩ * 200pF * 1.15 * 3v) = 100 KHz (F / V voltage = V FV = at 5.75V) next, even if the capacitor varies 15% ±, the horizontal oscillator circuit The oscillation frequency becomes constant.
【0077】また、基準クロックの発振振幅を水平発振
回路の発振振幅と共有することにより、水平発振回路の
発振周波数のバラツキ要因である発振振幅のバラツキが
キャンセルされる原理も同様である。The same principle applies to the case where the oscillation amplitude of the reference clock is shared with the oscillation amplitude of the horizontal oscillation circuit, thereby canceling the oscillation amplitude variation which is a factor of the oscillation frequency variation of the horizontal oscillation circuit.
【0078】図4は、マルチスキャンタイプのディスプ
レイ装置において、水平同期信号1の周波数が30KH
zから100KHzに変動し、その後、30KHzに再
度変動する場合の動作を示したものである。FIG. 4 shows a multi-scan type display device in which the frequency of the horizontal synchronizing signal 1 is 30 KH.
This shows the operation when the frequency fluctuates from z to 100 KHz, and then fluctuates again to 30 KHz.
【0079】図4において、発振周波数が徐々に変化す
るのは、瞬時に周波数が変化することにより水平偏向コ
イル駆動回路が破壊するのを防止するため、水平発振回
路の応答を遅くさせているためである。In FIG. 4, the reason why the oscillation frequency gradually changes is that the response of the horizontal oscillation circuit is delayed in order to prevent the horizontal deflection coil drive circuit from being destroyed due to the instantaneous frequency change. It is.
【0080】基準クロック発生回路8は、内蔵コンデン
サで発振させるため、リセット解除後の応答も速くな
り、基準クロックを内蔵コンデンサで発振させるためリ
セットがかけることができる。Since the reference clock generation circuit 8 oscillates with the built-in capacitor, the response after reset is released is fast, and the reference clock can be reset because the reference clock is oscillated by the built-in capacitor.
【0081】したがって、水平同期信号と同期している
垂直同期信号を分周した信号で基準クロック発生回路を
リセットすることにより、図2のように基準クロックと
水平同期信号を同期させることができる。Accordingly, by resetting the reference clock generation circuit with a signal obtained by dividing the vertical synchronization signal synchronized with the horizontal synchronization signal, the reference clock and the horizontal synchronization signal can be synchronized as shown in FIG.
【0082】その結果、基準パルス10内の水平同期信
号1をカウントしたカウント値のLSBのカウント誤差
を低減でき、カウント値のLSBが変動してF/V電圧
15が変動し発振周波数が変動することにより、画面ノ
イズを発生させることがなくなるため、従来設けていた
カウント値のLSBに変動が発生しても、DAC14に
データを送らないようにしていた制御回路20が不要に
なる。As a result, the count error of the LSB of the count value obtained by counting the horizontal synchronization signal 1 in the reference pulse 10 can be reduced, the LSB of the count value fluctuates, the F / V voltage 15 fluctuates, and the oscillation frequency fluctuates. As a result, since screen noise is not generated, the control circuit 20 that does not send data to the DAC 14 even when the count value LSB fluctuates conventionally becomes unnecessary.
【0083】また、マイコンでフリーラン調整を行う必
要がなくなるため、カウンター13でカウントした値を
ダイレクトにDAC14に送り、F/V電圧15に変換
することができ、制御回路20が要らなくなる。Since the microcomputer does not need to perform free-run adjustment, the value counted by the counter 13 can be directly sent to the DAC 14 and converted into the F / V voltage 15, and the control circuit 20 becomes unnecessary.
【0084】通常、マルチスキャンタイプのディスプレ
イ装置で使用される水平周波数範囲は、30KHzから
100KHzであるため、基準パルス10が25mSEC
の場合、カウンター13でカウントされるカウント値
は、750カウントから2500カウントになる。Normally, the horizontal frequency range used in a multi-scan type display device is from 30 KHz to 100 KHz.
In this case, the count value counted by the counter 13 is changed from 750 counts to 2500 counts.
【0085】したがって、カウンター13のビット(B
it)数は12Bit必要になり、1Step当たりの変化
量は、1/25mSEC=40Hzであるため、カウント
できる最大周波数は、40Hz*212=40Hz*4
096=163.84KHzとなる。Therefore, the bit (B
It) requires 12 bits, and the amount of change per step is 1/25 mSEC = 40 Hz. Therefore, the maximum frequency that can be counted is 40 Hz * 2 12 = 40 Hz * 4.
096 = 163.84 KHz.
【0086】一方、基準パルス10が5mSECの場合、
カウンター13でカウントされるカウント値は、30K
Hz時が150カウント、100KHz時が500カウ
ントにそれぞれなる。On the other hand, when the reference pulse 10 is 5 mSEC,
The count value counted by the counter 13 is 30K
Hz counts for 150 counts, and 100 KHz counts for 500 counts.
【0087】したがって、カウンター13のBit数は
9Bit必要になり、1Step当たりの変化量は、1
/5mSEC=200Hzであるため、カウントできる最
大周波数は、200Hz*29=200Hz*512=
102.4KHzとなる。Therefore, the number of bits of the counter 13 is required to be 9 bits, and the amount of change per step is 1
Since / 5 mSEC = 200 Hz, the maximum frequency that can be counted is 200 Hz * 2 9 = 200 Hz * 512 =
It becomes 102.4 KHz.
【0088】図6は、基準パルス10の幅を5mSECか
ら25mSECまで可変した時のカウンター13でカウン
トされる100KHz時のカウント数、及びカウンター
13のBit数、1Step当たりの変化量を示したグラフで
ある。FIG. 6 is a graph showing the number of counts at 100 kHz counted by the counter 13 when the width of the reference pulse 10 is varied from 5 mSEC to 25 mSEC, the number of bits of the counter 13, and the amount of change per step. is there.
【0089】以上のことから、本発明の実施形態の効果
としては、第1に、従来、外付け抵抗やマイコンでセッ
ト毎に調整していたフリーラン調整不要になる。As described above, the effect of the embodiment of the present invention is that, first, the free-run adjustment which has conventionally been adjusted for each set by an external resistor or a microcomputer becomes unnecessary.
【0090】第2に、基準クロックの発振振幅を水平発
振回路の発振振幅と共有することにより、水平発振回路
の発振周波数のバラツキ要因である発振振幅のバラツキ
がキャンセルされ温度追従性が良くなるため、水平発振
回路の発振周波数の温度特性が良くなる。Second, by sharing the oscillation amplitude of the reference clock with the oscillation amplitude of the horizontal oscillation circuit, the variation in the oscillation amplitude, which is a factor of the oscillation frequency variation in the horizontal oscillation circuit, is canceled, and the temperature tracking property is improved. In addition, the temperature characteristics of the oscillation frequency of the horizontal oscillation circuit are improved.
【0091】第3に、基準クロック発生用コンデンサと
水平発振用コンデンサを内蔵するため、外付けに水晶や
セラロック発振子や温特保証用の高価なディスクリート
コンデンサを追加する必要がなくなる。Third, since a reference clock generation capacitor and a horizontal oscillation capacitor are built in, there is no need to add an external crystal, a Ceralock oscillator, or an expensive discrete capacitor for guaranteeing temperature.
【0092】第4に、同期処理IC内で周波数検出を行
うため、マイコン側でのプログラム工数が削減できる。Fourth, since frequency detection is performed in the synchronous processing IC, the number of program steps on the microcomputer side can be reduced.
【0093】第5に、水平同期信号と同期している垂直
同期信号を分周した信号で基準クロック発生回路をリセ
ットし、基準クロックと水平同期信号を同期させること
により、LSBのカウント誤差を低減できる。Fifth, the LSB count error is reduced by resetting the reference clock generation circuit with a signal obtained by dividing the vertical synchronization signal synchronized with the horizontal synchronization signal and synchronizing the reference clock with the horizontal synchronization signal. it can.
【0094】第6に、カウンター13でカウントした値
をF/V電圧15に変換する制御回路20が要らなくな
る。Sixth, the control circuit 20 for converting the value counted by the counter 13 into the F / V voltage 15 is not required.
【0095】(他の実施形態)図7は、本発明の実施形
態2に係る水平発振周波数の自動調整回路を示す構成図
である。図8は、本発明の実施形態3に係る水平発振周
波数の自動調整回路を示す構成図である。図9は、本発
明の実施形態4に係る水平発振周波数の自動調整回路を
示す構成図である。(Other Embodiment) FIG. 7 is a block diagram showing a horizontal oscillation frequency automatic adjustment circuit according to Embodiment 2 of the present invention. FIG. 8 is a configuration diagram showing a horizontal oscillation frequency automatic adjustment circuit according to Embodiment 3 of the present invention. FIG. 9 is a configuration diagram showing a horizontal oscillation frequency automatic adjustment circuit according to Embodiment 4 of the present invention.
【0096】図7に示す本発明の実施形態2に係る水平
発振周波数の自動調整回路は、図1に示す実施形態1に
おいて、水平同期信号1と同期している垂直同期信号1
6で直接に基準クロック発生回路8をリセットすること
を特徴とするものである。The automatic adjustment circuit of the horizontal oscillation frequency according to the second embodiment of the present invention shown in FIG. 7 is different from the first embodiment shown in FIG.
6, the reference clock generating circuit 8 is directly reset.
【0097】図7に示す本発明の実施形態2において、
使用される垂直同期信号16の最大周波数よりも短い間
隔で基準パルス10の幅を設定する場合は、分周器17
を削除することが可能である。In the second embodiment of the present invention shown in FIG.
To set the width of the reference pulse 10 at intervals shorter than the maximum frequency of the vertical synchronization signal 16 used, the frequency divider 17
Can be deleted.
【0098】例えば、垂直同期信号16の最大周波数が
160Hzで、基準パルスの幅を5mSECに設定した場
合は、1/160=6.25mSEC>基準パルスの幅=
5mSECであるため、分周器17を削除し、垂直同期信
号16で直接に基準クロック発生回路8をリセットする
ことができる。For example, when the maximum frequency of the vertical synchronizing signal 16 is 160 Hz and the width of the reference pulse is set to 5 mSEC, 1/160 = 6.25 mSEC> the width of the reference pulse =
Since it is 5 mSEC, the frequency divider 17 can be omitted and the reference clock generation circuit 8 can be directly reset by the vertical synchronization signal 16.
【0099】但し、基準パルスの幅が狭くなる程、図6
で示されるように、1Step当たりの変化量が大きく
なり、F/V電圧の設定が粗くなってしまう。However, as the width of the reference pulse becomes narrower, FIG.
As shown by, the amount of change per Step becomes large, and the setting of the F / V voltage becomes coarse.
【0100】図8に示す本発明の実施形態3に係る水平
発振周波数の自動調整回路は、図1に示す実施形態1に
おいて、水平同期信号と同期している垂直同期信号を分
周した信号で基準クロック発生回路8をリセットする回
路を削除したことを特徴とするものである。An automatic horizontal oscillation frequency adjusting circuit according to the third embodiment of the present invention shown in FIG. 8 is a signal obtained by dividing a vertical synchronizing signal synchronized with the horizontal synchronizing signal in the first embodiment shown in FIG. The circuit for resetting the reference clock generation circuit 8 is omitted.
【0101】図8に示す本発明の実施形態3の場合は、
カウント値のLSBが変動して発振周波数が変動して画
面ノイズを発生させないように、従来と同様にカウント
値のLSBに変動が発生してもDAC14にデータを送
らないように制御回路20が必要になる。In the case of Embodiment 3 of the present invention shown in FIG.
The control circuit 20 is required so that data is not sent to the DAC 14 even if the LSB of the count value fluctuates, as in the conventional case, so that the LSB of the count value fluctuates and the oscillation frequency does not fluctuate to cause screen noise. become.
【0102】図9に示す本発明の実施形態4に係る水平
発振周波数の自動調整回路は、図1に示す実施形態1に
おいて、カウンター13でカウントした値をF/V電圧
15に変換する制御回路を従来の実施例と同じように設
けたものである。The automatic oscillation frequency adjusting circuit according to the fourth embodiment of the present invention shown in FIG. 9 is a control circuit for converting the value counted by the counter 13 into the F / V voltage 15 in the first embodiment shown in FIG. Are provided in the same manner as in the conventional embodiment.
【0103】以上のように本発明によれば、水平発振回
路のコンデンサや発振振幅がばらついた場合やコンデン
サや発振振幅に温度変動が発生しても、水平発振回路の
発振周波数を一定に保つことができる。As described above, according to the present invention, it is possible to keep the oscillation frequency of the horizontal oscillation circuit constant even when the capacitor or oscillation amplitude of the horizontal oscillation circuit varies or when the temperature of the capacitor or oscillation amplitude fluctuates. Can be.
【0104】さらに、水平同期信号と同期している垂直
同期信号を分周したリセット信号に基づいて基準クロッ
ク発生回路をリセットして基準クロックと水平同期信号
を同期させることにより、基準パルス内の水平同期信号
をカウントしたカウント値のLSBのカウント誤差を低
減できる。Further, by resetting the reference clock generation circuit based on a reset signal obtained by dividing the vertical synchronization signal synchronized with the horizontal synchronization signal, and synchronizing the reference clock with the horizontal synchronization signal, the horizontal pulse in the reference pulse can be synchronized. The counting error of the LSB of the count value obtained by counting the synchronization signal can be reduced.
【図1】本発明の実施形態1に係る水平発振周波数の自
動調整回路を示すブロック構成図である。FIG. 1 is a block diagram showing an automatic horizontal oscillation frequency adjustment circuit according to a first embodiment of the present invention.
【図2】本発明の実施形態1に係る水平発振周波数の自
動調整回路におけるタイミングチャートである。FIG. 2 is a timing chart of the horizontal oscillation frequency automatic adjustment circuit according to the first embodiment of the present invention.
【図3】本発明の実施形態に係る水平発振周波数の自動
調整回路に用いる基準クロック発生回路及び水平発振回
路の具体例を示す回路図である。FIG. 3 is a circuit diagram showing a specific example of a reference clock generation circuit and a horizontal oscillation circuit used in an automatic horizontal oscillation frequency adjustment circuit according to an embodiment of the present invention.
【図4】本発明の実施形態において、水平同期信号の周
波数をカウントしてからF/V電圧に変換され水平発振
回路で発振するまでの動作を示したものである。FIG. 4 shows an operation from counting the frequency of a horizontal synchronizing signal, converting the frequency to a F / V voltage, and oscillating in a horizontal oscillation circuit in the embodiment of the present invention.
【図5】本発明の実施形態において、コンデンサがばら
ついた場合の水平同期信号の周波数をカウントしてか
ら、F/V電圧に変換され水平発振回路で発振するまで
の動作をグラフ化したものである。FIG. 5 is a graph showing an operation from counting the frequency of a horizontal synchronizing signal when a capacitor varies in the embodiment of the present invention, converting the frequency to an F / V voltage, and oscillating in a horizontal oscillation circuit. is there.
【図6】基準パルスの幅を5mSECから25mSECまで可
変した時のカウンターでカウントされる100KHz時
のカウント数、及びカウンターのBit数、1Step
当たりの変化量をグラフ化したものである。FIG. 6 shows the number of counts at 100 KHz counted by the counter when the width of the reference pulse is varied from 5 mSEC to 25 mSEC, and the number of bits of the counter, 1 Step
It is a graph of the amount of change per hit.
【図7】本発明の実施形態2に係る水平発振周波数の自
動調整回路を示すブロック構成図である。FIG. 7 is a block diagram showing a horizontal oscillation frequency automatic adjustment circuit according to a second embodiment of the present invention.
【図8】本発明の実施形態3に係る水平発振周波数の自
動調整回路を示すブロック構成図である。FIG. 8 is a block diagram showing a circuit for automatically adjusting a horizontal oscillation frequency according to Embodiment 3 of the present invention.
【図9】本発明の実施形態4に係る水平発振周波数の自
動調整回路を示すブロック構成図である。FIG. 9 is a block diagram showing a circuit for automatically adjusting a horizontal oscillation frequency according to a fourth embodiment of the present invention.
【図10】従来例に係る水平発振周波数の自動調整回路
の一例を示すブロック構成図である。FIG. 10 is a block diagram showing an example of an automatic horizontal oscillation frequency adjusting circuit according to a conventional example.
【図11】図10に示す従来例におけるタイミングチャ
ートである。FIG. 11 is a timing chart in the conventional example shown in FIG.
【図12】図10に示す従来例において水平同期信号の
周波数をカウントしてから、F/V電圧に変換されて水
平発振回路で発振するまでの動作をグラフ化したもので
ある。FIG. 12 is a graph showing an operation from counting the frequency of the horizontal synchronization signal in the conventional example shown in FIG. 10 to converting the frequency into an F / V voltage and oscillating by the horizontal oscillation circuit.
【図13】図10に示す従来例においてコンデンサがば
らついた場合の水平発振回路の発振周波数の変動をグラ
フ化したものである。FIG. 13 is a graph showing the variation of the oscillation frequency of the horizontal oscillation circuit when the capacitor varies in the conventional example shown in FIG.
【図14】図10に示す従来例においてカウント値のL
SBが変動する原因を説明した図である。FIG. 14 shows the count value L in the conventional example shown in FIG.
FIG. 4 is a diagram illustrating a cause of a change in SB.
【図15】従来例に係る水平発振周波数の自動調整回路
の他の例を示すブロック構成図である。FIG. 15 is a block diagram showing another example of the automatic adjustment circuit of the horizontal oscillation frequency according to the conventional example.
【図16】図15に示す従来例におけるタイミングチャ
ートである。FIG. 16 is a timing chart in the conventional example shown in FIG.
C1 水平発振コンデンサ C2 基準クロック発振コンデンサ R1 F/V抵抗 1 水平同期信号 2 AFC回路 3 位相比較電流 4 水平発振回路 5 水平ドライブ出力 6 水平偏向コイル駆動回路 7 FlyBackパルス 8 基準クロック発生回路 9 分周器 10 基準パルス 11 エッジ検出回路 12 エッジ検出信号 13 カウンター 14 DAC 15 F/V電圧 16 垂直同期信号 17 分周器 18 リセット信号 19 発振振幅バイアス 19A 発振振幅バイアス 19B 発振振幅バイアス 20 制御回路 21 F/V電流 22 F/V電流 23 スイッチ 24 水平発振信号 25 コンパレータ 26 コンパレータ 27 ラッチ 28 定電流 29 定電流 30 スイッチ 31 基準クロック発振信号 32 コンパレータ 33 コンパレータ 34 SRラッチ 35 リセットトランジスタ 36 発振子 C1 horizontal oscillation capacitor C2 reference clock oscillation capacitor R1 F / V resistor 1 horizontal synchronization signal 2 AFC circuit 3 phase comparison current 4 horizontal oscillation circuit 5 horizontal drive output 6 horizontal deflection coil drive circuit 7 FlyBack pulse 8 reference clock generation circuit 9 frequency division 10 Reference pulse 11 Edge detection circuit 12 Edge detection signal 13 Counter 14 DAC 15 F / V voltage 16 Vertical synchronization signal 17 Divider 18 Reset signal 19 Oscillation amplitude bias 19A Oscillation amplitude bias 19B Oscillation amplitude bias 20 Control circuit 21 F / V current 22 F / V current 23 Switch 24 Horizontal oscillation signal 25 Comparator 26 Comparator 27 Latch 28 Constant current 29 Constant current 30 Switch 31 Reference clock oscillation signal 32 Comparator 33 Comparator 34 SR Pitch 35 reset transistor 36 oscillator
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野沢 真二 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 Fターム(参考) 5C020 AA33 AA35 CA03 CA11 CA13 5C025 BA05 BA30 DA10 5J106 AA02 CC03 DD17 DD35 EE01 GG01 HH01 KK25 KK36 ────────────────────────────────────────────────── ─── Continued on the front page (72) Inventor Shinji Nozawa 1-403, Kosugi-cho, Nakahara-ku, Kawasaki-shi, Kanagawa 53 F-term in NEC Icy Microcomputer Systems Co., Ltd. 5C020 AA33 AA35 CA03 CA11 CA13 5C025 BA05 BA30 DA10 5J106 AA02 CC03 DD17 DD35 EE01 GG01 HH01 KK25 KK36
Claims (3)
カウントして水平同期信号と水平発振器の発振周波数を
自動追従させるマルチスキャンタイプのディスプレイ装
置に用いる水平発振周波数の自動調整回路であって、 集積回路内に構成した水平発振回路で使用している酸化
膜や窒化膜を誘電体としたコンデンサと同種類のコンデ
ンサを使用し、該コンデンサを用いて基準クロックを発
生させることにより、水平発振回路の発振周波数のばら
つきを抑えると共に、発振周波数の温度変動の追従性を
改善したことを特徴とする水平発振周波数の自動調整回
路。1. A horizontal oscillation frequency automatic adjustment circuit used in a multi-scan type display device for counting the frequency of a horizontal synchronization signal with a reference clock and automatically following the horizontal synchronization signal and the oscillation frequency of a horizontal oscillator, the integrated circuit comprising: Using a capacitor of the same type as the capacitor using an oxide film or a nitride film as a dielectric used in the horizontal oscillation circuit configured in the circuit, and generating a reference clock using the capacitor, the horizontal oscillation circuit An automatic horizontal oscillation frequency adjustment circuit characterized in that the variation in oscillation frequency is suppressed and the followability of temperature fluctuation of the oscillation frequency is improved.
回路の発振振幅と共有することにより、水平発振回路の
発振周波数のバラツキ要因である発振振幅のバラツキを
抑えると共に、発振周波数の温度変動の追従性を改善し
たことを特徴とする請求項1に記載の水平発振周波数の
自動調整回路。2. The oscillation amplitude of the reference clock is shared with the oscillation amplitude of a horizontal oscillation circuit, thereby suppressing variation in oscillation amplitude, which is a factor of variation in oscillation frequency of the horizontal oscillation circuit, and following temperature fluctuation of the oscillation frequency. 2. The circuit for automatically adjusting a horizontal oscillation frequency according to claim 1, wherein the characteristic is improved.
期信号を分周した信号で基準クロック発生回路をリセッ
トすることにより、基準クロックと水平同期信号を同期
させ、カウント値のLSBのカウント誤差を低減したこ
とを特徴とする請求項1に記載の水平発振周波数の自動
調整回路。3. A reference clock generating circuit is reset by a signal obtained by dividing a vertical synchronizing signal synchronized with the horizontal synchronizing signal, thereby synchronizing the horizontal synchronizing signal with the reference clock, and counting errors of the LSB of the count value. 2. The circuit for automatically adjusting a horizontal oscillation frequency according to claim 1, wherein the horizontal oscillation frequency is reduced.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01144899A JP3278625B2 (en) | 1999-01-20 | 1999-01-20 | Automatic adjustment circuit of horizontal oscillation frequency |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01144899A JP3278625B2 (en) | 1999-01-20 | 1999-01-20 | Automatic adjustment circuit of horizontal oscillation frequency |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000209461A true JP2000209461A (en) | 2000-07-28 |
JP3278625B2 JP3278625B2 (en) | 2002-04-30 |
Family
ID=11778388
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01144899A Expired - Fee Related JP3278625B2 (en) | 1999-01-20 | 1999-01-20 | Automatic adjustment circuit of horizontal oscillation frequency |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3278625B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112732067A (en) * | 2020-12-31 | 2021-04-30 | 展讯通信(上海)有限公司 | Crystal oscillator switching method and device, terminal and storage medium |
-
1999
- 1999-01-20 JP JP01144899A patent/JP3278625B2/en not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112732067A (en) * | 2020-12-31 | 2021-04-30 | 展讯通信(上海)有限公司 | Crystal oscillator switching method and device, terminal and storage medium |
CN112732067B (en) * | 2020-12-31 | 2022-11-25 | 展讯通信(上海)有限公司 | Crystal oscillator switching method and device, terminal and storage medium |
Also Published As
Publication number | Publication date |
---|---|
JP3278625B2 (en) | 2002-04-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10754370B2 (en) | Fine-grained clock resolution using low and high frequency clock sources in a low-power system | |
US7742554B2 (en) | PLL device with leakage current compensation unit | |
US8040193B2 (en) | Oscillation adjusting circuit and method | |
EP0170207A2 (en) | A write clock pulse generator used for a time base corrector | |
JP3367465B2 (en) | Oscillation frequency adjustment device | |
KR100292315B1 (en) | Delay control circuit | |
JPS61502437A (en) | frequency controlled oscillator | |
EP0859470B1 (en) | Synchronizing signal processing unit | |
JP2978856B2 (en) | Horizontal scanning pulse signal control circuit | |
US6795043B2 (en) | Clock generation circuit having PLL circuit | |
JP3278625B2 (en) | Automatic adjustment circuit of horizontal oscillation frequency | |
US6005634A (en) | Method and apparatus for controlling the display of a video image | |
JPH07162298A (en) | Digital phase comparator | |
JP3592269B2 (en) | Phase locked loop | |
JP2000040958A (en) | Reference frequency/timing generating device | |
KR100335457B1 (en) | Phase-locked loop circuit, deflection correction circuit, and display device | |
JPH08195691A (en) | Receiving circuit | |
US6195130B1 (en) | Vertical timing signal generating circuit | |
JPH11237489A (en) | Reference frequency generator | |
JPH0363249B2 (en) | ||
KR100287946B1 (en) | Clock synchronous apparatus and method for timing/frequency provider | |
JP2798702B2 (en) | Phase locked loop | |
JPH09200005A (en) | Duty correction circuit and integrated circuit element including the same | |
JP3030837B2 (en) | AFC circuit for horizontal synchronization signal and video signal processing device | |
JP2000022531A (en) | Digital phase locked loop |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |