JPH09200005A - Duty correction circuit and integrated circuit element including the same - Google Patents
Duty correction circuit and integrated circuit element including the sameInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、LSI(大規模集
積回路装置)入力クロックのデューティを自動的に補正
し、クロックを使用する回路に対して常に一定に保たれ
たデューティを持つクロックを供給するためのデューテ
ィ補正回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention automatically corrects the duty of an LSI (Large Scale Integrated Circuit) input clock and supplies a clock having a constant duty to a circuit using the clock. To a duty correction circuit.
【0002】[0002]
【従来の技術】従来、この種のデューティ補正回路は、
例えば、特開平4−297120号公報にて開示されて
いる。この公報に記載されたデューティ補正回路は、入
力クロック信号の立ち上がりエッジの位相を調整する第
1の可変遅延回路と、第1の可変遅延回路の出力クロッ
ク信号の立ち下がりエッジの位相を調整する第2の可変
遅延回路と、第2の可変遅延回路から出力されるクロッ
ク信号のデューティを監視して第1および第2の可変遅
延回路の遅延値を調整する制御回路とにより構成されて
いる。制御回路は、積分器(インバータとコンデン
サ)、ハイトリップインバータ、およびロウトリップイ
ンバータから成るデューティ劣化検出部と、そのデュー
ティ劣化情報から第1および第2の可変遅延回路の制御
信号を生成するアップ/ダウンカウンタと、アップ/ダ
ウン制御パルス発生回路とにより構成されている。2. Description of the Related Art Conventionally, this kind of duty correction circuit is
For example, it is disclosed in Japanese Patent Laid-Open No. 4-297120. The duty correction circuit described in this publication includes a first variable delay circuit that adjusts the phase of the rising edge of the input clock signal and a first variable delay circuit that adjusts the phase of the falling edge of the output clock signal of the first variable delay circuit. The second variable delay circuit and the control circuit for monitoring the duty of the clock signal output from the second variable delay circuit and adjusting the delay values of the first and second variable delay circuits. The control circuit includes a duty deterioration detection unit including an integrator (inverter and capacitor), a high trip inverter, and a low trip inverter, and an up / down generator that generates control signals for the first and second variable delay circuits from the duty deterioration information. It is composed of a down counter and an up / down control pulse generation circuit.
【0003】そして、このデューティ補正回路は、次の
ようにして、デューティの自動調整を行う。出力クロッ
ク信号にデューティ劣化の無い状態(回路の安定状態)
では、積分器出力電位はハイトリップインバータとロウ
トリップインバータのしきい値間にあり、アップ/ダウ
ンカウンタならびに第1および第2の可変遅延回路は動
作しない。The duty correction circuit automatically adjusts the duty in the following manner. The output clock signal has no duty deterioration (stable circuit state)
In, the integrator output potential is between the threshold values of the high trip inverter and the low trip inverter, and the up / down counter and the first and second variable delay circuits do not operate.
【0004】デューティの小さいクロック信号が入力さ
れた場合は、積分器出力電位は上がり、ハイトリップイ
ンバータのしきい値電位に達するとアップ/ダウンカウ
ンタはカウントアップされる。これに伴い、第2の可変
遅延回路は、立ち下がりエッジに付加する遅延を増加さ
せ、デューティを大きくするように動作する。When a clock signal with a low duty is input, the output potential of the integrator rises, and when it reaches the threshold potential of the high trip inverter, the up / down counter is counted up. Along with this, the second variable delay circuit operates to increase the delay added to the falling edge and increase the duty.
【0005】一方、デューティの大きいクロック信号が
場合は、積分器出力電位は下がり、ロウトリップインバ
ータのしきい値電位に達するとアップ/ダウンカウンタ
はカウントダウンされる。これに伴い、第1の可変遅延
回路は、立ち上がりエッジに付加する遅延を増加させ、
デューティを小さくするように動作する。On the other hand, in the case of a clock signal with a large duty, the integrator output potential drops, and when it reaches the threshold potential of the low trip inverter, the up / down counter is counted down. Accordingly, the first variable delay circuit increases the delay added to the rising edge,
Operates to reduce the duty.
【0006】[0006]
【発明が解決しようとする課題】前述したような従来の
デューティ補正回路は、その制御回路における積分器の
コンデンサをLSI内部で構成する場合に、使用できる
プロセスが限定されるという問題点がある。特に、CM
OSゲートアレイのように、デジタルプロセスによる素
子内に構成することはできない。The conventional duty correction circuit as described above has a problem that the usable process is limited when the capacitor of the integrator in the control circuit is formed inside the LSI. Especially CM
It cannot be configured in a device by a digital process like the OS gate array.
【0007】また、積分器のコンデンサを充放電するイ
ンバータの消費電力が大きいという問題点がある。Further, there is a problem that the power consumption of the inverter for charging and discharging the capacitor of the integrator is large.
【0008】さらに、デューティ劣化の検出にアナログ
処理を使用しており、製造されたLSI素子それぞれの
特性のばらつきによって生じるコンデンサの容量値変動
や、ハイトリップインバータおよびロウトリップインバ
ータのしきい値変動に起因して、調整後の出力クロック
デューティにばらつきが生ずるという問題点がある。Further, since analog processing is used to detect the deterioration of duty, there is a fluctuation in the capacitance value of the capacitor caused by variations in the characteristics of the manufactured LSI elements and a fluctuation in the threshold value of the high trip inverter and the low trip inverter. As a result, there is a problem in that the output clock duty after adjustment varies.
【0009】本発明の課題は、出力クロックデューティ
にばらつきが生じないデューティ補正回路を提供するこ
とである。An object of the present invention is to provide a duty correction circuit in which variations in output clock duty do not occur.
【0010】本発明の他の課題は、消費電力が小さくて
よいデューティ補正回路を提供することである。Another object of the present invention is to provide a duty correction circuit whose power consumption may be small.
【0011】本発明のさらに他の課題は、回路全体を集
積回路素子内にて構成できるデューティ補正回路を提供
することである。Still another object of the present invention is to provide a duty correction circuit which can be constructed in an integrated circuit device as a whole.
【0012】本発明の他の課題は、上記デューティ補正
回路を含む集積回路素子を提供することである。Another object of the present invention is to provide an integrated circuit device including the above duty correction circuit.
【0013】[0013]
【課題を解決するための手段】本発明によれば、入力ク
ロックのデューティを所定の値に補正するデューティ補
正回路において、クロック信号をそのデューティを可変
に出力するクロック発生回路と、前記クロック発生回路
を制御する制御回路とを有し、前記クロック発生回路
は、生成する出力クロック信号の立ち上がりエッジ位相
には入力クロック信号の立ち上がりエッジ位相を使用す
る一方、立ち下がりエッジ位相は前記制御回路からの制
御を受けるものであり、前記制御回路は、前記クロック
発生回路の立ち下がりエッジ位相に関する制御信号を、
入力クロック信号を遅延回路により遅延させることによ
って生成するものであることを特徴とするデューティ補
正回路が得られる。According to the present invention, in a duty correction circuit for correcting the duty of an input clock to a predetermined value, a clock generation circuit for outputting the duty of a clock signal in a variable manner, and the clock generation circuit The clock generation circuit uses the rising edge phase of the input clock signal as the rising edge phase of the output clock signal to be generated, while the falling edge phase is controlled by the control circuit. The control circuit receives a control signal regarding a falling edge phase of the clock generation circuit,
A duty correction circuit characterized by being generated by delaying an input clock signal by a delay circuit.
【0014】本発明によればまた、前記制御回路は、1
クロック周期分の2個直列に設けた可変遅延回路と、2
個の分周回路と、位相比較器と、アップ/ダウンカウン
タとを備え、入力信号と該2個直列に設けた可変遅延回
路によって1クロック周期分の遅延が付加されたクロッ
ク信号との両位相が同期するように該2個直列に設けた
可変遅延回路を調整する位相同期回路により構成された
前記デューティ補正回路が得られる。Also according to the invention, the control circuit is
Two variable delay circuits provided in series for two clock cycles, and
Both frequency division circuits, a phase comparator, and an up / down counter, and both phases of an input signal and a clock signal to which a delay of one clock cycle is added by the variable delay circuit provided in series with the two. It is possible to obtain the duty correction circuit including a phase synchronization circuit that adjusts the two variable delay circuits provided in series so as to synchronize with each other.
【0015】本発明によればさらに、前記デューティ補
正回路を含む集積回路素子が得られる。The present invention further provides an integrated circuit device including the duty correction circuit.
【0016】[0016]
【発明の実施の形態】以下、図面を参照して、本発明に
よるデューティ補正回路を説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A duty correction circuit according to the present invention will be described below with reference to the drawings.
【0017】図1は、本発明の実施の一形態によるデュ
ーティ補正回路を示すブロック図である。図2は、図1
に示す本デューティ補正回路のデューティ50パーセン
トクロック信号時の動作波形図である。FIG. 1 is a block diagram showing a duty correction circuit according to an embodiment of the present invention. FIG. 2 shows FIG.
5 is an operation waveform diagram of the present duty correction circuit shown in FIG.
【0018】図1および図2を参照して、本デューティ
補正回路は、クロック信号をそのデューティを可変に出
力するクロック発生回路10と、クロック発生回路10
を制御する制御回路20とを有している。Referring to FIGS. 1 and 2, the duty correction circuit of the present invention includes a clock generation circuit 10 for outputting a clock signal with variable duty, and a clock generation circuit 10.
And a control circuit 20 for controlling the.
【0019】クロック発生回路10は、クロック入力端
子から入力される入力クロックaを第1のDフリップ・
フロップ回路(DFF)11によって2分周した信号f
と、第1のDフリップ・フロップ回路11で2分周した
後に制御回路20からのタイミングを用いて第2のDフ
リップ・フロップ回路(DFF)12によって遅らせた
信号gとの排他的論理和を排他的論理和回路13によっ
てとることによりクロックを生成し、クロック出力端子
から出力する。The clock generation circuit 10 receives the input clock a input from the clock input terminal as a first D flip-flop.
The signal f divided by 2 by the flop circuit (DFF) 11
And a signal g delayed by the second D flip-flop circuit (DFF) 12 using the timing from the control circuit 20 after being divided by 2 by the first D flip-flop circuit 11 A clock is generated by the exclusive OR circuit 13 and is output from the clock output terminal.
【0020】出力クロックhのデューティは、第2のD
フリップ・フロップ回路12のクロック入力位相(後述
する第1の可変遅延回路21の出力b)を調整すること
で可変である。The duty of the output clock h is the second D
It is variable by adjusting the clock input phase of the flip-flop circuit 12 (the output b of the first variable delay circuit 21 described later).
【0021】図2を参照すると、第1の可変遅延回路2
1の出力bの位相は、デューティ50パーセントのクロ
ックを生成するために入力クロックaに対して1/2周
期遅れた位相となっている。Referring to FIG. 2, the first variable delay circuit 2
The phase of the output b of 1 is a phase delayed by 1/2 cycle with respect to the input clock a in order to generate a clock with a duty of 50%.
【0022】制御回路20は、入力クロックaの約1周
期分の遅延量を持つ2個直列に設けられた第1および第
2の可変遅延回路21および22と、第1および第2の
n分周回路23および24と、位相比較回路25と、ア
ップ/ダウンカウンタ26とを備え、入力クロックaと
2個直列に設けた第1および第2の可変遅延回路21お
よび22によって1クロック周期分の遅延が付加された
クロック信号(第2の可変遅延回路22の出力c)との
両位相が同期するように、第1および第2の可変遅延回
路21および22を調整する位相同期回路により構成さ
れている。The control circuit 20 includes two first and second variable delay circuits 21 and 22 provided in series having a delay amount of about one cycle of the input clock a and first and second n delay circuits. The first and second variable delay circuits 21 and 22 provided in series with the input clock “a” are provided for each clock cycle and are provided with the frequency divider circuits 23 and 24, the phase comparison circuit 25, and the up / down counter 26. It is configured by a phase synchronization circuit that adjusts the first and second variable delay circuits 21 and 22 so that both phases are synchronized with the delayed clock signal (output c of the second variable delay circuit 22). ing.
【0023】本発明では、2個直列に設けた第1および
第2の可変遅延回路21および22の遅延量を入力クロ
ックaのちょうど1周期分の遅れでロックするために、
入力クロックaと第2の可変遅延回路22の出力cとを
直接位相比較するのではなく、第1および第2のn分周
回路23および24によりn分周された信号d、eの位
相比較を行う。位相比較器25による位相比較の結果、
信号eが信号dよりも位相が進んでいる場合には、アッ
プ/ダウンカウンタ26はカウントアップを行い、第1
および第2の可変遅延回路21および22の遅延量は増
加される。一方、信号eが信号dよりも位相が遅れてい
る場合には、アップ/ダウンカウンタ26はカウントダ
ウンを行い、第1および第2の可変遅延回路21および
22の遅延量は減少される。制御回路20は、この動作
を繰り返すことによって位相同期をとり、製造されたL
SI素子それぞれ特性のばらつきや、使用時の電源変
動、温度変動等が生じても、第1および第2の可変遅延
回路21および22の遅延量を常に入力クロックaの1
周期分に保つことが可能である。In the present invention, in order to lock the delay amounts of the first and second variable delay circuits 21 and 22 provided in series with two delays of exactly one cycle of the input clock a,
Instead of directly comparing the phase of the input clock a with the output c of the second variable delay circuit 22, a phase comparison of the signals d and e divided by n by the first and second n divider circuits 23 and 24 is performed. I do. As a result of the phase comparison by the phase comparator 25,
When the signal e leads the signal d in phase, the up / down counter 26 counts up, and
And the delay amounts of the second variable delay circuits 21 and 22 are increased. On the other hand, when the phase of the signal e is behind that of the signal d, the up / down counter 26 counts down, and the delay amounts of the first and second variable delay circuits 21 and 22 are reduced. The control circuit 20 achieves phase synchronization by repeating this operation, and the manufactured L
Even if the characteristic of each SI element varies, the power supply fluctuates during use, the temperature fluctuates, or the like, the delay amounts of the first and second variable delay circuits 21 and 22 are always set to 1 of the input clock a.
It is possible to keep the number of cycles.
【0024】そして、本実施の形態のごとく第1および
第2の可変遅延回路21および22の制御信号を共通に
した場合には、第1の可変遅延回路21の出力bは入力
クロックaに対して1/2周期遅れた位相が保たれ、こ
の第1の可変遅延回路21の出力bをクロック発生回路
10の第2のDフリップ・フロップ回路1212のクロ
ック入力に使用することにより、デューティが50パー
セントに自動補正されたクロックを得ることができる。When the control signals of the first and second variable delay circuits 21 and 22 are made common as in this embodiment, the output b of the first variable delay circuit 21 corresponds to the input clock a. And a phase delayed by 1/2 cycle is maintained, and the output b of the first variable delay circuit 21 is used as the clock input of the second D flip-flop circuit 1212 of the clock generation circuit 10, so that the duty is 50. You can get a clock that is automatically corrected to a percentage.
【0025】また、直列に設けた第1および第2の可変
遅延回路21および22の遅延量の比を変えることによ
り、デューティを任意の値に設定できる。The duty can be set to an arbitrary value by changing the ratio of the delay amounts of the first and second variable delay circuits 21 and 22 provided in series.
【0026】[0026]
【発明の効果】本発明によるデューティ補正回路は、ク
ロック信号をそのデューティを可変に出力するクロック
発生回路と、クロック発生回路を制御する制御回路とを
有し、クロック発生回路が、生成する出力クロック信号
の立ち上がりエッジ位相には入力クロック信号の立ち上
がりエッジ位相を使用する一方、立ち下がりエッジ位相
は前記制御回路からの制御を受けるものであり、制御回
路が、クロック発生回路の立ち下がりエッジ位相に関す
る制御信号を入力クロック信号を遅延回路により遅延さ
せて生成するものであるデジタル処理によるデューティ
自動補正を行うため、従来のようなコンデンサ等の受動
素子が不要であるし、ゲートしきい値の調整が不要であ
る。The duty correction circuit according to the present invention has a clock generation circuit that outputs the clock signal with variable duty, and a control circuit that controls the clock generation circuit. The clock generation circuit generates an output clock. The rising edge phase of the input clock signal is used as the rising edge phase of the signal, while the falling edge phase is controlled by the control circuit, and the control circuit controls the falling edge phase of the clock generation circuit. The signal is generated by delaying the input clock signal with a delay circuit, so automatic duty correction is performed by digital processing, so passive elements such as capacitors are no longer needed, and gate threshold adjustment is not required. Is.
【0027】よって、製造されたLSI素子それぞれの
特性のばらつきによって生じるコンデンサの容量値変動
や、ハイトリップインバータおよびロウトリップインバ
ータのしきい値変動に起因して調整後の出力クロックデ
ューティにばらつきが生ずる等、従来みられた問題がな
い。また、消費電力が小さくてよい。さらに、回路全体
を集積回路素子内にて構成できる。また、このデューテ
ィ補正回路を含む集積回路素子は、製造コストが安い。Therefore, the adjusted output clock duty varies due to the variation in the capacitance value of the capacitor caused by the variation in the characteristics of each manufactured LSI element and the variation in the threshold value of the high trip inverter and the low trip inverter. There is no problem seen in the past. Moreover, power consumption may be small. Further, the entire circuit can be constructed within an integrated circuit device. In addition, the integrated circuit device including the duty correction circuit has a low manufacturing cost.
【図1】本発明の実施の一形態によるデューティ補正回
路を示すブロック図である。FIG. 1 is a block diagram showing a duty correction circuit according to an embodiment of the present invention.
【図2】図1に示すデューティ補正回路の動作波形図で
ある。FIG. 2 is an operation waveform diagram of the duty correction circuit shown in FIG.
【符号の説明】 10 クロック発生回路 11 第1のDフリップ・フロップ回路 12 第2のDフリップ・フロップ回路 13 排他的論理和回路 20 制御回路 21 第1の可変遅延回路 22 第2の可変遅延回路 23 第1のn分周回路 24 第2のn分周回路 25 位相比較器 26 アップ/ダウンカウンタ[Description of Reference Signs] 10 clock generation circuit 11 first D flip-flop circuit 12 second D flip-flop circuit 13 exclusive OR circuit 20 control circuit 21 first variable delay circuit 22 second variable delay circuit 23 first n-divider circuit 24 second n-divider circuit 25 phase comparator 26 up / down counter
Claims (3)
補正するデューティ補正回路において、クロック信号を
そのデューティを可変に出力するクロック発生回路と、
前記クロック発生回路を制御する制御回路とを有し、前
記クロック発生回路は、生成する出力クロック信号の立
ち上がりエッジ位相には入力クロック信号の立ち上がり
エッジ位相を使用する一方、立ち下がりエッジ位相は前
記制御回路からの制御を受けるものであり、前記制御回
路は、前記クロック発生回路の立ち下がりエッジ位相に
関する制御信号を、入力クロック信号を遅延回路により
遅延させることによって生成するものであることを特徴
とするデューティ補正回路。1. A duty correction circuit for correcting the duty of an input clock to a predetermined value, and a clock generation circuit for variably outputting the duty of a clock signal,
A control circuit for controlling the clock generation circuit, wherein the clock generation circuit uses the rising edge phase of the input clock signal as the rising edge phase of the output clock signal to be generated, while the falling edge phase is controlled by the control circuit. The control circuit is controlled by a circuit, and the control circuit generates a control signal relating to a falling edge phase of the clock generation circuit by delaying an input clock signal by a delay circuit. Duty correction circuit.
個直列に設けた可変遅延回路と、2個の分周回路と、位
相比較器と、アップ/ダウンカウンタとを備え、入力信
号と該2個直列に設けた可変遅延回路によって1クロッ
ク周期分の遅延が付加されたクロック信号との両位相が
同期するように該2個直列に設けた可変遅延回路を調整
する位相同期回路により構成された請求項1記載のデュ
ーティ補正回路。2. The control circuit has two clock cycles.
A variable delay circuit provided in series with each other, two frequency divider circuits, a phase comparator, and an up / down counter are provided, and an input signal and two variable delay circuits provided in series are provided for one clock cycle. 2. The duty correction circuit according to claim 1, wherein the duty correction circuit is configured by a phase synchronization circuit that adjusts the two variable delay circuits provided in series so that both phases of the clock signal to which the delay is added are synchronized.
正回路を含む集積回路素子。3. An integrated circuit device including the duty correction circuit according to claim 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP956896A JPH09200005A (en) | 1996-01-23 | 1996-01-23 | Duty correction circuit and integrated circuit element including the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP956896A JPH09200005A (en) | 1996-01-23 | 1996-01-23 | Duty correction circuit and integrated circuit element including the same |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09200005A true JPH09200005A (en) | 1997-07-31 |
Family
ID=11723910
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP956896A Withdrawn JPH09200005A (en) | 1996-01-23 | 1996-01-23 | Duty correction circuit and integrated circuit element including the same |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09200005A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100422349B1 (en) * | 2001-06-26 | 2004-03-12 | 주식회사 하이닉스반도체 | Clock signal generator |
KR100520658B1 (en) * | 1998-06-30 | 2005-11-30 | 주식회사 하이닉스반도체 | Digital duty ratio correction circuit |
-
1996
- 1996-01-23 JP JP956896A patent/JPH09200005A/en not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100520658B1 (en) * | 1998-06-30 | 2005-11-30 | 주식회사 하이닉스반도체 | Digital duty ratio correction circuit |
KR100422349B1 (en) * | 2001-06-26 | 2004-03-12 | 주식회사 하이닉스반도체 | Clock signal generator |
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---|---|---|---|
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