JP2000208743A - Integrated circuit device provided with dual damascene capacitor and related method for manufacture - Google Patents
Integrated circuit device provided with dual damascene capacitor and related method for manufactureInfo
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Abstract
Description
【０００１】[0001]
【関連する特許出願】本発明は、全て、１９９９年１月
１２日付けで、本発明と譲受人を同一とする係属中の暫
定特許出願第６０／１１５，５２６号；６０／１１５，
５２９号；および第６０／１１５，５３１号と関連する
ために、これらについても参照されたい。RELATED PATENT APPLICATIONS All of the present invention, pending January 12, 1999, is assigned to pending provisional patent application Ser. No. 60 / 115,526;
529; and 60 / 115,531 for their relevance.
【０００２】[0002]
【発明の属する技術分野】本発明は、集積回路の分野、
より詳細には、コンデンサを備えた集積回路デバイスに
関する。The present invention relates to the field of integrated circuits,
More particularly, it relates to an integrated circuit device with a capacitor.
【０００３】[0003]
【従来の技術】コンデンサは、半導体デバイス、例え
ば、集積回路（ＩＣ）において、電荷を格納するために
用いられる。ＩＣ、例えば、ダイナミックＲＡＭにおい
ては、コンデンサは、メモリセル内のメモリとして用い
られる。典型的には、ＩＣ内に形成されるコンデンサ
は、例えば多結晶シリコン（ポリシリコン）から形成さ
れる下側電極、例えば五酸化タンタルおよび／あるいは
バリウムストロンチウムチタネート（barium strontuim
titanate）から形成される絶縁（誘電）層、および、
例えば窒化チタン、チタン、タングステン、プラチナ、
あるいはポリシリコンから形成される上側電極から構成
される。2. Description of the Related Art Capacitors are used in semiconductor devices, such as integrated circuits (ICs), to store charge. In an IC, for example, a dynamic RAM, a capacitor is used as a memory in a memory cell. Typically, the capacitor formed in the IC is a lower electrode, for example made of polycrystalline silicon (polysilicon), for example tantalum pentoxide and / or barium strontuim titanate.
an insulating (dielectric) layer formed from titanate), and
For example, titanium nitride, titanium, tungsten, platinum,
Alternatively, the upper electrode is made of polysilicon.
【０００４】近年、半導体メモリデバイスの開発におい
ては、ますます高いパッキング密度が要求されており、
ダイナミックＲＡＭメモリセルのコンデンサが占拠でき
るエリアは縮小する一方である。こうして、電極の表面
積が低減されるために、コンデンサの容量はますます低
減されるが、ただし、他方においては、メモリセルの読
み出しの際の高いS/N比を達成するためには、比較的高
い容量が要求される。従って、セルの寸法を低減すると
同時に、高い容量を達成することが求められる。これ
は、例えば、金属電極コンデンサによって達成すること
ができる。さらに、高集積度のメモリデバイス、例え
ば、ダイナミックＲＡＭは、データ格納コンデンサに対
して、極めて薄い膜厚を要求する。この要件を満たすた
めには、コンデンサの絶縁層の膜厚は、ＳｉＯ2を用い
た場合で、２．５ナノメートル（ｎｍ）以下であること
が要求される。所望の性能を達成するための一つの有効
な方法として、従来のＳｉＯ2あるいはＳｉ3Ｎ4の代わ
りに、比較的高い比誘電率を有する材料、例えば、Ｔａ
2Ｏ5の薄膜を用いることが行なわれている。[0004] In recent years, in the development of semiconductor memory devices, increasingly higher packing densities have been required.
The area occupied by the capacitors of the dynamic RAM memory cell is decreasing. Thus, the capacitance of the capacitor is increasingly reduced due to the reduced surface area of the electrodes, but on the other hand, in order to achieve a high S / N ratio when reading the memory cell, it is relatively High capacity is required. Therefore, there is a need to achieve high capacity while reducing cell size. This can be achieved, for example, by a metal electrode capacitor. In addition, highly integrated memory devices, such as dynamic RAMs, require extremely thin film thicknesses for data storage capacitors. To satisfy this requirement, the thickness of the insulating layer of the capacitor is required to be 2.5 nanometers (nm) or less when SiO 2 is used. One effective way to achieve the desired performance is to replace conventional SiO 2 or Si 3 N 4 with a material having a relatively high dielectric constant, such as Ta.
It has been practiced to use a thin film of 2 O 5 .
【０００５】この目的のためには、絶縁（誘電）層とし
て、化学蒸着（ＣＶＤ）されたＴａ 2Ｏ5膜が、Ｔａ2Ｏ5
の誘電定数（ｋ）は従来のＳｉ3Ｎ4のコンデンサ絶縁層
のそれより約３倍大きいという理由から用いられる。た
だし、Ｔａ2Ｏ5の絶縁層は、一つの欠点として、漏れ電
流特定が劣るという問題がある。このために、Ｔａ2Ｏ5
材料は生来的に高い誘電特性を有するにもかかわらず、
Ｔａ2Ｏ5は、典型的には、漏れ電流のために、あまり良
好な結果を与えない。例えば、Ｐａｒｋらに交付された
合衆国特許第５，７８０，１１５号は、Ｔａ2Ｏ5を集積
回路コンデンサの絶縁（誘電）層として用い、電極層を
窒化チタン（ＴｉＮ）から形成する方法を開示する。た
だし、６００℃以上の温度では、このタイプの層構造
は、ＴｉＮ層内のチタンが絶縁層のＴａ2Ｏ5を元素タン
タルに還元する傾向があるために、安定性の問題を抱え
る。For this purpose, an insulating (dielectric) layer is used.
And Ta deposited by chemical vapor deposition (CVD) TwoOFiveThe film is TaTwoOFive
Has a dielectric constant (k) of conventional SiThreeNFourCapacitor insulation layer
It is used because it is about three times larger than that of. Was
However, TaTwoOFiveThe insulation layer has one disadvantage,
There is a problem that flow identification is inferior. For this, TaTwoOFive
Despite the material's inherently high dielectric properties,
TaTwoOFiveIs typically not very good due to leakage current
Does not give good results. For example, it was issued to Park et al.
U.S. Pat. No. 5,780,115 teaches Ta.TwoOFiveAccumulate
Used as an insulating (dielectric) layer for circuit capacitors,
A method of forming from titanium nitride (TiN) is disclosed. Was
However, at temperatures above 600 ° C, this type of layer structure
Is that the titanium in the TiN layer is the Ta of the insulating layer.TwoOFiveThe element tan
Have stability problems due to their tendency to reduce
You.
【０００６】通常は、半導体デバイス内の２つの導体
（コンダクタ）間の相互接続配線は、例えば、第一と第
二の金属線間の電気的接続のためのプラグ構造、例えば
タングステンプラグによって提供される。このような構
造を製造するためには、３つの別個の処理ステップ、す
なわち、２つの導体を別個に形成するステップと、タン
グステンプラグを形成するステップが要求される。加え
て、半導体デバイスの製造業者は、例えば、導電バイヤ
や相互接続配線などの配線（メタライゼーション）パタ
ーンに対して、銅および銅の合金を用いることにより大
きな関心を持っている。これは、銅は、アルミニウムと
比較して、エレクトロマイグレーションに強いことに加
え、電気固有抵抗も、約１．７オームセンチメートル
（ohm cm）と比較的低いためである。このために、銅の
相互接続配線を形成するためのプロセスステップを簡素
化するため、とりわけ、エッチングステップを除去する
ために、ジュアルダマシーンプロセス（dual damasene
process）が開発されている。ジュアルダマシーンプロ
セスは、アルミニウムの相互接続配線を形成するために
も用いられている。[0006] Typically, the interconnect wiring between two conductors (conductors) in a semiconductor device is provided by a plug structure, eg, a tungsten plug, for electrical connection between the first and second metal lines. You. Manufacturing such a structure requires three separate processing steps, namely, forming two conductors separately and forming a tungsten plug. In addition, semiconductor device manufacturers are more interested in using copper and copper alloys for wiring (metallization) patterns, such as conductive vias and interconnect wiring. This is because copper is relatively resistant to electromigration and has a relatively low electrical resistivity of about 1.7 ohm cm, compared to aluminum. For this reason, to simplify the process steps for forming copper interconnect lines, and in particular to eliminate the etching step, a dual damase process is used.
process) is being developed. Dual damascene processes have also been used to form aluminum interconnect lines.
【０００７】ジュアルダマシーン構造は、下側の導体と
コンタクトし、従来の相互接続配線構造のプラグ構造の
機能の代わりを果たす下側部分、すなわち、バイヤを備
える。ジュアルダマシーン構造は、さらに、第二の導体
を形成するために用いられる上側部分、すなわち、埋込
み溝（インレードトレンチ）を備える。ジュアルダマシ
ーン構造の下側部分と上側部分は互いにコンタクトする
ために、これらは、同一の導電材、例えば、銅にて、同
時に満たす（充填する）ことができる。これによって、
プラグ構造と上側導電層を、別個の処理ステップによっ
て形成する必要性が除去される。The dual damascene structure includes a lower portion, or via, that contacts the lower conductor and replaces the function of the plug structure of a conventional interconnect wiring structure. The dual damascene structure further comprises an upper portion used to form the second conductor, ie, a buried trench (inlaid trench). Since the lower and upper parts of the dual damascene structure are in contact with each other, they can be simultaneously filled with the same conductive material, for example copper. by this,
The need for forming the plug structure and upper conductive layer by separate processing steps is eliminated.
【０００８】従来のジュアルダマシーンプロセスにおい
ては、通常、コンデンサは、別個のレベルに形成され
る。つまり、最初に、第一の導電層が堆積され、次に、
中間の絶縁層が形成され、その後、第二の導電層が形成
され、最後に、これらの層構造がパターンニングおよび
エッチングされる。第一と第二の導電層は、典型的に
は、例えば、ポリシリコンや、窒化チタンから形成され
る。次に、これらコンデンサの上に酸化膜が形成され、
その後、コンデンサ上の表面形状が整えられる。つま
り、その後の層の形成に備えて、化学的機械的研磨（Ｃ
ＭＰ）を用いて、この酸化膜層が平坦化される。[0008] In a conventional dual damascene process, capacitors are usually formed at discrete levels. That is, first, a first conductive layer is deposited, and then
An intermediate insulating layer is formed, followed by a second conductive layer, and finally these layer structures are patterned and etched. The first and second conductive layers are typically formed from, for example, polysilicon or titanium nitride. Next, an oxide film is formed on these capacitors,
After that, the surface shape on the capacitor is adjusted. That is, in preparation for the subsequent layer formation, chemical mechanical polishing (C
This oxide film layer is planarized using MP).
【０００９】[0009]
【発明が解決しようとする課題】こうして、コンデンサ
を作製するための従来のプロセスでは、導電層のエッチ
ングのため、並びに、化学的機械的研磨（ＣＭＰ）ステ
ップのために、追加の時間が要求される。さらに、金属
電極を備えるコンデンサ、すなわち、金属・絶縁体・金
属（ＭＩＭ）コンデンサを形成する場合は、要求される
金属エッチングステップは、ジュアルダマシーンプロセ
スとは、完全にはコンパチブルでなくなる。換言すれ
ば、上述のように、ジュアルダマシーンプロセスは、と
りわけ、金属のエッチングを回避することを目的として
用いられ；従って、ジュアルダマシーンプロセス内に金
属エッチングプロセスを用いることは、望ましくない。Thus, conventional processes for making capacitors require additional time for the etching of the conductive layer as well as for the chemical mechanical polishing (CMP) step. You. Furthermore, when forming capacitors with metal electrodes, i.e. metal-insulator-metal (MIM) capacitors, the required metal etching steps are not completely compatible with dual damascene processes. In other words, as mentioned above, the dual damascene process is used, inter alia, with the aim of avoiding metal etching; therefore, using a metal etching process within the dual damascene process is undesirable.
【００１０】上述の議論から明らかなように、ジュアル
ダマシーンプロセスとコンパチブルな高密度の金属電極
コンデンサを集積化するための方法が要請される。さら
に、これら金属電極コンデンサに対する、高い誘電定数
と高い品質を持ち、絶縁漏れは小さく、しかも、電極の
金属による絶縁層の還元を阻止することができる、コン
デンサ絶縁層が要請される。As is apparent from the above discussion, there is a need for a method for integrating high density metal electrode capacitors compatible with dual damascene processes. Further, there is a demand for a capacitor insulating layer which has a high dielectric constant and high quality, has a small insulation leakage, and can prevent the reduction of the insulating layer by the metal of the electrode, for these metal electrode capacitors.
【００１１】[0011]
【課題を解決するための手段】上述の背景を鑑み、本発
明の一つの目的は、従って、金属電極を有し、高密度な
コンデンサを備え、ジュアルダマシーンプロセスとコン
パチブルな、集積回路デバイスを提供することにある。SUMMARY OF THE INVENTION In view of the above background, one object of the present invention is therefore to provide an integrated circuit device that has metal electrodes, has a high density of capacitors, and is compatible with dual damascene processes. To provide.
【００１２】本発明のもう一つの目的は、ジュアルダマ
シーンプロセスを用いて、金属電極を有する高密度なコ
ンデンサを備える集積回路デバイスを製造するための方
法を提供することにある。It is another object of the present invention to provide a method for manufacturing an integrated circuit device having a high-density capacitor having metal electrodes using a dual damascene process.
【００１３】本発明のさらにもう一つの目的は、これら
金属電極コンデンサに対する、高い誘電定数と高い品質
を持ち、絶縁漏れは小さく、しかも、電極の金属による
絶縁層の還元を阻止することができる、コンデンサ絶縁
層を提供することにある。本発明のこれらおよびその他
の目的、特徴、および長所が、本発明による集積回路デ
バイスによって達成されるが、この集積回路デバイス
は：半導体基板に隣接して（上面に）設けられた、内部
に開口部を有する、絶縁層；およびコンデンサを備え
る。このコンデンサは、積層された、前記開口部に整合
する下側電極、前記下側電極に隣接する（を覆う）コン
デンサ絶縁層、および前記コンデンサ絶縁層に隣接する
（を覆う）上側電極から構成される。このコンデンサ
は、前記絶縁層の各隣接する上側表面部分と実質的に同
一平面となるように形成された実質的に平坦な上側表面
を有する。加えて、前記下側電極の端と前記コンデンサ
絶縁層の端は、好ましくは、前記コンデンサの上側表面
に終端される。Still another object of the present invention is to provide a metal electrode capacitor having a high dielectric constant and a high quality, having a small insulation leakage, and capable of preventing the reduction of the insulating layer by the metal of the electrode. It is to provide a capacitor insulating layer. These and other objects, features, and advantages of the present invention are achieved by an integrated circuit device according to the present invention, which includes: an opening therein, disposed adjacent (on top) a semiconductor substrate. An insulating layer having a portion; and a capacitor. The capacitor includes a stacked lower electrode that matches the opening, a capacitor insulating layer adjacent to (covering) the lower electrode, and an upper electrode adjacent (covering) the capacitor insulating layer. You. The capacitor has a substantially flat upper surface formed to be substantially flush with each adjacent upper surface portion of the insulating layer. In addition, the edge of the lower electrode and the edge of the capacitor insulating layer are preferably terminated to an upper surface of the capacitor.
【００１４】一つの好ましい実施例においては、前記開
口部は、前記開口部の両側壁の間で、開口部の上部から
開口部の下部まで、実質的に一様な幅を有する。もう一
つの実施例においては、前記開口部は、下側部と上側部
を有し、前記上側部は前記上側部より大きな幅を有す
る。もう一つの実施例においては、前記絶縁層は、下側
絶縁層部、エッチング停止層、および上側絶縁層部から
構成される。もう一つの実施例においては、前記開口部
の上側部は、前記上側絶縁層部と前記エッチング層を貫
通して形成され、下側部は、前記下側絶縁層部を貫通し
て形成される。In one preferred embodiment, the opening has a substantially uniform width between the side walls of the opening from the top of the opening to the bottom of the opening. In another embodiment, the opening has a lower portion and an upper portion, wherein the upper portion has a greater width than the upper portion. In another embodiment, the insulating layer comprises a lower insulating layer portion, an etching stop layer, and an upper insulating layer portion. In another embodiment, an upper portion of the opening is formed through the upper insulating layer portion and the etching layer, and a lower portion is formed through the lower insulating layer portion. .
【００１５】もう一つの実施例においては、前記上側金
属電極は、前記コンデンサ絶縁層に隣接して（の上面
に）設けられた障壁金属層と、前記金属障壁層に隣接し
て（の上面に）設けられた銅の層を備え、前記障壁金属
層は、窒化タンタルから形成され、前記上側金属電極と
下側金属電極は、おのおの、窒化タンタルから形成され
る。In another embodiment, the upper metal electrode has a barrier metal layer provided adjacent to (on the upper surface of) the capacitor insulating layer, and an upper metal electrode provided adjacent to (on the upper surface of) the metal barrier layer. A) a provided copper layer, wherein the barrier metal layer is formed from tantalum nitride and the upper metal electrode and the lower metal electrode are each formed from tantalum nitride.
【００１６】さらに、前記コンデンサ絶縁層は、一つの
好ましい実施例においては、約２５より大きな誘電定数
を有する。もう一つの実施例においては、前記コンデン
サ絶縁層は、積層された、第一の金属酸化膜層、酸化タ
ンタル層、および第二の金属酸化膜層から構成され、前
記上側（第一の）金属電極と下側（第二の）金属電極
は、おのおの、窒化金属から形成される。Further, the capacitor insulating layer has a dielectric constant greater than about 25 in one preferred embodiment. In another embodiment, the capacitor insulating layer comprises a stacked first metal oxide layer, a tantalum oxide layer, and a second metal oxide layer, wherein the upper (first) metal The electrode and the lower (second) metal electrode are each formed from a metal nitride.
【００１７】さらに、本発明の様々な長所が、半導体基
板に隣接して（上面に）設けられた絶縁層の開口部内に
集積回路のコンデンサを製造するための方法によって実
現されるが、この方法は：前記絶縁層内の前記開口部と
整合するように下側金属電極を形成するステップ；前記
下側金属電極を覆うようにコンデンサ絶縁層を形成する
ステップ；前記コンデンサ絶縁層を覆うように上側金属
電極を形成するステップ；および前記コンデンサの上側
表面を前記絶縁層の各隣接する上側部分と同一平面とな
るように平坦化するステップから構成される。一つの好
ましい実施例においては、前記形成ステップおよび平坦
化ステップは、前記下側電極と前記コンデンサ絶縁層
を、これらの端が前記コンデンサの上側表面の所に終端
するように形成および平坦化するステップから成る。Further, various advantages of the present invention are realized by a method for fabricating an integrated circuit capacitor in an opening in an insulating layer provided adjacent (on top) to a semiconductor substrate. Forming a lower metal electrode so as to be aligned with the opening in the insulating layer; forming a capacitor insulating layer so as to cover the lower metal electrode; upper side so as to cover the capacitor insulating layer Forming a metal electrode; and planarizing an upper surface of the capacitor so as to be flush with each adjacent upper portion of the insulating layer. In one preferred embodiment, the forming and planarizing steps comprise forming and planarizing the lower electrode and the capacitor insulating layer such that their ends terminate at the upper surface of the capacitor. Consists of
【００１８】[0018]
【発明の実施の形態】以下に、本発明を、本発明の好ま
しい実施例を図解する付録の図面との関連でより詳細に
説明する。ただし、本発明は、多くの様々な異なる形態
にて実現することが可能であり、以下に説明する実施例
に限定されるものではないことに注意する。むしろ、以
下に説明するこれら幾つかの実施例は、本明細書が、十
分で、完全なものとなり、本発明の範囲を当業者に完全
に示すことができることを意図して提供されるものであ
る。図面中、類似する参照符号は、類似する要素を示
し、また、様々な層およびエリアは、明快さ期すため
に、誇張されていることに注意する。BRIEF DESCRIPTION OF THE DRAWINGS The invention will now be described in more detail with reference to the accompanying drawings, which illustrate a preferred embodiment of the invention. It should be noted, however, that the present invention can be implemented in many different forms and is not limited to the embodiments described below. Rather, these several embodiments described below are provided so that this description will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. is there. Note that in the drawings, like reference numerals indicate like elements and that various layers and areas are exaggerated for clarity.
【００１９】図１は、以下に説明する、本発明による半
導体基板上３０に形成された金属電極コンデンサ２４を
備えた集積回路デバイス２０を示す。半導体基板３０
は、好ましくは、シリコン、ポリシリコン層、あるいは
基板上に形成された構造とされる。半導体基板３０内に
は、トランジスタ（図示せず）などの複数のデバイスが
周知の技法を用いて形成される。集積回路デバイス２０
は、基板３０に隣接して（基板上に）設けられた、第一
の絶縁（誘電）層３２を備える。この第一の絶縁層３２
は、適当な絶縁（誘電）材、例えば、二酸化ケイ素、窒
化ケイ素、および／あるいは所望の誘電（絶縁）定数を
有する任意の他の材料もしくはそれらの合金から形成さ
れる。他の適当な絶縁材として、五酸化タンタルの他、
バリウムストロンチウムチタネート（barium strontium
titanate：チタン酸バリウムストロンチウム）などを
用いることもできる。ただし、より一般的には、この絶
縁層は、相互接続配線構造と本発明のコンデンサの形成
に悪影響を与えない限りどのような絶縁材から形成して
も構わない。FIG. 1 shows an integrated circuit device 20 having a metal electrode capacitor 24 formed on a semiconductor substrate 30 according to the present invention, described below. Semiconductor substrate 30
Is preferably a structure formed on a silicon, polysilicon layer, or substrate. A plurality of devices such as transistors (not shown) are formed in the semiconductor substrate 30 using a known technique. Integrated circuit device 20
Comprises a first insulating (dielectric) layer 32 provided adjacent (on the substrate) to the substrate 30. This first insulating layer 32
Is formed from a suitable insulating (dielectric) material, for example, silicon dioxide, silicon nitride, and / or any other material or alloy thereof having a desired dielectric (insulating) constant. Other suitable insulation materials include tantalum pentoxide,
Barium strontium titanate
titanate (barium strontium titanate) or the like can also be used. However, more generally, the insulating layer may be formed of any insulating material as long as it does not adversely affect the interconnection structure and the formation of the capacitor of the present invention.
【００２０】図１には、この第一の絶縁層３２が相互接
続配線３４と共に示される。この第一の絶縁層３２と相
互接続配線３４は、単に、集積回路デバイスの下側レベ
ルの一例を示すものである。当業者においては容易に理
解できるように、複数の相互接続レベルとバイア（接続
孔）が、デバイスを貫通してデバイスの様々なレベルの
所に存在する。バイアは、中間絶縁層内に形成された開
口であり、下側金属ラインのある部分を露出し、その金
属ラインとの電気的な接触（コンタクト）を図るために
設けられる。通常は、次に、このバイア内に、下側の金
属ラインと、後に形成される上側の金属ラインとを接続
するために、導電性のコンタクトが形成される。電極コ
ンデンサ２４は、隣接する第三の絶縁（誘電）層４２の
上側表面部分と実質的に同一平面となるように形成され
た実質的に平坦な上側表面を有する。さらに、下側金属
電極４４の端とコンデンサ絶縁（誘電）層４６の端は、
コンデンサの上側表面で終端する。好ましくは、コンデ
ンサ絶縁層４６は、所望のコンデンサ（容量）特性が達
成されるように、約２５より大きな誘電定数を有するも
のとされる。上側電極は、導電性の金属層４８と導電性
の金属層５０から構成される。導電性の金属層４８は、
例えば、窒化タンタルから形成され、導電性の金属層５
０は、銅から形成される。導電性の金属層４８は、障壁
層としても機能し、金属導電層５０からの金属、例え
ば、銅が、絶縁層４６内に拡散することを阻止する。FIG. 1 shows the first insulating layer 32 together with the interconnect wiring 34. This first insulating layer 32 and interconnect wiring 34 are merely an example of the lower level of the integrated circuit device. As will be readily appreciated by those skilled in the art, multiple interconnect levels and vias are present throughout the device and at various levels of the device. The via is an opening formed in the intermediate insulating layer, and is provided to expose a portion of the lower metal line and to make electrical contact with the metal line. Typically, a conductive contact is then formed in the via to connect the lower metal line to a later formed upper metal line. The electrode capacitor 24 has a substantially flat upper surface formed to be substantially flush with an upper surface portion of the adjacent third insulating (dielectric) layer 42. Further, the end of the lower metal electrode 44 and the end of the capacitor insulating (dielectric) layer 46 are
Terminate at the upper surface of the capacitor. Preferably, capacitor insulation layer 46 has a dielectric constant greater than about 25 to achieve the desired capacitor (capacitance) characteristics. The upper electrode includes a conductive metal layer 48 and a conductive metal layer 50. The conductive metal layer 48
For example, a conductive metal layer 5 made of tantalum nitride
0 is formed from copper. The conductive metal layer 48 also functions as a barrier layer and prevents metal, for example, copper, from the metal conductive layer 50 from diffusing into the insulating layer 46.
【００２１】上述のように、本発明の集積回路デバイス
２０は、ジュアルダマシーン構造とコンパチブルで、こ
れと一体化することができる金属電極４４、４８、５０
を備える高密度コンデンサ２４を提供する。As mentioned above, the integrated circuit device 20 of the present invention is compatible with, and can be integrated with, dual damascene structures.
Is provided.
【００２２】図２は、コンデンサ２４の実施例の詳細を
示すが、これは、第一の金属酸化膜層６４、第二の金属
酸化膜層６６、および第三の金属酸化膜層６８から構成
される高誘電定数の複合絶縁（誘電）スタック４６を備
える。第一の金属酸化膜層６４と第三の金属酸化膜層６
８は、比較的高い誘電定数を有する金属酸化膜（メタル
オキサイド）、例えば、ＴｉＯ2、ＺｒＯ2、ＲｕＯ2か
ら形成される。第二の金属酸化膜層６６は、Ｔａ2Ｏ5か
ら形成される。FIG. 2 shows details of an embodiment of the capacitor 24, which comprises a first metal oxide layer 64, a second metal oxide layer 66, and a third metal oxide layer 68. A high dielectric constant composite insulating (dielectric) stack 46 is provided. First metal oxide film layer 64 and third metal oxide film layer 6
8 is formed of a metal oxide film (metal oxide) having a relatively high dielectric constant, for example, TiO 2 , ZrO 2 , RuO 2 . The second metal oxide film layer 66 is formed from Ta 2 O 5 .
【００２３】コンデンサ２４は、さらに、金属電極４
４、４８を備え、これらは、窒化金属、例えば、ＴｉＮ
から形成される。ここで、このＴｉＮ化合物内のチタン
は、第二の金属酸化膜層６６の金属酸化膜を、例えば、
元素タンタルに分解、すなわち、還元する能力を持つ。
ただし、高い誘電定数の第一の金属酸化膜層６４と第三
の金属酸化膜層６８のために、金属電極４４、４８の金
属による第二の金属酸化膜層６６の金属酸化膜の分解、
すなちわ、還元が実質的に阻止される。こうして、金属
電極４４、４８を備えるコンデンサ２４は、高い誘電定
数、高い品質、および低絶縁漏れのコンデンサ絶縁層４
６を備え、この構造のために、金属電極４４、４８の金
属による絶縁層４６の還元が阻止される。The capacitor 24 further includes a metal electrode 4
4, 48, which are metal nitrides, such as TiN
Formed from Here, the titanium in the TiN compound changes the metal oxide film of the second metal oxide film layer 66, for example,
It has the ability to decompose, or reduce, to elemental tantalum.
However, because of the first metal oxide film layer 64 and the third metal oxide film layer 68 having a high dielectric constant, the decomposition of the metal oxide film of the second metal oxide film layer 66 by the metal of the metal electrodes 44 and 48;
That is, the reduction is substantially prevented. Thus, the capacitor 24 having the metal electrodes 44 and 48 has a high dielectric constant, high quality, and low insulation leakage.
6, which prevents reduction of the insulating layer 46 by the metal of the metal electrodes 44, 48.
【００２４】図３〜８は、本発明による、半導体基板３
０上に形成されたコンデンサ２４を備えた集積回路デバ
イス２０を製造するためのジュアルダマシーン過程を示
す。最初に、図３に示すように、従来の技術に従って半
導体基板３０が用意され、半導体基板に隣接して（上
に）第一の絶縁層３２が形成される。上述のように、半
導体基板３０は、好ましくは、シリコンから形成され
る。3 to 8 show a semiconductor substrate 3 according to the present invention.
2 illustrates a dual damascene process for fabricating an integrated circuit device 20 with a capacitor 24 formed on zero. First, as shown in FIG. 3, a semiconductor substrate 30 is prepared according to a conventional technique, and a first insulating layer 32 is formed adjacent (on) the semiconductor substrate. As described above, the semiconductor substrate 30 is preferably formed from silicon.
【００２５】さらに、複数のデバイス、例えば、トラン
ジスタ（図示せず）が、従来の技法を用いて、基板３０
内に形成される。当業者においては周知のように、半導
体基板３０と他の関連する層によって、半導体ウエーハ
が形成される。第一の絶縁層３２は、二酸化ケイ素ある
いは他の周知の絶縁材から形成される。勿論、第一の絶
縁層は、堆積によって得ることも、成長によって得るこ
ともできる。第一の絶縁層３２は、さらに、相互接続配
線３４を備える。相互接続配線３４は、導電性の金属、
例えば、アルミニウムおよび／あるいは銅を、第一の絶
縁層３２内にエッチングにて設けられた溝（トレンチ）
内に体積することによって形成される。これら、第一の
絶縁層３２と相互接続配線３４は、単に、集積回路デバ
イスの下側レベルを解説するためのものであることに注
意する。In addition, a plurality of devices, eg, transistors (not shown), may be mounted on the substrate 30 using conventional techniques.
Formed within. As is well known to those skilled in the art, the semiconductor wafer is formed by the semiconductor substrate 30 and other related layers. First insulating layer 32 is formed from silicon dioxide or other well-known insulating materials. Of course, the first insulating layer can be obtained by deposition or by growth. The first insulating layer 32 further includes an interconnect wiring. The interconnect wiring 34 is made of a conductive metal,
For example, a groove (trench) provided by etching aluminum and / or copper in the first insulating layer 32.
Formed by volume within. Note that these first insulating layers 32 and interconnect lines 34 are merely for describing the lower level of the integrated circuit device.
【００２６】次に、第二の絶縁層３８が、第一の絶縁層
３２と相互接続配線３４に隣接して（上に）形成され
る。次に、図示するように、エッチング停止層４０が第
二の酸化膜層３８上に形成される。次に、このエッチン
グ停止層４０に隣接して（の上に）第三の絶縁層４２が
形成される。ここでも、第二の絶縁層３８と第三の絶縁
層４２は、所望の誘電定数を有する任意の適当な絶縁材
から形成され、当業者に周知のように、堆積あるいは成
長される。エッチング停止層４０は、典型的には、窒化
ケイ素から形成され、従来の技法を用いて堆積される。
この非導電性の窒化ケイ素のエッチング停止層４０は、
典型的には、関連する絶縁層、例えば、第二の絶縁層３
８上に、CDVを用いて、約６００℃〜９００℃の間の温
度にて堆積される。Next, a second insulating layer 38 is formed adjacent (on) the first insulating layer 32 and the interconnect wiring 34. Next, as shown, an etch stop layer 40 is formed on the second oxide layer 38. Next, a third insulating layer 42 is formed adjacent (on) the etching stop layer 40. Again, the second insulating layer 38 and the third insulating layer 42 are formed from any suitable insulating material having a desired dielectric constant and are deposited or grown as is well known to those skilled in the art. Etch stop layer 40 is typically formed from silicon nitride and is deposited using conventional techniques.
This non-conductive silicon nitride etch stop layer 40 comprises:
Typically, an associated insulating layer, for example a second insulating layer 3
8 is deposited using CDV at a temperature between about 600C and 900C.
【００２７】次に、図４に示すように、第三の絶縁層４
２とエッチング停止層４０を貫通して、第一の開口５６
が選択的に形成される。このためには、例えば、最初
に、第三の絶縁層４２がエッチングされ、これに続い
て、エッチング停止層４０がエッチングされる。ただ
し、当業者においては理解できるように、他のエッチン
グステップを用いて第三の絶縁層とエッチング停止層を
エッチングすることもできる。さらに、当業者において
は理解できるように、エッチング停止層の使用を伴う、
あるいは伴わない、他のジュアルダマシーンプロセスも
知られている。第一の開口５６は、後に、後に説明する
方法にてコンデンサを形成するために用いられる。Next, as shown in FIG.
2 and the first stop 56
Are selectively formed. To this end, for example, first the third insulating layer 42 is etched, followed by the etching stop layer 40. However, as will be appreciated by those skilled in the art, other etching steps can be used to etch the third insulating layer and the etch stop layer. Further, as will be appreciated by those skilled in the art, with the use of an etch stop layer,
Other dual machine processes without or with them are also known. The first opening 56 will be used later to form a capacitor in a manner described below.
【００２８】ジュアルダマシーンプロセスにおいて周知
のように、さらに、図５に示すように、第二の絶縁層３
８内の、第一の開口５６によって区切られる境界内に、
少なくとも第二の開口６０がエッチングされる。次に、
点線５８によって示されるフォトレジストが、第二の開
口６０を形成するために塗布される。次に、このフォト
レジストが、当業者に周知の技法を用いて除去される。
この結果として、図示するように、開口６０が、異なる
層間のバイア（接続孔）を形成する開口として現われる
が、これも、当業者においては周知である。ただし、開
口６０は、上では、単に一例として、開口５６より狭い
幅を有するものとして説明したが、開口６０は、開口５
６と実質的に同一の幅を有するように形成することもで
きる。As is well known in the dual damascene process, and as shown in FIG.
8, within the boundary delimited by the first opening 56,
At least the second opening 60 is etched. next,
Photoresist, indicated by dashed line 58, is applied to form second opening 60. Next, the photoresist is removed using techniques well known to those skilled in the art.
This results in the openings 60 appearing as openings forming vias (connecting holes) between the different layers, as shown, which is also well known to those skilled in the art. However, the opening 60 has been described above as having a width smaller than that of the opening 56 by way of example only.
6 can be formed to have substantially the same width.
【００２９】次に、図６に示すように、例えば、窒化タ
ンタル、窒化チタン、窒化タングステンなどの障壁金属
を堆積することで、下側電極４４を形成される。次に、
コンデンサ絶縁層４６が、堆積もしくはエピタキシャル
成長によって形成される。コンデンサ絶縁層４６は、適
当な絶縁材、例えば、酸化ケイ素、窒化ケイ素、酸化タ
ンタル、もしくは、所望の誘電定数を有する複合絶縁材
から形成される。好ましくは、コンデンサ絶縁層４６
は、所望のコンデンサ（容量）特性を達成するために、
約２５より大きな誘電定数を有するようにされる。次
に、障壁金属層４８、例えば、窒化タンタル、窒化チタ
ン、あるいは、窒化タングステンを堆積することで、上
側電極４８／５０の一部が形成される。図示するよう
に、下側電極４４、障壁金属層４８および絶縁層４６を
形成する材料は、集積回路デバイス２０の上側表面を覆
うように堆積される。Next, as shown in FIG. 6, a lower electrode 44 is formed by depositing a barrier metal such as tantalum nitride, titanium nitride, and tungsten nitride. next,
The capacitor insulating layer 46 is formed by deposition or epitaxial growth. The capacitor insulating layer 46 is formed from a suitable insulating material, for example, silicon oxide, silicon nitride, tantalum oxide, or a composite insulating material having a desired dielectric constant. Preferably, the capacitor insulating layer 46
Is to achieve the desired capacitor (capacitance) characteristics
It is made to have a dielectric constant greater than about 25. Next, a portion of the upper electrode 48/50 is formed by depositing a barrier metal layer 48, for example, tantalum nitride, titanium nitride, or tungsten nitride. As shown, the material forming the lower electrode 44, the barrier metal layer 48, and the insulating layer 46 is deposited to cover the upper surface of the integrated circuit device 20.
【００３０】次に、図６に示すように、導電性の金属層
５０、例えば、アルミニウムおよび／あるいは銅が堆積
され、上側電極４８／５０の残りの部分を形成される。
つまり、導電性の金属層５０が開口５６の残りの部分に
堆積される。導電性の金属層５０は、半導体回路の上側
表面全体を覆うように堆積される。導電性の金属層５０
は、当業者においては周知のように、電極堆積、電極メ
ッキ、化学蒸着などの技法を用いて堆積される。勿論、
導電性の金属層として銅が用いられる場合は、最初に、
金属層４８の上に銅シード層（図示せず）が形成され
る。Next, as shown in FIG. 6, a conductive metal layer 50, for example, aluminum and / or copper is deposited to form the remaining portion of the upper electrode 48/50.
That is, the conductive metal layer 50 is deposited on the remaining portion of the opening 56. A conductive metal layer 50 is deposited to cover the entire upper surface of the semiconductor circuit. Conductive metal layer 50
Is deposited using techniques such as electrode deposition, electrode plating, chemical vapor deposition, etc., as is well known in the art. Of course,
If copper is used as the conductive metal layer, first,
A copper seed layer (not shown) is formed on the metal layer 48.
【００３１】次に、図７に示すように、集積回路デバイ
スの上側表面がCMPを用いて平坦化される。２つの電極
４４と４８／５０がコンデンサ２４の端の所で短絡する
のを阻止するために、下側電極４４と障壁金属層４８の
材料の端はエッチングするが、コンデンサ絶縁層４６や
導電性の金属層５０はエッチングしない、選択的エッチ
ングが遂行される。こうして、電極４４と４８／５０の
短絡を阻止するために、下側電極４４と障壁金属層４８
の端の所に、小さな凹（図示せず）が設けられる。次
に、図８との関連で、上側電極４８／５０に対するコン
タクト９０の形成について説明する。典型的なジュアル
ダマシーン電極形成（メタライゼーション）プロセスに
おいては、その後、第二のエッチング停止層７０、第四
の絶縁層７２、第三のエッチング停止層７４、および第
五の絶縁層７６が、次々と、形成される。最初に、第一
のエッチング停止層４０に類似する第二のエッチング停
止層７０が、コンデンサ２４の上に、その端が露出され
るのを防止するために、形成される。第二と第三のエッ
チング停止層７０、７４は、従来の技法を用いて堆積さ
れ、典型的には、窒化ケイ素から形成されるが、ただ
し、エッチング停止層４０とは異なる材料を用いること
もできる。第四と第五の絶縁層７２、７６は、所望の誘
電定数を有する任意の適当な絶縁材から形成され、当業
者においては容易に理解できるように、堆積もしくは成
長される。次に、層７０〜７６内に開口８２、８４が選
択的に形成される。開口８２は、導電性の金属層５０の
幅より小さな幅となるように形成される。次に、上側電
極４８／５０に対するコンタクト９０を形成するため
に、障壁金属層７８と第二の導電性の金属層８０が堆積
される。Next, as shown in FIG. 7, the upper surface of the integrated circuit device is planarized using CMP. To prevent the two electrodes 44 and 48/50 from shorting at the end of the capacitor 24, the ends of the material of the lower electrode 44 and the barrier metal layer 48 are etched, but the capacitor insulating layer 46 and the conductive The selective etching is performed without etching the metal layer 50 of FIG. Thus, in order to prevent a short circuit between the electrodes 44 and 48/50, the lower electrode 44 and the barrier metal layer 48 are formed.
At the end of a small recess (not shown) is provided. Next, the formation of the contact 90 for the upper electrode 48/50 will be described with reference to FIG. In a typical dual damascene electrode formation (metallization) process, a second etch stop layer 70, a fourth insulation layer 72, a third etch stop layer 74, and a fifth insulation layer 76 are then formed. Formed one after another. First, a second etch stop layer 70, similar to the first etch stop layer 40, is formed over the capacitor 24 to prevent its edges from being exposed. The second and third etch stop layers 70, 74 are deposited using conventional techniques and are typically formed from silicon nitride, although different materials than the etch stop layer 40 may be used. it can. The fourth and fifth insulating layers 72, 76 are formed from any suitable insulating material having a desired dielectric constant and are deposited or grown as will be readily understood by those skilled in the art. Next, openings 82, 84 are selectively formed in layers 70-76. The opening 82 is formed to have a width smaller than the width of the conductive metal layer 50. Next, a barrier metal layer 78 and a second conductive metal layer 80 are deposited to form a contact 90 to the upper electrode 48/50.
【００３２】こうして、コンデンサ２４は、第三の絶縁
層４２の隣接する各上側面と実質的同一平面の実質的な
平坦な上側表面を有する。さらに、下側金属電極４４の
端とコンデンサ絶縁層４６の端は、コンデンサの上側表
面の所に終端する。以上、金属電極４４、４８／５０を
有し、他のジュアルダマシーン構造とコンパチブルで、
それらと一体化された、高密度コンデンサ２４を備える
本発明の集積回路デバイス２０を製造するための方法に
ついて説明したが、上述のように、本発明のプロセス
は、金属層のエッチングや、金属電極を有するコンデン
サを形成するための化学的機械的研磨（ＣＭＰ）を必要
としない。さらに、例えば、コンデンサ電極４４、４８
／５０に対するコンタクト３４、９０などのコンタクト
の形成もジュアルダマシーンとコンパチブルである。Thus, capacitor 24 has a substantially planar upper surface that is substantially flush with each adjacent upper surface of third insulating layer 42. Further, the end of the lower metal electrode 44 and the end of the capacitor insulating layer 46 terminate at the upper surface of the capacitor. As described above, having the metal electrodes 44, 48/50, and being compatible with other dual damascene structures,
Having described a method for fabricating the integrated circuit device 20 of the present invention with a high density capacitor 24 integrated therewith, as described above, the process of the present invention involves etching metal layers, There is no need for chemical mechanical polishing (CMP) to form capacitors with Further, for example, the capacitor electrodes 44 and 48
The formation of contacts such as contacts 34 and 90 for / 50 is also compatible with dual damascene machines.
【００３３】次に、図９との関連で、複合絶縁層とし
て、コンデンサ絶縁層４６を形成するためのプロセスス
テップについて説明する。第一の金属酸化膜層６４は、
堆積によって得られ、比較的高い誘電定数を持つ金属酸
化膜、例えば、ＴｉＯ2、ＺｒＯ2、ＲｕＯ2など、から
形成される。好ましくは、この金属酸化膜として、Ｔｉ
Ｏ2が用いられる。次に、第二の金属酸化膜層６６、例
えば、Ｔａ2Ｏ5が、例えば、化学蒸着技法を用いて堆積
される。これに続いて、第三の金属酸化膜層６８が堆積
される。上述のように、この第三の金属酸化膜層６８
も、比較的高い誘電定数を持つ金属酸化膜、例えば、Ｔ
ｉＯ2、ＺｒＯ2、ＲｕＯ2など、から形成される。ここ
でも、この金属酸化膜として、好ましくは、ＴｉＯ2が
用いられる。Next, the process steps for forming the capacitor insulating layer 46 as a composite insulating layer will be described with reference to FIG. The first metal oxide film layer 64
A metal oxide film obtained by deposition and having a relatively high dielectric constant, for example, TiO 2 , ZrO 2 , RuO 2, etc. Preferably, as this metal oxide film, Ti
O 2 is used. Next, a second metal oxide layer 66, eg, Ta 2 O 5, is deposited using, for example, a chemical vapor deposition technique. Following this, a third metal oxide layer 68 is deposited. As described above, the third metal oxide film layer 68
Also, a metal oxide film having a relatively high dielectric constant, for example, T
It is formed from iO 2 , ZrO 2 , RuO 2 and the like. Again, TiO 2 is preferably used as this metal oxide film.
【００３４】これら、第一、第二および第三の金属酸化
膜層６４、６６、６８は、高い誘電定数の複合絶縁層４
６を形成する。さらに、高い誘電定数の第一と第三の金
属酸化膜層６４、６８のために、先に堆積された金属電
極４４あるいはその後堆積される金属電極４８の金属に
よって、第二の金属酸化膜層６６の金属酸化膜が還元さ
れることが阻止される。The first, second and third metal oxide film layers 64, 66 and 68 are formed of a composite insulating layer 4 having a high dielectric constant.
6 is formed. Further, because of the high dielectric constant of the first and third metal oxide layers 64, 68, the metal of the previously deposited metal electrode 44 or the subsequently deposited metal electrode 48 may be used to form a second metal oxide layer. The reduction of the metal oxide film 66 is prevented.
【００３５】説明の様々な層の厚さは、当業者において
は理解できるように、変えることができる。例えば、一
つの実施例においては、第一の絶縁層３２は、基板上
に、ＴＥＯＳソースガスからの化学蒸着（ＶＣＤ）によ
って堆積され、膜厚は、約４００〜６００ナノメートル
もしくはそれ以上とされる。第二と第三の絶縁層３８、
４２も、類似のレンジの膜厚に形成される。窒化ケイ素
のエッチング停止層４０の膜厚は、例えば、約２０〜１
５０ナノメートル（ｎｍ）とされる。勿論、これは、単
に、厚さの一例としてのレンジを示すものであり、要求
される膜厚要件や、半導体デバイスの最終用途に応じて
変えることができる。The thickness of the various layers described can vary as will be appreciated by those skilled in the art. For example, in one embodiment, the first insulating layer 32 is deposited on the substrate by chemical vapor deposition (VCD) from a TEOS source gas and has a thickness of about 400-600 nanometers or more. You. Second and third insulating layers 38,
42 is also formed in a similar range of film thickness. The thickness of the silicon nitride etching stop layer 40 is, for example, about 20 to 1
It is assumed to be 50 nanometers (nm). Of course, this merely shows a range as an example of the thickness, and can be changed according to the required film thickness requirements and the end use of the semiconductor device.
【００３６】以上、本発明の様々な実施例について説明
したが、当業者においては、上述の説明および関連する
図面から、これらと同一の利益を持つ多くの修正および
他の実現が考案できるものと考えられる。従って、本発
明は上に説明の特定の実施例に限定されるものではな
く、それら修正および他の実現も、本発明の請求の範囲
に含まれるものと解されるべきである。While various embodiments of the present invention have been described above, those skilled in the art will appreciate, from the above description and associated drawings, that many modifications and other implementations having the same benefits may be devised. Conceivable. Therefore, the present invention is not limited to the specific embodiments described above, but such modifications and other implementations should be construed as falling within the scope of the appended claims.
【図１】本発明の一つの実施例による金属電極を有する
コンデンサを備えた集積回路デバイスの断面図である。FIG. 1 is a cross-sectional view of an integrated circuit device with a capacitor having metal electrodes according to one embodiment of the present invention.
【図２】本発明のもう一つの実施例による金属電極およ
び複合絶縁材を有するコンデンサの断面図である。FIG. 2 is a cross-sectional view of a capacitor having a metal electrode and a composite insulating material according to another embodiment of the present invention.
【図３】本発明によるコンデンサを形成するためのジュ
アルダマシーンプロセスを図解する集積回路デバイスの
断面図である。FIG. 3 is a cross-sectional view of an integrated circuit device illustrating a dual damascene process for forming a capacitor according to the present invention.
【図４】本発明によるコンデンサを形成するためのジュ
アルダマシーンプロセスを図解する集積回路デバイスの
断面図である。FIG. 4 is a cross-sectional view of an integrated circuit device illustrating a dual damascene process for forming a capacitor according to the present invention.
【図５】本発明によるコンデンサを形成するためのジュ
アルダマシーンプロセスを図解する集積回路デバイスの
断面図である。FIG. 5 is a cross-sectional view of an integrated circuit device illustrating a dual damascene process for forming a capacitor according to the present invention.
【図６】本発明によるコンデンサを形成するためのジュ
アルダマシーンプロセスを図解する集積回路デバイスの
断面図である。FIG. 6 is a cross-sectional view of an integrated circuit device illustrating a dual damascene process for forming a capacitor according to the present invention.
【図７】本発明によるコンデンサを形成するためのジュ
アルダマシーンプロセスを図解する集積回路デバイスの
断面図である。FIG. 7 is a cross-sectional view of an integrated circuit device illustrating a dual damascene process for forming a capacitor according to the present invention.
【図８】本発明によるコンデンサを形成するためのジュ
アルダマシーンプロセスを図解する集積回路デバイスの
断面図である。FIG. 8 is a cross-sectional view of an integrated circuit device illustrating a dual damascene process for forming a capacitor according to the present invention.
【図９】図２の実施例のコンデンサの製作プロセスを図
解する断面図である。FIG. 9 is a sectional view illustrating a manufacturing process of the capacitor of the embodiment in FIG. 2;
２０ 集積回路デバイス ２４ 金属電極コンデンサ ３０ 半導体基板上 ３２ 第一の絶縁層 ３４ 相互接続配線 ３８ 第二の絶縁層 ４０ エッチング停止層 ４２ 第三の絶縁層 ４４ 下側金属電極 ４６ コンデンサ絶縁層 ４８／５０ 上側電極（障壁金属層） ５６ 第一の開口 ５８ フォトレジスト ６０ 第二の開口 ６４ 第一の金属酸化膜層 ６６ 第二の金属酸化膜層 ６８ 第三の金属酸化膜層 ７０ 第二のエッチング停止層 ７２ 第四の絶縁層 ７４ 第三のエッチング停止層 ７６ 第五の絶縁層 ７８ 障壁金属層 ８０ 第二の導電性の金属層 ８２、８４ 開口 ９０ コンタクト Reference Signs List 20 integrated circuit device 24 metal electrode capacitor 30 on semiconductor substrate 32 first insulating layer 34 interconnect wiring 38 second insulating layer 40 etching stop layer 42 third insulating layer 44 lower metal electrode 46 capacitor insulating layer 48/50 Upper electrode (barrier metal layer) 56 First opening 58 Photoresist 60 Second opening 64 First metal oxide film layer 66 Second metal oxide film layer 68 Third metal oxide film layer 70 Second etching stop Layer 72 Fourth insulating layer 74 Third etching stop layer 76 Fifth insulating layer 78 Barrier metal layer 80 Second conductive metal layer 82, 84 Opening 90 Contact
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 (72)発明者 セイングムー チョイ アメリカ合衆国 32835 フロリダ，オー ランド，セイント ギルズ プレイス 7927 (72)発明者 サイレッシュ マンシン マーチャント アメリカ合衆国 32835 フロリダ，オー ランド，ヴァインランド オークス ブウ ルヴァード 8214 (72)発明者 プラディップ クマー ロイ アメリカ合衆国 32819 フロリダ，オー ランド，ヒデン アイビー コート 7706──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification FI theme coat ゛ (Reference) H01L 21/822 (72) Inventor Singmu Choi United States 32835 Florida, Orlando, Saint Gills Place 7927 (72) Inventor Silesh Mansing Merchant United States 32835 Florida, Orlando, Vineland Oaks Boulevard 8214 (72) Inventor Pradip Kumar Roy United States of America 32819 Florida, Orlando, Hidden Ivy Court 7706
Claims (42)
設けられた（上面に設けられた）、内部に開口部を有す
る、絶縁層；および積層された、前記開口部に整合する
下側電極、前記下側電極に隣接する（を覆う）コンデン
サ絶縁層、および前記コンデンサ絶縁層に隣接する（を
覆う）上側電極から構成される集積回路デバイスであっ
て、前記コンデンサが、前記絶縁層の各隣接する上側表
面部分と実質的に同一平面となるように形成された実質
的に平坦な上側表面を有することを特徴とする集積回路
デバイス。A semiconductor substrate; an insulating layer provided adjacent to the semiconductor substrate (provided on the upper surface) and having an opening therein; and a laminated lower electrode aligned with the opening An integrated circuit device comprising: a capacitor insulating layer adjacent to (covering) the lower electrode; and an upper electrode adjacent to (covering) the capacitor insulating layer, wherein the capacitor is provided on each of the insulating layers. An integrated circuit device having a substantially planar upper surface formed substantially flush with an adjacent upper surface portion.
層の端が、前記コンデンサの上側表面に終端することを
特徴とする請求項１の集積回路デバイス。2. The integrated circuit device according to claim 1, wherein an end of said lower electrode and an end of said capacitor insulating layer terminate on an upper surface of said capacitor.
で、開口部の上部から開口部の下部まで、実質的に一様
な幅を有することを特徴とする請求項１の集積回路デバ
イス。3. The integration of claim 1 wherein said opening has a substantially uniform width between the side walls of said opening from the top of said opening to the bottom of said opening. Circuit device.
前記上側部が前記上側部より大きな幅を有することを特
徴とする請求項１の集積回路デバイス。4. The opening has a lower part and an upper part,
The integrated circuit device of claim 1, wherein said upper portion has a greater width than said upper portion.
る（の上面に設けられた）下側絶縁層部；前記下側絶縁
層部上のエッチング停止層；および前記エッチング停止
層上の上側絶縁層部、から構成されることを特徴とする
請求項１の集積回路デバイス。5. An insulating layer comprising: a lower insulating layer portion adjacent to (provided on) the semiconductor substrate; an etching stop layer on the lower insulating layer portion; and an upper portion on the etching stop layer. 2. The integrated circuit device according to claim 1, comprising an insulating layer.
エッチング層内の上側部と、前記下側絶縁層部内の下側
部を有することを特徴とする請求項１の集積回路デバイ
ス。6. The integrated circuit device according to claim 1, wherein said opening has an upper portion in said upper insulating layer portion and said etching layer, and a lower portion in said lower insulating layer portion.
り大きな幅を有することを特徴とする請求項１の集積回
路デバイス。7. The integrated circuit device of claim 1, wherein the upper portion (of the opening) has a greater width than the lower portion.
縁層に隣接して（の上面に）設けられた障壁金属層と、
前記金属障壁層に隣接して（の上面に）設けられた銅の
層から形成されることを特徴とする請求項１の集積回路
デバイス。8. A barrier metal layer, wherein the upper metal electrode is provided adjacent to (on an upper surface of) the capacitor insulating layer;
The integrated circuit device of claim 1, wherein the integrated circuit device is formed from a layer of copper provided adjacent (on top of) the metal barrier layer.
されることを特徴とする請求項８の集積回路デバイス。9. The integrated circuit device of claim 8, wherein said barrier metal layer is formed from tantalum nitride.
おのおの、窒化タンタルから形成されることを特徴とす
る請求項８の集積回路デバイス。10. The method according to claim 10, wherein the upper metal electrode and the lower metal electrode are
9. The integrated circuit device of claim 8, wherein each is formed from tantalum nitride.
大きな誘電定数を有することを特徴とする請求項１の集
積回路デバイス。11. The integrated circuit device of claim 1, wherein said capacitor insulation layer has a dielectric constant greater than about 25.
酸化膜層、前記第一の金属酸化膜層に隣接して（の上面
に）設けられた酸化タンタル層、および前記酸化タンタ
ル層に隣接して（の上面に）設けられた前記第一の金属
酸化膜層の反対側の第二の金属酸化膜層から構成され、
前記上側（第一の）金属電極と下側（第二の）金属電極
が、おのおの、窒化金属から形成されることを特徴とす
る請求項１の集積回路デバイス。12. The capacitor insulating layer includes a first metal oxide film layer, a tantalum oxide layer provided adjacent to (on an upper surface of) the first metal oxide film layer, and an adjacent to the tantalum oxide layer. And a second metal oxide film layer on the opposite side of the first metal oxide film layer provided on (the upper surface of)
The integrated circuit device of claim 1, wherein said upper (first) metal electrode and lower (second) metal electrode are each formed from a metal nitride.
のおの、酸化チタン（チタン酸化膜）から形成されるこ
とを特徴とする請求項１２の集積回路デバイス。13. The integrated circuit device according to claim 12, wherein said first and second metal oxide film layers are each formed of titanium oxide (titanium oxide film).
のおの、窒化チタンから形成されることを特徴とする請
求項１２の集積回路デバイス。14. The integrated circuit device of claim 12, wherein said upper and lower metal electrode layers are each formed from titanium nitride.
て設けられた（上面に設けられた）、内部に開口部を有
する、絶縁層；および積層された、前記開口部に整合す
る下側電極、前記下側電極に隣接する（を覆う）コンデ
ンサ絶縁層、および前記コンデンサ絶縁層に隣接する
（を覆う）上側電極から構成される集積回路デバイスで
あって：前記コンデンサ絶縁層が、積層された、第一の
金属酸化膜層、酸化タンタル層、および第二の金属酸化
膜層から構成され；前記上側（第一）および下側（第二
の）金属電極が、窒化金属から形成され；、前記コンデ
ンサが、前記絶縁層の各隣接する上側表面部分と実質的
に同一平面となるように形成された実質的に平坦な上側
表面を有することを特徴とする集積回路デバイス。15. A semiconductor substrate; an insulating layer provided adjacent to the semiconductor substrate (provided on the upper surface) and having an opening therein; and a lower electrode laminated and aligned with the opening An integrated circuit device comprising: a capacitor insulating layer adjacent (covering) the lower electrode; and an upper electrode adjacent (covering) the capacitor insulating layer, wherein the capacitor insulating layer is laminated. Comprising a first metal oxide layer, a tantalum oxide layer, and a second metal oxide layer; wherein the upper (first) and lower (second) metal electrodes are formed from metal nitride; An integrated circuit device, wherein the capacitor has a substantially flat upper surface formed to be substantially flush with each adjacent upper surface portion of the insulating layer.
縁層の端が、前記コンデンサの上側表面に終端すること
を特徴とする請求項１５の集積回路デバイス。16. The integrated circuit device according to claim 15, wherein an end of said lower electrode and an end of said capacitor insulating layer terminate on an upper surface of said capacitor.
間で、開口部の上部から開口部の下部まで、実質的に一
様な幅を有することを特徴とする請求項１５の集積回路
デバイス。17. The integration of claim 15, wherein said opening has a substantially uniform width between the side walls of said opening from the top of said opening to the bottom of said opening. Circuit device.
し、前記上側部が前記上側部より大きな幅を有すること
を特徴とする請求項１５の集積回路デバイス。18. The integrated circuit device according to claim 15, wherein said opening has a lower side and an upper side, and said upper side has a greater width than said upper side.
する（の上面に設けられた）下側絶縁層部；前記下側絶
縁層部上のエッチング停止層；および前記エッチング停
止層上の上側絶縁層部、から構成されることを特徴とす
る請求項１５の集積回路デバイス。19. The insulating layer comprises: a lower insulating layer portion adjacent to (provided on) the semiconductor substrate; an etching stop layer on the lower insulating layer portion; and an upper portion on the etching stop layer. The integrated circuit device according to claim 15, comprising an insulating layer portion.
記エッチング層内の上側部と、前記下側絶縁層部内の下
側部を有することを特徴とする請求項１９の集積回路デ
バイス。20. The integrated circuit device according to claim 19, wherein said opening has an upper portion in said upper insulating layer portion and said etching layer, and a lower portion in said lower insulating layer portion.
より大きな幅を有することを特徴とする請求項２０の集
積回路デバイス。21. The integrated circuit device of claim 20, wherein said upper portion (of the opening) has a greater width than said lower portion.
絶縁層に隣接して（の上面に）設けられた障壁金属層
と、前記金属障壁層に隣接して（の上面に）設け銅の層
から形成されることを特徴とする請求項１５の集積回路
デバイス。22. The upper metal electrode comprises a barrier metal layer provided adjacent to (on the upper surface of) the capacitor insulating layer, and a copper layer provided adjacent to (on the upper surface of) the metal barrier layer. The integrated circuit device of claim 15, wherein the device is formed.
成されることを特徴とする請求項２２の集積回路デバイ
ス。23. The integrated circuit device of claim 22, wherein said barrier metal layer is formed from tantalum nitride.
おのおの、窒化タンタルから形成されることを特徴とす
る請求項１５の集積回路デバイス。24. The upper metal electrode and the lower metal electrode,
The integrated circuit device of claim 15, wherein each is formed from tantalum nitride.
大きな誘電定数を有することを特徴とする請求項１５の
集積回路デバイス。25. The integrated circuit device of claim 15, wherein said capacitor insulation layer has a dielectric constant greater than about 25.
のおの、酸化チタン（チタン酸化膜）から形成されるこ
とを特徴とする請求項１５の集積回路デバイス。26. The integrated circuit device of claim 15, wherein said first and second metal oxide layers are each formed of titanium oxide (titanium oxide).
のおの、窒化チタンから形成されることを特徴とする請
求項２６の集積回路デバイス。27. The integrated circuit device of claim 26, wherein said upper and lower metal electrode layers are each formed from titanium nitride.
けられた絶縁層の開口部内に集積回路のコンデンサを製
造するための方法であって、この方法が：前記絶縁層内
の前記開口部と整合するように下側金属電極を形成する
ステップ；前記下側金属電極を覆うようにコンデンサ絶
縁層を形成するステップ；前記コンデンサ絶縁層を覆う
ように上側金属電極を形成するステップ；および前記コ
ンデンサの上側表面を前記絶縁層の各隣接する上側部分
と同一平面となるように平坦化するステップ、から構成
されることを特徴とする方法。28. A method for manufacturing a capacitor of an integrated circuit in an opening in an insulating layer provided adjacent (on the top surface) to a semiconductor substrate, the method comprising: the opening in the insulating layer. Forming a lower metal electrode so as to match with; forming a capacitor insulating layer so as to cover the lower metal electrode; forming an upper metal electrode so as to cover the capacitor insulating layer; and the capacitor Flattening the upper surface of the insulating layer so as to be flush with each adjacent upper portion of the insulating layer.
プが、前記下側電極と前記コンデンサ絶縁層をこれらの
端が前記コンデンサの上側表面の所に終端するように形
成および平坦化するステップから成ることを特徴とする
請求項２８の方法。29. The method according to claim 29, wherein the forming and planarizing steps comprise forming and planarizing the lower electrode and the capacitor insulating layer such that their ends terminate at the upper surface of the capacitor. 29. The method of claim 28, wherein
記開口部の上側部分を形成するステップと、前記開口部
の下側部分を形成するステップから成ることを特徴とす
る請求項２８の方法。30. The method of claim 28, wherein forming the opening comprises forming an upper portion of the opening and forming a lower portion of the opening.
の下側部分より大きな幅を有することを特徴とする請求
項３０の方法。31. The method of claim 30, wherein an upper portion of the opening has a greater width than a lower portion of the opening.
の下側部分と実質的に同一の幅を有することを特徴とす
る請求項３０の方法。32. The method of claim 30, wherein an upper portion of the opening has substantially the same width as a lower portion of the opening.
記半導体基板に隣接して（の上面に）下側絶縁層部を形
成するステップ；前記下側絶縁層部の上にエッチング停
止層を形成するステップ；および前記エッチング停止層
の上に上側絶縁層部を形成するステップから構成される
ことを特徴とする請求項２８の方法。33. The step of forming the insulating layer includes: forming (on an upper surface of) a lower insulating layer portion adjacent to the semiconductor substrate; forming an etching stop layer on the lower insulating layer portion. 29. The method of claim 28, comprising: forming an upper insulating layer overlying the etch stop layer.
記上側絶縁層部と前記エッチング停止層内に前記開口部
の上側部分を形成するステップ；および前記下側絶縁層
内に前記開口部の下側部分を形成するステップから成
り；前記開口部の上側部分が前記開口部の下側部分より
大きな幅を有することを特徴とする請求項３３の方法。34. The step of forming the opening includes: forming an upper portion of the opening in the upper insulating layer portion and the etching stop layer; and forming the lower portion of the opening in the lower insulating layer. 34. The method of claim 33, comprising forming a side portion; an upper portion of the opening having a greater width than a lower portion of the opening.
が：前記コンデンサ絶縁層上の上側金属層を堆積するス
テップ；および前記開口部の残りの部分を満たすために
導電層を堆積するステップから成ることを特徴とする請
求項２８の方法。35. The step of forming the upper metal electrode comprises: depositing an upper metal layer on the capacitor insulation layer; and depositing a conductive layer to fill the remainder of the opening. 29. The method of claim 28, wherein:
特徴とする請求項３５の方法。36. The method of claim 35, wherein said conductive layer is formed from copper.
電極が窒化タンタルから形成されることを特徴とする請
求項２８の方法。37. The method of claim 28, wherein upper and lower metal electrodes of said capacitor are formed from tantalum nitride.
大きな誘電定数を有することを特徴とする請求項２８の
方法。38. The method of claim 28, wherein said capacitor insulation layer has a dielectric constant greater than about 25.
ップが、積層にて、第一の金属酸化膜層、酸化タンタル
層、および第二の金属酸化膜層を形成するステップから
成り、前記上側（第一）および下側（第二の）金属電極
が窒化金属から形成されることを特徴とする請求項２８
の方法。39. The step of forming the capacitor insulating layer comprises forming a first metal oxide film layer, a tantalum oxide layer, and a second metal oxide film layer in a stack, and 29. The method of claim 28, wherein the first and lower (second) metal electrodes are formed from metal nitride.
the method of.
タン（チタン酸化膜）から形成されることを特徴とする
請求項３９の方法。40. The method of claim 39, wherein said upper and lower metal electrodes are formed from titanium oxide (titanium oxide).
タンから形成されることを特徴とする請求項４０の方
法。41. The method of claim 40, wherein said upper and lower metal electrodes are formed from titanium nitride.
が、金属配線（相互接続）を形成するためのジュアルダ
マシーンプロセスの一部として遂行されることを特徴と
する請求項２８の方法。42. The method of claim 28, wherein said forming and planarizing steps are performed as part of a dual damascene process for forming metal interconnects.
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