JP2000201105A - 並列光送信器及び並列光受信器 - Google Patents
並列光送信器及び並列光受信器Info
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- JP2000201105A JP2000201105A JP11001209A JP120999A JP2000201105A JP 2000201105 A JP2000201105 A JP 2000201105A JP 11001209 A JP11001209 A JP 11001209A JP 120999 A JP120999 A JP 120999A JP 2000201105 A JP2000201105 A JP 2000201105A
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Abstract
(57)【要約】
【課題】 並列光送信器及び並列光受信器において、複
数のデータを並列に光伝送する際に生じるスキューを補
償し、データの識別誤りを防止する。 【解決手段】 並列光送信器1は、n個のデータ用レー
ザダイオード30と、各データ用レーザダイオード30
に駆動電流を供給して当該レーザダイオード30を発光
させるn個のデータ用発光素子駆動回路31と、各デー
タ信号を任意の時間だけ保持して出力するn個の可変遅
延回路32と、可変遅延回路32の出力データとクロッ
ク信号との位相を比較し、その比較結果に応じた時間だ
けデータ信号を遅延させる遅延時間制御信号を当該可変
遅延回路32にフィードバックするn個の位相比較回路
33と、可変遅延回路32の出力データをクロック信号
に同期してデータ用発光素子駆動回路31に出力するn
個のDフリップフロップ(D−FF)34とを備えてい
る。
数のデータを並列に光伝送する際に生じるスキューを補
償し、データの識別誤りを防止する。 【解決手段】 並列光送信器1は、n個のデータ用レー
ザダイオード30と、各データ用レーザダイオード30
に駆動電流を供給して当該レーザダイオード30を発光
させるn個のデータ用発光素子駆動回路31と、各デー
タ信号を任意の時間だけ保持して出力するn個の可変遅
延回路32と、可変遅延回路32の出力データとクロッ
ク信号との位相を比較し、その比較結果に応じた時間だ
けデータ信号を遅延させる遅延時間制御信号を当該可変
遅延回路32にフィードバックするn個の位相比較回路
33と、可変遅延回路32の出力データをクロック信号
に同期してデータ用発光素子駆動回路31に出力するn
個のDフリップフロップ(D−FF)34とを備えてい
る。
Description
【0001】
【発明の属する技術分野】本発明は、複数のデータを光
ファイバを介して並列に伝送する光並列伝送方式で使用
される並列光送信器及び並列光受信器に関するものであ
る。
ファイバを介して並列に伝送する光並列伝送方式で使用
される並列光送信器及び並列光受信器に関するものであ
る。
【0002】
【従来の技術】近年、扱う情報量の増大に伴い、複数の
データを並列に光伝送する光並列伝送方式への期待が高
まっている。図11に、この光並列伝送方式による光送
受信装置の一例を示す。同図において、光送受信装置
は、LSI80a及びパラレルリンク80bを有する光
送信器80と、この光送信器80と複数本の光ファイバ
Fにより接続される、パラレルリンク90a及びLSI
90bを有する光受信器90とで構成されている。この
ような光送受信装置において、光送信器80のLSI8
0aから出力された複数(n個)のデータ信号及び所定
のクロック信号はパラレルリンク80bで光信号に変換
されて各光ファイバF内を伝送し、当該光信号は光受信
器90のパラレルリンク90aで電気信号に変換されて
LSI90bに送られる。
データを並列に光伝送する光並列伝送方式への期待が高
まっている。図11に、この光並列伝送方式による光送
受信装置の一例を示す。同図において、光送受信装置
は、LSI80a及びパラレルリンク80bを有する光
送信器80と、この光送信器80と複数本の光ファイバ
Fにより接続される、パラレルリンク90a及びLSI
90bを有する光受信器90とで構成されている。この
ような光送受信装置において、光送信器80のLSI8
0aから出力された複数(n個)のデータ信号及び所定
のクロック信号はパラレルリンク80bで光信号に変換
されて各光ファイバF内を伝送し、当該光信号は光受信
器90のパラレルリンク90aで電気信号に変換されて
LSI90bに送られる。
【0003】図12は、従来における光送信器の構成を
示す図である。同図において、光送信器80のパラレル
リンク80bは、n個のデータ用発光素子81と、1個
のクロック用発光素子82と、LSI80aからのn個
のデータ信号をそれぞれLSI80aからのクロック信
号に同期して出力するn個のDフリップフロップ83
と、これらのDプリップフロップ83の出力データに応
じてデータ用発光素子81をそれぞれ発光させるn個の
データ用発光素子駆動回路84と、クロック信号に応じ
てクロック用発光素子82を発光させるクロック用発光
素子駆動回路85とを有している。
示す図である。同図において、光送信器80のパラレル
リンク80bは、n個のデータ用発光素子81と、1個
のクロック用発光素子82と、LSI80aからのn個
のデータ信号をそれぞれLSI80aからのクロック信
号に同期して出力するn個のDフリップフロップ83
と、これらのDプリップフロップ83の出力データに応
じてデータ用発光素子81をそれぞれ発光させるn個の
データ用発光素子駆動回路84と、クロック信号に応じ
てクロック用発光素子82を発光させるクロック用発光
素子駆動回路85とを有している。
【0004】図13は、従来における光受信器の構成を
示す図である。同図において、光受信器90のパラレル
リンク90aは、光送信器80の各データ用発光素子8
1から光ファイバFを介して送られてきた光信号をそれ
ぞれ受光するn個のデータ用受光素子91と、同様にク
ロック用発光素子82から送られてきた光信号を受光す
るクロック用受光素子92と、各データ用受光素子91
の受光信号を増幅するn個のデータ増幅回路93と、ク
ロック用受光素子92の受光信号を増幅してLSI90
bに送出するクロック増幅回路94と、各データ増幅回
路93の出力データをクロック増幅回路94からのクロ
ックに同期してLSI90bに出力するn個のDフリッ
プフロップ95とを有している。
示す図である。同図において、光受信器90のパラレル
リンク90aは、光送信器80の各データ用発光素子8
1から光ファイバFを介して送られてきた光信号をそれ
ぞれ受光するn個のデータ用受光素子91と、同様にク
ロック用発光素子82から送られてきた光信号を受光す
るクロック用受光素子92と、各データ用受光素子91
の受光信号を増幅するn個のデータ増幅回路93と、ク
ロック用受光素子92の受光信号を増幅してLSI90
bに送出するクロック増幅回路94と、各データ増幅回
路93の出力データをクロック増幅回路94からのクロ
ックに同期してLSI90bに出力するn個のDフリッ
プフロップ95とを有している。
【0005】
【発明が解決しようとする課題】しかしながら、上記従
来技術においては、以下の問題点が存在する。
来技術においては、以下の問題点が存在する。
【0006】すなわち、図12に示す光送信器80で
は、LSI80aにおけるデータ信号の出力タイミング
のばらつき、LSI80aとパラレルリンク80b間に
おけるデータ信号ラインの配線長さのばらつきや当該デ
ータ信号ラインを通るデータ信号の遅延時間のばらつ
き、パラレルリンク80b内におけるデータ信号ライン
の配線長さのばらつきや当該データ信号ラインを通るデ
ータ信号の遅延時間のばらつき等により、図14に示す
ようにn個のデータ信号間でスキュー(位相ずれ)が発
生する。
は、LSI80aにおけるデータ信号の出力タイミング
のばらつき、LSI80aとパラレルリンク80b間に
おけるデータ信号ラインの配線長さのばらつきや当該デ
ータ信号ラインを通るデータ信号の遅延時間のばらつ
き、パラレルリンク80b内におけるデータ信号ライン
の配線長さのばらつきや当該データ信号ラインを通るデ
ータ信号の遅延時間のばらつき等により、図14に示す
ようにn個のデータ信号間でスキュー(位相ずれ)が発
生する。
【0007】このため、1つのデータにおいては、クロ
ックの所定の立上りタイミングまたは立下りタイミング
でDフリップフロップが識別可能な有効アイ開口(Dフ
リップフロップのセットアップ時間及びホールド時間を
除いたアイ開口)が広くても、図14に示すようにn個
のデータを重ね合わせると、共通のクロックタイミング
で識別可能な有効アイ開口が狭められ、その結果複数の
データのいずれかにビットずれが生じ、誤った識別をし
てしまう恐れがある。したがって、特にGbpsを超え
るような高速動作で多チャンネルのパラレルリンクを使
用するためには、スキューを補償すべくデータ信号ライ
ンの配線長を調整して設計する必要がある。また、LS
I80aにおけるデータ信号の出力タイミングのばらつ
きに起因するスキューが支配的である場合には、動作不
能になる可能性もある。
ックの所定の立上りタイミングまたは立下りタイミング
でDフリップフロップが識別可能な有効アイ開口(Dフ
リップフロップのセットアップ時間及びホールド時間を
除いたアイ開口)が広くても、図14に示すようにn個
のデータを重ね合わせると、共通のクロックタイミング
で識別可能な有効アイ開口が狭められ、その結果複数の
データのいずれかにビットずれが生じ、誤った識別をし
てしまう恐れがある。したがって、特にGbpsを超え
るような高速動作で多チャンネルのパラレルリンクを使
用するためには、スキューを補償すべくデータ信号ライ
ンの配線長を調整して設計する必要がある。また、LS
I80aにおけるデータ信号の出力タイミングのばらつ
きに起因するスキューが支配的である場合には、動作不
能になる可能性もある。
【0008】また、図13に示す光受信器90では、光
送信器80における光信号の出力タイミングのばらつ
き、光ファイバF内を通る光信号の遅延時間のばらつき
(ファイバ長に起因するばらつき、ファイバストレスに
起因するばらつき)によりスキューが発生する。このた
め、この場合にも上記と同様の問題が生じる。
送信器80における光信号の出力タイミングのばらつ
き、光ファイバF内を通る光信号の遅延時間のばらつき
(ファイバ長に起因するばらつき、ファイバストレスに
起因するばらつき)によりスキューが発生する。このた
め、この場合にも上記と同様の問題が生じる。
【0009】本発明の目的は、複数のデータを並列に光
伝送する際に生じるスキューを補償し、データの識別誤
りを防止することができる並列光送信器及び並列光受信
器を提供することである。
伝送する際に生じるスキューを補償し、データの識別誤
りを防止することができる並列光送信器及び並列光受信
器を提供することである。
【0010】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、複数の発光素子と、複数の発光素子を対
応するデータ信号に応じて駆動する複数の駆動回路とを
備える並列光送信器であって、複数の駆動回路の各々
は、対応するデータ信号と所定のクロック信号との位相
差に応じて当該データ信号を遅延させるデータ遅延回路
を備えている構成とする。
め、本発明は、複数の発光素子と、複数の発光素子を対
応するデータ信号に応じて駆動する複数の駆動回路とを
備える並列光送信器であって、複数の駆動回路の各々
は、対応するデータ信号と所定のクロック信号との位相
差に応じて当該データ信号を遅延させるデータ遅延回路
を備えている構成とする。
【0011】このようにデータ遅延回路を設けることに
より、データ信号がクロック信号よりも位相進みである
か位相遅れであるかにかかわらず、データ信号はその位
相ずれに応じて遅延するので、複数のデータ信号間でス
キューが発生しても、各データ信号の位相がほぼ揃うよ
うになり、これにより複数のデータ信号のうちのいずれ
かが識別誤りを起こすことが防止される。
より、データ信号がクロック信号よりも位相進みである
か位相遅れであるかにかかわらず、データ信号はその位
相ずれに応じて遅延するので、複数のデータ信号間でス
キューが発生しても、各データ信号の位相がほぼ揃うよ
うになり、これにより複数のデータ信号のうちのいずれ
かが識別誤りを起こすことが防止される。
【0012】上記並列光送信器において、好ましくは、
データ遅延回路は、制御信号入力端子を有する可変遅延
回路と、位相比較回路とを備え、位相比較回路は可変遅
延回路の出力とクロック信号との位相差を比較しその比
較結果を可変遅延回路の制御信号入力端子に帰還し、可
変遅延回路は制御信号入力端子に入力された信号に応じ
てデータ信号に遅延を発生させる。これにより、データ
信号とクロック信号との位相差に応じて当該データ信号
が遅延するようになる。
データ遅延回路は、制御信号入力端子を有する可変遅延
回路と、位相比較回路とを備え、位相比較回路は可変遅
延回路の出力とクロック信号との位相差を比較しその比
較結果を可変遅延回路の制御信号入力端子に帰還し、可
変遅延回路は制御信号入力端子に入力された信号に応じ
てデータ信号に遅延を発生させる。これにより、データ
信号とクロック信号との位相差に応じて当該データ信号
が遅延するようになる。
【0013】また、上記の目的を達成するため、本発明
は、複数の受光素子と、複数の受光素子により検知され
た各光信号を増幅し、対応するデータ信号に変換する複
数の増幅器とを備える並列光受信器であって、複数の増
幅器の各々は、所定のクロック信号との位相差に応じて
当該増幅器の出力を遅延させるデータ遅延回路を備えて
いる構成とする。このようにデータ遅延回路を設けるこ
とにより、上述したように、複数のデータ信号間でスキ
ューが発生しても、当該スキューが補償され、データの
識別誤りが防止される。
は、複数の受光素子と、複数の受光素子により検知され
た各光信号を増幅し、対応するデータ信号に変換する複
数の増幅器とを備える並列光受信器であって、複数の増
幅器の各々は、所定のクロック信号との位相差に応じて
当該増幅器の出力を遅延させるデータ遅延回路を備えて
いる構成とする。このようにデータ遅延回路を設けるこ
とにより、上述したように、複数のデータ信号間でスキ
ューが発生しても、当該スキューが補償され、データの
識別誤りが防止される。
【0014】上記並列光受信器において、好ましくは、
データ遅延回路は、制御信号入力端子を有する可変遅延
回路と、位相比較回路とを備え、位相比較回路は可変遅
延回路の出力とクロック信号との位相差を比較しその比
較結果を可変遅延回路の制御信号入力端子に帰還し、可
変遅延回路は制御信号入力端子に入力された信号に応じ
てデータ信号に遅延を発生させる。これにより、データ
信号とクロック信号との位相差に応じて当該データ信号
が遅延するようになる。
データ遅延回路は、制御信号入力端子を有する可変遅延
回路と、位相比較回路とを備え、位相比較回路は可変遅
延回路の出力とクロック信号との位相差を比較しその比
較結果を可変遅延回路の制御信号入力端子に帰還し、可
変遅延回路は制御信号入力端子に入力された信号に応じ
てデータ信号に遅延を発生させる。これにより、データ
信号とクロック信号との位相差に応じて当該データ信号
が遅延するようになる。
【0015】
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて図面を参照して説明する。
ついて図面を参照して説明する。
【0016】まず、本発明の第1の実施形態を図1〜図
9により説明する。本実施形態は、並列光送信器におい
てデータのスキューを補償する場合の実施形態である。
9により説明する。本実施形態は、並列光送信器におい
てデータのスキューを補償する場合の実施形態である。
【0017】図1は、本実施形態による並列光送信器の
構成を示す図である。同図において、並列光送信器1
は、複数(n個)のデータ信号及びクロック信号を生成
するLSI2と、このLSI2からの各データ信号を光
信号に変換し、光ファイバFを介して並列に送信すると
ともに、LSI2からのクロック信号も光信号に変換
し、光ファイバFを介して送信するパラレルリンク3と
を備えている。なお、並列光送信器1は、上記各データ
信号及びクロック信号の伝送路であるn+1個の光ファ
イバFを被覆したテープファイバにより後述する並列光
受信器(後述)と接続される。
構成を示す図である。同図において、並列光送信器1
は、複数(n個)のデータ信号及びクロック信号を生成
するLSI2と、このLSI2からの各データ信号を光
信号に変換し、光ファイバFを介して並列に送信すると
ともに、LSI2からのクロック信号も光信号に変換
し、光ファイバFを介して送信するパラレルリンク3と
を備えている。なお、並列光送信器1は、上記各データ
信号及びクロック信号の伝送路であるn+1個の光ファ
イバFを被覆したテープファイバにより後述する並列光
受信器(後述)と接続される。
【0018】パラレルリンク3は、n個のデータ用発光
素子としてのレーザダイオード30と、1個のクロック
用発光素子としてのレーザダイオード30aと、各デー
タ用レーザダイオード30に駆動電流を供給して当該レ
ーザダイオード30を発光させるn個のデータ用発光素
子駆動回路31と、クロック用レーザダイオード30a
に駆動電流を供給して当該レーザダイオード30aを発
光させるクロック用発光素子駆動回路31aと、制御信
号入力端子を有するn個の可変遅延回路32と、n個の
位相比較回路33と、n個のDフリップフロップ(D−
FF)34とを備えている。
素子としてのレーザダイオード30と、1個のクロック
用発光素子としてのレーザダイオード30aと、各デー
タ用レーザダイオード30に駆動電流を供給して当該レ
ーザダイオード30を発光させるn個のデータ用発光素
子駆動回路31と、クロック用レーザダイオード30a
に駆動電流を供給して当該レーザダイオード30aを発
光させるクロック用発光素子駆動回路31aと、制御信
号入力端子を有するn個の可変遅延回路32と、n個の
位相比較回路33と、n個のDフリップフロップ(D−
FF)34とを備えている。
【0019】可変遅延回路32は、LSI2からのデー
タ信号及び位相比較回路33からの遅延時間制御信号
(後述)を入力し、データ信号を当該遅延時間制御信号
に対応する時間だけ保持して出力する。位相比較回路3
3は、可変遅延回路32の出力データとLSI2からの
クロック信号との位相を比較し、その比較結果に応じた
時間だけデータ信号を遅延させる遅延時間制御信号を当
該可変遅延回路32にフィードバックする。Dフリップ
フロップ34は、可変遅延回路32の出力データをクロ
ック信号に同期してデータ用発光素子駆動回路31に出
力する。そして、このデータ用発光素子駆動回路31
は、データ用レーザダイオード30をDフリップフロッ
プ34の出力データに応じて発光させる。また、クロッ
ク用発光素子駆動回路31aは、クロック用レーザダイ
オード30aをLSI2からのクロック信号に応じて発
光させる。
タ信号及び位相比較回路33からの遅延時間制御信号
(後述)を入力し、データ信号を当該遅延時間制御信号
に対応する時間だけ保持して出力する。位相比較回路3
3は、可変遅延回路32の出力データとLSI2からの
クロック信号との位相を比較し、その比較結果に応じた
時間だけデータ信号を遅延させる遅延時間制御信号を当
該可変遅延回路32にフィードバックする。Dフリップ
フロップ34は、可変遅延回路32の出力データをクロ
ック信号に同期してデータ用発光素子駆動回路31に出
力する。そして、このデータ用発光素子駆動回路31
は、データ用レーザダイオード30をDフリップフロッ
プ34の出力データに応じて発光させる。また、クロッ
ク用発光素子駆動回路31aは、クロック用レーザダイ
オード30aをLSI2からのクロック信号に応じて発
光させる。
【0020】図2は、可変遅延回路32の構成を示す図
である。同図において、可変遅延回路32は、入力バッ
ファ40、ロジック部41、出力バッファ42、排他的
論理和(EX−OR)部43、コンデンサ44からなっ
ている。入力バッファ40にはLSI2からのデータ信
号D,D*が入力され、その入力バッファ40の出力信
号はロジック部41に入力され、そのロジック部41の
出力信号は出力バッファ42に入力される。また、EX
−OR部43には、データ信号D,D*及び位相比較回
路33からの遅延時間制御信号C,C*が入力され、そ
のEX−OR部43の出力部とロジック部41の出力部
との間に、コンデンサ44が接続されている。そして、
出力バッファ42から出力信号として信号Q,Q*が出
力される。
である。同図において、可変遅延回路32は、入力バッ
ファ40、ロジック部41、出力バッファ42、排他的
論理和(EX−OR)部43、コンデンサ44からなっ
ている。入力バッファ40にはLSI2からのデータ信
号D,D*が入力され、その入力バッファ40の出力信
号はロジック部41に入力され、そのロジック部41の
出力信号は出力バッファ42に入力される。また、EX
−OR部43には、データ信号D,D*及び位相比較回
路33からの遅延時間制御信号C,C*が入力され、そ
のEX−OR部43の出力部とロジック部41の出力部
との間に、コンデンサ44が接続されている。そして、
出力バッファ42から出力信号として信号Q,Q*が出
力される。
【0021】以上のような可変遅延回路32において、
EX−OR部43に入力される遅延時間制御信号C,C
*が“L”レベルの場合は、そのEX−OR部43の出
力信号はロジック部41の出力信号と同一になる。従っ
て、コンデンサ44の両端の電圧は常に同相で変動し、
ロジック部41に対する入力信号がそのまま出力され
る。
EX−OR部43に入力される遅延時間制御信号C,C
*が“L”レベルの場合は、そのEX−OR部43の出
力信号はロジック部41の出力信号と同一になる。従っ
て、コンデンサ44の両端の電圧は常に同相で変動し、
ロジック部41に対する入力信号がそのまま出力され
る。
【0022】一方、EX−OR部43に入力される遅延
時間制御信号C,C*が“H”レベルの場合は、そのE
X−OR部43の出力信号は入力信号と逆相になる。つ
まり、EX−OR部43はインバータとして動作する。
従って、コンデンサ44の両端の電圧は常に逆相で変動
するので、コンデンサ44はロジック部41の出力に対
して容量として作用し、ロジック部41の出力信号はコ
ンデンサ44の充電時間に応じて遅延される。
時間制御信号C,C*が“H”レベルの場合は、そのE
X−OR部43の出力信号は入力信号と逆相になる。つ
まり、EX−OR部43はインバータとして動作する。
従って、コンデンサ44の両端の電圧は常に逆相で変動
するので、コンデンサ44はロジック部41の出力に対
して容量として作用し、ロジック部41の出力信号はコ
ンデンサ44の充電時間に応じて遅延される。
【0023】なお、ここでは、説明の便宜のために、E
X−OR部43を“H”レベルと“L”レベルの2値で
動作するものとしたが、実際にはEX−OR部43はア
ナログ的に動作し、遅延時間制御信号C,C*の“L”
レベル相当の遅延時間から“H”レベル相当の遅延時間
まで、遅延時間が連続的に変化するようになっている。
この一例を図3に示す。
X−OR部43を“H”レベルと“L”レベルの2値で
動作するものとしたが、実際にはEX−OR部43はア
ナログ的に動作し、遅延時間制御信号C,C*の“L”
レベル相当の遅延時間から“H”レベル相当の遅延時間
まで、遅延時間が連続的に変化するようになっている。
この一例を図3に示す。
【0024】同図において、横軸は位相比較回路33か
らの遅延時間制御信号(図2に示すC−C*間の電位差
ΔV)を示し、縦軸は遅延時間tpdを示している。ま
た、図中の白丸はデータ信号が“L”レベルから“H”
レベルに切り換わるときの出力信号Qの特性を示し、白
三角はデータ信号が“L”レベルから“H”レベルに切
り換わるときの出力信号Q*の特性を示し、黒丸はデー
タ信号が“H”レベルから“L”レベルに切り換わると
きの出力信号Qの特性を示し、黒三角はデータ信号が
“H”レベルから“L”レベルに切り換わるときの出力
信号Q*の特性を示している。上記特性図から分かるよ
うに、C−C*間の電位差ΔVが大きくなるに従って遅
延時間tpdは連続的に短くなる。
らの遅延時間制御信号(図2に示すC−C*間の電位差
ΔV)を示し、縦軸は遅延時間tpdを示している。ま
た、図中の白丸はデータ信号が“L”レベルから“H”
レベルに切り換わるときの出力信号Qの特性を示し、白
三角はデータ信号が“L”レベルから“H”レベルに切
り換わるときの出力信号Q*の特性を示し、黒丸はデー
タ信号が“H”レベルから“L”レベルに切り換わると
きの出力信号Qの特性を示し、黒三角はデータ信号が
“H”レベルから“L”レベルに切り換わるときの出力
信号Q*の特性を示している。上記特性図から分かるよ
うに、C−C*間の電位差ΔVが大きくなるに従って遅
延時間tpdは連続的に短くなる。
【0025】図4は、位相比較回路33の基本構成を示
す図である。同図において、位相比較回路33は、第1
の位相比較部50、90度移相器51、第2の位相比較
部52、1対の変換部53,54、重ね合わせ部55か
らなっている。
す図である。同図において、位相比較回路33は、第1
の位相比較部50、90度移相器51、第2の位相比較
部52、1対の変換部53,54、重ね合わせ部55か
らなっている。
【0026】第1の位相比較部50には、LSI2から
のクロック信号CLK,CLK*及び可変遅延回路32
の出力信号Q,Q*が入力され、クロック信号CLK,
CLK*とデータ信号Q,Q*との位相ずれに対応した
信号PD,PD*が出力される。また、第2の位相比較
部52には、90度移相器51により移相が90度シフ
トされたクロック信号CLK,CLK*及び可変遅延回
路32の出力信号Q,Q*が入力され、90度シフトさ
れたクロック信号CLK,CLK*とデータ信号Q,Q
*との位相ずれに対応した信号QPD,QPD*が出力
される。
のクロック信号CLK,CLK*及び可変遅延回路32
の出力信号Q,Q*が入力され、クロック信号CLK,
CLK*とデータ信号Q,Q*との位相ずれに対応した
信号PD,PD*が出力される。また、第2の位相比較
部52には、90度移相器51により移相が90度シフ
トされたクロック信号CLK,CLK*及び可変遅延回
路32の出力信号Q,Q*が入力され、90度シフトさ
れたクロック信号CLK,CLK*とデータ信号Q,Q
*との位相ずれに対応した信号QPD,QPD*が出力
される。
【0027】図5は、上記第1の位相比較部50の回路
構成の一例を示す図である。同図において、第1の位相
比較部50は、1対のラッチ50a,50b及びマルチ
プレクサ50cからなっている。LSI2からのクロッ
ク信号CLK,CLK*はラッチ50a,50bに入力
され、可変遅延回路32の出力信号Q,Q*はラッチ5
0a,50bの制御端子に入力される。また、そのデー
タ信号Q,Q*はマルチプレクサ50cの制御端子にも
入力される。ラッチ50a,50bの出力信号はマルチ
プレクサ50cに入力され、このマルチプレクサ50c
から、クロック信号CLK,CLK*とデータ信号Q,
Q*との位相ずれに対応した信号PD,PD*が出力さ
れる。
構成の一例を示す図である。同図において、第1の位相
比較部50は、1対のラッチ50a,50b及びマルチ
プレクサ50cからなっている。LSI2からのクロッ
ク信号CLK,CLK*はラッチ50a,50bに入力
され、可変遅延回路32の出力信号Q,Q*はラッチ5
0a,50bの制御端子に入力される。また、そのデー
タ信号Q,Q*はマルチプレクサ50cの制御端子にも
入力される。ラッチ50a,50bの出力信号はマルチ
プレクサ50cに入力され、このマルチプレクサ50c
から、クロック信号CLK,CLK*とデータ信号Q,
Q*との位相ずれに対応した信号PD,PD*が出力さ
れる。
【0028】また、第2の位相比較部52は、基本的に
は上記第1の位相比較部50と同じ構成であるが、90
度シフトされたクロック信号CLK,CLK*及びデー
タ信号Q,Q*を入力して信号QPD,QPD*を出力
する。
は上記第1の位相比較部50と同じ構成であるが、90
度シフトされたクロック信号CLK,CLK*及びデー
タ信号Q,Q*を入力して信号QPD,QPD*を出力
する。
【0029】図6は、上記の位相比較部50,52に入
力されるクロック信号CLKとデータ信号Qとの関係を
示す図である。ここで、クロック信号CLKがデータ信
号Qよりも位相が遅れているときは、第1の位相比較部
50の出力信号PDは“H”レベルになり、第2の位相
比較部52の出力信号QPDは“H”レベルになる。一
方、クロック信号CLKがデータ信号Qよりも位相が進
んでいるときは、第1の位相比較部50の出力信号PD
は“L”レベルになり、第2の位相比較部52の出力信
号QPDは“H”レベルになる。
力されるクロック信号CLKとデータ信号Qとの関係を
示す図である。ここで、クロック信号CLKがデータ信
号Qよりも位相が遅れているときは、第1の位相比較部
50の出力信号PDは“H”レベルになり、第2の位相
比較部52の出力信号QPDは“H”レベルになる。一
方、クロック信号CLKがデータ信号Qよりも位相が進
んでいるときは、第1の位相比較部50の出力信号PD
は“L”レベルになり、第2の位相比較部52の出力信
号QPDは“H”レベルになる。
【0030】図7は、図4に示す変換部53,54の回
路構成の一例を示す図である。同図において、変換部5
3は、1対のラッチ53a,53b及び1対のNAND
53c,53dからなっている。ラッチ53a,53b
には、第2の位相比較部52の出力信号QPD,QPD
*が入力されるとともに、ラッチ53a,53bの制御
端子には、第1の位相比較部50の出力信号PD*,P
Dが入力される。このラッチ53a,53bの出力信号
はNAND53c,53dに入力される。また、このN
AND53c,53dの制御端子には第1の位相比較部
50の出力信号PD*,PDが入力される。そして、こ
のNAND53c,53dから信号TR(+),TR*
(+)が出力される。
路構成の一例を示す図である。同図において、変換部5
3は、1対のラッチ53a,53b及び1対のNAND
53c,53dからなっている。ラッチ53a,53b
には、第2の位相比較部52の出力信号QPD,QPD
*が入力されるとともに、ラッチ53a,53bの制御
端子には、第1の位相比較部50の出力信号PD*,P
Dが入力される。このラッチ53a,53bの出力信号
はNAND53c,53dに入力される。また、このN
AND53c,53dの制御端子には第1の位相比較部
50の出力信号PD*,PDが入力される。そして、こ
のNAND53c,53dから信号TR(+),TR*
(+)が出力される。
【0031】また、変換部54は、基本的には上記の変
換部53と同じ構成であるが、第2の位相比較部52か
らの信号QPD,QPD*及び第1の位相比較部50か
らの信号PD,PD*を入力して信号TR(−),TR
*(−)を出力する。
換部53と同じ構成であるが、第2の位相比較部52か
らの信号QPD,QPD*及び第1の位相比較部50か
らの信号PD,PD*を入力して信号TR(−),TR
*(−)を出力する。
【0032】以上のような変換部53,54において、
クロック信号CLKがデータ信号Qよりも位相が遅れて
いるときは、信号TR(+),TR(+)*,TR
(−)*は共に“H”レベルになり、信号TR(−)は
“L”レベルになる。一方、クロック信号CLKがデー
タ信号Qよりも位相が進んでいるときは、信号TR
(+),TR(+)*,TR(−)は共に“H”レベル
になり、信号TR(−)*は“L”レベルになる。
クロック信号CLKがデータ信号Qよりも位相が遅れて
いるときは、信号TR(+),TR(+)*,TR
(−)*は共に“H”レベルになり、信号TR(−)は
“L”レベルになる。一方、クロック信号CLKがデー
タ信号Qよりも位相が進んでいるときは、信号TR
(+),TR(+)*,TR(−)は共に“H”レベル
になり、信号TR(−)*は“L”レベルになる。
【0033】図8は、図4に示す重ね合わせ部55の回
路構成の一例を示す図である。同図において、重ね合わ
せ部55は、1対の単位重ね合わせ部55a,55bを
有している。各単位重ね合わせ部55a,55bは、3
つの差動増幅器61〜63及び4つの加算器64〜67
からなっている。
路構成の一例を示す図である。同図において、重ね合わ
せ部55は、1対の単位重ね合わせ部55a,55bを
有している。各単位重ね合わせ部55a,55bは、3
つの差動増幅器61〜63及び4つの加算器64〜67
からなっている。
【0034】単位重ね合わせ部55aにおいて、差動増
幅器61,63の反転入力端子には所定の基準電圧Vr
efが供給されている。また、差動増幅器61の非反転
入力端子には変換部53の出力信号TR(+)が入力さ
れ、差動増幅器63の非反転入力端子には変換部53の
出力信号TR(+)*が入力され、差動増幅器62の反
転入力端子及び非反転入力端子には位相比較部50の出
力信号PD及びPD*が入力されている。差動増幅器6
2の反転出力信号は、加算器64で差動増幅器61の反
転出力信号と加算された後、更に加算器65で差動増幅
器63の非反転出力信号と加算される。また、差動増幅
器62の非反転出力信号は、加算器66で差動増幅器6
3の反転出力信号と加算された後、更に加算器67で差
動増幅器61の非反転出力信号と加算される。
幅器61,63の反転入力端子には所定の基準電圧Vr
efが供給されている。また、差動増幅器61の非反転
入力端子には変換部53の出力信号TR(+)が入力さ
れ、差動増幅器63の非反転入力端子には変換部53の
出力信号TR(+)*が入力され、差動増幅器62の反
転入力端子及び非反転入力端子には位相比較部50の出
力信号PD及びPD*が入力されている。差動増幅器6
2の反転出力信号は、加算器64で差動増幅器61の反
転出力信号と加算された後、更に加算器65で差動増幅
器63の非反転出力信号と加算される。また、差動増幅
器62の非反転出力信号は、加算器66で差動増幅器6
3の反転出力信号と加算された後、更に加算器67で差
動増幅器61の非反転出力信号と加算される。
【0035】また、単位重ね合わせ部55bは、基本的
には上記の単位重ね合わせ部55aと同じ構成である
が、位相比較部50の出力信号PD,PD*及び変換部
54の出力信号TR(−),TR(−)*が入力され
る。
には上記の単位重ね合わせ部55aと同じ構成である
が、位相比較部50の出力信号PD,PD*及び変換部
54の出力信号TR(−),TR(−)*が入力され
る。
【0036】このような単位重ね合わせ部55a,55
bの出力信号は加算器68,69で互いに加算され、前
述した遅延時間制御信号C,C*として出力される。こ
のとき、遅延時間制御信号C,C*は、加算器68,6
9の出力電圧に直流バイアス電圧V0が加算されて出力
される。また、加算器68,69の出力部には、フィル
タ(LPF)を構成するコンデンサ70が接続されてい
る。
bの出力信号は加算器68,69で互いに加算され、前
述した遅延時間制御信号C,C*として出力される。こ
のとき、遅延時間制御信号C,C*は、加算器68,6
9の出力電圧に直流バイアス電圧V0が加算されて出力
される。また、加算器68,69の出力部には、フィル
タ(LPF)を構成するコンデンサ70が接続されてい
る。
【0037】以上のような重ね合わせ部55において、
クロック信号CLKがデータ信号Qよりも位相が遅れて
いるときは、出力信号C,C*は、 C=V0−Vf、C*=V0+Vf となる。一方、クロック信号CLKがデータ信号Qより
も位相が進んでいるときは、出力信号C,C*は、 C=V0+Vf、C*=V0−Vf となる。また、クロック信号CLKとデータ信号Qの位
相が一致した時点においては、出力信号C,C*は、上
記位相遅れ及び位相進みのどちらか一方の不安定な状態
となるが、LPF(積分回路)を構成するコンデンサ7
0によりほぼ両者の中間値であるV0となる。
クロック信号CLKがデータ信号Qよりも位相が遅れて
いるときは、出力信号C,C*は、 C=V0−Vf、C*=V0+Vf となる。一方、クロック信号CLKがデータ信号Qより
も位相が進んでいるときは、出力信号C,C*は、 C=V0+Vf、C*=V0−Vf となる。また、クロック信号CLKとデータ信号Qの位
相が一致した時点においては、出力信号C,C*は、上
記位相遅れ及び位相進みのどちらか一方の不安定な状態
となるが、LPF(積分回路)を構成するコンデンサ7
0によりほぼ両者の中間値であるV0となる。
【0038】なお、ここでは説明の便宜のために、クロ
ック信号CLKがデータ信号Qに対して位相遅れと位相
進みの2つの場合について説明したが、実際には、第1
の位相比較部50に入力されるクロック信号と第2の位
相比較部52に入力される90度シフトされたクロック
信号とに基づいて位相比較を行うことで、クロック信号
CLKがデータ信号Qに対して0〜90度位相遅れ、9
0〜180度位相遅れ、0〜90度位相進み、90〜1
80度位相進みを検出する。そして、その4つの場合に
ついて、それぞれ出力信号C,C*としての電圧値が設
定され、出力される。もちろん、このように2つの位相
比較部を設けずに、1つの位相比較部を用いて0〜18
0度の位相遅れ、0〜180度の位相進みを検出するよ
うにしてもよい。
ック信号CLKがデータ信号Qに対して位相遅れと位相
進みの2つの場合について説明したが、実際には、第1
の位相比較部50に入力されるクロック信号と第2の位
相比較部52に入力される90度シフトされたクロック
信号とに基づいて位相比較を行うことで、クロック信号
CLKがデータ信号Qに対して0〜90度位相遅れ、9
0〜180度位相遅れ、0〜90度位相進み、90〜1
80度位相進みを検出する。そして、その4つの場合に
ついて、それぞれ出力信号C,C*としての電圧値が設
定され、出力される。もちろん、このように2つの位相
比較部を設けずに、1つの位相比較部を用いて0〜18
0度の位相遅れ、0〜180度の位相進みを検出するよ
うにしてもよい。
【0039】次に、以上のように構成した本実施形態の
動作を図9に示すタイミングチャートを用いて説明す
る。図9において、(a)に示すデータはLSI2から
のデータ信号(可変遅延回路32の入力信号)であり、
(b)に示すデータは可変遅延回路32の出力信号(D
フリップフロップ34の入力信号)であり、(c)に示
すデータはDフリップフロップ34の出力信号である。
ここで、位相比較回路33はクロック信号の立下りとデ
ータ信号との位相ずれを検出するものとし、Dフリップ
フロップ34はクロック信号の立上りでリタイミングを
とるものとする。
動作を図9に示すタイミングチャートを用いて説明す
る。図9において、(a)に示すデータはLSI2から
のデータ信号(可変遅延回路32の入力信号)であり、
(b)に示すデータは可変遅延回路32の出力信号(D
フリップフロップ34の入力信号)であり、(c)に示
すデータはDフリップフロップ34の出力信号である。
ここで、位相比較回路33はクロック信号の立下りとデ
ータ信号との位相ずれを検出するものとし、Dフリップ
フロップ34はクロック信号の立上りでリタイミングを
とるものとする。
【0040】まず、LSI2からのn個のデータ信号
(図中(a)参照)は各可変遅延回路32に入力され
る。このとき、初期状態では位相比較回路33から遅延
時間制御信号は送出されず、LSI2からのデータ信号
は遅延されることなくそのまま出力され、各位相比較回
路33に送られる。
(図中(a)参照)は各可変遅延回路32に入力され
る。このとき、初期状態では位相比較回路33から遅延
時間制御信号は送出されず、LSI2からのデータ信号
は遅延されることなくそのまま出力され、各位相比較回
路33に送られる。
【0041】位相比較回路33では、そのデータ信号と
LSI2からのクロック信号との位相を比較し、その位
相ずれに応じた遅延時間制御信号を可変遅延回路32に
フィードバックする。このとき、クロック信号とデータ
信号の位相がほぼ一致しているとき(図中(a)のデー
タ1の状態)は、遅延時間制御信号として例えばクロッ
ク1周期分だけ遅延させるための基準電圧値V0を出力
する。クロック信号がデータ信号よりも位相が遅れてい
るとき(図中(a)のデータ2の状態)は、遅延時間制
御信号として基準電圧値V0に所定値ΔVを加えた電圧
値(V0+ΔV)を出力する。クロック信号がデータ信
号よりも位相が進んでいるとき(図中(a)のデータn
の状態)は、遅延時間制御信号として基準電圧値V0か
ら所定値ΔVを減じた電圧値(V0−ΔV)を出力す
る。
LSI2からのクロック信号との位相を比較し、その位
相ずれに応じた遅延時間制御信号を可変遅延回路32に
フィードバックする。このとき、クロック信号とデータ
信号の位相がほぼ一致しているとき(図中(a)のデー
タ1の状態)は、遅延時間制御信号として例えばクロッ
ク1周期分だけ遅延させるための基準電圧値V0を出力
する。クロック信号がデータ信号よりも位相が遅れてい
るとき(図中(a)のデータ2の状態)は、遅延時間制
御信号として基準電圧値V0に所定値ΔVを加えた電圧
値(V0+ΔV)を出力する。クロック信号がデータ信
号よりも位相が進んでいるとき(図中(a)のデータn
の状態)は、遅延時間制御信号として基準電圧値V0か
ら所定値ΔVを減じた電圧値(V0−ΔV)を出力す
る。
【0042】なお、位相比較回路33では、データ信号
とクロック信号との位相ずれが最小になる迄、遅延時間
制御信号を可変遅延回路32にフィードバックするよう
にする。
とクロック信号との位相ずれが最小になる迄、遅延時間
制御信号を可変遅延回路32にフィードバックするよう
にする。
【0043】可変遅延回路32では、位相比較回路33
からの遅延時間制御信号に応じた時間だけデータ信号を
保持して出力する。つまり、データ1についてはクロッ
ク1周期分だけ遅延させ、データ2についてはクロック
1周期よりも所定時間長い時間だけ遅延させ、データ3
についてはクロック1周期よりも所定時間短い時間だけ
遅延させる。その結果、図中(b)に示すように、各デ
ータ信号の位相のばらつきが最小限になる。
からの遅延時間制御信号に応じた時間だけデータ信号を
保持して出力する。つまり、データ1についてはクロッ
ク1周期分だけ遅延させ、データ2についてはクロック
1周期よりも所定時間長い時間だけ遅延させ、データ3
についてはクロック1周期よりも所定時間短い時間だけ
遅延させる。その結果、図中(b)に示すように、各デ
ータ信号の位相のばらつきが最小限になる。
【0044】そして、これらのデータ信号はDフリップ
フロップ34に送られ、このDフリップフロップ34に
おいてデータ信号がクロック信号の立上りに同期して出
力される(図中(c)参照)。これにより、全データ信
号は、その位相が揃った状態で各レーザダイオード30
に供給され、並列光送信器1から光信号として並列に送
信される。
フロップ34に送られ、このDフリップフロップ34に
おいてデータ信号がクロック信号の立上りに同期して出
力される(図中(c)参照)。これにより、全データ信
号は、その位相が揃った状態で各レーザダイオード30
に供給され、並列光送信器1から光信号として並列に送
信される。
【0045】以上のように構成した本実施形態にあって
は、可変遅延回路32及び位相比較回路33を設け、デ
ータ信号とクロック信号との位相進み及び位相遅れに応
じて各データ信号の遅延時間を変えるようにしたので、
位相進み及び位相遅れともに、データ信号とクロック信
号の位相ずれがクロック周期の1/2(例えば2.5G
bpsでは200ps)を超えない限り、各データ信号
がDフリップフロップ34に入力される段階でその位相
がある程度揃うようになる。したがって、n個のデータ
信号間でスキューが発生しても、Dフリップフロップ3
4において同じクロックタイミングで全データ信号を識
別することが可能となり、データの識別誤りを防止する
ことができる。
は、可変遅延回路32及び位相比較回路33を設け、デ
ータ信号とクロック信号との位相進み及び位相遅れに応
じて各データ信号の遅延時間を変えるようにしたので、
位相進み及び位相遅れともに、データ信号とクロック信
号の位相ずれがクロック周期の1/2(例えば2.5G
bpsでは200ps)を超えない限り、各データ信号
がDフリップフロップ34に入力される段階でその位相
がある程度揃うようになる。したがって、n個のデータ
信号間でスキューが発生しても、Dフリップフロップ3
4において同じクロックタイミングで全データ信号を識
別することが可能となり、データの識別誤りを防止する
ことができる。
【0046】なお、本実施形態では、LSI2から送ら
れるクロック信号を位相比較回路33及びDフリップフ
ロップ34に入力するものとしたが、クロック信号は特
にこれに限られず、n個のデータ信号のうちのいずれか
1つから抽出・再生したクロックを用いてもよい。
れるクロック信号を位相比較回路33及びDフリップフ
ロップ34に入力するものとしたが、クロック信号は特
にこれに限られず、n個のデータ信号のうちのいずれか
1つから抽出・再生したクロックを用いてもよい。
【0047】また、クロック信号を各データ信号の遅延
時間に合わせて遅延させて光受信器(図示せず)に送信
すべく、クロック用発光素子駆動回路31aの入力部に
遅延回路を設けてもよい。
時間に合わせて遅延させて光受信器(図示せず)に送信
すべく、クロック用発光素子駆動回路31aの入力部に
遅延回路を設けてもよい。
【0048】本発明の第2の実施形態を図10により説
明する。本実施形態は、並列光受信器においてデータの
スキューを補償する場合の実施形態である。図中、第1
の実施形態と同一または同等の部材には同じ符号を付
し、その説明を省略する。
明する。本実施形態は、並列光受信器においてデータの
スキューを補償する場合の実施形態である。図中、第1
の実施形態と同一または同等の部材には同じ符号を付
し、その説明を省略する。
【0049】図10は、本実施形態による並列光受信器
の構成を示す図である。同図において、並列光受信器6
は、光ファイバFを介して送られてきた光信号を電気信
号に変換し、複数(n個)のデータ信号及びクロック信
号を生成するパラレルリンク4と、このパラレルリンク
4で生成された各データ信号及びクロック信号を入力
し、波形整形、増幅等の信号処理を行うLSI5とを備
えている。
の構成を示す図である。同図において、並列光受信器6
は、光ファイバFを介して送られてきた光信号を電気信
号に変換し、複数(n個)のデータ信号及びクロック信
号を生成するパラレルリンク4と、このパラレルリンク
4で生成された各データ信号及びクロック信号を入力
し、波形整形、増幅等の信号処理を行うLSI5とを備
えている。
【0050】パラレルリンク4は、n個のデータ用受光
素子としてのフォトダイオード40と、1個のクロック
用受光素子としてのフォトダイオード40aと、各デー
タ用フォトダイオード40により検知された光信号を増
幅し、対応するデータ信号に変換するn個のデータ用増
幅回路41と、クロック用フォトダイオード40aによ
り検知された光信号を増幅し、クロック信号に変換して
LSI5に出力するクロック用増幅回路41aと、n個
の可変遅延回路42と、n個の位相比較回路43と、n
個のDフリップフロップ(D−FF)44とを備えてい
る。
素子としてのフォトダイオード40と、1個のクロック
用受光素子としてのフォトダイオード40aと、各デー
タ用フォトダイオード40により検知された光信号を増
幅し、対応するデータ信号に変換するn個のデータ用増
幅回路41と、クロック用フォトダイオード40aによ
り検知された光信号を増幅し、クロック信号に変換して
LSI5に出力するクロック用増幅回路41aと、n個
の可変遅延回路42と、n個の位相比較回路43と、n
個のDフリップフロップ(D−FF)44とを備えてい
る。
【0051】可変遅延回路42は、各データ用増幅回路
41からのデータ信号及び位相比較回路43からの遅延
時間制御信号(後述)を入力し、データ信号を当該遅延
時間制御信号に対応する時間だけ保持して出力する。位
相比較回路43は、可変遅延回路42の出力データとク
ロック用増幅回路41aからのクロック信号との位相を
比較し、その比較結果に応じた時間だけデータ信号を遅
延させる遅延時間制御信号を当該可変遅延回路42にフ
ィードバックする。Dフリップフロップ44は、可変遅
延回路42の出力データをクロック信号に同期してLS
I5に出力する。
41からのデータ信号及び位相比較回路43からの遅延
時間制御信号(後述)を入力し、データ信号を当該遅延
時間制御信号に対応する時間だけ保持して出力する。位
相比較回路43は、可変遅延回路42の出力データとク
ロック用増幅回路41aからのクロック信号との位相を
比較し、その比較結果に応じた時間だけデータ信号を遅
延させる遅延時間制御信号を当該可変遅延回路42にフ
ィードバックする。Dフリップフロップ44は、可変遅
延回路42の出力データをクロック信号に同期してLS
I5に出力する。
【0052】ここで、可変遅延回路42、位相比較回路
43、Dフリップフロップ44の構成は、上述した可変
遅延回路32、位相比較回路33、Dフリップフロップ
34と同様である。従って本実施形態においても、第1
の実施形態と同様に、n個のデータ信号間でスキューが
発生しても、各Dフリップフロップ44に入力される全
データ信号の位相がほぼ揃うようになるため、データの
識別誤りを防止することができる。
43、Dフリップフロップ44の構成は、上述した可変
遅延回路32、位相比較回路33、Dフリップフロップ
34と同様である。従って本実施形態においても、第1
の実施形態と同様に、n個のデータ信号間でスキューが
発生しても、各Dフリップフロップ44に入力される全
データ信号の位相がほぼ揃うようになるため、データの
識別誤りを防止することができる。
【0053】また、本実施形態では、パラレルリンク設
計者やリンク及びLSIを使用するボード設計者に不可
避な、ファイバ遅延時間のばらつき(ファイバ長に起因
するばらつき、ファイバストレスに起因するばらつき)
により発生するスキューが原因で有効アイ開口が狭くな
ることを防ぐことができる。
計者やリンク及びLSIを使用するボード設計者に不可
避な、ファイバ遅延時間のばらつき(ファイバ長に起因
するばらつき、ファイバストレスに起因するばらつき)
により発生するスキューが原因で有効アイ開口が狭くな
ることを防ぐことができる。
【0054】なお、本実施形態では、並列光送信器から
光ファイバを介して送られてくるクロック信号を位相比
較回路43及びDフリップフロップ44に入力するもの
としたが、クロック信号が並列光送信器から送られてこ
ない等の場合には、クロック信号として、n個のデータ
信号のうちのいずれか1つから抽出・再生したクロック
を用いるようにする。
光ファイバを介して送られてくるクロック信号を位相比
較回路43及びDフリップフロップ44に入力するもの
としたが、クロック信号が並列光送信器から送られてこ
ない等の場合には、クロック信号として、n個のデータ
信号のうちのいずれか1つから抽出・再生したクロック
を用いるようにする。
【0055】また、以上説明した実施形態においては、
可変遅延回路の出力にDフリップフロップを設ける構成
としたが、可変遅延回路及び位相比較回路により適切な
遅延が与えられるならば、Dフリップフロップは必ずし
も設けなくてもよい。ただし、各々の可変遅延回路で十
分に開かれたアイパターンにおいて同期を確実にするた
めには、Dフリップフロップを設けたほうが好ましい。
可変遅延回路の出力にDフリップフロップを設ける構成
としたが、可変遅延回路及び位相比較回路により適切な
遅延が与えられるならば、Dフリップフロップは必ずし
も設けなくてもよい。ただし、各々の可変遅延回路で十
分に開かれたアイパターンにおいて同期を確実にするた
めには、Dフリップフロップを設けたほうが好ましい。
【0056】
【発明の効果】本発明によれば、複数のデータを並列に
伝送する際に生じるスキューを補償することができるの
で、データの識別誤りを防止することができる。
伝送する際に生じるスキューを補償することができるの
で、データの識別誤りを防止することができる。
【図1】本発明の第1の実施形態による並列光送信器の
構成を示す図である。
構成を示す図である。
【図2】図1に示す可変遅延回路の構成を示す図であ
る。
る。
【図3】図2に示す可変遅延回路の入出力特性を示す図
である。
である。
【図4】図1に示す位相比較回路の基本構成を示す図で
ある。
ある。
【図5】図4に示す第1の位相比較部の構成を示す図で
ある。
ある。
【図6】図5に示す第1の位相比較部に入力されるクロ
ック信号とデータ信号との関係を示す図である。
ック信号とデータ信号との関係を示す図である。
【図7】図4に示す変換部の構成を示す図である。
【図8】図4に示す重ね合わせ部の構成を示す図であ
る。
る。
【図9】図1に示す並列光送信器の動作を説明するため
のターミングチャートである。
のターミングチャートである。
【図10】本発明の第2の実施形態による並列光受信器
を示す構成図である。
を示す構成図である。
【図11】光並列伝送方式による光送受信装置の一例を
示す図である。
示す図である。
【図12】従来における光送信器の構成を示す図であ
る。
る。
【図13】従来における光受信器の構成を示す図であ
る。
る。
【図14】図12に示す光送信器及び図13に示す光受
信器の不具合を示すタイミング図である。
信器の不具合を示すタイミング図である。
1…並列光送信器、6…並列光受信器、30…データ用
レーザダイオード(発光素子)、31…データ用発光素
子駆動回路、32…可変遅延回路(データ遅延回路)、
33…位相比較回路(データ遅延回路)、34…Dフリ
ップフロップ、40…データ用フォトダイオード(受光
素子)、41…データ用増幅回路、42…可変遅延回路
(データ遅延回路)、43…位相比較回路(データ遅延
回路)、44…Dフリップフロップ、F…光ファイバ。
レーザダイオード(発光素子)、31…データ用発光素
子駆動回路、32…可変遅延回路(データ遅延回路)、
33…位相比較回路(データ遅延回路)、34…Dフリ
ップフロップ、40…データ用フォトダイオード(受光
素子)、41…データ用増幅回路、42…可変遅延回路
(データ遅延回路)、43…位相比較回路(データ遅延
回路)、44…Dフリップフロップ、F…光ファイバ。
フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) // G06F 1/12
Claims (4)
- 【請求項1】 複数の発光素子と、前記複数の発光素子
を対応するデータ信号に応じて駆動する複数の駆動回路
とを備える並列光送信器であって、 前記複数の駆動回路の各々は、前記対応するデータ信号
と所定のクロック信号との位相差に応じて当該データ信
号を遅延させるデータ遅延回路を備えていることを特徴
とする並列光送信器。 - 【請求項2】 前記データ遅延回路は、制御信号入力端
子を有する可変遅延回路と、位相比較回路とを備え、前
記位相比較回路は前記可変遅延回路の出力と前記クロッ
ク信号との位相差を比較しその比較結果を前記可変遅延
回路の前記制御信号入力端子に帰還し、前記可変遅延回
路は前記制御信号入力端子に入力された信号に応じて前
記データ信号に遅延を発生させることを特徴とする請求
項1記載の並列光送信器。 - 【請求項3】 複数の受光素子と、前記複数の受光素子
により検知された各光信号を増幅し、対応するデータ信
号に変換する複数の増幅器とを備える並列光受信器であ
って、 前記複数の増幅器の各々は、所定のクロック信号との位
相差に応じて当該増幅器の出力を遅延させるデータ遅延
回路を備えていることを特徴とする並列光受信器。 - 【請求項4】 前記データ遅延回路は、制御信号入力端
子を有する可変遅延回路と、位相比較回路とを備え、前
記位相比較回路は前記可変遅延回路の出力と前記クロッ
ク信号との位相差を比較しその比較結果を前記可変遅延
回路の前記制御信号入力端子に帰還し、前記可変遅延回
路は前記制御信号入力端子に入力された信号に応じて前
記データ信号に遅延を発生させることを特徴とする請求
項3記載の並列光受信器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11001209A JP2000201105A (ja) | 1999-01-06 | 1999-01-06 | 並列光送信器及び並列光受信器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11001209A JP2000201105A (ja) | 1999-01-06 | 1999-01-06 | 並列光送信器及び並列光受信器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000201105A true JP2000201105A (ja) | 2000-07-18 |
Family
ID=11495088
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11001209A Pending JP2000201105A (ja) | 1999-01-06 | 1999-01-06 | 並列光送信器及び並列光受信器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000201105A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007060443A (ja) * | 2005-08-25 | 2007-03-08 | Fujitsu Ltd | Dqpsk光受信回路 |
JP2008219766A (ja) * | 2007-03-07 | 2008-09-18 | Nec Corp | 通信ノード及び該通信ノードを有するネットワーク・システムとデータ伝送方法 |
US7522684B2 (en) | 2002-09-17 | 2009-04-21 | Fuji Xerox Co., Ltd. | Signal transmission system |
JP2014072549A (ja) * | 2012-09-27 | 2014-04-21 | Anritsu Corp | データ通信装置及び方法 |
JP2017103646A (ja) * | 2015-12-02 | 2017-06-08 | 日本電信電話株式会社 | 光送信器 |
JP2020017793A (ja) * | 2018-07-23 | 2020-01-30 | 富士通株式会社 | 光送信装置および光受信装置 |
-
1999
- 1999-01-06 JP JP11001209A patent/JP2000201105A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7522684B2 (en) | 2002-09-17 | 2009-04-21 | Fuji Xerox Co., Ltd. | Signal transmission system |
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JP2008219766A (ja) * | 2007-03-07 | 2008-09-18 | Nec Corp | 通信ノード及び該通信ノードを有するネットワーク・システムとデータ伝送方法 |
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JP2020017793A (ja) * | 2018-07-23 | 2020-01-30 | 富士通株式会社 | 光送信装置および光受信装置 |
JP7063164B2 (ja) | 2018-07-23 | 2022-05-09 | 富士通株式会社 | 光送信装置および光受信装置 |
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