JP2000197072A - Receiver for digital serial video signal - Google Patents
Receiver for digital serial video signalInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、例えばディジタル
ビデオカメラ装置やディジタルビデオテープレコーダ装
置の映像信号処理系に好適なディジタルシリアル映像信
号の受信装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital serial video signal receiving apparatus suitable for a video signal processing system of, for example, a digital video camera device or a digital video tape recorder device.
【０００２】[0002]
【従来の技術】例えばディジタルビデオカメラ装置やデ
ィジタルビデオテープレコーダ装置の映像信号処理系に
好適なディジタルシリアル映像信号の受信装置におい
て、現状では、いわゆる４８０Ｐ（プログレッシブ）の
４：２：２ ＳＤＩ（Serial Digital Data Interfac
e）信号のフォーマットには、大きく分けて伝送クロッ
クレートが２７０ＭＨｚのＳＤＩ×２チャンネルデュア
ルリンクフォーマットと、伝送クロックレートが５４０
ＭＨｚのＳＤＩ×１チャンネルシングルリンクフォーマ
ットの、２つのフォーマットが存在している。2. Description of the Related Art For example, in a digital serial video signal receiving apparatus suitable for a video signal processing system of a digital video camera apparatus or a digital video tape recorder apparatus, at present, a so-called 480P (progressive) 4: 2: 2 SDI (Serial) is used. Digital Data Interfac
e) The signal format is roughly divided into an SDI × 2 channel dual link format having a transmission clock rate of 270 MHz and a transmission clock rate of 540 MHz.
There are two formats, SDI × 1 channel single link format of MHz.
【０００３】ここで、デュアルリンクフォーマットは、
基本的に４８０Ｉ（ＳＤＴＶ）準拠のＳＤＩを２チャン
ネル使用して４８０Ｐのディジタル映像信号をライン順
次伝送するフォーマットである。Here, the dual link format is
Basically, it is a format for transmitting 480P digital video signals line-sequentially using two channels of SDI conforming to 480I (SDTV).
【０００４】図３には、当該デュアルリンクＳＤＩフォ
ーマットのディジタル映像信号の受信装置の標準的な回
路構成を示す。FIG. 3 shows a standard circuit configuration of a receiving apparatus for the digital video signal of the dual link SDI format.
【０００５】この図３において、端子１０１と端子１０
２には、それぞれ伝送クロックレートが２７０ＭＨｚ
で、リンクＡとリンクＢのデュアルリンクの２チャンネ
ルシリアルディジタル映像信号が入力される。これらシ
リアルディジタル映像信号は、それぞれ対応するシリア
ル／パラレル（Ｓ／Ｐ）変換器１０４、１０５に送られ
る。In FIG. 3, a terminal 101 and a terminal 10
2 has a transmission clock rate of 270 MHz
Thus, a dual link 2-channel serial digital video signal of link A and link B is input. These serial digital video signals are sent to corresponding serial / parallel (S / P) converters 104 and 105, respectively.
【０００６】これらシリアル／パラレル変換器１０４及
び１０５では、それぞれ供給されたシリアルディジタル
映像信号を、各々伝送クロックレートが２７ＭＨｚのパ
ラレルディジタル信号ＰＤＩａ、ＰＤＩｂに変換する。
各シリアル／パラレル変換器１０４、１０５から出力さ
れたパラレルディジタル信号ＰＤＩａ、ＰＤＩｂは、そ
れぞれ対応するパラレルディジタルデコーダ（Ｐ−ＤＥ
Ｃ）１０７、１０８に送られる。The serial / parallel converters 104 and 105 convert the supplied serial digital video signals into parallel digital signals PDIa and PDIb each having a transmission clock rate of 27 MHz.
The parallel digital signals PDIa and PDIb output from the serial / parallel converters 104 and 105 are respectively converted into parallel digital decoders (P-DE).
C) It is sent to 107 and 108.
【０００７】これらパラレルディジタルデコーダ１０
７、１０８では、それぞれ供給されたパラレルディジタ
ル信号ＰＤＩａ、ＰＤＩｂを、それぞれ輝度信号Ｙａと
色差信号Ｃａ、輝度信号Ｙｂと色差信号Ｃｂとに分離復
号する。これら輝度信号Ｙａと色差信号Ｃａ、輝度信号
Ｙｂと色差信号Ｃｂは、それぞれ対応するいわゆるＦＩ
ＦＯメモリ（先入れ先出しメモリ）１０９と１１０、１
１１と１１２に供給される。The parallel digital decoder 10
In steps 7 and 108, the supplied parallel digital signals PDIa and PDIb are separately decoded into a luminance signal Ya and a color difference signal Ca, and a luminance signal Yb and a color difference signal Cb. The luminance signal Ya and the color difference signal Ca, and the luminance signal Yb and the color difference signal Cb
FO memory (first-in first-out memory) 109 and 110, 1
11 and 112.
【０００８】これらＦＩＦＯメモリ１０９、１１０、１
１１、１１２では、リンクＡとリンクＢにそれぞれ対応
する輝度信号Ｙａと色差信号Ｃａ、輝度信号Ｙｂと色差
信号Ｃｂを、各々２倍の伝送クロックレートの信号に変
換（時間軸変換）して出力する。The FIFO memories 109, 110, 1
At 11 and 112, the luminance signal Ya and the chrominance signal Ca and the luminance signal Yb and the chrominance signal Cb respectively corresponding to the link A and the link B are converted (time-axis converted) into signals having twice the transmission clock rate and output. I do.
【０００９】すなわち、ＦＩＦＯメモリ１０９、１１
０、１１１、１１２では、例えば図４の（ａ）、
（ｂ）、（ｃ）、（ｄ）に示すように、リンクＡ、リン
クＢの輝度信号Ｙａと色差信号Ｃａ、輝度信号Ｙｂと色
差信号Ｃｂの各１水平期間（１Ｈ）のレート信号ＬＡ
１、ＬＡ２、ＬＡ３、・・・とＬＢ１、ＬＢ２、ＬＢ
３、・・・を、それぞれ入力時の２倍の伝送クロックレ
ートのレート信号Ｌａ１、Ｌａ２、Ｌａ３、・・・とＬ
ｂ１、Ｌｂ２、Ｌｂ３、・・・に変換して出力する。That is, the FIFO memories 109 and 11
At 0, 111, and 112, for example, (a) of FIG.
As shown in (b), (c), and (d), the rate signal LA for each one horizontal period (1H) of the luminance signal Ya and the color difference signal Ca and the luminance signal Yb and the color difference signal Cb of the link A and the link B.
1, LA2, LA3,... And LB1, LB2, LB
, And L are rate signals La1, La2, La3,.
are converted to b1, Lb2, Lb3,... and output.
【００１０】ＦＩＦＯメモリ１０９、１１０、１１１、
１１２から出力された元の２倍の伝送クロックレートの
輝度信号Ｙａと色差信号Ｃａ、輝度信号Ｙｂと色差信号
Ｃｂのうち、輝度信号Ｙａ及びＹｂは、輝度信号用マル
チプレクサ（Ｙ−ＭＵＸ）１１３に送られ、色差信号Ｃ
ａ及びＣｂは、色差信号用マルチプレクサ（Ｃ−ＭＵ
Ｘ）１１４に送られる。[0010] FIFO memories 109, 110, 111,
The luminance signals Ya and Yb of the luminance signal Ya and the chrominance signal Ca, the luminance signal Yb and the chrominance signal Cb output at twice the transmission clock rate from the original signal 112 are transmitted to the luminance signal multiplexer (Y-MUX) 113. Color difference signal C
a and Cb are color difference signal multiplexers (C-MUs).
X) 114.
【００１１】輝度信号用マルチプレクサ１１３では、輝
度信号ＹａとＹｂをライン毎に交互にマルチプレクス
し、また、色差信号用マルチプレクサ１１４では、色差
信号ＣａとＣｂをライン毎に交互にマルチプレクスす
る。In the luminance signal multiplexer 113, the luminance signals Ya and Yb are alternately multiplexed for each line, and in the color difference signal multiplexer 114, the color difference signals Ca and Cb are alternately multiplexed for each line.
【００１２】すなわち、輝度信号用マルチプレクサ１１
３と色差信号用マルチプレクサ１１４では、図４の
（ｅ）に示すように、レート信号Ｌａ１、Ｌｂ１、Ｌａ
２、Ｌｂ２、Ｌａ３、Ｌｂ３、・・・のように交互に配
置する。That is, the luminance signal multiplexer 11
3 and the color difference signal multiplexer 114, as shown in FIG. 4E, the rate signals La1, Lb1, La
2, Lb2, La3, Lb3,...
【００１３】輝度信号用マルチプレクサ１１３でのマル
チプレクス処理によって得られた、伝送クロックレート
が２７ＭＨｚの輝度信号Ｙは、端子１１５から後段の構
成に送られ、色差信号用マルチプレクサ１１４でのマル
チプレクス処理によって得られた、伝送クロックレート
が２７ＭＨｚの色差信号Ｃは、端子１１６から後段の構
成に送られる。The luminance signal Y having a transmission clock rate of 27 MHz obtained by the multiplex processing in the luminance signal multiplexer 113 is sent from the terminal 115 to the subsequent stage, and is subjected to the multiplex processing in the color difference signal multiplexer 114. The obtained color difference signal C having a transmission clock rate of 27 MHz is sent from the terminal 116 to the subsequent configuration.
【００１４】一方、シングルリンクフォーマットは、伝
送クロックレートを４８０Ｉ、ＳＤＩの２倍の周波数５
４０ＭＨｚでＳＤＩ伝送するフォーマットであり、図４
の例の２倍の伝送クロックレートに対応しているシリア
ル／パラレル（Ｓ／Ｐ）変換器及びパラレルディジタル
デコーダ（Ｐ−ＤＥＣ）ＩＣを使用して、Ｙ／Ｃ分離を
行う。On the other hand, the single link format has a transmission clock rate of 480I and a frequency 5 which is twice that of SDI.
This is a format for SDI transmission at 40 MHz.
The Y / C separation is performed by using a serial / parallel (S / P) converter and a parallel digital decoder (P-DEC) IC corresponding to twice the transmission clock rate in the example of FIG.
【００１５】図５には、デュアル、シングル両フォーマ
ットに対応するディジタル信号の受信装置の標準的な回
路構成を示す。FIG. 5 shows a standard circuit configuration of a digital signal receiving apparatus corresponding to both dual and single formats.
【００１６】この図５において、端子１２１と１２２に
は、伝送クロックレートが２７０ＭＨｚで、リンクＡと
リンクＢのデュアルリンクの２チャンネルシリアルディ
ジタル映像信号が入力される。これらリンクＡとリンク
Ｂのシリアルディジタル映像信号は、それぞれ対応する
シリアル／パラレル（Ｓ／Ｐ）変換器１２４、１２５に
送られる。In FIG. 5, a dual link two-channel serial digital video signal of link A and link B at a transmission clock rate of 270 MHz is input to terminals 121 and 122. These link A and link B serial digital video signals are sent to corresponding serial / parallel (S / P) converters 124 and 125, respectively.
【００１７】シリアル／パラレル変換器１２４、１２５
では、それぞれ供給されたシリアルディジタル映像信号
を、それぞれ伝送クロックレートが２７ＭＨｚのパラレ
ルディジタル信号ＰＤＩａ、ＰＤＩｂに変換する。各シ
リアル／パラレル変換器１２４、１２５から出力された
パラレルディジタル信号ＰＤＩａ、ＰＤＩｂは、それぞ
れ対応するパラレルディジタルデコーダ（Ｐ−ＤＥＣ）
１２７、１２８に送られる。The serial / parallel converters 124 and 125
Converts the supplied serial digital video signals into parallel digital signals PDIa and PDIb each having a transmission clock rate of 27 MHz. The parallel digital signals PDIa and PDIb output from the serial / parallel converters 124 and 125 are respectively converted into corresponding parallel digital decoders (P-DEC).
127 and 128.
【００１８】これらパラレルディジタルデコーダ１２
７、１２８では、供給されたパラレルディジタル信号Ｐ
ＤＩａ、ＰＤＩｂを、それぞれ輝度信号Ｙａと色差信号
Ｃａ、輝度信号Ｙｂと色差信号Ｃｂに分離する。これら
輝度信号Ｙａと色差信号Ｃａ、輝度信号Ｙｂと色差信号
Ｃｂは、それぞれ対応するＦＩＦＯメモリ１３０と１３
１、１３２と１３３に送られる。These parallel digital decoders 12
7 and 128, the supplied parallel digital signal P
DIa and PDIb are separated into a luminance signal Ya and a color difference signal Ca, and a luminance signal Yb and a color difference signal Cb, respectively. These luminance signal Ya and color difference signal Ca, and luminance signal Yb and color difference signal Cb are stored in FIFO memories 130 and 13 respectively.
1, 132 and 133.
【００１９】これらＦＩＦＯメモリ１３０、１３１、１
３２、１３３では、リンクＡとリンクＢにそれぞれ対応
する輝度信号Ｙａと色差信号Ｃａ、輝度信号Ｙｂと色差
信号Ｃｂをそれぞれ２倍の伝送クロックレートの信号に
変換（時間軸変換）して出力する。The FIFO memories 130, 131, 1
32 and 133, the luminance signal Ya and the color difference signal Ca and the luminance signal Yb and the color difference signal Cb respectively corresponding to the link A and the link B are converted (time-axis converted) to signals having a double transmission clock rate and output. .
【００２０】ＦＩＦＯメモリ１３０、１３１、１３２、
１３３から出力された元の２倍の伝送クロックレートの
輝度信号Ｙａと色差信号Ｃａ、輝度信号Ｙｂと色差信号
Ｃｂのうち、輝度信号ＹａとＹｂは輝度信号用マルチプ
レクサ１３４に送られ、色差信号ＣａとＣｂは色差信号
用マルチプレクサ１３５に送られる。The FIFO memories 130, 131, 132,
133, the luminance signals Ya and Yb of the luminance signal Ya and the chrominance signal Ca, and the luminance signal Yb and the chrominance signal Cb, which are twice the transmission clock rate of the original transmission clock rate, are sent to the luminance signal multiplexer 134, and the chrominance signal Ca And Cb are sent to the color difference signal multiplexer 135.
【００２１】輝度信号用マルチプレクサ１３４では、輝
度信号ＹａとＹｂをライン毎に交互にマルチプレクス
し、色差信号用マルチプレクサ１３５では、色差信号Ｃ
ａとＣｂをライン毎に交互にマルチプレクスする。The luminance signal multiplexer 134 multiplexes the luminance signals Ya and Yb alternately for each line, and the chrominance signal multiplexer 135 generates the chrominance signal C.
a and Cb are alternately multiplexed for each line.
【００２２】ここまでの構成及び動作は、図３のデュア
ルリンクＳＤＩフォーマットのディジタル映像信号の受
信装置の標準的な回路構成と同じである。The configuration and operation so far are the same as the standard circuit configuration of the digital video signal receiving apparatus of the dual link SDI format shown in FIG.
【００２３】輝度信号用マルチプレクサ１３４でのマル
チプレクス処理によって得られた、伝送クロックレート
が２７ＭＨｚの輝度信号は、輝度信号用切り替えスイッ
チ１３６の被切り替え端子１３６ｙａｂに送られ、色差
信号用マルチプレクサ１３５でのマルチプレクス処理に
よって得られた、伝送クロックレートが２７ＭＨｚの色
差信号は、色差信号用切り替えスイッチ１３７の被切り
替え端子１３６ｃａｂに送られる。The luminance signal having a transmission clock rate of 27 MHz obtained by the multiplex processing in the luminance signal multiplexer 134 is sent to the switched terminal 136yab of the luminance signal changeover switch 136, and the color difference signal multiplexer 135 The color difference signal with a transmission clock rate of 27 MHz obtained by the multiplex processing is sent to the switched terminal 136cab of the color difference signal changeover switch 137.
【００２４】また、この図５において、端子１２３に
は、伝送クロックレートが５４０ＭＨｚでリンクＳのシ
ングルリンクの１チャンネルシリアルディジタル映像信
号が入力される。当該端子１２３に入力されたシリアル
ディジタル映像信号は、シリアル／パラレル変換器１２
６に送られる。In FIG. 5, a single-link 1-channel serial digital video signal of link S at a transmission clock rate of 540 MHz is input to a terminal 123. The serial digital video signal input to the terminal 123 is transmitted to the serial / parallel converter 12.
Sent to 6.
【００２５】当該シリアル／パラレル変換器１２６で
は、供給されたシリアルディジタル映像信号を、伝送ク
ロックレートが５４ＭＨｚのパラレルディジタル信号Ｐ
ＤＩｓに変換する。当該シリアル／パラレル変換器１２
６から出力されたパラレルディジタル信号ＰＤＩｓは、
クロックレートが５４ＭＨｚ対応のパラレルディジタル
デコーダ１２９に送られる。The serial / parallel converter 126 converts the supplied serial digital video signal into a parallel digital signal P having a transmission clock rate of 54 MHz.
Convert to DIs. The serial / parallel converter 12
6, the parallel digital signal PDIs output from
The clock rate is sent to a parallel digital decoder 129 corresponding to 54 MHz.
【００２６】当該パラレルディジタルデコーダ１２９で
は、供給されたパラレルディジタル信号ＰＤＩｓを、輝
度信号Ｙｓと色差信号Ｃｓとに分離する。すなわちこれ
ら分離された輝度信号Ｙｓと色差信号Ｃｓは、伝送クロ
ックレートが２７ＭＨｚの信号となる。このパラレルデ
ィジタルデコーダ１２９から出力された、伝送クロック
レートが２７ＭＨｚの輝度信号Ｙｓは、輝度信号用切り
替えスイッチ１３６の被切り替え端子１３６ｙｓに送ら
れ、同じく伝送クロックレートが２７ＭＨｚの色差信号
Ｃｓは、色差信号用切り替えスイッチ１３６の被切り替
え端子１３６ｃｓに送られる。The parallel digital decoder 129 separates the supplied parallel digital signal PDIs into a luminance signal Ys and a color difference signal Cs. That is, the separated luminance signal Ys and color difference signal Cs are signals having a transmission clock rate of 27 MHz. The luminance signal Ys having a transmission clock rate of 27 MHz output from the parallel digital decoder 129 is sent to the switched terminal 136ys of the luminance signal changeover switch 136, and the chrominance signal Cs having the transmission clock rate of 27 MHz is also a chrominance signal. Is sent to the switched terminal 136 cs of the switch 136.
【００２７】これら切り替えスイッチ１３６、１３７
は、リンクＡとリンクＢのデュアルリンクから生成され
た輝度信号及び色差信号を選択するときには被切り替え
端子１３６ｙａｂと１３７ｃａｂが選択され、リンクＳ
のシングルリンクから生成された輝度信号及び色差信号
を選択するときには被切り替え端子１３６ｙｓと１３７
ｃｓが選択される。These changeover switches 136 and 137
When selecting the luminance signal and the color difference signal generated from the dual link of the link A and the link B, the switched terminals 136yab and 137cab are selected, and the link S
When the luminance signal and the color difference signal generated from the single link are selected, the switched terminals 136ys and 137ys are selected.
cs is selected.
【００２８】当該切り替えスイッチ１３６、１３７のう
ち、輝度信号用切り替えスイッチ１３６での切り替え選
択により選ばれた、伝送クロックレートが２７ＭＨｚの
輝度信号Ｙは、端子１３８から後段の構成に送られ、色
差信号用切り替えスイッチ１３７での切り替え選択によ
り選ばれた、伝送クロックレートが２７ＭＨｚの色差信
号Ｃは、端子１３９から後段の構成に送られる。The luminance signal Y having a transmission clock rate of 27 MHz, which is selected by the selection of the luminance signal changeover switch 136 among the changeover switches 136 and 137, is sent from the terminal 138 to the subsequent stage, and the color difference signal The color difference signal C having a transmission clock rate of 27 MHz, which is selected by the switching selection using the switch 137, is sent from a terminal 139 to a subsequent configuration.
【００２９】[0029]
【発明が解決しようとする課題】ところで、図３に示し
た構成においては、リンクＡとＢの２チャンネル用のそ
れぞれパラレルディジタルデコーダ１０７、１０８と、
これらパラレルディジタルデコーダ１０７、１０８にて
それぞれ分離された輝度信号及び色差信号用の合計４個
のＦＩＦＯ１０９、１１０、１１１、１１２と、輝度信
号用のマルチプレクサ１１３及び色差信号用のマルチプ
レクサ１１４の２個のマルチプレクサとが必要となって
おり、したがって、回路構成が大型化すると共に高コス
トとなっている。In the configuration shown in FIG. 3, parallel digital decoders 107 and 108 for two channels of links A and B, respectively,
A total of four FIFOs 109, 110, 111, and 112 for luminance signals and color difference signals separated by the parallel digital decoders 107 and 108, respectively, and two multiplexers 113 for luminance signals and 114 for color difference signals. Since a multiplexer is required, the circuit configuration becomes large and the cost is high.
【００３０】また、図５の構成においては、リンクＡと
Ｂの２チャンネル用のそれぞれパラレルディジタルデコ
ーダ１２７、１２８と、これらパラレルディジタルデコ
ーダ１２７、１２８にてそれぞれ分離された輝度信号及
び色差信号用の合計４個のＦＩＦＯ１３０、１３１、１
３２、１３３と、輝度信号用のマルチプレクサ１３４及
び色差信号用のマルチプレクサ１３５の２個のマルチプ
レクサが必要なだけでなく、さらに、シングルリンク用
のパラレルディジタルデコーダ１２９も必要となってお
り、したがって、回路構成が非常に大型化すると共にコ
ストも非常に高くなっている。In the configuration shown in FIG. 5, the parallel digital decoders 127 and 128 for the two channels of links A and B, respectively, and the luminance signal and color difference signal separated by the parallel digital decoders 127 and 128, respectively. A total of four FIFOs 130, 131, 1
32, 133 and two multiplexers, a multiplexer 134 for the luminance signal and a multiplexer 135 for the color difference signal, and also a parallel digital decoder 129 for a single link, so that the circuit is required. The configuration is very large and the cost is very high.
【００３１】本発明は、上述の課題に鑑みてなされたも
のであり、回路構成の大型化を防ぎ、且つ、コストも低
減しつつ、デュアルフォーマットだけでなくシングルフ
ォーマットにも対応可能な、ディジタルシリアル映像信
号の受信装置の提供を目的とするものである。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and has been made in consideration of the above problems. It is intended to provide a video signal receiving device.
【００３２】[0032]
【課題を解決するための手段】本発明に係るディジタル
シリアル映像信号の受信装置は、上述の課題を解決する
ために、２チャンネルのデュアルリンクのライン順次デ
ィジタル映像信号が１チャンネルずつそれぞれ入力され
る第１，第２の先入れ先出しメモリと、前記第１，第２
の先入れ先出しメモリによってそれぞれ時間軸変換を行
ったディジタル映像信号を、ライン毎にマルチプレクス
するマルチプレクス手段と、前記マルチプレクスされた
ディジタル映像信号を輝度信号と色差信号に復号する復
号手段とを有する。In order to solve the above-mentioned problems, a digital serial video signal receiving apparatus according to the present invention receives two channels of dual link line-sequential digital video signals one channel at a time. First and second first-in first-out memories;
Multiplexing means for multiplexing the digital video signals, each of which has been subjected to time axis conversion by the first-in first-out memory, for each line, and decoding means for decoding the multiplexed digital video signals into a luminance signal and a color difference signal.
【００３３】また、本発明に係るディジタルシリアル映
像信号の受信装置は、上述の課題を解決するために、２
チャンネルのデュアルリンクのライン順次ディジタル映
像信号が１チャンネルずつそれぞれ入力される第１，第
２の先入れ先出しメモリと、前記第１，第２の先入れ先
出しメモリによってそれぞれ時間軸変換を行ったディジ
タル映像信号を、ライン毎にマルチプレクスするマルチ
プレクス手段と、他の入力である１チャンネルのシング
ルリンクのディジタル映像信号と、前記マルチプレクス
されたディジタル映像信号とを、選択的に切り替える切
り替え手段と、当該切り替え手段により選択的に切り替
えられたディジタル映像信号を輝度信号と色差信号に復
号する復号手段とを有する。Further, the digital serial video signal receiving apparatus according to the present invention has a
A first and second first-in first-out memory to which channel-sequential dual-link line-sequential digital video signals are input one channel at a time, and a digital video signal that has been time-axis converted by the first and second first-in first-out memories, respectively. Multiplexing means for multiplexing each line, switching means for selectively switching one channel single-link digital video signal as another input, and the multiplexed digital video signal, and Decoding means for decoding the selectively switched digital video signal into a luminance signal and a color difference signal.
【００３４】[0034]
【発明の実施の形態】以下、本発明の好ましい実施の形
態について図面を参照しながら詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below in detail with reference to the drawings.
【００３５】図１には、本発明のディジタルシリアル映
像信号の受信装置が適用される一実施の形態の概略構成
を示す。この図１に示す本発明実施の形態の受信装置で
は、デュアル、シングル両フォーマットに対応可能とな
っている。FIG. 1 shows a schematic configuration of an embodiment to which a digital serial video signal receiving apparatus according to the present invention is applied. The receiving apparatus according to the embodiment of the present invention shown in FIG. 1 can support both dual and single formats.
【００３６】この図１において、端子１と端子２には、
伝送クロックレートが２７０ＭＨｚで、リンクＡとリン
クＢのデュアルリンクの２チャンネルのライン順次シリ
アルディジタル映像信号が入力される。これらシリアル
ディジタル映像信号は、それぞれ対応するシリアル／パ
ラレル（Ｓ／Ｐ）変換器４、５に送られる。In FIG. 1, terminals 1 and 2 have
At a transmission clock rate of 270 MHz, a line-serial serial digital video signal of two channels of link A and link B is input. These serial digital video signals are sent to corresponding serial / parallel (S / P) converters 4 and 5, respectively.
【００３７】これらシリアル／パラレル変換器４、５で
は、端子１と端子２を介して供給されたシリアルディジ
タル映像信号を、それぞれ伝送クロックレートが２７Ｍ
Ｈｚのパラレルディジタル信号ＰＤＩａ、ＰＤＩｂに変
換する。各シリアル／パラレル変換器４、５から出力さ
れたパラレルディジタル信号ＰＤＩａ、ＰＤＩｂは、そ
れぞれ対応するＦＩＦＯメモリ７、８に送られる。The serial / parallel converters 4 and 5 convert the serial digital video signal supplied via the terminals 1 and 2 into a signal having a transmission clock rate of 27M.
Hz parallel digital signals PDIa and PDIb. The parallel digital signals PDIa and PDIb output from the serial / parallel converters 4 and 5 are sent to the corresponding FIFO memories 7 and 8, respectively.
【００３８】これらＦＩＦＯメモリ７、８では、リンク
ＡとリンクＢのパラレルディジタル信号ＰＤＩａ、ＰＤ
Ｉｂを、それぞれ２倍の伝送クロックレートの信号に変
換（時間軸変換）して出力する。In these FIFO memories 7 and 8, parallel digital signals PDIa and PD of link A and link B are stored.
Ib is converted into a signal having a double transmission clock rate (time axis conversion) and output.
【００３９】すなわち、ＦＩＦＯメモリ７、８では、図
２の（ａ）、（ｂ）、（ｃ）、（ｄ）に示すように、リ
ンクＡ、リンクＢのパラレルディジタル信号ＰＤＩａ、
ＰＤＩｂの各１水平期間（１Ｈ）のレート信号ＬＡ１、
ＬＡ２、ＬＡ３、・・・とＬＢ１、ＬＢ２、ＬＢ３、・
・・を、入力時の２倍の伝送クロックレートのレート信
号Ｌａ１、Ｌａ２、Ｌａ３、・・・とＬｂ１、Ｌｂ２、
Ｌｂ３、・・・に変換して出力する。これらＦＩＦＯメ
モリ７、８から出力された元の２倍のレートのパラレル
ディジタル信号ＰＤＩａ、ＰＤＩｂは、マルチプレクサ
（ＭＵＸ）９に送られる。That is, in the FIFO memories 7 and 8, as shown in FIGS. 2A, 2B, 2C and 2D, the parallel digital signals PDIa,
The rate signal LA1 for each horizontal period (1H) of PDIb,
LA2, LA3,... And LB1, LB2, LB3,.
.. And Lb1, Lb2, and rate signals La1, La2, La3,...
Lb3,... And output. The parallel digital signals PDIa and PDIb output from the FIFO memories 7 and 8 at twice the original rate are sent to a multiplexer (MUX) 9.
【００４０】マルチプレクサ９では、２倍の伝送クロッ
クレートとなされたパラレルディジタル信号ＰＤＩａと
ＰＤＩｂを、ライン毎に交互にマルチプレクスする。The multiplexer 9 alternately multiplexes the parallel digital signals PDIa and PDIb having the double transmission clock rate line by line.
【００４１】すなわち、当該マルチプレクサ９では、図
２の（ｅ）に示すレート信号Ｌａ１、Ｌｂ１、Ｌａ２、
Ｌｂ２、Ｌａ３、Ｌｂ３、・・・のように、２倍の伝送
クロックレートのパラレルディジタル信号ＰＤＩａとＰ
ＤＩｂを、ライン毎に交互に配置する。このマルチプレ
クサ９でのマルチプレクス処理を行うことにより、シン
グルリンクのパラレルディジタル信号と同様に伝送クロ
ックレートが５４ＭＨｚとなされたパラレルディジタル
信号が得られることになる。当該マルチプレクサ９から
のパラレルディジタル信号は、切り替えスイッチ１０の
被切り替え端子１０ｄに送られる。That is, in the multiplexer 9, the rate signals La1, Lb1, La2,
Lb2, La3, Lb3,..., The parallel digital signals PDIa and PDI having a double transmission clock rate
DIb is alternately arranged for each line. By performing the multiplex processing in the multiplexer 9, a parallel digital signal having a transmission clock rate of 54 MHz can be obtained in the same manner as a single-link parallel digital signal. The parallel digital signal from the multiplexer 9 is sent to the switched terminal 10d of the changeover switch 10.
【００４２】また、この図１において、端子３には、伝
送クロックレートが５４０ＭＨｚでリンクＳのシングル
リンクの１チャンネルシリアルディジタル映像信号が入
力される。当該端子３に入力されたシリアルディジタル
映像信号は、シリアル／パラレル変換器６に送られる。In FIG. 1, a single-link 1-channel serial digital video signal of link S at a transmission clock rate of 540 MHz is input to a terminal 3. The serial digital video signal input to the terminal 3 is sent to the serial / parallel converter 6.
【００４３】当該シリアル／パラレル変換器６では、端
子３から供給されたシリアルディジタル映像信号を、伝
送クロックレートが５４ＭＨｚのパラレルディジタル信
号ＰＤＩｓに変換する。当該シリアル／パラレル変換器
６から出力されたパラレルディジタル信号ＰＤＩｓは、
切り替えスイッチ１０の被切り替え端子１０ｓに送られ
る。The serial / parallel converter 6 converts the serial digital video signal supplied from the terminal 3 into a parallel digital signal PDIs having a transmission clock rate of 54 MHz. The parallel digital signal PDIs output from the serial / parallel converter 6 is
It is sent to the switched terminal 10s of the changeover switch 10.
【００４４】当該切り替えスイッチ１０は、リンクＡと
リンクＢから生成されたパラレルディジタル信号を選択
するときには被切り替え端子１０ｄが選択され、リンク
Ｓから生成されたパラレルディジタル信号を選択すると
きには被切り替え端子１０ｓが選択される。当該切り替
えスイッチ０での切り替え選択により選ばれたパラレル
ディジタル信号は、クロックレートが５４ＭＨｚ対応の
パラレルディジタルデコーダ１１に送られる。The selector switch 10 selects the switched terminal 10d when selecting the parallel digital signal generated from the link A and the link B, and selects the switched terminal 10s when selecting the parallel digital signal generated from the link S. Is selected. The parallel digital signal selected by the changeover switch 0 is sent to the parallel digital decoder 11 having a clock rate of 54 MHz.
【００４５】当該パラレルディジタルデコーダ１１で
は、供給されたパラレルディジタル信号を、輝度信号Ｙ
と色差信号Ｃに復号分離する。これら分離された輝度信
号Ｙと色差信号Ｃは、伝送クロックレートが２７ＭＨｚ
の信号となる。このパラレルディジタルデコーダ１１か
ら出力された、伝送クロックレートが２７ＭＨｚの輝度
信号Ｙは、端子端子１２から後段の構成に送られ、ま
た、伝送クロックレートが２７ＭＨｚの色差信号Ｃは、
端子１３から後段の構成に送られる。The parallel digital decoder 11 converts the supplied parallel digital signal into a luminance signal Y.
And a chrominance signal C. The separated luminance signal Y and color difference signal C have a transmission clock rate of 27 MHz.
Signal. The luminance signal Y having a transmission clock rate of 27 MHz output from the parallel digital decoder 11 is sent from a terminal 12 to a subsequent stage. The color difference signal C having a transmission clock rate of 27 MHz is
The signal is sent from the terminal 13 to the subsequent configuration.
【００４６】上述したように、本発明実施の形態のシリ
アルディジタル信号の受信装置においては、デュアルリ
ンクフォーマットのシリアルディジタル映像信号から輝
度信号と色差信号の復号を行う場合に、リンクＡとリン
クＢの各シリアルディジタル映像信号を、それぞれシリ
アル／パラレル変換器４、５にてシリアル／パラレル変
換処理し、それらパラレルディジタル信号をＦＩＦＯメ
モリ７、８によって各々レート変換（時間軸変換）し、
次いでそのレート変換後の各信号をマルチプレクサ９に
てライン毎にマルチプレクスするようにしており、その
後に、パラレルディジタルデコーダ１１によって輝度信
号と色差信号への分離復号を行うようにしている。As described above, in the serial digital signal receiving apparatus according to the embodiment of the present invention, when decoding the luminance signal and the color difference signal from the serial digital video signal of the dual link format, the link A and the link B are used. Each serial digital video signal is subjected to serial / parallel conversion processing by serial / parallel converters 4 and 5, respectively, and the parallel digital signals are rate converted (time axis converted) by FIFO memories 7 and 8, respectively.
Next, the signals after the rate conversion are multiplexed for each line by the multiplexer 9, and thereafter, the parallel digital decoder 11 separates and decodes into a luminance signal and a chrominance signal.
【００４７】すなわち、本実施の形態のシリアルディジ
タル信号の受信装置によれば、デュアルリンクフォーマ
ットのシリアルディジタル映像信号から輝度信号と色差
信号の復号を行う場合に、パラレルディジタルデコーダ
１１を共用できると共に、ＦＩＦＯメモリ７，８とマル
チプレクサ９を、前述した従来の構成である図３や図５
の例の半分に減らすことが可能となっている。したがっ
て、本実施の形態によれば、装置構成を大型化させるこ
となく、且つ、コストを低減しつつ、効率よく実現する
ことが可能である。That is, according to the serial digital signal receiving apparatus of the present embodiment, when decoding a luminance signal and a color difference signal from a serial digital video signal of a dual link format, the parallel digital decoder 11 can be shared, and The FIFO memories 7 and 8 and the multiplexer 9 are replaced by the conventional configuration shown in FIGS.
It is possible to reduce to half of the example. Therefore, according to the present embodiment, it is possible to efficiently realize the apparatus without increasing the size of the apparatus and reducing the cost.
【００４８】また、本発明実施の形態のシリアルディジ
タル信号の受信装置においては、デュアルリンクフォー
マットだけでなく、シングルリンクフォーマットにも対
応可能となっており、当該シングルリンクフォーマット
のシリアルディジタル映像信号から輝度信号と色差信号
の復号を行う場合も、パラレルディジタルデコーダ１１
を共用化している。したがって、本実施の形態によれ
ば、装置構成を大型化させることなく、且つ、コストを
低減しつつ、さらに効率の良い回路構成を実現すること
が可能である。The serial digital signal receiving apparatus according to the embodiment of the present invention can support not only a dual link format but also a single link format. When decoding signals and color difference signals, the parallel digital decoder 11
Is shared. Therefore, according to the present embodiment, it is possible to realize a more efficient circuit configuration without increasing the size of the device configuration and reducing the cost.
【００４９】上述したように、本発明実施の形態のシリ
アルディジタル信号の受信装置によれば、シングルリン
ク対応のパラレルディジタルデコーダを共用化すること
が可能となり、また、４８０Ｐ、４：２：２フォーマッ
トの映像信号のＳＤＩデュアルリンク及びシングルリン
クの両フォーマットに対応する受信装置を、装置構成を
大型化させることなく、且つ、コストを低減しつつ、効
率よく実現することが可能である。As described above, according to the serial digital signal receiving apparatus of the embodiment of the present invention, it is possible to share a single link compatible parallel digital decoder, and it is also possible to use a 480P, 4: 2: 2 format. It is possible to efficiently realize a receiving apparatus that supports both the SDI dual link and single link formats of the video signal without increasing the size of the apparatus configuration and reducing the cost.
【００５０】最後に、本発明は上述した各実施の形態に
限定されることはなく、本発明に係る技術的思想を逸脱
しない範囲であれば、設計等に応じて種々の変更が可能
である。Finally, the present invention is not limited to the above embodiments, and various changes can be made according to the design and the like without departing from the technical idea of the present invention. .
【００５１】[0051]
【発明の効果】請求項１に記載の本発明に係るシリアル
ディジタル映像信号の受信装置によれば、２チャンネル
のデュアルリンクのライン順次ディジタル映像信号が１
チャンネルずつそれぞれ入力される第１，第２の先入れ
先出しメモリと、前記第１，第２の先入れ先出しメモリ
によってそれぞれ時間軸変換を行ったディジタル映像信
号を、ライン毎にマルチプレクスするマルチプレクス手
段と、前記マルチプレクスされたディジタル映像信号を
輝度信号と色差信号に復号する復号手段とを有すること
により、回路構成の大型化を防ぎ、且つ、コストも低減
しつつ、デュアルフォーマットのディジタル映像信号を
輝度信号と色差信号に復号可能である。According to the serial digital video signal receiving apparatus according to the first aspect of the present invention, the 2-channel dual link line sequential digital video signal is one.
A first and a second first-in first-out memory, each of which is input for each channel, and multiplexing means for multiplexing a digital video signal, which has been subjected to time-axis conversion by the first and the second first-in-first-out memories, for each line, By having decoding means for decoding the multiplexed digital video signal into a luminance signal and a color difference signal, it is possible to prevent the circuit configuration from becoming large and reduce the cost while converting the dual format digital video signal into a luminance signal. It can be decoded into a color difference signal.
【００５２】請求項２に記載の本発明に係るシリアルデ
ィジタル映像信号の受信装置によれば、２チャンネルの
デュアルリンクのライン順次ディジタル映像信号が１チ
ャンネルずつそれぞれ入力される第１，第２の先入れ先
出しメモリと、前記第１，第２の先入れ先出しメモリに
よってそれぞれ時間軸変換を行ったディジタル映像信号
を、ライン毎にマルチプレクスするマルチプレクス手段
と、他の入力である１チャンネルのシングルリンクのデ
ィジタル映像信号と、前記マルチプレクスされたディジ
タル映像信号とを、選択的に切り替える切り替え手段
と、当該切り替え手段により選択的に切り替えられたデ
ィジタル映像信号を輝度信号と色差信号に復号する復号
手段とを有することにより、回路構成の大型化を防ぎ、
且つ、コストも低減しつつ、デュアルフォーマットだけ
でなくシングルフォーマットにも対応可能である。According to the serial digital video signal receiving apparatus of the present invention, the first and second first-in-first-out first-to-first-in first-out, two-channel dual-link line-sequential digital video signals are input one by one. A memory, multiplexing means for multiplexing the digital video signals, each of which has been subjected to time axis conversion by the first and second first-in first-out memories, line by line; Switching means for selectively switching the multiplexed digital video signal, and decoding means for decoding the digital video signal selectively switched by the switching means into a luminance signal and a color difference signal. , To prevent the circuit configuration from becoming larger,
Further, it is possible to cope with not only the dual format but also a single format while reducing the cost.
【図１】本発明のシリアルディジタル映像信号の受信装
置が適用される一実施の形態の構成例を示すブロック図
である。FIG. 1 is a block diagram showing a configuration example of an embodiment to which a serial digital video signal receiving device of the present invention is applied.
【図２】本発明の実施の形態の受信装置におけるＦＩＦ
Ｏメモリの動作説明に用いる図（リンク合成部のタイミ
ングチャート）である。FIG. 2 is a diagram illustrating a FIF in the receiving apparatus according to the embodiment of the present invention
FIG. 4 is a diagram (a timing chart of a link combining unit) used for describing the operation of the O memory.
【図３】従来のデュアルリンクＳＤＩフォーマットのデ
ィジタル映像信号の受信装置の標準的な回路構成を示す
ブロック図である。FIG. 3 is a block diagram showing a standard circuit configuration of a conventional dual link SDI format digital video signal receiving apparatus.
【図４】従来のデュアルリンクＳＤＩフォーマットのデ
ィジタル映像信号の受信装置におけるＦＩＦＯメモリの
動作説明に用いる図（リンク合成部のタイミングチャー
ト）である。FIG. 4 is a diagram (timing chart of a link synthesizing unit) used to describe an operation of a FIFO memory in a conventional dual link SDI format digital video signal receiving apparatus.
【図５】従来のデュアル、シングル両フォーマットに対
応するディジタル信号の受信装置の標準的な回路構成を
示すブロック図である。FIG. 5 is a block diagram showing a standard circuit configuration of a conventional digital signal receiving apparatus supporting both dual and single formats.
１，２，３…入力端子、４，５，６…シリアル／パラレ
ル変換器、７，８…ＦＩＦＯメモリ、９…マルチプレク
サ、１０…切り替えスイッチ、１１…パラレルディジタ
ルデコーダ1, 2, 3 ... input terminal, 4, 5, 6 ... serial / parallel converter, 7, 8 ... FIFO memory, 9 ... multiplexer, 10 ... switch, 11 ... parallel digital decoder
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C025 AA30 BA25 BA30 DA01 DA10 5C055 AA01 BA01 BA05 EA02 EA04 HA11 5C057 AA01 AA06 AA08 BA00 CC04 EA02 EA07 EL01 GE07 GF08 GG05 GL00 ──────────────────────────────────────────────────の Continued on the front page F term (reference) 5C025 AA30 BA25 BA30 DA01 DA10 5C055 AA01 BA01 BA05 EA02 EA04 HA11 5C057 AA01 AA06 AA08 BA00 CC04 EA02 EA07 EL01 GE07 GF08 GG05 GL00
Claims (2)
順次ディジタル映像信号が１チャンネルずつそれぞれ入
力される第１，第２の先入れ先出しメモリと、 前記第１，第２の先入れ先出しメモリによってそれぞれ
時間軸変換を行ったディジタル映像信号を、ライン毎に
マルチプレクスするマルチプレクス手段と、 前記マルチプレクスされたディジタル映像信号を輝度信
号と色差信号に復号する復号手段とを有することを特徴
とするディジタルシリアル映像信号の受信装置。1. A first and second first-in first-out memory to which two-channel dual-link line-sequential digital video signals are input one channel at a time and a time-base conversion by the first and second first-in-first-out memories, respectively. Multiplexing means for multiplexing the digital video signal for each line, and decoding means for decoding the multiplexed digital video signal into a luminance signal and a chrominance signal. apparatus.
順次ディジタル映像信号が１チャンネルずつそれぞれ入
力される第１，第２の先入れ先出しメモリと、 前記第１，第２の先入れ先出しメモリによってそれぞれ
時間軸変換を行ったディジタル映像信号を、ライン毎に
マルチプレクスするマルチプレクス手段と、 他の入力である１チャンネルのシングルリンクのディジ
タル映像信号と、前記マルチプレクスされたディジタル
映像信号とを、選択的に切り替える切り替え手段と、 当該切り替え手段により選択的に切り替えられたディジ
タル映像信号を輝度信号と色差信号に復号する復号手段
とを有することを特徴とするディジタルシリアル映像信
号の受信装置。2. A time axis conversion is performed by first and second first-in first-out memories to which two-channel dual-link line-sequential digital video signals are input one by one, respectively, and the first and second first-in-first-out memories. Multiplexing means for multiplexing the digital video signal on a line-by-line basis, and switching means for selectively switching between one input single-link digital video signal as another input and the multiplexed digital video signal. And a decoding means for decoding the digital video signal selectively switched by the switching means into a luminance signal and a color difference signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10371501A JP2000197072A (en) | 1998-12-25 | 1998-12-25 | Receiver for digital serial video signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10371501A JP2000197072A (en) | 1998-12-25 | 1998-12-25 | Receiver for digital serial video signal |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000197072A true JP2000197072A (en) | 2000-07-14 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
| JP (1) | JP2000197072A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009253387A (en) * | 2008-04-01 | 2009-10-29 | Sony Corp | Chroma key processing apparatus and chroma key processing method |
| WO2011004647A1 (en) * | 2009-07-10 | 2011-01-13 | 株式会社ナナオ | Signal type determination device and signal type determination method |
| US8704949B2 (en) | 2008-04-01 | 2014-04-22 | Sony Corporation | Video processing apparatus and video processing method |
-
1998
- 1998-12-25 JP JP10371501A patent/JP2000197072A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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