JP2000196439A - Prescaler circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To enhance the C/N ratio (carrier/noise ratio) of an output signal of a prescaler circuit. SOLUTION: An output and its inverted output from a 1/2 frequency divider consisting of a dynamic flip-flop 29 and inverters 9-11 are fed to a signal selection circuit 30, the selection state of the signal selection circuit 30 is inverted every time the level of an external control signal m changes and the output of the signal selection circuit 30 decides the timing when the signal selection circuit 30 receives a level change in the external control signal (m). Furthermore, a dynamic flip-flop 31 is used to synchronize the output of the signal selection circuit 30 with an input clock XIN and the output is used for a frequency division signal. Thus, the signal selection circuit 30 continues 1/2 frequency division while the level of the external control signal (m) is constant and the signal selection circuit 30 conducts 1/3 frequency division only once just after the level of the external control signal (m) changes.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、複数のチャンネル
を持つコードレス電話や自動車電話等の周波数シンセサ
イザなどに使用されるプリスケーラ回路に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a prescaler circuit used for a frequency synthesizer of a cordless telephone or a car telephone having a plurality of channels.

【０００２】[0002]

【従来の技術】従来から、移動無線システムを利用した
コードレス電話や自動車電話等において、その複数のチ
ャンネルを得るために内蔵されている周波数シンセサイ
ザなどには、基準信号となる入力クロックに対して、そ
の周波数を分周して入力クロックに基づく分周信号を出
力するプリスケーラ回路が広く使用されている。2. Description of the Related Art Conventionally, in a cordless telephone or a car telephone using a mobile radio system, a frequency synthesizer or the like built in to obtain a plurality of channels is provided with an input clock as a reference signal. A prescaler circuit that divides the frequency and outputs a divided signal based on an input clock is widely used.

【０００３】このような従来のプリスケーラ回路につい
て、以下に説明する。[0003] Such a conventional prescaler circuit will be described below.

【０００４】図５は従来のプリスケーラ回路の構成を示
す回路図であり、その動作を表すタイミングチャートを
図６に示す。図５において、１〜４はそれぞれＰチャネ
ルＭＯＳトランジスタ、５〜８はそれぞれＮチャネルＭ
ＯＳトランジスタ、９〜１３はそれぞれインバータ、１
４〜２０はそれぞれＮＡＮＤ回路である。また、ＶＤＤ
は電源電圧、ＶＳＳは接地電圧、ｍは外部制御信号、Ｘ
ＩＮは入力クロックを示している。FIG. 5 is a circuit diagram showing a configuration of a conventional prescaler circuit. FIG. 6 is a timing chart showing the operation. In FIG. 5, reference numerals 1 to 4 denote P-channel MOS transistors, and reference numerals 5 to 8 denote N-channel M transistors.
OS transistors, 9 to 13 are inverters, 1
4 to 20 are NAND circuits, respectively. In addition, VDD
Is a power supply voltage, VSS is a ground voltage, m is an external control signal, X
IN indicates an input clock.

【０００５】このプリスケーラ回路においては、Ｐチャ
ネルＭＯＳトランジスタ１〜４とＮチャネルＭＯＳトラ
ンジスタ５〜８とはダイナミック型フリップフロップ２
９を構成し、このダイナミック型フリップフロップ２９
とインバータ９〜１１とで１／２分周器を構成してい
る。また、ＮＡＮＤ回路１４〜１６，１９，２０は信号
選択回路３０を構成し、ＮＡＮＤ回路１７，１８はタイ
ミングゲート３２を構成している。インバータ１２，１
３はそれぞれ反転信号生成用のインバータである。In this prescaler circuit, P-channel MOS transistors 1-4 and N-channel MOS transistors 5-8 are composed of dynamic flip-flop 2
9 and the dynamic flip-flop 29
And inverters 9 to 11 constitute a 1/2 frequency divider. The NAND circuits 14 to 16, 19, and 20 constitute a signal selection circuit 30, and the NAND circuits 17 and 18 constitute a timing gate 32. Inverter 12,1
3 is an inverter for generating an inverted signal.

【０００６】なお、上記の信号選択回路３０とタイミン
グゲート３２については、特公昭６１ー４１１７５号公
報に開示されている。The above-mentioned signal selection circuit 30 and timing gate 32 are disclosed in Japanese Patent Publication No. 61-41175.

【０００７】また、図６において、ＸＩＮは入力クロッ
ク、ｂはダイナミック型フリップフロップ２９およびイ
ンバータ９〜１１とで構成される１／２分周器の出力信
号、ｃはインバータ１２の出力信号、ｍは外部制御信
号、ｇはＮＡＮＤ回路１８の出力信号、ｈはＮＡＮＤ回
路１７の出力信号、ｉはＮＡＮＤ回路２０の出力信号、
ｊはＮＡＮＤ回路１９の出力信号、ｌはＮＡＮＤ回路１
４の出力信号、ｋはＮＡＮＤ回路１５の出力信号、ｄは
ＮＡＮＤ回路１６の出力信号である。In FIG. 6, XIN is an input clock, b is an output signal of a 1/2 frequency divider composed of a dynamic flip-flop 29 and inverters 9 to 11, c is an output signal of an inverter 12, m Is an external control signal, g is an output signal of the NAND circuit 18, h is an output signal of the NAND circuit 17, i is an output signal of the NAND circuit 20,
j is the output signal of the NAND circuit 19, l is the NAND circuit 1
4, k is an output signal of the NAND circuit 15, and d is an output signal of the NAND circuit 16.

【０００８】以上のように構成された従来のプリスケー
ラ回路においては、入力クロックＸＩＮを、縦続接続さ
れた２個のインバータ９，１０に入力することで、２相
のクロックを生成し、ダイナミック型フリップフロップ
２９の出力をインバータ１１に入力し、その出力をダイ
ナミック型フリップフロップ２９の入力に帰還すること
により、１／２分周器として動作する。In the conventional prescaler circuit configured as described above, a two-phase clock is generated by inputting an input clock XIN to two cascaded inverters 9 and 10 to generate a dynamic flip-flop. The output of the flip-flop 29 is input to the inverter 11 and the output is fed back to the input of the dynamic flip-flop 29, thereby operating as a 1/2 frequency divider.

【０００９】この１／２分周器の出力信号ｂとインバー
タ１２によって逆相とした出力信号ｃとを各々ＮＡＮＤ
回路１４，１５に入力する。また、外部制御信号ｍにレ
ベルの変化が起こった時には、３入力のＮＡＮＤ回路１
９，２０によって構成したＲＳラッチ回路の出力信号
ｉ，ｊはＬレベルとＨレベルとに交互に変化する。ＮＡ
ＮＤ回路１９，２０の出力を、各ＮＡＮＤ回路１４，１
５の他方の入力とすることにより、インバータ１１の出
力信号ｂとインバータ１２の出力信号ｃとを切り替え
る。The output signal b of the 分 frequency divider and the output signal c whose phase is inverted by the inverter 12 are respectively NANDed.
Input to circuits 14 and 15. When a level change occurs in the external control signal m, the three-input NAND circuit 1
The output signals i, j of the RS latch circuit constituted by 9 and 20 alternately change between L level and H level. NA
The outputs of the ND circuits 19, 20 are connected to the NAND circuits 14, 1
5, the output signal b of the inverter 11 and the output signal c of the inverter 12 are switched.

【００１０】そのようにして切り替えられた出力信号
ｌ，ｋをＮＡＮＤ回路１６に入力して合成することによ
り、外部制御信号ｍが変化する毎にＮＡＮＤ回路１６の
出力信号ｄの位相が半周期だけシフトされることとな
り、入力クロックＸＩＮからみると、１個分のクロック
の立ち上がりが間引かれることとなる。The output signals l and k switched as described above are input to the NAND circuit 16 and synthesized, so that the phase of the output signal d of the NAND circuit 16 changes by a half cycle every time the external control signal m changes. This means that the rising edge of one clock is thinned out from the viewpoint of the input clock XIN.

【００１１】さらに、外部制御信号ｍのレベル変化をＲ
Ｓラッチ回路に取り込むタイミングを、インバータ１１
の出力信号ｂとインバータ１２の出力信号ｃとを切り替
えた後の出力信号ｌ，ｋ、つまりＮＡＮＤ回路１６の出
力信号ｄで決定している。Further, the level change of the external control signal m is represented by R
The timing of taking in the S latch circuit is determined by the inverter 11
And the output signal 1, k after switching between the output signal b of the inverter 12 and the output signal c of the inverter 12, that is, the output signal d of the NAND circuit 16.

【００１２】以上のような動作により、入力クロックＸ
ＩＮに対して、外部制御信号ｍのレベル変化がない時は
１／２分周動作し、レベル変化がある時は１／３分周動
作をすることとなる。With the above operation, the input clock X
When the level of the external control signal m does not change with respect to IN, the frequency dividing operation is performed.

【００１３】図７は上記のプリスケーラ回路を用いて構
成される代表的なＰＬＬシンセサイザの構成を示すブロ
ック図である。図７において、５１は電圧制御発振器
（ＶＣＯ）、５２はＮ分の１分周もしくは（Ｎ＋１）の
１分周を行うプリスケーラ回路、５３はプログラマブル
カウンタ、５４は位相比較器、５５は水晶発振器、５６
は基準周波数カウンタ、５７はローパスフィルタ（ＬＰ
Ｆ）である。FIG. 7 is a block diagram showing the configuration of a typical PLL synthesizer constructed using the above prescaler circuit. 7, reference numeral 51 denotes a voltage controlled oscillator (VCO); 52, a prescaler circuit that performs 1 / N or (N + 1) division by 1; 53, a programmable counter; 54, a phase comparator; 55, a crystal oscillator; 56
Is a reference frequency counter, 57 is a low-pass filter (LP
F).

【００１４】[0014]

【発明が解決しようとする課題】しかしながら、上記の
ような従来のプリスケーラ回路では、以下のような問題
点が発生する。その問題点について説明する。However, the following problems occur in the conventional prescaler circuit as described above. The problem will be described.

【００１５】偶数分周時には、最終分周出力信号である
ＡＮＤ回路１６の出力信号ｄはインバータ１１の出力信
号ｂもしくはインバータ１２の出力信号ｃのどちらか一
方で生成される。これに対し奇数分周時、つまり間引き
が行われて信号選択回路３１の出力切り替えが起こった
時には、最終分周出力信号であるＡＮＤ回路１６の出力
信号ｄはインバータ１１の出力信号ｂとインバータ１２
の出力信号ｃで交互に生成されることになる。At the time of even frequency division, the output signal d of the AND circuit 16 which is the final frequency divided output signal is generated by either the output signal b of the inverter 11 or the output signal c of the inverter 12. On the other hand, at the time of odd frequency division, that is, when the output of the signal selection circuit 31 is switched due to the thinning-out, the output signal d of the AND circuit 16 which is the final frequency divided output signal is output from the output signal b of the inverter 11 and the output signal of the inverter 12
Are generated alternately with the output signal c of

【００１６】この時、インバータ１２の出力信号ｃはイ
ンバータ１１の出力信号ｂに対してインバータ１２の遅
延時間だけ遅れることとなり、僅かではあるがＡＮＤ回
路１６の出力信号ｄにＦＭ変調がかかってしまい、例え
ば周波数シンセサイザで用いると、その電圧制御発振器
（以下、ＶＣＯと略す）の出力周波数の近傍に不要なス
プリアス成分を発生してしまう。At this time, the output signal c of the inverter 12 is delayed from the output signal b of the inverter 11 by the delay time of the inverter 12, and the FM output is slightly applied to the output signal d of the AND circuit 16. For example, when used in a frequency synthesizer, an unnecessary spurious component is generated near the output frequency of the voltage controlled oscillator (hereinafter, abbreviated as VCO).

【００１７】ここで、ＶＣＯの近傍に発生するスプリア
スについて説明する。例えば周波数シンセサイザは、Ｖ
ＣＯ、位相比較器、基準周波数カウンタ、プリスケーラ
回路、プログラマブルカウンタおよびループフィルタ
（ローパスフィルタ）で構成されている。ここで、プリ
スケーラ回路とプログラマブルカウンタとは、合わせて
モデュラスカウンタとも呼ばれる。上記のプリスケーラ
回路を、奇数分周に設定した場合には、位相比較器に入
力されている基準周波数をＦｒｅｆとすると、ＶＣＯの
発振周波数Ｆｖｃｏ＋（Ｆｒｅｆ／２）のところに、目
的とする信号以外の不要なスプリアス成分が発生し、出
力信号のＣ／Ｎ比（キャリア／ノイズ比）を劣化させて
しまうという問題点を有していた。Here, the spurious generated near the VCO will be described. For example, a frequency synthesizer
It comprises a CO, a phase comparator, a reference frequency counter, a prescaler circuit, a programmable counter, and a loop filter (low-pass filter). Here, the prescaler circuit and the programmable counter are also collectively referred to as a modulus counter. In the case where the prescaler circuit is set to odd-numbered frequency division, assuming that the reference frequency input to the phase comparator is Fref, the signal other than the target signal is located at the oscillation frequency Fvco + (Fref / 2) of the VCO. Unnecessary spurious components are generated, and the C / N ratio (carrier / noise ratio) of the output signal is deteriorated.

【００１８】本発明は、上記従来の問題点を解決するも
ので、例えばＶＣＯ、位相比較器、基準周波数カウン
タ、プリスケーラ回路、プログラマブルカウンタおよび
ループフィルタで構成されている周波数シンセサイザに
おいて、プリスケーラ回路を奇数分周に設定した場合で
も、位相比較器に入力されている基準周波数をＦｒｅｆ
として、ＶＣＯの発振周波数Ｆｖｃｏ＋（Ｆｒｅｆ／
２）のところにおけるスプリアスの発生を防止し、出力
信号のＣ／Ｎ比を向上させることができるプリスケーラ
回路を提供することを目的とする。The present invention solves the above-mentioned conventional problems. For example, in a frequency synthesizer comprising a VCO, a phase comparator, a reference frequency counter, a prescaler circuit, a programmable counter and a loop filter, an odd number of prescaler circuits are used. Even when frequency division is set, the reference frequency input to the phase comparator is
The oscillation frequency of the VCO, Fvco + (Fref /
It is an object of the present invention to provide a prescaler circuit that can prevent the occurrence of spurious in 2) and improve the C / N ratio of an output signal.

【００１９】[0019]

【課題を解決するための手段】上記の課題を解決するた
めに、本発明のプリスケーラ回路は、外部制御信号のレ
ベルが一定の期間は１／２分周動作を継続し、外部制御
信号がレベル変化を起こした直後に各々１回だけ１／３
分周動作をすることになり、外部制御信号のレベル変化
の回数を変えることで、１／３分周する回数を変更し、
この際にダイナミック型フリップフロップを用いて、分
周信号を入力クロックに同期させ、プリスケーラ回路を
単一の位相で動作させている。これによって、偶数分周
の時も奇数分周の時も、回路の遅延によるＦＭ変調がか
かることなく１／２分周と１／３分周の切り替えを行う
ことができる。In order to solve the above-mentioned problems, the prescaler circuit of the present invention continues the 1/2 frequency dividing operation while the level of the external control signal is constant, and the level of the external control signal becomes low. Immediately after each change, 1/3 each
The frequency dividing operation is performed, and the number of times the level of the external control signal changes is changed, thereby changing the number of times the frequency is divided by ３.
At this time, the divided signal is synchronized with the input clock by using a dynamic flip-flop, and the prescaler circuit is operated in a single phase. As a result, in both the even frequency division and the odd frequency division, switching between 1/2 frequency division and 1/3 frequency division can be performed without applying FM modulation due to circuit delay.

【００２０】また、上記の構成に加え、信号選択回路の
出力を１／Ｎ（Ｎは２以上の整数）分周器に供給するよ
うにして、外部制御信号のレベルが一定の期間は１／２
Ｎ分周動作を継続し、外部制御信号がレベル変化をした
直後に各々１回だけ１／（２Ｎ＋１）分周動作をさせ、
外部制御信号のレベル変化の回数を変えることにより、
１／（２Ｎ＋１）分周する回数を変更するようにしてい
る。Further, in addition to the above configuration, the output of the signal selection circuit is supplied to a 1 / N (N is an integer of 2 or more) frequency divider so that the level of the external control signal is 1 / N during a constant period. 2
The N frequency dividing operation is continued, and the 1 / (2N + 1) frequency dividing operation is performed only once each time immediately after the level of the external control signal changes,
By changing the number of level changes of the external control signal,
The number of times of frequency division by 1 / (2N + 1) is changed.

【００２１】このように、ダイナミック型フリップフロ
ップによって、分周信号を入力クロックに同期させるこ
とで、プリスケーラ回路を単一の位相で動作させると、
分周比Ｎと遅延の影響を受けずに、分周比として２Ｎ分
周ならびに（２Ｎ＋１）分周を安定して行うことがで
き、利用対象とする装置においてその出力信号として、
目的とする信号以外のスプリアスの発生を防止し、出力
信号におけるＣ／Ｎ比を向上させることができる。As described above, when the prescaler circuit is operated in a single phase by synchronizing the divided signal with the input clock by the dynamic flip-flop,
The 2N frequency division and the (2N + 1) frequency division can be performed stably without being affected by the frequency division ratio N and the delay.
Spurious components other than the target signal can be prevented from occurring, and the C / N ratio of the output signal can be improved.

【００２２】[0022]

【発明の実施の形態】本発明の請求項１記載のプリスケ
ーラ回路は、各種電子回路の動作タイミングを発生する
ための基準信号となる入力クロックに対して、その周波
数を分周して入力クロックに基づく分周信号を出力する
プリスケーラ回路であって、各種電子回路の動作タイミ
ングを発生するための基準信号となる入力クロックに対
して、その周波数を分周して入力クロックに基づく分周
信号を出力するプリスケーラ回路であって、第１のダイ
ナミック型フリップフロップと第１のインバータとから
なり入力クロックを１／２分周する１／２分周器と、１
／２分周器の出力を反転させる第２のインバータと、第
１および第２のインバータの出力信号を、外部制御信号
のレベル変化に応答して選択的に出力する信号選択回路
と、信号選択回路が外部制御信号のレベル変化を取り込
むタイミングを、信号選択回路の出力信号により決定す
るタイミングゲートと、信号選択回路の出力信号をデー
タ信号として入力クロックと同期をとる第２のダイナミ
ック型フリップフロップとを備え、第２のダイナミック
型フリップフロップの出力端から分周信号を得るように
したことを特徴とする。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A prescaler circuit according to a first aspect of the present invention divides the frequency of an input clock serving as a reference signal for generating operation timings of various electronic circuits into an input clock. A prescaler circuit that outputs a frequency-divided signal based on an input clock serving as a reference signal for generating operation timings of various electronic circuits, and divides the frequency to output a frequency-divided signal based on the input clock. A prescaler circuit, comprising a first dynamic flip-flop and a first inverter, for dividing the input clock by １ ／,
A second inverter for inverting the output of the ２ frequency divider, a signal selection circuit for selectively outputting output signals of the first and second inverters in response to a level change of an external control signal, A timing gate for determining a timing at which the circuit captures a level change of the external control signal by an output signal of the signal selection circuit, and a second dynamic flip-flop for synchronizing the input signal with the output signal of the signal selection circuit as a data signal; And a frequency-divided signal is obtained from the output terminal of the second dynamic flip-flop.

【００２３】この構成によると、外部制御信号のレベル
が一定の期間は１／２分周動作を継続し、外部制御信号
がレベル変化を起こした直後に各々１回だけ１／３分周
動作をすることになり、外部制御信号のレベル変化の回
数を変えることで、１／３分周する回数を変更する。こ
の際に、第２のダイナミック型フリップフロップから入
力クロックで同期をとった分周信号が出力されているの
で、偶数分周の時も奇数分周の時も、回路の遅延による
ＦＭ変調がかかることなく１／２分周と１／３分周の切
り替えを行うことができる。According to this configuration, the 周 frequency dividing operation is continued while the level of the external control signal is constant, and the １ ／ frequency dividing operation is performed only once each time the level of the external control signal changes. That is, the number of times the frequency of the external control signal is changed is changed, thereby changing the number of times the frequency is divided by ３. At this time, since the frequency-divided signal synchronized with the input clock is output from the second dynamic flip-flop, the FM modulation due to the delay of the circuit is applied in both the even frequency division and the odd frequency division. The switching between 1/2 frequency division and 1/3 frequency division can be performed without any problem.

【００２４】請求項２記載のプリスケーラ回路は、各種
電子回路の動作タイミングを発生するための基準信号と
なる入力クロックに対して、その周波数を分周して入力
クロックに基づく分周信号を出力するプリスケーラ回路
であって、第１のダイナミック型フリップフロップと第
１のインバータとからなり入力クロックを１／２分周す
る１／２分周器と、１／２分周器の出力を反転させる第
２のインバータと、第１および第２のインバータの出力
信号を、外部制御信号のレベル変化に応答して選択的に
出力する信号選択回路と、信号選択回路の出力信号をデ
ータ信号として入力クロックと同期をとる第２のダイナ
ミック型フリップフロップと第２のダイナミック型フリ
ップフロップの出力信号を１／Ｎ（Ｎは２以上の整数）
分周する１／Ｎ分周器と、信号選択回路が外部制御信号
のレベル変化を取り込む期間を、１／Ｎ分周器における
１／Ｎ分周するまでの中間分周信号により決定し、かつ
信号選択回路が外部制御信号のレベル変化を取り込むタ
イミングを、信号選択回路の出力信号により決定するタ
イミングゲートとを備え、１／Ｎ分周器の出力端から分
周信号を得るようにしたことを特徴とする。According to a second aspect of the present invention, a prescaler circuit divides the frequency of an input clock serving as a reference signal for generating operation timings of various electronic circuits and outputs a divided signal based on the input clock. A prescaler circuit, comprising a first dynamic flip-flop and a first inverter, a 1/2 frequency divider for dividing an input clock by 1/2, and a second frequency divider for inverting an output of the 1/2 frequency divider. A second inverter, a signal selection circuit for selectively outputting output signals of the first and second inverters in response to a level change of an external control signal, and an input clock including an output signal of the signal selection circuit as a data signal. The second dynamic flip-flop to be synchronized and the output signal of the second dynamic flip-flop are 1 / N (N is an integer of 2 or more)
A 1 / N frequency divider for frequency division and a period during which the signal selection circuit captures a level change of the external control signal are determined by an intermediate frequency divided signal until the 1 / N frequency division in the 1 / N frequency divider, and A timing gate for determining a timing at which the signal selection circuit captures a level change of the external control signal based on an output signal of the signal selection circuit, and obtaining a frequency-divided signal from an output terminal of the 1 / N frequency divider. Features.

【００２５】この構成によると、信号選択回路の出力を
１／Ｎ分周器に供給するようにしたので、外部制御信号
のレベルが一定の期間は１／２Ｎ分周動作を継続し外部
制御信号がレベル変化をした直後に各々１回だけ１／
（２Ｎ＋１）分周動作をすることとなり、外部制御信号
のレベル変化の回数を変えることにより、１／（２Ｎ＋
１）分周する回数を変更する。この際に、第２のダイナ
ミック型フリップフロップは入力クロックで同期をとっ
た信号が出力されているので、偶数分周の時も奇数分周
の時も、回路の遅延によるＦＭ変調がかかることなく１
／２Ｎ分周と１／（２Ｎ＋１）分周の切り替えを行うこ
とができる。According to this configuration, the output of the signal selection circuit is supplied to the 1 / N frequency divider, so that the 1 / 2N frequency dividing operation is continued while the level of the external control signal is constant, and the external control signal is supplied. Immediately after each level change,
The (2N + 1) frequency dividing operation is performed, and by changing the number of level changes of the external control signal, 1 / (2N +
1) Change the frequency of frequency division. At this time, since the signal synchronized with the input clock is output from the second dynamic flip-flop, the FM modulation due to the delay of the circuit is not performed at both the even frequency division and the odd frequency division. 1
Switching between the / 2N frequency division and the 1 / (2N + 1) frequency division can be performed.

【００２６】このように、第２のダイナミック型フリッ
プフロップによって、分周信号を入力クロックに同期さ
せることで、プリスケーラ回路を単一の位相で動作させ
ると、分周比Ｎと遅延の影響を受けずに、分周比として
２Ｎ分周ならびに（２Ｎ＋１）分周を安定して行うこと
ができ、利用対象とする装置においてその出力信号とし
て、目的とする信号以外のスプリアスの発生を防止し、
出力信号におけるＣ／Ｎ比を向上させることができる。As described above, when the prescaler circuit is operated in a single phase by synchronizing the frequency-divided signal with the input clock by the second dynamic flip-flop, it is affected by the frequency division ratio N and the delay. Instead, it is possible to stably perform 2N frequency division and (2N + 1) frequency division as a frequency division ratio, and to prevent the generation of spurious components other than the target signal as an output signal in a target device.
The C / N ratio in the output signal can be improved.

【００２７】以下、本発明の実施の形態を示すプリスケ
ーラ回路について、図面を参照しながら具体的に説明す
る。Hereinafter, a prescaler circuit according to an embodiment of the present invention will be specifically described with reference to the drawings.

【００２８】（第１の実施の形態）本発明の第１の実施
の形態のプリスケーラ回路について説明する。(First Embodiment) A prescaler circuit according to a first embodiment of the present invention will be described.

【００２９】図１は第１の実施の形態のプリスケーラ回
路の構成を示す回路図である。この回路の動作を表すタ
イミングチャートを図２に示す。図１において、１〜
４、２１〜２４はＰチャネルＭＯＳトランジスタ、５〜
８，２５〜２８はＮチャネルＭＯＳトランジスタであ
り、これらで第１および第２のダイナミック型フリップ
フロップ２９，３１を構成している。また、第１のダイ
ナミック型フリップフロップ２９とインバータ９〜１１
とで１／２分周器が構成される。FIG. 1 is a circuit diagram showing the configuration of the prescaler circuit according to the first embodiment. FIG. 2 is a timing chart showing the operation of this circuit. In FIG.
4, 21 to 24 are P-channel MOS transistors;
Reference numerals 8, 25 to 28 denote N-channel MOS transistors, which constitute first and second dynamic flip-flops 29, 31. Further, the first dynamic flip-flop 29 and the inverters 9 to 11
And a 1/2 frequency divider are configured.

【００３０】また、１２，１３はインバータ、１４〜２
０はＮＡＮＤ回路である。ＮＡＮＤ回路１４〜１６，１
９，２０は信号選択回路３０を構成し、ＮＡＮＤ回路１
７、１８はタイミングゲート３２を構成している。イン
バータ１２，１３はそれぞれ反転信号生成用のインバー
タである。なお、信号選択回路３０とタイミングゲート
３２については特公昭６１−４１１７５号公報に開示さ
れている。従来例との違いは、第２のダイナミック型フ
リップフロップ３１を設けて、ＮＡＮＤ回路１６の出力
信号ｄを入力クロックＸＩＮに同期させてダイナミック
型フリップフロップ３１の出力信号を分周信号として取
り出している点である。Reference numerals 12 and 13 denote inverters, 14 to 2
0 is a NAND circuit. NAND circuits 14 to 16, 1
Reference numerals 9 and 20 constitute a signal selection circuit 30, and the NAND circuit 1
7 and 18 constitute the timing gate 32. Each of the inverters 12 and 13 is an inverter for generating an inverted signal. The signal selection circuit 30 and the timing gate 32 are disclosed in Japanese Patent Publication No. 61-41175. The difference from the conventional example is that a second dynamic flip-flop 31 is provided, the output signal d of the NAND circuit 16 is synchronized with the input clock XIN, and the output signal of the dynamic flip-flop 31 is extracted as a frequency-divided signal. Is a point.

【００３１】図２において、ＸＩＮは入力クロック、ｂ
はダイナミック型フリップフロップ２９とインバータ９
〜１１で構成される１／２分周器の出力信号、ｃはイン
バータ１２の出力信号、ｍは外部制御信号、ｇはＮＡＮ
Ｄ回路１８の出力信号、ｈはＮＡＮＤ回路１７の出力信
号、ｉはＮＡＮＤ回路２０の出力信号、ｊはＮＡＮＤ回
路１９の出力信号、ｌはＮＡＮＤ回路１４の出力信号、
ｋはＮＡＮＤ回路１５の出力信号、ｄはＮＡＮＤ回路１
６の出力信号、ｅはダイナミック型フリップフロップ３
１の出力信号である。その他は図６と同様である。In FIG. 2, XIN is an input clock, b
Is a dynamic flip-flop 29 and an inverter 9
, An output signal of the 分 frequency divider composed of 11, c, an output signal of the inverter 12, m, an external control signal, and g, a NAN.
The output signal of the D circuit 18, h is the output signal of the NAND circuit 17, i is the output signal of the NAND circuit 20, j is the output signal of the NAND circuit 19, l is the output signal of the NAND circuit 14,
k is the output signal of the NAND circuit 15 and d is the NAND circuit 1
6, the output signal e is a dynamic flip-flop 3.
1 output signal. Others are the same as FIG.

【００３２】以上のように構成されたプリスケーラ回路
においては、入力クロックＸＩＮを、縦続接続された２
個のインバータ９，１０に入力することで、２相のクロ
ックを生成し、ダイナミック型フリップフロップ２９の
出力をインバータ１１に入力し、その出力をダイナミッ
ク型フリップフロップ２９の入力に帰還することによ
り、１／２分周器として動作する。In the prescaler circuit configured as described above, the input clock XIN is connected to the cascade-connected 2
By inputting to the inverters 9 and 10, a two-phase clock is generated, the output of the dynamic flip-flop 29 is input to the inverter 11, and the output is fed back to the input of the dynamic flip-flop 29. It operates as a 1/2 frequency divider.

【００３３】この１／２分周器の出力信号ｂとインバー
タ１２によって逆相とした出力信号ｃとを各々ＮＡＮＤ
回路１４，１５に入力する。また、外部制御信号ｍにレ
ベルの変化が起こった時には、３入力のＮＡＮＤ回路１
９，２０によって構成したＲＳラッチ回路の出力信号
ｉ，ｊはＬレベルとＨレベルとに交互に変化する。ＮＡ
ＮＤ回路１９，２０の出力を各ＮＡＮＤ回路１４，１５
の他方の入力とすることにより２相を切り替える。The output signal b of the 1/2 frequency divider and the output signal c whose phase is inverted by the inverter 12 are respectively NANDed.
Input to circuits 14 and 15. When a level change occurs in the external control signal m, the three-input NAND circuit 1
The output signals i, j of the RS latch circuit constituted by 9 and 20 alternately change between L level and H level. NA
The outputs of the ND circuits 19 and 20 are connected to the NAND circuits 14 and 15 respectively.
The two phases are switched by using the other input of.

【００３４】そのようにして切り替えられた出力信号
ｌ，ｋを入力とするＮＡＮＤ回路１６の出力信号ｄは、
外部制御信号ｍの極性が変化すると、第１のダイナミッ
ク型フリップフロップ２９とインバータ９〜１１で構成
されている１／２分周器の出力信号ｂとインバータ１２
によって逆相とした出力信号ｃは、交互に出力されてい
くこととなり、位相が半周期ずつ変化することになる。
出力信号ｄが半周期変化するということは、入力クロッ
クＸＩＮが１周期分間引かれたこととなって１／３分周
器として動作する。The output signal d of the NAND circuit 16 which receives the output signals l and k switched as described above is
When the polarity of the external control signal m changes, the output signal b of the 1/2 frequency divider composed of the first dynamic flip-flop 29 and the inverters 9 to 11 and the inverter 12
As a result, the output signal c having the opposite phase is output alternately, and the phase changes by half a cycle.
The fact that the output signal d changes by a half cycle means that the input clock XIN has been subtracted for one cycle and operates as a ３ frequency divider.

【００３５】さらに、ＮＡＮＤ回路１６の出力信号ｄを
入力とする第２のダイナミック型フリップフロップ３１
は入力クロックＸＩＮで出力ｄの状態を取り込み、入力
クロックＸＩＮの立ち上がりのタイミングで出力信号ｅ
を生成することにより、外部制御信号ｍの極性変化が起
こっても、入力クロックＸＩＮの一つの位相で出力され
ていくことになる。Further, a second dynamic flip-flop 31 to which the output signal d of the NAND circuit 16 is input is provided.
Captures the state of the output d at the input clock XIN, and outputs the output signal e at the rising timing of the input clock XIN.
Is generated, even if a change in the polarity of the external control signal m occurs, the signal is output at one phase of the input clock XIN.

【００３６】この実施の形態のプリスケーラ回路によれ
ば、外部制御信号のレベルが一定の期間は１／２分周動
作を継続し、外部制御信号がレベル変化を起こした直後
に各々１回だけ１／３分周動作をすることになり、外部
制御信号のレベル変化の回数を変えることで、１／３分
周する回数を変更し、この際に第２のダイナミック型フ
リップフロップ３１からは入力クロックＸＩＮで同期を
とった分周信号が出力されているので、偶数分周の時も
奇数分周の時も、回路の遅延によるＦＭ変調がかかるこ
となく１／２分周と１／３分周の切り替えを行うことが
できる。According to the prescaler circuit of this embodiment, the 外部 frequency dividing operation is continued during the period when the level of the external control signal is constant, and each time the level of the external control signal is changed, the １ frequency dividing operation is performed only once. Therefore, the frequency of the external control signal is changed to change the number of times the frequency is divided by 1/3. At this time, the input clock from the second dynamic flip-flop 31 is Since the frequency-divided signal synchronized with XIN is output, the frequency-divided signal is divided into 1/2 and 1/3 without FM modulation due to the delay of the circuit in both the even frequency division and the odd frequency division. Can be switched.

【００３７】したがって、例えばＶＣＯ、位相比較器、
基準周波数カウンタ、プリスケーラ回路、プログラマブ
ルカウンタおよびループフィルタで構成されている周波
数シンセサイザにおいて、プリスケーラ回路を奇数分周
に設定した場合でも、位相比較器に入力されている基準
周波数をＦｒｅｆとして、ＶＣＯの発振周波数Ｆｖｃｏ
＋（Ｆｒｅｆ／２）のところにおけるスプリアスの発生
を防止し、出力信号のＣ／Ｎ比を向上させることができ
る。Therefore, for example, a VCO, a phase comparator,
In a frequency synthesizer composed of a reference frequency counter, a prescaler circuit, a programmable counter, and a loop filter, even when the prescaler circuit is set to an odd frequency division, the reference frequency input to the phase comparator is set to Fref and the oscillation of the VCO is performed. Frequency Fvco
The generation of spurious at + (Fref / 2) can be prevented, and the C / N ratio of the output signal can be improved.

【００３８】（第２の実施の形態）本発明の第２の実施
の形態のプリスケーラ回路について説明する。(Second Embodiment) A prescaler circuit according to a second embodiment of the present invention will be described.

【００３９】図３は第２の実施の形態のプリスケーラ回
路の構成を示す回路図である。このプリスケーラ回路は
１／１６・１／１７分周回路である。その動作を表すタ
イミングチャートを図４に示す。図３において、３６は
インバータ、３７はＮＡＮＤ回路である。３３〜３５は
トグル型フリップフロップであり、１／８分周器を構成
している。FIG. 3 is a circuit diagram showing the configuration of the prescaler circuit according to the second embodiment. This prescaler circuit is a 1/16 × 1/17 frequency dividing circuit. FIG. 4 is a timing chart showing the operation. In FIG. 3, 36 is an inverter, and 37 is a NAND circuit. Reference numerals 33 to 35 denote toggle flip-flops, which constitute a 1/8 frequency divider.

【００４０】また、図４において、ＸＩＮは入力クロッ
ク、ｂはダイナミック型フリップフロップ２９とインバ
ータ９〜１１で構成される１／２分周器の出力信号、ｃ
はインバータ１２の出力信号、ｍは外部制御信号、ｇは
ＮＡＮＤ回路１８の出力信号、ｈはＮＡＮＤ回路１７の
出力信号、ｉはＮＡＮＤ回路２０の出力信号、ｊはＮＡ
ＮＤ回路１９の出力信号、ｌはＮＡＮＤ回路１４の出力
信号、ｋはＮＡＮＤ回路１５の出力信号、ｄはＮＡＮＤ
回路１６の出力信号、ｅはダイナミック型フリップフロ
ップ３１の出力信号、ｎはトグル型フリップフロップ３
３の出力信号、ｏはトグル型フリップフロップ３４の出
力信号、ｐはインバータ３９の出力信号である。In FIG. 4, XIN is an input clock, b is an output signal of a 1/2 frequency divider composed of a dynamic flip-flop 29 and inverters 9 to 11, c
Is an output signal of the inverter 12, m is an external control signal, g is an output signal of the NAND circuit 18, h is an output signal of the NAND circuit 17, i is an output signal of the NAND circuit 20, and j is NA
An output signal of the ND circuit 19, 1 is an output signal of the NAND circuit 14, k is an output signal of the NAND circuit 15, and d is a NAND signal.
The output signal of the circuit 16, e is the output signal of the dynamic flip-flop 31, and n is the toggle flip-flop 3.
3, the output signal o is the output signal of the toggle flip-flop 34, and p is the output signal of the inverter 39.

【００４１】ここで、信号ｐと信号ｍの関係について説
明する。信号ｎ，ｏがともにＨレべルのとき、信号ｐは
Ｈレベルになる。このとき、３入力ＮＡＮＤ回路１７，
１８は信号ｐ以外の信号ｍ，ｄによって出力状態が決定
する。信号ｎ，ｏのどちらか一方でもＬレベルであるな
ら、信号ｐはＬレベルになり、３入力ＮＡＮＤ回路１
７，１８の出力は信号ｍ，ｄに関係なくＨレベルにな
る。Here, the relationship between the signal p and the signal m will be described. When the signals n and o are both at the H level, the signal p goes to the H level. At this time, the three-input NAND circuit 17,
The output state 18 is determined by the signals m and d other than the signal p. If either one of the signals n and o is at L level, the signal p becomes L level and the three-input NAND circuit 1
The outputs of 7 and 18 become H level irrespective of the signals m and d.

【００４２】なお、信号ｐで信号ｍを制限しているの
は、信号ｇ，ｈのＬレベルを出力する回数を減少させる
ためである。このようにすると、外部制御信号ｍの極性
変化を信号ｇ，ｈとして出力する際に、入力クロックＸ
ＩＮで同期をとったダイナミック型フリップフロップと
次段のトグル型フリップフロップの遅延時間のタイミン
グで取り込むことができるので、より安定した動作が可
能となる。つまり、これは、信号ｇ，ｈの出力タイミン
グが入力クロックＸＩＮに対して確定できているという
ことになる。The reason why the signal m is limited by the signal p is to reduce the number of times the signals g and h are output at the L level. With this configuration, when the polarity change of the external control signal m is output as the signals g and h, the input clock X
Since the dynamic flip-flop synchronized with IN and the toggle flip-flop at the next stage can be fetched at the timing of the delay time, more stable operation is possible. That is, this means that the output timings of the signals g and h have been determined with respect to the input clock XIN.

【００４３】また、上記の実施の形態２では、１／８分
周器を用いたが、分周比Ｎは８に限らず、２以上ならい
くらでもよい。In the second embodiment, the 1/8 frequency divider is used. However, the frequency division ratio N is not limited to 8, and may be any number as long as it is 2 or more.

【００４４】以上の実施の形態の構成により、プリスケ
ーラ回路を単一の位相で動作させることによって、分周
比Ｎと遅延の影響を受けずに、分周比として２Ｎ分周な
らびに（２Ｎ＋１）分周を安定して行うことができる。By operating the prescaler circuit with a single phase according to the configuration of the above embodiment, the 2N frequency division and the (2N + 1) frequency division can be performed without being affected by the frequency division ratio N and the delay. Circumference can be performed stably.

【００４５】その結果、利用対象とする装置において、
その出力信号として目的とする信号以外のスプリアスの
発生を防止し、出力信号におけるＣ／Ｎ比を向上するこ
とができる。As a result, in the device to be used,
Spurious components other than the target signal can be prevented from being generated as the output signal, and the C / N ratio of the output signal can be improved.

【００４６】例えばＶＣＯ、位相比較器、基準周波数カ
ウンタ、プリスケーラ回路、プログラマブルカウンタお
よびループフィルタで構成されている周波数シンセサイ
ザにおいて、プリスケーラ回路を奇数分周に設定した場
合でも、位相比較器に入力されている基準周波数をＦｒ
ｅｆとして、ＶＣＯの発振周波数Ｆｖｃｏ＋（Ｆｒｅｆ
／２）のところにおけるスプリアスの発生を防止し、出
力信号のＣ／Ｎ比を向上することができる。For example, in a frequency synthesizer composed of a VCO, a phase comparator, a reference frequency counter, a prescaler circuit, a programmable counter and a loop filter, even if the prescaler circuit is set to an odd frequency division, it is input to the phase comparator. The reference frequency
As ef, the oscillation frequency of the VCO, Fvco + (Fref
/ 2) can be prevented from occurring, and the C / N ratio of the output signal can be improved.

【００４７】[0047]

【発明の効果】以上のように、本発明によれば、外部制
御信号のレベルが一定の期間は１／２分周動作を継続
し、外部制御信号がレベル変化を起こした直後に各々１
回だけ１／３分周動作をすることになり、外部制御信号
のレベル変化の回数を変えることで、１／３分周する回
数を変更し、この際に信号選択回路の出力信号を第２の
ダイナミック型フリップフロップで入力クロックで同期
させているので、偶数分周の時も奇数分周の時も、回路
の遅延によるＦＭ変調がかかることなく１／２分周と１
／３分周の切り替えを行うことができる。As described above, according to the present invention, the 1/2 frequency dividing operation is continued during the period when the level of the external control signal is constant, and each time the level of the external control signal changes by one each immediately after the external control signal causes a level change.
1/3 frequency operation is performed only once, and by changing the number of level changes of the external control signal, the number of times of 1/3 frequency division is changed. At this time, the output signal of the signal selection circuit is changed to the second signal. In the case of even-numbered division and odd-numbered division, FM division due to circuit delay is not performed and 1/2 frequency division is performed.
Switching of 分 frequency division can be performed.

【００４８】また、第２のダイナミック型フリップフロ
ップの出力を１／Ｎ分周器に供給するようにしたので、
外部制御信号のレベルが一定の期間は１／２Ｎ分周を継
続し外部制御信号がレベル変化をした直後に各々１回だ
け１／（２Ｎ＋１）分周動作をすることになり、外部制
御信号のレベル変化の回数を変えることにより、１／
（２Ｎ＋１）する回数を変更することができる。Since the output of the second dynamic flip-flop is supplied to the 1 / N frequency divider,
While the level of the external control signal is constant, the 1 / 2N frequency division is continued, and the 1 / (2N + 1) frequency division operation is performed only once each time the level of the external control signal changes. By changing the number of level changes, 1 /
The number of times (2N + 1) can be changed.

【００４９】以上により、プリスケーラ回路を単一の位
相で動作させることにができ、分周比Ｎと回路の遅延の
影響を受けずに、分周比として２Ｎ分周ならびに（２Ｎ
＋１）分周を安定して行うことができる。As described above, the prescaler circuit can be operated in a single phase, and is not affected by the frequency division ratio N and the delay of the circuit.
+1) Frequency division can be performed stably.

【００５０】その結果、利用対象とする装置において、
その出力信号として目的とする信号以外のスプリアスの
発生を防止し、出力信号におけるＣ／Ｎ比を向上するこ
とができる。As a result, in the device to be used,
Spurious components other than the target signal can be prevented from being generated as the output signal, and the C / N ratio of the output signal can be improved.

【００５１】例えばＶＣＯ、位相比較器、基準周波数カ
ウンタ、プリスケーラ回路、プログラマブルカウンタ、
ループフィルタで構成されている周波数シンセサイザに
おいて、プリスケーラ回路を奇数分周に設定した場合で
も、位相比較器に入力されている基準周波数をＦｒｅｆ
として、ＶＣＯの発振周波数Ｆｖｃｏ＋（Ｆｒｅｆ／
２）のところにおけるスプリアスの発生を防止し、出力
信号のＣ／Ｎ比を向上することができる。For example, VCO, phase comparator, reference frequency counter, prescaler circuit, programmable counter,
In a frequency synthesizer composed of a loop filter, even when the prescaler circuit is set to an odd frequency division, the reference frequency input to the phase comparator is set to Fref.
The oscillation frequency of the VCO, Fvco + (Fref /
It is possible to prevent the occurrence of spurious in 2) and improve the C / N ratio of the output signal.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施の形態１のプリスケーラ回路の構
成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a prescaler circuit according to a first embodiment of the present invention.

【図２】図１のプリスケーラ回路の動作を示すタイミン
グチャートである。FIG. 2 is a timing chart showing an operation of the prescaler circuit of FIG.

【図３】本発明の実施の形態２のプリスケーラ回路の構
成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of a prescaler circuit according to a second embodiment of the present invention.

【図４】図３のプリスケーラ回路の動作を示すタイミン
グチャートである。FIG. 4 is a timing chart illustrating an operation of the prescaler circuit of FIG. 3;

【図５】従来のプリスケーラ回路の構成を示す回路図で
ある。FIG. 5 is a circuit diagram showing a configuration of a conventional prescaler circuit.

【図６】図５のプリスケーラ回路の動作を示すタイミン
グチャートである。FIG. 6 is a timing chart showing the operation of the prescaler circuit of FIG. 5;

【図７】プリスケーラ回路を用いて構成される代表的な
ＰＬＬシンセサイザの構成を示すブロック図である。FIG. 7 is a block diagram illustrating a configuration of a typical PLL synthesizer configured using a prescaler circuit.

【符号の説明】[Explanation of symbols]

１〜４，２１〜２４ Ｐ型チャネルＭＯＳトランジス
タ ５〜８，２５〜２８ Ｎ型チャネルＭＯＳトランジス
タ ９〜１３，３６ インバータ回路 １４〜２０，３７ ＮＡＮＤ回路 ３３〜３５ トグル型フリップフロップ ２９，３１ ダイナミック型フリップフロップ ３０ 信号選択回路 ３２ タイミングゲート1 to 4, 21 to 24 P-type channel MOS transistor 5 to 8, 25 to 28 N-type channel MOS transistor 9 to 13, 36 Inverter circuit 14 to 20, 37 NAND circuit 33 to 35 Toggle flip-flop 29, 31 Dynamic type Flip-flop 30 signal selection circuit 32 timing gate

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 各種電子回路の動作タイミングを発生す
るための基準信号となる入力クロックに対して、その周
波数を分周して前記入力クロックに基づく分周信号を出
力するプリスケーラ回路であって、 第１のダイナミック型フリップフロップと第１のインバ
ータとからなり前記入力クロックを１／２分周する１／
２分周器と、 前記１／２分周器の出力を反転させる第２のインバータ
と、 前記第１および第２のインバータの出力信号を、外部制
御信号のレベル変化に応答して選択的に出力する信号選
択回路と、 前記信号選択回路が前記外部制御信号のレベル変化を取
り込むタイミングを、前記信号選択回路の出力信号によ
り決定するタイミングゲートと、 前記信号選択回路の出力信号をデータ信号として前記入
力クロックと同期をとる第２のダイナミック型フリップ
フロップとを備え、 前記第２のダイナミック型フリップフロップの出力端か
ら分周信号を得るようにしたことを特徴とするプリスケ
ーラ回路。1. A prescaler circuit for dividing a frequency of an input clock serving as a reference signal for generating operation timings of various electronic circuits and outputting a frequency-divided signal based on the input clock, The input clock is composed of a first dynamic flip-flop and a first inverter.
A second frequency divider; a second inverter for inverting an output of the half frequency divider; and selectively outputting output signals of the first and second inverters in response to a level change of an external control signal. A signal selection circuit to output, a timing gate for determining a timing at which the signal selection circuit captures a level change of the external control signal by an output signal of the signal selection circuit, and an output signal of the signal selection circuit as a data signal. A prescaler circuit comprising a second dynamic flip-flop synchronized with an input clock, wherein a frequency-divided signal is obtained from an output terminal of the second dynamic flip-flop. 【請求項２】 各種電子回路の動作タイミングを発生す
るための基準信号となる入力クロックに対して、その周
波数を分周して前記入力クロックに基づく分周信号を出
力するプリスケーラ回路であって、 第１のダイナミック型フリップフロップと第１のインバ
ータとからなり前記入力クロックを１／２分周する１／
２分周器と、 前記１／２分周器の出力を反転させる第２のインバータ
と、 前記第１および第２のインバータの出力信号を、外部制
御信号のレベル変化に応答して選択的に出力する信号選
択回路と、 前記信号選択回路の出力信号をデータ信号として入力ク
ロックと同期をとる第２のダイナミック型フリップフロ
ップと、 前記第２のダイナミック型フリップフロップの出力信号
を１／Ｎ（Ｎは２以上の整数）分周する１／Ｎ分周器
と、 前記信号選択回路が前記外部制御信号のレベル変化を取
り込む期間を、前記１／Ｎ分周器における１／Ｎ分周す
るまでの中間分周信号により決定し、かつ前記信号選択
回路が前記外部制御信号のレベル変化を取り込むタイミ
ングを、前記信号選択回路の出力信号により決定するタ
イミングゲートとを備え、 前記１／Ｎ分周器の出力端から分周信号を得るようにし
たことを特徴とするプリスケーラ回路。2. A prescaler circuit for dividing a frequency of an input clock serving as a reference signal for generating operation timings of various electronic circuits and outputting a frequency-divided signal based on the input clock, The input clock is composed of a first dynamic flip-flop and a first inverter.
A second frequency divider; a second inverter for inverting an output of the half frequency divider; and selectively outputting output signals of the first and second inverters in response to a level change of an external control signal. A signal selection circuit for outputting, a second dynamic flip-flop that synchronizes an output signal of the signal selection circuit with a data signal as an input signal, and an output signal of the second dynamic flip-flop is 1 / N (N Is an integer of 2 or more). A 1 / N divider that divides the frequency, and a period during which the signal selection circuit captures a level change of the external control signal is a time period until the 1 / N divider in the 1 / N divider. A timing gate which is determined by an intermediate frequency-divided signal, and which determines a timing at which the signal selection circuit captures a level change of the external control signal by an output signal of the signal selection circuit; Prescaler circuit being characterized in that to obtain a divided signal from the output of the 1 / N frequency divider.